DE102005053717A1 - Erfass-Verstärker-Bitleitungs-Verstärkungs-Schaltkreis - Google Patents

Erfass-Verstärker-Bitleitungs-Verstärkungs-Schaltkreis Download PDF

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Abstract

Ein Strom-Erfass-Verstärker, welcher Klemm-Einrichtungen und einen Strom-Spiegel enthält, ist konfiguriert zum Erfassen des Widerstandes einer MTJ-Speicherzelle, unter Verwendung eines Bitleitungs-Verstärkungs-Schaltkreises zum Verkürzen der Aufladungszeit für parasitäre Schaltkreis-Kapazität. Der Bitleitungs-Verstärkungs-Schaltkreis enthält einen Source-Folger, welcher an eine Referenz-Spannung gekoppelt ist, und einen Schalter, welcher mit einer anderen Spannungsquelle gekoppelt ist. Der Schalter ist während einer anfänglichen Zeitspanne des Erfassens des Widerstandes der Speicherzelle freigegeben zu leiten. Der Source-Folger in dem Bitleitungs-Verstärkungs-Schaltkreis ist konfiguriert, die Spannung eines Eingangs-Signals an im Wesentlichen denselben Pegel zu Klemmen wie die Klemm-Einrichtungen und zusätzlichen Strom bereitzustellen zum Verkürzen der Dauer für das Aufladen parasitärer Kapazität. Der resultierende Strom-Erfass-Verstärker kann zum Realisieren einer Speicher-Einrichtung mit schnellen und zuverlässigen Lesezeiten und geringen Herstellungskosten verwendet werden.

Description

  • Verweis auf verwandte Anmeldungen
  • Die folgenden U.S.-Patente und/oder Patentanmeldungen des gleichen Anmelders werden hiermit per Referenz hierin aufgenommen
    Figure 00010001
  • Technisches Gebiet
  • Ausgestaltungen der vorliegenden Erfindung betreffen allgemein eine magnetoresistive Speicher-Einrichtung, und die bevorzugte Ausführungsform betrifft insbesondere das Verwenden eines Bitleitungs-Verstärkungs-Schaltkreises (bitline boost circuit) zum Verringern der Zeit, welche erforderlich ist zum Aufladen parasitärer Schaltkreis-Kapazität, wenn der programmierte Zustand einer magnetischen Direktzugriffsspeicherzelle (magnetic random access memory cell) erfasst wird.
  • Hintergrund
  • Halbleiter werden in integrierten Schaltkreisen verwendet für elektronische Anwendungen, einschließlich Radios, Fernsehern, Mobilfunktelefonen und Arbeitsplatzrechner-Einrichtungen (personal computing devices). Ein Typ von Halbleiter-Einrichtung ist eine Halbleiter-Speicher-Einrichtung, wie z.B. ein dynamischer Direktzugriffsspeicher (Dynamic Random Access Memory, DRAM) und Flash-Speicher, bei welcher Ladung zum Speichern von Information verwendet wird.
  • Vielfältige Speichertypen sind derzeit in Verwendung, um digital eine beachtliche Menge von Daten zu speichern. DRAMs weisen mäßige Kosten auf, sind sehr schnell und können Zugriffszeiten von der Größenordnung von wenigen Nanosekunden aufweisen, verlieren jedoch die gespeicherten Daten bei Verlust der elektrischen Spannung, i.e. sie sind "flüchtig" (volatil). Derzeitige "Flash"-Speicher sind nicht-flüchtig (nicht-volatil), sind etwa um einen Faktor zehn teurer und haben Zugriffszeiten nahe einer Mikrosekunde. Festplattenlaufwerke weisen wesentlich geringere Kosten auf als DRAMs, sind nicht-flüchtig, haben allerdings Zugriffszeiten, welche gewöhnlich größer als eine Millisekunde sind. Weitere Überlegungen hinsichtlich der Verwendung jeder einzelnen Technologie berücksichtigen die Beschränkungen der Anzahl, wie oft eine Speicherzelle beschrieben oder ausgelesen werden kann, bevor sie sich verschlechtert, wie lang sie zuverlässig Daten hält, ihre Daten-Speicherdichte, wie viel Energie sie verbraucht, der Bedarf an eingebauten mechanischen Einrichtungen wie z.B. an Plattenlaufwerken und Bändern, und die Komplexität und die Kosten von zugehöriger Schaltungstechnik. Zusätzlich müssen Speicher-Einrichtungen, welche auf Ladungs-Speicherung basieren, gewöhnlich jedes Mal neu beschrieben werden, wenn sie ausgelesen werden, was zu ihrer Komplexität und ihren Kosten beiträgt. Berücksichtigt man diese Beschränkungen, gibt es derzeit keine ideale Technologie für alle Anwendungen. Ein magnetischer Direktzugriffsspeicher (Magnetic Random Access Memory, MRAM), wie unten beschrieben, scheint Eigenschaften zu besitzen, welche ihn gut positionieren für weithin akzeptierte digitale Speicher-Anwendungen, da er viele dieser Beschränkungen überwindet.
  • Spin-Elektronik, welche Halbleitertechnologie und Magnetismus kombiniert, i.e. welche sowohl die diskrete Elektronenladung als auch das diskrete magnetische Moment von Elektronen verwendet, ist eine relativ neue Entwicklung bei Halbleiter-Speicher-Einrichtungen. Der Spin eines Elektrons, vielmehr als die Ladung, wird dazu verwendet, die Anwesenheit einer logischen "1" oder "0" anzuzeigen. Eine solche Spin-Elektronik-Einrichtung ist eine resistive Speicher-Einrichtung, bezeichnet als magnetischer Direktzugriffsspeicher (Magnetic Random Access Memory), welche Leiterbahnen enthält, welche gewöhnlich senkrecht zueinander angeordnet sind in verschiedenen Metallschichten, wobei die Leiterbahnen einen Magnetstapel, welcher als Speicherzelle arbeitet, sandwich-artig umgeben. Die Stelle, an der sich die Leiterbahnen überkreuzen, wird als Kreuzungspunkt (cross-point) bezeichnet. Ein Strom, welcher durch eine der Leiterbahnen fließt, erzeugt ein magnetisches Feld um die Leiterbahn herum und richtet die magnetische Polarität von einer Schicht des Magnetstapels aus. Ein Strom, welcher durch die andere Leiterbahn fließt, induziert ein überlagertes magnetisches Feld und kann ebenfalls die magnetische Polarität teilweise drehen. Digitale Information, dargestellt als eine "0" oder "1", ist speicherbar in der Ausrichtung von magnetischen Momenten in dem Magnetstapel. Der Widerstand des Magnetstapels hängt von der Ausrichtung des Moments ab. Der gespeicherte Zustand wird aus dem Magnetstapel ausgelesen durch Erfassen des Resistiv-Zustands der Komponente. Ein Speicherzellen-Array kann durch Platzieren der Leiterbahnen in einer Matrix-Struktur mit Zeilen und Spalten erstellt werden, wobei der Magnetstapel an der Kreuzung der Leiterbahnen platziert ist.
  • Ein Hauptvorteil von MRRMs verglichen mit herkömmlichen Halbleiter-Speicher-Einrichtungen wie z.B. DRAMs besteht darin, dass MRAMs nicht-flüchtig sind bei Entfernen der elektrischen Spannung. Dies ist von Vorteil, da beispielsweise ein Arbeitsplatzrechner (personal computer, PC) entworfen werden könnte, welcher MRAMs verwendet, ohne eine lange "Hochfahr"-Zeit ("boot-up" time) wie bei konventionellen PCs, welche DRAMs verwenden. Außerdem müssen MRAMs nicht neu beschrieben werden, wenn sie ausgelesen werden. Zusätzlich besitzen MRAMs das Potential für Lese-/Schreib-Geschwindigkeiten im Bereich von wenigen Nanosekunden, was sich vorteilhaft ist verglichen mit derzeit verfügbaren schnellen Speicher-Technologien.
    •
  • 1 stellt einen magnetischen Tunnelübergang- (Magnetic Tunnel Junction, MTJ)-Stapel, welcher zum Speichern eines Bits fähig ist, dar, welcher eine resistive oder magnetische Speicherzelle aufweist. Die Bezeichnungen "Speicherzelle", "MTJ", "MTJ-Zelle" und "MTJ-Stapel" werden hierin abwechselnd verwendet und beziehen sich auf den in 1 gezeigten MTJ. Der MTJ weist mindestens zwei ferromagnetische Schichten M1 und M2 auf, welche durch eine Tunnelschicht TL getrennt sind. Der MTJ-Stapel ist an dem Kreuzungspunkt von zwei Leitungen angeordnet, welche als Wortleitung WL und Bitleitung BL bezeichnet werden. Eine magnetische Schicht M1 wird als freie Schicht (free layer) bzw. Speicherschicht (storage layer) bezeichnet, und die andere magnetische Schicht M2 wird als festgelegte Schicht (fixed layer) bzw. Referenzschicht (reference layer) bezeichnet. Zwei Veröffentlichungen, welche die Technik von MRAMs beschreiben, sind S. Tehrani et al., "Recent Developments in Magnetic Tunnel Junction MRAM", IEEE Trans. on Magnetics. Vol. 36, Issue 5, Sept 2000, pp. 2752-2757, und J. DeBrosse, A. Bette et al., "A High Speed 128-kb MRAM Core for Future Universal Memory Applications", IEEE Journal of Solid State Circuits, Vol. 39, Issue 4, April 2004, pp. 678-683, welche beide hiermit referenziert und hierin eingeschlossen werden. Die magnetische Ausrichtung (Orientierung) der freien Schicht M1 kann geändert werden durch die Überlagerung der magnetischen Felder, welche verursacht werden durch einen Programmier-Strom IBL, welcher durch die Bitleitung BL geleitet wird, und einen Programmier-Strom IWL, welcher durch die Wortleitung WL geleitet wird. Ein Bit, z.B. eine "0" oder "1", kann in dem MTJ-Stapel gespeichert werden durch Ändern der Ausrichtung (Orientierung) des Feldes der freien magnetischen Schicht relativ zu dem der festgelegten magnetischen Schicht. Falls beide magnetischen Schichten M1 und M2 dieselbe Ausrichtung aufweisen, hat der MTJ-Stapel einen niedrigeren Widerstand RC. Der Widerstand RC ist höher, falls die magnetischen Schichten entgegengesetzte magnetische Ausrichtungen aufweisen.
  • 2 veranschaulicht eine Speicherzelle einer MRAM-Einrichtung 10 eines Arrays aus MRAM-Einrichtungen mit einem Auswähl-Transistor X1. In manchen MRAM-Speicher-Array-Designs ist der MTJ-Stapel mit einem Auswähl-Transistor X1 kombiniert, wie gezeigt in 2, welche eine Querschnittsansicht eines 1T1MTJ-Designs (ein Transistor und ein MTJ-Stapel) ist. Das 1T1MTJ-Design verwendet den Auswähl-Transistor X1 für schnellen Zugriff des MTJ während eines Lesevorgangs. Ein schematisches Diagramm des MTJ-Stapels und des Auswähl-Transistors X1 ist in 3 gezeigt. Eine Bitleitung BL ist mit einer Seite des MTJ-Stapels gekoppelt, und die andere Seite des MTJ-Stapels ist mit dem Drain D des Auswähl-Transistors X1 gekoppelt mittels Metallschicht MX, Via VX und einer Mehrzahl von anderen Metallschichten und Via-Schichten, wie gezeigt. Die Source S des Transistors X1 ist mit Masse (ground, GND) gekoppelt. X1 kann zwei parallele Transistoren aufweisen, welche als ein Transistor arbeiten, wie in 2 gezeigt. Alternativ kann X1 z.B. einen einzelnen Transistor aufweisen. Das Gate G des Transistors X1 ist gekoppelt mit einer Lese-Wortleitung (read wordline, RWL), in gestrichelter Darstellung gezeigt, welche vorzugsweise in einer anderen Richtung angeordnet ist als die Bitleitungs-BL-Richtung, z.B. senkrecht dazu.
  • Der Auswähl-Transistor X1 wird zum Zugreifen auf den MTJ der Speicherzelle verwendet. Bei einem Lesevorgang (read operation, RD) während des Strom-Erfassens (current sensing), wird eine konstante Spannung an die Bitleitung BL angelegt. Der Auswähl-Transistor X1 ist eingeschaltet, z.B. durch Anlegen einer Spannung an das Gate G mittels der Lese-Wortleitung RWL, und Strom fließt dann durch die Bitleitung BL, den magnetischen Tunnelübergang MTJ, über die MX-Schicht, den Metall- und Via-Stapel hinunter, durch das Transistor-Drain D und durch den Transistor X1 nach Masse GND. Dieser Strom wird dann gemessen und wird zum Bestimmen des Widerstandes des MTJ verwendet, wodurch der Programmier-Zustand des MTJ bestimmt wird. Um eine andere Zelle in dem Array auszulesen, wird der Transistor X1 ausgeschaltet, und der Auswähl-Transistor der anderen Zelle wird eingeschaltet.
  • Der Programmier- oder Schreibvorgang wird erreicht durch Programmieren des MTJ an den Kreuzungspunkten der Bitleitung BL und der Programmier-Leitung bzw. Schreib-Wortleitung (write wordline) WWL unter Verwendung selektiver Programmier-Ströme. Zum Beispiel verursacht ein erster Programmier-Strom IBL, welcher durch die Bitleitung BL geleitet wird, eine erste Magnetfeld-Komponente in dem MTJ-Stapel. Eine zweite Magnetfeld-Komponente wird durch einen zweiten Programmier-Strom IWL erzeugt, welcher durch die Schreib-Wortleitung WWL geleitet wird, welche z.B. in derselben Richtung verlaufen kann wie die Lese-Wortleitung RWL der Speicherzelle. Die Überlagerung (Superposition) der beiden Magnetfelder an dem MTJ, welche durch die Programmier-Ströme IBL und IWL erzeugt werden, bewirkt, dass der MTJ-Stapel programmiert wird. Um eine bestimmte Speicherzelle in einem Array zu programmieren, wird typischerweise ein Programmier-Strom durch die Schreib-Wortleitung WWL geleitet, welcher an allen Zellen entlang dieser bestimmten Schreib-Wortleitung WWL ein Magnetfeld erzeugt. Dann wird ein Strom durch eine der Bitleitungen geleitet, und die überlagerten Magnetfelder schalten nur den MTJ-Stapel an dem Kreuzungspunkt der Schreib-Wortleitungen WWL und der ausgewählten Bitleitungen BL.
  • Strom-Erfassen kann verwendet werden, um eine Widerstandsänderung von resistiven Speicherzellen zu erfassen. Strom-Erfassen ist z.B. die gewünschte Methode zum Erfassen des Zustands von MRAM-Zellen. Beim Strom-Erfassen wird eine Spannung an die Bitleitung angelegt, und die Bitleitungs-Spannung wird mit einem Erfass-Verstärker (sense amplifier) konstant gehalten. Der Zellen-Strom wird direkt gemessen, wobei der Zellen-Strom abhängt von dem Widerstand der Speicherzelle, welche ausgelesen wird. Die Verwendung von Strom-Erfassen reduziert das Problem kapazitiver Lasten von langen Bitleitungen, das beim Spannungs-Erfassen auftreten kann, da die Spannung der erfassten Leitungen konstant gehalten wird, wodurch ein Ändern von Ladung in den verschiedenen Verbindungs-Kapazitäten von verschiedenen Speicherzellen vermieden wird.
  • Eine Beschränkung eines Prozesses zum Erfassen des Widerstandes einer magnetischen Tunnelübergang-Zelle, wie oben beschrieben, ist jedoch die Zeit, welche benötigt wird zum Aufladen parasitärer Schaltkreis-Kapazität, wenn ihr programmierter Zustand erfasst wird. Wenn eine ausgewählte Zelle erfasst wird, wird ihr Widerstand im Wesentlichen mit dem Widerstand einer Referenz-Zelle verglichen, welche konfiguriert sein könnte mit dem gemittelten Widerstand aus einer Zelle, welche programmiert ist zum Speichern einer "0" und einer Zelle, welche programmiert ist zum Speichern einer "1". Ein Ende der ausgewählten Zelle und ein Ende der Referenz-Zelle sind mit Schaltkreis-Masse (circuit ground) verbunden, und die anderen Enden mit festgelegten, aber voneinander getrennten Spannungsquellen. Diese festgelegten Spannungsquellen, wie z.B. 250-mV-Quellen, werden aufgenommen zum Beseitigen der spannungsabhängigen Komponente des Zellen-Widerstandes aus der Messung. Die festgelegten Spannungsquellen sind gewöhnlich als Source-Folger konfiguriert mit im Wesentlichen identischen Ausgangs-(Source)-Spannungen. Um dieselben Ausgangsspannungen bereitzustellen, werden sie mit im Wesentlichen identischen (oder im Wesentlichen proportionalen) Halbleiter-Merkmalen gebildet, und sie leiten dieselben (oder proportionalen) Ströme, so dass sie dieselben Gate-nach-Source- Spannungsabfälle aufweisen. Der Gate-nach-Source-Spannungsabfall ist ein stark veränderliches Charakteristikum der Herstellung von Metall-Oxid-Halbleiter-Feldeffekttransistoren (Metal-Oxide Semiconductor Field-Effect Transistors, MOSFETs), aber identische Einrichtungen (devices) auf demselben Die (oder sogar auf demselben Wafer) können konfiguriert werden, um vorhersehbar dieselben Gate-nach-Source-Spannungsabfälle aufzuweisen. Zusätzlich wird ein Strom-Spiegel verwendet, um an die zu erfassende Zelle Strom zu liefern, welcher im Wesentlichen identisch (oder im Wesentlichen proportional) ist zu dem Strom, welcher in einer Referenzzelle fließt, so dass die geringen Änderungen im Zellenwiderstand der erfassten Zelle zuverlässig ermittelt werden können. Ein Charakteristikum des Zellenwiderstands-Erfass-Prozesses ist ein voreingestellter und daher ein begrenzter Strom für den erfassten Widerstand, welcher den verbleibenden Strom wesentlich beschränkt, welcher zum Aufladen von Schaltkreis-Parasitär-Kapazität (circuit parasitic capacitance) verfügbar ist. Da die Schaltkreis-Spannungs-Einschwingzeit (circuit voltage settling time) umgekehrt proportional ist zu dem verfügbaren Kapazitätsladenden Strom, beschränken diese Stand-der-Technik-Schaltkreise die Geschwindigkeit, mit der ein Zellenwiderstand erfasst werden kann.
  • Um die Geschwindigkeit des Erfassens des Widerstandes einer MRAM-Zelle und damit ihres programmierten Zustandes zu erhöhen, wird somit eine Technik benötigt zum Erhöhen des Stromes, welcher zum Aufladen von Schaltkreis-Parasitär-Kapazität verfügbar ist, zumindest während der anfänglichen Phase des MRAM-Zellen-Widerstands-Erfass-Prozesses, während eine geklemmte, festgelegte Spannung an der erfassten Zelle während des Widerstands-Erfass-Prozesses bereitgestellt wird.
  • Die hierin beschriebenen Einrichtungen mit einem Widerstand, welcher von einem programmierten Zustand einer freien magnetischen Schicht abhängt, beruhen vorzugsweise auf dem Tunnel-Magnetowiderstands-Effekt (Tunneling Magnetoresistance Effect, TMR), können aber alternativ auf anderen Magnet-Orientierungs-abhängigen Widerstands-Effekten beruhen wie zum Beispiel dem Riesen-Magnetowiderstands-Effekt (Giant Magnetoresistance Effect, GMR) oder anderen Magnet-Orientierungs-abhängigen Widerstands-Effekten, welche sich auf die Elektronen-Ladung und sein magnetisches Moment stützen. Die programmierbaren Widerstands-Einrichtungen, welche hierin beschrieben sind, werden allgemein als TMR-Einrichtungen beschrieben mit einem Widerstand, welcher von seinem programmierten magnetischen Zustand abhängt, allerdings können innerhalb des breiten Bereiches der vorliegenden Erfindung andere Einrichtungen, welche auf dem GMR oder anderen Effekten, bei denen ein Widerstand von seinem magnetisch programmierten Zustand abhängt, leicht TMR-Einrichtungen ersetzen.
  • Zusammenfassung der Erfindung
  • In einem Aspekt betrifft die vorliegende Erfindung das Verwenden der Widerstands-Charakteristika von MTJ-Einrichtungen, einschließlich Einrichtungen, welche auf dem GMR oder einem anderen Mechanismus basieren, bei dem ein Widerstand abhängt von der Polarisations-Richtung einer freien magnetischen Schicht bezüglich einer festgelegten magnetische Schicht, welche in Abhängigkeit von der magnetischen Ausrichtung einer magnetischen Schicht verschiedene Widerstandswerte aufweisen können, so dass digitale Daten gespeichert und ausgelesen werden können. Als Antwort auf das Erfordernis, während des Zellen-Erfass-Prozesses die Ladung in parasitärer Kapazität in dem Schaltkreis schnell ändern zu können, während eine festgelegte Spannung an der Zelle bereitgestellt wird, wenn der Zellenwiderstand erfasst wird, stellt die vorliegende Erfindung einen Bitleitungs-Verstärkungs-Schaltkreis bereit zum Erhöhen des verfügbaren Stromes zum Aufladen parasitärer Kapazität. Der Bitleitungs-Verstärkungs-Schaltkreis ist so konfiguriert, dass der Zelle, während sie erfasst wird, im Wesentlichen dieselbe Spannung bereitgestellt wird wie dem ursprünglichen Schaltkreis, und dass zusätzlicher Strom bereitgestellt wird während einer anfänglichen Zellen-Widerstands-Erfass-Zeitspanne zum Aufladen parasitärer Kapazität. Dadurch wird das Design von High-Density- und Low-Cost-MTJ-Speicher-Einrichtungen ermöglicht, welche zuverlässig mit erhöhter Geschwindigkeit ausgelesen werden können.
  • Ausgestaltungen der vorliegenden Erfindung erreichen technische Vorteile durch das Konfigurieren eines Strom-Erfass-Verstärkers (current sense amplifier), welcher zum Erfassen des Widerstandes einer Speicherzelle dient, mit einem Bitleitungs-Verstärkungs-Schaltkreis (bitline boost circuit). Der Strom-Erfass-Verstärker enthält einen Spannungs-Komparator mit einem ersten Eingang, einem zweiten Eingang und einem Ausgang, sowie einen Strom-Spiegel, welcher zwischen den ersten Eingang und den zweiten Eingang des Spannungs-Komparators gekoppelt ist. Der Ausgang (Output) des Spannungs-Komparators kennzeichnet den Logik-Zustand der Speicherzelle. Der Strom-Erfass-Verstärker enthält außerdem eine erste Klemm-Einrichtung und eine zweite Klemm-Einrichtung, welche gekoppelt sind zwischen den ersten bzw. zweiten Eingang des Spannungs-Komparators und einen ersten Knoten bzw. einen zweiten Knoten, welche entsprechend ein erstes bzw. zweites Eingangssignal zu dem Strom-Erfass-Verstärker leiten. Die erste und zweite Klemm-Einrichtung des Strom-Erfass-Verstärkers sind mit einer Referenz-Spannung gekoppelt. Der Bitleitungs-Verstärkungs-Schaltkreis ist konfiguriert, die Spannung des ersten Signals auf im Wesentlichen denselben Pegel zu klemmen wie die erste Klemm-Einrichtung. Der Bitleitungs-Verstärkungs-Schaltkreis ist außerdem konfiguriert, während einer anfänglichen Zeitspanne des Erfassens des Widerstandes der Speicherzelle einen Strom an dem das erste Signal leitenden Knoten bereit zu stellen. Der Bitleitungs-Verstärkungs-Schaltkreis enthält einen Source-Folger, welcher mit der Referenz-Spannung gekoppelt ist, und einen Schalter, welcher mit einer Spannungsquelle gekoppelt ist. Der Source-Folger enthält eine Source, ein Gate und ein Drain, wobei das Gate an die Referenz-Spannung gekoppelt ist, und wobei das Gate an das erste Signal gekoppelt ist. Das Drain des Source-Folgers ist mit dem Schalter gekoppelt. Der Schalter ist geregelt, während einer anfänglichen Zeitspanne des Erfassens des Widerstandes einer Speicherzelle zu leiten, wodurch an dem Source-Folger Strom zum Aufladen von Schaltkreis-Parasitär-Kapazität bereitgestellt wird. Vorzugsweise ist der Source-Folger mit einem n-Typ-MOSFET konfiguriert, und der Schalter ist mit einem p-Typ-MOSFET konfiguriert. Der resultierende Strom-Erfass-Verstärker kann verwendet werden zum Realisieren einer Speicher-Einrichtung mit schnellen Lesezeiten, welche mit geringen Kosten hergestellt werden kann.
  • Gemäß einer anderen bevorzugten Ausgestaltung der vorliegenden Erfindung ist eine Speicher-Einrichtung mit einem Strom-Erfass-Verstärker konfiguriert, welcher den Widerstand von Speicherzellen unter Verwendung eines Bitleitungs-Verstärkungs-Schaltkreises erfasst. Der Strom-Erfass-Verstärker enthält einen Spannungs-Komparator mit einem ersten Eingang, einem zweiten Eingang und einem Ausgang, sowie einen Strom-Spiegel, welcher zwischen den ersten Eingang und den zweiten Eingang des Spannungs-Komparators gekoppelt ist. Der Ausgang (Output) des Spannungs-Komparators signalisiert den Logik-Zustand der Speicherzelle. Der Strom-Erfass-Verstärker enthält außerdem eine erste Klemm-Einrichtung und eine zweite Klemm-Einrichtung, welche gekoppelt sind zwischen den ersten bzw. zweiten Eingang des Spannungs-Komparators und einen ersten Knoten bzw. einen zweiten Knoten, welche entsprechend ein erstes bzw. Eingangssignal zu dem Strom-Erfass-Verstärker leiten. Die erste Klemm-Einrichtung und zweite Klemm-Einrichtung des Strom-Erfass-Verstärkers sind mit einer Referenz-Spannung gekoppelt. Der Bitleitungs-Verstärkungs- Schaltkreis ist konfiguriert, die Spannung des ersten Signals auf im Wesentlichen denselben Pegel zu klemmen wie die erste Klemm-Einrichtung. Der Bitleitungs-Verstärkungs-Schaltkreis ist außerdem konfiguriert, während einer anfänglichen Zeitspanne des Erfassens des Widerstandes der Speicherzelle einen Strom an dem das erste Signal leitenden Knoten bereitzustellen. Der Bitleitungs-Verstärkungs-Schaltkreis enthält einen Source-Folger, welcher mit einer Referenz-Spannung gekoppelt ist, und einen Schalter, welcher mit einer Spannungsquelle gekoppelt ist. Der Source-Folger enthält eine Source, ein Gate und ein Drain, wobei das Gate mit der Referenz-Spannung gekoppelt ist, und wobei das Gate mit dem ersten Signal gekoppelt ist. Das Drain des Source-Folgers ist mit dem Schalter gekoppelt. Der Schalter ist geregelt, während einer anfänglichen Zeitspanne des Erfassens des Widerstandes einer Speicherzelle zu leiten, wodurch an dem Source-Folger Strom zum Aufladen von Schaltkreis-Parasitär-Kapazität bereitgestellt wird. Vorzugsweise ist der Source-Folger mit einem n-Typ-MOSFET konfiguriert, und der Schalter ist mit einem p-Typ-MOSFET konfiguriert. Vorzugsweise ist die Speicher-Einrichtung mit MTJ-Zellen konfiguriert. Die resultierende Speicher-Einrichtung kann schnelle Lesezeiten bereitstellen und kann mit geringen Kosten hergestellt werden.
  • Eine andere Ausgestaltung der vorliegenden Erfindung ist ein Verfahren zum Konfigurieren eines Strom-Erfass-Verstärkers, welcher zum Erfassen des Widerstandes einer Speicherzelle dient, mit einem Bitleitungs-Verstärkungs-Schaltkreis. Das Verfahren enthält das Konfigurieren des Strom-Erfass-Verstärkers mit einem Spannungs-Komparator, welcher einen ersten Eingang, einen zweiten Eingang und einen Ausgang aufweist, sowie einen Strom-Spiegel, welcher zwischen den ersten Eingang und den zweiten Eingang des Spannungs-Komparators gekoppelt ist. Das Verfahren enthält das Konfigurieren des Ausgangs (Outputs) des Spannungs-Komparators zum Signalisieren des Logik-Zustandes der Speicherzelle. Das Verfahren enthält das Konfigurieren des Strom-Spiegels zum Bereitstellen eines Stromes an dem zweiten Knoten, welcher proportional ist zu dem Strom in dem ersten Knoten. Das Verfahren enthält außerdem das Konfigurieren des Strom-Erfass-Verstärkers mit einer ersten und einer zweiten Klemm-Einrichtung, welche zwischen den ersten bzw. zweiten Eingang des Spannungs-Komparators gekoppelt sind, und das Konfigurieren eines ersten Knotens bzw. eines zweiten Knotens, um entsprechend ein erstes bzw. zweites Eingangssignal zu dem Strom-Erfass-Verstärker zu leiten. Das Verfahren enthält außerdem das Koppeln der ersten Klemm-Einrichtung und zweiten Klemm-Einrichtung des Strom-Erfass-Verstärkers mit einer Referenz-Spannung. Das Verfahren enthält weiterhin das Konfigurieren der ersten Klemm-Einrichtung, so dass sie eine Spannung des Knotens, welcher das erste Signal leitet, an eine Spannung klemmt, welche mit der Referenz-Spannung zusammenhängt. Das Verfahren enthält weiterhin das Konfigurieren der zweiten Klemm-Einrichtung, so dass sie eine Spannung des Knotens, welcher das zweite Signal leitet, an im Wesentlichen denselben Pegel klemmt wie die erste Klemm-Einrichtung. Das Verfahren enthält weiterhin das Konfigurieren des Bitleitungs-Verstärkungs-Schaltkreises, die Spannung des ersten Signals an im Wesentlichen denselben Pegel zu klemmen wie die erste Klemm-Einrichtung. Das Verfahren enthält das Konfigurieren des Bitleitungs-Verstärkungs-Schaltkreises, einen Strom an dem das erste Signal leitenden Knoten bereitzustellen während einer anfänglichen Zeitspanne des Erfassens des Widerstandes der Speicherzelle. Das Verfahren enthält das Versehen des Bitleitungs-Verstärkungs-Schaltkreises mit einem Source-Folger und das Koppeln von diesem mit der Referenz-Spannung, und anschließend das Koppeln eines Schalters mit einer Spannungsquelle. Das Verfahren enthält das Konfigurieren des Source-Folgers mit einer Source, einem Gate und einem Drain, das Koppeln des Gates mit der Referenz-Spannung und das Koppeln des Gates mit dem ersten Signal. Das Verfahren enthält weiterhin das Koppeln des Drains des Source-Folgers mit dem Schalter. Das Verfahren enthält das Regeln des Schalters, während einer anfänglichen Zeitspanne des Erfassens des Widerstandes einer Speicherzelle zu leiten, und dadurch Strom an dem Source-Folger zum Aufladen von Schaltkreis-Parasitär-Kapazität bereitzustellen. Das Verfahren enthält das Bereitstellen eines zweiten Source-Folgers zum Klemmen des Knotens, welcher das zweite Signal leitet, an dieselbe Spannung, wie die erste Klemm-Einrichtung den Knoten klemmt, welcher das erste Signal leitet. Vorzugsweise enthält das Verfahren das Konfigurieren des Source-Folgers mit einem n-Typ-MOSFET und das Konfigurieren des Schalters mit einem p-Typ-MOSFET. Der resultierende Strom-Erfass-Verstärker kann zum Realisieren einer Speicher-Einrichtung mit schnellen Lesezeiten und geringen Herstellungskosten verwendet werden.
  • Eine andere Ausgestaltung der vorliegenden Erfindung ist ein Verfahren zum Erfassen des Widerstandes einer Speicherzelle, welche mit mindestens zwei Logik-Zuständen konfiguriert ist. Das Verfahren enthält das Empfangen eines ersten Stromsignals an einem ersten Knoten und das Klemmen einer Spannung des ersten Knotens an eine Spannung, welche mit einer Referenz-Spannung zusammenhängt. Das Verfahren enthält weiterhin das Empfangen eines zweiten Stromsignals an einem zweiten Knoten und das Klemmen einer Spannung des zweiten Knotens an die Spannung, welche mit der Referenz-Spannung zusammenhängt. Das Verfahren enthält dann das Spiegeln des ersten Stromsignals zu einem dritten Knoten, welcher eine hohe Impedanz aufweist, und das Kombinieren des gespiegelten Signals an dem dritten Knoten mit einem Signal, welches den zweiten Strom repräsentiert. Das Verfahren enthält das Bestimmen des Logik-Zustandes der Speicherzelle aus der Spannung des dritten Knotens. Das Verfahren enthält weiterhin das Verstärken (boosting) des Stroms, welcher in den zweiten Knoten hineinfließt, durch Bereitstellen von zusätzlichem Strom an dem zweiten Knoten unter Beibehalten der Klemm-Spannung des zweiten Knotens an der Spannung, welche mit der Referenz-Spannung zusammenhängt.
  • In den Schaltkreis-Beschreibungen hierin kann ein Transistor als mehrere parallel geschaltete Transistoren konfiguriert sein, oder umgekehrt, ohne vom Bereich der vorliegenden Erfindung abzuweichen.
  • Ausgestaltungen der vorliegenden Erfindung erreichen technische Vorteile als eine Speicher-Einrichtung, welche MTJ-Zellen enthält, die digitale Daten speichern. Vorteile von Ausgestaltungen der vorliegenden Erfindung enthalten eine Speicher-Einrichtung mit erhöhter Speicherdichte und reduzierten Herstellungskosten, welche nichtflüchtig ist bei Entfernen von elektrischer Spannung und bei der es nicht erforderlich, dass ihre Daten erneut geschrieben werden, nachdem sie ausgelesen worden ist.
  • Kurze Beschreibung der Zeichnungen
  • Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun Bezug genommen auf die folgenden Beschreibungen im Zusammenhang mit den begleitenden Zeichnungen, in welchen:
  • 1 eine perspektivische Ansicht eines Stand-der-Technik-MTJ-Stapels zeigt;
  • 2 eine Querschnittsansicht einer Stand-der-Technik-MRAM-Einrichtung, welche einen Auswähl-FET aufweist, zeigt;
  • 3 ein schematisches Diagramm einer Stand-der-Technik-Speicherzelle der in 2 gezeigten Speicher-Einrichtung ist;
  • 4 ein Schema eines Stand-der-Technik-MRAM-Zellen-Strom-Erfass-Schaltkreises ist, welcher den Strom von zwei Referenz-Zellen mittelt;
  • 5 eine Stand-der-Technik-Schaltkreis-Anordnung darstellt, bei der zwei Strom-Erfass-Verstärker in einem symmetrischen Erfass-Schaltkreis gekoppelt sind;
  • 6 einen Strom-Erfass-Verstärker darstellt, welcher einen Spannungs-Komparator, Bitleitungs-Klemm-Einrichtungen, und einen illustrativen Strom-Spiegel zum Vergleichen eines Speicherzellen-Stromes mit einem Referenz-Strom enthält;
  • 7 ein Stand-der-Technik-Array aus MRAM-Zellen darstellt, welches mit einem Strom-Erfass-Verstärker gekoppelt ist, welcher einen Spannungs-Komparator, Bitleitungs-Klemm-Einrichtungen, und einen Strom-Spiegel zum Vergleichen eines Stromes einer ausgewählten Speicherzelle mit einem Referenz-Strom enthält;
  • 8 einen Strom-Erfass-Verstärker darstellt mit Bitleitungs-Verstärkungs-Schaltkreisen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 9 ein gekoppeltes symmetrisches Paar von Strom-Erfass-Verstärkern darstellt, welches mit Bitleitungs-Verstärkungs-Schaltkreisen der vorliegenden Erfindung gekoppelt werden kann;
  • 10 Bitleitungs-Verstärkungs-Schaltkreise darstellt gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, welche mit dem in 9 dargestellten symmetrischen Paar von Strom-Erfass-Verstärkern gekoppelt sind;
  • 11 ein gekoppeltes symmetrisches Paar von Strom-Erfass-Verstärkern, welche Multiplexer enthalten, darstellt, welches mit Bitleitungs-Verstärkungs-Schaltkreisen der vorliegenden Erfindung gekoppelt werden kann;
  • 12 Bitleitungs-Verstärkungs-Schaltkreise darstellt gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, welche mit dem in 11 dargestellten symmetrischen Paar von Strom-Erfass-Verstärkern gekoppelt sind; und
  • 13 ein gekoppeltes symmetrisches Paar von Strom-Erfass-Verstärkern darstellt, welches Transistoren enthält, welche sowohl Schalt- als auch Klemm-Funktionen bereitstellen, welche gekoppelt werden können mit einem Bitleitungs-Verstärkungs-Schaltkreis der vorliegenden Erfindung.
  • Ausführliche Beschreibung veranschaulichender Ausgestaltungen
  • Die Herstellung und die Verwendung der gegenwärtig bevorzugten Ausgestaltungen werden im Folgenden ausführlich diskutiert. Es sollte jedoch wahrgenommen werden, dass die vorliegende Erfindung viele erfinderische Konzepte bereitstellt, welche in einer breiten Vielfalt von spezifischen Zusammenhängen verkörpert werden können. Die diskutierten spezifischen Ausgestaltungen dienen lediglich der Veranschaulichung von spezifischen Arten, die Erfindung herzustellen und zu verwenden, und beschränken nicht den Bereich der Erfindung.
  • Ausgestaltungen der vorliegenden Erfindung werden beschrieben unter Bezug auf bevorzugte Ausgestaltungen in einem spezifischen Zusammenhang, nämlich einer FET-MRAM-Einrichtung, welche konfiguriert ist mit einem Schaltkreis zum Bereitstellen von erhöhtem Strom zum Aufladen von Schaltkreis-Parasitär-Kapazität während eines Zellen-Widerstands-Erfass-Intervalls zum Erhöhen der Geschwindigkeit, mit der ein Resistiv-Zustand einer Speicherzelle erfasst werden kann. Die Erfindung kann angewendet werden auf resistive Speicher-Einrichtungen und andere Speicher-Einrichtungen, welche eine Mehrzahl von Strom-Erfass-Verstärkern und Referenz-Stromquellen enthalten zum Ermitteln des Resistiv-Zustands von MRAM-Speicherzellen, welche zum Speichern digitaler Daten konfiguriert sind.
  • In resistiven Speicher-Einrichtungen wie z.B. MRAMs kann ein Strom-Erfass-Schaltkreis, welcher eine Referenz-Stromquelle enthält, verwendet werden, um den programmierten Zustand einer Speicherzelle basierend auf dem Zellenwiderstand zu bestimmen. Ein Strom-Erfass-Verstärker-Schema 11 ist in der Stand-der-Technik-Zeichnung der 4 gezeigt. Gezeigt ist ein Beispiel für ein Strom-Erfass-Schema 11 für eine 1T1MTJ-Speicherzelle, konfiguriert zum Speichern eines Bits unter Verwendung des Mittelns von zwei Referenz-Zellen RC1 und RC2 zum Erzeugen eines Referenz-Stroms an dem invertierenden Eingang des Strom-Erfass-Verstärkers 12. Das Strom-Erfass-Schema 11 weist einen Strom-Erfass-Verstärker 12 und eine mit einem Speicher-Array 16 gekoppelte Spalten-Auswähl-Einrichtung 14 auf. Die in 4 dargestellten FETs sind n-Kanal-Einrichtungen.
  • In 4, wie in anderen Figuren hierin, kennzeichnen gleiche Ziffern und Bezeichnungen gleiche Elemente und werden, wo angemessen, im Interesse der Kürze nicht noch einmal erläutert.
  • In der Zeichnung von 4 ist nur eine Speicherzelle 10 gezeigt; es können jedoch Hunderte oder Tausende oder mehr Speicherzellen im dem Array 16 sein, um eine Bulk-Speicher-Einrichtung zu bilden. Die Referenz-Zellen RC1 und RC2 befinden sich vorzugsweise in dem Array mit den Speicherzellen 10, alternativ können sich die Referenz-Zellen RC1 und RC2 aber z.B. in einem anderen Array 16 befinden. Die Referenz-Zelle RC1 kann z.B. eine Zelle aufweisen, welche als eine logische 1 programmiert ist, und die Referenz-Zelle RC2 kann eine Zelle aufweisen, welche als eine logische 0 Programmiert ist. Jede Bitleitung BL, welche eine Speicherzelle 10 enthält, ist mit mindestens einem Spalten-Auswähl-Transistor X2 der Spalten-Auswähl-Einrichtung 14 verbunden, welcher durch ein an sein Gate gekoppeltes Signal CS freigegeben (enabled) wird zu leiten. Die Spalten-Auswähl-Einrichtung 14 ist mit dem Strom-Erfass-Verstärker 12 verbunden. Der Bitleitungs-Klemm-Transistor X3, ein Source-Folger, dessen Gate an die Bitleitungs-(BL)-Klemm-Spannungsquelle VBLCLMP gekoppelt ist, ist mit einem Auswähl-Schaltungs-Schaltkreis (selection switching circuit) (nicht gezeigt) gekoppelt, welcher mit einer Mehrzahl von anderen Speicherzellen gekoppelt ist, jeweils über einen Spalten-Auswähl-Transistor (ebenfalls nicht gezeigt). Zelle 10, RC1 und RC2 befinden sich an Bitleitungen, welche durch die Spalten-Auswähl-Einrichtung 14 ausgewählt werden. Diese Zellen sind als Beispiele für Zellen an den Bitleitungen gezeigt. Da der Widerstand der Speicherzelle 10 vorzugsweise wesentlich größer ist als der ON-Widerstand der Serien-FET-Schalter wie z.B. Source-Folger X3, klemmt der Source-Folger X3 die Speicherzellen-Spannung effektiv an die BL-Klemm-Spannung abzüglich ungefähr seiner FET-Schwellenspannung. Die Speicherzellen-Spannung während eines Lesevorgangs beträgt typischerweise ungefähr 200-300 mV für ein MRAM, welches mit einer 1.8 V Bias-Spannungsquelle (nicht gezeigt) arbeitet, kann jedoch in anderen Anwendungen niedriger oder höher sein.
  • Da in 4 Strom-Erfassen verwendet wird, werden die ausgewählten Bitleitungen während eines Lesevorgangs durch Bitleitungs-Klemm-Transistoren X3 auf einem konstanten Potential gehalten. Der Strom-Komparator 18 vergleicht die Ströme der ausgewählten Speicherzelle 10 mit dem gemittelten Strom der Referenz-Zellen RC1 und RC2, mit Strom-Skalieren, wenn erforderlich, zum Bilden des gemittelten Stromes. Der Pegel der summierten Referenz-Zellen-Ströme von den Referenz-Zellen RC1 und RC2, welche an den invertierenden Knoten des Spannungs-Komparators 18 angelegt werden, ist eingerichtet, den ungefähren Mittelpunkt zwischen dem Strom einer MRAM-Zelle, welche mit einem Logik-"0"-Zustand programmiert ist, und einer MRAM-Zelle, welche mit einem Logik-"1"-Zustand programmiert ist, darzustellen. Die Last-Einrichtungen XL1 und XL2, welche mit der Bias-Spannungsquelle VDD gekoppelt sind, stellen Ströme an dem invertierenden Eingang und dem nicht-invertierenden Eingang des Spannungs-Komparators 18 bereit. In einer bevorzugten Ausführung können die Last-Einrichtungen XL1 und XL2 als ein Strom-Spiegel konfiguriert sein. In einer alternativen Ausführung ist es möglich, dass der Strom-Erfass-Verstärker 12 in anderen Anwendungen nur eine Referenzzelle verwendet, nicht gezeigt.
  • Eine Lese-Wortleitung RWL ist mit dem Gate des Auswähl-Transistors X1 der ausgewählten Zelle 10 gekoppelt. Falls die Lese-Wortleitung RWL aktiviert ist, so sind alle Auswähl-Transistoren X1 in dieser Zeile des Speicher-Arrays 16 eingeschaltet. Der Spalten-Auswähl-Transistor X2 der Spalten-Auswähl-Einrichtung 14 wird zum Auswählen der richtigen Bitleitung BL verwendet (z.B. die Spalte der ausgewählten Speicherzelle 10). Die Spalten-Auswähl-Einrichtung 14 schaltet die Bitleitung BL der ausgewählten Zelle in Richtung des Erfass-Verstärkers 12. Der Strom-Erfass-Verstärker 12 liest den Resistiv-Zustand der ausgewählten Zelle 10 aus durch Vergleichen des Zellenstromes mit dem Strom von der Referenz-Stromquelle. Der Strom-Erfass-Verstärker 12 weist einen Spannungs-Komparator 18 auf, welcher gekoppelt ist mit dem Transistor X3 und Transistoren X3R1 und X3R2 der Referenz-Pfade für die Referenz-Zellen RC1 und RC2. Der Strom-Erfass-Verstärker 12 erhält während eines Lesevorgangs eine konstante Bitleitungs-BL-Spannung aufrecht, unter Verwendung der Source-Folger-Klemm-Tansistoren X3, X3R1 und X3R2, welche mit dem Signal "BL clamp voltage" gekoppelt sind. Der Strom- Komparator 18 vergleicht den Strom durch den Bitleitungs-Klemm-Transitstor X3 der ausgewählten Zelle 10 mit dem Mittelwert der Ströme durch X3R1 und X3R2 der Referenz-Zellen, um den Resistiv-Zustand der ausgewählten Zelle 10 zu bestimmen, welche Information als eine digitale bzw. logische "1" oder "0" am Knoten 20 des Strom-Erfass-Verstärkers 12 ausgegeben wird (durch "OUT" gekennzeichnet).
  • Das in 4 gezeigte Erfass-Schema 11 ist insofern unvorteilhaft, als dass es eine asymmetrische Struktur aufweist. Zwei Bitleitungen für nur zwei Referenz-Zellen RC1 und RC2 und Spalten-Auswähl-Schalter X2R1, X2R2 sind mit der rechten Seite (dem negativen Eingang) des Komparators 18 verbunden, während nur eine Bitleitung und eine große Anzahl von Spalten-Auswähl-Schaltern X2 mit der linken Seite (dem positiven Eingang) des Strom-Komparators 18 des Strom-Erfass-Verstärkers 12 verbunden sind. Zum Beispiel kann eine aus 64 Bitleitungen der Speicherzellen 10 mit dem positiven Eingang des Strom-Komparators 18 gekoppelt sein, und zwei Bitleitungen für Referenz-Zellen mit dem negativen Eingang des Strom-Komparators 18 gekoppelt sein. Die resultierende parasitäre Kapazität, welche zugehörig ist zu jeder einzelnen Bitleitung, ist in 4 dargestellt durch die Kondensatoren CBL0, CBL1 und CBL2. Aufgrund dieser Asymmetrie ist die kapazitive Last des Erfass-Pfades an dem positiven Eingang des Strom-Komparators 18 sehr verschieden von der kapazitiven Last des Referenz-Pfades an dem negativen Komparator-Eingang, i.e. CBL0 ist im Allgemeinen viel größer als CBL1 bzw. CBL2. Die kapazitive Last umfasst die Kapazität der Schalt-Transistoren X3, X3R1 und X3R2 und der Metallleitungen, welche kapazitiv von den Speicherzellen geladen werden, z.B. die Bitleitungen BL. Dies macht den Schaltkreis empfindlich gegenüber vielen Rauschquellen, welche während des Erfassens in den Schaltkreis gekoppelt werden, wie z.B. Spannungs-Versorgungs-Rauschen, internes asymmetrisches Koppeln von Schalt-Rauschen, als Beispiele, und erhöht außerdem die Erfass-Zeit aufgrund unterschiedlicher RC-Zeitkonstanten der Erfass-Pfade für die ausgewählte Speicherzelle und Referenz-Zellen. Mismatches in dem Erfass-Pfad einer MRAM-Speicher-Einrichtung neigen dazu, signifikante Leistungsfähigkeits-Begrenzer für die Array-Lese-Zugriffs-Zeit zu sein.
  • Ein symmetrisches Erfass-Schema bzw. Schaltkreis 24 für MRAM-FET-Speicher-Einrichtungen ist in 5 gezeigt, weiterhin den Stand der Technik darstellend, welches manche der Probleme des in 4 gezeigten asymmetrischen Erfass-Schemas 11 vermeidet. Mit einem symmetrischen Erfass-Schaltkreis 24 wie z.B. dem gezeigten weisen die Eingänge der Komparatoren 19 und 22 ungefähr gleiche effektive kapazitive Lasten auf. Gleichgültig welche Bitleitung ausgelesen wird, sind die Leitungsführung (wiring) des Erfass-Pfades und die effektive kapazitive Last an jedem Eingang ungefähr gleich, was Fehler-Spannungen und Rauschen eliminiert oder reduziert. Der Referenz-Pfad weist die zweifache Last des Erfass-Pfades auf, aber der Referenz-Pfad ist mit zwei Erfass-Verstärker-Eingängen (den negativen Eingängen der Komparatoren 19 und 22) verbunden. Daher sind die RC-Konstanten in beiden Erfass-Verstärker-Pfaden gleich, und daher sind die effektiven kapazitiven Lasten ebenfalls gleich. Das Speicher-Array 16 ist nicht in 5 gezeigt; dennoch ist ein Speicher-Array 16 mit der Spalten-Auswähl-Einrichtung 14 gekoppelt, wie in 4 gezeigt.
  • Der Strom-Erfass-Verstärker 12 in 5 weist einen ersten und einen zweiten Spannungs-Komparator 19 bzw. 22 auf, jeder einzelne einen Ausgang 20 bzw. 26 aufweisend. Die Last-Einrichtungen XL1, XL2, XL3 und XL4 weisen vorzugsweise Transistoren auf, wobei die Last-Einrichtungen dieselbe Art von Einrichtungen (Devices) sind (z.B. dieselben Last-Charakteristika aufweisend). Die Hälfte der Auswähl-Transistoren X231, X230 ... X216, X2R1 (und die entsprechenden Speicherzellen 10 in dem Array 16) entlang der Bitleitungen BL<31> bis BL<16>, refBL<1> sind mit dem ersten Spannungs- Komparator 19 gekoppelt, und die andere Hälfte der Auswähl-Transistoren X2R2, X215 ... X21, X20 sind mit einem zweiten Spannungs-Komparator 22 gekoppelt. In diesem Schema 24 weisen beide Seiten von jedem Strom-Komparator 19 bzw. 22 dasselbe Übergangsverhalten (transient behavior) auf aufgrund der gleichen effektiven kapazitiven und resistiven Lasten an dem ersten bzw. zweiten Spannungs-Komparator 19 bzw. 22. Obwohl in 5 auf jeder Seite 16 Bitleitungen gezeigt sind, kann es mehr Bitleitungen geben, z.B. 32 oder 64.
  • Für den Komparator 19 sind die ungeradzahligen Bitleitungen BL<31> bis BL<17> mit einer Haupt-Leitung (master line) ML3 gekoppelt mittels entsprechender Spalten-Auswähl-Transistoren X231 bis X217, und geradzahlige Bitleitungen BL<30> bis BL<16> sind mit einer Haupt-Leitung ML2 gekoppelt mittels entsprechender Spalten-Auswähl-Transistoren X230 bis X216. In ähnlicher Weise sind für Komparator 22 ungeradzahlige Bitleitungen BL<15> bis BL<1> mit einer Haupt-Leitung ML1 gekoppelt mittels entsprechender Spalten-Auswähl-Transistoren X215 bis X21, und geradzahlige Bitleitungen BL<14> bis BL<0> sind mit einer Haupt-Leitung ML0 gekoppelt mittels entsprechender Spalten-Auswähl-Transistoren X214 bis X20. Daher ist die kapazitive Last der Bitleitungen zur Hälfte auf die unteren Haupt-Leitungen ML3 und ML1 und zur Hälfte auf die oberen Haupt-Leitungen ML0 und ML2 verteilt. Falls zum Beispiel eine ungeradzahlige Bitleitung ausgewählt wird, wird die kapazitive Last auf eine untere Haupt-Leitung ML3 bzw. ML1 verteilt. Die Referenz-Bitleitungen refBL<1> und refBL<2> können entsprechend entweder mit der Haupt-Leitung ML3 oder ML2, bzw. ML1 oder ML0, gekoppelt sein (welche auch immer von der ausgewählten Zelle verwendet wird), zum Beispiel unter Verwendung von Schaltern S5 und S6.
  • Die Auswahl einer Speicherzelle an Bitleitung BL<31> wird als nächstes beschrieben. Spalten-Auswähl-Transistor X231 wird eingeschaltet, was die Bitleitung BL<31> mit der unteren Haupt-Leitung ML3 verbindet. Die Spalten-Auswähl-Transistoren X2R1 und X2R2 für die Referenz-Zellen werden eingeschaltet, und die Verbindungen 28 und 30 in Schalter S5 bzw. S6 zu den oberen Haupt-Leitungen ML2 und ML0 werden hergestellt, Schalter S2 zwischen den oberen Haupt-Leitungen ML2 und ML0 wird geschlossen, um die Referenz-Zellen-Ströme zu mitteln. Schalter S1 zwischen den beiden unteren Haupt-Leitungen ML3 und ML1 bleibt geöffnet.
  • In der symmetrischen Erfass-Schaltkreis 24 Anordnung mit ungeradzahligen und geradzahligen Bitleitungen, welche mit zwei getrennten Haupt-Leitungen verbunden sind, ist die effektive kapazitive Last, welche an den Eingängen der Spannungs-Komparatoren 19 und 22 wahrgenommen (seen) wird, im Wesentlichen gleich. Insbesondere sind die RC-Zeitkonstanten der Erfass-Pfade, welche die Haupt-Leitung ML1 bzw. ML3 enthalten, ungefähr gleich den RC-Zeitkonstanten der beiden Erfass-Pfade, welche mit der kurzgeschlossenen Haupt-Leitung ML2/ML0 verbunden sind. Während eines Lesevorgangs weisen die unteren Haupt-Leitungen ML1 und ML3 acht Transistoren X231, X229 bis X217 und X215, X213 bis X21 und eine Bitleitung, welche entsprechend der ausgewählten Zelle bzw. Referenz-Zelle zugehörig ist, auf, welche mit ihnen verbunden sind, und die oberen Haupt-Leitungen ML2 und ML0 weisen acht Transistoren X230, X228 bis X216 und X214, X212 bis X20 und eine Bitleitung, welche entsprechend der ausgewählten Zelle bzw. Referenz-Zelle zugehörig ist, auf, welche mit ihnen verbunden sind. Obwohl die oberen Haupt-Leitungen ML2 und ML0 außerdem Referenz-Transistoren X2R1 und X2R2 aufweisen, welche mit ihnen verbunden sind, ist dies kein wesentlicher Unterschied in der Kapazität. Somit erzeugt die symmetrische Struktur eine symmetrische effektive kapazitive Last an den Eingängen der Spannungs-Komparatoren 19 und 22. Man beachte, dass, falls eine Bitleitung ausgewählt wird, welche mit einer unteren Haupt-Leitung verbunden ist, die Referenz-Zellen mit einer oberen Haupt-Leitung verbunden sein sollten. In ähnlicher Weise sollten, falls eine Bitleitung ausgewählt wird, welche mit einer oberen Haupt-Leitung verbunden ist, die Referenz-Zellen mit einer unteren Haupt-Leitung verbunden werden. Die Verbindung der Referenz-Zellen mit den oberen bzw. unteren Haupt-Leitungen ML2/ML0 bzw. ML1/ML3 wird durch die Schalter S5 und S6 hergestellt.
  • Als nächstes wird das Mitteln der zwei Referenz-Zellen-Ströme beschrieben, mit Bezug auf den Strom-Erfass-Verstärker 12 Teilbereich des symmetrischen Erfass-Schaltkreises 24 der 5. Zum Zwecke dieser Diskussion sei angenommen, dass die Referenz-Bitleitungen mit der unteren Haupt-Leitung ML1/ML3 verbunden sind, und die ausgewählte Zellen-Bitleitung mit der oberen Haupt-Leitung ML2/ML0 verbunden ist. Der untere Haupt-Leitungs-Schalter S1 verbindet die beiden Referenz-Bitleitungen refBL<1> und refBL<2> miteinander. Die Spannung an den Referenz-Bitleitungen refBL<1> und refBL<2> wird von den BL-Klemm-Transistoren X32 und X33 konstant gehalten. Der Referenz-Strom der Referenz-Bitleitungen refBL<1> und refBL<2> wird addiert aufgrund der Verbindung des unteren Haupt-Leitungs-Schalters S1. Der Strom der Referenz-Bitleitungen refBL<1> und refBL<2> fließt durch die Bitleitungs-Klemm-Einrichtungen X32 und X33 und entsprechend durch die Last-Einrichtungen XL2 und XL3. Der Strom der Referenz-Bitleitungen refBL<1> und refBL<2> wird addiert; er fließt durch zwei parallele Widerstände XL2 und XL3 nach VDD. Die ausgewählte Zelle wird mit der oberen Haupt-Leitung ML2 gekoppelt. Strom von einer ausgewählten Zelle (z.B. X228) fließt durch die BL-Klemm-Einrichtung X31 und durch eine Last-Einrichtung XL1 nach VDD. Der Zellen-Strom verursacht eine Spannungsänderung (voltage shift) an der Last-Einrichtung XL1, und der Spannungs-Komparator 19 erfasst diese Änderung der Spannung an der Last-Einrichtung XL1. Die Last-Einrichtung XL1 wandelt den Zellenstrom in eine Spannung um, unter Verwendung entweder einer resistiven oder, vorzugsweise, einer aktiven Halb-Leiter-Schaltkreis-Anordnung wie z.B. einem Strom-Spiegel.
  • Um eine ausgewählte Zelle X228 auszulesen, fließt Zellenstrom durch die Last-Einrichtung XL1, wird in eine Spannung umgewandelt, und die Spannung wird von dem positiven Eingang des Spannungs-Komparators 19 wahrgenommen. An dem negativen Eingang sind zwei Last-Einrichtungen XL2 und XL3 parallel geschaltet, da Schalter S4 geschlossen ist, somit beträgt ihr Gesamt-Widerstand die Hälfte des Widerstandes der Last-Einrichtung XL1. Die zusammenaddierten Ströme der 1 Referenz-Bitleitung und der 0 Referenz-Bitleitung sind näherungsweise zweimal der Strom einer regulären Speicherzelle. Dieser Strom wird in zwei parallele Last-Einrichtungen XL2 und XL3 eingespeist, was in dem halben Wert von einer regulären Last-Einrichtung resultiert, und dies teilt den Strom wieder durch zwei. Somit ist die Spannung, welche an der parallelen Verbindung der Last-Einrichtungen XL2 und XL3 erzeugt wird, die gemittelte Spannung zwischen einer 1 und einer 0 Referenz-Zelle, verglichen mit einer Spannung von einer Last-Einrichtung XL1.
  • 5 stellt daher eine Stand-der-Technik-MTJ-Zellen-Erfass-Architektur dar, welche im Wesentlichen gleiche Zeitkonstanten auf beiden Seiten von Strom-Erfass-Verstärkern aufweist durch symmetrisches Anordnen der Strom-Erfass-Verstärker in Paaren, und Aufteilen der MTJ-Zellen in vier Gruppen, wobei jede Gruppe mit einer von vier Haupt-Leitungen gekoppelt ist. Die Bildung der vier Haupt-Leitungen erzeugt die symmetrische Erfass-Anordnung mit im Wesentlichen gleichen RC-Zeitkonstanten an den Eingängen der Strom-Erfass-Verstärker-Paare. Die vier Haupt-Leitungen sind jeweils fest verdrahtet mit einem invertierenden oder einem nicht-invertierenden Eingang von einem der Erfass-Verstärker-Paare, und eine Schalt-Anordnung (switching arrangement) koppelt selektiv die geradzahligen oder ungeradzahligen Paare von Haupt-Leitungen zusammen. Diese Struktur erlaubt es, zwei Referenz-Zellen-Ströme parallel zu schalten, und mit entweder einem invertierenden oder einem nicht-invertierenden Erfass-Verstärker-Eingang zu koppeln. Ein Problem bei dem symmetrischen Stand-der-Technik-Erfass-Schema in 5 ist jedoch, dass manchmal die obere Haupt-Leitung ML2 für den Erfass-Pfad verwendet wird (wenn eine geradzahlige Bitleitung gelesen wird), und ein anderes Mal die untere Haupt- Leitung ML3 für den Erfass-Pfad verwendet wird (eine ungeradzahlige Bitleitung gelesen wird). Wenn die untere Haupt-Leitung ML3 für den Erfass-Pfad verwendet wird, dann wird die obere Haupt-Leitung ML2 für die Referenz-Zellen verwendet. In diesem Fall ist Schalter S2 geschlossen, um die Last-Einrichtungen XL1 und XL4 parallel zu schalten, und das Strom-Mitteln wird durch die Last-Einrichtungen XL1 und XL4 erreicht, Ein einzelner Erfass-Verstärker kann mit dieser symmetrischen Erfass-Struktur nicht verwendet werden, da das Mitteln erreicht werden muss, indem manchmal die untere Haupt-Leitung verwendet wird und manchmal die obere Haupt-Leitung verwendet wird. Deshalb benötigt die Struktur zwei Spannungs-Komparatoren 19 und 22. Die zwei Spannungs-Komparatoren 19 und 22 arbeiten zusammen, wodurch das Mitteln erreicht wird entweder unter Verwendung der Last-Einrichtungen XL1 und XL4 bzw. den oberen Haupt-Leitungen ML0 und ML2, oder alternativ unter Verwendung der Last-Einrichtungen XL2 und XL3 für die unteren Haupt-Leitungen ML1 und ML3, um das symmetrische Verhalten des Erfass-Schemas 24 zu erreichen.
  • In Speicher-Schaltkreisen gibt es viele Rauschquellen, wie z.B. Rauschen von Spannungs-Versorgungen, Ausgangs-Puffern, oder internes Schalt-Rauschen der Speicher-Einrichtung selbst. Um den Einfluss dieser Rausch-Quellen soweit wie möglich zu reduzieren, ist es notwendig, dieselben RC-Zeitkonstanten zu erreichen für die Erfass-Pfade, wie oben beschrieben, von den ausgewählten Bitleitungen zu den Erfass-Verstärker 12 Eingängen. Falls es zwei identische RC-Netzwerke an den Spannungs-Komparator-Eingängen gibt, dann werden diese RC-Netzwerke im Wesentlichen ähnliche parasitäre Antworten auf Rauschen aufweisen, und das Rauschen wird im Wesentlichen ausgelöscht. Die Spannungs-Komparatoren 19 und 22 nehmen dieselbe parasitäre Antwort sowohl an dem positiven als auch dem negativen Eingang wahr, und sie werden viel weniger beeinflusst.
  • Für ein symmetrisches Erfass-Schema 24, wie in dem Beispiel der 5 gezeigt, wird ein Erfass-Verstärker mit einer symmetrischen Erfass-Struktur benötigt, so dass potentielles Rauschen ausgelöscht werden kann, was zu schnellen Lesezeiten führt. Falls Rauschen in dem Erfass-Verstärker ist, kann es eine längere Zeitdauer beanspruchen, um Daten auszulesen, da es eine Weile dauert, bis sich die ungewollten kapazitiven Effekte auflösen, so dass die Daten ausgelesen werden können. U.S.-Patentanmeldung Serien-Nr. 10/937,155 (Anwaltsaktennummer 2004 P 50911) ist auf Strom-Erfass-Verstärker mit einer symmetrischen Erfass-Struktur gerichtet.
  • Das Erfassen des Widerstandes einer MTJ-Zelle wird nun weiter beschrieben unter Bezug auf 6, in welcher ein Strom-Spiegel 36 und ein Spannungs-Komparator 34 verwendet werden, um den Widerstand einer MTJ-Zelle zu erfassen. In 6 ist ein Strom-Erfass-Verstärker 32 dargestellt gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, welcher den Spannungs-Komparator 34 enthält. Der Strom-Erfass-Verstärker ist konfiguriert zum Vergleichen von an Eingängen inputA und inputB gekoppelten Eingangs-Strömen, welche entsprechend Ströme durch eine Referenz-Zelle und eine ausgewählte MTJ-Zelle darstellen. Die Drains von Bitleitungs-Klemm-Transistoren X3 und X3R, welche vorzugsweise MOSFETs aufweisen, sind entsprechend mit dem nicht-invertierenden bzw. invertierenden Eingang des Spannungs-Komparators 34 gekoppelt. Die Sources der Transistoren X3R und X3 sind entsprechend mit einem ersten Eingangs-Signal-Knoten inputA und einem zweiten Eingangs-Signal-Knoten inputB verbunden, wie gezeigt. Es wird angenommen, dass inputB mit der ausgewählten Speicherzelle durch ein Spalten-Auswähl-Einrichtungs-Signal (Signal CS in 4) verbunden ist, und dass inputA in ähnlicher Weise mit einer oder mehreren Referenz-Zellen, welche ein mittleres Mitten-Strom-Auslesen von einem "0" und "1" Logik-Speicher-Zustand erzeugen, verbunden ist. Der Referenz-Zellen-Strom ist vorzugsweise gekoppelt, zum Beispiel, mit inputA und wird von Transistor T5 gespiegelt, und erzeugt eine Drain-Source- Spannung an dem Transistor T5. Alternativ kann inputA mit einer Speicherzelle gekoppelt sein, welche den entgegengesetzten Logik-Zustand der ausgewählten Speicherzelle speichert. Die Klemm-Transistoren X3 und X3R, wie in 6 dargestellt, sind n-Kanal-Source-Folger, obwohl andere Schaltkreis-Anordnungen und andere Transistor-Typen zum Klemmen einer Speicherzellen-Spannung verwendet werden können. Die Gates der Transistoren X3 und X3R sind mit einer Referenz-Spannungsquelle VBLCLMP verbunden, welche vorzugsweise konfiguriert ist zum Bereitstellen einer Bitleitungs-Klemm-Spannung wie hierin oben unter Bezug auf 4 beschrieben. Die Referenz-Spannung VBLCLMP kann einen Spannungs-Pegel von ungefähr 0.7 V aufweisen zum Erzeugen einer Speicherzellen-Spannung von zum Beispiel ungefähr 200-300 mV, unter Berücksichtigung der FET-Schwellenspannung, obwohl die Referenz-Spannung VBLCLMP alternativ andere Spannungs-Pegel aufweisen kann.
  • In dem Strom-Erfass-Verstärker 32 in 6 sind optionale Transistor-Schalter T3 und T4 enthalten, welche als Spannungs-Ausgleichs-Einrichtungen arbeiten. Beispielsweise kann die Source des Transistors T3 mit Signal inputB gekoppelt sein, das Drain von Transistor T3 kann mit Signal inputA gekoppelt sein, die Source von Transistor T4 kann mit dem invertierenden Eingang des Spannungs-Komparators 34 gekoppelt sein, und das Drain von Transistor T4 kann mit dem nicht-invertierenden Eingang des Spannungs-Komparators 34 gekoppelt sein. Die Gates der Transistoren T3 und T4 sind mit einem Ausgleichs-Signal EQ gekoppelt. Bevor ein Lesevorgang initialisiert wird, werden die Transistoren T3 und T4 aktiviert, um sicherzustellen, dass die Eingangs-Signal-Knoten inputA und inputB auf demselben Potential sind (i.e. ausgeglichen), und um außerdem sicherzustellen, dass die Eingänge des Komparators 34 auf demselben Potential ausgeglichen sind. Die Transistoren T3 und T4 werden nach einer kurzen Verzögerung ausgeschaltet, nachdem die Bitleitungen verbunden sind und die Speicherzellen bereit sind um ausgelesen zu werden. Das Verbinden von Bitleitungen verursacht gewöhnlich eine gewisse vorübergehende Störung (transient disturbance) in dem Schaltkreis.
  • Der Strom-Erfass-Verstärker 32 enthält einen Strom-Spiegel 36, vorzugsweise bestehend aus p-Kanal-Transistoren mit Drains, welche mit den Eingängen des Spannungs-Komparators 34 gekoppelt sind. Der Strom-Spiegel enthält einen ersten Transistor T5, welcher zwischen eine Bias-Spannungsquelle VDD und die Klemm-Einrichtung X3R gekoppelt ist, sowie einen zweiten Transistor T6, welcher zwischen die Bias-Spannungsquelle VDD und die Klemm-Einrichtung X3 gekoppelt ist. Eine beispielhafte Spannung für die Bias-Spannungsquelle VDD ist 1.8 Volt, jedoch können in zukünftigen bzw. anderen Designs niedrigere (oder höhere) Spannungen verwendet werden. Die Gates der Transistoren T5 und T6 sind miteinander sowie mit dem Drain des Transistors T5 gekoppelt. Der Transistor T5 ist als eine Transistor-Diode konfiguriert. Der Transistor T6 ist daher als eine Transistor-Stromquelle konfiguriert.
  • In einer Transistor-Dioden-Konfiguration wird, falls das Gate eines Transistors, z.B. Transistor T5, mit dem Drain verbunden ist und ein Strom an das Drain angelegt ist, eine Spannung an dem Drain entwickelt, und der Transistor zeigt Dioden-artiges Verhalten. Ein Strom, welcher an inputA angelegt wird, durchläuft das Drain des Transistors T5, welcher mit dem Gate des Transistors T5 verbunden ist, wodurch ein Spannungs-Potential zwischen dem Drain und der Source des Transistors T5 erzeugt wird. Es tritt keine ohmsche lineare Last auf wie bei einem Widerstand; vielmehr ähnelt das Verhalten ein wenig dem einer Diode, welche eine nichtlineare Spannungs-Strom-Charakteristik aufweist.
  • Auf der Seite 62 ist die Drain-nach-Source-Spannung des Transistors X3R im Wesentlichen variabel in dem Sinne, dass dieser Spannungsunterschied im Wesentlichen "selbstregelnd" ist, um den Unterschied zwischen der Drain-Spannung des Transistors T5 (am Knoten N1) und dem ungefähr 200-300 mV Potential am Strom-Erfass-Eingang inputA auszugleichen. Auf der Seite 64 jedoch ist die Drain-nach-Source-Spannung des Transistors T6, welcher in Strom-Sättigung arbeitet, wobei seine Gate-Spannung durch den Transistor T5 bestimmt ist, sehr stark abhängig von seinem Drain-nach-Source-Strom, welcher nach einem anfänglichen Übergang im Wesentlichen gleich dem Drain-nach-Source-Strom des Transistors X3 sein muss. Der stationäre Drain-nach-Source-Strom des Transistors T6 ist daher im Wesentlichen durch den Eingangs-Strom an inputB bestimmt, da die Transistoren T3 und T4 während der MTJ-Messzeit am Leiten gehindert sind. Die ungleichen Zellen-Ströme von inputA und inputB werden in eine große Spannungsdifferenz umgewandelt, welche mit den Eingängen des Komparators 34 gekoppelt ist, insbesondere durch die Drain-nach-Source-Spannung des Transistors T6. Der Spannungs-Komparator 34 erfasst den erheblichen Spannungsunterschied, welcher sich aus dem geringen Unterschied der Ströme von inputA und inputB ergibt.
  • Falls der inputB-Strom nur geringfügig höher ist als der inputA-Strom, wird eine große Spannungsänderung an dem invertierenden Eingang des Spannungs-Komparators 36 erzeugt, da kein wesentlicher Strom in die Eingangs-Anschlüsse des Spannungs-Komparators 34 hineinfließt. Falls zusätzlicher Strom an dem Drain eines Transistors in Strom-Sättigung angelegt wird, erzeugt eine kleine Änderung dieses Stromes eine große Änderung in der Drain-Source-Spannung, was zu einer großen Spannungs-Verstärkung führt. Diese verstärkte Spannung wird durch den invertierenden Eingang des Spannungs-Komparators 34 erfasst und erscheint als das Signal "OUT" an seinem Ausgangs-Knoten 20. Somit wird vorteilhafterweise ein großer Spannungsunterschied zwischen dem invertierenden Eingang und dem nicht invertierenden Eingang des Spannungs-Komparators 34 erzeugt, sogar wenn der Stromunterschied zwischen inputA und inputB gering ist.
  • Wenn eine gleiche Skalierung erforderlich ist für die Eingangs-Ströme inputA und inputB, haben die Transistoren T5 und T6 vorzugsweise dieselben Abmessungen, dieselbe Geometrie und dieselbe Ausrichtung, und weisen denselben Transistor-Typ auf. Darüber hinaus können, wie in der Technik wohl verstanden ist, die Ströme in einem Strom-Spiegel skaliert werden, wie es erforderlich sein kann für ein bestimmtes Schaltkreis-Design, durch Skalieren der Flächen der entsprechenden Transistoren zum Erzeugen eines skalierten Strom-Spiegel-Ader-Stromes. Vorzugsweise sollten die Betriebsbedingungen der beiden Transistoren T5 und T6 ähnlich (oder skaliert) sein zum Erreichen eines idealen (oder skalierten) Strom-Spiegelungs-Verhaltens.
  • Die Transistoren T5 und T6 verstärken somit den Spannungsunterschied an dem ersten und zweiten Eingang, inputA und inputB, des Spannungs-Komparators 34, wodurch eine beträchtliche Ausgangs-Spannung erzeugt wird an dem Knoten "OUT", welcher einen Logik-Zustand der ausgewählten Speicherzelle darstellt. Geringe Unterschiede in den Strömen können in den Seiten 62 und 63 des Strom-Erfass-Verstärkers erfasst werden aufgrund von kleinen Änderungen in dem Speicherzellen-Widerstand, da er von dem Zustand der Speicherzelle abhängt. Die Transistoren T5 und T6 weisen vorzugsweise PMOS-Transistoren auf, und können alternativ NMOS-Transistoren aufwiesen, als Beispiele. Optionale Augleichs-Schalter T3 und T4 können in dem Strom-Erfass-Verstärker enthalten sein und direkt an inputA und inputB und an dem nicht-invertierenden Eingang und dem invertierenden Eingang der Komparator-Stufe 34 des Erfass-Verstärkers 32 platziert sein.
  • Der in 6 dargestellte Strom-Erfass-Schaltkreis ist konfiguriert, um gleiche Spannungen an die Speicherzellen mit Hilfe der Klemm-Transistoren X3 und X3R anzulegen, wodurch, zumindest in Nicht-Übergangs-Bedingungen, das Ändern der Ladung von unbekannter parasitärer Kapazität außerhalb des (external to) Strom-Erfass-Verstärkers vermieden wird, und um eine hohe Empfindlichkeit auf geringfügige Änderungen in dem erfassten Widerstand einer Speicherzelle zu gewährleisten mit Hilfe eines Strom-Spiegels, welcher mit den Drains der Source-Folger-Klemmen gekoppelt ist. Genau durch diese Struktur jedoch, bei der ein konstanter Strom an einer MTJ-Zelle, welche ausgelesen wird, bereitgestellt wird, ist der Strom, welcher während Übergangs-Bedingungen (transient conditions) zum Aufladen parasitärer Kapazität verfügbar ist, von Natur aus beschränkt, was die Geschwindigkeit beim Erfassen des MTJ-Zellenwiderstandes begrenzt.
  • Die Genauigkeit des in 6 dargestellten Strom-Spiegels 36 kann verbessert werden durch Stapeln einer zusätzlichen, optionalen Kaskode-Einrichtung in Serie mit dem Transistor T6. Die gleichzeitig anhängige U.S.-Patentanmeldung, Serien-Nr. 10/326,367 (Anwalts-Akten-Nr. 2002 P 50075) beschreibt Schaltkreis-Techniken zum Einfügen einer Kaskode-Einrichtung in den Strom-Spiegel. Eine Kaskode-Einrichtung kann in den Schaltkreis eingefügt werden, um gleichartige Betriebsbedingungen in den Strom-Spiegel-Transistoren auf beiden Seiten davon herzustellen, wodurch seine Genauigkeit und sein kapazitives Verhalten verbessert werden. Somit kann ein Erfass-Verstärker, welcher eine Kaskode-Einrichtung enthält, Vorteile bei der Strom-Erfass-Genauigkeit aufweisen.
  • Die Strom-Erfass-Verstärker, wie oben beschrieben, hängen für ihren Speicher-Erfass-Betrieb von einer Referenz-Stromquelle ab, welche konfiguriert ist, dass sie eine oder zwei MTJ-Zellen verwendet. Die Genauigkeit und Zuverlässigkeit von Stromquellen kann verbessert werden wie beschrieben in der gleichzeitig anhängigen U.S.-Patentanmeldung Serien-Nr. 10/982,026 (Anwalts-Akten-Nr. 2004 P 51447) mit dem Titel "Reference Current Source for Current Sense Amplifier and Programmable Resistor Configured with Magnetic Tunnel Junction Cell".
  • Um eine repräsentative Darstellung bereitzustellen von einer Anordnung von MTJ-Zellen in einem Array mit einer Auswähl-Schalt-Anordnung zum Auswählen einer MTJ-Speicherzelle, einschließlich eines Strom-Spiegels, zeigt 7 ein 3-mal-3-Array 70 des Standes der Technik aus MTJ-Zellen MTJ00, ..., MTJ22 mit ihren entsprechenden Wortleitungs-Auswähl-Transistoren X100, ..., X122, welche durch Wortleitungs-Auswähl-Signale RWL0, ..., RWL2 getrieben werden. Spalten-Auswähl-Transistoren X200, ..., X222, welche durch Spalten-Auswähl-Signale CS0, ..., CS2 getrieben werden, vervollständigen die Auswahl einer einzelnen zu erfassenden MTJ-Zelle. Die Auswähl-Schalter RWL0, ..., RWL2 und X200, ..., X222 bilden daher zusammengefasst eine Auswähl-Schalt-Anordnung zum Auswählen einer einzelnen MTJ-Zelle für das Widerstands-Erfassen. Das Array aus MTJ-Zellen wird gekoppelt mit dem nicht-invertierenden Eingang des Spannungs-Komparators 34 mit dem Ausgangs-Konten 20 durch den Spannungs-Folger X3. Eine Referenz-Quelle ist konfiguriert, um ein Strom zu erzeugen, welcher der Durchschnitt ist aus dem Strom durch eine MTJ-Zelle, welche zum Speichern einer "0" programmiert ist, und einer MTJ-Zelle, welche zum Speichern einer "1" programmiert ist, unter Verwendung der beispielhaften MTJ-Referenz-Zelle MTJR und Schalt-Transistoren X1R und X2R. Die Referenz-Stromquelle ist mit dem invertierenden Eingang des Spannungs-Komparators 34 durch den Spannungs-Folger X3R gekoppelt. Um die Darstellung in 6 zu vereinfachen, ist nur eine MTJ-Zelle gezeigt, welche den Referenz-Strom erzeugt; vorzugsweise werden mindestens zwei Zellen verwendet, wie zum Beispiel in 4 dargestellt, eine programmiert zum Speichern einer "0", und eine programmiert zum Speichern einer "1", wie vorhergehend beschrieben. Ein Strom, welcher gleich ist zu dem, welcher durch die Referenz-Stromquelle nach Masse (ground) GND fließt, wird an dem Array durch den Strom-Spiegel 36 bereit gestellt; der Strom-Spiegel 36 wiederum ist mit der Bias-Spannungsquelle VDD gekoppelt. Eine zu erfassende MTJ-Zelle wird somit mit einer festgelegten Spannung versorgt, welche bestimmt ist durch die Referenz- Spannung VBLCLMP (abzüglich der Gate-nach-Source-Spannung des Source-Folgers X3), und der resultierende Strom wird mit dem Strom einer Referenz-Zelle verglichen. Die optionalen Spannungs-Ausgleichs-Transistoren T3 und T4, welche in 6 dargestellt sind, sind der Einfachheit halber in 7 weggelassen worden.
  • 7 veranschaulicht das große kapazitive Belasten des nicht-invertierenden Eingangs des Spannungs-Komparators 34 durch den Source-Folger X3, wie dargestellt durch Schaltkreis-Knoten N3. Der Knoten N3 ist mit den Drains von allen Auswähl-Schaltern X2 gekoppelt. Die große kapazitive Belastung von N3 ist eine Folge der Auswähl-Schalter X200, ..., X222 in diesem Beispiel, jeder einzelne mit seiner eigenen (inherent) Ausgangs-Kapazität, zuzüglich der unvermeidbaren Kapazität von den zahlreichen verbindenden leitenden Trassen zu Knoten N3. Entsprechend weist Knoten N4 eine weitaus geringere kapazitive Belastung auf. Daher muss eine wesentliche Ladung hinzugefügt oder entfernt werden von Knoten N3, wann immer sich die Spannung von Knoten N3 ändert. Der Strom, welcher zum Bereitstellen von Ladung an diesem Knoten verfügbar ist, wird durch den Strom-Spiegel 36 gesteuert, welcher wiederum durch die Referenz-Stromquelle eingestellt wird. Eine erhebliche Beschränkung von dieser Stand-der-Technik-Zellen-Erfass-Anordnung ist die Zeit, welche benötigt wird zum Laden oder Entladen des Schaltkreis-Knotens N3, welche reduziert werden muss zum Erreichen erhöhter Speicher-Erfass-Geschwindigkeit und zum Reduzieren von Rauschen.
  • Bezugnehmend nun auf 8 ist ein Strom-Erfass-Verstärker 80 mit Bitleitungs-Verstärkungs-Schaltkreisen 81 dargestellt, konfiguriert gemäß der vorliegenden Erfindung. Die hinzugefügten Bitleitungs-Verstärkungs-Schaltkreise stellen zusätzlichen Strom bereit zum Reduzieren der Zeit zum Hinzufügen oder Entfernen von Ladung von einem höchst kapazitiven Knoten (highly capazitive node) beim Erfassen des Widerstandes einer ausgewählten MTJ-Zelle oder einer Referenz-Zelle.
  • Jeder Bitleitungs-Verstärkungs-Schaltkreis 81 enthält einen Klemm-MOSFET T17, welcher als Source-Folger konfiguriert ist, dessen Gate an Knoten A an die Klemm-Referenz-Spannungsquelle VBLCLMP gekoppelt ist. Die Source des MOSFET T17 ist an Knoten B mit der Source des Source-Folgers X3 gekoppelt. Vorzugsweise ist der Klemm-MOSFET T17 eine n-Kanal-Einrichtung. Die Klemm-Referenz-Spannungsquelle VBLCLMP wurde hierin oben beschrieben mit Bezug auf die 4 und 5. Das Drain des Transistors T17 ist mit dem Drain eines p-Kanal-MOSFET-Schalters T18 gekoppelt, dessen Source mit einer Spannungsquelle Vanalog gekoppelt ist. Das Gate von T18 ist mit einem Kontroll-Signal clk gekoppelt, welches dem Transistor T18 erlaubt, während einer kurzen Zeitspanne zu Beginn des Erfassens des Widerstandes von der ausgewählten MRAM-Zelle zu leiten, während welchem erwartet wird, dass Übergangsströme fließen. Der Transistor T17 arbeitet daher als ein zu X3 paralleler Source-Folger und ist in der Lage, zusätzlichen Strom während der Übergangs-Zeitspanne bereitzustellen.
  • Während des Zeit-Intervalls, wenn der Strom-Erfass-Verstärker 80 die ausgewählte Bitleitung lädt, wird der MOSFET T18 durch das Signal clk aktiviert, welches auf ein niedriges, z.B. Masse-, Potential schaltet. Die Source des zusätzlichen Source-Folgers T17 wird somit mit einem Strom-Erfass-Eingang, z.B. inputA oder inputB, verbunden, während sein Drain an die Spannungsquelle Vanalog geschaltet wird. Der MOSFET T17 stellt daher an dem Source-Folger X3 bzw. X3R zusätzlichen Strom für das Bitleitungs-Laden bereit, wodurch die Auslesegeschwindigkeit der ausgewählten MRAM-Zelle erhöht wird. Vorzugsweise unter Verwendung derselben Gate-Länge wie die MOSFETs X3 und X3R und derselben Gate-Spannung VBLCLMP können die Transistor-Abmessungen für den MOSFET T17 und die Spannung Vanalog leicht mit Werten gewählt werden, wie wohlverstanden ist in der Technik, so dass ein Strom-Erfass-Eingang (die verbundene Bitleitung) auf dieselbe Spannung geladen werden kann, welche erhalten worden wäre durch die MOSFETs X3 bzw. X3R ohne den zusätzlichen Bitleitungs-Verstärkungs-Schaltkreis. Nachdem ausreichend Zeit vergangen ist, um zu ermöglichen, dass eine Bitleitung auf den geeigneten Spannungs-Pegel aufgeladen wird, kann der MOSFET T18 ausgeschaltet werden durch Anlegen eines ausreichend hohen Spannungs-Pegels an sein Gate mittels des Freigabe-Signals (enabling signal) clk. Somit ist eine Schaltkreis-Anordnung veranschaulicht und beschrieben worden gemäß der vorliegenden Erfindung, wobei zusätzliche Bitleitungs-Verstärkungs-Schaltkreise einen erhöhten Lade-Strom (charging current) bereitstellen für parasitäre Kapazität, um das Intervall zu reduzieren, welches zum Erfassen des programmierten Zustandes von einer ausgewählten MRAM-Zelle benötigt wird.
  • 9 veranschaulicht eine andere von zahlreichen Schaltkreis-Anordnungen, auf welche eine Ausgestaltung der vorliegenden Erfindung angewendet werden kann. 9 veranschaulicht ein gekoppeltes symmetrisches Paar von Strom-Erfass-Verstärkern 90, welches Strom-Erfass-Verstärker 152 enthält, welche für eine Verwendung in einer symmetrischen Strom-Erfass-Anordnung geeignet sind. In dieser Schaltkreis-Anordnung weisen die Erfass-Verstärker 152 festgelegte bzw. fest verdrahtete (hard-wired) Strom-Spiegel 155 (T5 und T6) auf. Um die Fähigkeit des Erfass-Verstärkers 152, sich selbst für eine symmetrische Erfass-Konfiguration zum Ausgleichen (balance) der effektiven kapazitiven Last der Spannungs-Komparator-Eingänge zu konfigurieren, zu erhalten, wird Multiplexing (z.B. unter Verwendung eines Multiplexers 154, welcher an dem Eingang des Strom-Erfass-Verstärkers 152 platziert ist) der Erfass-Pfade verwendet. Der Multiplexer 154 ist eingerichtet auszuwählen, ob das erste Eingangssignal inputB0 (bzw. das erste Eingangssignal inputB1) oder das zweite Eingangssignal Input A0 (bzw. das zweite Eingangs- Signal B1) mit der ersten Seite 162 oder der zweiten Seite 164 des Strom-Spiegels 155 verbunden wird.
  • Der Strom-Erfass-Verstärker 152 enthält Spannungs-Komparatoren 134, welche einen positiven (z.B. ersten) Eingang und einen negativen (z.B. zweiten) Eingang aufweisen, wobei die Spannungs-Komparatoren 134 eingerichtet sind zum Ausgeben eines Logik-Zustandes an "OUT1" (bzw. "OUT2"), wie in der Figur gekennzeichnet ist. Eine erste Klemm-Einrichtung X3R ist zwischen den positiven Eingang des Spannungs-Komparators und den Multiplexer 154 gekoppelt, wobei die erste Klemm-Einrichtung X3R außerdem mit einer Referenz-Spannung VBLCLMP gekoppelt ist. Eine zweite Klemm-Einrichtung X3 ist zwischen den negativen Eingang des Spannungs-Komparators 34 und den Multiplexer 154 gekoppelt, wobei die zweite Klemm-Einrichtung X3 außerdem mit der Referenz-Spannung VBLCLMP gekoppelt ist. Der Strom-Erfass-Verstärker 152 enthält einen Strom-Spiegel 155, welcher eine erste  Seite 162 und eine zweite Seite 164 aufweist, wobei die erste Seite 162 des Strom-Spiegels einen ersten Transistor T6 enthält, welcher zwischen eine Spannungsquelle VDD und die erste Klemm-Einrichtung X3 gekoppelt ist. Die zweite Seite 164 des Strom-Spiegels 155 enthält einen zweiten Transistor T5, welcher zwischen die Spannungsquelle VDD und die zweite Klemm-Einrichtung X3R gekoppelt ist. Die Gates des ersten und zweiten Transistors T5 und T6 sind miteinander gekoppelt, und das Gate und das Drain des zweiten Transistors T5 sind miteinander gekoppelt. Ein Multiplexer 154 ist in den Pfad der Eingänge inputA0 und inputB0 (bzw. inputA1 und inputB1) gekoppelt, wie gezeigt. Der Multiplexer 154 ist eingerichtet auszuwählen, ob das erste Eingangssignal inputB0 (bzw. inputB1) oder das zweite Eingangssignal inputA0 (bzw. inputA1) verbunden wird mit der ersten bzw. zweiten Seite des Strom-Spiegels.
  • Bei Verwendung in einer symmetrischen Erfass-Architektur werden vorzugsweise zwei oder mehr Strom-Erfass-Verstärker 152 als Strom-Erfass-Schaltkreis verwendet, wie in 9 gezeigt. Die Strom-Erfass-Verstärker 152 sind vorzugsweise an den Transistoren T5 der Strom-Spiegel 155 der Strom-Erfass-Verstärker 152 verbunden. Die Strom-Erfass-Verstärker 152 können auch an den Klemm-Einrichtungen X3R der Strom-Spiegel 155 der Strom-Erfass-Verstärker 152 verbunden sein, wie gezeigt.
  • In dieser Schaltkreis-Anordnung ist/sind die Multiplex-Einrichtung bzw. Einrichtungen 154 eingefügt zwischen die BL-Klemm-Einrichtungen X3 und X3R und die Spalten-Auswähl-Einrichtungs-Ausgänge (z.B, die Eingänge inputA0 und inputB0 (bzw. inputA1 und inputB1) zu dem Erfass-Verstärker 152). Die Multiplex-Einrichtung 154 ändert die Erfass-Verstärker-Pfade, und eine Spalten-Auswähl-Einrichtung (nicht gezeigt; siehe 5 oder 7 für die "X2"-Spalten-Auswähl-Schalter) wird zum Verbinden der ausgewählten Bitleitungen mit den Eingängen des Erfass-Verstärkers 152 verwendet. Dies ermöglicht den Strom-Spiegel 155 Einrichtungen, dass beide Transistoren "T5" an ihren Drains miteinander "fest verdrahtet" werden. Das Schalten zwischen einer ersten Seite 162 und einer zweiten Seite 164 zum Optimieren oder Ausgleichen der effektiven kapazitiven Last des Komparators 134 wird durch die Multiplex-Einrichtung 154 erreicht, welche sich an den Eingängen des Erfass-Verstärkers 152 befindet. Die zusätzliche Kapazität an den Eingangs-Leitungen des Erfass-Verstärkers 152 von den Multiplex-Einrichtungen 154 beeinträchtigt das symmetrische Erfass-Schema nicht wesentlich, da der Schaltkreis 152 relativ unempfindlich ist gegenüber parasitären Effekten an diesem Knoten im Vergleich zum Stand der Technik (z.B. unterhalb der Klemm-Einrichtungen X3 und X3R).
  • Die Multiplex-Einrichtungen 154 können zum Beispiel eine oder mehrere NFET-Einrichtungen, PFET-Einrichtungen, oder beide, aufweisen. Wie in 9 gezeigt, verbindet der Multiplexer 154 entweder die Erfass-Verstärker-Eingänge "direkt" mit den BL-Klemm-Einrichtungen oder invertiert (reverses) die Verbindung, so dass der Daten-Eingang inputB0 bzw. inputB1 immer mit den Daten-Seiten 162 des Komparators verbunden ist, und dass der Referenz-Eingang inputA0 bzw. inputA1 immer mit der Referenz-Seite 164 der Komparatoren verbunden ist. Somit ist in dieser Schaltkreis-Anordnung der Erfass-Verstärker 152 durch die Multiplexer 154 konfigurierbar. Der Strom-Spiegel 155 ist fest verdrahtet, so dass der Transistor T5 eine Transistor-Diode ist, und der Transistor T6 eine Stromquelle 158 ist. Die Transistor-Diode T5 wird verwendet in dem Mittelungs-Prozess der Referenz-Bitleitungen, welche miteinander verbunden werden können. Um sie miteinander zu verbinden, wählt der Multiplexer 154 aus, welches Signal, inputA0/inputB0 bzw. inputA1/inputB1, entweder in den ersten Pfad 162 oder zweiten Pfad 164 des Erfass-Verstärkers 152 gelangt.
  • Ein Ausgleichs-Transistor T3 kann optional zwischen das erste Eingangssignal und das zweite Eingangssignal gekoppelt sein, und ein Ausgleichs-Transistor T4 kann optional zwischen die Eingänge des Spannungs-Komparators 134 gekoppelt sein, wie gezeigt. Man beachte, dass der Multiplexer 154 einen Teil der Spalten-Auswähl-Einrichtung 14 (dargestellt in 5) umfassen kann, eher als einen Teil des Strom-Erfass-Verstärkers 152 zu umfassen. Die Anwesenheit der Strom-Spiegel 155 beschränkt den Strom, welcher von dem Strom-Erfass-Verstärker 152 verfügbar ist, um parasitäre Schaltkreis-Kapazität aufzuladen.
  • 10 veranschaulicht die Anwendung von Bitleitungs-Verstärkungs-Schaltkreisen, konfiguriert gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, auf das gekoppelte symmetrische Paar von Strom-Erfass-Verstärkern 152, welches oben beschrieben wurde unter Bezug auf 9. Die Strom-Erfass-Verstärker 152 sind mit den Bitleitungs-Verstärkungs-Schaltkreisen 81 gekoppelt. Die zusätzlichen Bitleitungs-Verstärkungs-Schaltkreise stellen zusätzlichen Strom bereit zum Reduzieren der Zeit, welche benötigt wird zum Hinzufügen oder Entfernen von Ladung von Knoten, welche höchst kapazitiv sein können beim Erfassen des Widerstandes von einer ausgewählten MTJ-Zelle oder einer Referenz-Zelle, und arbeiten in einer Art und Weise, die ähnlich ist zu der, welche oben unter Bezug auf 8 beschrieben wurde. Die Knoten A und B in 10 veranschaulichen, wo ein Bitleitungs-Verstärkungs-Schaltkreis 81 mit einem Strom-Erfass-Verstärker gekoppelt ist, entsprechend den gleichen Knoten A und B in 8.
  • In den 9 und 10 fügt der Multiplexer 154 Widerstand zu dem Erfass-Pfad des Erfass-Verstärkers hinzu, was das erfasste Signal reduzieren kann und eine größere Multiplex-Einrichtung 154 erforderlich machen kann. Um dieses Problem zu lösen, kann der Multiplexer 160 zwischen den Klemm-Einrichtungen X3 und X3R und den Spannungs-Komparator 134 angeordnet werden, wie gezeigt in der gekoppelten Erfass-Verstärker-Schaltkreis-Anordnung 166 der 11. Diese Schaltkreis-Anordnung des Erfass-Verstärkers 166 ist vorteilhaft, da ein kleinerer Multiplexer 160 verwendet werden kann, und das Erfass-Signal nicht so stark reduziert wird. Wie in den anderen Schaltkreis-Anordnungen kann optional ein Ausgleichs-Transistor T3 zwischen das erste Eingangs-Signal und das zweite Eingangs-Signal gekoppelt werden, und ein Ausgleichs-Transistor T4 kann optional zwischen die Eingänge des Spannungs-Komparators gekoppelt werden, wie gezeigt. Bei Verwendung in einer symmetrischen Strom-Erfass-Architektur werden vorzugsweise zwei oder mehr Strom-Erfass-Verstärker 166 als ein Strom-Erfass-Schaltkreis verwendet, wie beschrieben für die Schaltkreis-Anordnung, welche in 9 gezeigt ist.
  • 12 veranschaulicht die Anwendung von Bitleitungs-Verstärkungs-Schaltkreisen, konfiguriert gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, auf das gekoppelte symmetrische Paar von Strom-Erfass-Verstärkern 166, welches oben unter Bezug auf 11 beschrieben wurde. Die Strom-Erfass-Verstärker 166 sind mit den Bitleitungs-Verstärkungs-Schaltkreisen 81 gekoppelt. Die zusätzlichen Bitleitungs-Verstärkungs-Schaltkreise stellen abermals zusätzlichen Strom bereit zum Reduzieren der Zeit, welche benötigt wird zum Hinzufügen oder Entfernen von Ladung von Knoten, welche höchst kapazitiv sein können beim Erfassen des Widerstandes von einer ausgewählten MTJ-Zelle oder einer Referenz-Zelle, und, abermals, arbeiten in einer Art und Weise, welche ähnlich ist zu der, welche oben unter Bezug auf 8 beschrieben wurde. Die Knoten A und B in 12 veranschaulichen, wo ein Bitleitungs-Verstärkungs-Schaltkreis 81 mit einem Strom-Erfass-Verstärker gekoppelt ist, entsprechend ähnlichen Knoten A und B in den 8 und 10.
  • 13 veranschaulicht noch eine andere von zahlreichen Schaltkreis-Anordnungen, auf welche eine Ausgestaltung der vorliegenden Erfindung angewendet werden kann. In der Schaltkreis-Anordnung 168 für den in 13 dargestellten Strom-Erfass-Verstärker ist der Strom-Spiegel-Transistor "T5" von jedem einzelnen Erfass-Verstärker fest verdrahtet, so dass eine Einrichtung (device) als eine Transistor-Diode (T5) arbeitet, eine Einrichtung (device) als eine Transistor-Stromquelle (T6) arbeitet, und das Multiplexen durch die Klemm-Einrichtungen X3 und X3R erreicht wird. 13 zeigt, dass eine Klemm-Einrichtung X31 mindestens zwei Transistoren X31a und X31b aufweist und eine Klemm-Einrichtung X32 mindestens zwei Transistoren X32a und X32b aufweist. Der Transistor X31a ist an seinem Gate mit einem analogen Signal V1 gekoppelt, an seiner Source mit dem ersten Eingangssignal inputB0, und an seinem Drain mit dem negativen Eingang eines Komparators 134. Das Gate des Transistors X31b ist mit einem analogen Signal V2 gekoppelt, X31b-Source ist mit X31a-Source gekoppelt und X31b-Drain ist mit dem positiven Eingang eines Komparators 134 gekoppelt. In ähnlicher Weise ist das Gate des Transistors X32a mit dem analogen Signal V1 gekoppelt, X32a-Source ist mit dem zweiten Eingangssignal inputA1 gekoppelt, und X32a-Drain ist mit dem positiven Eingang von eines Komparators 134 gekoppelt. Das Gate des Transistor X32b ist mit dem analogen Signal V2 gekoppelt, X32b-Source ist mit X32a-Source gekoppelt, und X32b-Drain ist mit dem negativen Eingang einem Komparators 134 gekoppelt.
  • Vorzugsweise, wenn Signal V1 an (bzw. hoch) ist, dann ist Signal V2 0. In gleicher Weise ist, falls Signal V2 an (bzw. hoch) ist, dann Signal V1 0. V1 und V2 sind Referenz-Spannungen und sind vorzugsweise analog. Zum Beispiel können V1 und V2 VBLCLMP (siehe Beschreibung hierin oben für die 4 und 5) oder 0 V sein. Ein Schaltkreis (nicht gezeigt) kann zum Schalten der Signale V1 und V2 auf VBLCLMP oder 0 verwendet werden. Diese Schaltkreis-Anordnung 168 ist vorteilhaft insofern, als keine zusätzliche Multiplex-Einrichtungen erforderlich sind. Ein optionaler Ausgleichs-Transistor T3 kann zwischen das erste Eingangssignal inputB0 und das zweite Eingangssignal inputA0 (bzw. zwischen das erste Eingangssignal inputB1 und das zweite Eingangssignal inputA1) gekoppelt sein, und ein optionaler Ausgleichs-Transistor T4 kann zwischen die Eingänge des Spannungs-Komparators gekoppelt sein, wie gezeigt. Wie in den anderen festverdrahteten Strom-Spiegel-Schaltkreis-Anordnungen 152 und 166, bei Verwendung in einer symmetrischen Erfass-Architektur, werden vorzugsweise zwei oder mehr Strom-Erfass-Verstärker 168 als ein Strom-Erfass-Schaltkreis verwendet.
  • Bitleitungs-Verstärkungs-Schaltkreise, konfiguriert gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, können angewendet werden auf das gekoppelte symmetrische Paar von Strom-Erfass-Verstärkern 168, veranschaulicht in 13, in einer Art und Weise, welche ähnlich ist zu der, welche oben beschrieben wurde unter Bezug auf die 11 und 12. Der Knoten B eines Bitleitungs-Verstärkungs-Schaltkreises wie in 8 veranschaulicht ist mit einer Source eines Klemm-Transistors gekoppelt, welcher mit einem Strom-Erfass- Eingang, wie zum Beispiel inputA0, inputB0, inputA1 oder inputB1 in 13, gekoppelt ist. Der Knoten A eines Bitleitungs-Verstärkungs-Schaltkreises ist mit einem Gate des Klemm-Transistors gekoppelt, zu welchem er zusätzlichen Strom bereitstellt, wie zum Beispiel Transistor T1a, T1b, T2a oder T2b in 13.
  • Die Knoten A und B sind in 12 gezeigt zum Veranschaulichen, wo die Knoten A und B eines Bitleitungs-Verstärkungs-Schaltkreises 81, wie in 8 dargestellt, mit einem Strom-Erfass-Verstärker gekoppelt würden; die Knoten A und B in 13 entsprechen ähnlichen Knoten A und B, welche Kopplungspunkte kennzeichnen, wie gezeigt in den 8, 10 und 12. Die zusätzlichen Bitleitungs-Verstärkungs-Schaltkreise stellen abermals zusätzlichen Strom bereit zum Reduzieren der Zeit, welche benötigt wird zum Hinzufügen oder Entfernen von Ladung von Knoten, welche höchst kapazitiv sein können beim Erfassen des Widerstandes einer MTJ-Zelle oder einer Referenz-Zelle, und, abermals, arbeiten in einer Art und Weise, welche ähnlich ist zu der, welche oben unter Bezug auf die 8, 9, 10, 11 und 12 beschrieben wurde.
  • Bitleitungs-Verstärkungs-Schaltkreise, konfiguriert gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, können weiterhin angewendet werden auf andere Konfigurationen von Erfass-Verstärkern innerhalb des Bereiches der vorliegenden Erfindung einschließlich, ohne Beschränkung, Erfass-Verstärker, welche einen Kaskode-Schaltkreis zum Verbessern der Präzision eines Strom-Spiegels verwenden, Erfass-Verstärker, welche einen Referenz-Schaltkreis verwenden, welcher mit einer großen Anzahl von Referenz-Zellen konfiguriert ist, Erfass-Verstärker, welche rekonfigurierbare Strom-Spiegel verwenden, sowie Erfass-Verstärker, welche andere Konfigurationen von symmetrischen oder nicht-symmetrischen Schaltkreisen verwenden.
  • Obwohl Ausgestaltungen der vorliegenden Erfindung und ihrer Vorteile ausführlich beschrieben worden sind, sollte es verstanden werden, dass vielfältige Änderungen, Ersetzungen und Neuerungen hierin gemacht werden können, ohne vom Geist und Bereich der Erfindung, wie durch die angehängten Ansprüche definiert, abzuweichen. Zum Beispiel wird es von denjenigen mit dem Fachgebiet vertrauten leicht verstanden werden, dass die Schaltkreise, Schaltkreis-Elemente, Strom-Erfass-Anordnungen, und Verwendung von Techniken und Materialien zum Bilden der Schaltkreise, welche einen erhöhten Strom bereitstellen zum Laden von Kapazität, welche im Zusammenhang steht mit Schaltkreis-Knoten in einer Strom-Erfass-Anordnung wie hierin beschrieben, verändert werden können unter Verbleiben innerhalb des breiten Bereichs der vorliegenden Erfindung.
  • Darüber hinaus ist es nicht beabsichtigt, dass sich der Bereich der vorliegenden Anmeldung auf die speziellen Ausgestaltungen des Prozesses, der Maschine, der Herstellung, der Materialzusammensetzung, der Mittel, der Verfahren und Schritte beschränkt, welche in der Beschreibung beschrieben sind. Wie der Durchschnittsfachmann der Offenbarung der vorliegenden Erfindung leicht entnehmen kann, können gemäß der vorliegenden Erfindung Prozesse, Maschinen, Herstellungsverfahren, Materialzusammensetzungen, Mittel, Verfahren oder Schritte, welche zur Zeit existieren oder später entwickelt werden, und welche im Wesentlichen dieselbe Aufgabe erfüllen oder im Wesentlichen dasselbe Ergebnis erreichen wie die entsprechenden Ausgestaltungen, die hierin beschrieben sind, benutzt werden. Demgemäß ist beabsichtigt, dass die beigefügten Ansprüche innerhalb ihres Bereiches solche Prozesse, Maschinen, Herstellungsverfahren, Materialzusammensetzungen, Mittel, Verfahren oder Schritte einschließen.
    •

Claims (16)

  1. Strom-Erfass-Verstärker, aufweisend: • einen Spannungs-Komparator mit einem ersten Eingang, einem zweiten Eingang und einem Ausgang; • eine erste Klemm-Einrichtung, welche zwischen den ersten Eingang des Spannungs-Komparators und einen ein erstes Signal leitenden Knoten gekoppelt ist, wobei die erste Klemm-Einrichtung an eine Referenz-Spannung gekoppelt ist; • eine zweite Klemm-Einrichtung, welche zwischen den zweiten Eingang des Spannungs-Komparators und einen ein zweites Signal leitenden Knoten gekoppelt ist, wobei die zweite Klemm-Einrichtung an die Referenz-Spannung gekoppelt ist; • einen Strom-Spiegel, welcher zwischen den ersten Eingang und den zweiten Eingang des Spannungs-Komparators gekoppelt ist; und • einen Bitleitungs-Verstärkungs-Schaltkreis, welcher einen Source-Folger und einen Schalter enthält, und welcher gekoppelt ist zwischen die Referenz-Spannung und dem Knoten, welcher das erste Signal leitet.
  2. Strom-Erfass-Verstärker gemäß Anspruch 1, wobei der Bitleitungs-Verstärkungs-Schaltkreis konfiguriert ist, die Spannung des ersten Signals auf im Wesentlichen denselben Pegel zu klemmen wie die erste Klemm-Einrichtung.
  3. Strom-Erfass-Verstärker gemäß Anspruch 1, wobei der Source-Folger eine Source, ein Gate und ein Drain enthält, wobei das Gate an die Referenz-Spannung gekoppelt ist, und wobei die Source an den das erste Signal leitenden Knoten gekoppelt ist.
  4. Strom-Erfass-Verstärker gemäß Anspruch 3, wobei das Drain des Source-Folgers mit dem Schalter gekoppelt ist, und wobei der Schalter mit einer Spannungsquelle gekoppelt ist.
  5. Strom-Erfass-Verstärker gemäß Anspruch 4, wobei der Schalter während einer anfänglichen Zeitspanne des Erfassens des Widerstandes einer Speicherzelle geregelt ist zu leiten.
  6. Strom-Erfass-Verstärker gemäß Anspruch 1, wobei der Source-Folger mit einem n-Typ-MOSFET konfiguriert ist und der Schalter mit einem p-Typ-MOSFET konfiguriert ist.
  7. Strom-Erfass-Verstärker gemäß Anspruch 1, wobei der das zweite Signal leitende Knoten mit mindestens zwei Referenz-Zellen gekoppelt ist.
  8. Speicher-Einrichtung, aufweisend den Strom-Erfass-Verstärker gemäß Anspruch 1, wobei der Strom-Erfass-Verstärker konfiguriert ist, den Widerstand einer Speicherzelle zu erfassen.
  9. Strom-Erfass-Verstärker gemäß Anspruch 8, wobei der Bitleitungs-Verstärkungs-Schaltkreis konfiguriert ist, während einer anfänglichen Zeitspanne des Erfassens des Widerstandes der Speicherzelle einen Strom an dem das erste Signal leitenden Knoten bereitzustellen.
  10. Strom-Erfass-Verstärker gemäß Anspruch 8, wobei der Spannungs-Komparator-Ausgang den Logik-Zustand der Speicherzelle kennzeichnet,
  11. Verfahren zum Konfigurieren eines Strom-Erfass-Verstärkers zum Erfassen des Widerstandes einer Speicherzelle, aufweisend: • Bereitstellen eines Spannungs-Komparator mit einem ersten Eingang, einem zweiten Eingang und einem Ausgang; • Koppeln einer ersten Klemm-Einrichtung zwischen den ersten Eingang des Spannungs-Komparators und einen ein erstes Signal leitenden Knoten, Koppeln der ersten Klemm-Einrichtung an eine Referenz-Spannung; • Koppeln einer zweiten Klemm-Einrichtung zwischen den zweiten Eingang des Spannungs-Komparators und einen ein zweites Signal leitenden Knoten, Koppeln der zweiten Klemm-Einrichtung an eine Referenz-Spannung; • Koppeln eines Strom-Spiegels zwischen den ersten Eingang und den zweiten Eingang des Spannungs-Komparators; und • Koppeln eines Bitleitungs-Verstärkungs-Schaltkreises, welcher einen Source-Folger und einen Schalter enthält, zwischen die Referenz-Spannung und den das erste Signal leitenden Knoten.
  12. Verfahren zum Erfassen des Widerstandes einer Speicherzelle, welche konfiguriert ist mit mindestens zwei Logik-Zuständen, das Verfahren aufweisend: • Empfangen eines ersten Stromsignals an einem ersten Knoten; • Klemmen einer Spannung des ersten Knotens an eine Spannung, welche mit einer Referenz-Spannung zusammenhängt; • Empfangen eines zweiten Stromsignals an einem zweiten Knoten; • Klemmen einer Spannung des zweiten Knotens an die Spannung, welche mit der Referenz-Spannung zusammenhängt; • Spiegeln des ersten Stromsignals zu einem dritten Knoten, welcher eine hohe Impedanz aufweist; • Verknüpfen des gespiegelten Signals an dem dritten Knoten mit einem Signal, welches den zweiten Strom repräsentiert; • Bestimmen des Logik-Zustandes der Speicherzelle aus der Spannung des dritten Knotens; und • Verstärken des Stromes, welcher in den zweiten Knoten hineinfließt, durch Zuführen von zusätzlichem Strom an den zweiten Knoten unter Beibehalten der Klemm-Spannung des zweiten Knotens an der Spannung, welche mit der Referenz-Spannung zusammenhängt.
  13. Verfahren gemäß Anspruch 12, wobei das erste Stromsignal proportional zu dem dritten Knoten gespiegelt wird.
  14. Verfahren gemäß Anspruch 12, enthaltend das Verstärken des Stromes, welcher in den zweiten Knoten hineinfließt, während einer anfänglichen Zeitspanne des Erfassens des Widerstandes der Speicherzelle.
  15. Verfahren gemäß Anspruch 12, wobei der verstärkte Strom, welcher in den zweiten Knoten hineinfließt, kontrolliert wird durch einen Schalter, welcher mit einer Spannungsquelle gekoppelt ist.
  16. Verfahren gemäß Anspruch 12, wobei der Schalter während einer anfänglichen Zeitspanne des Erfassens des Widerstandes der Speicherzelle freigegeben ist zu leiten.
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