DE10235459A1

DE10235459A1 - Dünnfilm-Magnetspeichervorrichtung mit hochgenauer Datenlesekonstruktion und verringerter Anzahl von Schaltungselementen

Info

Publication number: DE10235459A1
Application number: DE10235459A
Authority: DE
Inventors: Hiroaki Tanizaki; Hideto Hidaka; Tsukasa Ooishi
Original assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Priority date: 2002-01-30
Filing date: 2002-08-02
Publication date: 2003-08-07
Also published as: TW569215B; US6738285B2; CN1435842A; KR20030065278A; JP2003228974A; US20030142540A1; CN1295708C; KR100542159B1; JP4046513B2

Abstract

In einer Datenleseoperation werden eine ausgewählte Speicherzelle (MC) und eine Referenzspeicherzelle (MC#) über eine komplementäre erste bzw. zweite Bitleitung (BL, /BL) mit einer ersten und einer zweiten Datenleitung (LIO, /LIO) verbunden, die komplementär zueinander sind. Ein Differenzverstärker (60) führt die Durchgangsströme der Speicherzelle (MC) und der Referenzzelle (MC#) einem komplementären ersten und zweiten Datenbus (DB, /DB) zu und verstärkt eine entsprechend einer Differenz des elektrischen Widerstands zwischen der Speicherzelle (MC) und der Referenzzelle (MC#) auftretende Durchgangsstromdifferenz zwischen dem ersten und dem zweiten Datenbus (DB, /DB) und erzeugt eine Spannungsdifferenz (DELTAV), deren Polarität dem Pegel der gespeicherten Daten der ausgewählten Speicherzelle zwischen dem ersten und dem zweiten Knoten (No, /No) entspricht.

Description

Die Erfindung betrifft das Gebiet der Dünnfilm-Magnetspeichervorrichtungen und insbesondere eine Dünnfilm-Magnetspeichervorrichtung, die mit Speicherzellen mit MTJs (Magnettunnelübergängen) versehen ist.
Eine MRAM-Vorrichtung hat als Speichervorrichtung, die Daten mit niedrigem Leistungsverbrauch nichtflüchtig speichern kann, Aufmerksamkeit erregt. Die MRAM-Vorrichtung ist eine Speichervorrichtung, in der in einer integrierten Halbleiterschaltung mehrere Dünnfilm-Magnetelemente zum nichtflüchtigen Speichern von Daten ausgebildet sind, wobei ein wahlfreier Zugriff auf jedes Dünnfilm-Magnetelement möglich ist.
Insbesondere wurde in den vergangenen Jahren angekündigt, daß eine Leistung der MRAM-Vorrichtung unter Verwendung der Dünnfilm-Magnetelemente, die Magnettunnelübergänge als Speicherzellen verwenden, erheblich vbessert werden kann. Die MRAM- Vorrichtung mit Speicherzellen, die die Magnettunnelübergänge enthalten, ist in Fachliteraturhinweisen wie etwa in "A 10 ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in Each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000, in "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Februar 2000, und in "A 256 kb 3.0 V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Februar 2001, offenbart.
Fig. 15 zeigt konzeptionell eine Konstruktion einer Speicherzelle, die einen Magnettunnelübergang enthält und im folgenden lediglich als "MTJ-Speicherzelle" bezeichnet werden kann.
Wie in Fig. 15 gezeigt ist, enthält eine MTJ-Speicherzelle ein Tunnel-Magnetwiderstandselemerit TMR, dessen elektrischer Widerstand sich in Übereinstimmung mit einem Datenpegel der magnetisch geschriebenen Ablagedaten ändert, und einen Zugriffstransistor ATR. Der Zugriffstransistor ATR liegt zwischen einer Bitleitung BL und einer Source-Leitung SRL und ist mit dem Tunnel-Magnetwiderstandselement TMR in Serie geschaltet. Typischerweise wird der Zugriffstransistor ATR von einem Feldeffekttransistor gebildet, der auf einem Halbleitersubstrat angeordnet ist.
Die Vorrichtung enthält für die MTJ-Speicherzelle eine Bitleitung BL und eine Ziffernleitung DL, die einen Datenschreibstrom während einer Datenschreiboperation jeweils in verschiedenen Richtungen leitet, eine Wortleitung WL, die das Datenlesen anweist, und eine Source-Leitung SRL, die das Tunnel-Magnetwiderstandselement TMR während einer Datenleseoperation auf eine Massespannung Vss herabzieht. In der Datenleseoperation wird das Tunnel-Magnetwiderstandselement TMR als Antwort auf das Einschalten des Zugriffstransistors ATR zwischen die Source-Leitung SRL, die die Massespannung Vss führt, und die Bitleitung BL geschaltet.
Fig. 16 zeigt konzeptionell eine Operation des Schreibens von Daten in die MTJ-Speicherzelle.
Wie in Fig. 16 gezeigt ist, enthält das Tunnel-Magnetwiderstandselement TMR eine ferromagnetische Materialschicht FL mit einer festen und gleichförmigen Magnetisierungsrichtung, die im folgenden lediglich als "feste Magnetschicht" bezeichnet werden kann, und eine ferromagnetische Materialschicht VL, die in einer Richtung magnetisiert ist, die von einem von außen angelegten Magnetfeld abhängt, und die im folgenden lediglich als "freie Magnetschicht" bezeichnet werden kann. Zwischen der festen Magnetschicht FL und der freien Magnetschicht VL liegt eine Tunnelbarriere (ein Tunnelfilm) TB, die einen Isolierfilm enthält. Je nach Pegel der zu schreibenden Ablagedaten wird die freie Magnetschicht VL in der gleichen Richtung wie die feste Magnetschicht FL oder in der entgegengesetzten Richtung magnetisiert. Die feste Magnetschicht FL, die Tunnelbarriere TB und die freie Magnetschicht VL bilden einen Magnettunnelübergang.
Der elektrische Widerstand des Tunnel-Magnetwiderstandselements TMR ändert sich je nach Korrelation der Magnetislerungsrichtung zwischen der festen Magnetschicht FL und der freien Magnetschicht VL. Genauer nimmt der Wert des elektrischen Widerstands des Tunnel-Magnetwiderstandselements TMR einen Minimalwert Rmin an, wenn die Magnetisierungsrichtungen der festen Magnetschicht FL und der freien Magnetschicht VL parallel zueinander sind. Wenn ihre Magnetisierungsrichtungen entgegengesetzt (antiparallel) zueinander sind, nimmt der obige elektrische Widerstandswert einen Maximalwert Rmax an.
In der Datenschreiboperation ist die Wortleitung WL inaktiv und der Zugriffstransistor ATR ausgeschaltet. In diesem Zustand werden der Bitleitung BL und der Ziffernleitung DL die Datenschreibströme, die die freie Magnetschicht VL magnetisieren, in Richtungen zugeführt, die jeweils vom Pegel der Schreibdaten abhängen.
Fig. 17 zeigt konzeptionell eine Beziehung zwischen dem Datenschreibstrom und der Magnetisierungsrichtung des Tunnel- Magnetwiderstandselements in der Datenschreiboperation.
In Fig. 17 gibt eine Abszisse H(EA) ein Magnetfeld an, das in einer leichten Achse (EA) an die freie Magnetschicht VL des Tunnel-Magnetwiderstandselements TMR angelegt wird. Eine Ordinate H(HA) gibt ein Magnetfeld an, das in einer schweren Achse (HA) auf die freie Magnetschicht VL wirkt. Die Magnetfelder H(EA) und H(HA) entsprechen zwei Magnetfeldern, die von Strömen erzeugt werden, die durch die Bitleitung BL bzw. durch die Ziffernleitung DL fließen.
In der MTJ-Speicherzelle ist die feste Magnetisierungsrichtung der festen Magnetschicht FL parallel zur leichten Achse der freien Magnetschicht VL, während die freie Magnetschicht VL in Richtung der leichten Achse und je nach Pegel ("1" oder "0") der Ablagedaten insbesondere in der gleichen parallelen Richtung, d. h. in der gleichen Richtung wie die feste Magnetschicht FL, oder in der antiparallelen Richtung, d. h. entgegengesetzt zur obigen Richtung, magnetisiert wird. Die MTJ-Speicherzelle kann wahlweise die Daten ("1" und "0") eines Bits, das den beiden Magnetisierungsrichtungen der freien Magnetschicht VL entspricht, speichern.
Die Magnetisierungsrichtung der freien Magnetschicht VL kann nur dann neu geschrieben werden, wenn eine Summe der angelegten Magnetfelder H(EA) und H(HA) in ein Gebiet außerhalb einer in Fig. 17 gezeigten sternförmigen Kennlinie fällt. Somit wird die Magnetisierungsrichtung der freien Magnetschicht VL nicht umgeschaltet, wenn die Stärken der an sie angelegten Datenschreib-Magnetfelder einem Gebiet innerhalb der sternförmigen Kernlinie entsprechen.
Wie aus der sternförmigen Kennlinie zu entnehmen ist, kann der zum Umschalten der Magnetisierungsrichtung entlang der leichten Achse erforderliche Magnetisierungsschwellenwert dadurch gesenkt werden, daß das Magnetfeld in Richtung der harten Achse an die freie Magnetschicht VL angelegt wird.
Wenn der Arbeitspunkt in der Datenschreiboperation beispielsweise wie in Fig. 17 gezeigt liegt, ist das Datenschreib-Magnetfeld in der als Datenschreibziel ausgewählten MTJ-Zelle so beschaffen, daß das Datenschreib-Magnetfeld in Richtung der leichten Achse eine Stärke H_WR besitzt. Somit besitzt der durch die Bitleitung BL oder durch die Ziffernleitung DL fließende Datenschreibstrom einen solchen Wert, daß er das Datenschreib-Magnetfeld H_WR liefern kann. Allgemein wird das Datenschreib-Magnetfeld H_WR durch eine Summe eines Umschaltmagnetfelds H_SW, das zum Umschalten der Magnetisierungsrichtung erforderlich ist, und eines Grenzwerts ΔH dargestellt. Somit wird es durch einen Ausdruck H_WR = H_SW + ΔH dargestellt.
Zum Neuschreiben der Ablagedaten der MTJ-Speicherzelle, d. h. der Magnetisierungsrichtung des Tunnel-Magnetwiderstandselements TMR, müssen die Datenschreibströme auf einem vorgegebenen oder höheren Pegel über die Ziffernleitung DL und über die Bitleitung BL geleitet werden. Dadurch wird die freie Magnetschicht VL in dem Tunnel-Magnetwiderstandselement TMR in Übereinstimmung mit der Richtung des Datenschreib-Magnetfelds entlang der leichten Achse (EA) in paralleler Richtung zur festen Magnetschicht FL oder in antiparalleler Richtung zu ihr magnetisiert. Die einmal in das Tunnel-Magnetwiderstandselement TMR geschriebene Magnetisierungsrichtung und somit die Ablagedaten der MTJ-Speicherzelle werden bis zur Ausführung des nächsten Datenschreibens nichtflüchtig gehalten.
Fig. 18 zeigt konzeptionell eine Operation des Datenlesens aus der MTJ-Speicherzelle.
Wie in Fig. 18 gezeigt ist, wird der Zugriffstransistor ATR in der Datenleseoperation als Antwort auf die Aktivierung der Wortleitung WL eingeschaltet. Dadurch wird das Tunnel-Magnetwiderstandselement TMR elektrisch mit der Bitleitung BL gekoppelt und auf die Massespannung GND hinabgezogen.
In diesem Zustand wird die Bitleitung BL mit einer vorgegebenen Spannung heraufgezogen, wodurch ein Stromweg, der die Bitleitung BL und das Tunnel-Magnetwiderstandselement TMR enthält, einen den Ablagedaten der MTJ-Speicherzelle entsprechenden Speicherzellenstrom Icell leitet. Dieser Speicherzellenstrom Icell wird beispielsweise mit einem vorgegebenen Referenzstrom verglichen, wodurch die Ablagedaten aus der MTJ-Speicherzelle ausgelesen werden können.
Wie oben beschrieben wurde, ändert sich der elektrische Widerstand des Tunnel-Magnetwiderstandselements TMR in Übereinstimmung mit der Magnetisierungsrichtung, die durch das daran angelegte Datenschreib-Magnetfeld neu geschrieben werden kann. Somit kann dadurch, daß eine Korrelation der elektrischen Widerstände Rmax und Rmin des Tunnel-Magnetwiderstandselements TMR zum Pegel ("1" und "0") der Ablagedaten hergestellt wird, eine nichtflüchtige Datenspeicherung ausgeführt werden.
Wie oben beschrieben wurde, führt die MRAM-Vorrichtung die Datenspeicherung unter Verwendung einer Differenz ΔR (= Rmax-Rmin) des Übergangswiderstands des Tunnel-Magnetwiderstandselements TMR, der einer Differenz zwischen den Ablagedatenpegeln entspricht, aus. Somit wird die Datenleseoperation anhand der Erfassung des durchgehenden Stroms Icell der ausgewählten Speicherzelle ausgeführt.
Beispielsweise hat die (im folgenden lediglich als "Stand der Technik" bezeichnete) US 6.205.073 B1 eine Konstruktion zum Abgreifen eines Speicherzellen-Durchgangsstroms durch einen Stromförderer offenbart.
Fig. 19 ist ein Stromlaufplan einer Konstruktion einer Datenleseschaltung gemäß dem Stand der Technik.
Wenn wie in Fig. 19 gezeigt das Datenlesen ausgeführt wird, wird der Zugriffstransistor ATR in einer ausgewählten Speicherzelle 501 in Übereinstimmung mit der Aktivierung der Wortleitung WL eingeschaltet. Ferner wird das Tunnel-Magnetwiderstandselement TMR (elektrischer Widerstand Rmtj) der ausgewählten Speicherzelle 501 über einen Transistorschalter 502, der durch einen Spaltendecodierer eingeschaltet wird, zwischen eine Datenausleseleitung 503 und die Massespannung Vss geschaltet.
Die Datenleseschaltung gemäß dem Stand der Technik enthält die Stromförderer 505 und 510, die in bezug auf die Datenausleseleitung 503 jeweils an zwei Stellen oder in zwei Stufen angeordnet sind.
Der Stromförderer 505 ist zwischen der Datenausleseleitung 503 und einem Übergang 508 angeordnet und enthält einen Leseverstärker 506 und einen Transistor 507. Der Transistor 507 ist zwischen die Datenausleseleitung 503 und den Übergang 508 geschaltet. Der Leseverstärker 506 verstärkt eine Spannungsdifferenz zwischen einer vorgegebenen Vorspannung Vb1 und der Datenausleseleitung 503 und legt die verstärkte Differenz an ein Gate des Transistors 507 an. Dem Übergang 508 wird von einer Stromquelle 509 ein konstanter Strom Is zugeführt.
Der Stromförderer 510 ist zwischen dem Übergang 508 und der Massespannung Vss angeordnet und enthält einen Leseverstärker 511 und einen Transistor 512. Der Transistor 512 ist zwischen den Übergang 508 und die Massespannung Vss geschaltet. Der Leseverstärker 511 verstärkt eine Spannungsdifferenz zwischen einer vorgegebenen Vorspannung Vb2 und dem Übergang 508 und legt sie an einen Ausgangsknoten 513 an. Der Ausgangsknoten 513 ist mit einem Gate des Transistors 512 verbunden.
Durch Gegenkopplungsoperationen klemmen die Stromförderer 505 und 510 die Spannungen an der Datenausleseleitung 503 und am Übergang 508 an die erste Vorspannung Vb1 bzw. an die zweite Vorspannung Vb2, wobei sie am Ausgangsknoten 513 eine Spannung Vo erzeugen können, die dem Durchgangsstrom Icell der ausgewählten Speicherzelle 501 entspricht. Dadurch kann der Durchgangsstrom Icell der ausgewählten Speicherzelle 501 erfaßt werden, während eine an das Tunnel-Magnetwiderstandselement TMR angelegte Spannung auf die Vorspannung Vb1 geklemmt ist, wodurch die elektrischen Widerstandseigenschaften im Tunnel-Magnetwiderstandselement TMR stabil gehalten werden.
Allerdings erfordert die Datenleseschaltung gemäß dem Stand der Technik, daß die Leseverstärker 506 und 511 und eine verhältnismäßig große Anzahl von Schaltungselementen in der Schaltung angeordnet sind. Praktisch wird das Datenlesen anhand komplementärer Vergleichsoperationen ausgeführt, so daß zwei Datenlese-Schaltungssysteme mit den gleichen Konstruktionen erforderlich sind, was die Anzahl der Schaltungselemente weiter erhöht. Dementsprechend können sich in einem Herstellungsprozeß auftretende Schwankungen der Eigenschaften zwischen den Schaltungselementen nachteilig auf die Datenlesegenauigkeit auswirken.
Ferner liefert die in Fig. 19 gezeigte Schaltungskonstruktion am Ausgangsknoten 513 keine ausreichend hohe Ausgangsspannung Vo. Somit muß die Ausgangsspannung Vo mit hoher Genauigkeit erfaßt werden.
Ferner führt der Gegenkopplungsstrom zu instabilen Operationen unmittelbar nach dem Einschalten, so daß den Leseverstärkern 506 und 511 ständig Betriebsströme zugeführt werden müssen. Dies erhöht einen Standby-Strom der Datenleseschaltung und somit den Leistungsverbrauch.
Ferner wird die am Knoten No erhaltene Ausgangsspannung Vo durch Schwankungen des Widerstandswerts (Rmtj) des Tunnel- Magnetwiderstandselements TMR beeinflußt, die durch Schwankungen bei der Herstellung der MTJ-Speicherzellen verursacht werden. Zur Erhöhung der Genauigkeit des Datenlesens muß eine Konstruktion betrachtet werden, bei der das Sinken der Datenlesegenauigkeit im Zusammenhang mit Schwankungen, die in den elektrischen Widerstandseigenschaften der MTJ-Speicherzellen durch Schwankungen im Herstellungsprozeß verursacht werden, kompensiert werden können.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Dünnfilm-Magnetspeichervorrichtung zu schaffen, die ein genaues Datenlesen mit einer einfachen Schaltungskonstruktion ausführen kann.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine Dünnfilm-Magnetspeichervorrichtung nach Anspruch 1 oder 16. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Zusammengefaßt enthält eine Dünnfilm-Magnetspeichervorrichtung mehrere Speicherzellen, erste und zweite Datenleitungen, die komplementär zueinander sind, und einen Differenzverstärkerabschnitt. Jede der mehreren Speicherzellen besitzt einen elektrischen Widerstand, der den magnetisch geschriebenen Ablagedaten entspricht. Der Differenzverstärkerabschnitt führt das Datenlesen gemäß einer Differenz zwischen den Durchgangsströmen der ersten und der zweiten Datenleitungen aus. Bei der Datenleseoperation werden die ersten und zweiten Datenleitungen über eine ausgewählte Speicherzelle unter den mehreren Speicherzellen bzw. über eine als Vergleichsziel der ausgewählten Speicherzelle vorgesehene Referenzzelle elektrisch mit einer festen Spannung gekoppelt. Der Differenzverstärkerabschnitt enthält eine Stromzufuhrschaltung, die zwischen einer Stromversorgungsspannung und einem ersten und einem zweiten Knoten angeordnet ist und dem ersten und dem zweiten Knoten wenigstens in der Datenleseoperation den gleichen Betriebsstrom zuführt, und eine Stromverstärkerschaltung, die den ersten und den zweiten Knoten elektrisch mit der ersten bzw. mit der zweiten Datenleitung koppelt und eine zwischen der ersten und der zweiten Datenleitung auftretende Durchgangsstromdifferenz in eine Spannungsdifferenz zwischen dem ersten und dem zweiten Knoten umsetzt, so daß sowohl die ersten als auch die zweiten Datenleitungen auf eine vorgegebene Spannung geklemmt werden können, die nicht höher als eine Referenzspannung ist.

Vorzugsweise enthält der Differenzverstärkerabschnitt ferner einen Stromzufuhrtransistor, der zwischen die Stromversorgungsspannung und einen internen Knoten geschaltet ist und eingeschaltet wird, um in der Datenleseoperation den Betriebsstrom zuzuführen. Die Stromzufuhrschaltung enthält einen ersten und einen zweiten Transistor, der zwischen den internen Knoten und den ersten bzw. zweiten Knoten geschaltet ist und dessen Gate jeweils mit dem ersten Knoten verbunden ist. Die Stromverstärkerschaltung enthält einen dritten Transistor, der zwischen den ersten Knoten und die erste Datenleitung geschaltet ist und dessen Gate die Referenzspannung empfängt, und einen vierten Transistor, der zwischen den zweiten Knoten und die zweite Datenleitung geschaltet ist und dessen Gate die Referenzspannung empfängt.

Gemäß einem Hauptvorteil der Erfindung wird somit der Betriebsstrom des Differenzverstärkerabschnitts als Durchgangsstrom der ausgewählten Speicherzelle und der Referenzzelle verwendet, so daß die Anzahl der Schaltungselemente eines Datenlese-Schaltungssystems verringert werden kann. Ferner wird die Durchgangsstromdifferenz zwischen der ausgewählten Speicherzelle und der Referenzspeicherzelle verstärkt und in die Spannungsdifferenz umgesetzt. Somit kann das Datenlesen mit hoher Genauigkeit ausgeführt werden.

Vorzugsweise enthält die Stromzufuhrschaltung eine erste Stromspiegelschaltung, die dem ersten und dem dritten Knoten den gleichen Strom zuführt, und eine zweite Stromspiegelschaltung, die dem zweiten und dem vierten Knoten den gleichen Strom zuführt. Die Stromverstärkerschaltung enthält eine erste Umsetzschaltung, die zwischen dem ersten und dem vierten Knoten und der ersten Datenleitung vorgesehen ist und an dem ersten Knoten eine Spannung erzeugt, die dem Durchgangsstrom der ersten Leitung entspricht, und eine zweite Umsetzschaltung, die zwischen dem zweiten und dem dritten Knoten und der zweiten Datenleitung vorgesehen ist und an dem zweiten Knoten eine Spannung erzeugt, die dem Durchgangsstrom der zweiten Datenleitung entspricht.

Gemäß der obigen Konstruktion kann der aus zwei komplementären Stromspiegelschaltungen gebildete Differenzverstärkerabschnitt beim Ausführen der Differenzverstärkung ein Gleichgewicht zwischen der Lastkapazität des ersten und des zweiten Knotens halten. Somit kann eine Datenlesezeit unabhängig vom Pegel der Lesedaten konstant sein. Ferner ist eine Gleichstromverstärkung in der Differenzverstärkungsoperation groß, so daß die Datenleseoperation stabil sein kann.

Gemäß einem weiteren Aspekt der Erfindung enthält eine Dünnfilm-Magnetspeichervorrichtung mehrere Speicherzellen, eine Referenzzelle, eine erste Datenleitung und eine Datenleseschaltung. Jede der mehreren Speicherzellen besitzt entsprechend den magnetisch geschriebenen Ablagedaten entweder einen ersten oder einen zweiten elektrischen Widerstand. Die Referenzzelle besitzt einen elektrischen Widerstand, der zwischen dem ersten und dem zweiten elektrischen Widerstand liegt, und ist wenigstens in einer Datenleseoperation zwischen die erste und die zweite Spannung geschaltet. Die erste Datenleitung ist in der Datenleseoperation über eine ausgewählte Speicherzelle, die einer ausgewählten Adresse entspricht, zwischen die erste und die zweite Spannung geschaltet. Die Datenleseschaltung ist vorgesehen, um entsprechend einer Differenz zwischen den Durchgangsströmen der ausgewählten Speicherzelle und der Referenzzelle das Datenlesen auszuführen, und enthält einen Datenleitungsspannungs-Klemmabschnitt. Der Datenleitungsspannungs-Klemmabschnitt klemmt die erste Datenleitung in der Datenleseoperation anhand des Durchgangsstroms der Referenzzelle auf eine vorgegebene Spannung.

Die obenbeschriebene Dünnfilm-Magnetspeichervorrichtung kann beim Ausführen der Datenleseoperation die Spannung auf der Datenleitung, die mit der ausgewählten Speicherzelle verbunden ist, klemmen. Somit kann das Datenlesen schnell ausgeführt werden, ohne daß die obige Datenleitung mit einer verhältnismäßig großen parasitären Kapazität geladen und entladen wird. Ferner kann das Klemmen der Datenleitungsspannung anhand des Durchgangsstroms der Referenzzelle, d. h. eines tatsächlichen elektrischen Widerstands, ausgeführt werden, so daß die Datenlesegenauigkeit dadurch sichergestellt werden kann, daß Schwankungen der elektrischen Widerstandseigenschaften wegen der Schwankungen im Herstellungsprozeß verfolgt werden.

Vorzugsweise klemmt der Datenleitungsspannungs-Klemmabschnitt die erste Datenleitung vor dem Datenlesen auf die vorgegebene Spannung.

Die Datenleitung wird noch vor dem Datenlesen auf die vorgegebene Spannung geklemmt, die ähnlich der in der Datenleseoperation ist. Somit braucht die Datenleitung nicht noch vor Beginn des Datenlesens geladen und entladen zu werden. Folglich kann die Datenleseoperation ferner schnell ausgeführt werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
Fig. 1 einen schematischen Blockschaltplan einer Gesamtkonstruktion einer MRAM-Vorrichtung gemäß einer Ausführungsform der Erfindung;
Fig. 2 einen Stromlaufplan einer Speichermatrix und einer Peripherieschaltung gemäß der ersten Ausführungsform;
Fig. 3 ein Operationssignalformdiagramm einer Datenleseoperation in einer MRAM-Vorrichtung gemäß der ersten Ausführungsform;
Fig. 4 einen Stromlaufplan einer Speichermatrix und einer Peripherieschaltung gemäß einer zweiten Ausführungsform;
Fig. 5 ein Operationssignalformdiagramm einer Datenleseoperation in einer MRAM-Vorrichtung gemäß der zweiten Ausführungsform;
Fig. 6 einen Stromlaufplan eines Datenlese-Schaltungssystems gemäß einer dritten Ausführungsform;
Fig. 7 einen Stromlaufplan eines Datenlese-Schaltungssystems gemäß einer ersten Abwandlung der dritten Ausführungsform;
Fig. 8 einen Stromlaufplan eines Datenlese-Schaltungssystems gemäß einer zweiten Abwandlung der dritten Ausführungsform;
Fig. 9 einen Stromlaufplan einer Speichermatrix und einer Peripherieschaltung gemäß einer vierten Ausführungsform;
Fig. 10 einen Stromlaufplan einer Speichermatrix und einer Peripherieschaltung gemäß einer Abwandlung der vierten Ausführungsform;
Fig. 11 einen Stromlaufplan eines Differenzverstärkers gemäß einer fünften Ausführungsform;
Fig. 12A-C konzeptionell Änderungen einer Matrixkonstruktion zum Ausführen des Datenlesens mit komplementären Datenleitungen;
Fig. 13 einen Stromlaufplan eines Datenlese-Schaltungssystems gemäß einer sechsten Ausführungsform;
Fig. 14 einen Stromlaufplan eines Datenlese-Schaltungssystems gemäß einer Abwandlung der sechsten Ausführungsform;
Fig. 15 die bereits erwähnte konzeptionelle Darstellung einer Konstruktion einer MTJ-Speicherzelle;
Fig. 16 die bereits erwähnte konzeptionelle Darstellung einer Operation zum Schreiben von Daten in die MTJ-Speicherzelle;
Fig. 17 die bereits erwähnte konzeptionelle Darstellung einer Beziehung zwischen einem Datenschreibstrom und einer Magnetisierungsrichtung eines Tunnel-Magnetwiderstandselements in der Datenschreiboperation;
Fig. 18 die bereits erwähnte konzeptionelle Darstellung einer Operation des Lesens von Daten aus der MTJ-Speicherzelle; und
Fig. 19 den bereits erwähnten Stromlaufplan einer Konstruktion einer Datenleseschaltung in einer MRAM-Vorrichtung gemäß einem Stand der Technik.
Mit Bezug auf die Zeichnung werden im folgenden Ausführungsformen der Erfindung beschrieben. In den Figuren tragen gleiche oder einander entsprechende Abschnitte die gleichen Bezugszeichen.

Erste Ausführungsform

Wie in Fig. 1 gezeigt ist, führt eine MRAM-Vorrichtung 1 gemäß einer ersten Ausführungsform der Erfindung als Antwort auf ein Steuersignal CMD und auf ein Adressensignal ADD, die von außen angelegt werden, einen wahlfreien Zugriff aus, wobei sie eine Eingabe von Schreibdaten DIN und eine Ausgabe von Lesedaten DOUT ausführt.
Die MRAM-Vorrichtung 1 enthält eine Steuerschaltung 5, die als Antwort auf das Steuersignal CMD einen Gesamtbetrieb der MRAM-Vorrichtung 1 steuert, und eine Speichermatrix 10 mit mehreren MTJ-Speicherzellen, die in Zeilen und Spalten angeordnet sind.
In der Speichermatrix 10 sind entsprechend jeder Zeile der MTJ-Speicherzellen eine Wortleitung WL und eine Ziffernleitung DL angeordnet, während entsprechend jeder Spalte der MTJ-Speicherzellen ein von den komplementären Bitleitungen BL und /BL gebildetes Bitleitungspaar BLP angeordnet ist. Fig. 1 zeigt repräsentativ eine MTJ-Speicherzelle MC sowie eine Anordnung einer Wortleitung WL, einer Ziffernleitung DL und eines Bitleitungspaars BLP, die für die MTJ-Speicherzelle MC vorgesehen sind.
Ferner enthält die MRAM-Vorrichtung 1 einen Zeilendecodierer 20, der eine durch ein Adressensignal repräsentierte Zeilenadresse RA decodiert und in der Speichermatrix 10 die Zeilenauswahl ausführt, einen Spaltendecodierer 25, der eine durch das Adressensignal ADD repräsentierte Spaltenadresse CA decodiert und in der Speichermatrix 10 die Spaltenauswahl ausführt, und die Lese/Schreib-Steuerschaltungen 30 und 35.
Jede Lese/Schreib-Steuerschaltung 30 und 35 enthält eine Zusammenstellung von Schaltungen zum Ausführen des Datenschreibens in die Speicherzelle 10 sowie eine Zusammenstellung von Schaltungen zum Lesen von Daten aus der Speichermatrix 10 (die im folgenden auch als "Datenlese-Schaltungssystem" bezeichnet werden).
Die Ziffernleitung DL ist in einem vom Zeilendecodierer 20 fernen Gebiet mit der Massespannung Vss verbunden, wobei die Speichermatrix 10 dazwischenliegt.
Wie in Fig. 2 gezeigt ist, ist in der Konstruktion gemäß der ersten Ausführungsform an jeder Kreuzung jeder Speicherzellenzeile und jedes Bitleitungspaars BL und /BL eine MTJ-Speicherzelle angeordnet. Somit sind die beiden MTJ-Speicherzellen entsprechend einer Adresse angeordnet, die durch eine Kombination der Zeilen- und Spaltenadressen angegeben ist. Jede MTJ-Speicherzelle ist ähnlich wie in Fig. 15 gezeigt konstruiert und enthält ein Tunnel-Magnetwiderstandselement TMR und ein Zugriffselement (einen Zugriffstransistor) ATR, die zwischen der entsprechenden Bitleitung BL oder /BL und der Massespannung Vss in Serie geschaltet sind. Das Gate des Zugriffstransistors ATR ist mit der entsprechenden Wortleitung WL verbunden.
In der folgenden Beschreibung kann eine der beiden MTJ-Speicherzellen, die der gleichen Adresse entsprechen, und insbesondere diejenige Speicherzelle, die mit der Bitleitung BL verbunden ist, lediglich als "Speicherzelle MC" bezeichnet werden, während die andere, mit der Bitleitung /BL verbundene Speicherzelle, als "Referenzzelle MC#" bezeichnet werden kann. Die Speicherzelle MC und die Referenzzelle MC#, die der gleichen Adresse entsprechen, führen die Datenspeicherung eines Bits aus. Genauer werden die an der vorgesehenen Adresse zu speichernden Daten in die Speicherzelle MC geschrieben, während in die Referenzzelle MC# Daten geschrieben werden, die zu den in die Speicherzelle MC geschriebenen Daten komplementär sind.
Fig. 2 zeigt repräsentativ die Wortleitung WL1, die Ziffernleitung DL1 und die Bitleitungen BL1 und /BL1, die der Speicherzellenzeile an einer i-ten (1: natürliche Zahl) Stelle und der Speicherzellenspalte an einer j-ten (j: natürliche Zahl) Stelle entsprechen, sowie die entsprechende Speicherzelle MC und die entsprechende Referenzzelle MC#.
In der folgenden Beschreibung können binäre Spannungszustände, d. h. ein hoher Spannungszustand (z. B. die Stromversorgungsspannung Vcc) und ein tiefer Spannungszustand (z. B. die Massespannung Vss), von Signalen, Signalleitungen, Daten und anderem als "H-Pegel" bzw. als "L-Pegel" bezeichnet werden.
Die Lese/Schreib-Steuerschaltung 35 in jeder Speicherzellenspalte enthält ein Schreibspalten-Auswahlgatter WCSG, das an den Enden an einer Seite der Bitleitungen BL und /BL angeordnet ist. Das Schreibspalten-Auswahlgatter WCSG wird als Antwort auf die Aktivierung (H-Pegel) der entsprechenden Schreibspalten-Auswahlleitung WCSL eingeschaltet. Die Schreibspalten-Auswahlleitung WCSL in der ausgewählten Spalte wird während des Datenschreibens aktiviert (H-Pegel). Fig. 2 zeigt repräsentativ die Schreibspalten-Auswahlleitung WCSLj und das Schreibspalten-Auswahlgatter WCSGj, die entsprechend den Bitleitungen BLj und /BLj angeordnet sind.
In der Nähe der Speichermatrix 10 sind die komplementären Datenleitungen LIO und /LIO angeordnet, die die Lese- und Schreibdaten leiten bzw. übertragen. Die Datenleitungen LIO und /LIO bilden ein Datenleitungspaar LIOP.
In jeder Speicherzellenspalte ist zwischen den Enden an der anderen Seite der Bitleitungen BL und /BL und den Datenleitungen LIO und /LIO ein Spaltenauswahlgatter CSG angeordnet. Das Spaltenauswahlgatter CSG wird als Antwort auf die Aktivierung (H-Pegel) der entsprechenden Spaltenauswahlleitung CSL eingeschaltet. Die Spaltenauswahlleitung CSL in der ausgewählten Spalte wird sowohl in der Datenschreiboperation als auch in der Datenleseoperation aktiviert (H-Pegel). Fig. 2 zeigt repräsentativ die Spaltenauswahlleitung CSLj und das Spaltenauswahlgatter CSGj, die entsprechend den Bitleitungen BLj und /BLj vorgesehen sind.
Im folgenden wird eine Operation zum Schreiben von Daten in die MTJ-Speicherzelle beschrieben. In dem folgenden Beispiel werden die i-te Zeile und die j-te Spalte als Datenschreibziel ausgewählt.
In der Datenschreiboperation koppelt der Zeilendecodierer 20 die Ziffernleitung DL1 in der ausgewählten Zeile mit der Stromversorgungsspannung Vcc, um sie zu aktivieren. Die auf diese Weise aktivierte Ziffernleitung DL1 ist an ihren gegenüberliegenden Enden mit der Stromversorgungsspannung Vcc bzw. mit der Massespannung Vss verbunden. Somit kann die aktive Ziffernleitung DL1 den Datenschreibstrom Ip in Zeilenrichtung leiten. Der Datenschreibstrom Ip in Zeilenrichtung ist unabhängig vom Pegel der Schreibdaten konstant.
Ferner setzt der Zeilendecodierer 20 die Ziffernleitungen DL in den nicht ausgewählten Zeilen auf die Massespannung Vss fest. Somit fließt über die nicht ausgewählten Ziffernleitungen DL kein Datenschreibstrom Ip in Zeilenrichtung.
Ferner enthält die Lese/Schreib-Steuerschaltung 30 eine Datenschreibstrom-Zufuhrschaltung 40. Die Datenschreibstrom- Zufuhrschaltung 40 stellt die Datenleitungen LIO und /LIO in Übereinstimmung mit den Schreibdaten DIN auf die Stromversorgungsspannung Vcc (H-Pegel) und auf die Massespannung Vss (L- Pegel) bzw. umgekehrt ein. Beispielsweise stellt die Datenschreibstrom-Zufuhrschaltung 40 die Datenleitungen LIO und /LIO auf den H- bzw. L-Pegel ein, wenn die Schreibdaten DIN gleich "1" sind. Wenn die Schreibdaten DIN gleich "0" sind, stellt die Datenschreibstrom-Zufuhrschaltung 40 die Datenleitungen LIO und /LIO auf den L- bzw. H-Pegel ein.
Dadurch können die Bitleitungen BLj und /BLj, die in der ausgewählten Spalte liegen und an den Enden an einer Seite durch das Schreibspalten-Auswahlgatter WCSGj miteinander verbunden sind, gemäß dem Pegel der Schreibdaten DIN die Ströme in den entgegengesetzten Richtungen leiten. Folglich können die Schreibdaten DIN und die komplementären Daten parallel in die Speicherzelle MC und in die Referenzzelle MC# an der ausgewählten Adresse geschrieben werden.
Im folgenden wird eine Operation zum Lesen von Daten aus der MTJ-Speicherzelle beschrieben.
Die Lese/Schreib-Steuerschaltung 30 enthält die Entzerrschaltungen EQG, die jeweils für die Speicherzellenspalten angeordnet sind. Fig. 2 zeigt repräsentativ die Entzerrschaltung EQGj, die der Speicherzellenspalte an der j-Stelle entspricht.
Die Entzerrschaltung EQGj enthält einen Transistorschalter 31, der zwischen die entsprechenden Bitleitungen BLj und /BLj geschaltet ist, einen Transistorschalter 32, der zwischen die Bitleitung BLj und die Massespannung Vss geschaltet ist, und einen Transistorschalter 33, der zwischen die Bitleitung /BLj und die Massespannung Vss geschaltet ist. Jeder Transistorschalter 31, 32 und 33 wird beispielsweise von einem N-Kanal- MOS-Transistor gebildet.
Das Gate jedes Transistorschalters 31, 32 und 33 empfängt ein Bitleitungs-Entzerrsignal BLEQ, das durch den Zeilendecodierer 20 zur gemeinsamen Verwendung in den Speicherzellenspalten der Speichermatrix 10 erzeugt wird. Das Bitleitungs-Entzerrsignal BLEQ wird wenigstens während einer vorgegebenen Zeitdauer vor der Datenleseoperation auf den H-Pegel aktiviert.
Obgleich dies nicht gezeigt ist, sind die für die anderen Speicherzellenspalten vorgesehenen Entzerrschaltungen ähnlich konstruiert, wobei sie auf das Bitleitungs-Entzerrsignal BLEQ antworten. Die Vorlade/Entzerr-Operation wird als Antwort auf die Aktivierung des Bitleitungs-Entzerrsignals BLEQ ausgeführt, so daß jede Bitleitung BL und /BL in jeder Speicherzellenspalte auf die Massespannung Vss eingestellt wird.
Ferner enthält die Lese/Schreib-Steuerschaltung 30 eine Datenleitungs-Entzerrschaltung 50 zum Entzerren des Datenleitungspaars LIOP und einen Differenzverstärker 60.
Die Datenleitungs-Entzerrschaltung 50 enthält einen Transistorschalter 51, der zwischen die Datenleitungen LIO und /LIO geschaltet ist, einen Transistorschalter 52, der zwischen die Datenleitung LIO und die Massespannung Vss geschaltet ist, und einen Transistorschalter 53, der zwischen die Datenleitung /LIO und die Massespannung Vss geschaltet ist. Jeder Transistorschalter 51, 52 und 53 enthält z. B. einen N-Kanal- MOS-Transistor.
Das Gate jedes Transistorschalters 51, 52 und 53 empfängt ein durch den Zeilendecodierer 20 erzeugtes Datenleitungs-Entzerrsignal LIOEQ. Das Datenleitungs-Entzerrsignal LIOEQ wird wenigstens während einer vorgegebenen Zeitdauer vor der Datenleseoperation auf den H-Pegel aktiviert. Durch die Vorlade/Entzerr-Operation wird als Antwort auf diese Aktivierung jede Datenleitung LIO und /LIO auf die Massespannung Vss eingestellt.
Der Differenzverstärker 60 enthält einen N-Kanal-MOS-Transistor 61, der zwischen einen Knoten No und die Datenleitung LIO geschaltet ist, einen N-Kanal-MOS-Transistor 62, der zwischen einem Knoten /No und die Datenleitung /LIO geschaltet ist, einen P-Kanal-MOS-Transistor 63, der zwischen die Knoten Nsp und No geschaltet ist, einen P-Kanal-MOS-Transistor 64, der zwischen die Knoten Nsp und /No geschaltet ist, und einen P-Kanal-MOS-Transistor 65, der zwischen die Stromversorgungsspannung Vcc und den Knoten Nsp geschaltet ist.
Die beiden Gates der Transistoren 63 und 64 sind mit dem Knoten No verbunden. Die Transistoren 63 und 64 bilden eine Stromspiegelschaltung und führen dazu, daß den Knoten No und /No der gleiche Strom zugeführt wird.
Jedem Gate der Transistoren 61 und 62 wird eine von einer Vref-Erzeugungsschaltung 55 erzeugte feste Referenzspannung Vref zugeführt. Die Transistoren 61 und 62 halten die lokalen Datenleitungen LIO und /LIO auf der oder unter der Referenzspannung Vref und verstärken eine Differenz zwischen den Durchgangsströmen der Datenleitungen LIO und /LIO, um sie in eine Spannungsdifferenz zwischen den Knoten No und /No umzusetzen.
Das Gate jedes Transistors 65 empfängt ein Abtastfreigabesignal /SE, das in der Datenleseoperation durch den Zeilendecodierer 20 auf den L-Pegel aktiviert wird. Der Transistor 65 führt als Antwort auf die Aktivierung (L-Pegel) des Abtastfreigabesignals /SE einen Betriebsstrom zum Betrieb des Differenzverstärkers 60 zu.
Anhand von Fig. 3 wird nun die Datenleseoperation in der MRAM-Vorrichtung gemäß der ersten Ausführungsform beschrieben. Fig. 3 zeigt beispielhaft die Operation, wenn die i-te Zeile und die j-te Spalte als Datenleseziel ausgewählt werden.
Wie in Fig. 3 gezeigt ist, sind das Datenleitungs-Entzerrsignal LIOEQ und das Bitleitungs-Entzerrsignal BLEQ vor einem Zeitpunkt t1 zu Beginn der Datenleseoperation aktiv auf dem H-Pegel. Dadurch werden die Bitleitungen BL und /BL in jeder Speicherzellenspalte sowie die Datenleitungen LIO und /LIO auf die Massespannung Vss vorgeladen werden.
Wenn die Datenleseoperation zum Zeitpunkt t1 beginnt, werden zunächst das Datenleitungs-Entzerrsignal LIOEQ und das Bitleitungs-Entzerrsignal BLEQ auf den L-Pegel deaktiviert, wobei j ede Bitleitung BL und /BL und jede Datenleitung LIO und /LIO von der Massespannung Vss getrennt wird. Damit sind die Vorbereitungen für den Beginn des Datenlesens abgeschlossen.
Zum Zeitpunkt t2 wird das Abtastfreigabesignal /SE auf den L- Pegel aktiviert, wobei der Differenzverstärker 60 mit dem Betrieb beginnt. Dadurch beginnt die Stromversorgung zu jeder Datenleitung LIO und /LIO. In Übereinstimmung mit der gleichen Zeitgebung wie oben wird sowohl die Wortleitung WL1 in der ausgewählten Zeile als auch die Spaltenauswahlleitung CSLj in der ausgewählten Spalte auf den H-Pegel aktiviert.
Als Antwort auf die Aktivierung der Wortleitung WL1 in der ausgewählten Zeile und der Spaltenauswahlleitung CSLj in der ausgewählten Spalte wird die Datenleitung LIO durch die Bitleitung BLj und die Speicherzelle MC auf die Massespannung Vss hinabgezogen, während die Datenleitung /LIO durch die Bitleitung /BLj und die Referenzzelle MC# auf die Massespannung Vss hinabgezogen wird. Wie bereits beschrieben wurde, sind in der Speicherzelle MC und in der Referenzzelle MC# komplementäre Daten gespeichert, so daß entweder die Speicherzelle MC den elektrischen Widerstand Rmax und die Referenzzelle MC# den elektrischen Widerstand Rmin besitzt oder umgekehrt.
Als Antwort auf die Aktivierung des Abtastfreigabesignals /SE führt der Transistor 65 den Betriebsstrom zu, der über die Datenleitungen LIO und /LIO, über die Bitleitungen BLj und /BLj und über die Tunnel-Magnetwiderstandselemente TMR der Speicherzelle MC und der Referenzzelle MC# zur Massespannung Vss fließt.
Die von den Transistoren 63 und 64 gebildete Stromspiegelschaltung im Differenzverstärker 60 führt dazu, daß den Datenleitungen LIO und /LIO der gleiche Strom zugeführt wird. Allerdings ist zwischen der Speicherzelle MC und der Referenzzelle MC#, die der ausgewählten Adresse entsprechen, eine Differenz ΔR des elektrischen Widerstands vorhanden, was dazu führt, daß zwischen ihren Durchgangsströmen eine Stromdifferenz auftritt. Diese Stromdifferenz führt zu einer Spannungsdifferenz zwischen den Bitleitungen BLj und /BLj und somit zwischen den Datenleitungen LIO und /LIO. Diese Spannungsdifferenz entspricht einer Differenz der Source-Drain-Spannung zwischen den Transistoren 61 und 62 im Differenzverstärker 60, so daß die Differenz ΔR des elektrischen Widerstands in eine Differenz ΔI des Durchgangsstroms (des Source-Drain- Stroms) zwischen den Transistoren 61 und 62 umgesetzt wird. Somit erscheint die Stromdifferenz ΔI als Stromdifferenz zwischen den Bitleitungen BLj und /BLj und zwischen den Datenleitungen LIO und /LIO. Die Transistoren 61 und 62 führen zu einer Spannungsdifferenz ΔV, die dadurch entsteht, daß die Stromdifferenz ΔV zwischen den Knoten No und /No verstärkt wird. Die Polarität der Spannungsdifferenz ΔV, d. h. eine relative Größe der Spannung zwischen den Knoten No und /No, hängt von den Ablagedaten der ausgewählten Speicherzelle MC ab.
Zwischen den Bitleitungen BLj und /BLj und zwischen den Datenleitungen LIO und /LIO tritt keine Spannungsdifferenz auf, wobei jede Spannung auf den Datenleitungen LIO und /LIO sowie auf den Bitleitungen BLj und /BLj stabil auf "Vref-Vth-Vmc" gehalten werden, wobei Vth einer Schwellenspannung der Transistoren 61 und 62 und Vmc einem in der Speicherzelle MC und in der Referenzzelle MC# verursachten Spannungsabfall entspricht.
Die Referenzspannung Vref ist angesichts der Zuverlässigkeit eines Isolierfilms, d. h. einer Tunnelbarriere in dem Tunnel- Magnetwiderstandselement, bestimmt, so daß die vorstehende Spannung "Vref-Vth-Vmc" beispielsweise etwa gleich 400 mV ist. Dadurch wird eine Zerstörung der Speicherzelle durch Anlegen einer übermäßigen Spannung an die Tunnelbarriere vermieden, wobei die Betriebszuverlässigkeit verbessert werden kann.
Die Ablagedaten können in Übereinstimmung mit der Polarität der Spannungsdifferenz AXT zwischen den Knoten No und /No von der ausgewählten Adresse ausgelesen werden. Beispielsweise kann in einer ausgangsseitigen Stufe ein Verstärker angeordnet sein, der die Spannungsdifferenz zwischen den Knoten No und /No verstärkt, wodurch die aus der Speichermatrix 10 gelesenen Lesedaten DOUT erzeugt werden können.
Wenn zum Zeitpunkt t4 das Datenlesen abgeschlossen wird, werden das Abtastfreigabesignal /SE, die Wortleitung WL1 in der ausgewählten Zeile und die Spaltenauswahlleitung CSLj in der ausgewählten Spalte deaktiviert. Zum Zeitpunkt t5 werden das Datenleitungs-Entzerrsignal LIOEQ und das Bitleitungs-Entzerrsignal BLEQ auf den H-Pegel aktiviert, wobei jede Bitleitung BL und /BL und jede Datenleitung LIO und /LIO vorgeladen und somit der Schaltungszustand vor dem Datenlesen wiederhergestellt wird.
Gemäß der Konstruktion der ersten Ausführungsform wird wie bereits beschrieben der Betriebsstrom des Differenzverstärkers 60 als Durchgangsstrom der Speicherzelle verwendet, so daß die Anzahl der Schaltungselemente in dem Datenlese-Schaltungssystem verringert werden kann. Ferner wird die durch die Differenz ΔR des elektrischen Widerstands verursachte Stromdifferenz ΔI durch die Verstärkung der Transistoren in die Spannungsdifferenz ΔV umgesetzt. Somit kann ein genaues Datenlesen ausgeführt werden.
Ferner wird die an das Tunnel-Magnetwiderstandselement TMR angelegte Spannung in der Datenleseoperation konstant gehalten. Somit werden Schwankungen der elektrischen Widerstandseigenschaften des Tunnel-Magnetwiderstandselements unterdrückt, so daß ein genaues Datenlesen ausgeführt werden kann.

Zweite Ausführungsform

Wie in Fig. 4 gezeigt ist, unterscheidet sich eine Konstruktion gemäß der zweiten Ausführungsform von der in Fig. 2 gezeigten Konstruktion dadurch, daß anstelle des Differenzverstärkers 60 ein Differenzverstärker 60' verwendet wird, während die Datenleitungs-Entzerrschaltung 50 nicht verwendet wird.
Der Differenzverstärker 60' unterscheidet sich von dem in Fig. 2 gezeigten Differenzverstärker 60 dadurch, daß der als Stromquelle dienende P-Kanal-MOS-Transistor 65 nicht verwendet wird. Im Differenzverstärker 60' sind die Sources der P- Kanal-MOS-Transistoren 63 und 64 ständig elektrisch mit der Stromversorgungsspannung Vcc gekoppelt.
Abgesehen davon ist die obige MRAM-Vorrichtung gemäß der zweiten Ausführungsform genauso wie in der ersten Ausführungsform konstruiert, so daß ihre Beschreibung nicht wiederholt wird.
Anhand von Fig. 5 wird nun die Datenleseoperation in der MRAM-Vorrichtung gemäß der zweiten Ausführungsform beschrieben. Fig. 5 stellt ebenfalls eine Operation dar, bei der die i-te Zeile und die j-te Spalte als Datenleseziel ausgewählt werden.
Wie in Fig. 5 gezeigt ist, wird zum Zeitpunkt t1, vor Beginn des Datenlesens, das Bitleitungs-Entzerrsignal BLEQ auf den H-Pegel aktiviert. Somit werden die Bitleitungen BL und /BL in jeder Speicherzellenspalte auf die Massespannung Vss vorgeladen.
Da dem Differenzverstärker 60' schon vor dem Datenlesen ständig der Betriebsstrom zugeführt wird, ist jede Datenleitung LIO und /LIO entsprechend der Referenzspannung Vref auf "Vref-Vth" geklemmt. Gleichfalls ist jede Spannung an den Knoten No und /No auf "Vcc-Vth" festgesetzt.
Wenn zum Zeitpunkt t2 die Wortleitung WL1 in der ausgewählten Zeile und die Spaltenauswahlleitung CSLj in der ausgewählten Spalte auf den H-Pegel aktiviert werden, tritt zwischen den Bitleitungen BLj und /BLj und zwischen den Datenleitungen LIO und /LIO eine Stromdifferenz ΔI auf, die ähnlich der in der ersten Ausführungsform ist und der Differenz AR des elektrischen Widerstands zwischen der Speicherzelle MC und der Referenzzelle MC# an der ausgewählten Adresse entspricht. Diese Stromdifferenz ΔI wird ähnlich wie in der ersten Ausführungsform in eine Spannungsdifferenz AXT zwischen den Knoten No und /No umgesetzt.
Allerdings tritt zwischen den Bitleitungen BLj und /BLj und zwischen den Datenleitungen LIO und /LIO keine Spannungsdifferenz auf, so daß jede Spannung auf diesen Leitungen ähnlich wie in Fig. 3 gezeigt stabil auf "Vref-Vth-Vmc" gehalten wird.
In der wie obenbeschriebenen Konstruktion gemäß der zweiten Ausführungsform kann die Schaltungskonstruktion des Differenzverstärkers, der das Datenlese-Schaltungssystem bildet, weiter vereinfacht werden, so daß ähnlich wie in der ersten Ausführungsform ein genaues Datenlesen ausgeführt werden kann. Ferner können die Spannungsschwankungen, die vor und nach dem Datenlesen auf den Datenleitungen LIO und /LIO mit verhältnismäßig großen parasitären Kapazitäten auftreten, verringert werden, so daß die Datenleseoperation schnell ausgeführt werden kann.

Dritte Ausführungsform

In einer dritten Ausführungsform ist die Speichermatrix 10 in mehrere vorgegebene Einheiten unterteilt, von denen jede mit einem Datenlese-Schaltungssystem gemäß der ersten oder zweiten Ausführungsform versehen ist.
In der in Fig. 6 gezeigten Konstruktion der dritten Ausführungsform ist die Speichermatrix 10 in (n + 1) (n: natürliche Zahl) Speicherblöcke MB(0)-MB(n) unterteilt. In den Speicherblöcken MB(0)-MB(n) sind jeweils die Datenleitungen LIO0 und /LIO0-LIOn und /LIOn angeordnet. Die Leseverstärker SA(0)-SA(n) arbeiten in der Weise, daß sie Daten jeweils aus den Speicherblöcken MB(0)-MB(n) lesen.
In der folgenden Beschreibung können die Speicherblöcke MB(0)-MB(n) zusammengefaßt einfach als "Speicherblöcke MB" bezeichnet werden, während die Leseverstärker SA(0)-SA(n) zusammengefaßt einfach als "Leseverstärker SA" bezeichnet werden können. Auf ähnlicher Weise können die Datenleitungen LI00-LIOn zusammengefaßt und einfach als "Datenleitungen LIO" und die Datenleitungen /LI00-/LIOn zusammengefaßt und einfach als "Datenleitungen /LIO" bezeichnet werden.
Die komplementären globalen Datenleitungen GIO und /GIO sowie ein Hauptverstärker 90 sind für die Speicherblöcke MB(0)-MB(n) gemeinsam angeordnet. Die globalen Datenleitungen GIO und /GIO bilden ein globales Datenleitungspaar GIOP.
Der Hauptverstärker 90 enthält eine Stromspiegelschaltung 91, die den globalen Datenleitungen GIO und /GIO den gleichen Strom zuführt, und einen Differenzverstärker 92, der die Spannungsdifferenz zwischen den globalen Datenleitungen GIO und /GIO verstärkt und die Lesedaten DOUT erzeugt.
Die Stromspiegelschaltung 91 enthält die Transistoren 93 und 94, die zwischen die Massespannung Vss und die globalen Datenleitungen GIO bzw. /GIO geschaltet sind. Die Transistoren 93 und 94 werden jeweils von N-Kanal-MOS-Transistoren gebildet. Das Gate jedes der Transistoren 93 und 94 ist mit der globalen Datenleitung GIO verbunden.
Jeder Leseverstärker SA liest aus dem entsprechenden Speicherblock MB die Daten eines Bits. Repräsentativ wird nun die Konstruktion des Leseverstärkers SA(0) beschrieben.
Der Leseverstärker SA(0) enthält außer dem in Fig. 2 gezeigten Differenzverstärker 60 die Datensendeschaltungen 80 und 85.
Die Datensendeschaltung 80 enthält die Transistoren 81 und 82, die zwischen der Stromversorgungsspannung Vcc und der globalen Datenleitung GIO in Serie geschaltet sind. Ähnlich enthält die Datensendeschaltung 85 die Transistoren 86 und 87, die zwischen der Stromversorgungsspannung Vcc und der globalen Datenleitung /GIO in Serie geschaltet sind. Die Gates der Transistoren 81 und 86 sind mit dem Knoten No bzw. /No des Differenzverstärkers 60 verbunden. Die Gates der Transistoren 82 und 87 empfangen ähnlich wie das des Transistors 65 im Differenzverstärker 60 das Abtastfreigabesignal /SE0.
Entsprechend den Speicherblöcken MB(0)-MB(n) sind jeweils die Abtastfreigabesignale /SE0-/SEn vorgesehen. Die Abtastfreigabesignale /SE0-/SEn werden auf den L-Pegel aktiviert, wenn der entsprechende Speicherblock als Datenleseziel ausgewählt wird. Wenn beispielsweise der Speicherblock MB(0) als Datenleseziel ausgewählt wird, wird lediglich das Abtastfreigabesignal /SE0 auf den L-Pegel aktiviert, während die anderen Abtastfreigabesignale /SE1-/SEn inaktiv auf dem H-Pegel sind.
Die Datensendeschaltung 80 antwortet auf die Aktivierung des Abtastfreigabesignals /SE0 und steuert dadurch die globale Datenleitung GIO mit einem der Spannung am Knoten No entsprechenden Strom (dem Source-Drain-Strom des Transistors 86) an. Ähnlich antwortet die Datensendeschaltung 85 auf die Aktivierung des Abtastfreigabesignals /SE0 und steuert dadurch die globale Datenleitung /GIO mit einem der Spannung am Knoten /No entsprechenden Strom (dem Source-Drain-Strom des Transistors 81) an.
Wie oben beschrieben wurde, steuern die Datensendeschaltungen 80 und 85 die globalen Datenleitungen GIO bzw. /GIO auf die Stromversorgungsspannung Vcc an. Somit wird vorzugsweise jeder Transistor 81, 82, 86 und 87 von einem P-Kanal-MOS-Transistor gebildet.
Wie bereits beschrieben wurde, erzeugt der Differenzverstärker 60 im Leseverstärker SA(0) in Übereinstimmung mit den von der ausgewählten Adresse im entsprechenden Speicherblock MB0 gelesenen Daten eine Spannungsdifferenz ΔV zwischen den Knoten No und /No. Die Datensendeschaltungen 80 und 85 setzen die Spannungsdifferenz ΔV in eine Durchgangsstromdifferenz zwischen den globalen Datenleitungen GIO und /GIO um und senden sie an die globalen Datenleitungen GIO und /GIO.
Wie oben beschrieben wurde, verstärkt der aus den Datensendeschaltungen 80 und 85 sowie aus der Stromspiegelschaltung 91 gebildete Differenzverstärker die Spannungsdifferenz ΔV zwischen den Knoten No und /No im Speicherblock MB(0) und erzeugt so die Spannungsdifferenz zwischen den globalen Datenleitungen GIO und /GIO, die der Differenzverstärker 92 weiter verstärkt, um die Lesedaten DOUT zu erzeugen. Die für die anderen Speicherblöcke vorgesehenen Leseverstärker SA sind ähnlich konstruiert wie der Leseverstärker SA(0).
Mit der obigen Konstruktion kann zwischen den globalen Datenleitungen GIO und /GIO die Spannungsdifferenz erzeugt werden, die den aus dem ausgewählten Speicherblock MB gelesenen Daten entspricht. Folglich kann das Lesen der Daten aus dem als Datenleseziel ausgewählten Speicherblock MB über das globale Datenleitungspaar GIOP und den Hauptverstärker 90, die von den Speicherblöcken MB(0)-MB(n) gemeinsam genutzt werden, ausgeführt werden.
Gemäß der Konstruktion der dritten Ausführungsform wird das Lesen der Daten aus der MRAM-Vorrichtung durch die Differenzverstärkungsoperationen, die in zwei Stufen durch den Differenzverstärker 60, der der ausgewählten Speicherzelle den Durchgangsstrom zuführt, und durch die Datensendeschaltungen 80 und 85 sowie durch den Hauptverstärker 90, die die Spannungen auf dem globalen Datenleitungspaar GIOP verstärken, ausgeführt. Wie oben beschrieben wurde, werden die globalen Datenleitungen GIO und /GIO von dem Durchgangsstromweg der ausgewählten Speicherzelle MC und der entsprechenden Referenzzelle MC# getrennt. Dadurch kann das Datenlesen schnell ausgeführt werden, obgleich die Konstruktion globale Datenleitungen GIO und /GIO verwendet, deren parasitäre Kapazitäten in Übereinstimmung mit einer steigenden Matrixkapazität steigen.
Die Abtastfreigabesignale /SE0-/SEn enthalten einen Befehl (der dem Abtastfreigabesignal /SE in der ersten und zweiten Ausführungsform entspricht), der sich auf die Zeitgebung der Datenleseoperation bezieht, sowie Informationen zur Auswahl der Speicherblöcke MB(0)-MB(n). Somit kann die Anzahl der Signalverdrahtungen im Vergleich zu dem Fall, in dem die Signale für den obigen Befehl unabhängig von den Signalen für die obigen Informationen zugeführt werden, verringert werden.

Erste Abwandlung der dritten Ausführungsform

Wie in Fig. 7 gezeigt ist, unterscheidet sich eine Konstruktion gemäß einer ersten Abwandlung der dritten Ausführungsform von der Konstruktion der dritten Ausführungsform dadurch, daß das Abtastfreigabesignal /SE unabhängig von den Blockauswahlsignalen /SEL0-/SELn ist.
Ähnlich wie in der ersten und in der zweiten Ausführungsform wird das Abtastfreigabesignal /SE während des Datenlesens (zwischen den Zeitpunkten t2 und t5 in Fig. 3) auf den L-Pegel aktiviert und jedem der Leseverstärker SA(0)-SA(n) als für die Speicherblöcke MB(0)-MB(n) gemeinsames Signal zugeführt.
Die Blockauswahlsignale /SEL0-/SELn sind jeweils entsprechend den Speicherblöcken MB(0)-MB(n) vorgesehen und werden jeweils auf den L-Pegel aktiviert, wenn der entsprechende Speicherblock MB in Übereinstimmung mit den Adresseninformationen aktiviert wird.
In jedem Leseverstärker SA empfängt das Gate des Transistors 65 im Differenzverstärker 60 das Abtastfreigabesignal /SE.
Entsprechend empfangen die Gates der Transistoren 82 und 87 der Datensendeschaltungen 80 und 85 ein entsprechendes Blockauswahlsignal /SEL0-/SELn. Beispielsweise empfangen die Gates der Transistoren 82 und 87 im Leseverstärker SA(0) das Blockauswahlsignal /SEL0. Abgesehen von dem obenstehenden sind die Konstruktionen und Operationen im wesentlichen die gleichen wie in der dritten Ausführungsform, so daß ihre Beschreibung nicht wiederholt wird.
Somit wird das Datenlesen in der Datenleseoperation als Antwort auf die Aktivierung des Abtastfreigabesignals /SE in den Speicherblöcken MB(0)-MB(n) parallel ausgeführt. Dadurch tritt zwischen den Knoten No und /No des Differenzverstärkers 60 in jedem der Leseverstärker SA(0)-SA(n) eine ausreichende Spannungsdifferenz auf. Dadurch werden die Blockauswahlsignale /SEL0-/SELn in den Leseverstärkern SA(0)-SA(n) in Übereinstimmung mit dem Zeitpunkt, zu dem zwischen den Knoten No und /No des Differenzverstärkers 60 eine ausreichende Spannungsdifferenz auftritt, aufeinanderfolgend aktiviert, so daß die Speicherblöcke MB(0)-MB(n) aufeinanderfolgend ausgewählt werden. Dadurch wird ähnlich wie beim Datenlesen in der dritten Ausführungsform zwischen den globalen Datenleitungen GIO und /GIO die Spannungsdifferenz erzeugt, die den aus dem ausgewählten Speicherblock gelesenen Daten entspricht, wodurch die Lesedaten DOUT erzeugt werden können.
Im Ergebnis können die aus den jeweiligen Speicherblöcken MB(0)-MB(n) gelesenen Daten mit (n + 1) Bits ununterbrochen schnell gelesen werden. Somit kann die MRAM-Vorrichtung eine für die Burst-Operation geeignete Konstruktion besitzen.

Zweite Abwandlung der dritten Ausführungsform

Wie in Fig. 8 gezeigt ist, unterscheidet sich eine Konstruktion einer zweiten Abwandlung der dritten Ausführungsform von der in Fig. 7 gezeigten Konstruktion der ersten Abwandlung der dritten Ausführungsform dadurch, daß die Datensendeschaltungen 80 und 85 zwischen der Massespannung Vss und den globalen Datenleitungen GIO bzw. /GIO angeordnet sind. In Übereinstimmung damit ist die Stromspiegelschaltung 91 zwischen der Stromversorgungsspannung Vcc und den globalen Datenleitungen GIO und /GIO angeordnet.
In der Konstruktion der zweiten Abwandlung der dritten Ausführungsform steuern die Datensendeschaltungen 80 und 85 die Datenleitungen GIO bzw. /GIO auf die Massespannung Vss an. Somit wird vorzugsweise jeder Transistor 81, 82, 86 und 87 von einem N-Kanal-MOS-Transistor gebildet. Die Transistoren 93 bzw. 94, die die Stromspiegelschaltung 91 bilden, sind vorzugsweise aus P-Kanal-MOS-Transistoren ausgebildet. Ferner werden anstelle der Blockauswahlsignale /SEL0-/SELn jeweils die Blockauswahlsignale SEL0-SELn verwendet, die als Antwort auf die Aktivierung der entsprechenden Speicherblöcke auf den H-Pegel aktiviert werden, und die jeweils den Gates der Transistoren 82 und 87 in dem entsprechenden Leseverstärker SA zugeführt werden können. Abgesehen von dem obenstehenden sind die Konstruktionen und Operationen im wesentlichen die gleichen wie in der ersten Abwandlung der dritten Ausführungsform, so daß ihre Beschreibung nicht wiederholt wird.
Obgleich die Polarität in der Spannungsverstärkung invertiert ist, kann das Datenlesen gemäß der obigen Konstruktion ähnlich wie in der ersten Abwandlung der dritten Ausführungsform ausgeführt werden. Insbesondere können die Datensendeschaltungen 80 und 85 aus N-Kanal-MOS-Transistoren ausgebildet sein, in denen große Source-Drain-Ströme leicht verwendet werden können. Dadurch können die Größen dieser Transistoren verringert werden.
Eine ähnliche Konstruktion kann auf den in Fig. 6 gezeigten Leseverstärker der dritten Ausführungsform angewendet werden, wodurch die Größe der Transistorgruppe, die die Datensendeschaltungen 80 und 85 bildet, verringert werden kann.

Vierte Ausführungsform

In Verbindung mit einer Konstruktion eines Datenlese-Schaltungssystems für die Speichermatrix 10, in dem für die Speicherzellenspalten jeweils die Leseverstärker in der dritten Ausführungsform und deren Abwandlung angeordnet sind, wird im folgenden eine vierte Ausführungsform beschrieben.
In der in Fig. 9 gezeigten Konstruktion gemäß der vierten Ausführungsform sind die Speichermatrix 10 sowie die Entzerrschaltung EQG und das Schreibspalten-Auswahlgatter WCSG, die für jede Speicherzellenspalte vorgesehen sind, genauso konstruiert wie in der ersten Ausführungsform. Zum Lesen und Schreiben von Daten eines Bits aus und in die Speichermatrix 10 sind die komplementären globalen Datenleitungen GIO und /GIO, die das globale Datenleitungspaar GIOP bilden, vorgesehen. Da der Hauptverstärker 90 im wesentlichen genauso wie in der dritten Ausführungsform konstruiert ist, wird seine Beschreibung nicht wiederholt.
In der Konstruktion der vierten Ausführungsform sind entsprechend den Speicherzellenspalten jeweils die Leseverstärker SA(0)-SA(n) vorgesehen. Alle Leseverstärker SA(0)-SA(n) sind im wesentlichen genauso konstruiert wie in der zweiten Abwandlung der dritten Ausführungsform, so daß ihre Beschreibung nicht wiederholt wird.
In jeder Speicherzellenspalte antwortet der im Leseverstärker SA enthaltene Differenzverstärker 60 auf die Aktivierung des Abtastfreigabesignals /SE und führt dadurch über die entsprechenden Bitleitungen BL bzw. /BL die Durchgangsströme der Speicherzelle MC und der Referenzzelle MC# in der ausgewählten Zeile zu. Der Differenzverstärker 60 verstärkt die Stromdifferenz ΔI zwischen den Bitleitungen BL und /BL, deren Polarität den Ablagedaten der ausgewählten Speicherzelle MC entspricht, und erzeugt zwischen den Knoten No und /No die Spannungsdifferenz ΔV. Auf diese Weise beginnt die Datenleseoperation in den jeweiligen Speicherzellenspalten parallel.
In jedem Leseverstärker SA arbeiten die Datensendeschaltungen 80 und 85 als Antwort auf die Aktivierung (H-Pegel) der entsprechenden Spaltenauswahlleitung CSL und erzeugen dadurch zwischen den globalen Datenleitungen GIO und /GIO eine Stromdifferenz, die der Spannungsdifferenz ΔV zwischen den entsprechenden Knoten No und /No entspricht. Somit wird die zwischen den Knoten No und /No des Differenzverstärkers 60 in der ausgewählten Spalte, die die aktive Spaltenauswahlleitung auf dem H-Pegel enthält, auftretende Spannungsdifferenz ΔV durch die Stromspiegelschaltung 91 und die Datensendeschaltungen 80 und 85 verstärkt, um die Spannungsdifferenz zwischen den globalen Datenleitungen GIO und /GIO zu erzeugen. Ferner verstärkt der Differenzverstärker 92 die Spannungsdifferenz zwischen den globalen Datenleitungen GIO und /GIO, um die aus der Speichermatrix 10 gelesenen Lesedaten DOUT zu erzeugen.
Da die ausgewählten Spalten nach Beginn des Datenlesens in den jeweiligen Speicherzellenspalten aufeinanderfolgend parallel geändert werden, können durch die obige Konstruktion die Lesedaten mehrerer Bits ununterbrochen und schnell gelesen werden. Insbesondere steuert jeder Differenzverstärker 60 das Bitleitungspaar BLP direkt an, so daß die Datenleseoperation ferner schnell ausgeführt werden kann.
Ferner sind die globalen Datenleitungen GIO und /GIO in der gleichen Richtung wie die Bitleitungen BL und /BL angeordnet, so daß die MRAM-Vorrichtung eine für die parallele Ausgabe mehrerer Bits geeignete Konstruktion besitzen kann.

Abwandlung der vierten Ausführungsform

Wie in Fig. 10 gezeigt ist, unterscheidet sich eine Konstruktion gemäß einer Abwandlung der vierten Ausführungsform von der Konstruktion gemäß der vierten Ausführungsform dadurch, daß eine sogenannte "gemeinsam genutzte Abtastkonstruktion" verwendet wird.
Die Speichermatrix 10 ist in ein linkes und in ein rechtes Gebiet 10L und 10R unterteilt, die auf den gegenüberliegenden Seiten eines Gebietes liegen, in dem die Leseverstärker SA(0)-SA(m) angeordnet sind. Sowohl das linke Gebiet 10L als auch das rechte Gebiet 10R besitzt im wesentlichen die gleichen Konstruktion wie die bereits beschriebene Speichermatrix 10. In der folgenden Beschreibung können das linke und das rechte Gebiet 10L und 10R auch als "Speichermatrix 10L" bzw. "Speichermatrix 10R" bezeichnet werden.
Um in Fig. 10 die in der Speichermatrix 10L angeordneten Signalleitungen von jenen in der Speichermatrix 10R zu unterscheiden, sind, die Wortleitung, die Ziffernleitung und die Bitleitung, die in der Speichermatrix 10L angeordnet sind, in dieser Reihenfolge mit WLL, DLL und BLL (oder /BLL) bezeichnet, während die Wortleitung, die Ziffernleitung und die Bitleitung, die in der Speichermatrix 10R angeordnet sind, in dieser Reihenfolge mit WLR, DLR und BLR (oder /BLR) bezeichnet sind. Obgleich dies nicht gezeigt ist, ist für jede Speicherzellenspalte in jeder Speichermatrix 10L und 10R das in Fig. 2 gezeigte Schreibspalten-Auswahlgatter WCSG angeordnet. Jeder Leseverstärker SA(0)-SA(m) wird von den Speichermatrizen 10L und 10R gemeinsam genutzt und verstärkt die Durchgangsstromdifferenz zwischen einem entsprechenden Abtastknoten Ns(0)-Ns(m) und einem entsprechenden Abtastknoten /Ns(0)-/Ns(m) und erzeugt so eine Spannungsdifferenz zwischen den entsprechenden Knoten No und /No. In der folgenden Beschreibung können die Abtastknoten Ns(0)-Ns(m) gemeinsam als "Abtastknoten Ns" und die Abtastknoten /Ns(0)-/Ns(m) gemeinsam als "Abtastknoten /Ns" bezeichnet werden.
Die Bitleitungs-Verbindungsschalter BSWL(0) und BSWR(0)-BSWL(m) und BSWR(m) sind entsprechend den jeweiligen Speicherzellenspalten angeordnet, um die entsprechenden Abtastknoten Ns und /Ns mit der Speichermatrix 10R und 10L zu verbinden. In der folgenden Beschreibung können die Bitleitungs- Verbindungsschalter BSWL(0)-BSWL(m) gemeinsam als "Bitleitungs-Verbindungsschalter BSWL" und die Bitleitungs-Verbindungsschalter BSWR(0)-BSWR(m) gemeinsam als "Bitleitungs-Verbindungsschalter BSWR" bezeichnet werden.
Beispielsweise verbindet der Bitleitungs-Verbindungsschalter BSWL(0) als Antwort auf die Aktivierung eines Steuersignals BLIL die Bitleitungen BLL0 und /BLL0 mit den Abtastknoten Ns(0) und /Ns(0). Ähnlich verbindet der Bitleitungs-Verbindungsschalter BSWR(0) als Antwort auf die Aktivierung eines Steuersignals BLIR die Bitleitungen BLR0 und /BLR0 jeweils mit den Abtastknoten Ns(0) bzw. /Ns(0).
Die für die anderen Speicherzellenspalten vorgesehenen Bitleitungs-Verbindungsschalter BSWL und BSWR arbeiten ähnlich. Während das Steuersignal BLIL aktiv ist, werden somit die Abtastknoten Ns(0) und /Ns(0)-Ns(m) und /Ns(m) jeweils mit den Bitleitungen BLL0 und /BLL0-BLLm und /BLLm verbunden. Demgegenüber werden die Abtastknoten Ns(0) und /Ns(0)-Ns(m) und /Ns(m) jeweils mit den Bitleitungen BLR0 und /BLR0-BLRm und /BLRm verbunden, während das Steuersignal BLIR aktiv ist.
Als Antwort auf die Aktivierung des Bitleitungs-Entzerrsignals BLEQ führen die für die jeweiligen Speicherzellenspalten vorgesehenen Entzerrschaltungen EQG0-EQGm die Entzerr/Vorlade-Operationen aus. Beispielsweise stellt die Entzerrschaltung EQGO jeden Abtastknoten Ns(0) und /Ns(0) als Antwort auf das Bitleitungs-Entzerrsignal BLEQ auf die Massespannung Vss ein. Auf diese Weise wird jeder Abtastknoten Ns(0) und /Ns(0)-Ns(m) und /Ns(m) als Antwort auf die Aktivierung des Bitleitungs-Entzerrsignals BLEQ auf die Massespannung Vss eingestellt.
Zum Lesen der Daten geht das Bitleitungs-Entzerrsignal BLEQ vom H-Pegel auf den L-Pegel über, wobei jeder Abtastknoten Ns(0) und /Ns(0)-Ns(m) und /Ns(m) von der Massespannung Vss getrennt wird. Ferner wird lediglich eines der Steuersignale BLIL und BLIR auf den H-Pegel aktiviert. Dadurch werden die in der nicht ausgewählten Speichermatrix 10L oder 10R angeordneten Bitleitungen BL und /BL elektrisch von den entsprechenden Leseknoten Ns und /Ns getrennt.
Folglich führt jeder Leseverstärker SA(0)-SA(m) anhand der Stromdifferenz, die zwischen den mit den entsprechenden Abtastknoten Ns bzw. /Ns in der ausgewählten Speichermatrix verbundenen Bitleitungen auftritt, die Datenleseoperation ähnlich wie in der vierten Ausführungsform aus.
Gemäß der Konstruktion der Abwandlung der vierten Ausführungsform ist der Leseverstärker SA anhand der gemeinsam genutzten Abtastkonstruktion angeordnet. Somit können wesentliche Längen der Bitleitungen in der Datenleseoperation unterdrückt werden, wodurch das Datenlesen ferner schnell ausgeführt werden kann.

Fünfte Ausführungsform

In Verbindung mit einer Konstruktion eines Differenzverstärkers, der stabil arbeitet und anstelle der in der ersten bis vierten Ausführungsform und deren Abwandlungen verwendeten Differenzverstärker 60 und 60' verwendet werden kann, wird nun eine fünfte Ausführungsform beschrieben.
Wie in Fig. 11 gezeigt ist, enthält ein Differenzverstärker 60# gemäß der fünften Ausführungsform die zwischen der Datenleitung LIO (oder der Bitleitung BL) und dem Knoten Nsp in Serie geschalteten N-Kanal-MOS-Transistoren 61 und 63 sowie die zu den Transistoren 61 und 63 parallelgeschalteten N-Kanal-MOS-Transistoren 61# und 63#. Ferner enthält der Differenzverstärker 60# die zwischen der Datenleitung /LIO (oder der Bitleitung /BL) und dem Knoten Nsp in Serie geschalteten P-Kanal-MOS-Transistoren 62 und 64 sowie die zu den Transistoren 62 und 64 parallelgeschalteten P-Kanal-MOS-Transistoren 62# und 64#.
Beide Gates der Transistoren 63 und 64 sind mit einem Verbindungsknoten zwischen den Transistoren 62 und 64 verbunden, und beide Gates der Transistoren 63# und 64# sind mit einem Verbindungsknoten zwischen den Transistoren 61# und 63# verbunden. Die Gates sämtlicher Transistoren 61, 62, 61# und 62# empfangen die Referenzspannung Vref.
Ferner enthält der Differenzverstärker 60# den P-Kanal-MOS- Transistor 65, der zwischen die Stromversorgungsspannung Vcc und den Knoten Nsp geschaltet ist. Das Gate des Transistors 65 empfängt das Abtastfreigabesignal /SE. Der Transistor 65 kann wie in dem in Fig. 4 gezeigten Differenzverstärker 60' weggelassen werden.
Wegen der obigen Konstruktion kann der Differenzverstärker 60# das Gleichgewicht zwischen den Lastkapazitäten No und /No halten. Beispielsweise wird in den Differenzverstärkern 60 und 60' zwischen den Lastkapazitäten No und /No kein Gleichgewicht gehalten. In diesen Konstruktionen ändert sich eine zum Erzeugen einer ausreichenden Spannungsdifferenz ΔV zwischen den Knoten No und /No erforderliche Zeit (Abtastzeit) je nach dem Pegel der Lesedaten. Demgegenüber kann der aus der komplementären Konstruktion gebildete Differenzverstärker 60# die konstante Abtastzeit unabhängig vom Pegel der Lesedaten halten. Ferner kann die Gleichstromverstärkung im Differenzverstärkerbetrieb groß sein, so daß die Datenleseoperation stabil sein kann.
Die in den Fig. 2, 4, 6, 7, 8, 9 und 10 gezeigten Datenlese- Schaltungssysteme in der ersten bis vierten Ausführungsform und in deren Abwandlungen können entweder die Differenzverstärker 60' oder die Differenzverstärker 60# verwenden.
In der vierten Ausführungsform und in deren Abwandlungen muß die Datenleseoperation mit den komplementären Datenleitungen ausgeführt werden. Allerdings ist die Konstruktion der Speichermatrix 10 nicht auf die bereits beschriebene Anordnung der Speicherzellen zum Speichern eines Bits durch zwei MTJ- Speicherzellen beschränkt.
Anhand der Fig. 12A-12C werden nun Änderungen der Matrixkonstruktion zum Ausführen des Datenlesens mit komplementären Datenleitungen beschrieben.
Fig. 12A zeigt eine Speicherzellenanordnung zum Speichern eines Bits durch zwei MTJ-Speicherzellen wie in der ersten bis vierten Ausführungsform und in deren Abwandlungen. In dieser Anordnung sind zwei der gleichen Adresse entsprechende Speicherzellen MC und MC# mit den komplementären Datenleitungen LIO (BL) bzw. /LIO (/BL) verbunden, um anhand der Durchgangsstromdifferenz zwischen den komplementären Datenleitungen das Datenlesen auszuführen.
Die in Fig. 12A gezeigte Speicherzellenanordnung erfordert doppelt so viel MTJ-Speicherzellen, um die Ablagebits zu verdoppeln, wobei sie aber das Datenlesen in Übereinstimmung mit der Durchgangsstromdifferenz zwischen den MTJ-Speicherzellen ausführt, die tatsächlich die komplementären Daten speichern. Somit kann das Datenlesen durch die folgenden Abwandlungen der Herstellungseigenschaften der Tunnel-Magnetwiderstandselemente genau ausgeführt werden.
Die Fig. 12B und 12C zeigen Speicherzellenanordnungen unter Verwendung von Dummy-Speicherzellen mit einem elektrischen Zwischenwiderstand. Eine Dummy-Speicherzelle DMC besitzt einen elektrischen Widerstand Rm, der zwischen den elektrischen Widerständen Rmax und Rmin liegt, die den beiden Ablagedatenpegeln ("1" bzw. "0") der Speicherzelle MC entsprechen. Vorzugsweise ist der Widerstand Rm gleich (Rmin + ΔR/2), wobei ΔR gleich (Rmax-Rmin) ist. Üblicherweise enthält die Dummy- Speicherzelle DMC ähnlich wie die normale MTJ-Speicherzelle MC ein Tunnel-Magnetwiderstandselement TMR.
In der Konstruktion unter Verwendung der Dummy-Speicherzelle DMC werden die Daten eines Bits lediglich durch eine MTJ- Speicherzelle gespeichert, so daß die Anzahl der erforderlichen Speicherzellen verringert werden kann.
Fig. 12B zeigt ein Beispiel der Anordnung, in der die Dummy- Speicherzellen DMC Dummy-Zeilen bilden.
In dieser Anordnung ist die Speicherzelle MC in jeder Speicherzellenzeile entweder mit der Bitleitung BL oder mit der Bitleitung /BL verbunden. Beispielsweise sind die Speicherzellen MC abwechselnd angeordnet, so daß die Speicherzelle MC in einer ungeradzahligen Zeile mit der Bitleitung BL verbunden ist, während die Speicherzelle MC in einer geradzahligen Zeile mit der Bitleitung /BL verbunden ist.
Obgleich dies in Fig. 12B nicht genau gezeigt ist, sind die Dummy-Speicherzellen DMC in zwei Dummy-Zeilen angeordnet, wobei sie die gleiche Speicherzellenspalte wie die normalen Speicherzellen MC gemeinsam nutzen. Ferner sind die Dummy- Wortleitungen DWL1 bzw. DWL2 entsprechend den Dummy-Zeilen angeordnet. Die Dummy-Speicherzelle DMC in jeder Dummy-Zeile ist mit einer der Bitleitungen BL und /BL verbunden.
Gemäß der obigen Anordnung werden die Wortleitungen WL und die Dummy-Wortleitungen DWL1 und DWL2 wahlweise aktiviert, so daß die ausgewählte Speicherzelle MC und die ausgewählte Dummy-Speicherzelle DMC mit den komplementären Datenleitungen LIO (BL) und /LIO (/BL) bzw. mit den komplementären Datenleitungen /LIO (/BL) und LIO (BL) verbunden werden können, so daß das Datenlesen anhand der Durchgangsstromdifferenz zwischen den komplementären Datenleitungen ausgeführt werden kann.
Wie in Fig. 12C gezeigt ist, sind die Dummy-Speicherzellen DMC so angeordnet, daß sie eine Dummy-Spalte bilden. Die Dummy-Speicherzelle DMC ist so angeordnet, daß sie die Speicherzellenzeile mit der normalen Speicherzelle MC gemeinsam nutzt, während entsprechend der Dummy-Spalte eine Dummy-Bitleitung DBL angeordnet ist. Die Datenleitungen LIO und /LIO sind mit der Bitleitung in der ausgewählten Spalte bzw. mit der Dummy-Bitleitung DBL verbunden.
Durch wahlweises Aktivieren der Wortleitung WL in der obigen Anordnung kann die ausgewählte Speicherzelle MC und die ausgewählte Speicherzelle Dummy-Speicherzelle DMC mit der komplementären Datenleitung LIO (BL) bzw. /LIO (DBL) verbunden werden, so daß anhand der Durchgangsstromdifferenz zwischen den komplementären Datenleitungen das Datenlesen ausgeführt werden kann.
Obgleich die obige Konstruktion die Dummy-Speicherzelle DMC verwendet und die Daten eines Bits durch eine MTJ-Speicherzelle speichert, kann diese Konstruktion das Datenlesen ähnlich den Konstruktionen ausführen, bei denen gemäß einer der ersten fünf Ausführungsformen und deren Abwandlungen als Vergleichsziel der ausgewählten Speicherzelle in den Dätenlese- Schaltungssystemen anstelle der Referenzzelle MC# die Dummy- Speicherzelle DMC verwendet wird.

Sechste Ausführungsform

In Verbindung mit einer Konstruktion eines Datenlese-Schaltungssystems, das eine Referenzzelle mit einem elektrischen Zwischenwiderstand, d. h. eine in den Fig. 12B und 12C gezeigte Dummy-Speicherzelle DMC verwenden muß, wird nun eine sechste Ausführungsform beschrieben.
In einer in Fig. 13 gezeigten Konstruktion der sechsten Ausführungsform ist die Speichermatrix 10 ähnlich wie in Fig. 12B mit den Speicherzellen MC und mit den Dummy-Speicherzellen DMC versehen. Die Dummy-Speicherzellen DMC sind in zwei Zeilen angeordnet und nutzen die Speicherzellenspalten mit den normalen Speicherzellen MC gemeinsam.
Für jede Speicherzellenspalte ist das aus den komplementären Bitleitungen BL und /BL gebildete Bitleitungspaar BLP angeordnet. Entsprechend den Bitleitungen BL und /BL sind die Vorladegatter PG bzw. /PG angeordnet. Jedes Vorladegatter PG und /PG koppelt als Antwort auf ein Bitleitungs-Vorladesignal BLPR einen Endabschnitt der entsprechenden Bitleitung BL oder /BL mit der Massespannung Vss.
Die Speicherzellen MC sind auf gestapelte Weise angeordnet, so daß die Speicherzellen MC in den ungeradzahligen Zeilen mit den Bitleitungen BL verbunden sind, während die Speicherzellen MC in den geradzahligen Zeilen mit den Bitleitungen /BL verbunden sind. Jede Speicherzelle MC enthält ein Tunnel- Magnetwiderstandselement TMR und ein Zugriffselement (einen Zugriffstransistor) ATR, die zwischen die entsprechende Bitleitung BL oder /BL und die Massespannung Vss geschaltet sind. Der Zugriffstransistor ATR wird als Antwort auf die Aktivierung der entsprechenden Wortleitung WL eingeschaltet.
Die Dummy-Wortleitungen DWL1 bzw. DWL2 sind entsprechend den Zeilen der Dummy-Speicherzellen angeordnet. Eine der Dummy- Wortleitung DWL1 entsprechende Dummy-Speicherzellengruppe enthält die Dummy-Magnetwiderstandselemente TMRd und die Dummy-Zugriffselemente (Dummy-Zugriffstransistoren) ATRd, die zwischen die entsprechenden Bitleitungen /BL und die Massespannung Vss geschaltet sind. Das Dummy-Zugriffselement ATRd wird als Antwort darauf, daß die Dummy-Wortleitung DWL1 bei der Auswahl der ungeradzahligen Zeile aktiv wird, eingeschaltet.
Die der Dummy-Wortleitung DWL2 entsprechende Dummy-Speicherzellengruppe enthält die Dummy-Magnetwiderstandselemente TMRd und die Dummy-Zugriffselemente (Dummy-Zugriffstransistoren) ATRd, die zwischen die entsprechenden Bitleitungen BL und die Massespannung Vss geschaltet sind. Das Dummy-Zugriffselement ATRd wird als Antwort darauf, daß die Dummy-Wortleitung DWL2 bei der Auswahl einer geradzahligen Zeile aktiv wird, eingeschaltet.
Jede Dummy-Speicherzelle DMC besitzt einen elektrischen Widerstand Rm gleich (Rmin + (ΔR/2)). Beispielsweise wird das Dummy-Magnetwiderstandselement TMRd von dem Tunnel-Magnetwiderstandselement TMR gebildet, das die dem elektrischen Widerstand Rmin entsprechenden Daten speichert und ähnlich dem der Speicherzelle MC ist, wobei der Widerstand des Dummy- Zugriffselements ATRd im eingeschalteten Zustand um ΔR/2 größer als der des Zugriffstransistors ATR eingestellt ist. Auf diese Weise ist eine Dummy-Speicherzelle DMC gebildet. Alternativ können das Dummy-Zugriffselement ATRd und der Zugriffstransistor ATR ähnliche Widerstände besitzen, wobei das Dummy-Magnetwiderstandselement TMRd mit dem Tunnel-Magnetwiderstandselement TRM, das dem elektrischen Widerstand Rmin entsprechende Daten speichert, und einem festen Widerstand mit einem elektrischen Widerstandswert von ΔR/2 in Serie geschaltet ist. Auf diese Weise kann auch die Dummy-Speicherzelle DMC ausgebildet sein.
Fig. 13 zeigt repräsentativ die Wortleitungen WL1 und WL2 und die Ziffernleitungen DL1 und DL2, die den ersten und zweiten Speicherzellenspalten entsprechen, und die Bitleitungen BLj und /BLj, die der Speicherzellenspalte an der j-ten Stelle entsprechen, sowie die entsprechenden Speicherzellen MC und die entsprechenden Dummy-Speicherzellen DMC.
Ferner ist die Konstruktion gemäß der sechsten Ausführungsform mit Spaltenauswahlgattern CSG, die entsprechend den jeweiligen Speicherzellenspalten angeordnet sind, und mit komplementären Datenbussen DB und /DB, die zur Speichermatrix 10 benachbart sind, versehen. Die Datenbusse DB und /DB bilden das Datenbuspaar DBP.
Das Spaltenauswahlgatter CSG ist zwischen die Enden auf der anderen Seite der Bitleitungen BL und /BL und die Datenbusse DB und /DB geschaltet und wird als Antwort auf die Aktivierung der entsprechenden Spaltenauswahlleitung CSL eingeschaltet. Beispielsweise verbindet das Spaltenauswahlgatter CSGj als Antwort auf die Aktivierung der Spaltenauswahlleitung CSLj die Enden auf der anderen Seite der entsprechenden Bitleitungen BL und /BL mit den Datenbussen DB bzw. /DB.
Eine Datenleseschaltung 110 in der sechsten Ausführungsform enthält eine zwischen der Stromversorgungsspannung Vcc und dem Knoten /No angeordnete Stromquelle 120, die dem Knoten /No einen konstanten Strom Is zuführt, einen zwischen den Knoten /No und den Datenbus /DB geschalteten Transistor 122 und einen zwischen den Knoten /No und die Massespannung Vss geschalteten Stromerfassungswiderstand 124.
Ferner enthält die Datenleseschaltung 110 eine zwischen der Stromversorgungsspannung Vcc und dem Knoten No angeordnete Stromquelle 125, die dem Knoten No den konstanten Strom Is zuführt, einen zwischen den Knoten No und den Datenbus DB geschalteten Transistor 127 und einen zwischen den Knoten No und die Massespannung Vss geschalteten Stromerfassungswiderstand 129. Die Stromerfassungswiderstände 124 und 129 besitzen den gleichen Wert RL des elektrischen Widerstands.
Ferner enthält die Datenleseschaltung 110 einen Spannungsverstärker 130, der eine Spannungsdifferenz zwischen einem der Datenbusse DB und /DB und einer vorgegebenen Referenzspannung Vr verstärkt und eine Rückkopplungsspannung Vfb erzeugt, und einen Spannungsverstärker 140, der eine Spannungsdifferenz zwischen den Knoten No und /No verstärkt und die Lesedaten DOUT erzeugt. Fig. 13 zeigt beispielhaft eine Schaltungskonstruktion, in der eine Eingangsseite des Spannungsverstärkers 130 mit dem Datenbus /DB verbunden ist. Allerdings kann der andere Datenbus DB auf der Eingangsseite des Spannungsverstärkers 130 angeordnet sein. Die vom Spannungsverstärker 130 erzeugte Rückkopplungsspannung Vfb wird an die beiden Gates der Transistoren 122 und 127 angelegt. Die Referenzspannung Vr ist ähnlich wie die Referenzspannung Vref in der ersten Ausführungsform eingestellt.
Vor dem Datenlesen ist jede Wortleitung WL inaktiv, so daß die Bitleitungen BL und /BL von der Speicherzelle MC und von der Dummy-Speicherzelle DMC getrennt sind. Da das Bitleitungs-Vorladesignal BLPR aktiv ist, werden die Bitleitungen BL und /BL auf die Massespannung Vss vorgeladen.
Da jede Spaltenauswahlleitung CSL inaktiv ist, sind die Datenbusse DB und /DB von den Bitleitungen BL und /BL getrennt. Somit klemmt der vom Spannungsverstärker 130 und von den Transistoren 122 und 127 gebildete Datenleitungsspannungs- Klemmabschnitt sowohl den Datenbus DB als auch den Datenbus /DB vor dem Datenlesen auf eine vorgegebene Spannung Vr.
Während des Datenlesens ist das Bitleitungs-Vorladesignal BLPR inaktiv, wobei die Bitleitungen BL und /BL von der Massespannung Vss getrennt sind. Ferner sind die Wortleitung in der ausgewählten Zeile, die Spaltenauswahlleitung in der ausgewählten Spalte und entweder die Dummy-Wortleitung DWL1 oder die Dummy-Wortleitung DWL2 in Übereinstimmung mit der Adressenauswahl aktiviert.
In Übereinstimmung mit den obigen Operationen werden der Datenbus DB und die Bitleitung BL in der ausgewählten Spalte entweder über die ausgewählte Speicherzelle MC oder über die ausgewählte Dummy-Speicherzelle DMC zwischen die Stromversorgungsspannung Vcc und die Massespannung Vss geschaltet. Ähnlich werden der Datenbus /DB und die Bitleitung /BL in der ausgewählten Spalte über die jeweils andere Speicherzelle, d. h. über die ausgewählte Dummy-Speicherzelle DMC oder über die ausgewählte Speicherzelle MC, zwischen die Stromversorgungsspannung Vcc und die Massespannung Vss geschaltet.
Während des Datenlesens klemmt der aus dem Spannungsverstärker 130 und den Transistoren 122 und 127 gebildete Datenleitungsspannungs-Klemmabschnitt ähnlich dem Zustand vor dem Datenlesen sowohl den Datenbus DB als auch den Datenbus /DB auf eine vorgegebene Spannung Vr. Insbesondere können die Datenbusse DB und /DB anhand des Durchgangsstroms der Dummy-Speicherzelle DMC geklemmt werden, wenn der Datenbus /DB mit der Dummy-Speicherzelle DMC verbunden ist.
Dementsprechend erzeugt die Datenleseschaltung 110 zwischen den Durchgangsströmen auf den Datenbussen DB und /DB eine Stromdifferenz, die einer Differenz (ΔR/2) des elektrischen Widerstands zwischen der ausgewählten Speicherzelle MC und der Dummy-Speicherzelle DMC entspricht, während sie einen Zustand behält, in dem die Datenbusse DB und /DB und die Bitleitungen BL und /BL in der ausgewählten Spalte auf die obige vorgegebene Spannung geklemmt sind.
In Übereinstimmung mit der Durchgangsstromdifferenz zwischen den Datenbussen DB und /DB tritt eine Durchgangsstromdifferenz zwischen den Stromerfassungswiderständen 124 und 129 mit dem gleichen elektrischen Widerstand RL auf. In Übereinstimmung damit tritt zwischen den Knoten No und /No die den Ablagedaten der ausgewählten Speicherzelle MC entsprechende Spannungsdifferenz auf. Folglich kann der Spannungsverstärker 130 die Lesedaten DOUT erzeugen, die den Pegel der Ablagedaten der ausgewählten Speicherzelle MC widerspiegeln.
Auch dann, wenn der Datenbus DB mit der Dummy-Speicherzelle DMC verbunden ist, kann anhand der Durchgangsstromdifferenz zwischen der ausgewählten Speicherzelle MC und der Dummy- Speicherzelle DMC eine ähnliche Datenleseoperation ausgeführt werden, ohne daß die Verbindung der Eingangsseite des Spannungsverstärkers 130 mit den Datenbussen DB und /DB geändert wird. Wenn aber das Klemmen der Spannungen auf den Datenbussen DB und /DB eingeschränkt anhand des Durchgangsstroms der Dummy-Speicherzelle DMC ausgeführt werden soll, kann eine Konstruktion verwendet werden, bei der die Verbindung der Eingangsseite des Spannungsverstärkers 1 30 mit den Datenbussen DB und /DB in Übereinstimmung mit der Auswahl der Dummy-Wortleitungen DWL1 und DWL2 geändert werden kann.
Wie oben beschrieben wurde, kann die Datenleseoperation gemäß der Konstruktion der sechsten Ausführungsform ausgeführt werden, während die Spannungen auf den Datenbussen DB und /DB und auf den Bitleitungen BL und /BL in der ausgewählten Spalte grundsätzlich auf den konstanten Pegel geklemmt sind. Somit kann das Datenlesen schnell ausgeführt werden, ohne daß diese Datenleitungen mit verhältnismäßig großen parasitären Kapazitäten geladen und entladen werden.
Insbesondere werden die Datenbusse DB und /DB mit großen parasitären Kapazitäten ähnlich wie während des Datenlesens noch vor dem Datenlesen auf eine vorgegebene Spannung geklemmt. Somit brauchen die Datenbusse DB und /DB auch zu Beginn des Datenlesens nicht geladen und entladen zu werden. Folglich kann die Datenleseoperation ferner schnell ausgeführt werden.
Die Operation des Klemmens der Spannungen auf den Datenbussen DB und /DB kann anhand des Durchgangsstroms der Dummy-Speicherzelle DMC, d. h. anhand eines tatsächlichen elektrischen Widerstands, ausgeführt werden. Somit kann ein Datenlese-Betriebspunkt sichergestellt werden, bei dem die Spannung die maximale Amplitude besitzt, während die durch Schwankungen im Herstellungsprozeß verursachten Schwankungen der elektrischen Widerstandseigenschaften der MTJ-Speicherzellen verfolgt werden können.

Abwandlung der sechsten Ausführungsform

In der obenbeschriebenen Konstruktion der sechsten Ausführungsform sind die Referenzzellen (Dummy-Speicherzellen) in Zeilen und Spalten in der gleichen Matrix wie die normalen MTJ-Speicherzellen angeordnet. Allerdings können die Referenzzellen außerhalb der Speichermatrix angeordnet sein, wobei nun in Verbindung mit einem für eine solche Konstruktion verwendeten Datenlese-Schaltungssystem eine Abwandlung der sechsten Ausführungsform der Erfindung beschrieben wird.
Fig. 14 ist ein Stromlaufplan einer Konstruktion des Datenlese-Schaltungssystems gemäß der Abwandlung der sechsten Ausführungsform.
Wie in Fig. 14 gezeigt ist, enthält die Konstruktion gemäß der Abwandlung der sechsten Ausführungsform die Speichermatrix 10, in der die normalen Speicherzellen MC zur Ausführung der Datenspeicherung in Zeilen und Spalten angeordnet sind.
Entsprechend den Speicherzellenspalten sind jeweils die Bitleitungen BL angeordnet. Entsprechend den Bitleitungen BL sind jeweils die Vorladegatter PG angeordnet. Jedes Vorladegatter PG koppelt als Antwort auf das Bitleitungs-Vorladesignal BLPR einen Endabschnitt der entsprechenden Bitleitung BL mit der Massespannung Vss. Die Speicherzellen MC sind jeweils entsprechend den Kreuzungen zwischen den Wortleitungen WL und den Bitleitungen BL angeordnet. Fig. 14 zeigt repräsentativ vier Speicherzellenspalten, die der ersten und zweiten Speicherzellenzeile und der ersten und zweiten Speicherzellenspalte entsprechen, und außerdem die ihnen entsprechenden Signalleitungsgruppen.
Die Konstruktion gemäß der Abwandlung der sechsten Ausführungsform ist mit zwei Datenbussen DB1 und DB2 versehen. Entsprechend den Datenbussen DB1 und DB2 sind die Vorladegatter DPG1 bzw. DPG2 angeordnet. Die Vorladegatter DPG1 und DPG2 laden die Datenbusse DB1 und DB2 als Antwort auf das Bitleitungs-Vorladesignal BLPR jeweils auf die Massespannung Vss vor.
Anhand der Anzahl der Datenbusse DBB werden die Spaltenauswahlleitungen CSL verwendet, die jeweils für zwei Speicherzellenspalten angeordnet sind. Beispielsweise ist die in Fig. 14 gezeigte Spaltenauswahlleitung CSL1 für die erste und für die zweite Speicherzellenspalte gemeinsam angeordnet, wobei sie auf den H-Pegel aktiviert wird, wenn die erste oder die zweite Speicherzellenspalte ausgewählt wird.
Die entsprechend den Speicherzellenspalten vorgesehenen Spaltenauswahlgatter CG(1), CG(2),. . . koppeln jeweils elektrisch die Enden auf der anderen Seite der Bitleitungen in der ungeradzahlige Spalte mit dem Datenbus DB1 und die Enden auf der anderen Seite der Bitleitungen in den geradzahligen Spalten mit dem Datenbus DB2. Beispielsweise ist die Bitleitung BL1 über das Spaltenauswahlgatter CG(1) elektrisch mit dem Datenbus DB1 gekoppelt, während die Bitleitung BL2 über das Spaltenauswahlgatter CG(2) elektrisch mit dem Datenbus DB2 gekoppelt ist. Jedes Spaltenauswahlgatter CG(1), CG(2),. . . enthält beispielsweise einen N-Kanal-MOS-Transistor. In der folgenden Beschreibung können die Spaltenauswahlgatter CG(1), CG(2),. . . gemeinsam als "Spaltenauswahlgatter CG" bezeichnet werden.
Für jede Gruppe der Speicherzellenspalten, die die gleiche Spaltenauswahlleitung CSL gemeinsam verwenden, ist ein Leseauswahlgatter RCSG angeordnet. Wenn die entsprechende Spaltenauswahlleitung aktiviert wird, verbindet das Leseauswahlgatter RCSG das Gate des Spaltenauswahlgatters CG mit einem Knoten Nb. Beispielsweise verbindet das Leseauswahlgatter RCSG1 jedes der Gates der Spaltenauswahlgatter CG(1) und CG(2) als Antwort auf die Aktivierung der Spaltenauswahlleitung CSL1 mit dem Knoten Nb.
Wenn die entsprechende Spaltenauswahlleitung inaktiv ist, verbindet das Leseauswahlgatter RCSG das Gate des entsprechenden Auswahlgatters CG mit der Massespannung Vss. Dadurch wird jedes der Spaltenauswahlgatter CG, das der nicht ausgewählten Spaltenauswahlleitung entspricht, ausgeschaltet.
Zwischen einen Referenzknoten Nr und die Massespannung Vss ist eine Kopiespeicherzelle RMC geschaltet, die außerhalb der Speichermatrix 10 als Referenzzelle angeordnet ist. Die Kopiespeicherzelle RMC besitzt einen ähnlichen elektrischen Widerstandswert Rm wie die in Fig. 13 gezeigte Dummy-Speicherzelle DMC und enthält ein Kopie-Magnetwiderstandselement TMRr und ein Kopiezugriffselement ATRr, die miteinander in Serie geschaltet sind. Das Kopie-Magnetwiderstandselement TMRr und das Kopiezugriffselement ATRr sind jeweils ähnlich wie das Dummy-Magnetwiderstandselement TMRd und das Dummy- Zugriffselement ATRd in der Dummy-Speicherzelle DMC beschaffen. Das Gate des Kopiezugriffselements ATRr ist auf die Stromversorgungsspannung Vcc festgesetzt und immer eingeschaltet.
Eine Datenleseschaltung 150 gemäß der Abwandlung der sechsten Ausführungsform enthält eine Stromquelle 120, einen Stromerfassungswiderstand 124 und die Spannungsverstärker 130 und 140. Der Spannungsverstärker 130 verstärkt die Spannungsdifferenz zwischen der vorgegebenen Referenzspannung Vr und dem Referenzknoten Nr. der über die Kopiespeicherzelle RMC mit der Massespannung Vss gekoppelt ist, und führt dem Knoten Nb die Gegenkopplungsspannung Vfb zu. Der Transistor 122 ist zwischen den Referenzknoten Nr und den Knoten No geschaltet, und sein Gate empfängt die Rückkopplungsspannung Vfb.
Ferner enthält die Datenleseschaltung 150 eine zwischen der Stromversorgungsspannung Vcc und dem Knoten No angeordnete Stromquelle 165, die dem Knoten /No einen konstanten Strom Is zuführt, einen Auswahlschalter 167, der die Datenbusse DB1 und DB2 wahlweise mit dem Knoten No verbindet, und einen zwischen den Knoten No und die Massespannung Vss geschalteten Stromerfassungswiderstand 169. Die elektrischen Widerstände der Stromerfassungswiderstände 124 und 169 sind auf den gleichen Wert RL eingestellt.
Der Auswahlschalter 167 verbindet einen der Datenbusse DB1 und DB2, der mit der ausgewählten Speicherzelle verbunden ist, als Antwort auf einSteuersignal SWG mit dem Knoten No. Beispielsweise kann das Steuersignal SWG von einem Einbitsignal gebildet werden, das angibt, ob die ausgewählte Speicherzelle zu einer geradzahligen Spalte oder zu einer ungeradzahligen Spalte gehört.
Vor dem Datenlesen ist jede Wortleitung WL und jede Spaltenauswahlleitung inaktiv, während das Bitleitungs-Vorladesignal BLPR aktiv ist. Somit ist jede Bitleitung BL von der Speicherzelle MC getrennt, wobei sie auf die Massespannung Vss vorgeladen wird. Die Datenbusse DB und /DB werden auf die Massespannung Vss vorgeladen.
In der Datenleseoperation wird das Bitleitungs-Vorladesignal BLPR deaktiviert und jede Bitleitung BL und /BL und jeder Datenbus DB1 und DB2 von der Massespannung Vss getrennt. Ferner werden in Übereinstimmung mit der Adressenauswahl die Wortleitung in der ausgewählten Zeile und die Spaltenauswahlleitung in der ausgewählten Spalte wahlweise aktiviert. Der Auswahlschalter 167 verbindet einen der Datenbusse DB1 und DB2 mit dem Knoten No.
In Übereinstimmung damit wird dem Gate des MOS-Transistors, der das Spaltenauswahlgatter CG in der ausgewählten Spalte bildet, ähnlich dem des Transistor 122 die Rückkopplungsspannung Vfb zugeführt, die den Referenzknoten Nr auf die Referenzspannung Vr klemmt. Somit klemmt der Datenleitungsspannungs-Klemmabschnitt, der den Spannungsverstärker 130, den Transistor 122 und das Spaltenauswahlgatter CG in der ausgewählten Spalte enthält, anhand des Durchgangsstroms der Kopiespeicherzelle RMC die Bitleitung in der ausgewählten Spalte auf die vorgegebene Spannung Vr.
In Übereinstimmung damit werden der ausgewählte Datenbus DB1 oder DB2 sowie die Bitleitung BL in der ausgewählten Spalte über die ausgewählte Speicherzelle MC zwischen die Stromversorgungsspannung Vcc und die Massespannung Vss geschaltet. Gleichfalls wird der Referenzknoten über die Kopiespeicherzelle RMC zwischen die Stromversorgungsspannung und die Massespannung Vss geschaltet.
Somit erzeugt die Datenleseschaltung 110 zwischen den Durchgangsströmen des ausgewählten Datenbusses und des Referenzknotens Nr eine Stromdifferenz, die der Differenz (ΔR/2) des elektrischen Widerstands zwischen der ausgewählten Speicherzelle MC und der Kopiespeicherzelle RMC entspricht, während sie einen Zustand aufrechterhält, bei dem der Referenzknoten Nr und die Bitleitung BL in der ausgewählten Spalte auf die obenbeschriebene vorgegebene Spannung geklemmt sind.
In Übereinstimmung mit dem obigen Betrieb erzeugen die Stromerfassungswiderstände 124 und 169 mit dem gleichen elektrischen Widerstand RL zwischen den Knoten No und /No die Spannungsdifferenz, die den Ablagedaten der ausgewählten Speicherzelle MC entspricht. Im Ergebnis kann der Spannungsverstärker 130 ähnlich wie in der sechsten Ausführungsform die Lesedaten DOUT erzeugen.
Wegen der obigen Konstruktionen kann das Datenlesen ähnlich wie in der Datenleseoperation gemäß der sechsten Ausführungsform schnell und genau ausgeführt werden. Da die in Zeilen und Spalten angeordneten Dummy-Speicherzellen DMC durch nur eine Ersatzspeicherzelle RMC ersetzt werden können, kann eine Fläche der Speichermatrix 10 kleiner als in der Konstruktion gemäß der sechsten Ausführungsform sein.
Obgleich die Erfindung ausführlich beschrieben und gezeigt wurde, dient dies selbstverständlich lediglich zur Erläuterung und als Beispiel und soll nicht als Beschränkung verstanden werden, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt sind.

Claims

1. Dünnfilm-Magnetspeichervorrichtung, mit:
mehreren Speicherzellen (MC), deren elektrischer Widerstand magnetisch geschriebenen Ablagedaten entspricht;
ersten und zweiten Datenleitungen (BL, LIO, /BL, /LIO), die komplementär zueinander sind; und
einem Differenzverstärkerabschnitt (60, 60', 60#), der entsprechend einer Differenz zwischen den Durchgangsströmen der ersten und der zweiten Datenleitungen (BL, LIO, /BL, /LIO) das Datenlesen ausführt, wobei
die ersten und zweiten Datenleitungen (BL, LIO, /BL, /LIO) in einer Datenleseoperation über eine ausgewählte Speicherzelle (MC) unter den mehreren Speicherzellen (MC) elektrisch mit einer festen Spannung (Vss) gekoppelt werden, während jeweils eine Referenzzelle (MC#) als Vergleichsziel der ausgewählten Speicherzelle (MC) vorgesehen ist; und
der Differenzverstärkerabschnitt (60, 60', 60#) umfaßt:
eine Stromzufuhrschaltung (63, 64), die zwischen einer Stromversorgungsspannung (Vcc) und einem ersten und einem zweiten Knoten (No, /No) angeordnet ist und dem ersten und dem zweiten Knoten (No, /No) wenigstens in der Datenleseoperation den gleichen Betriebsstrom zuführt, und
eine Stromverstärkerschaltung (61, 62), die den ersten und den zweiten Knoten (No, /No) elektrisch mit den ersten bzw. zweiten Datenleitungen (BL, LIO, /BL, /LIO) koppelt und eine zwischen den ersten und den zweiten Datenleitungen (BL, LIO, /BL, /LIO) auftretende Durchgangsstromdifferenz in eine Spannungsdifferenz zwischen dem ersten und dem zweiten Knoten (No, /No) umsetzt, so daß sowohl die ersten als auch die zweiten Datenleitungen (BL, LIO, /BL, /LIO) auf eine vorgegebene Spannung geklemmt werden können, die nicht höher als eine Referenzspannung (Vref) ist.

2. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß
der Differenzverstärkerabschnitt (60) ferner einen Stromzufuhrtransistor (65) enthält, der zwischen die Stromversorgungsspannung (Vcc) und einen internen Knoten (Nsp) geschaltet ist und in der Datenleseoperation eingeschaltet wird und den Betriebsstrom zuführt;
die Stromzufuhrschaltung (63, 64) einen ersten und einen zweiten Transistor (63, 64) enthält, die zwischen den internen Knoten (Nsp) und den ersten bzw. zweiten Knoten (No, /No) geschaltet sind und deren Gate jeweils mit dem ersten Knoten (No) verbunden ist; und
die Stromverstärkerschaltung (61, 62) enthält:
einen dritten Transistor (61), der zwischen den ersten Knoten (No) und die erste Datenleitung (LIO, BL) geschaltet ist und dessen Gate die Referenzspannung (Vref) empfängt, und einen vierten Transistor (62), der zwischen den zweiten Knoten (/No) und die zweite Datenleitung (/LIO, /BL) geschaltet ist und dessen Gate die Referenzspannung (Vref) empfängt.

3. Dünnfilm-Magnetspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die Referenzspannung (Vref) niedriger als die Stromversorgungsspannung (Vcc) ist.

4. Dünnfilm-Magnetspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die Stromzufuhrschaltung (63, 64) dem ersten und dem zweiten Knoten (No, /No) den Betriebsstrom schon vor dem Datenlesen zuführt.

5. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß
die Stromzufuhrschaltung (63, 64) einen ersten und einen zweiten Transistor (61, 62) enthält, die zwischen die Stromversorgungsspannung (Vcc) und den ersten bzw. den zweiten Knoten (No, /No) geschaltet sind und deren Gate jeweils mit dem ersten Knoten (No) verbunden ist; und
die Stromverstärkerschaltung (61, 62) enthält:
einen dritten Transistor (63), der zwischen den ersten Knoten (No) und die erste Datenleitung (LIO, BL) geschaltet ist und dessen Gate die Referenzspannung (Vref) empfängt, und
einen vierten Transistor (64), der zwischen den zweiten Knoten (/No) und die zweite Datenleitung (/LIO, /BL) geschaltet ist und dessen Gate die Referenzspannung (Vref) empfängt.

6. Dünnfilm-Magnetspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß
die feste Spannung (Vss) der Massespannung (Vss) entspricht; und
die Dünnfilm-Magnetspeichervorrichtung eine Entzerrschaltung (EQG, 50) umfaßt, die sowohl die erste als auch die zweite Datenleitung (BL, LIO, /BL, /LIO) vor dem Datenlesen auf die Massespannung (Vss) einstellt.

7. Dünnfilm-Magnetspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß
die mehreren Speicherzellen (MC) in mehrere Speicherblöcke (MB(0)-MB(n)) unterteilt sind;
der Differenzverstärkerabschnitt (60, 60', 60#) und die ersten und zweiten Datenleitungen (LIO, /LIO) für jeden der Speicherblöcke (MB(0)-MB(n)) vorgesehen sind; und
die Dünnfilm-Magnetspeichervorrichtung ferner umfaßt:
eine erste und eine zweite globale Datenleitung (GIO, /GIO), die komplementär zueinander sind und für die mehreren Speicherblöcke (MB(0)-MB(n)) gemeinsam vorgesehen sind,
einen globalen Stromzufuhrabschnitt (91), der zwischen der ersten Spannung (Vcc, Vss) und der ersten und der zweiten globalen Datenleitung (GIO, /GIO) vorgesehen ist und der ersten und der zweiten globalen Datenleitung (GIO, /GIO) den gleichen Strom zuführt,
mehrere erste Datensendeschaltungen (80), die jeweils für die Speicherblöcke (MB(0)-MB(n)) vorgesehen sind und jeweils die erste globale Datenleitung (GIO) mit einem Strom, der einer Spannung an dem ersten Knoten (No) in dem entsprechenden Differenzverstärkerabschnitt (60, 60', 60#) entspricht, auf eine zweite Spannung (Vss, Vcc) ansteuern,
mehrere zweite Datensendeschaltungen (85), die jeweils für die Speicherblöcke (MB(0)-MB(n)) vorgesehen sind und jeweils die zweite globale Datenleitung (/GIO) mit einem Strom, der einer Spannung an dem zweiten Knoten (/No) in dem entsprechenden Differenzverstärkerabschnitt (60, 60n, 60#) entspricht, auf die zweite Spannung (Vss, Vcc) ansteuern, und
einen Spannungsverstärker (92), der eine Spannungsdifferenz zwischen der ersten und der zweiten globalen Datenleitung (GIO, /GIO) verstärkt und die Ausgangsdaten (DOUT) erzeugt.

8. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß jeder Differenzverstärkerabschnitt (60, 60', 60#) und jede erste und zweite Datensendeschaltung (80, 85) arbeitet, wenn der entsprechende Speicherblock (MB) ausgewählt ist.

9. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß
die Differenzverstärkerabschnitte (60, 60', 60#) in allen Speicherblöcken (MB(0)-MB(n)) parallel arbeiten, und
die erste und die zweite Datensendeschaltung (80, 85) in einem Speicherblock (MB(0)-MB(n)), der aus den mehreren Speicherblöcken (MB(0)-MB(n)) aufeinanderfolgend ausgewählt wird, arbeitet.

10. Dünnfilm-Magnetspeichervorrichtung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß
die erste und die zweite Spannung der Stromversorgungsspannung (Vcc) bzw. einer Massespannung (Vss) entspricht,
jede der ersten Datensendeschaltungen (80) einen ersten N-Kanal-Feldeffekttransistor (81) enthält, der zwischen die erste globale Datenleitung (GIO) und die Massespannung (Vss) geschaltet ist dessen Gate mit dem entsprechenden ersten Knoten (No) verbunden ist, und
jede der zweiten Datensendeschaltungen (85) einen zweiten N-Kanal-Feldeffekttransistor (86) enthält, der zwischen die zweite globale Datenleitung (/GIO) und die Massespannung (Vss) geschaltet ist und dessen Gate mit dem entsprechenden zweiten Knoten (/No) verbunden ist.

11. Dünnfilm-Magnetspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß
die mehreren Speicherzellen (MC) in Zeilen und Spalten angeordnet sind;
die ersten und zweiten Datenleitungen (BL, /BL) komplementären Bitleitungen entsprechen, die in jeder Speicherzellenspalte angeordnet sind;
der Differenzverstärkerabschnitt (60, 60', 60#) in jeder Speicherzellenspalte als Leseverstärker (SA) angeordnet ist;
die Dünnfilm-Magnetspeichervorrichtung umfaßt:
eine erste und eine zweite globale Datenleitung (GIO, /GIO), die komplementär zueinander sind und gemeinsam für die mehreren Speicherblöcke (MB(0)-MB(n)) vorgesehen sind,
einen globalen Stromzufuhrabschnitt (91), der zwischen der ersten Spannung (Vcc, Vss) und der ersten und der zweiten globalen Datenleitung (GIO, /GIO) vorgesehen ist und der ersten und der zweiten globalen Datenleitung (GIO, /GIO) den gleichen Strom zuführt,
mehrere erste Datensendeschaltungen (80), die jeweils für die Speicherzellenspalten vorgesehen sind und jeweils die erste globale Datenleitung (GIO) mit einem Strom, der einer Spannung an dem ersten Knoten (No) in dementsprechenden Differenzverstärkerabschnitt (60, 60', 60#) entspricht, auf eine zweite Spannung (Vss, Vcc) ansteuern,
mehrere zweite Datensendeschaltungen (85), die jeweils für die Speicherzellenspalten vorgesehen sind und jeweils die zweite globale Datenleitung (/GIO) mit einem Strom, der einer Spannung an dem zweiten Knoten (/No) in dem entsprechenden Differenzverstärkerabschnitt (60, 60', 60#) entspricht, auf die zweite Spannung ansteuern, und
einen Spannungsverstärker (92), der eine Spannungsdifferenz zwischen der ersten und der zweiten globalen Datenleitung (GIO, /GIO) verstärkt und die Lesedaten erzeugt.

12. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß
die mehreren Speicherzellen (MC) in Zeilenrichtung in ein erstes und in ein zweites Gebiet (10L, 10R) unterteilt sind,
der Differenzverstärkerabschnitt (60, 60', 60#) zwischen dem ersten und dem zweiten Gebiet (10L, 10R) angeordnet ist, und
die Dünnfilm-Magnetspeichervorrichtung ferner Verbindungsschalter (BSWL, BSWR) umfaßt, die für jede Speicherzellenspalte vorgesehen sind und die ersten und zweiten Datenleitungen (BL, /BL) entweder in dem ersten oder in dem zweiten Gebiet (10L, 10R) von dem entsprechenden ersten bzw. zweiten Knoten (No, /No) elektrisch trennen.

13. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 11 oder 12, gekennzeichnet durch
Spaltenauswahlleitungen (CSL), die jeweils für die Speicherzellenspalten angeordnet sind und die Ergebnisse der Spaltenauswahl an die entsprechende erste und zweite Datensendeschaltung (80, 85) übertragen, wobei
die ersten und die zweiten Datenleitungen (BL, /BL) und die erste und zweite globale Datenleitung (GIO, /GIO) in Spaltenrichtung angeordnet sind, und
die Spaltenauswahlleitung (CSL) in Zeilenrichtung angeordnet ist.

14. Dünnfilm-Magnetspeichervorrichtung nach einem vorangehenden Anspruch, dadurch gekennzeichnet, daß die Stromzufuhrschaltung (63, 64) enthält:
eine erste Stromspiegelschaltung (63, 64), die dem ersten Knoten (No) und einem dritten Knoten den gleichen Strom zuführt, und
eine zweite Stromspiegelschaltung (63#, 64#), die dem zweiten Knoten (/No) und einem vierten Knoten den gleichen Strom zuführt; und
die Stromverstärkerschaltung (61, 62) enthält:
eine erste Umsetzschaltung (61, 61#), die zwischen dem ersten und dem vierten Knoten und der ersten Datenleitung (BL, LIO) vorgesehen ist und gemäß dem Durchgangsstrom der ersten Datenleitung (BL, LIO) an dem ersten Knoten (No) eine Spannung erzeugt, und
eine zweite Umsetzschaltung (62, 62#), die zwischen dem zweiten und dem dritten Knoten und der zweiten Datenleitung (/BL, /LIO) vorgesehen ist und gemäß dem Durchgangsstrom der zweiten Datenleitung (/BL, /LIO) an dem zweiten Knoten (/No) eine Spannung erzeugt.

15. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß
die erste Stromspiegelschaltung (63, 64) einen ersten und einen zweiten Transistor (63, 64) enthält, die zwischen die Stromversorgungsspannung (Vcc) und den ersten bzw. den dritten Knoten geschaltet sind und deren Gate jeweils mit dem dritten Knoten verbunden ist,
die zweite Stromspiegelschaltung (63#, 64#) einen dritten und einen vierten Transistor (63#, 64#) enthält, die zwischen die Stromversorgungsspannung (Vcc) und den zweiten bzw. den vierten Knoten geschaltet sind und deren Gate mit dem vierten Knoten verbunden ist,
die erste Umsetzschaltung (61, 61#) einen fünften und einen sechsten Transistor (61, 61#) enthält, die zwischen den ersten bzw. den vierten Knoten und die erste Datenleitung (BL, LIO) geschaltet sind und deren Gate jeweils die Referenzspannung (Vref) empfängt, und
die zweite Umsetzschaltung (62, 62#) einen siebenten und einen achten Transistor (62, 62#) enthält, die zwischen den zweiten bzw. den dritten Knoten und die zweite Datenleitung (/BL, /LIO) geschaltet sind und deren Gate jeweils die Referenzspannung (Vref) empfängt.

16. Dünnfilm-Magnetspeichervorrichtung, mit:
mehreren Speicherzellen (MC), die jeweils gemäß magnetisch geschriebenen Ablagedaten einen ersten oder einen zweiten elektrischen Widerstand (Rmax, Rmin) besitzen,
einer Referenzzelle (TMRd, TMRr), deren elektrischer Widerstand zwischen dem ersten und dem zweiten elektrischen Widerstand (Rmax, Rmin) liegt und die wenigstens in einer Datenleseoperation zwischen die erste und die zweite Spannung (Vcc, Vss) geschaltet wird;
einer ersten Datenleitung (DB, /DB, DB1, DB2), die in der Datenleseoperation über eine ausgewählte Speicherzelle (MC), die einer ausgewählten Adresse entspricht, zwischen die erste und die zweite Spannung (Vcc, Vss) geschaltet wird; und
einer Datenleseschaltung (110, 150), die vorgesehen ist, um entsprechend einer Differenz zwischen den Durchgangsströmen der ausgewählten Speicherzelle (MC) und der Referenzzelle (TMRd, TMRr) das Datenlesen auszuführen, wobei
die Datenleseschaltung (110, 150) einen Datenleitungsspannungs-Klemmabschnitt (122, 127, 130) enthält, der in der Datenleseoperation die erste Datenleitung (DB, /DB, DB1, DB2) anhand des Durchgangsstroms der Referenzzelle (TMRd, TMRr) auf eine vorgegebene Spannung (Vr) klemmt.

17. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß der Datenleitungsspannungs-Klemmabschnitt (122, 127, 130, CG) die erste Datenleitung (DB1) vor dem Datenlesen auf die vorgegebene Spannung (Vr) klemmt.

18. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 16, gekennzeichnet durch
eine zweite Datenleitung (/DB, DB), die Daten überträgt und komplementär zu der ersten Datenleitung (DB, /DB) ist, wobei
die zweite Datenleitung (/DB, DB) in der Datenleseoperation über die Referenzzelle (TMRd) zwischen die erste und die zweite Spannung (Vcc, Vss) geschaltet wird; wobei
die Datenleseschaltung (110, 150) enthält:
einen ersten Stromzufuhrabschnitt (125), der zwischen der ersten Spannung (Vcc) und dem ersten Knoten (No) angeordnet ist und dem ersten Knoten (No) einen konstanten Strom zuführt, und
einen zweiten Stromzufuhrabschnitt (120), der zwischen der ersten Spannung (Vcc) und dem zweiten Knoten (/No) angeordnet ist und dem zweiten Knoten (/No) den konstanten Strom zuführt,
der Datenleitungsspannungs-Klemmabschnitt (122, 127, 130) enthält:
einen ersten Stromsteuerabschnitt (127), der zwischen dem ersten Knoten (No) und einer vorgegebenen Datenleitung (DB, /DB) der ersten und der zweiten Datenleitung (DB, /DB) angeordnet ist und einen Durchgangsstrom der einen Datenleitung (DB, /DB) in der Weise steuert, daß eine Spannung auf der einen Datenleitung (DB, /DB) auf die vorgegebene Spannung (Vr) geklemmt wird, und
einen zweiten Stromsteuerabschnitt (122), der zwischen dem zweiten Knoten (/No) und der anderen Datenleitung (/DB, DB) der ersten und der zweiten Datenleitung (DB, /DB) angeordnet ist und einen Durchgangsstrom der anderen Datenleitung (/DB, DB) in der Weise steuert, daß eine Spannung auf der einen Datenleitung (DB, /DB) auf die vorgegebene Spannung (Vr) geklemmt wird; und
die Datenleseschaltung (110, 150) ferner einen Spannungsumsetzabschnitt (124, 129, 140) enthält, der eine Durchgangsstromdifferenz zwischen der ersten und der zweiten Datenleitung (DB, /DB) in eine Spannungsdifferenz umsetzt.

19. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 16 oder 17, dadurch gekennzeichnet, daß
die Datenleseschaltung (110, 150) ferner enthält:
einen ersten Stromzufuhrabschnitt (120), der zwischen der ersten Spannung (Vcc) und dem ersten Knoten (/No) angeordnet ist und dem ersten Knoten (/No) einen konstanten Strom zuführt, und
einen zweiten Stromzufuhrabschnitt (165), der zwischen der ersten Spannung (Vcc) und dem zweiten Knoten (No) angeordnet ist und dem zweiten Knoten (No) den konstanten Strom zuführt;
der Datenleitungsspannungs-Klemmabschnitt (122, 127, 130) enthält:
einen Referenzknoten (Nr), der über die Referenzzelle (TMRd, TMRr) mit der zweiten Spannung (Vss) verbunden ist, einen ersten Stromsteuerabschnitt (122), der zwischen dem ersten Knoten (/No) und dem Referenzknoten (Nr) angeordnet ist und einen Durchgangsstrom des Referenzknotens (Nr) in der Weise steuert, daß eine Spannung an dem Referenzknoten (Nr) auf die vorgegebene Spannung (Vr) geklemmt wird, und
einen zweiten Stromsteuerabschnitt (CG), der zwischen dem zweiten Knoten (No) und der ersten Datenleitung (DB1, DB2) angeordnet ist und einen Durchgangsstrom der ersten Datenleitung (DB1, DB2) in der Weise steuert, daß eine Spannung an dem Referenzknoten (Nr) auf die vorgegebene Spannung (Vr) geklemmt wird; und
die Datenleseschaltung (110, 150) ferner einen Stromdifferenz-Erfassungsabschnitt (124, 169, 140) enthält, der eine Durchgangsstromdifferenz zwischen der ersten Datenleitung (DB1, DB2) und dem Referenzknoten (Nr) in eine Spannungsdifferenz umsetzt.

20. Dünnfilm-Magnetspeichervorrichtung nach Anspruch 19, dadurch gekennzeichnet, daß
der Datenleitungsspannungs-Klemmabschnitt (122, 127, 130) ferner einen Spannungsverstärker (130) enthält, der eine Rückkopplungsspannung erzeugt, die einer Spannungsdifferenz zwischen der Spannung an dem Referenzknoten (Nr) und der vorgegebenen Spannung an einem dritten Knoten (Nb) entspricht,
der erste Stromsteuerabschnitt (122) einen ersten Transistor (122) enthält, der zwischen den ersten Knoten (/No) und den Referenzknoten (Nr) geschaltet ist und dessen Gate die Rückkopplungsspannung empfängt,
der zweite Stromsteuerabschnitt (CG) einen zweiten Transistor (CG) enthält, der die erste Datenleitung (DB1, DB2) in Übereinstimmung mit den Ergebnissen der Adressenauswahl elektrisch mit der ausgewählten Speicherzelle (MC) verbindet, und
das Gate des zweiten Transistors (CG) die Rückkopplungsspannung empfängt.