DE10255683A1 - Magnetische Dünnfilmspeichervorrichtung mit einer Dummyzelle als Datenlesereferenz - Google Patents

Magnetische Dünnfilmspeichervorrichtung mit einer Dummyzelle als Datenlesereferenz

Info

Publication number
DE10255683A1
DE10255683A1 DE10255683A DE10255683A DE10255683A1 DE 10255683 A1 DE10255683 A1 DE 10255683A1 DE 10255683 A DE10255683 A DE 10255683A DE 10255683 A DE10255683 A DE 10255683A DE 10255683 A1 DE10255683 A1 DE 10255683A1
Authority
DE
Germany
Prior art keywords
dummy
data
cell
voltage
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10255683A
Other languages
English (en)
Inventor
Hiroaki Tanizaki
Hideto Hidaka
Takaharu Tsuji
Tsukasa Ooishi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Engineering Co Ltd, Mitsubishi Electric Corp filed Critical Mitsubishi Electric Engineering Co Ltd
Publication of DE10255683A1 publication Critical patent/DE10255683A1/de
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2281—Timing of a read operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

Normale Speicherzellen (MC) und Dummyzellen (DMC) sind in einem Speicherfeld (10) fortlaufend angeordnet. Im Datenlesebetrieb werden eine erste und eine zweite Datenleitung (LIO, LIOr) jeweils mit der ausgewählten Speicherzelle und der Dummyzelle verbunden, und es werden Betriebsströme eines Differenzverstärkers (60) zugeführt. Zwischen den durch die erste und zweite Datenleitung (LIO, LIOr) fließenden Strömen ist, entsprechend einem Unterschied zwischen einer ersten und zweiten von Spannungserzeugeabschnitten (55, 56) bereitgestellten Steuerspannung (Vofd, Vofr), ein Offset bereitgestellt und ein Referenzstrom (Iref), der durch die Dummyzelle fließt, ist auf einen Pegel eingestellt, der zwischen zwei dem Speicherdatenwert entsprechenden Pegeln eines Datenlesestroms (Idat) liegt, der durch die ausgewählte Speicherzelle fließt.

Description

  • Die vorliegende Erfindung bezieht sich auf eine magnetische Dünnfilm-Speichervorrichtung, und besonders auf eine magnetische Dünnfilm-Speichervorrichtung, die Speicherzellen mit magnetischen Tunnelübergängen (MTJs = Magnetic Tunnel Junctions) aufweist.
  • Eine MRAM-Vorrichtung (Magnetic Random Access Memory = Magnetischer Direktzugriffspeicher) zieht als eine Speichervorrichtung, die in der Lage ist, mit geringem Leistungsverbrauch Daten auf nichtflüchtige Weise zu speichern, Aufmerksamkeit auf sich. Die MRAM-Vorrichtung ist eine Speichervorrichtung, in der eine Mehrzahl von magnetischen Dünnfilmelementen zum nichtflüchtigen Speichern von Daten in einer integrierten Halbleiterschaltung ausgebildet ist, und auf jedes dieser magnetischen Dünnfilmelementen ist ein Direktzugriff erlaubt.
  • Insbesondere wurde in den letzten Jahren angekündigt, dass durch die Verwendung magnetischer Dünnfilmelemente mit magnetischen Tunnelübergängen als Speicherzellen die Leistungsfähigkeit einer MRAM-Vorrichtung beträchtlich verbessert werden kann. Die MRAM-Vorrichtung, die Speicherzellen mit magnetischen Tunnelübergängen beinhaltet, ist in der technischen Literatur veröffentlicht wie z. B. in "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Februar 2000, "Nonvolatile RAM based an Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Februar 2000, und "A 256 kb 3.0 V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Februar 2001.
  • Fig. 30 ist eine schematische Darstellung des Aufbaus einer Speicherzelle mit magnetischem Tunnelübergang (im folgenden gelegentlich einfach als "MTJ-Speicherzelle" bezeichnet). Wie in Fig. 30 dargestellt beinhaltet eine MTJ-Speicherzelle ein magnetoresistives Tunnelelement TMR, dessen elektrischer Widerstandswert sich entsprechend dem Datenpegel der magnetisch geschriebenen Speicherdaten ändert, und einen Zugriffstransistor ATR. Der Zugriffstransistor ATR ist zwischen einer Bitleitung BL und einer Sourcespannungsleitung SRL angeordnet und mit dem magnetoresistiven Tunnelelement TMR in Reihe geschaltet. Typischerweise wird der Zugriffstransistor ATR aus einem auf einem Halbleitersubstrat angeordneten Feldeffekttransistor gebildet.
  • Für die MTJ-Speicherzelle beinhaltet die Vorrichtung eine Bitleitung BL und eine Ziffernleitung DL zum Führen jeweils eines Datenschreibstroms in unterschiedlichen Richtungen während eines Datenschreibvorgangs, eine Wortleitung WL zum Anweisen des Datenlesens sowie eine Sourcespannungsleitung SRL zum Herunterziehen des magnetoresistiven Tunnelelements auf eine vorbestimmte Spannung (z. B. Massespannung) während eines Datenlesevorgangs. Im Datenlesebetrieb ist das magnetoresistive Tunnelelement TMR entsprechend dem Einschalten des Zugriffstransistors ATR elektrisch zwischen die Sourcespannungsleitung SRL und die Bitleitung BL geschaltet.
  • Fig. 31 ist eine konzeptionelle Darstellung, die den Datenschreibbetrieb in die MTJ-Speicherzelle veranschaulicht. Wie in Fig. 31 dargestellt weist das magnetoresistive Tunnelelement TMR eine ferromagnetische Schicht FL mit einer festen und gleichförmigen Magnetisierungsrichtung auf (im folgenden gelegentlich einfach als "feste magnetische Schicht" bezeichnet), und eine ferromagnetische Schicht VL, die in einer Richtung magnetisiert ist, die einem von außen angelegten Magnetfeld entspricht (im folgenden gelegentlich einfach als "freie magnetische Schicht" bezeichnet). Zwischen der festen magnetischen Schicht FL und der freien magnetischen Schicht VL ist eine Tunnelbarriere TB (Tunnelschicht) aus einer Isolierschicht ausgebildet. Entsprechend dem Schreibdatenpegel ist die freie magnetische Schicht VL entweder in dieselbe Richtung magnetisiert wie die feste magnetische Schicht FL oder in die entgegengesetzte Richtung. Die feste magnetische Schicht FL, die Tunnelbarriere TB und die freie magnetische Schicht VL bilden einen magnetischen Tunnelübergang.
  • Der elektrische Widerstandswert des magnetoresistiven Tunnelelements TMR ändert sich entsprechend der Beziehung zwischen der jeweiligen Magnetisierungsrichtung der festen magnetischen Schicht FL und der freien magnetischen Schicht VL. Genauer gesagt: Der elektrische Widerstandswert des magnetoresistiven Tunnelelements TMR erreicht einen Minimalwert Rmin, wenn die Magnetisierungsrichtungen der festen magnetischen Schicht FL und der freien magnetischen Schicht VL gleich (parallel) zueinander sind. Wenn ihre Magnetisierungsrichtungen entgegengesetzt (antiparallel) zueinander sind, nimmt der elektrische Widerstandswert einen Maximalwert Rmax an.
  • In dem Datenschreibbetrieb ist die Lesewortleitung RWL deaktiviert und der Zugriffstransistor ATR ausgeschaltet. In diesem Zustand werden der Bitleitung BL und der Ziffernleitung DL die Datenschreibströme zum Magnetisieren der freien magnetischen Schicht VL mit einer dem Schreibdatenpegel entsprechenden Richtung zugeführt.
  • Fig. 32 ist eine konzeptionelle Darstellung, die den Zusammenhang zwischen dem Datenschreibstrom und der Magnetisierungsrichtung des magnetoresistiven Tunnelelements TMR im Datenschreibbetrieb in die MTJ-Speicherzelle veranschaulicht. In Fig. 32 bezeichnet die Abszisse H(EA) ein Magnetfeld, das an die freie magnetische Schicht VL des magnetoresistiven Tunnelelements TMR entlang einer leicht zu magnetisierenden Achse (EA) angelegt ist. Die Ordinate H(HA) bezeichnet ein Magnetfeld, das an die freie magnetische Schicht VL entlang einer schwer zu magnetisierenden Achse (HA) angelegt ist. Die Magnetfelder H(EA) und H(HA) entsprechen zwei Magnetfeldern, die jeweils durch die in der Bitleitung BL und in der Ziffernleitung DL fließenden Ströme erzeugt werden.
  • In der MTJ-Speicherzelle liegt die feste Magnetisierungsrichtung der festen magnetischen Schicht FL parallel zu der leicht zu magnetisierenden Achse der freien magnetischen Schicht VL. Die freie magnetische Schicht VL ist in Richtung der leicht zu magnetisierenden Achse magnetisiert, und zwar in Abhängigkeit von dem Speicherdatenpegel ("1" bzw. "0") entweder in dieselbe (parallele) Richtung wie die feste magnetische Schicht FL oder in die entgegengesetzte (antiparallele) Richtung. Die MTJ- Speicherzelle kann entsprechend den zwei Magnetisierungsrichtungen der freien magnetischen Schicht VL 1-Bit-Daten ("1" bzw. "0") zu speichern.
  • Die Magnetisierungsrichtung der freien magnetischen Schicht VL kann nur dann neu geschrieben werden, wenn die Summe der angelegten Magnetfelder H(EA) und H(HA) den Bereich außerhalb einer in Fig. 32 dargestellten Asteroidenkennlinie erreicht. Daher ändert sich die Magnetisierungsrichtung der freien magnetischen Schicht VL nicht, wenn die daran angelegten Datenschreibmagnetfelder einem Bereich innerhalb der Asteroidenkennlinie entsprechen.
  • Wie aus der Asteroidenkennlinie ersichtlich kann der Magnetisierungsschwellwert, der zum Ändern der Magnetisierungsrichtung entlang der leicht zu magnetisierenden Achse erforderlich ist, durch Anlegen eines Magnetfelds entlang der schwer zu magnetisierenden Achse an die freie magnetische Schicht VL verringert werden.
  • Wenn der Arbeitspunkt des Datenschreibbetriebs z. B. wie in Fig. 32 dargestellt festgelegt ist, wird das Datenschreibmagnetfeld in der als Datenschreibziel ausgewählten MTJ- Speicherzelle so festgelegt, dass das Datenschreibmagnetfeld in der leicht zu magnetisierenden Richtung eine Stärke HWR hat. Somit wird der Wert des Datenschreibstroms, der in der Bitleitung BL bzw. in der Ziffernleitung DL fließt, so festgelegt, dass er einen Wert annimmt, mit dem das Datenschreibmagnetfeld HWR erzeugt werden kann. Im Allgemeinen wird das Datenschreibmagnetfeld HWR dargestellt durch eine Summe einer Schaltmagnetfeldstärke HSW, die zum Umschalten der Magnetisierungsrichtung erforderlich ist, und einer Reserve ΔH. Es wird also durch den folgenden Ausdruck dargestellt: HWR = HSW + ΔH.
  • Um den Speicherdatenwert der MTJ-Speicherzelle, d. h. die Magnetisierungsrichtung des magnetoresistiven Tunnelelements TMR zu überschreiben, muss sowohl der Ziffernleitung DL als auch der Bitleitung BL ein Datenschreibstrom mit mindestens einem vorbestimmten Pegel zugeführt werden. Die freie magnetische Schicht VL in dem magnetoresistiven Tunnelelement TMR wird somit entsprechend der Richtung des Datenschreibmagnetfelds entlang der leicht zu magnetisierenden Achse (EA) entweder in dieselbe (parallele) Richtung magnetisiert wie die feste magnetische Schicht FL oder in die entgegengesetzte (antiparallele) Richtung. Die einmal in das magnetoresistive Tunnelelement TMR geschriebene Magnetisierungsrichtung, d. h. der Speicherdatenwert der MTJ-Speicherzelle, wird auf nichtflüchtige Weise gehalten, bis ein weiterer Datenschreibvorgang durchgeführt wird.
  • Fig. 33 ist eine konzeptionelle Darstellung, die den Datenlesebetrieb aus der MTJ-Speicherzelle veranschaulicht. Wie in Fig. 33 dargestellt, wird im Datenlesebetrieb der Zugriffstransistor ATR als Reaktion auf eine Aktivierung der Lesewortleitung RWL eingeschaltet. Dadurch wird das elektrisch mit der Bitleitung BL verbundene magnetoresistive Tunnelelement TMR zu der vorbestimmten Spannung Vss (Massespannung) heruntergezogen.
  • In diesem Zustand wird die Bitleitung BL zu einer anderen vorbestimmte Spannung heraufgezogen, wodurch ein Strompfad, der die Bitleitung BL und das magnetoresistive Tunnelelement TMR beinhaltet, entsprechend dem elektrischen Widerstandswert des magnetoresistiven Tunnelelements TMR, d. h. entsprechend dem Speicherdatenwert der MTJ-Speicherzelle, einen Speicherzellenstrom Icell führt. Dieser Speicherzellenstrom Icell wird z. B. mit einem vorbestimmten Referenzstrom verglichen, wodurch der Speicherdatenwert aus der MTJ-Speicherzelle ausgelesen werden kann.
  • Wie oben beschrieben ändert sich der elektrische Widerstandswert des magnetoresistiven Tunnelelements TMR entsprechend der Magnetisierungsrichtung, die durch ein daran angelegtes Datenschreibmagnetfeld überschrieben werden kann. Dementsprechend kann durch Einführen eines Bezugs zwischen den elektrischen Widerstandswerten Rmax und Rmin des magnetoresistiven Tunnelelements TMR und den Speicherdatenpegeln "0" und "1" nichtflüchtiges Datenspeichern verwirklicht werden.
  • Wie oben beschrieben führt die MRAM-Vorrichtung eine Datenspeicherung durch, indem sie den Unterschied zwischen den Übergangswiderständen (ΔR = Rmax-Rmin) des magnetoresistiven Tunnelelements TMR verwendet, der einem Unterschied der Speicherdatenpegel entspricht. So wird auf der Grundlage der Erfassung des durch die ausgewählte Speicherzelle fließenden Stroms Icell ein Datenlesevorgang durchgeführt.
  • Im allgemeinen wird unabhängig von den normalen MTJ- Speicherzellen, die für das Ausführen des Datenspeicherns verwendet werden, eine Referenzzelle zum Erzeugen eines Referenzstroms verwendet, der mit dem Speicherzellenstrom verglichen werden soll. Der durch die Referenzzelle erzeugte Referenzstrom ist so entworfen, dass er einen Wert annimmt, der zwischen zwei Werten des Speicherzellenstroms Icell liegt, die jeweils den zwei elektrischen Widerstandswerten Rmax und Rmin der MTJ- Speicherzelle entsprechen.
  • Genauer gesagt muss die Referenzzelle so hergestellt werden, dass sie einen elektrischen Widerstandswert aufweist, der zwischen den elektrischen Widerstandswerten Rmax und Rmin liegt. Zum Erreichen solcher elektrischer Widerstandswerte sind jedoch spezielle Entwurfs- und Herstellungsverfahren erforderlich. Das Verkompliziert den Aufbau der Referenzzelle, so dass eine Chipfläche ansteigen kann und dass ein Betriebs- bzw. Verarbeitungsspielraum eines Speicherzellenfeldes kleiner werden kann.
  • Insbesondere wird in einem Aufbau, der solche Dummyzellen in einem Bereich beinhaltet, der von dem Bereich der normalen Speicherzellen verschieden ist, ein die Dummyzelle beinhaltender Strompfad in einem Bereich gebildet, der abseits von einem Bereich liegt, in dem ein Strompfad gebildet wird, der die normale MTJ-Speicherzelle beinhaltet, die als Zugriffsziel ausgewählt ist. Daher können Einflüsse von Störungen und ähnlichem ansteigen und den Lesespielraum im Datenlesebetrieb einschränken.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, einen Aufbau einer magnetischen Dünnfilmspeichervorrichtung bereitzustellen, mit dem ein Datenlesevorgang unter Verwendung einer Referenzzelle (Dummyzelle) ausgeführt werden kann, die ähnlich wie eine normale MTJ-Speicherzelle entworfen und hergestellt wird.
  • Die Aufgabe wird gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 1.
  • Zusammengefasst beinhaltet die magnetische Dünnfilmspeichervorrichtung eine Mehrzahl von Speicherzellen, eine Dummyzelle, eine erste und eine zweite Datenleitung, einen Differenzverstärkerabschnitt und eine erste Offsetabgleichschaltung. Von der Mehrzahl von Speicherzellen ist jede so aufgebaut, dass sie einen elektrischen Widerstandswert aufweist, der einer Magnetisierungsrichtung entspricht, und in einer dem Datenspeicherwert entsprechenden Richtung magnetisiert ist. Die Dummyzelle hat einen ähnlichen Aufbau und eine ähnliche Form wie die Speicherzelle und ist im Voraus in einer Richtung magnetisiert, die einem vorbestimmten Datenspeicherwert entspricht. Von der ersten und der zweiten Datenleitung ist im Datenlesebetrieb jeweils die eine über die aus der Mehrzahl von Speicherzellen ausgewählte Speicherzelle und die andere über die Dummyzelle mit einer festen Spannung verbunden. Der Differenzverstärkerabschnitt liest den Speicherdatenwert aus auf der Grundlage eines Vergleichs zwischen den elektrischen Widerstandswerten der ausgewählten Speicherzelle und der Dummyzelle. Der Differenzverstärkerabschnitt beinhaltet eine Stromversorgungsschaltung mit einem ersten und einem zweiten Transistor, die jeweils elektrisch zwischen eine Betriebsspannung und einen ersten bzw. einen zweiten Leseknoten geschaltet sind und deren Gateanschlüsse entweder mit dem ersten oder mit dem zweiten Leseknoten verbunden sind, und eine Stromverstärkerschaltung mit einem dritten und einem vierten Transistor, die jeweils elektrisch zwischen die erste bzw. zweite Datenleitung und den ersten bzw. zweiten Leseknoten geschaltet sind. Die erste Offsetabgleichschaltung führt den Gateanschlüssen des dritten und des vierten Transistors eine erste und eine zweite Offsetsteuerspannung zu. Der Differenzverstärkerabschnitt stellt bei Bedarf einen ersten Offset zwischen den Strömen bereit, die durch die erste und die zweite Datenleitung fließen, so dass der Strom, der durch diejenige Leitung aus der ersten und der zweiten Datenleitung fließt, die elektrisch mit der Dummyzelle verbunden ist, auf einen Wert eingestellt wird, der zwischen den zwei jeweils den Pegeln des Speicherdatenwerts entsprechenden Werten des Stromes liegt, der durch die andere Leitung aus der ersten und zweiten Datenleitung fließt, die elektrisch mit der ausgewählten Speicherzelle verbunden ist.
  • Ein großer Vorteil liegt daher darin, dass zum Ausführen des Datenlesens entsprechend einem Vergleich zwischen den in den Leitungen, die jeweils mit der Speicherzelle und der Dummyzelle verbunden sind, fließenden Strömen die Dummyzelle verwendet werden kann, die einen ähnlichen Aufbau und eine ähnliche Form wie die Speicherzelle hat. Demzufolge sind zum Herstellen der Dummyzelle kein spezieller Entwurf und keine speziellen Herstellungsschritte erforderlich. Daher tritt das Problem nicht auf, dass ein komplizierter Aufbau die Chipfläche vergrößert und einen Verarbeitungsspielraum des Speicherfelds einschränkt, und daher kann ein beabsichtigter Datenlesespielraum dadurch sichergestellt werden, dass die normalen Speicherzellen die Dummyzellen in demselben Speicherfeld angeordnet sind.
  • Die Aufgabe der vorliegenden Erfindung wird ebenfalls gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 7.
  • Die magnetische Dünnfilmspeichervorrichtung beinhaltet eine Mehrzahl von Speicherzellen, eine Dummyzelle, eine erste Spannungsleitung, eine zweite Spannungsleitung, eine erste und eine zweite Datenleitung und einen Datenleseabschnitt. Von der Mehrzahl von Speicherzellen ist jede so aufgebaut, dass sie einen elektrischen Widerstandswert aufweist, der einer Magnetisierungsrichtung entspricht, und in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert. Die Dummyzelle hat einen ähnlichen Aufbau und eine ähnliche Form wie die Speicherzelle und ist im Voraus in einer Richtung magnetisiert, die einem vorbestimmten Speicherdatenwert entspricht. Die erste Spannungsleitung ist für die Mehrzahl von Speicherzellen bereitgestellt zum Übertragen einer ersten vorbestimmten Spannung. Die zweite Spannungsleitung ist für die Dummyzelle bereitgestellt zum Übertragen einer zweiten vorbestimmten Spannung, die von der ersten vorbestimmten Spannung verschieden ist. Die erste und zweite Datenleitung sind im Datenlesebetrieb jeweils über die aus der Mehrzahl von Speicherzellen ausgewählte Speicherzelle bzw. über die Dummyzelle mit der ersten bzw. mit der zweiten Spannungsleitung verbunden. Der Datenleseabschnitt führt das Datenlesen entsprechend einem Unterschied zwischen den durch die erste und zweite Datenleitung fließenden Strömen aus. Die erste und die zweite vorbestimmte Spannung sind so festgelegt, dass der durch die Dummyzelle fließende Strom einen Wert erhält, der zwischen den zwei jeweils den Pegeln des Speicherdatenwerts entsprechenden Werten des Stromes liegt, der durch die ausgewählte Speicherzelle fließt.
  • Nach dieser magnetischen Dünnfilmspeichervorrichtung ist ein Aufbau zum Bereitstellen eines Offsets zwischen den Strömen, die durch die ausgewählte Speicherzelle und die Dummyzelle fließen, in dem Datenleseschaltungssystem nicht erforderlich, und das Datenlesen kann durchgeführt werden unter Verwendung der Dummyzelle, die einen ähnlichen Aufbau hat wie die normale MTJ-Speicherzelle. Demzufolge sind zum Herstellen der Dummyzelle kein spezieller Entwurf und keine speziellen Herstellungsschritte erforderlich, so dass es möglich ist, Probleme wie eine Vergrößerung der Chipfläche und eine Einschränkung des Verarbeitungsspielraums des Speicherfelds usw. zu verhindern, die durch einen komplizierten Aufbau bewirkt werden können. Daher kann ein beabsichtigter Datenlesespielraum dadurch sichergestellt werden, dass die normalen Speicherzellen die Dummyzellen in demselben Speicherfeld angeordnet sind. Weiterhin kann ein Aufbau des Datenleseschaltungssystems einfach sein.
  • Die Aufgabe der vorliegenden Erfindung wird ebenfalls gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 11.
  • Die magnetische Dünnfilmspeichervorrichtung beinhaltet eine Mehrzahl von Speicherzellen, eine Dummyzelle, eine erste und eine zweite Datenleitung und einen Datenleseabschnitt. Von der Mehrzahl von Speicherzellen weist jede ein magnetoresistives Tunnelelement auf, das so entworfen ist, dass es in einer dem Speicherzellendatenwert entsprechenden Richtung magnetisiert ist und entsprechend der Magnetisierungsrichtung entweder einen ersten oder einen zweiten elektrischen Widerstandswert aufweist, sowie einen Zugriffstransistor, der zu dem magnetoresistiven Tunnelelement in Reihe geschaltet ist und im Datenlesebetrieb selektiv eingeschaltet wird. Die Dummyzelle ist bereitgestellt zum Vergleichen eines durch sie fließenden Stroms mit einem durch die aus der Mehrzahl von Speicherzellen als ein Zugriffsziel ausgewählte Speicherzelle fließenden Strom im Datenlesebetrieb. Die erste und die zweite Datenleitung sind im Datenlesebetrieb jeweils über die ausgewählte Speicherzelle bzw. über die Dummyzelle elektrisch mit einer festen Spannung verbunden. Der Datenleseabschnitt führt das Datenlesen durch entsprechend einem Unterschied zwischen den durch die erste und die zweite Datenleitung fließenden Strömen. Die Dummyzelle beinhaltet: ein magnetoresistives Dummyelement mit einem ähnlichen Aufbau und einer ähnlichem Form wie das magnetoresistive Tunnelelement, das im voraus so magnetisiert ist, dass es von dem ersten und zweiten elektrischen Widerstandswert den kleineren Wert aufweist; einen Dummyzugriffstransistor ATR, der in Reihe zu dem magnetoresistiven Dummyelement geschaltet ist, im Datenlesebetrieb selektiv eingeschaltet wird und ähnlich wie der Zugriffstransistor entworfen ist; und einen Dummywiderstandhinzufügabschnitt, der in Reihe zu dem magnetoresistiven Dummyelement geschaltet ist und einen elektrischen Widerstandswert aufweist, der kleiner ist als ein Unterschied zwischen dem ersten und zweiten elektrischen Widerstandswert. Der Dummywiderstandshinzufügeabschnitt beinhaltet zumindest einen Transistor, der ähnlich wie der Zugriffstransistor aufgebaut ist und dessen Gate eine einstellbare Steuerspannung zugeführt wird.
  • Da entsprechend dieser magnetischen Dünnfilmspeichervorrichtung der Transistor und das Dummyzugriffselement, die den Dummywiderstandshinzufügeabschnitt bilden, so entworfen sind, dass sie eine ähnliche Größe wie das Zugriffselement haben, können die Dummyzellen entsprechend einem Anordnungsrasterabstand der Speicherzelle effizient angeordnet werden. Die Speicherzellen und die Dummyzellen sind fortlaufend angeordnet, so dass eine Verringerung des Verarbeitungsspielraums des Speicherfelds verhindert werden kann.
  • Die Aufgabe der vorliegenden Erfindung wird ebenfalls gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 12.
  • Die magnetische Dünnfilmspeichervorrichtung beinhaltet ein Speicherfeld, eine erste Spannungsleitung, eine zweite Spannungsleitung, einen Dummywiderstandshinzufügeabschnitt, eine erste und eine zweite Datenleitung und einen Datenleseabschnitt. Für das Speicherfeld ist eine Mehrzahl von Speicherzellen und eine Dummyzelle bereitgestellt zum Vergleichen eines durch sie fließenden Stromes mit einem durch die aus der Mehrzahl von Speicherzellen als ein Zugriffsziel ausgewählte Speicherzelle fließenden Strom im Datenlesebetrieb. Jede Speicherzelle beinhaltet: ein magnetoresistives Tunnelelement, das so entworfen ist, dass es in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert ist und entsprechend der Magnetisierungsrichtung entweder einen ersten oder einen zweiten elektrischen Widerstandswert aufweist; und einen Zugriffstransistor, der zu dem magnetoresistiven Tunnelelement in Reihe geschaltet ist und im Datenlesebetrieb selektiv eingeschaltet wird. Die Dummyzelle beinhaltet: ein magnetoresistives Dummyelement mit einem ähnlichen Aufbau und einer ähnlichen Form wie das magnetoresistive Tunnelelement, das im Voraus so magnetisiert ist, dass es von dem ersten und zweiten elektrischen Widerstandswert den kleineren Wert aufweist; und einen Dummyzugriffstransistor, der in Reihe zu dem magnetoresistiven Dummyelement geschaltet ist, im Datenlesebetrieb selektiv eingeschaltet wird und ähnlich wie der Zugriffstransistor entworfen ist.
  • Die erste Spannungsleitung ist für die Mehrzahl von Speicherzellen bereitgestellt zum Übertragen einer festen Spannung. Die zweite Spannungsleitung ist für die Dummyzelle bereitgestellt zum Übertragen des festen Spannung. Die erste und die zweite Datenleitung sind im Datenlesebetrieb jeweils über die ausgewählte Speicherzelle bzw. über die Dummyzelle mit der ersten bzw. mit der zweiten Spannungsleitung verbunden. Der Datenleseabschnitt führt das Datenlesen durch entsprechend einem Unterschied zwischen den durch die erste und zweite Datenleitung fließenden Strömen. Der Dummywiderstandshinzufügeabschnitt ist außerhalb des Speicherfelds angeordnet, in Reihe zu der zweiten Spannungsleitung geschaltet und weist einen elektrischen Widerstandswert auf, der kleiner ist als ein Unterschied zwischen dem ersten und zweiten elektrischen Widerstandswert.
  • Diese oben beschriebene magnetische Dünnfilmspeichervorrichtung ist so entworfen, dass ein aus der Dummyzelle und dem außerhalb des Speicherfelds angeordneten Dummywiderstandshinzufügeabschnitt zusammengesetzter Widerstandswert einen Wert annimmt, der zwischen den zwei dem Speicherdatenwert der ausgewählten Speicherzelle entsprechenden elektrischen Widerstandswerten liegt. Daher ist ein Äufbau zum Bereitstellen eines Offsets zwischen den Strömen, die durch die ausgewählte Speicherzelle und die Dummyzelle fließen, in dem Datenleseschaltungssystem nicht erforderlich, und das Datenlesen kann durchgeführt werden unter Verwendung der Dummyzelle, die einen ähnlichen Aufbau hat wie die normale MTJ-Speicherzelle. Demzufolge sind zum Herstellen der Dummyzelle kein spezieller Entwurf und keine speziellen Herstellungsschritte erforderlich, so dass es möglich ist, Probleme wie eine Vergrößerung der Chipfläche und eine Einschränkung des Verarbeitungsspielraums des Speicherfelds usw. zu verhindern, die durch einen komplizierten Aufbau bewirkt werden können. Daher kann ein beabsichtigter Datenlesespielraum dadurch sichergestellt werden, dass die normalen Speicherzellen die Dummyzellen in demselben Speicherfeld angeordnet sind. Weiterhin kann ein Aufbau des Datenleseschaltungssystems einfach sein.
  • Die Aufgabe der vorliegenden Erfindung wird ebenfalls gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 14.
  • Die magnetische Dünnfilmspeichervorrichtung beinhaltet ein Speicherfeld, eine erste und eine zweite Datenleitung, einen Datenleseabschnitt, einen ersten Widerstandshinzufügeabschnitt und einen Widerstandshinzufügeabschnitt. Für das Speicherfeld ist eine Mehrzahl von Speicherzellen und eine Dummyzelle bereitgestellt zum Vergleichen eines durch sie fließenden Stromes mit einem durch die aus der Mehrzahl von Speicherzellen als ein Zugriffsziel ausgewählte Speicherzelle fließenden Strom im Datenlesebetrieb. Jede Speicherzelle beinhaltet: ein magnetoresistives Tunnelelement, das so entworfen ist, dass es in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert ist und entsprechend der Magnetisierungsrichtung entweder einen ersten oder einen zweiten elektrischen Widerstandswert aufweist; und einen Zugriffstransistor, der zu dem magnetoresistiven Tunnelelement in Reihe geschaltet ist und im Datenlesebetrieb selektiv eingeschaltet wird. Die Dummyzelle beinhaltet: ein magnetoresistives Dummyelement mit einem ähnlichen Aufbau und einer ähnlichen Form wie das magnetoresistive Tunnelelement, das im Voraus so magnetisiert ist, dass es von dem ersten und zweiten elektrischen Widerstandswert den kleineren Wert aufweist; und einen Dummyzugriffstransistor, der in Reihe zu dem magnetoresistiven Tunnelelement geschaltet ist, im Datenlesebetrieb selektiv eingeschaltet wird und ähnlich wie der Zugriffstransistor entworfen ist. Die erste und die zweite Datenleitung sind im Datenlesebetrieb jeweils über die ausgewählte Speicherzelle bzw. über die Dummyzelle mit einer festen Spannung verbunden.
  • Der Datenleseabschnitt führt das Datenlesen durch entsprechend einem Unterschied zwischen den durch die erste und zweite Datenleitung fließenden Strömen. Der erste Widerstandshinzufügeabschnitt ist außerhalb des Speicherfelds angeordnet und schaltet einen dritten elektrischen Widerstandswert in Reihe zu derjenigen ersten bzw. zweiten Datenleitung, die mit der ausgewählten Speicherzelle verbunden ist. Der zweite Widerstandshinzufügeabschnitt ist außerhalb des Speicherfelds angeordnet und schaltet einen vierten elektrischen Widerstandswert in Reihe zu der anderen ersten bzw. zweiten Datenleitung, die mit der Dummyzelle verbunden ist. Der dritte und der vierte elektrische Widerstandswert sind so ausgelegt, dass eine Summe aus einem elektrischen Widerstandswert der Dummyzelle und dem vierten elektrischen Widerstandswert einen Wert ergibt der zwischen einer ersten und dritten elektrischen Widerstandswert und einer Summe aus dem zweiten und dritten elektrischen Widerstandswert liegt.
  • In dieser magnetischen Dünnfilmspeichervorrichtung sind der erste und zweite Widerstandshinzufügeabschnitt, die außerhalb des Speicherfelds angeordnet sind, jeweils in Reihe zu der ausgewählten Speicherzelle bzw. zu der Dummyzelle geschaltet, so dass der durch die Dummyzelle fließende Strom auf einen Wert eingestellt wird, der zwischen den zwei Werten des Stromes liegt, der durch die ausgewählte Speicherzelle fließt. Daher ist ein Aufbau zum Bereitstellen eines Offsets zwischen den Strömen, die durch die ausgewählte Speicherzelle und die Dummyzelle fließen, in dem Datenleseschaltungssystem nicht erforderlich, und das Datenlesen kann durchgeführt werden unter Verwendung der Dummyzelle, die einen ähnlichen Aufbau hat wie die normale MTJ-Speicherzelle. Demzufolge sind zum Herstellen der Dummyzelle kein spezieller Entwurf und keine speziellen Herstellungsschritte erforderlich, so dass es möglich ist, Probleme wie eine Vergrößerung der Chipfläche und eine Einschränkung des Verarbeitungsspielraums des Speicherfelds usw. zu verhindern, die durch einen komplizierten Aufbau bewirkt werden können. Daher kann ein beabsichtigter Datenlesespielraum dadurch sichergestellt werden, dass die normalen Speicherzellen die Dummyzellen in demselben Speicherfeld angeordnet sind. Weiterhin kann ein Aufbau des Datenleseschaltungssystems einfach sein.
  • Die Aufgabe der vorliegenden Erfindung wird ebenfalls gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 18.
  • Die magnetische Dünnfilmspeichervorrichtung beinhaltet ein Speicherfeld, eine erste und eine zweite Datenleitung, einen Datenleseabschnitt und einen Widerstandshinzufügeabschnitt. Für das Speicherfeld sind eine Mehrzahl von Speicherzellen und eine Dummyzelle bereitgestellt zum Vergleichen eines durch sie fließenden Stromes mit einem durch die aus der Mehrzahl von Speicherzellen als ein Zugriffsziel ausgewählte Speicherzelle fließenden Strom im Datenlesebetrieb. Jede Speicherzelle beinhaltet: ein magnetoresistives Tunnelelement, das so entworfen ist, dass es in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert ist und entsprechend der Magnetisierungsrichtung entweder einen ersten oder einen zweiten elektrischen Widerstandswert aufweist; und einen Zugriffstransistor, der zu dem magnetoresistiven Tunnelelement in Reihe geschaltet ist und im Datenlesebetrieb selektiv eingeschaltet wird. Die Dummyzelle beinhaltet: ein magnetoresistives Dummyelement mit einem ähnlichen Aufbau und einer ähnlichen Form wie das magnetoresistive Tunnelelement, das im Voraus so magnetisiert ist, dass es von dem ersten und zweiten elektrischen Widerstandswert einen kleineren Wert aufweist; und einen Dummyzugriffstransistor, der in Reihe zu dem magnetoresistiven Dummyelement geschaltet ist, im Datenlesebetrieb selektiv eingeschaltet wird und ähnlich wie der Zugriffstransistor entworfen ist. Die erste und die zweite Datenleitung sind im Datenlesebetrieb jeweils über die ausgewählte Speicherzelle bzw. über die Dummyzelle mit einer festen Spannung verbunden. Der Datenleseabschnitt führt das Datenlesen durch entsprechend einem Unterschied zwischen den durch die erste und zweite Datenleitung fließenden Strömen. Der Widerstandshinzufügeabschnitt ist außerhalb des Speicherfelds angeordnet zum Schalten eines dritten elektrischen Widerstandswerts parallel entweder zu der ersten oder zu der zweiten Datenleitung. Der dritte Widerstandswert ist so festgelegt, dass ein elektrischer Widerstandswert der Dummyzelle einen Wert ergibt, der zwischen einem zusammengesetzten Widerstandswert der Parallelschaltung aus dem ersten und dritten elektrischen Widerstandswert und einem zusammengesetzten Widerstandswert der Parallelschaltung aus dem zweiten und dritten elektrischen Widerstandswert liegt.
  • Nach dieser magnetischen Dünnfilmspeichervorrichtung wird der außerhalb des Speicherfelds angeordnete Widerstandshinzufügeabschnitt parallel zu einer vorbestimmten Zelle (entweder der ausgewählten Speicherzelle oder der Dummyzelle) geschaltet, so dass der durch die Dummyzelle fließende Strom auf einen Pegel eingestellt wird, der zwischen den zwei fließenden Strömen liegt. Daher ist ein Aufbau zum Bereitstellen eines Offsets zwischen den Strömen, die durch die ausgewählte Speicherzelle und die Dummyzelle fließen, in dem Datenleseschaltungssystem nicht erforderlich, und das Datenlesen kann durchgeführt werden unter Verwendung der Dummyzelle, die einen ähnlichen Aufbau hat wie die normale MTJ-Speicherzelle. Demzufolge sind, zum Herstellen der Dummyzelle kein spezieller Entwurf und keine speziellen Herstellungsschritte erforderlich, so dass es möglich ist, Probleme wie eine Vergrößerung der Chipfläche und eine Einschränkung des Verarbeitungsspielraums des Speicherfelds usw. zu verhindern, die durch einen komplizierten Aufbau bewirkt werden können. Daher kann ein beabsichtigter Datenlesespielraum dadurch sichergestellt werden, dass die normalen Speicherzellen die Dummyzellen in demselben Speicherfeld angeordnet sind. Weiterhin kann ein Aufbau des Datenleseschaltungssystems einfach sein.
  • Die Aufgabe der vorliegenden Erfindung wird ebenfalls gelöst durch eine magnetische Dünnfilmspeichervorrichtung gemäß Anspruch 19.
  • Die magnetische Dünnfilmspeichervorrichtung beinhaltet ein Speicherfeld, eine erste und eine zweite Datenleitung, einen Datenleseabschnitt und einen Vormagnetisierungsfeldanlegeabschnitt. Für das Speicherfeld sind eine Mehrzahl von Speicherzellen und eine Dummyzelle bereitgestellt zum Vergleichen eines durch sie fließenden Stromes mit einem durch die aus der Mehrzahl von Speicherzellen als ein Zugriffsziel ausgewählte Speicherzelle fließenden Strom im Datenlesebetrieb. Jede Speicherzelle beinhaltet: ein magnetoresistives Element, das so entworfen ist, dass es einen elektrischen Widerstandswert aufweist, der einer Magnetisierungsrichtung entspricht, und das in einer dem Speicherdatenwert entsprechenden positiven bzw. negativen Richtung entlang der leicht zu magnetisierenden Achse magnetisiert ist; und einen Zugriffstransistor, der zu dem magnetoresistiven Tunnelelement in Reihe geschaltet ist und im Datenlesebetrieb selektiv eingeschaltet wird. Die Dummyzelle beinhaltet: ein magnetoresistives Dummyelement mit einem ähnlichen Aufbau und einer ähnlichen Form wie das magnetoresistive Tunnelelement, das im Voraus in der positiven bzw. negativen Richtung magnetisiert ist; und einen Dummyzugriffstransistor, der in Reihe zu dem magnetoresistiven Dummyelement geschaltet ist, im Datenlesebetrieb selektiv eingeschaltet wird und ähnlich wie der Zugriffstransistor entworfen und hergestellt worden ist. Die erste und die zweite Datenleitung sind im Datenlesebetrieb jeweils über die ausgewählte Speicherzelle bzw. über die Dummyzelle mit einer festen Spannung verbunden. Der Datenleseabschnitt führt das Datenlesen durch entsprechend einem Unterschied zwischen den durch die erste und zweite Datenleitung fließenden Strömen. Der Vormagnetisierungsfeldanlegeabschnitt legt an das magnetoresistive Dummyelement im Datenlesebetrieb entlang einer schwer zu magnetisierenden Achse ein Vormagnetisierungsfeld an.
  • In dieser magnetischen Dünnfilmspeichervorrichtung wird kein Aufbau verwendet, bei dem ein Dummywiderstand in Reihe oder parallel zu einem Pfad geschaltet ist, der die Dummyzelle beinhaltet, und zu einem Strompfad, der die ausgewählte Speicherzelle beinhaltet. Es ist auch nicht erforderlich, einen Aufbau zum Bereitstellen eines Offsets zwischen den durch die Dummyzelle und die ausgewählte Speicherzelle fließenden Strömen bereitzustellen. Ohne Bereitstellen eines solchen Aufbaus kann das Datenlesen durchgeführt werden entsprechend einem Unterschied zwischen den Strömen, die durch die Dummyzelle, die einen ähnlichen Aufbau hat wie die normale MTJ-Speicherzelle, und die ausgewählte Speicherzelle fließen. Das zum Herstellen der Dummyzelle kein spezieller Entwurf und keine speziellen Herstellungsschritte erforderlich sind, ist es möglich, Probleme wie eine Vergrößerung der Chipfläche und eine Einschränkung des Verarbeitungsspielraums des Speicherfelds usw. zu verhindern, die durch einen komplizierten Aufbau bewirkt werden können. Daher kann ein beabsichtigter Datenlesespielraum dadurch sichergestellt werden, dass die normalen Speicherzellen die Dummyzellen in demselben Speicherfeld angeordnet sind. Weiterhin kann ein Aufbau des Datenleseschaltungssystems einfach sein.
  • Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
  • Fig. 1 ein schematisches Blockdiagramm des Gesamtaufbaus einer MRAM-Vorrichtung nach einer Ausführungsform der vorliegenden Erfindung;
  • Fig. 2 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer ersten Ausführungsform der vorliegenden Erfindung zum Datenlesen in einem Speicherfeld;
  • Fig. 3 ein Betriebssignalverlaufsdiagramm, das einen Datenlesevorgang mit dem Datenleseschaltungssystem nach der ersten Ausführungsform veranschaulicht;
  • Fig. 4 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer ersten Abwandlung der ersten Ausführungsform;
  • Fig. 5 ein Schaltbild eines Aufbaus eines in Fig. 4 dargestellten Verbindungsschaltglieds;
  • Fig. 6 ein Betriebssignalverlaufsdiagramm, das einen Datenlesevorgang mit einem Datenleseschaltungssystem nach der ersten Abwandlung der ersten Ausführungsform veranschaulicht;
  • Fig. 7 ein Schaltbild eines Aufbaus eines Differenzverstärkers nach einer zweiten Abwandlung der ersten Ausführungsform;
  • Fig. 8 ein Betriebssignalverlaufsdiagramm, das einen Betrieb des in Fig. 7 dargestellten Differenzverstärkers veranschaulicht;
  • Fig. 9 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer zweiten Ausführungsform der vorliegenden Erfindung;
  • Fig. 10 ein Betriebssignalverlaufsdiagramm, das einen Datenlesevorgang mit dem Datenleseschaltungssystem nach der zweiten Ausführungsform veranschaulicht;
  • Fig. 11 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer ersten Abwandlung der zweiten Ausführungsform;
  • Fig. 12 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer zweiten Abwandlung der zweiten Ausführungsform;
  • Fig. 13 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer dritten Ausführungsform der vorliegenden Erfindung;
  • Fig. 14 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer ersten Abwandlung der dritten Ausführungsform;
  • Fig. 15 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer zweiten Abwandlung der dritten Ausführungsform;
  • Fig. 16 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer dritten Abwandlung der dritten Ausführungsform;
  • Fig. 17 eine konzeptionelle Darstellung eines Aufbaus zum Erzeugen einer Referenzspannung für eine in Fig. 16 dargestellte Sourcespannungsleitung;
  • Fig. 18 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer vierten Ausführungsform der vorliegenden Erfindung;
  • Fig. 19 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer Abwandlung der vierten Ausführungsform;
  • Fig. 20 ein Schaltbild, das ein erstes Beispiel für einen Aufbau und eine Anordnung von Dummyzellen nach einer fünften Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • Fig. 21 ein Schaltbild, das ein zweites Beispiel für einen Aufbau und eine Anordnung von Dummyzellen nach der fünften Ausführungsform veranschaulicht;
  • Fig. 22 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer sechsten Ausführungsform der vorliegenden Erfindung;
  • Fig. 23 ein Schaltbild eines ersten Beispiels für den Aufbau eines Datenleseschaltungssystems nach einer ersten Abwandlung der sechsten Ausführungsform;
  • Fig. 24 ein Schaltbild eines zweiten Beispiels für den Aufbau eines Datenleseschaltungssystems nach der ersten Abwandlung der sechsten Ausführungsform;
  • Fig. 25 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer zweiten Abwandlung der sechsten Ausführungsform;
  • Fig. 26 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer dritten Abwandlung der sechsten Ausführungsform;
  • Fig. 27 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer vierten Abwandlung der sechsten Ausführungsform;
  • Fig. 28 ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach einer siebten Ausführungsform der vorliegenden Erfindung;
  • Fig. 29A-B konzeptionelle Darstellungen einer Beziehung zwischen einem Strom, der durch eine Dummyziffernleitung fließt, und einem elektrischen Widerstandswert eines magnetoresistiven Dummyelements;
  • Fig. 30 eine konzeptionelle Darstellung eines Aufbaus einer MTJ-Speicherzelle;
  • Fig. 31 eine konzeptionelle Darstellung, die den Datenschreibbetrieb in eine MTJ-Speicherzelle veranschaulicht;
  • Fig. 32 eine konzeptionelle Darstellung, die einen Zusammenhang zwischen einem Datenschreibstrom und einer Magnetisierungsrichtung eines magnetoresistiven Tunnelelements im Datenschreibbetrieb veranschaulicht;
  • Fig. 33 eine konzeptionelle Darstellung, die den Datenlesebetrieb aus der MTJ-Speicherzelle veranschaulicht.
  • Im Folgenden werden mit Bezug auf die Figuren Ausführungsformen der vorliegenden Erfindung detailliert beschrieben. Gleichen oder entsprechenden Abschnitten in den Zeichnungen sind dieselben Bezugszeichen zugeordnet.
  • Mit Bezug auf Fig. 1 führt eine MRAM-Vorrichtung 1 gemäß einer ersten Ausführungsform der vorliegenden Erfindung entsprechend einem Steuersignal CMD und einem Adresssignal ADD, die von außen zugeführt werden, einen wahlfreien Zugriff durch und liest Eingabedaten DIN ein oder gibt Ausgabedaten DOUT aus.
  • Die MRAM-Vorrichtung 1 beinhaltet eine Steuerschaltung 5 zum Steuern des Gesamtbetriebs der MRAM-Vorrichtung 1 entsprechend einem Steuersignal CMD und ein Speicherfeld 10 mit einer Mehrzahl von MTJ-Speicherzellen, die in einer Matrix angeordnet sind.
  • In dem Speicherfeld 10 sind je eine Lesewortleitung RWL und eine Ziffernleitungen DL für jede Zeile von MTJ-Speicherzellen angeordnet. Eine Bitleitung ist für jede Spalte von MTJ- Speicherzellen angeordnet. Alternativ dazu kann zum Bereitstellen eines gefalteten Bitleitungsaufbaus ein aus komplementären Bitleitungen BL und /BL gebildetes Bitleitungspaar BLP für jede Spalte von MTJ-Speicherzellen angeordnet sein. Fig. 1 zeigt stellvertretend eine MTJ-Speicherzelle MC sowie eine Anordnung der für die Speicherzelle MC bereitgestellten Wortleitung RWL, Ziffernleitung DL und Bitleitung BL (bzw. des Bitleitungspaares BLP).
  • Die MRAM-Vorrichtung 1 beinhaltet weiter einen Zeilendecoder 20, der zum Auswählen einer Zeile in dem Speicherfeld 10 eine durch ein Adresssignal ADD dargestellte Zeilenadresse RA decodiert, einen Spaltendecoder 25, der zum Auswählen einer Spalte in dem Speicherfeld 10 eine durch ein Adresssignal ADD dargestellte Spaltenadresse CA decodiert, und Lese/Schreibsteuerschaltungen 30, 35.
  • Jede der Lese/Schreibsteuerschaltung 30, 35 wird gebildet aus einer Gruppe von Schaltungen, die den Datenschreibbetrieb in das Speicherfeld 10 durchführen, und aus einer Gruppe von Schaltungen, die den Datenlesebetrieb aus dem Speicherfeld 10 durchführen (die im Folgenden auch als "Datenleseschaltungssystem" bezeichnet wird).
  • Die Ziffernleitung DL ist in einem fern von dem Zeilendecoder 20 liegenden Bereich mit der Vorbestimmten Spannung Vss verbunden, so dass das Speicherfeld 10 dazwischen liegt.
  • Fig. 2 zeigt einen Aufbau eines Datenleseschaltungssystems nach einer ersten Ausführungsform der vorliegenden Erfindung zum Ausführen des Datenlesens in dem Speicherfeld. Wie in Fig. 2 dargestellt, weist das Speicherfeld 10 eine Mehrzahl von normalen MTJ-Speicherzellen MC auf, die in Zeilen und Spalten angeordnet sind und von denen jede Daten mit einem Bit speichern kann. Normale MTJ-Speicherzellen MC können im Folgenden einfach als "normale Speicherzellen MC" bezeichnet sein. Jede normale Speicherzelle MC hat einen Aufbau ähnlich zu dem in Fig. 30 dargestellten und beinhaltet ein magnetoresistives Tunnelelement TMR und einen Zugriffstransistor (ein Zugriffselement) ATR, die zueinander in Reihe geschaltet sind. Ein Gate des Zugriffstransistors ATR ist mit der entsprechenden Lesewortleitung RWL verbunden. Das magnetoresistive Tunnelelement TMR ist in einer dem Speicherdatenwert ("1" bzw. "0") entsprechenden Richtung magnetisiert und hat einen elektrischen Widerstandswert Rmax oder Rmin.
  • Streng genommen weist jede normale Speicherzelle MC einen elektrischen Widerstandswert auf, der eine Summe des magnetoresistiven Tunnelelements TMR, eines Einschaltwiderstands des Zugriffstransistors ATR und anderer parasitäre Widerstände ist. Außer dem Widerstandswert des magnetoresistiven Tunnelelements TMR sind die Widerstandswerte jedoch konstant und hängen nicht vom Speicherdatenpegel ab. In der folgenden Beschreibung werden daher die zwei elektrischen Widerstandswerte der normalen Speicherzelle MC, die dem Speicherdatenwert entsprechen, auch durch "Rmax" und "Rmin" ausgedrückt, und eine Differenz zwischen ihnen wird durch "ΔR" bezeichnet, d. h. ΔR = Rmax-Rmin.
  • Das Speicherfeld 10 beinhaltet weiter eine Mehrzahl von Dummyzellen DMC. Jede Dummyzelle DMC ist bereitgestellt, um durch sie fließenden Strom mit dem durch diejenige normale Speicherzelle MC zu vergleichen, die als ein Zugriffsziel ausgewählt ist und im folgenden als "ausgewählte Speicherzelle" bezeichnet werden kann. Jede Dummyzelle DMC hat einen Aufbau und eine Form, die denen der normalen Speicherzelle MC ähnlich ist, und ist aus einem magnetoresistiven Dummyelement TMRd und einem Dummyzugriffselement ATRd gebildet.
  • Das magnetoresistive Dummyelement TMRd ist in ähnlicher Weise entworfen und hergestellt wie das magnetoresistive Tunnelelement TMR in der normalen Speicherzelle MC, und ein Speicherdatenwert "1" oder "0" kann im Voraus in das magnetoresistive Dummyelement TMRd geschrieben werden. Das Dummyzugriffselement ATRd ist in ähnlicher Weise entworfen und hergestellt wie der Zugriffstransistor ATR in der normalen Speicherzelle MC. Das Dummyzugriffselement ATRd und der Zugriffstransistor ATR sind so entworfen, dass ihre Einschaltwiderstände im wesentlichen denselben Wert haben und dass sie im wesentlichen dieselbe Transistorgröße aufweisen. Dementsprechend hat die Dummyzelle DMC einen elektrischen Widerstandswert, der im wesentlichen gleich ist wie einer der beiden elektrischen Widerstandswerte Rmax und Rmin der normalen Speicherzelle.
  • Da die Dummyzelle DMC einen Aufbau und eine Form ähnlich wie die normale Speicherzelle MC aufweist, können die Dummyzellen DMC in dem Speicherfeld 10 angeordnet werden, und insbesondere können sie fortlaufend mit normalen Speicherzellen MC angeordnet werden, um dieselben Zeilen und/oder Spalten zu bilden. In dem Aufbau nach der ersten Ausführungsform bilden die Dummyzellen DMC eine Dummyzellenspalte und nutzen die Speicherzellenzeilen gemeinsam mit normalen Speicherzellen MC.
  • Eine Lesewortleitung RWL und eine Ziffernleitung DL sind für jede Speicherzellenzeile angeordnet, die von normalen Speicherzellen MC und Dummyzellen DMC gemeinsam genutzt wird. Andererseits ist jede der Spalten von normalen Speicherzellen MC (d. h. jede normale Speicherzellenspalte) unabhängig von der Dummyzellenspalte, so dass eine Bitleitung BL für jede normale Speicherzellenspalte und eine Dummybitleitung BLd für die Dummyzellenspalte angeordnet sind.
  • Fig. 2 zeigt stellvertretend die Lesewortleitung RWLi, die Ziffernleitung DLi, die Bitleitungen BL0, BLj und BLn und die Dummybitleitung BLd, die jeweils den Speicherzellen an einer i-ten Stelle (i: natürliche Zahl) und den Speicherzellenspalten an der ersten, der j-ten (j: natürliche Zahl) und der letzten Stelle entsprechen, sowie normale Speicherzellen MC und eine Dummyzelle DMC, die diesen Zeilen und Spalten entsprechen.
  • In der folgenden Beschreibung können binäre Spannungszustände, d. h. ein Zustand mit hoher Spannung (z. B. Versorgungsspannung Vcc) und ein Zustand mit niedriger Spannung (z. B. vorbestimmte Spannung Vss) von Signalen, Signalleitungen, Daten usw. jeweils auch als "H-Pegel" und "L-Pegel" bezeichnet werden.
  • Datenleitungen LIO und LIOr sind angrenzend an das Speicherfeld 10 angeordnet. In jeder Speicherzellenspalte ist zwischen der Bitleitung BL und der Datenleitung LIO ein Spaltenauswahlgatter CSG angeordnet, und ein Dummyspaltenauswahlgatter CSGd ist zwischen der Dummybitleitung BLd und der Datenleitung LIOr angeordnet. Das Spaltenauswahlgatter CSG wird entsprechend der Aktivierung (H-Pegel) einer entsprechenden Spaltenauswahlleitung CSL eingeschaltet. Das Dummyspaltenauswahlgatter CSGd wird als Reaktion auf die Aktivierung (H-Pegel) der Dummyspaltenauswahlleitung CSLd eingeschaltet.
  • Fig. 2 zeigt stellvertretend die Spaltenauswahlleitungen CSL0, CSLj und CSLn, die Dummyspaltenauswahlleitung CSLd, die Spaltenauswahlgatter CSG0, CSGj und CSGn und das Dummyspaltenauswahlgatter CSGd, die jeweils entsprechend den Bitleitungen BL0, BLj und BLn sowie der Dummybitleitung BLd bereitgestellt sind.
  • Der Zeilendecoder 20 reagiert auf die Zeilenadresse RA durch selektives Aktivieren der Lesewortleitung RWL auf H-Pegel im Datenlesebetrieb bzw. durch selektives Aktivieren der Ziffernleitung DL auf H-Pegel im Datenschreibbetrieb. Ein Ende der aktiven Ziffernleitung DLi ist über den Zeilendecoder 20 mit der Versorgungsspannung Vcc verbunden, und das andere Ende ist wie in Fig. 1 dargestellt mit der vorbestimmten Spannung Vss verbunden, so dass ein Datenschreibstrom Ip durch die Ziffernleitung in der ausgewählten Zeile fließen kann. Auch wenn der Datenschreibbetrieb nicht detailliert beschrieben wird, sei so viel gesagt, dass der Datenschreibstrom in einer dem Schreibdatenpegel entsprechenden Richtung durch die Bitleitung in der ausgewählten Spalte geleitet wird, und dass dadurch ein Datenwert in die Speicherzelle geschrieben werden kann, die der Ziffern- und der Bitleitung entspricht, denen beiden ein Datenschreibstrom zugeführt.
  • Im Datenlesebetrieb aktiviert der Spaltendecoder 25 entsprechend dem Ergebnis des Spaltenauswahl selektiv die Spaltenauswahlleitung CSL und die Dummyspaltenauswahlleitung CSLd auf H- Pegel.
  • Für den in Fig. 2 dargestellten Aufbau ist weiter ein Datenleitungsausgleichsschaltung 50 bereitgestellt zum Vorladen und Ausgleichen der Datenleitungen LIO und LIOr, sowie ein Differenzverstärker 60 zum Ausführen des Datenlesens auf der Grundlage des Unterschieds des elektrischen Widerstandswerts zwischen der ausgewählten Speicherzelle und der Dummyzelle. Die Datenleitungsausgleichsschaltung beinhaltet einen Transistorschalter 51, der zwischen die Datenleitungen LIO und LIOr geschaltet ist, einen Transistorschalter 52, der zwischen die Datenleitung LIOr und die vorbestimmte Spannung Vss geschaltet ist, und einen Transistorschalter 53, der zwischen die Datenleitung LIO und die vorbestimmte Spannung Vss geschaltet ist. Jeder der Transistorschalter 51, 52 und 53 wird z. B. aus einem n-Kanal- MOS-Transistor gebildet.
  • Jedem der Transistorschalter 51 bis 53 wird ein Datenleitungsausgleichsignal LIOEQ zugeführt, das durch den Zeilendecoder 20 erzeugt wird. Das Datenleitungsausgleichsignal LIOEQ wird zumindest für eine vorbestimmte Zeitspanne vor dem Datenlesen auf H-Pegel aktiviert. Als Reaktion auf diese Aktivierung wird der Vorlade- und Ausgleichsvorgang durchgeführt, um jede der Datenleitung LIO und LIOr auf die vorbestimmte Spannung Vss zu legen.
  • Der Differenzverstärker 60 beinhaltet: einen n-Kanal-MOS- Transistor 61, der zwischen einen Leseknoten Ns und die Datenleitung LIO geschaltet ist; einen n-Kanal-MOS-Transistor 62, der zwischen einen Leseknoten /Ns und die Datenleitung LIOr geschaltet ist; einen p-Kanal-MOS-Transistor 63, der zwischen einen Knoten Nsp und den Leseknoten Ns geschaltet ist, einen p- Kanal-MOS-Transistor 64, der zwischen den Knoten Nsp und den Leseknoten /Ns geschaltet ist; und einen p-Kanal-MOS-Transistor 65, der zwischen die als Betriebsspannung zugeführte Versorgungsspannung Vcc und den Knoten Nsp geschaltet ist.
  • Die Gates der Transistoren 63 und 64 sind mit einem der beiden Leseknoten Ns und /NS verbunden. Fig. 2 zeigt als Beispiel einen Aufbau, in dem die Gates der Transistor 63 und 64 beide mit dem Leseknoten /Ns verbunden sind. Die Transistoren 63 und 64 bilden eine Stromspiegelschaltung zum Zuführen desselben Stroms zu den Leseknoten Ns und /Ns.
  • Die Gates der Transistoren 61 und 62 empfangen Offsetsteuerspannungen Vofd und Vofr, die durch die Spannungserzeugeschaltung 55 und 56 erzeugt werden, die jeweils eine Offsetabgleichschaltung bilden. Die Transistoren 61 und 62 halten die Datenleitungen LIO und LIOr auf Pegeln, die jeweils nicht die Offsetsteuerspannung Vofd bzw. Vofr überschreiten, und verstärken einen Unterschied zwischen den durch die Datenleitungen LIO und LIOr fließenden Strömen, um ihn in einen Spannungsunterschied zwischen den Leseknoten Ns und /Ns umzuwandeln.
  • Der Transistor 65 empfängt an seinem Gate ein Lesefreigabesignal /SE, das durch den Zeilendecoder 20 im Datenlesebetrieb auf L-Pegel aktiviert wird. In dem Aufbau, der mit einer Mehrzahl von Datenleseschaltungssystemen bereitgestellt ist, von denen alle einen Aufbau haben wie er in Fig. 2 dargestellt ist, aktiviert der Zeilendecoder 20 selektiv das Lesefreigabesignal /SE durch Wiedergeben des Ergebnisses der Auswahl aus dieser Mehrzahl von Datenleseschaltungssystemen. Als Reaktion auf die Aktivierung (L-Pegel) des Lesefreigabesignals /SE führt der Transistor 65 den Betriebsstrom zum Betreiben des Differenzverstärkers 60 zu.
  • Mit Bezug auf Fig. 3 wird nun der Datenlesebetrieb in der MRAM- Vorrichtung nach der ersten Ausführungsform beschrieben. Fig. 3 zeigt stellvertretend den Betrieb in dem Fall, in dem die normale Speicherzelle in der i-ten Zeile und der j-ten Spalte als Datenleseziel ausgewählt ist.
  • Wie in Fig. 3 dargestellt, ist vor einem Zeitpunkt t1 des Beginns des Datenlesebetriebs das Datenleitungsausgleichssignal LIOEQ aktiv und liegt auf H-Pegel. Dadurch sind die Datenleitung LIO und LIOr auf die vorbestimmte Spannung Vss vorgeladen.
  • Wenn in dem Zeitpunkt t1 der Datenlesebetrieb beginnt, wird zunächst das Datenleitungsausgleichsignal LIOEQ auf L-Pegel deaktiviert, so dass die Datenleitungen LIO und LIOr von der vorbestimmten Spannung Vss getrennt werden. Dadurch wird die Vorbereitung zum Beginn des Datenlesens abgeschlossen.
  • In einem Zeitpunkt t2 wird das Lesefreigabesignal /SE auf L- Pegel aktiviert, so dass der Differenzverstärker 60 den Betrieb aufnimmt. Dadurch beginnt die Zufuhr von Strom zu jeder der Datenleitungen LIO und LIOr. Mit demselben Zeitablauf werden die Lesewortleitung RWLi in der ausgewählten Zeile und die Spaltenauswahlleitung CSLj in der ausgewählten Spalte auf H-Pegel aktiviert.
  • Als Reaktion auf die Aktivierung der Lesewortleitung RWLi in der ausgewählten Zeile und der Spaltenauswahlleitung CSLj in der ausgewählten Spalte wird die Datenleitung LIO über die Bitleitung BLj und die ausgewählte Speicherzelle elektrisch mit der vorbestimmten Spannung Vss verbunden, und die Datenleitung LIOr wird über die Dummybitleitung BLd und die Dummyzelle DMC elektrisch mit der vorbestimmten Spannung Vss verbunden. In dem Aufbau nach der ersten Ausführungsform ist eine Verbindungsbeziehung zwischen der Datenleitung LIO und LIOr im Hinblick auf die ausgewählte Speicherzelle und die Dummyzelle fest. Somit wird im Datenlesebetrieb unabhängig von dem Ergebnis der Adressauswahl die Datenleitung LIO elektrisch mit der ausgewählten Speicherzelle verbunden und die Datenleitung LIOr mit der Dummyzelle.
  • Wie bereits beschrieben hat die ausgewählte Speicherzelle einen elektrischen Widerstandswert Rmax bzw. Rmin, der dem Speicherdatenwert entspricht. Dementsprechend nimmt ein durch die elektrisch mit der ausgewählten Speicherzelle MC verbundene Datenleitung LIO fließender Strom Idat entsprechend dem Speicherdatenwert entweder einen Wert Idat(Rmax) oder Idat(Rmin) an. In der folgenden Beschreibung wird der durch die mit der ausgewählten Speicherzelle elektrisch verbundene Datenleitung LIO fließende Strom Idat als "Datenlesestrom Idat" bezeichnet, und ein Unterschied zwischen den beiden Datenleseströmen Idat(Rmax) und Idat(Rmin) wird durch AI ausgedrückt. Somit gilt die Beziehung AI = Idat(Rmin)-Idat(Rmax).
  • Ein durch die mit der Dummyzelle DMC elektrisch verbundene Datenleitung LIOr fließender Strom Iref, der in der folgenden Beschreibung auch als "Referenzstrom Iref" bezeichnet wird, wird auf einen Zwischenwert zwischen Idat(Rmax) und Idat(Rmin) gesetzt, und zwar vorzugsweise nach der folgenden Formel (1). Anders ausgedrückt muss der Referenzverstärker 60 die durch die Datenleitung LIO und LIOr fließenden Ströme mit einem Offset versehen, so dass sie die Formel (1) erfüllen.

    Idat(Rmax) + ΔI/2 = Iref = Idat(Rmin)-ΔI/2 (1)
  • Die Offsetsteuerspannungen Vofd und Vofr, die durch die Spannungserzeugeschaltung 55 und 56 erzeugt werden, werden zum Beispiel auf verschiedene Pegel eingestellt, um den oben erwähnten Offset zu erzeugen.
  • Wenn der elektrische Widerstandswert der Dummyzelle im Voraus auf Rmin eingestellt wurde, wird die Offsetsteuerspannung Vofr auf den Wert (Vofd-Vα) eingestellt, um einen Offset zu bereitzustellen, der den Referenzstrom Iref, d. h. den durch die Datenleitung LIOr fließenden Strom, um ΔI/2 verringert. Dadurch wird die Gatespannung des elektrisch mit der Dummyzelle verbundenen Transistors 62 kleiner als die Gatespannung des elektrisch mit der ausgewählten Speicherzelle verbundenen Transistors 61, so dass der erwähnte Offset bereitgestellt werden kann. Ein Unterschied Vα zwischen den Offsetsteuerspannungen Vofr und Vofd wird entsprechend dem erwähnten Unterschied von ΔI/2 eingestellt.
  • Wenn dagegen der elektrische Widerstandswert der Dummyzelle im voraus Rmax eingestellt wurde, wird die Offsetsteuerspannung Vofr auf den Wert (Vofd + Vα) eingestellt, um einen Offset bereitzustellen, der den Referenzstrom Iref, d. h. den durch die Datenleitung LIOr fließenden Strom, um ΔI/2 erhöht. Dadurch wird die Gatespannung des elektrisch mit der Dummyzelle verbundenen Transistors 62 höher als die Gatespannung des elektrisch mit der ausgewählten Speicherzelle verbundenen Transistors 61, so dass der erwähnte Offset bereitgestellt werden kann. Ein Unterschied Vα zwischen den Offsetsteuerspannungen Vofr und Vofd wird in ähnlicher Weise entsprechend dem erwähnten Unterschied von ΔI/2 eingestellt.
  • Zum Bereitstellen des erwähnten Offsets durch den Differenzverstärkers 60 kann auch ein anderer Aufbau verwendet werden. Dafür können die Transistoren 63 und 64, die den Stromspiegel bilden, so ausgebildet sein, dass sie jeweils unterschiedliche Stromsteuerfähigkeiten (Transistorgrößen) aufweisen. In diesem Aufbau werden die Offsetsteuerspannung Vofd und Vofr auf einen gemeinsamen Pegel gelegt.
  • Wenn der elektrische Widerstandswert der Dummyzelle auf Rmin voreingestellt ist, wird die Stromsteuerfähigkeit (Transistorgröße) des Transistors 64 so entworfen, dass sie kleiner ist als die Stromsteuerfähigkeit (Transistorgröße) des Transistors 63, um den Offset bereitzustellen, der den durch die Datenleitung LIOr fließenden Strom (Referenzstrom) Iref um ΔI/2 verringert. Wenn dagegen der elektrische Widerstandswert der Dummyzelle auf Rmax voreingestellt ist, wird die Stromsteuerfähigkeit (Transistorgröße) des Transistors 64 so entworfen, dass sie größer ist als die Stromsteuerfähigkeit (Transistorgröße) des Transistors 63, um den Offset bereitzustellen, der den durch die Datenleitung LIOr fließenden Strom (Referenzstrom) Iref um ΔI/2 erhöht.
  • Zwischen den Zeiten t3 und t4 verstärkt der Differenzverstärker 60 den Stromunterschied ΔI/2, der auf der Grundlage der elektrischen Widerstandswerte der ausgewählten Speicherzelle und der Dummyzelle durch den erwähnten Offset zwischen dem Datenlesestrom Idat und dem Referenzstrom Iref erzeugt wird, und wandelt ihn in einen Spannungsunterschied ΔV/2 zwischen den Leseknoten Ns und /Ns um. Da dieser Spannungsunterschied ΔV/2 eine Polarität hat, die dem Speicherdatenwert der ausgewählten Speicherzelle entspricht, kann der Speicherdatenwert der ausgewählten Speicherzelle über die Spannungen an den Leseknoten Ns und /Ns erfasst werden.
  • Wenn das Datenlesen in einem Zeitpunkt t4 endet, werden das Lesefreigabesignal /SE, die Lesewortleitung RWLi in der ausgewählten Zeile und die Spaltenauswahlleitung CSLj in der ausgewählten Spalte deaktiviert. In einem Zeitpunkt t5 wird das Datenleitungsausgleichsignal LIOEQ auf H-Pegel aktiviert, so dass die Datenleitung LIO und LIOr wieder vorgeladen werden. Somit ist der Schaltungszustand vor dem Datenlesen wieder erreicht.
  • Da wie oben beschrieben entsprechend dem Aufbau nach der ersten Ausführungsform die Dummyzelle zum Erzeugen des Referenzstroms einen ähnlichen Aufbau und eine ähnliche Form haben kann wie die normale Speicherzelle, kann die Speicherzelle dadurch gebildet werden, dass teilweise MTJ-Speicherzellen verwendet werden, die fortlaufend in demselben Speicherfeld hergestellt sind. Somit sind keine besonderen Entwurfs- und Herstellungsschritte erforderlich, um die Dummyzelle zu erzeugen, so dass es möglich ist, Probleme zu vermeiden, wie z. B. ein Anwachsen der Chipfläche, eine Einschränkung eines Verarbeitungs- oder Betriebsspielraums des Speicherfelds usw., die durch die Verkomplizierung des Aufbaus bewirkt sind, und ein beabsichtigter Datenlesespielraum kann dadurch sichergestellt werden, dass die normalen Speicherzellen und die Dummyzellen in demselben Speicherfeld angeordnet sind.
  • Weiterhin wird der Betriebsstrom des Differenzverstärkers 60 als durch die ausgewählte Speicherzelle und durch die Dummyzelle fließender Strom verwendet, so dass die Anzahl der Schaltungselemente in dem Datenleseschaltungssystem verringert werden kann. Weiterhin ist es möglich, den Offset, der den Unterschied zwischen dem in der Speicherzelle und der Dummyzelle, die ähnliche Eigenschaften haben, fließenden Strom in der dem Speicherdatenpegel entsprechenden Polarität bewirkt, ohne Verkomplizierung des Schaltungsaufbaus bereitzustellen.
  • Wie in Fig. 4A dargestellt, unterscheidet sich ein Aufbau einer ersten Abwandlung der ersten Ausführungsform von dem in Fig. 2 dargestellten Aufbau der ersten Ausführungsform darin, dass das Speicherfeld 10 eine sogenannte "gefaltete Bitleitungsstruktur" aufweist und dass zusätzlich ein Verbindungsschaltglied 70 verwendet wird.
  • In dem Speicherfeld 10 sind Bitleitungspaare BLP, von denen jedes aus komplementären Bitleitungen BL und /BL gebildet ist, jeweils entsprechend den Speicherzellenspalten angeordnet. Normale Speicherzellen MC in abwechselnden Zeilen sind im Hinblick auf diejenigen in benachbarten Zeilen zickzackartig angeordnet, so dass die normalen Speicherzellen MC in ungradzahligen Zeilen mit den Bitleitungen BL verbunden sind und normale Speicherzellen MC in geradzahligen Zeilen mit den Bitleitungen /BL.
  • Die Dummyzellen DMC sind zusammen mit den ihnen benachbarten normalen Speicherzellen MC in dem Speicherfeld 10 so angeordnet, dass sie eine Matrix bilden. Die Dummyzellen DMC bilden zwei Dummyzellenzeilen, die jeweils den ungradzahligen bzw. geradzahligen Zeilen entsprechen, und nutzen die Speicherzellenspalten gemeinsam mit den normalen Speicherzellen MC.
  • Dementsprechend werden die in jeder Speicherzellenspalte angeordneten komplementären Bitleitungen BL und /BL von der normalen Speicherzelle MC und der Dummyzelle DMC gemeinsam genutzt. Die Zeilen mit normalen Speicherzellen MC, die auch als "normale Speicherzellenzeilen" bezeichnet werden, sind unabhängig von den Dummyzellenzeilen, und für jede normale Speicherzellenzeile ist eine Lesewortleitung RWL und eine Ziffernleitung DL angeordnet. Dummylesewortleitungen DRWLe und DRWLo sowie Dummyziffernleitungen DDLe und DDLo sind entsprechend den zwei Dummyzellenzeilen angeordnet.
  • Fig. 4 zeigt stellvertretend eine geradzahlige Zeile und eine ungradzahlige Zeile mit normalen Speicherzellen MC sowie zwei Dummyzellenzeilen. Fig. 4 zeigt auch die Lesewortleitungen RWLe und RWLo, die Ziffernleitungen DLe und DLo, die Dummylesewortleitungen DRWLe und DRWLo, die Dummyziffernleitungen DDLe und DDLo, die Bitleitungspaare BLP0 und BLPn sowie normale Speicherzellen MC und Dummyzellen DMC, die diesen entsprechen.
  • Die Dummyzellen einer Gruppe, die der Dummylesewortleitung DRWLe entspricht, sind zwischen die Bitleitung BL und die vorbestimmte Spannung Vss geschaltet. Die Dummyzellen einer Gruppe, die der Dummylesewortleitung DRWLo entspricht, sind zwischen die Bitleitung /BL und die vorbestimmte Spannung Vss geschaltet.
  • Komplementäre Datenleitungen LIO und /LIO bilden ein Datenleitungspaar LIOP in der Nachbarschaft des Speicherfeldes 10. Entsprechend den Speicherzellenspalten bereitgestellte Spaltenauswahlgatter CSG0 bis CSGn sind jeweils zwischen dem Datenleitungspaar LIOP und den entsprechenden Bitleitungspaaren BLP0 bis BLPn angeordnet. Im Datenlesebetrieb werden daher die der ausgewählten Spalte entsprechenden Bitleitungen BL und /BL jeweils elektrisch mit der Datenleitung LIO bzw. /LIO verbunden. In dem Fall, in dem das Speicherfeld den gefalteten Bitleitungsaufbau aufweist, ist daher eine Verbindungsbeziehung zwischen den Datenleitungen LIO und /LIO im Hinblick auf die ausgewählte Speicherzelle und die Dummyzelle DMC nicht fest, und sie ändert sich, je nachdem ob eine geradzahlige Zeile oder eine ungradzahlige Zeile ausgewählt ist. Wenn eine geradzahlige Zeile ausgewählt ist, wird die Datenleitung LIO über die Bitleitung BL mit der ausgewählten Speicherzelle verbunden und die Datenleitung /LIO über die Bitleitung /BL mit der Dummyzelle. Wenn dagegen eine ungradzahlige Zeile ausgewählt ist, wird die Datenleitung LIO über die Bitleitung WL mit der Dummyzelle verbunden und die Datenleitung /LIO über die Bitleitung /BL mit der ausgewählten Speicherzelle.
  • Entsprechend der oben beschriebenen Verbindung schaltet das Verbindungsschaltglied 70 die Verbindungsbeziehung zwischen dem Differenzverstärker 60 und den Datenleitungen LIO und /LIO entsprechend dem Ergebnis der Adressauswahl, das heißt je nachdem, ob eine geradzahlige oder eine ungradzahlige Zeile ausgewählt ist. Das Verbindungsschaltglied 70 ist zwischen den Knoten Nd und Nr auf den Sourceseiten der Transistoren 61 und 62, denen der Datenlesestrom Idat und der Referenzstrom Iref zugeführt werden, und den Datenleitungen LIO und /LIO angeordnet.
  • Fig. 5 ist ein Schaltbild, das einen Aufbau des Verbindungsschaltglieds 70 veranschaulicht. Wie in Fig. 5 dargestellt, beinhaltet das Verbindungsschaltglied 70: einen n-Kanal-MOS- Transistor 71, der elektrisch zwischen den Knoten Nd und die Datenleitung LIO geschaltet ist; einen n-Kanal-MOS-Transistor 72, der elektrisch zwischen den Knoten Nd und die Datenleitung /LTO geschaltet ist; einen n-Kanal-MOS-Transistor 73, der elektrisch zwischen den Knoten Nr und die Datenleitung /LIO geschaltet ist; und einen n-Kanal-MOS-Transistor 74, der elektrisch zwischen den Knoten Nr und die Datenleitung LIO geschaltet ist. Die Transistoren 71 und 73 empfangen an ihrem Gate ein Adresssignal RA0, das auf H-Pegel ("1") gesetzt wird, wenn eine ungradzahlige Zeile ausgewählt ist, und das auf L-Pegel ("0") gesetzt ist, wenn eine geradzahlige Zeile ausgewählt ist. Die Transistoren 72 und 74 empfangen an ihrem Gate ein Adresssignal /RA0, das ein invertiertes Signal des Adresssignals RA0 ist.
  • Entsprechend dem obigen Aufbau können die ausgewählte Speicherzelle und die Dummyzelle unabhängig von der ausgewählten Zeile (d. h. der geradzahligen oder ungradzahligen Zeile) elektrisch mit den Knoten Nd und Nr verbunden werden, die jeweils den Datenlesestrom Idat und den Referenzstrom Iref zuführen.
  • Mit Bezug auf Fig. 6 wird nun der Datenlesebetrieb mit dem Datenleseschaltungssystems nach der ersten Abwandlung der ersten Ausführungsform beschrieben. Wenn wie in Fig. 6 dargestellt der Datenlesevorgang zwischen den Zeiten t1 und t2 unter Auswahl einer ungradzahligen Zeile durchgeführt werden soll, werden die S-Signale RA0 auf H-Pegel und /RA0 auf L-Pegel gesetzt, und die Lesewortleitung RWLo in der ausgewählten Zeile und die Dummylesewortleitung DRWLo sowie die Spaltenauswahlleitung CSL0, die der ausgewählten Spalte entspricht, werden auf H-Pegel aktiviert.
  • Die Spannungserzeugeschaltungen 55 und 56 sowie der Differenzverstärker 60 sind ähnlich wie bei der ersten Ausführungsform so entworfen, dass sie einen beabsichtigten Offset zwischen dem Datenlesestrom Idat und dem Referenzstrom Iref bereitstellen.
  • Wenn eine ungradzahlige Zeile ausgewählt ist, fließt der Datenlesestrom Idat demzufolge durch die Datenleitung LIO, die mit der ausgewählten Speicherzelle MC verbunden ist, und der Referenzstrom Iref fließt durch die Datenleitung /LIO, die mit der Dummyzelle DMC verbunden ist. In ähnlicher Weise wie bei dem Datenlesebetriebe nach der ersten Ausführungsform verstärkt der Differenzverstärker 60 daher den Unterschied zwischen dem Datenlesestrom Idat und dem Referenzstrom Iref und wandelt ihn in einen Spannungsunterschied zwischen den Leseknoten Ns und /Ns um, und der Speicherdatenwert der ausgewählten Speicherzelle kann aus den Spannungen an den Leseknoten Ns und /Ns ermittelt werden.
  • Wenn der Datenlesevorgang zwischen den Zeiten t3 und 4 unter Auswahl einer geradzahligen Zeile durchgeführt werden soll, werden die Adresssignale RA0 auf L-Pegel und /RA0 auf H-Pegel gelegt, und die Lesewortleitung RWLe in der ausgewählten Zeile und die Dummylesewortleitung DRWLe sowie die Spaltenauswahlleitung CSL0, die der ausgewählten Spalte entspricht, werden auf H-Pegel aktiviert.
  • Wenn die geradzahlige Zeile ausgewählt ist, fließt demzufolge in ähnlicher Weise der Datenlesestrom Idat durch die Datenleitung /LIO, die mit der ausgewählten Speicherzelle MC verbunden ist, und der Referenzstrom Iref fließt durch die Datenleitung LIO, die mit der Dummyzelle DMC verbünden ist.
  • Unabhängig davon, ob eine geradzahlige oder eine ungradzahlige Zeile ausgewählt ist, kann der Differenzverstärker 60 dementsprechend ähnlich wie bei dem Datenlesebetrieb nach der ersten Ausführungsform den Stromunterschied ΔI/2 zwischen dem Datenlesestrom Idat und dem Referenzstrom Iref verstärken und ihn in den Spannungsunterschied ΔV/2 zwischen den Leseknoten Ns und /Ns umwandeln. Daher kann der Speicherdatenwert der ausgewählten Speicherzelle aus den Spannungen an den Leseknoten Ns und /Ns ermittelt werden.
  • Entsprechend der ersten Abwandlung der ersten Ausführungsform können ähnliche Wirkungen wie bei der ersten Ausführungsform in dem Speicherfeld erzielt werden, das den gefalteten Bitleitungsaufbau aufweist, in dem die Verbindungsbeziehung zwischen den komplementären Datenleitungen und der ausgewählten Speicherzelle bzw. der Dummyzelle in Abhängigkeit von dem Ergebnis der Adressauswahl geschaltet wird. In dem Speicherfeld mit dem gefalteten Bitleitungsaufbau wird der Datenlesevorgang auf der Grundlage eines Vergleichs zwischen den benachbarten Bitleitungen und Datenleitungen durchgeführt, und dadurch kann das Datenlesen genau mit hoher Störfestigkeit ausgeführt werden.
  • Eine zweite Abwandlung der ersten Ausführungsform wird nun mit einem Aufbau eines Differenzverstärkers beschrieben, der auf einen Aufbau angewendet werden kann, bei dem die Verbindungsbeziehung zwischen den Datenleitungen LIO und /LIO und der ausgewählten Speicherzelle bzw. der Dummyzelle wie bereits bei der ersten Abwandlung der ersten Ausführungsform beschrieben entsprechend dem Ergebnis der Adressauswahl geschaltet wird.
  • Wie in Fig. 7 dargestellt, unterscheidet sich ein Differenzverstärker 60# nach der zweiten Abwandlung der ersten Ausführungsform von dem in Fig. 2 dargestellten Differenzverstärker 60 darin, dass anstelle der Transistoren 61 und 62 Transistoren 61A, 61B, 62A und 62B verwendet werden. Die Transistoren 61A und 61B sind parallel zwischen den Leseknoten Ns und die Datenleitung LIO geschaltet. In ähnlicher Weise sind die Transistoren 62A und 62B parallel zwischen den Leseknoten /Ns und die Datenleitung /LIO geschaltet.
  • Weiterhin sind anstelle der Spannungserzeugeschaltungen 55 und 56, die die Offsetabgleichschaltung bilden, jeweils Spannungserzeugeschaltungen 55' und 56' verwendet. Die Transistoren 61A und 62B empfangen an ihrem Gate eine von der Spannungserzeugeschaltung 55' gesendete Offsetsteuerspannung Vof1, und die Transistoren 61B und 62A empfangen an ihrem Gate eine von der Spannungserzeugeschaltung 56' gesendete Offsetsteuerspannung Vof2. Die Spannungserzeugeschaltung 55' arbeitet entsprechend dem Adresssignal RA0, das auf H-Pegel gelegt wird, wenn eine ungradzahligen Zeile ausgewählt ist. Die Spannungserzeugeschaltung 56' arbeitet entsprechend dem Adresssignal /RA0, das auf H-Pegel gelegt wird, wenn eine geradzahlige Zeile ausgewählt ist.
  • Auch wenn eine detaillierte Beschreibung erst später erfolgt, sei vorweggenommen, dass die Offsetsteuerspannungen Vof1 und Vof2 entsprechend dem Ergebnis der Adressauswahl eingestellt wird, d. h. je nachdem, ob eine ungradzahlige oder eine geradzahlige Zeile ausgewählt ist, so dass ein Satz von Transistoren 61A und 62B oder ein Satz von Transistoren 61B und 62A ausgeschaltet sein kann. Weiterhin ist die Stromsteuerfähigkeit jedes der Transistoren 61A und 62A auf einen Wert eingestellt, der anders ist als die Stromsteuerfähigkeit (Transistorgröße) jedes der Transistoren 61B und 62B. Ansonsten ist der Aufbau des Differenzverstärkers 60# im wesentlichen derselbe wie der des in Fig. 2 dargestellten Differenzverstärkers 60, und seine Beschreibung wird an dieser Stelle nicht wiederholt.
  • Fig. 8 ist ein Betriebssignalverlaufsdiagramm, das einen Betrieb des Differenzverstärkers 60# veranschaulicht. Wenn wie in Fig. 8 dargestellt der Datenlesevorgang zwischen den Zeiten t1 und t2 unter Auswahl einer ungradzahligen Zeile durchgeführt werden soll, werden die Adresssignale RA0 auf H-Pegel und /RA0 auf L-Pegel gelegt, und die Lesewortleitung RWLo in der ausgewählten Zeile und die Dummylesewortleitung DRWLo sowie die Spaltenauswahlleitung CSL0, die der ausgewählten Spalte entspricht, werden auf H-Pegel aktiviert.
  • Die durch die Spannungserzeugeschaltung 55' erzeugte Offsetsteuerspannung Vof1 ist auf einen Pegel Vofeingestellt, der die Transistoren 61A und 62B einschalten kann, und die von der Spannungserzeugeschaltung 56' erzeugte Offsetsteuerspannung Vof2 ist zum Ausschalten der Transistoren 61B und 62A z. B. auf einen Massespannungspegel gelegt.
  • Wenn dagegen zwischen den Zeitpunkten t3 und t4 der Datenlesevorgang unter Auswahl einer geradzahligen Zeile durchgeführt werden soll, werden die Adresssignale RA0 auf L-Pegel und /RA0 auf H-Pegel gelegt, und die Lesewortleitung RWLe in der ausgewählten Zeile und die Dummylesewortleitung DRWLe sowie die Spaltenauswahlleitung CSL0, die der ausgewählten Spalte entspricht, werden auf H-Pegel aktiviert.
  • Die von der Spannungserzeugeschaltung 55' erzeugte Offsetsteuerspannung Vof1 wird auf einen Pegel eingestellt (z. B. Massespannung), der die Transistoren 61A und 62B ausschalten kann, und die von der Spannungserzeugeschaltung 56' erzeugte Offsetsteuerspannung Vof2 wird auf den Pegel Vof eingestellt, der die Transistoren 61B und 62A einschalten kann.
  • Unabhängig davon, ob eine geradzahlige oder eine ungradzahlige Zeile ausgewählt ist, ist der Transistor 61A bzw. 62A in Reihe mit derjenigen der Datenleitungen LIO und /LIO geschaltet, die elektrisch mit der ausgewählten Speicherzelle verbunden ist, und der Transistor 61B bzw. 62H ist in Reihe mit der jeweils anderen Datenleitung geschaltet, die elektrisch mit der Dummyzelle verbunden ist.
  • Das Verhältnis der Größe der Stromsteuerfähigkeit jedes der eingeschalteten Transistoren 61A und 62A in Hinblick auf jeden der eingeschalteten Transistoren 61B und 62B wird ähnlich eingestellt wie das Verhältnis der Größen, das wie bereits mit Bezug auf Fig. 2 beschrieben zwischen den Stromsteuerfähigkeiten (Transistorgrößen) der Transistoren 63 und 64 zum Bereitstellen des Offsets festgelegt worden ist.
  • Genauer gesagt: Wenn der elektrische Widerstandswert der Dummyzelle auf Rmin voreingestellt ist, wird die Stromsteuerfähigkeit (Transistorgröße) jedes der Transistoren 61B und 62B so entworfen, dass sie kleiner ist als die Stromsteuerfähigkeit (Transistorgröße) jedes der Transistoren 61A und 62A, so dass ein Offset zum Verringern des Referenzstroms Iref um ΔI/2 bereitgestellt werden kann. Wenn dagegen der elektrische Widerstandswert der Dummyzelle auf Rmax voreingestellt ist, wird die Stromsteuerfähigkeit (Transistorgröße) jedes der Transistoren 61B und 62B so entworfen, dass sie größer als die Stromsteuerfähigkeit (Transistorgröße) jedes der Transistoren 61A und 62A, so dass ein Offset zum Erhöhen des Referenzstroms Iref um ΔI/2 bereitgestellt werden kann.
  • Unabhängig davon, ob eine ungeradzahlige oder eine geradzahlige Spalte ausgewählt ist, kann demzufolge zwischen dem Datenlesestrom Idat, der durch die mit der ausgewählten Speicherzelle MC verbundenen Datenleitung fließt, und dem Referenzstrom Iref, der durch die mit der Dummyzelle DMC verbundene Datenleitung fließt, eine Beziehung ähnlich zu der in der oben aufgeführten Formel (1) ausgedrückten aufgestellt werden.
  • Unabhängig davon, ob eine ungeradzahlige oder eine geradzahlige Zeile ausgewählt ist, kann dementsprechend der Datenlesebetrieb ähnlich wie in der ersten Ausführungsform durchgeführt werden, und der Differenzverstärker 60# kann den Unterschied zwischen dem Datenlesestrom Idat und dem Referenzstrom Iref verstärken und ihn in den Spannungsunterschied zwischen den Knoten Ns und /Ns umwandeln, und der Speicherdatenwert der ausgewählten Speicherzelle kann aus den Spannungen an den Leseknoten Ns und /Ns ermittelt werden.
  • Wie oben beschrieben verwendet der Aufbau nach der zweiten Abwandlung der ersten Ausführungsform den Differenzverstärker 60#, der durch Hinzufügen von zwei Transistoren zu dem in Fig. 2 dargestellten Aufbau des Differenzverstärkers 60 gebildet wird, und dadurch kann das Datenlesen in ähnlicher Weise durchgeführt werden wie bei der ersten Abwandlung der ersten Ausführungsform, ohne dass das in Fig. 4 und 5 dargestellte Verbindungsschaltglied 70 verwendet wird. Dementsprechend kann dieselbe Wirkung wie bei dem Aufbau der ersten Abwandlung der ersten Ausführungsform erzielt werden, und weiterhin kann die Schaltungsfläche verringert werden.
  • Eine zweite Ausführungsform wird nun beschrieben in Verbindung mit einem Aufbau zum Bereitstellen eines Offsets, der dem der ersten Ausführungsform ähnlich ist, in einem Aufbau, in dem Differenzverstärker in zwei Stufen bereitgestellt sind.
  • Wie in Fig. 9 dargestellt, beinhaltet einen Aufbau nach der zweiten Ausführungsform weiterhin einen globalen Differenzverstärker 80, der auf den Differenzverstärker 60 folgend angeordnet ist. Der globale Differenzverstärker 80 wandelt den Spannungsunterschied zwischen den Leseknoten Ns und /Ns in einen Unterschied zwischen den in komplementären globalen Datenleitungen GIO und /GIO fließenden Ströme um und verstärkt diesen Stromunterschied, um einen Spannungsunterschied zwischen den globalen Leseknoten Ngs und /Ngs zu erzeugen.
  • Der Differenzverstärker 60 ist für das Speicherfeld 10 mit dem in Fig. 2 dargestellten Aufbau bereitgestellt. Im Datenlesebetrieb ist daher die elektrisch mit dem Leseknoten Ns verbundene Datenleitung LIO zu der ausgewählten Speicherzelle in Reihe geschaltet, und die elektrisch mit dem Leseknoten /Ns verbundene Datenleitung LIOr ist zu der Dummyzelle DMC in Reihe geschaltet, auch wenn das nicht dargestellt ist.
  • Der globale Differenzverstärkt 80 beinhaltet: einen n-Kanal- MOS-Transistor 81, dessen Gate mit dem Leseknoten Ns verbunden ist; einen n-Kanal-MOS-Transistor 82, dessen Gate mit dem Leseknoten /Ns verbunden ist; einen n-Kanal-MOS-Transistor 83, der an seinem Gate von einer Spannungserzeugeschaltung 90 eine Offsetsteuerspannung Vofd empfängt; und einen n-Kanal-MOS- Transistor 84, der an seinem Gate von einer Spannungserzeugeschaltung 91 eine Offsetsteuerspannung Vofr empfängt. Der Transistor 81 ist elektrisch zwischen die globale Datenleitung GIO und die vorbestimmte Spannung Vss geschaltet, und der Transistor 82 ist elektrisch zwischen die globale Leitung /GIO und die vorbestimmte Spannung Vss geschaltet. Der Transistor 83 ist zu der globalen Datenleitung GIO in Reihe geschaltet, und der Transistor 84 ist zu der globalen Datenleitung /GIO in Reihe geschaltet.
  • Der globale Differenzverstärker 80 beinhaltet weiter einen p- Kanal-MOS-Transistor 85, der elektrisch zwischen die Versorgungsspannung Vcc und einen Knoten Nspg geschaltet ist, sowie p-Kanal-MOS-Transistoren 86 und 87, die jeweils elektrisch zwischen den Knoten Nspg und einen globalen Leseknoten Ngs bzw. /Ngs geschaltet sind.
  • Der Transistor 85 empfängt an seinem Gate ein Steuersignal /ASE, das dem Freigabesignal des globalen Differenzverstärkers 80 von dem Zeilendecoder 20 entspricht. Als Reaktion auf die Aktivierung (L-Pegel) des Steuersignals /ASE führt der Transistor 85 einen Betriebsstrom zum Betreiben des globalen Differenzverstärkers 80 zu. Die Gates der Transistoren 86 und 87 sind jeweils mit einem vorbestimmten Knoten aus den globalen Leseknoten NGS und /NGS verbunden (z. B. mit dem globalen Leseknoten /NGS).
  • Die durch die Spannungserzeugeschaltung 90 und 91 erzeugten Offsetsteuerspannungen Vofd und Vofr sind jeweils auf verschiedene Pegel eingestellt, so dass zwischen den durch die komplementären globalen Datenleitungen GIO und /GIO fließenden Strömen ein beabsichtigter Offset bereitgestellt werden kann, wie später detailliert beschrieben wird. Wie oben beschrieben hat der globale Differenzverstärker 80 den Aufbau eines Differenzverstärkers, der aus den Transistoren 81, 82, 86 und 87 gebildet ist, um den Spannungsunterschied zwischen den Leseknoten Ns und /Ns zu verstärken, und er hat weiterhin einen Aufbau, bei dem die jeweils den Gates der Transistoren 83 und 84 zugeführten Offsetsteuerspannungen Vofd und Vofr zwischen den durch die globalen Datenleitungen GIO und /GIO fließenden Strömen einen beabsichtigten Offset bereitstellen können.
  • Weiterhin wird den Gates der Transistoren 61 und 62 des Differenzverstärkers 60 eine gemeinsame Offsetsteuerspannung Vof zugeführt. Somit stellt der Differenzverstärker 60 in der vorderen Stufe keinen beabsichtigten Offset zwischen den durch die Datenleitungen LIO und LIOr fließenden Strömen bereit. Demzufolge hängen die durch die Datenleitung LIO und LIOr fließenden Ströme von den elektrischen Widerstandswerten der ausgewählten Speicherzelle und der Dummyzelle ab.
  • Mit Bezug auf Fig. 10 wird nun der Datenlesebetrieb nach der zweiten Ausführungsform beschrieben. Fig. 10 zeigt stellvertretend einen Vorgang, bei dem der elektrische Widerstandswert der Dummyzelle auf Rmin voreingestellt ist und bei dem die normale Speicherzelle in der i-ten Zeile und der j-ten Spalte als Datenleseziel ausgewählt ist.
  • Wenn zum Zeitpunkt t1 der Datenlesevorgang beginnt, wird das Datenleitungsausgleichsignal LIOEQ auf L-Pegel aktiviert, so dass die Datenleitung LIO und LIOr von der vorbestimmten Spannung Vss getrennt werden. Dadurch wird die Vorbereitung zum Beginnen des Datenlesens abgeschlossen.
  • Zum Zeitpunkt t2 werden das Lesefreigabesignal /SE und das Steuersignal /ASE auf L-Pegel aktiviert, und der Differenzverstärkt 60 und der globale Differenzverstärker 80 nehmen ihren Betrieb auf. Dadurch werden sowohl den Datenleitungen LIO und LIOr als auch den globalen Datenleitungen GIO und /GIO Ströme zugeführt. Mit einem ähnlichen Zeitablauf werden die Lesewortleitung RWLi in der ausgewählten Zeile und die Spaltenauswahlleitung CSLj in der ausgewählten Spalte auf H-Pegel aktiviert.
  • Als Reaktion auf die Aktivierung der Lesewortleitung RWLi in der ausgewählten Zeile und der Spaltenauswahlleitung CSLj in der ausgewählten Spalte werden die Datenleitung LIO und LIOr jeweils elektrisch mit der ausgewählten Speicherzelle bzw. der Dummyzelle verbunden. Dadurch beginnen zu einem Zeitpunkt t3 Ströme durch die Datenleitungen LIO und LIOr zu fließen. Als Reaktion auf die Spannungen an den Leseknoten Ns und /Ns, die von den durch die Datenleitungen LIO und LIOr fließenden Strömen abhängen, beginnen Ströme jeweils durch die globalen Datenleitungen GIO und /GIO zu fließen.
  • Der durch die elektrisch mit der ausgewählten Speicherzelle verbundene Datenleitung LIO fließende Strom Ild nimmt in Abhängigkeit von dem Speicherdatenwert einen Wert Idat(Rmax) oder Idat(Rmin) an. Ein Unterschied zwischen den Strömen Idat(Rmin) und Idat(Rmax) wird als ΔI' ausgedrückt.
  • Da der elektrische Widerstandswert der Dummyzelle auf Rmin voreingestellt ist, liegt der durch die Datenleitung LIOr fließende Strom Ilr auf demselben Pegel wie Idat(Rmin). Daher tritt zwischen den Leseknoten Ns und /Ns kein Spannungsunterschied auf, wenn der Speicherdatenwert der ausgewählten Speicherzelle dem elektrischen Widerstandswert Rmin entspricht. Wenn die an den Gates der Transistoren 83 und 84 anliegenden Offsetsteuerspannung Vofd und Vofr denselben Pegel haben, tritt demzufolge zwischen den durch die globalen Datenleitungen GIO und /GIO fließenden Strömen Igd und Igr kein Offset auf.
  • Wenn dagegen der Speicherdatenwert der ausgewählten Speicherzelle dem elektrischen Widerstandswert Rmax entspricht, ist der durch die Datenleitung LIO fließende Strom Idat(Rmax) kleiner als der durch die Datenleitung LIOr fließende Strom Ilr, so dass die Spannung an dem Leseknoten Ns um ΔV' größer ist als die Spannung an dem Leseknoten /Ns. Auch wenn die Offsetsteuerspannung Vofd und Vofr denselben Pegel haben, ist daher der durch die globale Datenleitung GIO fließende Strom Igd größer als der durch die globale Datenleitung /GIO fließende Strom Igr, weil die Gatespannung des Transistors 81 größer ist als die Gatespannung des Transistors 82.
  • Wenn die Dummyzelle einen elektrischen Widerstandswert aufweist, der Rmin entspricht, ist der durch die globale Datenleitung GIO, die der ausgewählten Speicherzelle entspricht, fließende Strom Igd gleich oder größer als der durch die globale Datenleitung /GIO, die der Dummyzelle entspricht, fließende Strom.
  • Dementsprechend muss der globale Differenzverstärker 80 einen Offset bereitstellen, der die folgende Formel (2) erfüllt, so dass der durch die globale Datenleitung /GIO fließende Strom Igr einen Pegel erhalten kann, der zwischen den zwei dem Speicherdatenwert der ausgewählten Speicherzelle entsprechenden Pegeln Igd(Rmin) und Igd(Rmax) des durch die globale Datenleitung GIO fließenden Stroms liegt.

    Igd(Rmax) + ΔIof = Igr = Igd(Rmin)-ΔIof (2)
  • Wenn der elektrische Widerstandswert der Dummyzelle auf Rmin voreingestellt ist, wird die Offsetsteuerspannung Vofr auf den Wert (Vofd-Vα) eingestellt, um den Offset bereitzustellen, der den Referenzstrom Igr, d. h. den durch die globale Datenleitung /GIO fließenden Strom um ΔIof verringert. Der Unterschied Vα zwischen den Offsetsteuerspannungen Vofr und Vofd wird entsprechend diesem Wert von ΔIof eingestellt.
  • Alternativ können die Offsetsteuerspannungen Vofr und Vofd auf einen gemeinsamen Pegel gelegt werden, und der Offset, der den durch die Datenleitung LIOr fließenden Strom (Referenzstrom Iref) um ΔIof verringert, kann dadurch bereitgestellt werden, dass ein Entwurf verwendet wird, in dem die Stromsteuerfähigkeit (Transistorgröße) des mit der globalen Datenleitung /GIO verbundenen Transistors 87 kleiner ist als die Stromsteuerfähigkeit (Transistorgröße) des mit der globalen Datenleitung GIO verbundenen Transistors 86.
  • In dem Fall, in dem die Dummyzelle DMC einen elektrischen Widerstandswert Rmax aufweist, wird die Offsetsteuerspannung Vofr auf den Wert (Vofd + Vα) eingestellt, um den Offset bereitzustellen, der den Referenzstrom Igr, d. h. den durch die globale Datenleitung /GIO fließenden Strom, um ΔIof zu erhöhen.
  • Alternativ können die Offsetsteuerspannungen Vofr und Vofd auf einen gemeinsamen Pegel gelegt werden, und der Offset, der den durch die Datenleitung LIOr fließenden Strom (Referenzstrom Iref) um ΔIof erhöht, kann dadurch bereitgestellt werden, dass ein Entwurf verwendet wird, in dem die Stromsteuerfähigkeit (Transistorgröße) des mit der globalen Datenleitung /GIO verbundenen Transistors 87 größer ist als die Stromsteuerfähigkeit (Transistorgröße) des mit der globalen Datenleitung GIO verbundenen Transistors 86.
  • Zwischen den Zeitpunkten t4 und t5 bewirkt der so bereitgestellte Offset einen Unterschied ΔIof zwischen den durch die globalen Datenleitungen GIO und /GIO fließenden Strömen auf der Grundlage des elektrischen Widerstandswertes der ausgewählten Speicherzelle und der Dummyzelle, und der globale Differenzverstärker 80 wandelt diesen Unterschied ΔIof zwischen den fließenden Strömen in einen Spannungsunterschied ΔVof zwischen den globalen Datenleseknoten Ngs und /Ngs um. Da dieser Spannungsunterschied ΔVof eine Polarität aufweist, die dem Speicherdatenwert der ausgewählten Speicherzelle entspricht, kann der Speicherdatenwert der ausgewählten Speicherzelle aus den Spannungen an den globalen Leseknoten Ngs und /Ngs ermittelt werden.
  • Die Vorgänge nach dem Ende des Datenlesens zum Zeitpunkt t5 sind im wesentlichen dieselben wie die in Fig. 3 dargestellten nach dem Zeitpunkt t4, und daher wird ihre Beschreibung an dieser Stelle nicht wiederholt.
  • Nach der zweiten Ausführungsform kann in dem Aufbau mit den Differenzverstärkern in zwei Stufen ein ähnlicher Datenlesevorgang durchgeführt werden wie bei der ersten Ausführungsform. Da das Datenlesen durch Differenzverstärkungsvorgänge in zwei Stufen ausgeführt wird, kann ein hinreichender Verstärkungsfaktor erzielt werden, um das Datenlesen ohne die Verwendung eines großen MOS-Transistors durchzuführen, und daher kann die Schaltungsfläche des Datenleseschaltungssystems klein sein.
  • Eine erste Abwandlung der zweiten Ausführungsform wird nun beschrieben in Verbindung mit einem Aufbau, bei dem die Verbindungsbeziehung der in Fig. 4 dargestellten Datenleitung LIO und /LIO im Hinblick auf die ausgewählte Speicherzelle und die Dummyzelle entsprechend den Ergebnissen der Adressauswahl geschaltet wird, und insbesondere in Verbindung mit einem Aufbau zum Ausführen der Differenzverstärkung in zwei Stufen.
  • Wie in Fig. 11 dargestellt unterscheidet sich ein Aufbau der ersten Abwandlung der zweiten Ausführungsform von dem in Fig. 9 dargestellten Aufbau der zweiten Ausführungsform darin, dass ein Verbindungsschaltglied 70 zwischen den Differenzverstärker 60 und den Datenleitungen LIO und /LIO angeordnet ist. Der Differenzverstärker 60 ist für das Speicherfeld 10 mit dem in Fig. 4 dargestellten Aufbau bereitgestellt. Im Datenlesebetrieb wird daher jeder der Leseknoten Ns und /Ns sowie die mit ihnen verbundenen Datenleitungen LIO bzw. /LIO entsprechend den Ergebnissen der Adressauswahl jeweils zu der ausgewählten Speicherzelle bzw. zu der Dummyzelle DMC in Reihe geschaltet, auch wenn dies nicht dargestellt ist.
  • Der Aufbau des Verbindungsschaltglieds 70 ist ähnlich wie der in Fig. 5 dargestellte Aufbau. Diejenige der Datenleitungen LIO und /LIO, die mit der ausgewählten Speicherzelle verbunden ist, ist entsprechend dem Ergebnis der Adressauswahl fest mit dem Knoten Nd (d. h. mit der Seite mit dem Transistor 61) verbunden, und die andere mit der Dummyzelle verbundene Leitung ist fest mit dem Knoten Nr (d. h. mit der Seite mit dem Transistors 62) verbunden.
  • Dadurch arbeiten der Differenzverstärker 60, der globale Differenzverstärker 80 und die Spannungserzeugeschaltungen 90 und 91 ähnlich wie bereits in Verbindung mit der zweiten Ausführungsform beschrieben, so dass auch in dem Speicherfeld mit dem gefalteten Bitleitungsaufbau, bei dem die Verbindungsbeziehung der komplementären Datenleitungen im Hinblick auf die ausgewählte Speicherzelle und die Dummyspeicherzelle entsprechend dem Ergebnis der Adressauswahl geschaltet wird, ähnliche Wirkungen erzielt werden können wie in der zweiten Ausführungsform. Durch Anwendung des gefalteten Bitleitungsaufbaus in dem Speicherfeld kann das Datenlesen genau mit höherer Störungsempfindlichkeit durchgeführt werden.
  • In einem Aufbau nach einer zweiten Abwandlung der zweiten Ausführungsform ist das Verbindungsschaltglied 70 wie in Fig. 12 dargestellt entsprechend dem inneren Aufbau des globalen Differenzverstärkers 80 bereitgestellt. Genauer gesagt ist das Verbindungsschaltglied 70 an einer Stelle angeordnet, die jede der globalen Datenleitungen GIO und /GIO teilt, und es steuert die Verbindungsbeziehung der Transistoren 81 und 82 im Hinblick auf die Transistoren 83 und 84 entsprechend dem Ergebnis der Adressenauswahl.
  • Genauer gesagt: Wenn eine ungradzahlige Zeile ausgewählt ist und das Adresssignal RA0 auf H-Pegel gelegt wird, verbindet das Verbindungsschaltglied 70 den Transistor 81, dessen Durchgangsstrom entsprechend einer Spannung an dem Leseknoten Ns gesteuert wird, der über die Datenleitung LIO elektrisch mit der ausgewählten Speicherzelle verbunden ist, in Reihe zu dem Transistor 83, der an seinem Gate die Offsetsteuerspannung Vofd empfängt. Weiterhin schaltet es den Transistor 82, dessen Durchgangsstrom entsprechend einer Spannung an dem Leseknoten /Ns gesteuert wird, der elektrisch über die Datenleitung /LIO mit der Dummyzelle verbunden ist, in Reihe zu dem Transistor 84, der an seinem Gate die Offsetsteuerspannung Vofr empfängt.
  • Wenn dagegen eine geradzahlige Zeile ausgewählt ist und das Adresssignal /RA0 auf H-Pegel gelegt wird, verbindet das Verbindungsschaltglied 70 den Transistor 81, dessen Durchgangsstrom entsprechend einer Spannung an dem Leseknoten Ns gesteuert wird, der über die Datenleitung LIO elektrisch mit der ausgewählten Speicherzelle verbunden ist, in Reihe zu dem Transistor 84, der an seinem Gate die Offsetsteuerspannung Vofr empfängt. Weiterhin schaltet es den Transistor 82, dessen Durchgangsstrom entsprechend einer Spannung an dem Leseknoten /Ns gesteuert wird, der elektrisch über die Datenleitung /LIO mit der Dummyzelle verbunden ist, in Reihe zu dem Transistor 83, der an seinem Gate die Offsetsteuerspannung Vofd empfängt.
  • Wie oben beschrieben ist das Verbindungsschaltglied 70 in der auf den Differenzverstärker 60 folgenden Stufe angeordnet, und somit ist es entsprechend dem globalen Differenzverstärker 80 angeordnet. In diesem Aufbau arbeiten der Differenzverstärker 60, der globale Differenzverstärker 80 sowie die Spannungserzeugeschaltung 90 und 91 in ähnlicher Weise wie die in der bereits beschriebenen zweiten Ausführungsform, so dass auch in dem Speicherfeld mit dem gefalteten Bitleitungsaufbau, bei dem die Verbindungsbeziehung der komplementären Datenleitungen im Hinblick auf die ausgewählte Speicherzelle und die Dummyspeicherzelle entsprechend dem Ergebnis der Adressauswahl geschaltet wird, ähnliche Wirkungen erzielt werden können wie in der zweiten Ausführungsform. Durch Anwendung des gefalteten Bitleitungsaufbaus in dem Speicherfeld kann das Datenlesen genau mit höherer Störungsempfindlichkeit durchgeführt werden.
  • Der obige Aufbau kann z. B. in einem Speicherfeldaufbau verwendet werden, der in eine Mehrzahl von Speicherblöcken aufgeteilt ist, und eine dem Differenzverstärker 60 entsprechender Anfangsverstärker kann für jeden Speicherblock vorgesehen sein. Weiterhin können globale Differenzverstärker 80 gemeinsam für diese Mehrzahl von Blöcken vorgesehen sein. Dadurch kann die Anzahl der Verbindungsschaltglieder 70 verringert werden, und die Schaltungsfläche kann verringert werden. Entsprechend den Differenzverstärkern 60 und 60# und dem globalen Differenzverstärker 80 in der ersten und zweiten Ausführungsform sind die Transistoren 61, 61a, 61B, 62, 62A, 62B und 81 bis 84 aus n- Kanal-MOS-Transistoren ausgebildet, und die Transistoren 63 bis 65 und 85 bis 87 sind aus p-Kanal-MOS-Transistoren ausgebildet. Die Polaritäten (n und p) dieser Transistoren können jedoch in Hinblick auf die Betriebsspannungen dieser Differenzverstärker sowie auf die Polaritäten der Gatespannungen (z. B. der Einstellung der Offsetsteuerspannungen) der jeweiligen Transistoren in geeigneter Weise geändert werden.
  • Eine dritte Ausführungsform wird nun beschrieben in Verbindung mit einem anderen Beispiel für einen Aufbau, bei dem Datenlesen unter Verwendung von Dummyzellen durchgeführt wird, die im wesentlichen denselben Aufbau wie die normalen Speicherzellen haben.
  • Fig. 13 ist ein Schaltbild, das einen Aufbau eines Datenleseschaltungssystems nach der dritten Ausführungsform zeigt. Wie in Fig. 13 dargestellt, hat das Speicherfeld 10 im wesentlichen denselben Aufbau wie das in Fig. 4 dargestellte, und daher wird seine Beschreibung an dieser Stelle nicht wiederholt. Fig. 13 zeigt stellvertretend die Lesewortleitung RWLe, die Ziffernleitung DLe, die Bitleitungen BL0 und /BL0 sowie normale Speicherzellen, die einer geradzahligen Zeile und der ersten Speicherzellenspalte entsprechend sowie eine Dummyzelle DMC, eine Dummylesewortleitung DRWLe und eine Dummyziffernleitung DDLe, die diesen entsprechen.
  • Das aus den Datenleitungen LIO und /LIO gebildete Datenleitungspaar ist in derselben Weise wie in Fig. 4 dargestellt mit dem Speicherfeld 10 verbunden, und daher wird die Beschreibung der Verbindungsbeziehung zwischen ihnen an dieser Stelle nicht wiederholt. Der Aufbau unterscheidet sich von dem in Fig. 4 dargestellten Aufbau darin, dass kein Verbindungsschaltglied 70 vorgesehen ist, und dass anstelle des Differenzverstärkers 60 eine Datenleseschaltung 160 vorgesehen ist. Im Gegensatz zu dem Differenzverstärker 60 weist die Datenleseschaltung 61 keine Funktion zum Bereitstellen eines Offsets zwischen den durch die Datenleitungen LIO und /LIO fließenden Strömen auf, führt den Vorgang des Datenlesens aus der ausgewählten Speicherzelle durch Umwandeln des Unterschieds zwischen den durch die Datenleitungen LIO und /LIO fließenden Strömen durch und gibt den Unterschied zwischen den durch die Speicherzelle und die Dummyzelle fließenden Strömen direkt als Spannungsdifferenz zwischen den Leseknoten Ns und /Ns wieder.
  • Ein dem Differenzverstärker 60 entsprechender Aufbau kann zum Beispiel so ausgelegt sein, dass ein Gleichgewicht zwischen den Stromsteuerfähigkeiten (Transistorgrößen) der Transistoren 61 und 62 sowie ein Gleichgewicht zwischen den Stromsteuerfähigkeiten (Transistorgrößen) der Transistoren 63 und 64 gewahrt wird und dass weiterhin an die Gates der Transistoren 61 und 62 eine gemeinsame Steuerspannung Vref angelegt wird. Dadurch kann die oben beschriebene Datenleseschaltung 160 erzielt werden.
  • Nach dem Aufbau der dritten Ausführungsform wird die Sourcespannung des Zugriffstransistors ATR in der normalen Speicherzelle MC über eine (in Fig. 13 nicht dargestellte) Sourceleitung SL auf die vorbestimmte Spannung Vss gelegt, und die Sourcespannung des Dummyzugriffstransistors ATRd in der Dummyzelle DMC wird auf eine von einer Dummysourcespannungsleitung zugeführte Sourcespannung Vsl (Vsl ≠ Vss) gelegt.
  • Im Datenlesebetrieb wird jede der Datenleitungen LIO und /LIO entsprechend der Steuerspannung Vref auf eine gemeinsame Spannung gelegt. Dadurch unterscheidet sich eine beidseitig an der ausgewählten Speicherzelle MC mit eingeschaltetem Zugriffstransistor ATR abfallende Spannung von derjenigen an der Dummyzelle DMC mit eingeschaltetem Dummyzugriffstransistor ATRd. Demzufolge unterscheidet sich die zwischen den entgegengesetzten Enden des magnetoresistiven Tunnelelements TMR in der ausgewählten Speicherzelle abfallende Spannung von der zwischen entgegengesetzten Enden des magnetoresistiven Dummyelements TMRd in der Dummyzelle abfallenden Spannung.
  • Wenn z. B. der elektrische Widerstandswert der Dummyzelle DMC auf Rmin voreingestellt ist, ist die Sourcespannung Vsl so eingestellt, dass sie die vorbestimmte Spannung überschreitet (Vsl > Vss), so dass die zwischen den entgegengesetzten Enden des magnetoresistiven Dummyelements TMRd abfallende Spannung kleiner sein kann als die zwischen den entgegengesetzten Enden des magnetoresistiven Tunnelelements TMR abfallende Spannung. Dadurch kann der durch die Dummyzelle fließende Referenzstrom Iref auf einen Pegel eingestellt werden, der zwischen den zwei Werten des durch die ausgewählte Speicherzelle fließenden Datenlesestroms Idat liegt. Durch Verringern der Spannung, die zwischen den entgegengesetzten Enden des magnetoresistiven Dummyelements TMRd abfällt, kann die Dummyzelle DMC, auf die häufiger zugegriffen wird als auf normale Speicherzelle, mit verbesserter Zuverlässigkeit betrieben werden.
  • Wenn der elektrische Widerstandswert der Dummyzelle DMC dagegen auf Rmax voreingestellt ist, wird die Sourcespannung Vsl so eingestellt, dass sie kleiner ist als die vorbestimmte Spannung Vss (Vsl < Vss), so dass die zwischen den entgegengesetzten Enden des magnetoresistiven Dummyelements TMRd abfallende Spannung höher sein kann als die zwischen den entgegengesetzten Enden des magnetoresistiven Tunnelelements TMR abfallende Spannung. Dadurch kann der Referenzstrom Iref auf einen Pegel eingestellt werden, der zwischen den zwei Werten des durch die ausgewählte Speicherzelle fließenden Stroms liegt.
  • Nach dem Aufbau der dritten Ausführungsform ist wie oben beschrieben auf Seiten des Differenzverstärkers 60 kein spezialer Aufbau zum Bereitstellen eines Offsets erforderlich, d. h. zum Bereitstellen des Offsets zwischen den durch die Datenleitungen LIO und /LIO fließenden Strömen. Durch Steuern bzw. Einstellen der an die Dummyzelle DMC angelegten Sourcespannung und somit durch Verwenden des Datenleseschaltungssystems mit einem einfacheren Aufbau, kann das Datenlesen ausgeführt werden, während eine Dummyzelle DMC verwendet wird, die einen ähnlichen Aufbau hat wie die normale Speicherzelle.
  • Wie in Fig. 14 dargestellt, unterscheidet sich ein Aufbau nach einer ersten Abwandlung der dritten Ausführungsform von dem in Fig. 13 dargestellten Aufbau der dritten Ausführungsform darin, dass im Datenlesebetrieb eine Mehrzahl von Dummyzellen DMC parallel zwischen die Bitleitung BL bzw. /BL und die Dummysourcespannungsleitung DSL geschaltet sind.
  • In dieser Abwandlung sind in dem Speicherfeld 10 N-mal (N: ganze Zahl größer gleich 2) so viele Dummyzellenzeilen angeordnet wie in dem Aufbau der dritten Ausführungsform. Fig. 14 zeigt als Beispiel einen Aufbau, bei dem N gleich 2 ist, und daher sind zwei Dummyzellen DMC parallel im Datenlesebetrieb zwischen die Bitleitung BL bzw. /BL und die Dummysourcespannungsleitung DSL geschaltet. Fig. 14 zeigt stellvertretend die Dummylesewortleitung DRWLe0 und DRWLel, die den zwei Dummyzellenzeilen entsprechen, die jeweils entsprechend den geradzahligen Zeilen angeordnet sind, sowie zwei Dummyzellen, die diesen Leitungen entsprechen und die in der ersten Speicherzellenspalte angeordnet sind.
  • Die Dummylesewortleitungen DRWLe0 und DRWLel werden gemeinsam aktiviert und deaktiviert. Wenn im Datenbetrieb die geradzahlige Zeile ausgewählt ist, werden daher zwei Dummyzellen DMC zwischen die Bitleitung BL und die Dummysourcespannungsleitung DSL geschaltet. Die den ungradzahligen Zeilen entsprechenden Dummyzellen sind in ähnlicher Weise wie oben beschrieben in zwei Zeilen angeordnet, auch wenn das nicht dargestellt ist.
  • Da der Referenzstrom Iref nach dem obigen Aufbau aus den durch die Mehrzahl von magnetoresistiven Dummyelementen fließenden Strömen erzeugt wird, kann der durch jede Dummyzelle fließende Strom verringert werden. Wenn z. B. der elektrische Widerstandswert der Dummyzelle DMC auf Rmin eingestellt ist, kann der beabsichtigte Referenzstrom Iref auch dann erzeugt werden, wenn die zwischen den entgegengesetzten Enden jedes magnetoresistiven Dummyelements TMRd abfallende Spannung durch Anheben der von der Dummysourcespannungsleitung DSL zugeführten Sourcespannung Vsl über den Pegel in dem in Fig. 13 dargestellten Aufbau verringert wird. Dadurch kann die beabsichtigte Betriebszuverlässigkeit der Dummyzelle DMC, auf die häufiger zugegriffen wird als auf die normale Speicherzelle, sichergestellt werden, und das Datenlesen kann in ähnlicher Weise wie bei der dritten Ausführungsform durchgeführt werden.
  • Fig. 15 ist ein Schaltbild eines Datenleseschaltungssystems nach einer zweiten Abwandlung der dritten Ausführungsform. Wie in Fig. 15 dargestellt, unterscheidet sich der Aufbau der zweiten Abwandlung der dritten Ausführungsform von dem in Fig. 13 dargestellten Aufbau der dritten Ausführungsform darin, dass zum Steuern der Spannung auf der Dummysourcespannungsleitung DSL weiterhin eine Stromübertragungsschaltung 100 verwendet wird.
  • Die Stromübertragungsschaltung 100 beinhaltet einen Transistor 101, der elektrisch zwischen einen Knoten 103, dem eine vorbestimmte Spannung Vss zugeführt wird, und eine Dummysourcespannungsleitung DSL geschaltet ist, und einen Leseverstärker 102 zum Verstärken eines Spannungsunterschieds zwischen der Spannung auf der Dummysourcespannungsleitung DSL und der einem Referenzwert für diese entsprechenden Sourcespannung Vsl und zum Anlegen der verstärkten Differenz an das Gate des Transistors 101. Dadurch wird der durch den Transistor 101 fließende Strom so gesteuert, dass die Sourcespannung Vsl auf der Dummysourcespannungsleitung DSL gehalten wird.
  • Der obige Aufbau kann die Sourcespannung Vsl auf der Dummysourcespannungsleitung DSL in dem Aufbau nach der dritten Ausführungsform stabil einstellen, so dass das Datenlesen stabil durchgeführt werden kann.
  • Wie in Fig. 16 dargestellt, unterscheidet sich ein Aufbau einer dritten Abwandlung der dritten Ausführungsform von dem in Fig. 15 dargestellten Aufbau der zweiten Abwandlung der dritten Ausführungsform darin, dass weiterhin für die Sourcespannungsleitung SL, die der normalen Speicherzelle die vorbestimmte Spannung Vss zuführt, eine Stromübertragungsschaltung 105 verwendet wird.
  • Die Stromübertragungsschaltung 105 beinhaltet einen Transistor 106, der elektrisch zwischen die Sourcespannungsleitung SL und einen Masseknoten 104 geschaltet ist, und einen Verstärker 107 zum Verstärken eines Spannungsunterschieds zwischen der Spannung an der Sourcespannungsleitung SL und der vorbestimmten Spannung Vss, die einem Referenzwert für diese entspricht, und zum Anlegen des verstärkten Spannungsunterschieds an das Gate des Transistors 106. Der durch den Transistor 106 fließende Strom wird so gesteuert, dass die vorbestimmte Spannung Vss auf der Sourcespannungsleitung SL erhalten bleibt. In der Stromübertragungsschaltung 100 ist der Transistor 101 zwischen die Dummysourcespannungsleitung DSL und den Masseknoten 104 geschaltet.
  • Nach dem Aufbau der dritten Abwandlung der dritten Ausführungsform ist die vorbestimmte Spannung Vss, die als Sourcespannung des Zugriffstransistors ATR der normalen Speicherzelle MC angelegt wird, wie oben beschrieben auf einen von der Massespannung GND verschiedenen Spannungswert eingestellt.
  • Wie in Fig. 17 dargestellt, werden die Sourcespannung V1 für die Dummyzelle und die Sourcespannung Vss für die normale Speicherzelle in gegenseitiger Abhängigkeit durch Verwendung desselben Spannungsteilerpfads erzeugt. Im allgemeinen ist es schwierig, die Absolutpegel der als Referenzspannung erzeugten Sourcespannungen V1 und Vs strikt beizubehalten. Durch den beschriebenen Aufbau kann jedoch der relative Pegelunterschied zwischen den Sourcespannungen V1 und Vs stabil beibehalten werden.
  • In dem Datenlesebetrieb nach der dritten Ausführungsform wird der Referenzstrom Iref dadurch erzeugt, dass ein beabsichtigter Unterschied zwischen der zwischen den entgegengesetzten Enden der ausgewählten Speicherzelle anliegenden Spannung und der zwischen den entgegengesetzten Enden der Dummyzellen anliegenden Spannung bereitgestellt wird. Daher kann der Aufbau der dritten Abwandlung der dritten Ausführungsform den Referenzstrom Iref genauer einstellen, in dem seine Schwankungen unterdrückt werden.
  • Eine vierte Ausführungsform wird nun beschrieben in Verbindung mit einem Aufbau, bei dem die MTJ-Speicherzellen in einer Mehrzahl von aufgeteilten Speicherblöcken angeordnet sind und bei dem das Datenleseschaltungssystem von der Mehrzahl von Speicherblöcken gemeinsam genutzt wird.
  • Fig. 18 ist ein Schaltbild eines Aufbaus eines Datenleseschaltungssystems nach der vierten Ausführungsform. Wie in Fig. 18 dargestellt, ist die Mehrzahl von MTJ-Speicherzellen in den aufgeteilten Speicherblöcken MBa und MBb angeordnet, die abwechselnd als Datenleseziel ausgewählt werden.
  • Die Speicherblöcke MBa und MBb nutzen die Speicherzellenspalte gemeinsam. Daher werden die entsprechend den jeweiligen Speicherzellenspalten bereitgestellten Spaltenauswahlleitungen CSL0 bis CSLn gemeinsam durch die Speicherblöcke MBa und MBb genutzt. Der Spaltendecoder 25 aktiviert entsprechend der Spaltenadresse CA selektiv die Spaltenauswahlleitungen CSL0 bis CSLn.
  • Lesewortleitungen RWL, die entsprechend den jeweiligen Speicherzellenzeilen in jedem Speicherblock angeordnet sind, sind unabhängig von denen in dem anderen Speicherblock. Dummyzellen DMC sind so angeordnet, dass in den Speicherblöcken MBa und MBb jeweils eine Dummyzellenzeile 110a bzw. 110b ausgebildet ist. In dem Speicherblock MBa sind z. B. die den (m + 1) normalen Speicherzellen (m: natürliche Zahl) zahlenmäßigen entsprechenden Lesewortleitungen RWL0a bis RWLma bereitgestellt sowie eine der Dummyzellenzeile 110a entsprechende Dummylesewortleitung DRWLa. In ähnlicher Weise sind in dem Speicherblock MBb die den (m + 1) normalen Speicherzellenzeilen zahlenmäßig entsprechenden Lesewortleitung RWL0b bis RWLmb bereitgestellt sowie eine der Dummyzellenzeile 110b entsprechende Dummylesewortleitung DRWLb.
  • Entsprechend den Speicherblöcken MBa und MBb sind jeweils Zeilendecoder 20a und 20b bereitgestellt. Die Zeilendecoder 20a und 20b empfangen Blockauswahlsignale BSa und BSb, die jeweils die Ergebnisse der Auswahl der Speicherblöcke MBa und MBb wiedergeben, und führen die Zeilenauswahl entsprechend der Zeilenadresse RA durch.
  • Genauer gesagt: Wenn der Speicherblock MBa als Datenleseziel ausgewählt ist und das Blockauswahlsignal BSa aktiv wird (H- Pegel), aktiviert der Zeilendecoder 20a auf der Grundlage der Zeilenadresse RA selektiv eine der Lesewortleitungen RWL0a bis RWLma. Der Zeilendecoder 20b aktiviert die Dummylesewortleitung DRWLb zum Auswählen der Dummyzellenzeile 110b.
  • Wenn dagegen der Speicherblock MBb als Datenleseziel ausgewählt ist und das Blockauswahlsignal BSb aktiv wird (H-Pegel), aktiviert der Zeilendecoder 20b auf der Grundlage der Zeilenadresse RA selektiv eine der Lesewortleitungen RWL0b bis RWLmb. Der Zeilendecoder 20a aktiviert die Dummylesewortleitung DRWLa zum Auswählen der Dummyzellenzeile 110a.
  • Entsprechend der jeweiligen Anzahl von (n + 1) Speicherzellenspalten (n: natürliche Zahl) sind für jeden der Speicherblöcke MBa und MBb Bitleitungen BL0a bis BLna bzw. BL0b bis BLnb bereitgestellt, die jeweils unabhängig sind von den in dem anderen Speicherblock bereitgestellten Bitleitungen. Komplementäre Datenleitungen LIO und /LIO sind in der Richtung der Lesewortleitung RWL angeordnet und werden von den Speicherblöcken MBa und MBb gemeinsam genutzt. Spaltenauswahlgatter CSG0 bis CSGn sind jeweils entsprechend den Speicherzellenspalten angeordnet. Jedes der Spaltenauswahlgatter CSG0 bis CSGn verbindet als Reaktion auf die Aktivierung (H-Pegel) einer entsprechenden Spaltenauswahlleitung CSL0 bis CSLn eine der Bitleitungen BL0a bis BLna mit der Datenleitung LIO und die entsprechende der Bitleitungen BL0b bis BLnb mit der Datenleitung /LIO.
  • Eine Datenleseschaltung 161 hat einen Aufbau und eine Funktionsweise, die ähnlich sind wie die des in Fig. 7 dargestellten Differenzverstärkers 60#. Anstelle der in Fig. 7 dargestellten Signale RA0 und /RA0 arbeitet die Datenleseschaltung 161 als Reaktion auf die Blockauswahlsignale BSa und BSb. Ein Logikgatter 69 legt ein Ergebnis einer logischen NOR-Verknüpfung zwischen den Blockauswahlsignalen BSa und BSb als Lesefreigabesignal /SE an die Datenleseschaltung 161 an. Das so erzeugte Lesefreigabesignal /SE wird an das Gate des in Fig. 2 dargestellten Transistors 65 angelegt, so dass die Zufuhr des Betriebsstroms zum Ausführen des Differenzverstärkungsvorgangs durch die Datenleseschaltung 161 beginnt, wenn einer der Speicherblöcke MBa und MBb als Datenleseziel ausgewählt ist und eines der Blockauswahlsignale BSa und BSb auf H-Pegel aktiviert wird.
  • Wenn der Speicherblock MBa als Datenleseziel ausgewählt ist, wird die ausgewählte Speicherzelle in dem Speicherblock MBa mit der Datenleitung LIO verbunden und die Dummyzelle in dem Speicherblock MBb mit der Datenleitung /LIO. Wenn dagegen der Speicherblock MBb als Datenleseziel ausgewählt ist, wird die ausgewählte Speicherzelle in dem Speicherblock MBb mit der Datenleitung /LIO verbunden und die Dummyzelle in dem Speicherzelle MCa mit der Datenleitung LIO.
  • Wie oben beschrieben wird der Datenlesevorgang nach der zweiten Abwandlung der ersten Ausführungsform entsprechend dem Unterschied zwischen den durch die Datenleitungen LIO und /LIO fließenden Strömen ausgeführt, die jeweils mit der ausgewählten Speicherzelle und einer Dummyzelle verbunden sind, und der Speicherdatenwert kann aus der ausgewählten Speicherzelle ausgelesen werden.
  • Entsprechend dem obigen Aufbau können die zwei Speicherblöcke die komplementären Datenleitung LIO und /LIO sowie die dem Differenzverstärker entsprechende Datenleseschaltung gemeinsam nutzen, so dass die Schaltungsgröße des Datenleseschaltungssystems klein sein kann.
  • Wie in Fig. 19 dargestellt, unterscheidet sich ein Aufbau einer Abwandlung der vierten Ausführungsform von dem in Fig. 18 dargestellten Aufbau der vierten Ausführungsform darin, dass die Dummyzellen so angeordnet sind, dass sie in den Speicherblöcken MBa und MBb jeweils Dummyzellenspalten 115a und 115b bilden.
  • Dementsprechend wird jede der in den Speicherblöcken MBa und MBb angeordneten Lesewortleitungen RWL0a bis RWLma und RWL0b bis RWLmb von normalen Speicherzellen MC und Dummyzellen DMC gemeinsam genutzt. Die Bitleitungen BL0a bis BLna im Speicherblock MBa sind jeweils entsprechend den normalen Speicherzellenspalten bereitgestellt, und ebenso sind die Bitleitungen BL0b bis BLnb in dem Speicherblock MBb jeweils entsprechend den normalen Speicherzellenspalten bereitgestellt. Weiterhin sind in den Speicherblöcken MBa und MBb Dummybitleitungen BLda bzw. BLdb bereitgestellt, die jeweils den Dummyzellenspalten 115a und 115b entsprechen.
  • Spaltenauswahlgatter CSG0 bis CSGn sind jeweils entsprechend den (n + 1) normalen Speicherzellenspalten bereitgestellt, und ein Dummyspaltenauswahlgatter CSGd ist entsprechend den Speicherzellenspalten 115a und 115b bereitgestellt. Jedes der Spaltenauswahlgatter CSG0 bis CSGn verbindet als Reaktion auf die Aktivierung (H-Pegel) einer entsprechenden Spaltenauswahlleitung CSL0 bis CSLn die entsprechende der Bitleitungen BL0a bis BLna mit der Datenleitung LIO und die entsprechende der Bitleitungen BL0b bis BLnd mit der Datenleitung /LIO. Das Dummyspaltenauswahlgatter CSGd verbindet als Reaktion auf die Aktivierung der Dummyspaltenauswahlleitung CSLd jeweils die Dummybitleitungen BLda und BLdb mit den Datenleitungen /LIO und LIO.
  • Im Datenlesebetrieb aktiviert der Spaltendecoder 25 entsprechend der Spaltenadresse BA selektiv die Spaltenauswahlleitung CSL0 bis CSLn und parallel dazu unabhängig von dem Ergebnis der Adressauswahl die Dummyspaltenauswahlleitung CSLd auf H-Pegel.
  • Wenn der Speicherblock MBa die ausgewählte Speicherzelle enthält, aktiviert der Zeilendecoder 20a entsprechend der Zeilenadresse RA selektiv eine der Lesewortleitungen RWL0a bis RWLma. Wenn der Speicherblock MBb die ausgewählte Speicherzelle enthält, aktiviert der Zeilendecoder 20b entsprechend der Zeilenadresse RA selektiv eine der Lesewortleitung RWL0b bis RWLmb. Ansonsten ist der Aufbau und Betrieb im wesentlichen derselbe wie bei der in Fig. 18 dargestellten vierten Ausführungsform, und daher wird die Beschreibung an dieser Stelle nicht wiederholt.
  • Wenn im Datenlesebetrieb der Speicherblock MBa die ausgewählte Speicherzelle beinhaltet, wird die ausgewählte Speicherzelle nach dem obigen Aufbau mit der Datenleitung LIO verbunden, und die Dummyzelle, die in dem Speicherblock MBa angeordnet ist und zu derselben Speicherzellenzeile gehört wie die ausgewählte Speicherzelle wird mit der Datenleitung /LIO verbunden. Wenn dagegen im Datenlesebetrieb der Speicherblock MBb die ausgewählte Speicherzelle beinhaltet, wird die ausgewählte Speicherzelle mit der Datenleitung /LIO verbunden und die Dummyzelle, die in dem Speicherblock MBb angeordnet ist und zu derselben Speicherzellenspalte gehört wie die ausgewählte Speicherzelle, mit der Datenleitung LIO.
  • Auch in dem Fall, in dem die Dummyzellen in jedem Speicherblock als Zellenspalte angeordnet sind, können die zwei Speicherblöcke dementsprechend in ähnlicher Weise wie bei der vierten Ausführungsform die komplementären Datenleitung LIO und /LTO sowie die Datenleseschaltung 161 gemeinsam nutzen, und ein Datenleseaufbau mit einer verringerten Schaltungsgröße kann erzielt werden.
  • In der vierten Ausführungsform und ihrer Abwandlung können in ähnlicher Weise wie bei der ersten Abwandlung der ersten Ausführungsform der Differenzverstärker 60 und das Verbindungsschaltglied 70 kombiniert sein, um eine Datenleseschaltung 161 zu bilden, die von den zwei Speicherblöcken gemeinsam genutzt wird. In diesem Fall muss das Verbindungsschaltglied 70 die Verbindungsbeziehung zwischen den Datenleitungen LIO und /LIO und den in Fig. 2 dargestellten Transistoren 61 und 62 entsprechend den Blockauswahlsignalen BSa und BSb schalten.
  • In den Speicherblöcken MBa und MBb kann in ähnlicher Weise wie bei der dritten Ausführungsform die an die normalen Speicherzellen angelegte Sourcespannung unabhängig von der an die Dummyzellen angelegte Sourcespannung sein. In diesem Fall wird die in Fig. 13 dargestellte Datenleseschaltung 160 anstelle der Datenleseschaltung 161 vorgesehen. In dem Fall, in dem der Aufbau nach der dritten Ausführungsform kombiniert wird mit dem Aufbau nach der vierten Ausführungsform oder ihrer Abwandlung können die zwei Speicherblöcke in ähnlicher Weise die Datenleseschaltung 160, die Datenleitungen LIO und /LIO sowie die den normalen Speicherzellen und den Dummyzellen entsprechenden Sourcespannungsleitungen gemeinsam nutzen.
  • Eine fünfte Ausführungsform wird nun beschrieben in Verbindung mit einem Aufbau einer Dummyzelle, die einen Zwischenwert des elektrischen Widerstandes aufweist und entsprechend einem Rasterabstand der normalen Speicherzelle effizient angeordnet werden kann.
  • Entsprechend einem in Fig. 20 dargestellten Äufbau der fünften Ausführungsform sind für das Speicherfeld normale Speicherzellen MC und Dummyzellen 200 nach der fünften Ausführungsform bereitgestellt, die in ähnlicher Weise angeordnet sind wie bei dem in Fig. 4 dargestellten Aufbau. Somit sind die normalen Speicherzellen MC und die Dummyzellen 200 in abwechselnden Reihen im Hinblick auf diejenigen in benachbarten Reihen auf der Grundlage der gefalteten Bitleitungsaufbaus zickzackartig oder gestaffelt angeordnet. Genauer gesagt: Die Dummyzellen 200 sind in ähnlicher Weise angeordnet wie die in Fig. 4 dargestellten Dummyzellen DMC, so dass die Dummyzellen 200 zwei Dummyzellenzeilen bereitstellen können, die jeweils den geradzahligen und ungradzahligen Zeilen der normalen Speicherzellen entsprechen. Eine Dummylesewortleitung DRWLo und eine Dummyziffernleitung DDLo sind für die den ungradzahligen Zeilen entsprechende Dummyzellenzeile bereitgestellt, und eine Dummylesewortleitung DRWLe und eine Dummyziffernleitung DDLe für die den geradzahligen Zeilen entsprechende Dummyzellenzeile.
  • Fig. 20 zeigt stellvertretend die Lesewortleitungen RWL0 und RWL1, die Ziffernleitungen DL0 und DL1, das Bitleitungspaar BLP und normale Speicherzellen, die der ersten und zweiten Speicherzellenzeile und der j-ten Speicherzellenspalte entsprechen, sowie die Dummyzellen, die diesen normalen Speicherzellen entsprechen. Das Bitleitungspaar BLPj ist aus den komplementären Bitleitungen BLj und /BLj gebildet.
  • In jeder Speicherzellenspalte sind die komplementären Bitleitungen BL und /BL über das entsprechende Spaltenauswahlgatter CSG mit Datenbussen DB und /DB verbunden, die ein Datenbuspaar DBP bilden. Die der j-ten Speicherzellenspalte entsprechenden Bitleitungen BLj und /BLj zum Beispiel werden als Reaktion auf die Aktivierung der entsprechenden Spaltenauswahlleitung CSLj jeweils mit dem Datenbus DB bzw. /DB verbunden.
  • Die Datenleseschaltung 160 hat einen ähnlichen Aufbau wie die der bereits beschriebenen dritten Ausführungsform und liest die Daten aus der ausgewählten Speicherzelle durch Erfassen und Verstärken des Unterschieds zwischen den durch die Datenbusse DB und /DB fließenden Strömen, und gibt den Unterschied zwischen den durch die ausgewählte Speicherzelle und die Dummyzelle fließenden Ströme direkt wieder.
  • Die Dummyzelle 200 beinhaltet ein Dummyzugriffselement ATRd, ein magnetoresistives Dummyelement TMRd und einen Dummywiederstandshinzufügabschnitt 205, die in Reihe zwischen die vorbestimmte Spannung Vss und die entsprechende Bitleitung BL bzw. /BL geschaltet sind. Jedes magnetoresistive Dummyelement TMRd ist im Voraus so magnetisiert, dass die Dummyzelle DMC den elektrischen Widerstandswert Rmin aufweist. Das Gate des Dummyzugriffselements ATRd in jeder Dummyzellenzeile ist mit der Dummylesewortleitung DRWLo bzw. DRWLe verbunden.
  • Der elektrische Widerstandswert Rd des Dummywiderstandshinzufügeabschnitts 205 muss kleiner als ΔR sein und ist vorzugsweise auf ΔR/2 eingestellt. Dadurch hat die Dummyzelle 200 einen elektrischen Widerstandswert von Rmin + ΔR/2, der zwischen den zwei elektrischen Widerstandswerten Rmax und Rmin der ausgewählten Speicherzelle liegt.
  • Der Dummywiderstandshinzufügeabschnitt 205 weist zumindest einen parallel geschalteten Transistor auf. Fig. 20 zeigt ein Beispiel, in dem zwei Feldeffekttransistoren 206 und 207 den Dummywiderstandshinzufügeabschnitt 205 bilden. Die den Dummywiderstandshinzufügeabschnitt 105 bildenden Feldeffekttransistoren 206 und 207 sind ähnlich entworfen und hergestellt wie der Zugriffstransistor ATR in der normalen Speicherzelle MC und haben dieselbe Größe wie der Zugriffstransistor ATR.
  • Dementsprechend können die auf einem Halbleitersubstrat ausgebildeten Dummyzellen 200 ein Layout aufweisen, bei dem das Dummyzugriffselement ATRd und die Feldeffekttransistoren 206 und 207 parallel angeordnet sind, wodurch die Dummyzellen 200 effizient mit demselben Rasterabstand in der Zeilenrichtung (d. h. mit demselben Bitleitungsrasterabstand) wie die normalen Speicherzellen angeordnet werden können.
  • In jeder Dummyzellenzeile ist das Gate jedes der Feldeffekttransistoren 206 und 207 mit einer der Steuerspannungsleitungen DCLo bzw. DCLe verbunden und überträgt eine einstellbare Steuerspannung Vrd. Dadurch kann der Dummywiderstandswert Rd des Dummywiderstandshinzufügeabschnitts 205 durch Einstellen der Steuerspannung Vrd abgeglichen werden. Anders ausgedrückt wird die Steuerspannung Vrd so eingestellt, dass der bevorzugte Widerstandswert ΔR/2 bereitgestellt wird.
  • Der oben beschriebene Aufbau erfordert keinen speziellen Aufbau in der Datenleseschaltung 160 zum Bereitstellen eines Offsets zwischen den durch die Datenbusse DB und /DB fließenden Strömen und kann Dummyzellen bereitstellen, die einen Zwischenwert des elektrischen Widerstands aufweisen und eine Anordnung mit demselben Rasterabstand wie die normalen Speicherzellen ermöglichen.
  • Dummyzellen 200 nach der fünften Ausführungsform können in dem Speicherfeld 10 so angeordnet sein, dass sie wie in Fig. 21 dargestellt eine Speicherzellenspalte bilden. Wie in Fig. 21 dargestellt, sind für die Dummyzellen 200, die eine Dummyzellenspalte bilden, eine Bitleitung BLd und eine Steuerspannungsleitung DCL bereitgestellt. Die Dummyzellen 200 nützen die Speicherzellenzeilen mit den normalen Speicherzellen MC gemeinsam. Wenn die Lesewortleitung RWL in der ausgewählten Zeile entsprechend dem Ergebnis der Zeilenauswahl auf H-Pegel aktiviert wird, wird daher das Dummyzugriffselement ATRd in der entsprechenden Dummyzelle eingeschaltet.
  • Das Dummyspaltenauswahlgatter CSGd ist entsprechend der Dummyzellenspalte angeordnet zum Steuern der Verbindung zwischen dem Datenbus /DB und der Bitleitung BLd als Reaktion auf die Aktivierung der Dummyspaltenauswahlleitung CSLd. Im Datenlesebetrieb wird die Dummyspaltenauswahlleitung CSLd unabhängig von dem Ergebnis der Adressauswahl auf H-Pegel aktiviert, so dass der Datenbus /DB mit der Bitleitung BLd verbunden wird, die mit der Dummyzelle verbunden ist. Während dessen wird die Bitleitung (z. B. die Bitleitung BLj), die der ausgewählten Speicherzelle entspricht, mit dem Datenbus DB verbunden. Im Datenlesebetrieb ist somit der Datenbus DB mit der Bitleitung BL verbunden, die aus der Mehrzahl von den normalen Speicherzellen entsprechenden Bitleitungen BL ausgewählt ist und der ausgewählten Spalte entspricht.
  • Daher kann die Datenleseschaltung 160 den Datenwert aus der ausgewählten Speicherzelle lesen durch Erfassen und Verstärken des Unterschieds zwischen den durch die Datenbusse DB und /DB, die jeweils in Reihe zu der ausgewählten Speicherzelle bzw. der Dummyzelle geschaltet sind, fließenden Strömen.
  • In dem in Fig. 21 dargestellten Aufbau können der Dummyzugriffstransistor ATRd und die Feldeffekttransistoren 206 und 207, die dieselbe Größe haben, in der Zeilenrichtung fortlaufend angeordnet sein, wodurch die Dummyzellen 200 entsprechend dem Anordnungsrasterabstand (z. B. dem Lesewortleitungsabstand) der normalen Speicherzellen in der Spaltenrichtung angeordnet werden können. Dadurch ist möglich, einen Anstieg der Fläche des Speicherfelds 10 zu verhindern, und die Dummyzellen 200 können effizient angeordnet werden.
  • Eine sechste Ausführungsform wird beschrieben in Verbindung mit einem anderen Beispiel für einen Aufbau zum Durchführen des Datenlesens unter Verwendung von Dummyzellen, die einen ähnlichen Aufbau und eine ähnliche Form haben wie normale Speicherzellen. In dem in Fig. 22 dargestellten Aufbau nach der sechsten Ausführungsform sind für das Speicherfeld 10 normale Speicherzellen MC und Dummyzellen DMC bereitgestellt, die ähnlich angeordnet sind wie in dem in Fig. 4 dargestellten Aufbau, so dass diese Zellen in abwechselnden Reihen in Hinblick auf diejenigen in benachbarten Reihen auf der Grundlage der gefalteten Bitleitungsstruktur zickzackartig angeordnet sind. Wie bereits beschrieben hat die Dummyzelle DMC einen Aufbau und eine Form, die ähnlich ist wie die der normalen Speicherzelle MC, so dass die Dummyzellen DMC fortlaufend mit den normalen Speicherzellen MC in der Form einer Matrix angeordnet werden können. In jeder der Dummyzelle DMC ist das magnetoresistive Dummyelement TMRd im voraus so magnetisiert, dass es den elektrischen Widerstandswert Rmin aufweist.
  • Lesewortleitungen RWL und Ziffernleitungen DL, die entsprechend den normalen Speicherzellenzeilen bereitgestellt sind, sind ähnlich wie in Fig. 4 dargestellt angeordnet. Auch Dummylesewortleitungen DRWLe und DRWLo sowie Dummyziffernleitungen DDLe und DDLo, die entsprechend den Dummyzellenzeilen bereitgestellt sind, sind ähnlich wie in Fig. 4 dargestellt angeordnet. Weiterhin sind komplementäre Bitleitungen BL und /BL, die von den normalen Speicherzellen und von den Dummyzellen gemeinsam genutzt werden und entsprechend den Speicherzellenspalten bereitgestellt sind, ähnlich wie in Fig. 4 dargestellt angeordnet. Daher wird die Beschreibung der Anordnung dieser Leitungen an dieser Stelle nicht wiederholt.
  • Entsprechend den normalen Speicherzellenzeilen sind Sourcespannungsleitungen SL0, SL1 usw. angeordnet, um die Sourcen der Zugriffstransistoren auf die vorbestimmte Spannung Vss zu setzen. In den Dummyzellen DMC wird die vorbestimmte Spannung Vss den Sourcen der Dummyzugriffstransistoren ATRd über die Dummysourcespannungsleitungen DSLe und DSLo zugeführt, die jeweils entsprechend den zwei Dummyzellenzeilen angeordnet sind.
  • An einer Stelle außerhalb des Speicherfeldes 10 ist ein Dummywiderstandshinzufügeabschnitt 205 zwischen die vorbestimmte Spannung Vss und jede der Dummysourcespannungsleitungen DSLe und DSLo geschaltet. Mit diesem Aufbau kann der Dummywiderstandshinzufügeabschnitt 205 jeder der Dummyzellen DMC, die zu der Dummyzellenzeile gehören, die der aktiven Dummylesewortleitung DRWLe bzw. DRWLo entspricht, einen elektrischen Widerstandswert Rd in Reihe hinzufügen. Somit kann der Dummywiderstandshinzufügeabschnitt 205 durch die Dummyzellen DMC, die zu derselben Dummyzellenzeile gehören, gemeinsam genutzt werden.
  • Nach dem obigen Aufbau können die Dummyzellen durch teilweises Verwenden der MTJ-Speicherzellen fertiggestellt werden, die ähnlich wie in der ersten Ausführungsform fortlaufend in demselben Speicherfeld angeordnet sind. Somit ist ein spezieller Entwurf und Herstellungsschritt zum Herstellen der Dummyzellen nicht erforderlich. Daher kann ein beabsichtigter Datenlesespielraum dadurch sichergestellt werden, dass die normalen Speicherzellen und die Dummyzellen in dem selben Speicherfeld angeordnet sind, ohne solche Probleme zu bewirken wie ein Ansteigen der Chipfläche, eine Einschränkung des Verarbeitungsspielraums des Speicherfelds usw., die durch die Verkomplizie-' rung des Aufbaus erzeugt werden.
  • Ähnlich wie in der dritten Ausführungsform erfordert die Datenleseschaltung 160 keinen speziellen Aufbau zum Bereitstellen eines Offsets zwischen den durch die Datenbusse DB und /DB fließenden Strömen, und somit kann das Datenlesen durch das Datenleseschaltungssystem mit einem einfachen Aufbau durchgeführt werden.
  • Wie in Fig. 23 dargestellt, unterscheidet sich ein Aufbau einer ersten Abwandlung der sechsten Ausführungsform von dem in Fig. 22 dargestellten Aufbau der sechsten Ausführungsform darin, dass zusätzlich zu dem Dummywiderstandshinzufügeabschnitt 205 ein Dummywiderstandshinzufügeabschnitt 208 verwendet wird. Die Dummywiderstandshinzufügeabschnitte 205 und 208 sind außerhalb des Speicherfelds 10 zwischen den Datenbussen DB und /DB und der Datenleseschaltung 160 angeordnet. Der Dummywiderstandshinzufügeabschnitt 205 ist in Reihe zu einem der Leseeingangsknoten (Nsi) geschaltet und der Dummywiderstandshinzufügeabschnitt 208 ist in Reihe zu dem anderen Leseeingangsknoten (/Nsi) geschaltet.
  • Der Aufbau des Speicherfelds 10 ist ähnlich wie der in Fig. 22 dargestellte Aufbau, und daher wird seine Beschreibung an dieser Stelle nicht wiederholt. In dem Speicherfeld 10 sind die normalen Speicherzellen und die Dummyzellen auf der Grundlage des gefalteten Bitleitungsaufbaus angeordnet. Daher wird die Verbindungsbeziehung zwischen den Datenbussen DB und /DB und der ausgewählten Speicherzelle und der Dummyzelle auf der Grundlage des Ergebnisses der Adressauswahl geschaltet, d. h. in Abhängigkeit davon, ob eine ungeradzahlige oder eine geradzahlige Zeile ausgewählt ist.
  • Entsprechend dem obigen Aufbau ist für den Aufbau der ersten Abwandlung der sechsten Ausführungsform weiterhin ein Verbindungsschaltglied 210 bereitgestellt zum Schalten der Verbindungsbeziehung zwischen den Datenbussen DB und /DB und den Dummywiderstandshinzufügeabschnitten 205 und 208 entsprechend dem Ergebnis der Adressauswahl.
  • Das Verbindungsschaltglied 210 beinhaltet Transistorschalter 211 und 212, die jeweils elektrisch zwischen den Datenbus /DB und den Dummywiderstandshinzufügeabschnitt 205 bzw. 208 geschaltet sind, und Transistorschalter 213 und 214, die jeweils elektrisch zwischen den Datenbus DB und den Dummywiderstandshinzufügeabschnitt 205 bzw. 208 geschaltet sind. Jedem der Transistorschaltern 212 und 213 wird an seinem Gate ein Adresssignal RA0 zugeführt, das auf H-Pegel gesetzt wird, wenn eine ungeradzahlige Zeile ausgewählt ist. Jedem der Transistorschaltern 211 und 214 wird an seinem Gate ein Adresssignal /RA0 zugeführt, das auf H-Pegel gesetzt wird, wenn eine geradzahlige Zeile ausgewählt ist.
  • Wenn eine ungradzahlige Zeile ausgewählt ist, wird demzufolge der elektrisch mit der ausgewählten Speicherzelle verbundene Datenbus DB in Reihe zu dem Dummywiderstandshinzufügeabschnitt 205 geschaltet, und der elektrisch mit der Dummyzelle verbundene Datenbus /DB wird in Reihe zu dem Dummywiderstandshinzufügeabschnitt 208 geschaltet. Wenn die geradzahlige Zeile ausgewählt ist, wird der elektrisch mit der Dummyzelle verbundene Datenbus DB in Reihe zu dem Dummywiderstandshinzufügeabschnitt 208 geschaltet, und der elektrisch mit der ausgewählten Speicherzelle verbundene Datenbus /DB wird in Reihe zu dem Dummywiderstandshinzufügeabschnitt 205 geschaltet.
  • Somit schaltet das Verbindungsschaltglied 210 unabhängig von dem Ergebnis der Adressauswahl den Dummywiderstandshinzufügeabschnitt 205 in Reihe zu der ausgewählten Speicherzelle und ebenso den Dummywiderstandshinzufügeabschnitt 208 in Reihe zu der Dummyzelle.
  • Die elektrischen Widerstandswerte der Dummywiderstandshinzufügeabschnitt 205 und 208 sind so festgelegt, dass die Summe aus den elektrischen Widerstandswerten der Dummyzelle und der Dummywiderstandshinzufügeschaltung 208 auf einen Wert zwischen den zwei elektrischen Widerstandswerten liegt, die dadurch erzielt werden, dass zwei Werte des elektrischen Widerstands (Rmax und Rmin) der ausgewählten Speicherzelle jeweils zu dem des Dummywiderstandshinzufügeabschnitts 205 addiert werden. Wenn zum Beispiel der elektrische Widerstandswert der Dummyzelle auf Rmin eingestellt ist, kann der Dummywiderstandshinzufügeabschnitt 205 so ausgelegt sein, dass er den elektrischen Widerstandswert ΔR/2 addiert, und der Dummywiderstandshinzufügeabschritt 208 kann so ausgelegt sein, dass er den elektrischen Widerstandswert ΔR addiert, wodurch die oben genannten Bedingungen in Übereinstimmung mit der folgenden Formel (3) erfüllt sind

    Rmin + ΔR/2 < Rmin + ΔR < Rmax + ΔR/2 (3)
  • Fig. 23 zeigt als Beispiel den Aufbau der Dummywiderstandshinzufügabschnitte 205 und 208 zum Erfüllen der obigen Bedingungen. Der Dummywiderstandshinzufügeabschnitt 205 weist zwei parallel geschaltete Feldeffekttransistoren 206 und 207 auf, und der Dummywiderstandshinzufügeabschnitt 208 ist aus einem Feldeffekttransistor ausgebildet, d. h. aus der halben Anzahl von Transistoren wie der Dummywiderstandshinzufügeabschnitt 205. Jedem der Transistoren 206 bis 208 wird an seinem Gate eine gemeinsame Steuerspannung Vrd zugeführt. Dadurch wird der elektrische Widerstandswert des Dummywiderstandshinzufügeabschnitt 205 auf den halben elektrischen Widerstandswert des Dummywiderstandshinzufügeabschnitts 208 eingestellt. Durch Einstellen der Steuerspannung Vrd zum Hinzufügen des elektrischen Widerstandswerts ΔR durch den Dummywiderstandshinzufügeabschnitt 208 kann der Dummywiderstandshinzufügeabschnitt 205 daher entsprechend einer solchen Einstellung den elektrischen Widerstandswert ΔR/2 aufweisen.
  • Bedingt durch den obigen Aufbau kann zwischen den Leseeingangsknoten Nsi und /Nsi der Datenleseschaltung 160 ein Unterschied in den hindurchfließenden Strömen mit einer dem Speicherdatenwert der ausgewählten Speicherzelle entsprechenden Polarität erzeugt werden. Durch Erfassen und Verstärken dieses Unterschieds der hindurchfließenden Ströme kann der Datenwert aus der ausgewählten Speicherzelle gelesen werden.
  • Wie oben beschrieben kann der Aufbau der ersten Abwandlung der sechsten Ausführungsform durch teilweise Verwendung der MTJ- Speicherzellen gleichermaßen die Dummyzellen bereitstellen, die fortlaufend in demselben Speicherfeld 10 ausgebildet sind, und er kann daher ähnliche Wirkungen erzielen wie bei der sechsten Ausführungsform.
  • Wie in Fig. 24 dargestellt, können die Speicherzellen DMC in dem Speicherfeld 10 so angeordnet sein, dass sie in ähnlicher Weise wie in Fig. 21 dargestellt eine der Dummybitleitung BLd entsprechende Dummyzellenspalte bilden.
  • In diesem Fall liegt, wie bereits mit Bezug auf Fig. 21 beschrieben, unabhängig von dem Ergebnis der Adressauswahl die Verbindungsbeziehung zwischen den Datenbussen DB und /DB und der ausgewählten Speicherzelle und der Dummyzelle fest. Somit verwendet der Aufbau nicht das in Fig. 23 dargestellte Verbindungsschaltglied 210 zum elektrischen Verbinden der Datenbusse DB und /DB mit der Speicherzelle und der Dummyzelle DMC jeweils in dem Datenlesebetrieb, und die Dummywiderstandshinzufügeabschnitte 205 und 208 können jeweils zwischen den Datenbussen DB und /DB und den Eingangsleseknoten Nsi und /Nsi bereitgestellt sein.
  • In dem in Fig. 24 dargestellten Aufbau tritt ein Ungleichgewicht auf zwischen den Lastkapazitäten der Datenbusse DB und /DB. Eine zweite Abwandlung der sechsten Ausführungsform beseitigt dieses Ungleichgewicht.
  • Wie in Fig. 25 dargestellt, unterscheidet sich ein Aufbau der zweiten Abwandlung der sechsten Ausführungsform von dem in Fig. 24 dargestellten Aufbau darin, dass das Speicherfeld 10 in zwei Bereiche 10a und 10b aufgeteilt ist. Die Auswahl der Bereiche 10a und 10b erfolgt z. B. entsprechend dem Adresssignal Ran. Wenn das Adresssignal Ran z. B. auf H-Pegel liegt, ist die ausgewählte Speicherzelle in dem Bereich 10a enthalten. Wenn das Adresssignal Ran auf L-Pegel liegt, ist die ausgewählte Speicherzelle in dem Bereich 10b enthalten.
  • In dem Bereich 10a ist jede Bitleitung über das Spaltenauswahlgatter mit dem Datenbus /DB verbunden. In dem Bereich 10b ist jede Bitleitung über das Spaltenauswahlgatter mit dem Datenbus DB verbunden. Fig. 25 zeigt stellvertretend Bitleitungen BLAj und BLBj, die den Speicherzellenspalten an der j-ten Stelle in jedem der Bereiche 10a und 10b entsprechen.
  • In jedem der Bereiche 10a und 10b ist eine aus Dummyzellen DMC gebildete Dummyzellenspalte angeordnet. Die entsprechend der Dummyzellenspalte in dem Bereich 10a bereitgestellte Dummybitleitung BLAd ist über ein Dummyspaltenauswahlgatter CSGAd mit dem Datenbus DB verbunden, und die entsprechend der Speicherzellenspalte in dem Bereich. 10b bereitgestellte Dummybitleitung BLBd ist über ein Dummyspaltenauswahlgatter CSGBd mit dem Datenbus /DB verbunden. Weiter wird die Lagebeziehung zwischen den Datenbussen DB und /DB in einem zwischen den Bereichen 10a und 10b gelegenen Bereich 220 vertauscht. Dieser Aufbau kann ein Gleichgewicht zwischen den Lastkapazitäten der Datenbusse DB und /DB aufrechterhalten.
  • Ähnlich wie in dem in Fig. 23 dargestellten Aufbau sind zwischen den Datenbussen DB und /DB und der Datenleseschaltung 160 ein Verbindungsschaltglied 210 und Dummywiderstandshinzufügabschnitte 205 und 208 angeordnet.
  • Das Verbindungsschaltglied 210 arbeitet entsprechend den Adresssignalen Ran und /Ran, um denjenigen der Datenbusse DB und /DB, der elektrisch mit der ausgewählten Speicherzelle verbunden ist, mit dem Dummywiderstandshinzufügebereich 205 zu verbinden, und um den anderen Datenbus, der elektrisch mit der Dummyzelle verbunden ist, mit dem Dummywiderstandshinzufügebereich 208 zu verbinden.
  • Nach dem Aufbau der zweiten Abwandlung der sechsten Ausführungsform können daher ähnliche Wirkungen erzielt werden wie bei der ersten Abwandlung der sechsten Ausführungsform, während ein Gleichgewicht zwischen den Lastkapazitäten der Datenbusse DB und /DB aufrechterhalten wird. Dadurch kann das Datenlesen schnell durchgeführt werden.
  • In einem in Fig. 26 dargestellten Aufbau einer dritten Abwandlung der sechsten Ausführungsform ist ähnlich wie bei der ersten und zweiten Abwandlung der sechsten Ausführungsform der Dummywiderstandshinzufügeabschnitt 208 mit dem elektrischen Widerstandswert AR in Reihe zu der Dummyzelle DMC geschaltet und der Dummywiderstandshinzufügeabschnitt 205 mit dem elektrischen Widerstandswert von ΔR/2 in Reihe zu der ausgewählten Speicherzelle MC. Diese Dummywiderstandshinzufügebereiche 205 und 208 sind jedoch nicht zwischen der Datenleseschaltung 160 und den Datenbussen DB und /DB angeordnet, sondern entsprechend den Vorspannungsleitungen SL0, SL1 usw. und den Dummysourcespannungsleitungen DSLo und DSLe, die ähnlich wie die in Fig. 22 dargestellten angeordnet sind.
  • Genauer gesagt ist der Dummywiderstandshinzufügeabschnitt 205 mit dem elektrischen Widerstandswert von ΔR/2 zwischen jeder der Sourcespannungsleitungen SL0, SL1 usw. der normalen Speicherzellen und der vorbestimmten Spannung Vss angeordnet und der Dummywiderstandshinzufügebereich 208 zwischen jeder der Dummysourcespannungsleitungen DSLo und DSLe und der vorbestimmten Spannung Vss. Der obige Aufbau kann das Datenlesen in ähnlicher Weise wie die erste und zweite Abwandlung der sechsten Ausführungsform durchführen. Außerdem erlaubt der obige Aufbau das Datenlesen ohne Verwendung des in Fig. 25 und anderen dargestellten Verbindungsschaltglieds 210 auch in einem Speicherfeld 10 mit gefaltetem Bitleitungsaufbau. Somit kann der Schaltungsaufbau des Datenleseschaltungssystems vereinfacht werden.
  • Wie in Fig. 27 dargestellt, unterscheidet sich ein Aufbau einer vierten Abwandlung der sechsten Ausführungsform von dem in Fig. 23 dargestellten Aufbau darin, dass nur der Dummywiderstandshinzufügeabschnitt 208 parallel zu dem Eingangsleseknoten Nsi geschaltet ist. Wie bereits beschrieben ist unabhängig von dem Ergebnis der Adressauswahl (Auswahl einer ungradzahligen oder einer geradzahligen Zeile) der Leseeingangsknoten Nsi elektrisch über das Verbindungsschaltglied 210 mit der ausgewählten Speicherzelle (elektrischer Widerstandswert Rmax oder Rmin) verbunden. Der Leseeingangsknoten /Nsi dagegen ist in Reihe zu der Dummyzelle (elektrischer Widerstandswert Rmin) geschaltet.
  • Dementsprechend wird ein elektrischer Widerstandswert Rdd des Dummywiderstandshinzufügeabschnitt 208 so eingestellt, dass der elektrische Widerstandswert der Dummyzelle einen Wert erhält, der zwischen den zusammengesetzten Widerstandswerten (Rmin/ / Rdd) und (Rmax/ / Rdd) liegt, die durch Parallelschalten der beiden elektrischen Widerstandswerte Rmax und Rmin der ausgewählten Speicherzelle jeweils mit dem elektrischen Widerstandswert Rdd bereitgestellt werden. Der elektrische Widerstandswert der Dummyzelle kann zum Beispiel Rmin betragen. Der elektrische Widerstandswert Rdd des Dummywiderstandshinzufügeabschnitts 208 kann über die Steuerspannung Vrd eingestellt werden.
  • Nach dem obigen Aufbau kann das Datenlesen durchgeführt werden, während ähnliche Wirkungen erreicht werden wie bei der ersten Abwandlung der sechsten Ausführungsform.
  • Die sechste Ausführungsform und ihre erste bis vierte Abwandlung (Fig. 20 bis 27) wurden in Verbindung mit dem Aufbau beschrieben, bei dem der elektrische Widerstandswert des magnetoresistiven Dummyelements TMRd in der Dummyzelle auf Rmin voreingestellt ist. Diese Voreinstellung wird durchgeführt, weil die in Fig. 31 dargestellte feste magnetische Schicht FL und freie magnetische Schicht VL am Ende des Schritts, der in dem Herstellungsverfahren für die MRAM-Vorrichtung nach der Herstellung des Speicherfelds 10 zum Magnetisieren der festen magnetischen Schicht FL durchgeführt wird, in derselben Richtung magnetisiert sind. Daher weist die Dummyzelle den elektrischen Widerstandswert Rmin auf. Zum Einstellen des elektrischen Widerstandswerts der Dummyzelle DMC auf Rmax ist es daher erforderlich, einen Schritt zum Magnetisieren des magnetoresistiven Dummyelements TMRd hinzuzufügen. Anders ausgedrückt: durch Einstellen des elektrischen Widerstandswerts des magnetoresistiven Dummyelements TMRd auf Rmin ist kein weiterer Schritt zum Magnetisieren der Dummyzelle erforderlich.
  • Aber auch in dem Fall, in dem der elektrische Widerstandswert der Dummyzelle DMC auf Rmax voreingestellt ist, ist es möglich, den in Fig. 23 bis 27 dargestellten Aufbau der ersten bis vierten Abwandlung der sechsten Ausführungsform zu verwenden. Dafür ist es lediglich erforderlich, die Positionen der Dummywiderstandshinzufügabschnitte 205 und 208 in dem in Fig. 23 bis 26 dargestellten Aufbau der ersten bis dritten Abwandlung der sechsten Ausführungsform zu vertauschen. In dem Aufbau der vierten Abwandlung der sechsten Ausführungsform (Fig. 27) ist es lediglich erforderlich, den Dummywiderstandshinzufügeabschnitt 280 parallel zu dem Leseeingangsknoten /Nsi zu schalten der immer mit der Dummyzelle verbunden ist. Dadurch kann das Datenlesen in ähnlicher Weise durchgeführt werden.
  • Eine siebte Ausführungsform wird nun beschrieben in Verbindung mit einem Aufbau, der nicht zusätzlich den in der sechsten Ausführungsform und ihren Abwandlungen verwendeten Dummywiderstandshinzufügeabschnitt verwendet und das Datenlesen auf der Grundlage des Unterschieds zwischen den durch die ausgewählte Speicherzelle und die Dummyzelle, die in ähnlicher Weise hergestellt worden sind, fließenden Ströme auszuführen.
  • Wie in Fig. 28 dargestellt, verwendet der Aufbau der siebten Ausführungsform den Dummywiderstandshinzufügeabschnitt nicht, der in der sechsten Ausführungsform und ihren Abwandlungen verwendet wird und der zumindest zu der Dummyzelle oder der ausgewählten Speicherzelle in Reihe oder parallel geschaltet ist. In dem Speicherfeld 10 sind normale Speicherzellen MC und Dummyzellen DMC ähnlich wie in dem in Fig. 4 dargestellten Aufbau fortlaufend so angeordnet, dass sie die Speicherzellenspalten gemeinsam nutzen.
  • Bitleitungen BL und /BL sind in einer solchen Richtung angeordnet, dass die durch sie fließenden Ströme ein Magnetfeld entlang der leicht zu magnetisierenden Achsen des magnetoresistiven Tunnelelements TMR und des magnetoresistiven Dummyelements TMRd erzeugen. Die Ziffernleitungen DL und die Dummyziffernleitungen DDLe und DDLo sind in einer solchen Richtung angeordnet, dass die durch sie fließenden Ströme magnetische Felder entlang der schwer zu magnetisierenden Achsen des magnetoresistiven Tunnelelements TMR und des magnetoresistiven Dummyelements TMRd erzeugen. Im allgemeinen sind die Bitleitungen BL und /BL entlang den schwer zu magnetisierenden Achsen des magnetoresistiven Tunnelelements TMR und des magnetoresistiven Dummyelements TMRd angeordnet und die Ziffernleitungen DL und die Dummyziffernleitungen DDLe und DDLo entlang den leicht zu magnetisierenden Achsen des magnetoresistiven Tunnelelements TMR und des magnetoresistiven Dummyelements TMRd.
  • Wie bereits beschrieben werden sowohl der Bitleitung BL als auch der Ziffernleitung DL, die der als Datenleseziel ausgewählten normalen Speicherzelle entsprechen, die Datenschreibströme zugeführt. Dadurch wird das magnetoresistive Tunnelelement TMR der ausgewählten Speicherzelle entlang der leicht zu magnetisierenden Achse entsprechend der Richtung des durch die Bitleitung BL fließenden Datenschreibstroms magnetisiert, wodurch das Datenschreiben ausgeführt wird.
  • Die elektrischen Widerstandswerte der Dummyzelle DMC und somit die Magnetisierungsrichtung des magnetoresistiven Dummyelements TMRd müssen konstant gehalten werden. Daher ist es nicht wesentlich, die Dummyziffernleitungen DDLe und DDLo zum Ausführen der Datenschreibauswahl anzuordnen. Nach dem Aufbau der siebten Ausführungsform fließt jedoch auch im Datenlesebetrieb durch die Dummyziffernleitungen DDLe und DDLo ein Vorstrom Ib zum Anlegen eines Vormagnetisierungsfeldes in Richtung der schwer zu magnetisierenden Achse an das magnetoresistive Dummyelement TMRd.
  • Mit Bezug auf Fig. 29A und 29B wird nun eine Beziehung beschrieben zwischen einem Strom, der durch die Dummyziffernleitungen fließt, und dem elektrischen Widerstandswert des magnetoresistiven Dummyelements TMRd.
  • Fig. 29A zeigt eine Magnetisierungsrichtung des magnetoresistiven Dummyelements TMRd in dem Fall, in dem durch die Dummyziffernleitung DDLe bzw. DDLo kein Strom fließt, d. h. in dem Fall von I(DL) = 0. Wenn das magnetoresistive Dummyelement TMRd den elektrischen Widerstandswert Rmin aufweist, liegt eine Magnetisierungsrichtung 235 der freien magnetischen Schicht VL parallel zu der leicht zu magnetisierenden Achse (EA) und ist dieselbe wie die Magnetisierungsrichtung 230 der festen magnetischen Schicht FL.
  • In Fig. 29B fließt nach dem oben dargestellten Zustand ein Vorstrom Ib durch die Dummyziffernleitung DDLe bzw. DDLo, und somit wird die Beziehung I(DL) = Ib erzeugt. Dadurch wird eine Magnetisierungsrichtung 235 der freien magnetischen Schicht VL durch das Vormagnetisierungsfeld, das in Richtung der schwer zu magnetisierenden Achse (HA) durch den Vorstrom Ib bewirkt wird, gedreht.
  • Dadurch stimmt die Magnetisierungsrichtung 230 der festen magnetischen Schicht FL nicht länger mit der Magnetisierungsrichtung 235 der freien magnetischen Schicht VL überein, so dass sich der elektrische Widerstandswert des magnetoresistiven Dummyelements TMRd auf einen Wert zwischen Rmin und Rmax ändert. Der elektrische Widerstandswert auf diesem Zwischenpegel kann entsprechend einer Stromstärke des Vorstroms Ib abgeglichen werden.
  • Wie in Fig. 29A und 29B mit gestrichelten Linie dargestellt, kann das magnetoresistive Dummyelement TMRd in eine Zustand eintreten, in dem die Magnetisierungsrichtungen 230 und 235 der festen und freien magnetischen Schicht zueinander parallel, aber einander entgegengesetzt sind, und der elektrische Widerstandswert auf Rmax voreingestellt ist. Auch in diesem Fall kann der elektrische Widerstandswert des magnetoresistiven Tunnelelements TMRd durch den Einfluss des durch den Vorstrom Ib bewirkten Vormagnetisierungsfeldes in gleicher Weise auf den zwischen den elektrischen Widerstandswerten Rmin und Rmax legenden Wert eingestellt werden.
  • Mit Bezug zurück auf Fig. 28 fließen die Datenleseströme durch die Bitleitungen BL und /BL für die Dummyzelle DMC, die der ausgewählten Spalte entsprechen. Diese Datenleseströme werden jedoch für gewöhnlich im Vergleich zu den für das Umkehren der Magnetisierungsrichtung entlang der leicht zu magnetisierenden Achse im Datenschreibbetrieb erforderlichen Strömen auf einem extrem kleinen Wert gehalten. Auch wenn wie bereits beschrieben durch die Dummyziffernleitungen DDLe und DDLo im Datenlesebetrieb der Vorstrom Ib fließt, wird kein fehlerhaftes Schreiben von Daten in die Dummyzellen ausgeführt.
  • Wie bereits beschrieben ist es nicht erforderlich, ein Verbindungsschaltglied zu verwenden, das einen Dummywiderstand in Reihe oder parallel zu dem Strompfad schalten kann, der die Speicherzelle beinhaltet, und zu dem Strompfad, der die ausgewählte Speicherzelle beinhaltet, oder das die Verbindungsbeziehung zwischen diesen Strompfaden und den Datenbussen DB bzw. /DB entsprechend dem Ergebnis der Adressauswahl schalten kann. Weiterhin wird auch kein Aufbau zum Bereitstellen eines Offsets zwischen den durch die Dummyzelle und die ausgewählte Speicherzelle fließenden Strömen verwendet. Ohne Verwendung des Verbindungsschaltglieds und des Aufbaus zum Bereitstellen des Offsets ist es möglich, das Datenlesen entsprechend dem Unterschied zwischen den durch die ausgewählte Speicherzelle und die Dummyzelle, die ähnlich zu der normalen Speicherzelle entworfen und hergestellt ist, fließenden Strömen festzustellen.
  • Dementsprechend ist es möglich, das Datenleseschaltungssystem ohne den Nachteil bereitzustellen, dass das Datenleseschaltungssystem kompliziert ist und daher die Schaltungsfläche ansteigt, und dass die Herstellungsschritte des Speicherfeldes 10 durch die Verkomplizierung der Verarbeitung schwierig werden.

Claims (20)

1. Magnetische Dünnfilmspeichervorrichtung mit
einer Mehrzahl von Speicherzellen (MC), von denen jede so aufgebaut ist, dass sie einen elektrischen Widerstandswert aufweist, der einer Magnetisierungsrichtung entspricht, und in einer einem Speicherdatenwert entsprechenden Richtung magnetisiert ist;
einer Dummyzelle (DMC) mit einem ähnlichen Aufbau und einer ähnlichen Form wie die Speicherzelle (MC), die im Voraus in einer Richtung magnetisiert ist, die einem vorbestimmten Speicherdatenwert entspricht;
einer ersten und einer zweiten Datenleitung (LIO, /LIO), von denen im Datenlesebetrieb jeweils die eine über die aus der Mehrzahl von Speicherzellen ausgewählte Speicherzelle (MC) und die andere über die Dummyzelle (DMC) elektrisch mit einer festen Spannung (Vss) verbunden ist;
einem Differenzverstärkerabschnitt (60, 60#) zum Auslesen des Speicherdatenwerts auf der Grundlage eines Vergleichs zwischen den elektrischen Widerstandswerten der ausgewählten Speicherzelle (MC) und der Dummyzelle (DMC),
wobei der Differenzverstärkerabschnitt (60, 60#) beinhaltet:
eine Stromversorgungsschaltung mit einem ersten und einem zweiten Transistor (63, 64), die jeweils elektrisch zwischen eine Betriebsspannung (Vcc) und einen ersten bzw. einen zweiten Leseknoten (Ns, /Ns) geschaltet sind und deren Gateanschlüsse entweder mit dem ersten oder mit dem zweiten Leseknoten (Ns, /Ns) verbunden sind;
eine Stromverstärkerschaltung mit einem dritten und einem vierten Transistor (61, 61A; 62, 62B), die jeweils elektrisch zwischen die erste bzw. zweite Datenleitung (LIO, /LIO) und den ersten bzw. den zweiten Leseknoten (Ns, /Ns) geschaltet sind; und
eine erste Offsetabgleichschaltung (55, 56; 55',56') zum Anlegen einer ersten und einer zweiten Offsetsteuerspannung (Vofd, Vofr, Vof1, Vof2) an die Gateanschlüsse des dritten und des vierten Transistors (61, 61A; 62, 62B);
wobei der Differenzverstärkerabschnitt (60, 60#) bei Bedarf einen ersten Offset (ΔI/2) zwischen den Strömen bereit stellt, die durch die erste und die zweite Datenleitung (LIO, /LIO) fließen, so dass der Strom, der durch diejenige erste bzw. zweite Datenleitung (LIO, /LIO) fließt, die elektrisch mit der Dummyzelle (DMC) verbunden ist, auf einen Wert eingestellt wird, der zwischen den zwei jeweils den Pegeln des Speicherdatenwerts entsprechenden Werten des Stromes liegt, der durch die andere erste bzw. zweite Datenleitung (LIO, /LIO) fließt, die elektrisch mit der ausgewählten Speicherzelle (MC) verbunden ist.
2. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1, bei der der erste Offset (ΔI/2) dadurch bereit gestellt wird, dass die erste und die zweite Offsetsteuerspannung (Vofd, Vofr) durch die erste Offsetabgleichschaltung (55, 56) jeweils auf unterschiedliche Pegel eingestellt werden.
3. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1, bei der
die erste Offsetabgleichschaltung (55, 56) die erste und die zweite Offsetsteuerspannung (Vofd, Vofr) auf einen gemeinsamen Pegel einstellt und
der erste Offset (ΔI/2) dadurch bereit gestellt wird, dass der erste und der zweite Transistor (63, 64) jeweils unterschiedliche Stromsteuerfähigkeiten aufweisen.
4. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1 mit
einer ersten und einer zweiten globalen Datenleitung (GIO, /GIO) und
einem globalen Differenzverstärkerabschnitt (80) zum Erzeugen eines Spannungsunterschieds zwischen einem ersten und einem zweiten globalen Leseknoten (Ngs, /Ngs) entsprechend einem Spannungsunterschied zwischen dem ersten und dem zweiten Leseknoten (Ns, /Ns);
wobei der globale Differenzverstärkerabschnitt (80) beinhaltet:
einen fünften und einen sechsten Transistor (86, 87), die jeweils elektrisch zwischen eine erste Spannung (Vcc) und den ersten bzw. den zweiten Leseknoten (Ngs, /Ngs) geschaltet sind und deren Gateanschlüsse entweder mit dem ersten oder mit dem zweiten globalen Leseknoten (Ngs, /Ngs) verbunden sind;
einen siebten Transistor (81), der elektrisch zwischen die erste globale Datenleitung (GIO) und eine zweite Spannung (Vss) geschaltet ist und dessen Gate mit dem ersten Leseknoten (Ns) verbunden ist;
einen achten Transistor (82), der elektrisch zwischen die zweite globale Datenleitung (/GIO) und die zweite Spannung (Vss) geschaltet ist und dessen Gate mit dem zweiten Leseknoten (/Ns) verbunden ist;
einen neunten Transistor (83), der elektrisch in Reihe zu der ersten globalen Datenleitung (GIO) geschaltet ist;
einen zehnten Transistor (84), der elektrisch in Reihe zu der zweiten globalen Datenleitung (/GIO) geschaltet ist;
wobei der Differenzverstärkerabschnitt (60) und die erste Offsetabgleichschaltung (55, 56) so entworfen sind, dass sie den ersten Offset (ΔI/2) zwischen den durch die erste und die zweite Datenleitung (LIO, /LIO) fließenden Strömen nicht bereit stellen;
die magnetische Dünnfilmspeichervorrichtung weiter eine zweite Offsetabgleichschaltung (90, 91) beinhaltet zum Anlegen einer dritten und einer vierten Offsetsteuerspannung (Vofd, Vofr) jeweils an das Gate des neunten bzw. des zehnten Transistors (83x 84); und
der globale Differenzverstärkerabschnitt (80) einen zweiten Offset (ΔIof) zwischen den Strömen bereit stellt, die durch die erste und die zweite globale Datenleitung (GIO, /GIO) fließen, so dass der Strom, der durch diejenige erste bzw. zweite globale Datenleitung (GIO, /GIO) fließt, die demjenigen ersten bzw. zweiten Leseknoten (Ns, /Ns) entspricht, der elektrisch mit der Dummyzelle (DMC) verbunden ist, auf einen Wert eingestellt wird, der zwischen den zwei jeweils den Pegeln des Speicherdatenwerts entsprechenden Werten des Stromes liegt, der durch die andere erste bzw. zweite globale Datenleitung (GIO, /GIO) fließt, die dem andern ersten bzw. zweiten Leseknoten (Ns, /Ns) entspricht, der elektrisch mit der ausgewählten Speicherzelle (MC) verbunden ist.
5. Magnetische Dünnfilmspeichervorrichtung nach einem der Ansprüche 1 bis 4, bei der
eine Verbindungsbeziehung zwischen der ersten bzw. der zweiten Datenleitung (LIO, /LIO) und der ausgewählten Speicherzelle (MC) bzw. der Dummyzelle (DMC) im Datenlesebetrieb entsprechend einem Ergebnis einer Adressauswahl geschaltet wird und
die magnetische Dünnfilmspeichervorrichtung weiter ein Verbindungsschaltglied (70) beinhaltet, das zwischen die erste und die zweite Datenleitung (LIO, /LIO) und den Differenzverstärker (60) geschaltet ist, zum Schalten der Verbindungsbeziehung zwischen der ersten bzw. der zweiten Datenleitung (LIO, /LIO) und dem dritten bzw. vierten Transistor (61, 62) entsprechend dem Ergebnis der Adressauswahl.
6. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 1, bei der
eine Verbindungsbeziehung zwischen der ersten bzw. der zweiten Datenleitung (LIO, /LIO) und der ausgewählten Speicherzelle (MC) bzw. der Dummyzelle (DMC) im Datenlesebetrieb entsprechend einem Ergebnis einer Adressauswahl geschaltet wird und
wobei die Differenzverstärkerschaltung weiter beinhaltet:
einen fünften Transistor (61B), der zu dem dritten Transistor (61A) parallel geschaltet ist und an seinem Gate die zweite Offsetsteuerspannung (Vof2) empfängt;
einen sechsten Transistor (62A), der zu dem vierten Transistor (62B) parallel geschaltet ist und an seinem Gate die erste Offsetsteuerspannung (Vof1) empfängt;
wobei der vierte und der fünfte Transistor (62B, 61B) so entworfen sind, dass ihre Stromsteuerfähigkeit sich von der Stromsteuerfähigkeit des dritten und sechsten Transistors (61A, 62A) unterscheidet;
und die erste Offsetabgleichschaltung (55', 56') die erste und die zweite Offsetsteuerspannung (Vof1, Vof2) so einstellt, dass entweder ein den vierten und fünften Transistor (62B, 61B) beinhaltender Satz oder ein den dritten und sechsten Transistor beinhaltender Satz (61A, 62A) entsprechend einem Ergebnis einer Adressauswahl ausgeschaltet ist.
7. Magnetische Dünnfilmspeichervorrichtung mit
einer Mehrzahl von Speicherzellen (MC), von denen jede so aufgebaut ist, dass sie einen elektrischen Widerstandswert aufweist, der einer Magnetisierungsrichtung entspricht, und in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert ist;
einer Dummyzelle (DMC) mit einem ähnlichen Aufbau und einer ähnlichen Form wie die Speicherzelle, die im Voraus in einer Richtung magnetisiert ist, die einem vorbestimmten Speicherdatenwert entspricht;
einer ersten Spannungsleitung (SL), die für die Mehrzahl von Speicherzellen (MC) bereitgestellt ist, zum Übertragen einer ersten vorbestimmten Spannung (Vss);
einer zweiten Spannungsleitung (DSL), die für Dummyzelle (DMC) bereitgestellt ist, zum Übertragen einer zweiten vorbestimmten Spannung (Vsl), die von der ersten vorbestimmten Spannung (Vss) verschieden ist;
einer ersten und einer zweiten Datenleitung (LIO, /LIO), die im Datenlesebetrieb jeweils über die aus der Mehrzahl von Speicherzellen ausgewählte Speicherzelle (MC) bzw. über die Dummyzelle (DMC) mit der ersten bzw. mit der zweiten Spannungsleitung (SL, DSL) verbunden sind;
einem Datenleseabschnitt (160) zum Durchführen des Datenlesens entsprechend einem Unterschied zwischen den durch die erste und die zweite Datenleitung (LIO, /LIO) fließenden Strömen;
wobei die erste und die zweite vorbestimmte Spannung (Vss, Vsl) so festgelegt sind, dass der durch die Dummyzelle (DMC) fließende Strom einen Wert erhält, der zwischen den zwei jeweils den Pegeln des Speicherdatenwerts entsprechenden Werten des Stromes liegt, der durch die ausgewählte Speicherzelle (MC) fließt.
8. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 7, bei der
jede Speicherzelle (MC) so magnetisiert ist, dass sie entsprechend dem Speicherdatenwert entweder einen ersten oder einen zweiten elektrischen Widerstandswert (Rmin, Rmax) aufweist;
die Dummyzelle (DMC) im Voraus so magnetisiert ist, dass sie den kleineren Wert von dem ersten und zweiten elektrischen Widerstandswert (Rmin, Rmax) aufweist; und
die erste und die zweite Spannung (Vss, Vsl) so festgelegt sind, dass im Datenlesebetrieb eine zwischen den beiden Enden der Dummyzelle (DMC) anliegende Spannung kleiner ist als eine zwischen den beiden Enden der ausgewählten Speicherzelle (MC) anliegende Spannung.
9. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 7 oder 8, bei der im Datenlesebetrieb eine Mehrzahl von Dummyzellen (DMC) parallel zwischen die zweite Datenleitung (LIO, /LIO) und die zweite Spannungsleitung (DSL) geschaltet sind.
10. Magnetische Dünnfilmspeichervorrichtung nach einem der Ansprüche 7 bis 9 mit
einem Spannungsversorgungsknoten zum Zuführen einer festen Spannung (GND);
einem ersten Transistor (101), der zwischen den Spannungsversorgungsknoten und die zweite Spannungsleitung (DSL) geschaltet ist; und
einem ersten Spannungsvergleicher (102) zum Steuern eines durch den ersten Transistor fließenden Stroms entsprechend einem Unterschied zwischen der zweiten vorbestimmten Spannung (Vsl) und einer Spannung auf der zweiten Spannungsleitung (DSL).
11. Magnetische Dünnfilmspeichervorrichtung mit
einer Mehrzahl von Speicherzellen (MC), von denen jede ein magnetoresistives Tunnelelement (TMR) aufweist, das so aufgebaut ist, dass es in einer einem Speicherdatenwert entsprechenden Richtung magnetisiert ist und entsprechend der Magnetisierungsrichtung entweder einen ersten oder einen zweiten elektrischen Widerstandswert (Rmin, Rmax) aufweist, sowie einen Zugriffstransistor (ATR), der zu dem magnetoresistiven Tunnelelement (TMR) in Reihe geschaltet ist und im Datenlesebetrieb selektiv eingeschaltet wird;
einer Dummyzelle (DMC) zum Vergleichen eines durch sie fließenden Stroms mit einem durch die aus der Mehrzahl von Speicherzellen (MC) als ein Zugriffsziel ausgewählte Speicherzelle fließenden Strom im Datenlesebetrieb;
einer ersten und einer zweiten Datenleitung (DB, /DB), die im Datenlesebetrieb jeweils über die ausgewählte Speicherzelle (MC) bzw. über die Dummyzelle (DMC) elektrisch mit einer festen Spannung (Vss) verbunden sind;
einem Datenleseabschnitt (160) zum Durchführen des Datenlesens entsprechend einem Unterschied zwischen den durch die erste und die zweite Datenleitung (DB, /DB) fließenden Strömen;
wobei die Dummyzelle (DMC) beinhaltet:
ein magnetoresistives Dummyelement (TMRd) mit einem ähnlichen Aufbau und einer ähnlichen Form wie das magnetoresistive Tunnelelement (TMR), das im Voraus so magnetisiert ist, dass es von dem ersten und zweiten elektrischen Widerstandswert den kleineren Wert (Rmin) aufweist;
einen Dummyzugriffstransistor (ATRd), der in Reihe zu dem magnetoresistiven Dummyelement (TMRd) geschaltet ist, im Datenlesebetrieb selektiv eingeschaltet wird und ähnlich wie der Zugriffstransistor (ATR) entworfen ist; und
einen Dummywiderstandshinzufügeabschnitt (205), der in Reihe zu dem magnetoresistiven Dummyelement (TMRd) geschaltet ist und einen elektrischen Widerstandswert aufweist, der kleiner ist als ein Unterschied zwischen dem ersten und zweiten elektrischen Widerstandswert (Rmin, Rmax);
wobei der Dummywiderstandshinzufügeabschnitt (205) zumindest einen Transistor (206, 207) beinhaltet, der ähnlich wie der Zugriffstransistor (ATR) aufgebaut ist und dessen Gate eine einstellbare Steuerspannung (Vrd) zugeführt wird.
12. Magnetische Dünnfilmspeichervorrichtung mit
einem Speicherfeld 10 mit einer Mehrzahl von Speicherzellen (MC) und einer Dummyzelle (DMC) zum Vergleichen eines durch sie fließenden Stroms mit einem durch die aus der Mehrzahl von Speicherzellen (MC) als ein Zugriffsziel ausgewählte Speicherzelle fließenden Strom im Datenlesebetrieb;
bei der jede der Speicherzellen (MC) beinhaltet:
ein magnetoresistives Tunnelelement (TMR), das so aufgebaut ist, dass es in einer einem Speicherdatenwert entsprechenden Richtung magnetisiert ist und entsprechend der Magnetisierungsrichtung entweder einen ersten oder einen zweiten elektrischen Widerstandswert (Rmin, Rmax) aufweist; und
einen Zugriffstransistor (ATR), der zu dem magnetoresistiven Tunnelelement (TMR) in Reihe geschaltet ist und im Datenlesebetrieb selektiv eingeschaltet wird;
und bei der die Dummyzelle (DMC) beinhaltet:
ein magnetoresistives Dummyelement (TMRd) mit einem ähnlichen Aufbau und einer ähnlichen Form wie das magnetoresistive Tunnelelement (TMR), das im Voraus so magnetisiert ist, dass es von dem ersten und zweiten elektrischen Widerstandswert den kleineren Wert (Rmin) aufweist; und
einen Dummyzugriffstransistor (ATRd), der in Reihe zu dem magnetoresistiven Dummyelement (TMRd) geschaltet ist, im Datenlesebetrieb selektiv eingeschaltet wird und ähnlich wie der Zugriffstransistor (ATR) entworfen ist;
wobei die magnetische Dünnfilmspeichervorrichtung weiter beinhaltet:
eine erste Spannungsleitung (SL0, SL1 . . .), die für die Mehrzahl von Speicherzellen (MC) bereitgestellt ist, zum Übertragen einer festen Spannung (Vss);
eine zweite Spannungsleitung (DSLo, DSLe), die für Dummyzelle (DMC) bereitgestellt ist, zum Übertragen der festen Spannung (Vss);
eine erste und eine zweite Datenleitung (DB, /DB), die im Datenlesebetrieb jeweils über die ausgewählte Speicherzelle (MC) bzw. über die Dummyzelle (DMC) mit der ersten bzw. mit der zweiten Spannungsleitung (SL0, SL1 . . ., DSLo, DSLe) verbunden sind;
einen Datenleseabschnitt (160) zum Durchführen des Datenlesens entsprechend einem Unterschied zwischen den durch die erste und die zweite Datenleitung (DB, /DB) fließenden Strömen;
einen Dummywiderstandshinzufügeabschnitt (205), der außerhalb des Speicherfelds (10) angeordnet ist, in Reihe zu der zweiten Spannungsleitung (DSLo, DSLe) geschaltet ist und einen elektrischen Widerstandswert aufweist, der kleiner ist als ein Unterschied zwischen dem ersten und zweiten elektrischen Widerstandswert (Rmin, Rmax).
13. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 12, bei der der Dummywiderstandshinzufügeabschnitt (205) einen Feldeffektransistor (206, 207) beinhaltet, der elektrisch zwischen die zweite Spannungsleitung (DSLo, DSLe) und die feste Spannung (Vss) geschaltet ist und dessen Gate eine einstellbare Steuerspannung (Vrd) zugeführt wird.
14. Magnetische Dünnfilmspeichervorrichtung mit
einem Speicherfeld 10 mit einer Mehrzahl von Speicherzellen (MC) und einer Dummyzelle (DMC) zum Vergleichen eines durch sie fließenden Stroms mit einem durch die aus der Mehrzahl von Speicherzellen (MC) als ein Zugriffsziel ausgewählte Speicherzelle fließenden Strom im Datenlesebetrieb;
bei der jede der Speicherzellen (MC) beinhaltet:
ein magnetoresistives Tunnelelement (TMR), das so aufgebaut ist, dass es in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert ist und entsprechend der Magnetisierungsrichtung entweder einen ersten oder einen zweiten elektrischen Widerstandswert (Rmin, Rmax) aufweist; und
einen Zugriffstransistor (ATR), der zu dem magnetoresistiven Tunnelelement (TMR) in Reihe geschaltet ist und im Datenlesebetrieb selektiv eingeschaltet wird;
und bei der die Dummyzelle (DMC) beinhaltet:
ein magnetoresistives Dummyelement (TMRd) mit einem ähnlichen Aufbau und einer ähnlichen Form wie das magnetoresistive Tunnelelement (TMR), das im Voraus so magnetisiert ist, dass es von dem ersten und zweiten elektrischen Widerstandswert den kleineren Wert. (Rmin) aufweist; und
einen Dummyzugriffstransistor (ATRd), der in Reihe zu dem magnetoresistiven Dummyelement (TMRd) geschaltet ist, im Datenlesebetrieb selektiv eingeschaltet wird und ähnlich wie der Zugriffstransistor (ATR) entworfen ist;
wobei die magnetische Dünnfilmspeichervorrichtung weiter beinhaltet:
eine erste und eine zweite Datenleitung (DB, /DB), die im Datenlesebetrieb jeweils über die ausgewählte Speicherzelle (MC) bzw. über die Dummyzelle (DMC) mit einer festen Spannung (Vss) verbunden sind;
einen Datenleseabschnitt (160) zum Durchführen des Datenlesens entsprechend einem Unterschied zwischen den durch die erste und die zweite Datenleitung (DB, /DB) fließenden Strömen;
einen ersten Widerstandshinzufügeabschnitt (205), der außerhalb des Speicherfelds (10) angeordnet ist, zum Schalten eines dritten elektrischen Widerstandswerts in Reihe zu derjenigen ersten bzw. zweiten Datenleitung (DB, /DB), die mit der ausgewählten Speicherzelle (MC) verbunden ist;
einen zweiten Widerstandshinzufügeabschnitt (208), der außerhalb des Speicherfelds (10) angeordnet ist, zum Schalten eines vierten elektrischen Widerstandswerts in Reihe zu der anderen ersten bzw. zweiten Datenleitung (DB, /DB), die mit der Dummyzelle (DMC) verbunden ist;
wobei der dritte und vierte elektrische Widerstandswert so festgelegt sind, dass eine Summe aus einem elektrischen Widerstandswert der Dummyzelle und dem vierten elektrischen Widerstandswert einen Wert ergibt, der zwischen einer Summe aus dem ersten und dritten elektrischen Widerstandswert und einer Summe aus dem zweiten und dritten elektrischen Widerstandswert liegt.
15. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 14, bei der
das magnetoresistive Dummyelement (TMRd) im Voraus so magnetisiert ist, dass es von dem ersten und zweiten elektrischen Widerstandswert den kleineren Wert (Rmin) aufweist;
der vierte elektrische Widerstandswert einem Unterschied zwischen dem ersten und dem zweiten elektrischen Widerstandswert (Rmin, Rmax) entspricht; und
der dritte elektrische Widerstandswert halb so groß ist wie der vierte elektrische Widerstandswert.
16. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 14 oder 15 mit
einer ersten Spannungsleitung (SL0, SL1 . . .), die für die Mehrzahl von Speicherzellen (MC) bereitgestellt ist, zum Übertragen einer festen Spannung (Vss);
einer zweiten Spannungsleitung (DSLo, DSLe), die für Dummyzelle (MC) bereitgestellt ist, zum Übertragen der festen Spannung (Vss);
wobei der erste Dummywiderstandshinzufügeabschnitt (205) in Reihe zwischen die erste Spannungsleitung (SL0, SL1 . . .) und die feste Spannung (Vss) geschaltet ist;
und der zweite Dummywiderstandshinzufügeabschnitt (208) in Reihe zwischen die zweite Spannungsleitung (DSLo, DSLe) und die feste Spannung (Vss) geschaltet ist.
17. Magnetische Dünnfilmspeichervorrichtung nach einem der Ansprüche 14 bis 16, bei der
die Mehrzahl von Speicherzellen (MC) und die Dummyzellen (DMC) in einen ersten und einen zweiten Speicherblock (10a, 10b) aufgeteilt angeordnet sind, die komplementär als Datenleseziel verwendet werden;
sowohl der erste als auch der zweite Speicherblock (10a, 10b) eine Dummyzelle (DMC) enthält;
die Speicherzelle (MC) und die Dummyzelle (DMC) in dem ersten Speicherblock (10a) jeweils elektrisch zwischen die erste bzw. zweite Datenleitung (DB, /DB) und die feste Spannung (Vss) geschaltet sind;
die Dummyzelle (DMC) und die Speicherzelle (MC) in dem zweiten Speicherblock (10b) jeweils elektrisch zwischen die erste bzw. zweite Datenleitung (DB, /DB) und die feste Spannung (Vss) geschaltet sind; und
die magnetische Dünnfilmspeichervorrichtung weiterhin einen Verbindungsschaltabschnitt (210) aufweist, zum komplementären Schalten des ersten und zweiten Dummywiderstandshinzufügeabschnitts (205, 208) jeweils in Reihe zu der ersten bzw. zweiten Datenleitung (DB, /DB) entsprechend dem Ergebnis (Ran) der Auswahl zwischen dem ersten und dem zweiten Speicherblock (10a, 10b).
18. Magnetische Dünnfilmspeichervorrichtung mit
einem Speicherfeld 10 mit einer Mehrzahl von Speicherzellen (MC) und einer Dummyzelle (DMC) zum Vergleichen eines durch sie fließenden Stroms mit einem durch die aus der Mehrzahl von Speicherzellen (MC) als ein Zugriffsziel ausgewählte Speicherzelle fließenden Strom im Datenlesebetrieb;
bei der jede der Speicherzellen (MC) beinhaltet:
ein magnetoresistives Tunnelelement (TMR), das so aufgebaut ist, dass es in einer dem Speicherdatenwert entsprechenden Richtung magnetisiert ist und entsprechend der Magnetisierungsrichtung entweder einen ersten oder einen zweiten elektrischen Widerstandswert (Rmin, Rmax) aufweist; und
einen Zugriffstransistor (ATR), der zu dem magnetoresistiven Tunnelelement (TMR) in Reihe geschaltet ist und im Datenlesebetrieb selektiv eingeschaltet wird;
und bei der die Dummyzelle (DMC) beinhaltet:
ein magnetoresistives Dummyelement (TMRd) mit einem ähnlichen Aufbau und einer ähnlichen Form wie das magnetoresistive Tunnelelement (TMR), das im Voraus so magnetisiert ist, dass es von dem ersten und zweiten elektrischen Widerstandswert den kleineren Wert (Rmin) aufweist; und
einen Dummyzugriffstransistor (ATRd), der in Reihe zu dem magnetoresistiven Dummyelement (TMRd) geschaltet ist, im Datenlesebetrieb selektiv eingeschaltet wird und ähnlich wie der Zugriffstransistor (ATR) entworfen ist;
wobei die magnetische Dünnfilmspeichervorrichtung weiter beinhaltet:
eine erste und eine zweite Datenleitung (DB, /DB), die im Datenlesebetrieb jeweils über die ausgewählte Speicherzelle (MC) bzw. über die Dummyzelle (DMC) mit einer festen Spannung (Vss) verbunden sind;
einen Datenleseabschnitt (160) zum Durchführen des Datenlesens entsprechend einem Unterschied zwischen den durch die erste und zweite Datenleitung (DB, /DB) fließenden Strömen;
einen Widerstandshinzufügeabschnitt (208), der außerhalb des Speicherfelds (10) angeordnet ist, zum Schalten eines dritten elektrischen Widerstandswerts parallel entweder zu der ersten oder zu der zweiten Datenleitung (DB, /DB);
wobei der dritte Widerstandswert so festgelegt ist, dass ein elektrischer Widerstandswert der Dummyzelle einen Wert annimmt, der zwischen einem zusammengesetzten Widerstandswert der Parallelschaltung aus dem ersten und dritten elektrischen Widerstandswert und einem zusammengesetzten Widerstandswert der Parallelschaltung aus dem zweiten und dritten elektrischen Widerstandswert liegt.
19. Magnetische Dünnfilmspeichervorrichtung mit
einem Speicherfeld 10 mit einer Mehrzahl von Speicherzellen (MC) und einer Dummyzelle (DMC) zum Vergleichen eines durch sie fließenden Stroms mit einem durch die aus der Mehrzahl von Speicherzellen (MC) als ein Zugriffsziel ausgewählte Speicherzelle fließenden Strom im Datenlesebetrieb;
bei der jede der Speicherzellen (MC) beinhaltet:
ein magnetoresistives Tunnelelement (TMR), das so aufgebaut ist, dass es einen elektrischen Widerstandswert aufweist, der einer Magnetisierungsrichtung entspricht, und das in einer einem Speicherdatenwert entsprechenden positiven bzw. negativen Richtung entlang der leicht zu magnetisierenden Achse (EA) magnetisiert ist; und
einen Zugriffstransistor (ATR), der zu dem magnetoresistiven Tunnelelement (TMR) in Reihe geschaltet ist und im Datenlesebetrieb selektiv eingeschaltet wird;
und bei der die Dummyzelle (DMC) beinhaltet:
ein magnetoresistives Dummyelement (TMRd) mit einem ähnlichen Aufbau und einer ähnlichen Form wie das magnetoresistive Tunnelelement (TMR), das im Voraus in der positiven bzw. negativen Richtung magnetisiert ist; und
einen Dummyzugriffstransistor (ATRd), der in Reihe zu dem magnetoresistiven Dummyelement (TMRd) geschaltet ist, im Datenlesebetrieb selektiv eingeschaltet wird und ähnlich wie der Zugriffstransistor (ATR) entworfen und hergestellt worden ist;
wobei die magnetische Dünnfilmspeichervorrichtung weiter beinhaltet:
eine erste und eine zweite Datenleitung (DB, /DB), die im Datenlesebetrieb jeweils über die ausgewählte Speicherzelle (MC) bzw. über die Dummyzelle (DMC) mit einer festen Spannung (Vss) verbunden sind;
einen Datenleseabschnitt (160) zum Durchführen des Datenlesens entsprechend einem Unterschied zwischen den durch die erste und die zweite Datenleitung (DB, /DB) fließenden Strömen; und
einen Vormagnetisierungsfeldanlegeabschnitt (DL0, DL1 . . .) zum Anlegen eines Vormagnetisierungsfelds entlang einer schwer zu magnetisierenden Achse (HA) an das magnetoresistive Dummyelement (TMRd) im Datenlesebetrieb.
20. Magnetische Dünnfilmspeichervorrichtung nach Anspruch 19, bei der der Vormagnetisierungsfeldanlegeabschnitt eine Stromleitung (DL0, DL1 . . .) aufweist, die der Dummyzelle entspricht und entlang der leicht zu magnetisierenden Achse (EA) angeordnet ist, zum Empfangen eines Vorstroms im Datenlesebetrieb.
DE10255683A 2002-04-03 2002-11-28 Magnetische Dünnfilmspeichervorrichtung mit einer Dummyzelle als Datenlesereferenz Ceased DE10255683A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002101629A JP4049604B2 (ja) 2002-04-03 2002-04-03 薄膜磁性体記憶装置

Publications (1)

Publication Number Publication Date
DE10255683A1 true DE10255683A1 (de) 2003-10-23

Family

ID=28672121

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10255683A Ceased DE10255683A1 (de) 2002-04-03 2002-11-28 Magnetische Dünnfilmspeichervorrichtung mit einer Dummyzelle als Datenlesereferenz

Country Status (6)

Country Link
US (1) US7233537B2 (de)
JP (1) JP4049604B2 (de)
KR (1) KR100505769B1 (de)
CN (1) CN100476992C (de)
DE (1) DE10255683A1 (de)
TW (1) TW578148B (de)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003242771A (ja) * 2002-02-15 2003-08-29 Toshiba Corp 半導体記憶装置
JP4071531B2 (ja) * 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US7027318B2 (en) * 2003-05-30 2006-04-11 Hewlett-Packard Development Company, L.P. Method and system for adjusting offset voltage
JP3935150B2 (ja) 2004-01-20 2007-06-20 株式会社東芝 磁気ランダムアクセスメモリ
FR2867300B1 (fr) * 2004-03-05 2006-04-28 Commissariat Energie Atomique Memoire vive magnetoresistive a haute densite de courant
US7606409B2 (en) * 2004-11-19 2009-10-20 Hitachi High-Technologies Corporation Data processing equipment, inspection assistance system, and data processing method
JP4897225B2 (ja) * 2005-02-17 2012-03-14 株式会社 日立ディスプレイズ 画像表示装置
JP4890016B2 (ja) * 2005-03-16 2012-03-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4731219B2 (ja) * 2005-06-29 2011-07-20 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
KR100735750B1 (ko) 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들
JP2007164969A (ja) * 2005-12-15 2007-06-28 Samsung Electronics Co Ltd 選択された基準メモリセルを具備する抵抗型メモリ素子
WO2007077625A1 (ja) * 2006-01-05 2007-07-12 Fujitsu Limited データ読出し用増幅回路及びそれを備えた半導体記憶装置
EP1883113B1 (de) 2006-07-27 2010-03-10 STMicroelectronics S.r.l. Phasenwechsel-Speichervorrichtung
US7911830B2 (en) * 2007-05-17 2011-03-22 Integrated Magnetoelectronics Scalable nonvolatile memory
JP4768770B2 (ja) 2008-03-06 2011-09-07 株式会社東芝 半導体記憶装置
US7974119B2 (en) 2008-07-10 2011-07-05 Seagate Technology Llc Transmission gate-based spin-transfer torque memory unit
KR101432126B1 (ko) * 2008-07-23 2014-08-21 삼성디스플레이 주식회사 유기전계발광 표시장치
JP5060435B2 (ja) 2008-09-04 2012-10-31 株式会社東芝 半導体記憶装置
US7755923B2 (en) * 2008-09-18 2010-07-13 Seagate Technology Llc Memory array with read reference voltage cells
US7936580B2 (en) 2008-10-20 2011-05-03 Seagate Technology Llc MRAM diode array and access method
US9030867B2 (en) * 2008-10-20 2015-05-12 Seagate Technology Llc Bipolar CMOS select device for resistive sense memory
US7936583B2 (en) * 2008-10-30 2011-05-03 Seagate Technology Llc Variable resistive memory punchthrough access method
US7876599B2 (en) 2008-10-31 2011-01-25 Seagate Technology Llc Spatial correlation of reference cells in resistive memory array
US7825478B2 (en) * 2008-11-07 2010-11-02 Seagate Technology Llc Polarity dependent switch for resistive sense memory
US7800941B2 (en) * 2008-11-18 2010-09-21 Seagate Technology Llc Magnetic memory with magnetic tunnel junction cell sets
US8178864B2 (en) 2008-11-18 2012-05-15 Seagate Technology Llc Asymmetric barrier diode
US8203869B2 (en) 2008-12-02 2012-06-19 Seagate Technology Llc Bit line charge accumulation sensing for resistive changing memory
KR101068573B1 (ko) * 2009-04-30 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
US8159856B2 (en) 2009-07-07 2012-04-17 Seagate Technology Llc Bipolar select device for resistive sense memory
US8158964B2 (en) 2009-07-13 2012-04-17 Seagate Technology Llc Schottky diode switch and memory units containing the same
JP5091969B2 (ja) 2010-03-23 2012-12-05 株式会社東芝 半導体記憶装置
WO2011155120A1 (ja) * 2010-06-09 2011-12-15 パナソニック株式会社 リファレンスセルのための主ビット線のシールド方法
US8648426B2 (en) 2010-12-17 2014-02-11 Seagate Technology Llc Tunneling transistors
JP2012203944A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 抵抗変化型メモリ
US8665638B2 (en) * 2011-07-11 2014-03-04 Qualcomm Incorporated MRAM sensing with magnetically annealed reference cell
JP5811693B2 (ja) * 2011-08-25 2015-11-11 ソニー株式会社 抵抗変化型メモリデバイスおよびその駆動方法
KR101298190B1 (ko) * 2011-10-13 2013-08-20 에스케이하이닉스 주식회사 저항성 메모리 장치, 그 레이아웃 구조 및 센싱 회로
US8902641B2 (en) * 2012-04-10 2014-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Adjusting reference resistances in determining MRAM resistance states
JP5337277B1 (ja) * 2012-05-14 2013-11-06 株式会社東芝 磁気ランダムアクセスメモリ及びメモリシステム
US8891292B2 (en) * 2012-12-19 2014-11-18 Avalanche Technology, Inc. Magnetoresistive layer structure with voltage-induced switching and logic cell application
KR20150022241A (ko) * 2013-08-22 2015-03-04 에스케이하이닉스 주식회사 반도체 메모리 장치
CN107851451B (zh) * 2015-09-11 2021-11-30 东芝存储器株式会社 阻变型存储器
KR102396117B1 (ko) * 2015-10-27 2022-05-10 에스케이하이닉스 주식회사 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치
JP2018156697A (ja) * 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置
JP6505902B1 (ja) 2018-03-20 2019-04-24 株式会社東芝 磁気メモリ及びメモリシステム
US10839879B2 (en) * 2018-09-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Read techniques for a magnetic tunnel junction (MTJ) memory device with a current mirror
US10896722B1 (en) * 2019-11-15 2021-01-19 Micron Technology, Inc. Integrated assemblies having sense-amplifier-circuitry distributed amongst two or more locations, and having circuitry configured to isolate local column-select-structures from a global structure
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
CN112763078B (zh) * 2020-12-23 2022-11-01 杭州海康微影传感科技有限公司 一种非制冷红外焦平面阵列探测器的信号读出电路及方法
CN116705086B (zh) * 2023-06-08 2024-04-09 厦门半导体工业技术研发有限公司 一种存储器阵列

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831920A (en) * 1997-10-14 1998-11-03 Motorola, Inc. GMR device having a sense amplifier protected by a circuit for dissipating electric charges
IT1295910B1 (it) * 1997-10-31 1999-05-28 Sgs Thomson Microelectronics Circuito di lettura per memorie non volatili
US6055178A (en) * 1998-12-18 2000-04-25 Motorola, Inc. Magnetic random access memory with a reference memory array
DE19914488C1 (de) * 1999-03-30 2000-05-31 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
DE19914489C1 (de) * 1999-03-30 2000-06-08 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
US6191989B1 (en) * 2000-03-07 2001-02-20 International Business Machines Corporation Current sensing amplifier
US6205073B1 (en) * 2000-03-31 2001-03-20 Motorola, Inc. Current conveyor and method for readout of MTJ memories
US6317376B1 (en) * 2000-06-20 2001-11-13 Hewlett-Packard Company Reference signal generation for magnetic random access memory devices
JP4667594B2 (ja) * 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP3920565B2 (ja) * 2000-12-26 2007-05-30 株式会社東芝 磁気ランダムアクセスメモリ
JP2003016777A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 薄膜磁性体記憶装置

Also Published As

Publication number Publication date
KR20030079662A (ko) 2003-10-10
CN100476992C (zh) 2009-04-08
CN1448944A (zh) 2003-10-15
JP2003297072A (ja) 2003-10-17
JP4049604B2 (ja) 2008-02-20
TW578148B (en) 2004-03-01
KR100505769B1 (ko) 2005-08-04
US20030189853A1 (en) 2003-10-09
US7233537B2 (en) 2007-06-19

Similar Documents

Publication Publication Date Title
DE10255683A1 (de) Magnetische Dünnfilmspeichervorrichtung mit einer Dummyzelle als Datenlesereferenz
DE102005053717B4 (de) Erfass-Verstärker-Bitleitungs-Verstärkungs-Schaltkreis
DE60303835T2 (de) Magnetischer Direktzugriffsspeicher sowie entsprechendes Leseverfahren
DE10228560B4 (de) Dünnfilmmagnetspeichervorrichtung mit einer Datenlesestromeinstellungsfunktion
DE102006001117B4 (de) Apparat für Strom-Erfass-Verstärker-Kalibrierung in MRAM-Einrichtungen
DE60305208T2 (de) Stromgesteuerter leserverstärker
DE10235459A1 (de) Dünnfilm-Magnetspeichervorrichtung mit hochgenauer Datenlesekonstruktion und verringerter Anzahl von Schaltungselementen
DE60121043T2 (de) Mtj mram serielle-parallele architektur
DE10228578A1 (de) Dünnfilm-Magnetspeichervorrichtung mit Speicherzellen, die ein Tunnel-Magnetwiderstandselement enthalten
DE10220897A1 (de) Dünnfilmmagnetspeicher
DE10252822A1 (de) Magnetische Dünnfilmspeichervorrichtung zum Verringern einer Ladezeit einer Datenleitung im Datenlesebetrieb
DE60211531T2 (de) Mram mit mittelpunktsreferenzgenerator
DE10249869B4 (de) Magnetische Dünnfilmspeichervorrichtung zum Durchführen eines Datenschreibvorgangs durch Anlegen eines Magnetfelds
DE60025152T2 (de) MRAM Speicher mit Differenzleseverstärkern
DE10238307A1 (de) Halbleiterspeichervorrichtung zum Lesen von Daten basierend auf einer Speicherzelle, durch die während eines Zugriffs Strom fließt
DE10235424A1 (de) Magnetische Dünnfilm-Speichervorrichtung mit Speicherzellen mit einem magnetischen Tunnelübergang
DE10153560A1 (de) Speichervorrichtung mit weitem Spielraum beim Datenlese-Vorgang zum Speichern von Daten durch Änderung des elektrischen Widerstandswertes
DE10303073A1 (de) Magnetische Dünnfilmspeichervorrichtung mit einer Dummyzelle
DE10239596A1 (de) Magnetisches Dünnfilmspeicherbauelement
DE10130829A1 (de) Dünnfilmmagnetspeichervorrichtung mit Speicherzellen, die einen Magnettunnelübergang aufweisen
DE10248221A1 (de) Dünnfilm-Magnetspeichervorrichtung zur Programmierung erforderlicher Informationen mit einem speicherzellenähnlichen Element und Informationsprogrammierungsverfahren
DE102005052508A1 (de) Referenz-Strom-Quelle für Strom-Erfass-Verstärker und programmierbarer Widerstand konfiguriert mit magnetischen Tunnelübergang-Zellen
DE10119499A1 (de) Dünnfilm-Magnetspeichervorrichtung zum leichten Steuern eines Datenschreibstroms
DE10244969A1 (de) Magnetische Dünnfilmspeichervorrichtung zum Durchführen eines Datenlesevorgangs ohne Verwendung einer Referenzzelle
DE102005046425A1 (de) Array resistiver Speicherzellen und Verfahren zum Erfassen von Widerstandswerten solcher Zellen

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection