DE102006001117B4 - Apparat für Strom-Erfass-Verstärker-Kalibrierung in MRAM-Einrichtungen - Google Patents

Apparat für Strom-Erfass-Verstärker-Kalibrierung in MRAM-Einrichtungen Download PDF

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Abstract

Magnetischer Direktzugriffsspeicher-(MRAM)-Strom-Erfass-Verstärker, aufweisend:
• eine erste Mehrzahl von Trim-Transistoren, welche parallel geschaltet sind zu einer ersten Seite einer Strom-Spiegel-Einrichtung innerhalb eines Komparators, wobei der Komparator mit mindestens einer Last-Einrichtung des Erfass-Verstärkers gekoppelt ist, und wobei die erste Seite der Strom-Spiegel-Einrichtung einer Daten-Seite des Erfass-Verstärkers zugeordnet ist; und
• eine zweite Mehrzahl von Trim-Transistoren, welche parallel geschaltet sind zu einer zweiten Seite der Strom-Spiegel-Einrichtung, wobei die zweite Seite einer Referenz-Seite des Erfass-Verstärkers zugeordnet ist;
• wobei einer oder mehrere Trim-Transistoren der ersten und/oder zweiten Mehrzahl von Trim-Transistoren individuell aktivierbar ist/sind.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft allgemein magnetische Direktzugriffsspeicher-Einrichtungen (Magnetic Random Access Memory Devices) und insbesondere einen Apparat für eine Strom-Erfass-Verstärker-Kalibrierung in MRAM-Einrichtungen.
  • Magnetischer (bzw. Magneto-Resistiver) Direktzugriffsspeicher (MRAM) ist eine nicht-flüchtige Direktzugriffsspeicher-Technologie, welche möglicherweise den Dynamischen Direktzugriffsspeicher (DRAM) als Standardspeicher für Rechen-Einrichtungen ersetzen könnte. Die Verwendung von MRAM als nicht-flüchtiger RAM wird irgendwann einmal "Sofort-ein" (instant on) Systeme ermöglichen, welche zum Leben erwachen, sobald das System eingeschaltet wird, wodurch die Zeitdauer eingespart wird, welche bei einem herkömmlichen PC erforderlich ist, z. B. zum Übertragen von Boot-Daten von einem Festplatten-Laufwerk in flüchtiges DRAM während des Hochfahrens des Systems.
  • Ein magnetisches Speicherelement (auch bezeichnet als ein Tunnel-Magneto-Resistives- bzw. TMR-Device) enthält eine Struktur, welche ferromagnetische Schichten aufweist, welche getrennt sind durch eine nicht-magnetische Schicht (Barriere), und welche zu einem magnetischen Tunnel-Übergang (MTJ) angeordnet sind. Digitale Information wird in dem Speicherelement gespeichert und repräsentiert als Richtungen von Magnetisierungs-Vektoren in den magnetischen Schichten. Genauer ausgedrückt ist das magnetische Moment von einer magnetischen Schicht (auch bezeichnet als Referenz-Schicht) festgelegt bzw. gepinnt, während das magnetische Moment der anderen magnetischen Schicht (auch als "freie" Schicht bezeichnet) umgeschaltet werden kann zwischen derselben Richtung und der entgegengesetzten Richtung bezogen auf die festgelegte Magnetisierungs-Richtung der Referenz-Schicht. Die Ausrichtungen des magnetischen Moments der freien Schicht sind auch bekannt als "Parallel"-Zustand und "Antiparallel"-Zustand, wobei ein Parallel-Zustand auf dieselbe magnetische Ausrichtung der freien Schicht und der Referenz-Schicht hinweist, während ein Anti-Parallel-Zustand auf entgegengesetzte magnetische Ausrichtungen derselben hinweist.
  • In Abhängigkeit von dem magnetischen Zustand der freien Schicht (parallel bzw. antiparallel) weist das magnetische Speicherelement zwei verschiedene Widerstandswerte auf als Antwort auf eine über die Tunnel-Übergangs-Barriere hinweg angelegte Spannung. Der jeweilige Widerstand der TMR-Einrichtung reflektiert somit den Magnetisierungs-Zustand der feien Schicht, wobei der Widerstand "niedrig" (low) ist, wenn die Magnetisierung parallel ist, und "hoch" (high), wenn die Magnetisierung antiparallel ist. Ein Erfassen von Widerstands-Änderungen ermöglicht folglich einer MRAM-Einrichtung das Bereitstellen von Information, welche in dem magnetischen Speicherelement gespeichert ist (i. e. ein Lesevorgang).
  • In einer 1-Transistor, 1-MTJ-Typ-MRAM-Einrichtung wird ein Spalten-Auswähl-Schaltkreis verwendet zum Verbinden der regulären (Daten) Bit-Leitungen und Referenz-Bit-Leitungen der Einrichtung mit dem Eingang eines Strom-Erfass-Versärkers (current sense amplifier) (SA). Während des Erfassens hält der SA die Spannung an den ausgewählten Bit-Leitungen konstant und misst den Strom an den ausgewählten Bit-Leitungen/Referenz-Bitleitungen. Die Stärke des Stroms an den ausgewählten Bitleitungen hängt von dem Programmier-Zustand "0" bzw. "1" der ausgewählten Speicherzellen ab. Um die Spannung an den ausgewählten Bit-Leitungen ungefähr konstant zu halten, wird eine Bit-Leitungs-Spannungs-Klemme verwendet. Ein Komparator innerhalb des Erfass-Verstärkers vergleicht die Spannung an einer Last-Einrichtung der Daten-Zelle, welche ausgelesen wird, mit der Spannung an (einer) Last-Einrichtung(en) von einer Referenz-Bitleitung (bzw. Bitleitungen) und erzeugt ein digitales Ausgangs-Signal, in Abhängigkeit von dem Programmier-Zustand der ausgewählten Speicherzelle.
  • Unglücklicherweise ist eine grundlegende Schwäche von Erfass-Verstärkern, wie z. B. denjenigen, welche in MRAM-Einrichtungen verwendet werden, der Eingangs-Offset-Strom (bzw. Spannung), welcher erzeugt wird durch einzelnen Device-Mismatch innerhalb des Erfass-Verstärkers. Der Device-Mismatch wiederum erzeugt ein geringfügiges Ungleichgewicht in dem Komparator-Eingang, bezogen auf den Unterschied zwischen dem Daten-Signal und dem Referenz-Signal, wodurch der Erfass-Verstärker einen geringfügigen Bias hin zu einem "1"-Zustand oder einem "0"-Zustand aufweist. Folglich wäre es wünschenswert, in der Lage zu sein, irgendein solches Ungleichgewicht/Mismatch in den Erfass-Verstärker-Einrichtungen zu kompensieren, um die Ausbeute zu verbessern, welche ansonsten verloren wäre aufgrund des Mangels an Signal-Spielraum.
  • Zusammenfassung
  • Die im vorangegangenen diskutierten Nachteile und Defizite des Standes der Technik werden überwunden bzw. verringert durch einen MRAM-Strom-Erfass-Verstärker.
  • In einer Ausgestaltung enthält ein magnetischer Direktzugriffsspeicher-(MRAM)-Strom-Erfass-Verstärker eine erste Mehrzahl von Trim-Transistoren, welche parallel geschaltet sind zu einer ersten Seite einer Strom-Spiegel-Einrichtung innerhalb eines Komparators, wobei der Komparator mit mindestens einer Last-Einrichtung des Erfass-Verstärkers gekoppelt ist, und wobei die erste Seite der genannten Strom-Spiegel-Einrichtung einer Daten-Seite des Erfass-Verstärkers zugeordnet ist. Der Strom-Erfass-Verstärker weist ferner eine zweite Mehrzahl von Trim-Transistoren auf, welche parallel geschaltet sind zu einer zweiten Seite der Strom-Spiegel-Einrichtung, wobei die zweite Seite einer Referenz-Seite des Erfass-Verstärkers zugeordnet ist. Einer oder mehrere Trim-Transistoren der ersten und/oder zweiten Mehrzahl von Trim-Transistoren ist/sind individuell aktivierbar. Mittels des individuellen Aktivierens der Trim-Transistoren kann ein Device-Mismatch hinsichtlich der Daten-Seite und der Referenz-Seite des Erfass-Verstärkers kompensiert werden.
  • Kurze Beschreibung der Zeichnungen
  • Bezugnehmend auf die beispielhaften Zeichnungen, worin gleiche Elemente in den verschiedenen Figuren gleich nummeriert sind, zeigen:
  • 1 ein schematisches Diagramm einer MRAM-Einrichtung;
  • 2 ein schematisches Diagramm eines Apparates zum Kalibrieren eines MRAM-Erfass-Verstärkers; und
  • 3 ein schematisches Diagramm eines Apparates zum Kalibrieren eines MRAM-Erfass-Verstärkers gemäß einer Ausgestaltung der Erfindung.
  • Ausführliche Beschreibung
  • Zunächst bezugnehmend auf 1 ist ein schematisches Diagramm einer MRAM-Einrichtung 100 gezeigt. Insbesondere ist die Einrichtung 100 von 1 eine 1-Transistor, 1-MTJ (1T1MTJ)-Typ-MRAM-Einrichtung, welche gewöhnlich einen Speicher-Array-Schaltkreis 102, Spalten-Auswähl-Schaltkreis 104 und Strom-Erfass-Verstärker-Schaltkreis 106 enthält. Das Speicher-Array 102 wiederum enthält eine Mehrzahl von Daten-Zellen 108, sowie eine oder mehrere Referenz-Zellen 110a, 110b. In der dargestellten beispielhaften Einrichtung speichert die erste Referenz-Zelle 110a in ihrem Tunnel-Übergang einen "1"-Zustand, während eine zweite Referenz-Zelle 110b in ihrem Tunnel-Übergang einen "0"-Zustand speichert.
  • Der Spalten-Auswähl-Schaltkreis 104 verbindet die regulären Bitleitungen (BL) und die Referenz-Bitleitungen (refBL1, refBL0) mit dem Eingang des (Strom-)Erfass-Verstärker-Schaltkreises 106 mittels Aktivierung eines Steuer-Signals, welches als "column select" bezeichnet ist in 1. Während eines Zellen-Erfass-Vorgangs hält der Erfass-Verstärker-Schaltkreis 106 die Spannung an den ausgewählten Bitleitungen (und Referenz-Bitleitungen) konstant, während er ferner den dadurch fließenden Strom misst. Der durch die ausgewählten Bitleitungen fließende Strom wird wiederum von dem Programmier-Zustand "0" oder "1" der ausgewählten Speicherzellen abhängig sein.
  • Wie es insbesondere in 1 gezeigt ist, wird eine Mehrzahl von Source-Folger-Transistoren (z. B. T1, T2, T3) verwendet, um die Spannung an den ausgewählten Bitleitungen (und Referenz-Bitleitungen) an der Bitleitungs-Klemm-Spannung VBLCLMP näherungsweise konstant zu halten. Es sollte wahrgenommen werden, dass, da das schematische Diagramm der 1 zum Zwecke der Illustration von exemplarischer Natur ist, die tatsächliche Anzahl an Bitleitungen und Transistor-Einrichtungen von der tatsächlichen Größe und Konfiguration der MRAM-Einrichtung abhängt. Auf jeden Fall werden die ausgewählten Speicherzellen einen Stromfluss durch die Transistoren T1–T3 verursachen, was wiederum eine gewisse Gate-Nach-Source-Spannung VGS erfordert (da die Transistoren im Sättigungs-Bereich arbeiten). Daher wird die Spannung an den ausgewählten Bitleitungen (und Referenz-Bitleitungen) näherungsweise konstant sein bei einer Spannung, welche durch VBLCLMP – VGS gegeben ist.
  • Der Strom durch die Source-Folger-Transistoren T1–T3 wird in eine entsprechende Spannung über ein Paar von Last-Einrichtungen 112, 114 des Erfass-Verstärkers 106 hinweg umgewandelt. Ein Komparator 116 vergleicht die Spannung an der Last-Einrichtung 112 der regulären Zelle 108 mit der Spannung an der/den Last-Einrichtung(en) 114 der Referenz-Bitleitungen 110a, 110b (bzw. Referenz-Bitleitung) und erzeugt ein digitales Ausgangssignal (out), welches von dem Programmier-Zustand der ausgewählten Speicherzelle 108 abhängt.
  • Wie vorher angedeutet resultiert ein Nachteil, welcher gewöhnlich mit Erfass-Verstärkern verbunden ist, aus dem Eingangs-Offset-Strom (Spannung), welcher durch Mismatch in den einzelnen Erfass-Verstärker-Einrichtungen erzeugt wird. Dieser Mismatch kann schematisch repräsentiert werden durch einen Eingangs-Offset-Strom, welcher durch die Strom-Quelle IOS in 1 gekennzeichnet ist. In der Ausführung eines Hoch-Präzisions-Erfass-Verstärkers, wie zum Beispiel der der MRAM-Einrichtung 100, ist es wünschenswert, in der Lage zu sein, diesen Offset soweit wie möglich zu reduzieren. Bis zu einem gewissen Ausmaß kann dies durch die Einführung raffinierterer Layouts und Device-Bemessung (device sizing) erreicht werden. Um jedoch den Offset des Erfass-Verstärkers 106 noch weiter zu vermindern, können zusätzliche Schaltkreis-Techniken wie zum Beispiel Kalibrierung verwendet werden. Obwohl Selbst-Kalibrierung (i. e. der Erfass-Verstärker misst periodisch seinen Mismatch und kompensiert mittels einer Rückkopplungs-Schleife) in diesem Zusammenhang eine mögliche Option sein könnte, ist der resultierende Zeitnachteil aus dem Durchführen einer Kalibrierung während jedes Lese-Zyklus zu schwerwiegend für eine Einrichtung mit schnellen Zugriffszeiten, wie die 1T1MTJ-Einrichtung aus 1.
  • Daher wird gemäß einer Ausgestaltung der Erfindung ein Apparat zum Kalibrieren eines Strom-Erfass-Verstärkers für MRAM-Einrichtungen offenbart. Gemäß hierin beschriebenen Ausgestaltungen werden eine Mehrzahl von Kalibrier-Trim-Transistoren verwendet, derart, dass selektiv eine festgelegte Anzahl von Einrichtungen hinzugefügt werden parallel zu den Einrichtungen, welche einer oder beiden Seiten des Komparators zugeordnet sind. In einer Ausgestaltung werden Offsets angepasst durch Ändern der effektiven Breite von NFET-Strom-Spiegel-Einrichtungen, welche dem Komparator zugeordnet sind und außerdem von den Erfass-Knoten isoliert sind.
  • Bezugnehmend nun auf 2 ist ein schematisches Diagramm eines MRAM-Erfass-Verstärkers 200 gezeigt. Bei dem dargestellten MRAM-Erfass-Verstärker 200 ist ein Daten-Eingang zu dem Erfass-Verstärker 200 mit "Input A" bezeichnet, während ein Referenz-Eingang mit "Input B" bezeichnet ist. Es wird verstanden, dass der Referenz-Eingang den Netto-Effekt eines Paares von Referenz-Speicher-Zellen, welche wie in 1 gezeigt auf entgegengesetzte Daten-Zustände eingestellt sind, repräsentieren kann. Die Transistoren T1 und T2 repräsentieren die Bit-Leitungs-Klemm-Schaltungsanordnung, in welcher die Einrichtungen als Source-Folger konfiguriert sind und mittels des Eingangs-Analog-Signals Vanalog1 in 2 gesteuert werden. Ebenfalls dargestellt in 2 ist ein Paar von Ausgleichs-Transistoren T3, T4, welche dazu dienen, vor einem Erfass-Vorgang die Spannung an der Daten-Leitung und den Referenz-Leitungen auszugleichen.
  • Die Last-Einrichtungen, welche jeder einzelnen Seite des Komparators 116 zugeordnet sind (i. e. Einrichtungen 112 und 114 von 1) sind als Transistoren T5 und T6 in 2 verkörpert. Um eine Kalibrierung des Erfass-Verstärkers 200 zu ermöglichen, enthält der Erfass-Verstärker 200 weiterhin eine erste Mehrzahl von Trim-Transistoren 202 parallel zu dem Daten-Seiten-Last-Transistor T5, und eine zweite Mehrzahl von Trim-Transistoren 204 parallel zu dem Referenz-Seiten-Last-Transistor T6 (Dioden-Konfiguration). Indem einer oder mehrere der Transistoren auf einer gegebenen Seite selektiv aktiviert werden, wird die effektive Transistor-Breite des entsprechenden Last-Transistors T5, T6 vergrößert, derart, dass die Eingangsspannung zu dem (den) entsprechenden Eingang (Eingängen) des Komparators 116 angepasst wird.
  • Derart konfiguriert kann der Erfass-Verstärker-Schaltkreis 200 selektiv zusätzliche Transistor-Breite hinzufügen, aber sie nicht abziehen. Da der Erfass-Verstärker-Offset entweder ein positives oder negatives Vorzeichen aufweisen kann, welches ihm zugeordnet ist, sind Trim-Transistoren sowohl auf der Daten-Seite als auch auf der Referenz-Seite des Schaltkreises bereitgestellt, um die Fähigkeit des Anpassens des Erfass-Verstärker-Schaltkreises für beide Fälle zu gewährleisten. Wie insbesondere in 2 gezeigt ist, sind die Drain- und Source-Anschlüsse der Daten-Seiten-Trim-Transistoren 202 (auch als TL bezeichnet) parallel geschaltet zu dem Source-Anschluss und dem Drain-Anschluss von T5, während die Drain- und Source-Anschlüsse der Referenz-Seiten-Trim-Transistoren 204 (auch als TR bezeichnet) parallel zu dem Source-Anschluss und dem Drain-Anschluss T6 geschaltet sind.
  • Der Zustand eines gegebenen Trim-Transistors (i. e. entweder als eine Breite-vergrößernde Einrichtung wirkend oder deaktiviert) wird durch die Einstellung eines Paares von Schaltern festgelegt, welche dem Gate-Anschluss hiervon zugeordnet sind. Zum Beispiel ist das Gate jedes Trim-Transistors TR auf der Referenz-Seite des Erfass-Verstärkers mit einem oberen Schalter S1 und einem unteren Schalter S2 gekoppelt, von denen nur einer zu einem gegebenen Zeitpunkt geschlossen sein kann. In dem Fall, bei dem der obere Schalter S1 geschlossen ist für einen Referenz-Seiten-Trim-Transistor, ist das Gate hiervon mit dem System-Spannungs- Versorgungs-Anschluss (VDD) gekoppelt, wodurch der Trim-Transistor nicht-leitend gemacht wird (für eine PFET-Einrichtung). Andererseits, wenn S1 offen ist und S2 geschlossen ist, so ist das Gate dieses Trim-Transistors gekoppelt mit einem gemeinsamen Knoten 206, mit welchem das Gate von T6 und der Referenz-Eingang von Komparator 116 ebenfalls verbunden sind. Diese Verbindung versetzt einen gegebenen Referenz-Trim-Transistor in einen leitenden Zustand.
  • In einer ähnlichen Art und Weise ist das Gate jedes einzelnen Trim-Transistors TL auf der Daten-Seite des Erfass-Verstärkers mit einem oberen Schalter S3 und einem unteren Schalter S4 gekoppelt, von denen nur einer zu einem gegebenen Zeitpunkt geschlossen sein kann. In dem Fall, bei dem der obere Schalter S3 geschlossen ist für einen Daten-Seiten-Trim-Transistor, ist das Gate hiervon mit VDD gekoppelt, wodurch der Trim-Transistor nicht-leitend gemacht wird. Falls S3 offen ist und S4 geschlossen ist, dann ist das Gate dieses Daten-Seiten-Trim-Transistors mit einem gemeinsamen Knoten 206 gekoppelt, und somit in einen leitenden Zustand versetzt.
  • Die tatsächliche Kalibrierung des Erfass-Verstärker-Schaltkreises 200 der 2 kann folgendermaßen verstanden werden. Anfangs wird eine bestimmte festgelegte Anzahl NR von Referenz-Seiten-Trim-Transistoren parallel zu T6 auf der rechten Seite des SA aktiviert. Auf der anderen Seite kann anfangs eine identische Anzahl NL von Daten-Seiten-Trim-Transistoren parallel zu T5 aktiviert werden, so dass NR = NL. In diesem Fall sind die Kalibrier-Trim-Transistoren gleichmäßig ausgeglichen sowohl auf der Daten-Seite als auch der Referenz-Seite des Erfass-Verstärkers (i. e. T5 und T6 weisen ungefähr dieselbe effektive Breite auf). Um jedoch einen Offset zu kompensieren, welcher durch einen Erfass-Verstärker-Device-Mismatch bedingt ist, kann die Anzahl von aktivierten Trim-Transistoren auf der Daten-Seite (zum Beispiel) des Erfass-Verstärkers verringert werden, so dass 0 ≤ NL < NR, um die effektive Breite von T5 zu verringern verglichen mit T6. Andererseits können, um die effektive Breite von T5 verglichen mit T6 zu vergrößern, können mehr Trim-Transistoren auf der Daten-Seite aktiviert werden, bezogen auf jene auf der Referenz-Seite, so dass 0 ≤ NR < NL. In beiden Fällen kann durch Anpassen der effektiven Breiten der Last-Transistoren T5, T6, gegenseitig aufeinander bezogen, eine Kompensation von positiven oder negativen Offsets erreicht werden.
  • Für einen besseren Device-Abgleich kann es vorteilhaft sein, dieselben Kalibrier-Trim-Transistoren auf der Daten-Seite und der Referenz-Seite des Erfass-Verstärkers zu verwenden. Es kann ebenfalls wünschenswert sein, Dummy-Schalt-Einrichtungen zu verwenden, um dieselben Zeitkonstanten des resultierenden RC-Netzwerkes auf beiden Seiten des Erfass-Verstärkers zu erzeugen. Ungeachtet der spezifischen Realisierung der Trim-Transistor-Gate-Schalter ist eine digitale Schalter-Steuerungs-Einheit 208 bereitgestellt für das Programmieren der Zustände der Transistor-Gate-Schalter.
  • Im Folgenden werden unter Bezug auf 3 ein Erfass-Verstärker 300 und ein Kalibrierschema gemäß einer Ausgestaltung der Erfindung beschrieben. Der Aufbau des Erfass-Verstärkers 300 ähnelt zu einem gewissen Grad dem Aufbau des in 2 gezeigten Erfass-Verstärkers 200, wobei identische Komponenten mit denselben Bezugszeichen wie in 2 versehen sind. Auf eine ausführliche Beschreibung der einzelnen Komponenten des Erfass-Verstärkers 300 wird daher der Kürze halber an dieser Stelle verzichtet, stattdessen wird auf die Beschreibung zu 2 verwiesen.
  • Der in 3 gezeigte Erfass-Verstärker 300 und das dazugehörige Kalibrierschema sind insbesondere für den Fall geeignet, dass ein kapazitives Ungleichgewicht ein Problem darstellt (z. B. bedingt durch unterschiedliche Anzahlen an Bitleitungen von Speicherzellen, welche mit den Daten-Seiten und Referenz-Seiten der Erfass-Verstärker-Last-Einrichtungen gekoppelt sind). Gemäß der in 3 gezeigten Ausgestaltung ist die Kalibrierung (Hinzufügen von Trim-Einrichtungen) nicht an den Last-Einrichtungen T5 und T6 realisiert (wie bei dem in 2 gezeigten Erfass-Verstärker 200), sondern vielmehr innerhalb des Komparators 116 selbst. Genauer stellt 3 schematisch den Komparator 116 dar, welcher Eingangs-Transistoren T9 und T10, Strom-Spiegel-Transistoren T11 und T12 und einen Aktivierungs-Schalter T13 (aktiviert mittels Aktivierungs-Signal "en") enthält. Der Strom-Erfass-Verstärker 300 enthält weiterhin eine aktiv ausgeglichene kapazitive Last 302, welche Transistoren T7 und T8 enthält, um die Kapazität, welche an den Last-Transistoren T5 und T6 gebildet wird, abzugleichen. Zusätzliche Details bezüglich des kapazitiven Ausgleichens der Ausführungsform von 3 können gefunden werden in der Druckschrift US 2006/0050584 A1 .
  • Um positive oder negative Offsets zu kompensieren, wie oben beschrieben, sind die zusätzlichen Kalibrier-Transistoren 202 und 204 parallel zu den Strom-Spiegel-Einrichtungen T11 und T12 konfiguriert. Wie es bei dem in 2 gezeigten Erfass-Verstärker 200 der Fall ist (vgl. das dort beschriebene Kalibrierschema), werden bei dem Erfass-Verstärker 300 gemäß der in 3 gezeigten Ausgestaltung die Trim-Transistoren parallel hinzugefügt durch Einschalten (engaging) von Schalter S1 (auf der Daten-Seite) und Schalter S3 (auf der Referenz-Seite), und werden deaktiviert durch Einschalten von Schalter S2 (auf der Daten-Seite) und Schalter S4 (auf der Referenz-Seite). Da bei dem Erfass-Verstärker 300 gemäß der in 3 gezeigten Ausgestaltung die Kalibrier-Trim-Transistoren nicht an den Eingangs-Einrichtungen (T9 und T10) des Erfass-Verstärker-Komparators 116 hinzugefügt werden, ist die kapazitive Belastung der Last-Einrichtungen (T5 und T6) des Erfass-Verstärkers 300 nicht betroffen.
  • Der Zustand eines gegebenen Trim-Transistors (i. e. entweder als eine Breite-vergrößernde Einrichtung wirkend oder deaktiviert) ist wiederum bestimmt durch die Einstellung eines Paares von Schaltern, welche dem Gate-Anschluss hiervon zugeordnet sind. Zum Beispiel ist das Gate von jedem einzelnen Trim-Transistor TR auf der Referenz-Seite des Erfass-Verstärkers mit einem oberen Schalter S3 und einem unteren Schalter S4 gekoppelt, von denen nur einer zu einem festgelegten Zeitpunkt geschlossen sein kann. In dem Fall, bei dem der obere Schalter S3 geschlossen ist für einen Referenz-Seiten-Trim-Transistor, ist das Gate hiervon mit den Gate-Anschlüssen von T11 und T12 verbunden, wodurch der Trim-Transistor leitend (für eine NFET-Einrichtung) gemacht wird.
  • Andererseits, falls S3 offen ist und S4 geschlossen ist, so ist das Gate dieses Trim-Transistors gemeinsam verbunden mit den Source-Anschlüssen jedes Trim-Transistors sowie mit dem Drain-Anschluss T13. Diese Verbindung versetzt einen gegebenen Referenz-Trim-Transistor in einen nicht-leitenden Zustand. In einer ähnlichen Art und Weise ist das Gate jedes einzelnen Trim-Transistors TL auf der Daten-Seite des Erfass-Verstärkers mit einem oberen Schalter S1 und einem unterem Schalter S2 gekoppelt, von denen nur einer zu einem gegebenen Zeitpunkt geschlossen sein kann. In dem Fall, bei dem der obere Schalter S1 geschlossen ist für einen Daten-Seiten-Trim-Transistor, ist der Trim-Transistor leitend. Falls S1 offen ist und S2 geschlossen ist, so ist dieser Daten-Seiten-Trim-Transistor in einen nicht-leitenden Zustand versetzt. Es sollte an dieser Stelle wahrgenommen werden, dass die Schalt-Konfiguration der Kalibrier-Transistoren hinsichtlich der individuellen Aktivierung und Deaktivierung von ihnen von beispielhafter Natur ist, und dass andere Schaltkreis-Konfigurationen zum selektiven Aktivieren und Deaktivieren der Trim-Transistoren ebenfalls in Erwägung gezogen werden.

Claims (7)

  1. Magnetischer Direktzugriffsspeicher-(MRAM)-Strom-Erfass-Verstärker, aufweisend: • eine erste Mehrzahl von Trim-Transistoren, welche parallel geschaltet sind zu einer ersten Seite einer Strom-Spiegel-Einrichtung innerhalb eines Komparators, wobei der Komparator mit mindestens einer Last-Einrichtung des Erfass-Verstärkers gekoppelt ist, und wobei die erste Seite der Strom-Spiegel-Einrichtung einer Daten-Seite des Erfass-Verstärkers zugeordnet ist; und • eine zweite Mehrzahl von Trim-Transistoren, welche parallel geschaltet sind zu einer zweiten Seite der Strom-Spiegel-Einrichtung, wobei die zweite Seite einer Referenz-Seite des Erfass-Verstärkers zugeordnet ist; • wobei einer oder mehrere Trim-Transistoren der ersten und/oder zweiten Mehrzahl von Trim-Transistoren individuell aktivierbar ist/sind.
  2. MRAM-Erfass-Verstärker gemäß Anspruch 1, wobei: • die erste Seite der Strom-Spiegel-Einrichtung einen ersten Strom-Spiegel-Transistor aufweist und die zweite Seite der Strom-Spiegel-Einrichtung einen zweiten Strom-Spiegel-Transistor aufweist; • die erste Mehrzahl von Trim-Transistoren zu dem ersten Strom-Spiegel-Transistor parallel geschaltet ist und die zweite Mehrzahl von Trim-Transistoren zu dem zweiten Strom-Spiegel-Transistor parallel geschaltet ist; und • mittels der individuell aktivierten Trim-Transistoren die effektive Breite des ersten Strom-Spiegel-Transistors und/oder des zweiten Strom-Spiegel-Transistors vergrößert ist.
  3. MRAM-Erfass-Verstärker gemäß Anspruch 2, wobei jeder Trim-Transistor der ersten Mehrzahl und der zweiten Mehrzahl von Trim-Transistoren jeweils einen oberen Schalter und einen unteren Schalter aufweist, welche einem Gate-Anschluss des Trim-Transistors zugeordnet sind, wobei einer der beiden Schalter zum Aktivieren und der andere Schalter zum Deaktivieren des Trim-Transistors verwendet wird, wobei für einen gegebenen Trim-Transistor nur einer der beiden Schalter geschlossen ist.
  4. MRAM-Erfass-Verstärker gemäß Anspruch 3, weiterhin aufweisend eine Schalter-Steuerungs-Einheit, welche eingerichtet ist zum Einstellen der individuellen Zustände der einzelnen Schalter.
  5. MRAM-Erfass-Verstärker gemäß Anspruch 2, wobei die Anzahl der aktivierten Trim-Transistoren der ersten Mehrzahl von Trim-Transistoren größer ist als die Anzahl der aktivierten Trim-Transistoren der zweiten Mehrzahl von Trim-Transistoren oder umgekehrt.
  6. MRAM-Erfass-Verstärker gemäß Anspruch 2, wobei der Erfass-Verstärker eine erste Last-Einrichtung und eine zweite Last-Einrichtung aufweist sowie eine kapazitive Last, welche eingerichtet ist zum Abgleichen einer kapazitiven Last, welche an der ersten Last-Einrichtung, welche der Daten-Seite des Erfass-Verstärkers zugeordnet ist, und an der zweiten Last-Einrichtung, welche der Referenz-Seite des Erfass-Verstärkers zugeordnet ist, ausgebildet ist.
  7. MRAM-Erfass-Verstärker gemäß Anspruch 6, wobei die erste Last-Einrichtung und die zweite Last-Einrichtung jeweils als Transistor ausgebildet sind und wobei die kapazitive Last mindestens einen Transistor aufweist, wobei ein Source-Anschluss des mindestens einen Transistors der kapazitiven Last mit einem Source-Anschluss der ersten Last-Einrichtung gekoppelt ist und ein Gate-Anschluss des mindestens einen Transistors der kapazitiven Last mit einem Drain-Anschluss der ersten Last-Einrichtung gekoppelt ist.
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