KR20230013681A - 비휘발성 메모리 장치 - Google Patents

비휘발성 메모리 장치 Download PDF

Info

Publication number
KR20230013681A
KR20230013681A KR1020210093338A KR20210093338A KR20230013681A KR 20230013681 A KR20230013681 A KR 20230013681A KR 1020210093338 A KR1020210093338 A KR 1020210093338A KR 20210093338 A KR20210093338 A KR 20210093338A KR 20230013681 A KR20230013681 A KR 20230013681A
Authority
KR
South Korea
Prior art keywords
write
voltage
memory cell
magnetic memory
write operation
Prior art date
Application number
KR1020210093338A
Other languages
English (en)
Inventor
강규성
아르투르 안토니안
정현택
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210093338A priority Critical patent/KR20230013681A/ko
Priority to US17/711,297 priority patent/US11908503B2/en
Publication of KR20230013681A publication Critical patent/KR20230013681A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

본 발명의 실시예에 따른 비휘발성 메모리 장치는, 자기 메모리 셀들을 포함하는 메모리 셀 어레이, 게이트 전압을 생성하는 전압 발생기를 포함하는 제어 로직, 상기 게이트 전압으로 구동되는 워드 라인 드라이버를 포함하고, 워드 라인들을 통해 상기 메모리 셀 어레이와 연결되는 로우 디코더, 비트 라인들 및 소스 라인들을 통해 상기 메모리 셀 어레이와 연결되는 칼럼 디코더, 및 복제 자기 메모리 셀을 이용하여 생성된 기준 전압, 및 쓰기 동작이 수행되는 자기 메모리 셀을 이용하여 생성된 피드백 전압이 입력되고, 쓰기 전압을 출력하는 쓰기 전압 생성 회로를 포함하고, 상기 쓰기 전압 생성 회로는 레벨 스위치에 의해 상기 피드백 전압의 크기를 조절하는 분압기를 포함하며, 상기 쓰기 동작 시에 상기 칼럼 디코더에 의해 선택된 비트 라인에 상기 쓰기 전압을 전달하는 쓰기 드라이버를 포함할 수 있다. 따라서, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 이용하여 자기 메모리 셀에 인가되는 쓰기 전압을 안정적으로 조절할 수 있고, 나아가 비휘발성 메모리 장치의 성능을 개선할 수 있다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 발명은 비휘발성 메모리 장치에 관한 것이다.
비휘발성 메모리 장치는 쓰기 동작에 의해 메모리 셀들에 데이터를 저장할 수 있으며, 메모리 셀들에 저장된 데이터를 유지하기 위하여 전원을 필요로 하지 않는다. 메모리 장치는 쓰기 동작을 수행하기 위해 메모리 셀들에 특정한 레벨의 쓰기 전압 또는 쓰기 전류를 인가할 수 있다. 한편, 반도체 메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(nonvolatile)이면서 리프레쉬(refresh)가 필요하지 않은 차세대 메모리 장치들이 연구되고 있다. 특히, 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory)의 경우, 메모리 셀을 구성하는 물질은 전류 또는 전압이 인가된 상태에 따라 가변되는 저항 값을 갖고, 이를 이용하여 메모리 셀들에 데이터를 저장할 수 있다. 다만, 데이터를 저장하는 쓰기 동작에서 메모리 셀에 필요 이상의 전류 및/또는 전압이 인가됨으로써 메모리 셀의 열화가 가속될 수 있으며, 인가되는 전류 및/또는 전압의 안정적인 조절이 어렵다는 문제가 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 자기 메모리 셀에 인가되는 쓰기 전압을 안정적으로 조절할 수 있는 쓰기 전압 생성 회로 및 이를 포함하는 쓰기 드라이버를 이용하여, 보다 개선된 성능을 갖는 비휘발성 메모리 장치를 제공하고자 하는 데에 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는, 자기 메모리 셀들을 포함하는 메모리 셀 어레이, 게이트 전압을 생성하는 전압 발생기를 포함하는 제어 로직, 상기 게이트 전압으로 구동되는 워드 라인 드라이버를 포함하고, 워드 라인들을 통해 상기 메모리 셀 어레이와 연결되는 로우 디코더, 비트 라인들 및 소스 라인들을 통해 상기 메모리 셀 어레이와 연결되는 칼럼 디코더, 및 복제 자기 메모리 셀을 이용하여 생성된 기준 전압, 및 쓰기 동작이 수행되는 자기 메모리 셀을 이용하여 생성된 피드백 전압이 입력되고, 쓰기 전압을 출력하는 쓰기 전압 생성 회로를 포함하고, 상기 쓰기 전압 생성 회로는 레벨 스위치에 의해 상기 피드백 전압의 크기를 조절하는 분압기를 포함하며, 상기 쓰기 동작 시에 상기 칼럼 디코더에 의해 선택된 비트 라인에 상기 쓰기 전압을 전달하는 쓰기 드라이버를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는, 자기 메모리 셀들을 포함하는 메모리 셀 어레이, 게이트 전압을 생성하는 전압 발생기를 포함하고, 쓰기 동작 전 상기 쓰기 동작을 수행할 상기 자기 메모리 셀들에 저장된 데이터를 판별하며, 상기 자기 메모리 셀들 각각에 저장된 데이터가 상기 쓰기 동작에 의해 상기 자기 메모리 셀에 쓰여지는 데이터와 다른 경우 상기 쓰기 동작을 수행하는 제어 로직, 상기 게이트 전압으로 구동되는 워드 라인 드라이버를 포함하고, 워드 라인들을 통해 상기 메모리 셀 어레이와 연결되는 로우 디코더, 비트 라인들 및 소스 라인들을 통해 상기 메모리 셀 어레이와 연결되는 칼럼 디코더, 및 쓰기 전압 생성 회로를 포함하고, 쓰기 동작 시에 상기 칼럼 디코더에 의해 선택된 비트 라인에 쓰기 전압을 전달하는 쓰기 드라이버를 포함하고, 상기 쓰기 전압 생성 회로는 복제 자기 메모리 셀을 이용하여 생성된 기준 전압, 및 상기 쓰기 동작이 수행되는 자기 메모리 셀을 이용하여 생성된 피드백 전압에 기초하여 상기 쓰기 전압을 생성할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는, 자기 메모리 셀들을 포함하는 메모리 셀 어레이, 게이트 전압을 생성하는 전압 발생기를 포함하는 제어 로직, 상기 게이트 전압으로 구동되는 워드 라인 드라이버를 포함하고, 워드 라인들을 통해 상기 메모리 셀 어레이와 연결되는 로우 디코더, 비트 라인들 및 소스 라인들을 통해 상기 메모리 셀 어레이와 연결되는 칼럼 디코더, 및 복제 자기 메모리 셀을 이용하여 생성된 기준 전압, 및 PMOS 트랜지스터를 포함하는 소스 팔로워로 동작하는 보상 회로를 이용하여 생성된 보상 전압에 기초하여 상기 기준 전압에 비례하는 쓰기 전압을 출력하는 쓰기 전압 생성 회로를 포함하고, 상기 쓰기 동작 시에 상기 칼럼 디코더에 의해 선택된 비트 라인에 상기 쓰기 전압을 전달하는 쓰기 드라이버를 포함할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 쓰기 동작이 수행되는 자기 메모리 셀을 이용하여 피드백 전압을 생성하고, 분압기를 이용하여 피드백 전압의 크기를 조절하며, 이에 기초하여 보상된 쓰기 전압을 출력함으로써 쓰기 전압을 안정적으로 조절할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, PMOS 트랜지스터를 포함하고 소스 팔로워로 동작하는 보상 회로를 이용함으로써, 쓰기 전압을 안정적으로 조절할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 쓰기 전압을 안정적으로 조절함으로써 MTJ 소자의 열화를 방지하고 쓰기 동작을 안정적으로 수행할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단히 나타낸 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 자기 메모리 셀을 간단히 나타낸 도면이다.
도 3은 비휘발성 메모리 장치의 쓰기 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 드라이버를 간단히 나타낸 회로도이다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 전압 생성 회로를 설명하기 위한 회로도들이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 드라이버를 설명하기 위한 회로도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작을 설명하기 위한 회로도들이다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작 및 효과를 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 드라이버를 간단히 나타낸 회로도이다.
도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 보상 회로를 설명하기 위한 회로도이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 효과를 설명하기 위한 도면들이다.
도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 간단히 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 간단히 나타낸 블록도이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 칼럼 디코더(130), 쓰기 드라이버(140), 및 제어 로직(150)을 포함할 수 있다. 도 1에는 도시되지 않았으나, 메모리 장치(100)는 메모리 인터페이스 회로를 더 포함할 수 있고, 비트 라인 및 소스 라인과 연결되는 감지 증폭 회로 등을 더 포함할 수 있다.
메모리 셀 어레이(110)는 데이터를 저장하기 위한 복수의 비휘발성 메모리 셀들을 포함할 수 있다. 일례로, 메모리 셀 어레이(110)는 플래시 메모리 셀, 상 변화 랜덤 액세스 메모리(Phase Change Random Access Memory, PRAM) 셀, 강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory, FRAM) 셀, 및 저항성 랜덤 액세스 메모리(Resistance Random Access Memory, RRAM) 셀 등과 같은 비휘발성 메모리 장치에 이용되는 메모리 셀들을 포함할 수 있다.
본 명세서에서 메모리 장치(100)는 자기 랜덤 액세스 메모리(Magnetic Random Access Memory, MRAM) 장치일 수 있으며, 특히 메모리 셀 어레이(110)는 STT-MRAM(Spin Transfer Torque Magneto Resistive Random Access Memory) 셀들을 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고, 본 발명의 기술적 사상은 다른 비휘발성 메모리 장치 및 휘발성 메모리 장치에 적용될 수 있다.
일례로, 메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)이 교차하는 지점에 각각 배치되는 복수의 메모리 셀들(MC)을 포함할 수 있다. 일례로, 복수의 메모리 셀들(MC) 각각은 자성 물질을 갖는 자기 터널 접합 소자(magnetic tunnel junction, MTJ), 및 스위칭 소자를 포함할 수 있다. 본 명세서에서 복수의 메모리 셀들(MC) 각각은 자기 메모리 셀로 정의될 수 있다.
로우 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 로우 디코더(120)는 제어 로직(150)의 제어에 따라 워드 라인들(WL)에 인가되는 전압을 제어할 수 있다. 일례로, 로우 디코더(120)는 로우 어드레스(X-ADDR)를 입력 받아 복수의 워드 라인들(WL) 중 하나를 선택하여 리드 또는 쓰기를 위한 선택 전압을 인가할 수 있다. 로우 디코더(120)는 선택되지 않은 다른 워드 라인들에 비선택 전압을 인가할 수 있다.
칼럼 디코더(130)는 메모리 셀 어레이(110) 내의 소스 라인들(SL) 및 비트 라인들(BL)에 연결될 수 있다. 칼럼 디코더(130)는 칼럼 어드레스(Y-ADDR)를 입력 받아 동작을 수행할 메모리 셀들에 대응하는 비트 라인들(BL) 및/또는 비트 라인들(BL)을 선택할 수 있다.
칼럼 디코더(130)는 쓰기 드라이버(140)와 연결될 수 있다. 쓰기 동작 시, 칼럼 디코더(130)는 선택된 비트 라인들(BL)을 쓰기 드라이버(140)에 전기적으로 연결할 수 있다. 한편, 리드 동작 시, 칼럼 디코더(130)는 선택된 비트 라인들(BL)을 감지 증폭 회로에 연결할 수 있다.
쓰기 드라이버(140)는 제어 로직(150)의 제어에 따라 구동될 수 있다. 일례로, 쓰기 드라이버(140)는 칼럼 디코더(130)에 의해 선택된 비트 라인들(BL) 및 로우 디코더(120)에 의해 선택된 워드 라인들(WL)에 연결된 메모리 셀들에 데이터를 입력하는 쓰기 동작을 수행할 수 있다.
쓰기 드라이버(140)는 데이터 입출력 회로(I/O)로부터 입력되는 데이터에 따라 전류 또는 전압을 발생하여 선택된 비트 라인들(BL)로 출력할 수 있다. 도 1에 도시된 비휘발성 메모리 장치(100)에서, 데이터 입출력 회로(I/O)는 쓰기 드라이버(140)에 포함되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 예시에 불과할 뿐 한정되지 않을 수 있다. 일례로, 데이터 입출력 회로(I/O)는 쓰기 드라이버(140)와 분리된 별도의 회로로 정의될 수 있다.
제어 로직(150)은 메모리 장치(100) 내의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직(150)은 메모리 인터페이스 회로로부터 커맨드(CMD) 및/또는 어드레스(ADDR)를 인가 받아 각종 제어 신호들을 출력할 수 있다. 일례로, 제어 로직(150)은 전압 제어 신호, 로우 어드레스(X-ADDR), 및 칼럼 어드레스(Y-ADDR) 등을 출력할 수 있다.
또한, 제어 로직(150)은 쓰기 활성 신호 및 반전 쓰기 활성 신호를 쓰기 드라이버(140)에 제공할 수 있다. 쓰기 활성 신호 및 반전 쓰기 활성 신호는 상보적 신호들일 수 있으나 이에 한정되지 않을 수 있다. 쓰기 동작을 수행할 때, 제어 로직(150)은 쓰기 활성 신호를 하이 레벨로 제어하고, 반전 쓰기 활성 신호를 로우 레벨로 제어할 수 있다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 제어 로직(150)은 게이트 전압을 생성하는 전압 생성기를 포함할 수 있고, 쓰기 드라이버(140)는 쓰기 전압을 생성하는 쓰기 전압 생성 회로를 포함할 수 있다. 다만, 이는 일 실시예에 불과할 뿐 도시된 바로 한정되지 않을 수 있다. 일례로, 제어 로직(150)으로부터 출력된 전압 제어 신호에 기초하여, 전압 생성기는 워드 라인에 인가되는 게이트 전압을 생성할 수 있고, 쓰기 전압 생성 회로는 쓰기 동작을 수행하기 위한 쓰기 전압을 생성할 수 있다.
제어 로직(150)에 포함된 전압 생성기는 게이트 전압을 생성할 수 있다. 게이트 전압은 로우 디코더(120)에 포함된 워드 라인 드라이버에 인가되어 로우 디코더(120)를 구동할 수 있다. 또한, 게이트 전압은 쓰기 드라이버(140)에 인가되어 쓰기 드라이버(140)를 구동할 수 있다. 다만, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에서, 쓰기 드라이버(140)는 보상된 쓰기 전압을 출력하여 쓰기 동작을 수행할 수 있다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 자기 메모리 셀을 간단히 나타낸 도면이다.
도 2를 참조하면, 자기 메모리 셀(MC)은 MTJ (magnetic tunnel junction) 소자(A) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트 전극은 워드 라인(WL)에 연결될 수 있다. 셀 트랜지스터(CT)의 일 전극은 MJT 소자(A)를 통해 비트 라인(BL)에 연결될 수 있고, 셀 트랜지스터(CT)의 다른 전극은 소스 라인(SL)에 연결될 수 있다.
MJT 소자(A)는 순차적으로 적층된 고정층(pinned layer, L3), 터널층(tunnel layer, L2), 및 자유층(free layer; L1)을 포함할 수 있다. 고정층(L3)의 자화 방향은 고정될 수 있고, 자유층(L1)의 자화 방향은 고정층(L3)의 자화 방향과 같거나 반대일 수 있다. 다만, 도 2에 도시된 자기 메모리 셀(MC)의 구조는 일 실시예에 불과할 뿐 한정되지 않을 수 있다. 일례로, MJT 소자(A)는 고정층(L3)의 자화 방향을 고정시키기 위한 반강자성층 등을 더 포함할 수 있다.
자유층(L1)은 자기 메모리 셀(MC)의 외부 및/또는 내부에서 제공되는 전기적 및/또는 자기적 요인에 의해 자화 방향을 변화시킬 수 있는 물질을 포함할 수 있다. 한편, 터널층(L2)은 스핀 확산 길이보다 얇은 두께를 가질 수 있으며, 비자성 물질을 포함할 수 있다. 고정층(L3)은 고정된 자화 방향을 갖는 강자성 물질을 포함할 수 있다.
자기 메모리 셀(MC)에 저장된 데이터는 MTJ 소자(A)의 저항 값에 대응할 수 있고, MTJ 소자(A)의 저항 값은 자유층(L1)의 자화 방향에 따라 달라질 수 있다. 일례로, MTJ 소자(A)에서 자유층(L1)이 고정층(L3)의 자화 방향과 동일한 방향으로 자화된 경우, MTJ 소자(A)는 낮은 저항 값을 가질 수 있고, 이때 MTJ 소자(A)를 포함하는 자기 메모리 셀(MC)은 '0'의 데이터가 저장된 것으로 정의될 수 있다. 반면, 자유층(L1)이 고정층(L3)의 자화 방향과 반대 방향으로 자화된 경우, MTJ 소자(A)는 높은 저항 값을 가질 수 있고, 이때 MTJ 소자(A)를 포함하는 자기 메모리 셀(MC)은 '1'의 데이터가 저장된 것으로 정의될 수 있다. 다시 말해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 MTJ 소자(A)에 포함된 자유층(L1)의 자화 방향을 변경함으로써 자기 메모리 셀(MC)에 데이터를 저장하는 쓰기 동작을 수행할 수 있다.
일례로, 소스 라인(SL)에 쓰기 전압이 인가되고, 비트 라인(BL)에 저전압 예컨대, 접지 전압이 인가되면, 소스 라인(SL)에서 비트 라인(BL) 방향으로 전류가 흐를 수 있다. 이 때, 자유층(L1)의 자화 방향은 고정층(L3)과 동일한 방향일 수 있으며, MTJ 소자(A)는 낮은 저항 값을 가질 수 있고, 이 때 자기 메모리 셀(MC)에는 '0'의 데이터가 저장될 수 있다.
반면, 비트 라인(BL)에 쓰기 전압이 인가되고, 소스 라인(SL)에 저전압 예컨대, 접지 전압이 인가되면, 비트 라인(BL)에서 소스 라인(SL) 방향으로 전류가 흐를 수 있다. 이 때, 자유층(L1)의 자화 방향은 고정층(L3)과 반대 방향일 수 있으며, MTJ 소자(A)는 높은 저항 값을 가질 수 있고, 이 때 자기 메모리 셀(MC)에는 '1'의 데이터가 저장될 수 있다.
도 3은 비휘발성 메모리 장치의 쓰기 동작을 설명하기 위한 도면이다.
도 3은 비휘발성 메모리 장치에 포함된 자기 메모리 셀들에 데이터를 입력하는 쓰기 동작을 수행하기 위해 필요한 쓰기 전류와 자기 메모리 셀들의 산포를 도시한 도면일 수 있다.
일반적인 비휘발성 메모리 장치에서, 쓰기 동작 시 쓰기 드라이버는 제어 로직으로부터 게이트 전압, 쓰기 활성 신호, 및 반전 쓰기 활성 신호 등을 수신할 수 있다. 쓰기 드라이버는 게이트 전압, 쓰기 활성 신호, 및 반전 쓰기 활성 신호에 응답하여 쓰기 전압을 출력할 수 있다.
쓰기 드라이버는 쓰기 전압을 선택된 비트 라인들 또는 선택된 소스 라인들에 전달할 수 있다. 일례로, 자기 메모리 셀들의 상태를 저항이 낮은 제1 상태(P)에서 저항이 높은 제2 상태(AP)로 전환하는 쓰기 동작을 수행할 때, 쓰기 드라이버는 쓰기 전압을 선택된 비트 라인들에 전달할 수 있다. 반대로, 자기 메모리 셀들의 상태를 저항이 높은 제2 상태(AP)에서 저항이 낮은 제1 상태(P)로 전환하는 쓰기 동작을 수행할 때에도, 쓰기 드라이버는 쓰기 전압을 선택된 소스 라인들에 전달할 수 있다.
한편, MTJ 소자를 이용하는 자기 메모리 장치에서 쓰기 동작을 수행하기 위해, 특정 워드 라인을 활성화시켜 메모리 셀을 통해 비트 라인 및 소스 라인을 연결할 수 있다. 비트 라인 및 소스 라인이 연결됨으로써, 자기 메모리 셀에는 쓰기 전류가 발생할 수 있고, 쓰기 전류를 이용하여 자기 메모리 셀에 데이터를 기록할 수 있다.
도 3을 참조하면, 자기 메모리 셀에 데이터를 기록하기 위해 필요한 쓰기 전류의 세기는 쓰기 데이터에 따라 다를 수 있다. 또한, 동일한 쓰기 데이터를 기록하는 경우에도 자기 메모리 셀의 산포에 따라 쓰기 동작에 필요한 쓰기 전류의 크기는 다를 수 있다.
일례로, 자기 메모리 셀들의 상태를 저항이 높은 제2 상태(AP)에서 저항이 낮은 제1 상태(P)로 전환하는 쓰기 동작을 수행하기 위해, 자기 메모리 셀들에는 자기 메모리 셀들의 산포(D0)에 따라 소정의 크기 이상의 쓰기 전류가 필요할 수 있다.
한편, 자기 메모리 셀들의 상태를 저항이 낮은 제1 상태(P)에서 저항이 높은 제2 상태(AP)로 전환하는 쓰기 동작을 수행하기 위해, 자기 메모리 셀들에는 자기 메모리 셀들의 산포(D1)에 따라 소정의 크기 이상의 쓰기 전류가 필요할 수 있다.
각 상태에서의 자기 메모리 셀들의 산포 차이에 따라, 자기 메모리 셀들의 상태를 제2 상태(AP)에서 제1 상태(P)로 전환하는 쓰기 동작을 수행하기 위해 필요한 쓰기 전류의 크기는, 제1 상태(P)에서 제2 상태(AP)로 전환하는 쓰기 동작을 수행하기 위해 필요한 쓰기 전류의 크기보다 작을 수 있다.
일반적인 비휘발성 메모리 장치에서, 쓰기 동작을 수행할 때 쓰기 전압 생성 회로는 쓰기 데이터와 무관하게 동일한 쓰기 전압을 출력할 수 있다. 이에 따라, 자기 메모리 셀들에 기록되는 쓰기 데이터와 무관하게 자기 메모리 셀들에는 쓰기 동작을 수행하기 위한 고정 쓰기 전류(I)가 발생될 수 있다. 일례로, 고정 쓰기 전류(I)는 쓰기 동작 실패를 방지하기 위해 쓰기 동작을 위해 실제 필요한 쓰기 전류보다 마진 전류(IM)만큼 클 수 있다.
다만, 자기 메모리 셀들의 산포를 고려하였을 때 마진 전류(IM)가 필요 이상으로 큰 경우, 및 자기 메모리 셀들의 상태를 제2 상태(AP)에서 제1 상태(P)로 전환하는 쓰기 동작을 수행하는 경우에 쓰기 전류로써 인가되는 고정 쓰기 전류(I)는 실제 필요한 쓰기 전류보다 불필요하게 클 수 있다.
이에 따라, 고정 쓰기 전류(I)는 비휘발성 메모리 장치에서 쓰기 동작에 소모되는 에너지를 불필요하게 증가시킬 수 있고, 자기 메모리 셀에 불필요한 스트레스를 발생시킬 수 있어 비휘발성 메모리 장치의 수명을 감소시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 드라이버를 간단히 나타낸 회로도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 전술한 문제를 해결하기 위해 쓰기 동작을 수행할 때 자기 메모리 셀들에 적절한 세기의 쓰기 전류를 발생시킬 수 있다. 쓰기 전류는 자기 메모리 셀들에 인가되는 전압 및 자기 메모리 셀들의 저항에 기초하여 결정되므로, 비휘발성 메모리 장치(100)는 자기 메모리 셀들의 저항의 크기에 기초하여 쓰기 전압을 조절함으로써, 적절한 세기의 쓰기 전류를 발생시킬 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 도 1에 도시된 비휘발성 메모리 장치(100)에 대응할 수 있다. 비휘발성 메모리 장치(100)는 쓰기 동작 시 칼럼 디코더(130)에 의해 선택된 비트 라인(BL)에 쓰기 전압을 전달하고, 메모리 셀 어레이(110)에 포함된 자기 메모리 셀들에 데이터를 기록하는 쓰기 동작을 수행하는 쓰기 드라이버(140)를 포함할 수 있다.
쓰기 드라이버(140)는 쓰기 동작을 수행하기 위한 쓰기 전압(VWR_P, VWR_AP)을 출력하는 쓰기 전압 생성 회로(141a, 141b), 및 입출력 회로를 통해 외부로부터 입력 받은 데이터(DATA)를 자기 메모리 셀들에 선택적으로 기록하는 선택 회로(146a, 146b)를 포함할 수 있다. 일례로, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에서, 쓰기 드라이버(140)는 PMOS 트랜지스터를 이용하는 PMOS 드라이버일 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에서, 자기 메모리 셀들은 복수의 메모리 셀 그룹으로 구분될 수 있다. 일례로, 하나의 메모리 셀 그룹에는 64개의 자기 메모리 셀들이 포함될 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않고 하나의 메모리 셀 그룹은 복수의 자기 메모리 셀들을 포함할 수 있다
복수의 메모리 셀 그룹 각각에 포함된 자기 메모리 셀들과 연결된 비트 라인들 및 소스 라인들은 칼럼 디코더(130)와 연결될 수 있다. 칼럼 디코더(130)는 쓰기 드라이버(140) 및 감지 증폭 회로(SA)와 연결될 수 있다.
복수의 메모리 셀 그룹 각각에 연결된 쓰기 드라이버(140)는 쓰기 동작에 의해 자기 메모리 셀에 쓰여지는 데이터에 대응하는 저항의 크기에 따라 선택적으로 구동되는 2개의 쓰기 드라이버를 포함할 수 있다.
다시 말해, 복수의 메모리 셀 그룹 중 어느 하나는 제1 상태(P) 및 제2 상태(AP) 각각에 대응하는 2개의 쓰기 드라이버와 전기적으로 연결될 수 있으며, 쓰기 동작 시 2개의 쓰기 드라이버는 메모리 셀 그룹에 대응하는 입출력 회로를 통해 데이터(DATA)를 전달받을 수 있다. 2개의 쓰기 드라이버는 전달받은 데이터(DATA)에 따라 어느 하나만 활성화될 수 있고, 활성화된 쓰기 드라이버는 자기 메모리 셀들에 데이터(DATA)를 기록하는 쓰기 동작을 수행할 수 있다.
일례로, 제1 쓰기 드라이버(141a, 146a)는 자기 메모리 셀들의 상태를 제2 상태(AP)에서 제1 상태(P)로 전환하는 쓰기 동작을 수행하기 위한 쓰기 드라이버일 수 있다. 제1 쓰기 드라이버(141a, 146a)는 제1 기준 전압(REF_P) 및 제1 피드백 전압(FB_P)을 입력 받을 수 있고, 제1 쓰기 전압(VWR_P)을 출력할 수 있다.
반면, 제2 쓰기 드라이버(141b, 146b)는 자기 메모리 셀들의 상태를 제1 상태(P)에서 제2 상태(AP)로 전환하는 쓰기 동작을 수행하기 위한 쓰기 드라이버일 수 있다. 제2 쓰기 드라이버(141b, 146b)는 제2 기준 전압(REF_AP) 및 제2 피드백 전압(FB_AP)을 입력 받을 수 있고, 제2 쓰기 전압(VWR_AP)을 출력할 수 있다.
제1 쓰기 드라이버(141a, 146a)의 구성은 제2 쓰기 드라이버(141b, 146b)의 구성에 대응할 수 있다. 이하, 본 명세서에서는 편의에 따라 제1 쓰기 드라이버(141a, 146a)의 구성을 중심으로 설명하는 것으로 한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에서, 제1 쓰기 드라이버(141a, 146a)는 쓰기 전압 생성 회로(141a) 및 선택 회로(146a)를 포함할 수 있다.
쓰기 전압 생성 회로(141a)는 복제 자기 메모리 셀(142a), 복제 칼럼 디코더(143a), 및 복제 쓰기 드라이버(144a)를 포함할 수 있다. 쓰기 전압 생성 회로(141a)는 복제 자기 메모리 셀(142a)을 이용하여 생성된 제1 기준 전압(REF_P), 및 쓰기 동작이 수행되는 자기 메모리 셀을 이용하여 생성된 제1 피드백 전압(FB_P)에 기초하여 제1 쓰기 전압(VWR_P)을 출력할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에서, 쓰기 전압 생성 회로(141a)는 피드백 전압(FB_P)의 크기를 조절하는 분압기(145a)를 더 포함할 수 있다. 분압기(145a)는 레벨 스위치(SWL)에 의해 제어될 수 있다.
분압기(145a)와 복제 자기 메모리 셀(142a) 사이에는 복수의 스위치들을 포함하는 제1 스위치 그룹(SW1a, SW1b, SW1c)이 연결될 수 있다. 제1 스위치 그룹(SW1a, SW1b, SW1c)에 포함된 복수의 스위치들은 복제 자기 메모리 셀(142a)을 이용하여 생성된 제1 기준 전압(REF_P)이 전달되는 경로 상에 배치될 수 있다.
일례로, 제1 스위치 그룹(SW1a, SW1b, SW1c)에 포함된 복수의 스위치들 각각은 복제 자기 메모리 셀(142a), 복제 칼럼 디코더(143a), 복제 쓰기 드라이버(144a), 및 분배기(145a)의 사이에 배치될 수 있다. 다만, 도 4에 도시된 제1 스위치 그룹(SW1a, SW1b, SW1c)의 개수 및 배치는 일 실시예에 불과할 뿐 도시된 바로 한정되지 않을 수 있다.
선택 회로(146a)는 쓰기 동작 시 자기 메모리 셀에 저장된 데이터와 쓰기 데이터를 비교하여 쓰기 동작이 필요한 자기 메모리 셀에만 쓰기 동작을 수행하도록 구동될 수 있다. 일례로, 선택 회로(146a)는 자기 메모리 셀에 저장된 데이터가 쓰기 동작에 의해 상기 자기 메모리 셀에 쓰여지는 데이터와 동일한 경우, 쓰기 동작을 중단시킬 수 있다. 반면, 선택 회로(146a)는 자기 메모리 셀에 저장된 데이터가 쓰기 동작에 의해 자기 메모리 셀에 쓰여지는 데이터와 다른 경우, 쓰기 동작을 수행하도록 쓰기 드라이버(140)를 제어할 수 있다.
선택 회로(146a)는 쓰기 동작이 수행되지 않는 자기 메모리 셀들에 대한 쓰기 전압을 안정적으로 전달하기 위해 보상 스위치(SWC)를 포함할 수 있다. 일례로, 보상 스위치(SWC)는 보상 커패시터와 함께 제1 피드백 전압(FB_P)이 전달되는 노드 및 제1 쓰기 전압(VWR_P)이 전달되는 노드 사이에 연결될 수 있다.
분압기(145a)와 자기 메모리 셀들 사이에는 복수의 스위치들을 포함하는 제2 스위치 그룹(SW2a, SW2b, SW2c)이 연결될 수 있다. 제2 스위치 그룹(SW2a, SW2b, SW2c)에 포함된 복수의 스위치들은 쓰기 동작이 수행되는 자기 메모리 셀을 이용하여 생성된 제1 피드백 전압(FB_P)이 전달되는 경로 상에 배치될 수 있다. 다만, 도 4에 도시된 제2 스위치 그룹(SW2a, SW2b, SW2c)의 개수 및 배치는 일 실시예에 불과할 뿐 도시된 바로 한정되지 않을 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는, 쓰기 드라이버(140)에 포함된 쓰기 전압 생성 회로(141a) 및 선택 회로(146a)를 이용하여 자기 메모리 셀들에 대한 쓰기 동작을 선택적으로 수행할 수 있다. 비휘발성 메모리 장치(100)는 쓰기 동작을 수행하는 쓰기 드라이버에 대하여만 선택적으로 쓰기 전압을 피드백함으로써 출력되는 쓰기 전압을 정밀하게 조절할 수 있다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 전압 생성 회로를 설명하기 위한 회로도들이다.
도 5는 피드백 전압의 조절을 위한 분배기를 포함하지 않는 비휘발성 메모리 장치의 쓰기 드라이버(240)를 도시한 도면일 수 있고, 도 6은 피드백 전압의 조절을 위한 분배기(345a)를 포함하는 비휘발성 메모리 장치의 쓰기 드라이버(340)를 도시한 도면일 수 있다. 특히, 도 5 및 도 6는 쓰기 드라이버(240, 340)에 포함된 쓰기 전압 생성 회로(241a, 241b, 341a, 341b)의 회로도일 수 있다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예들에 따른 비휘발성 메모리 장치에 포함된 쓰기 드라이버(240, 340)는 도 4에 도시된 비휘발성 메모리 장치(100)의 쓰기 드라이버(140)에 대응할 수 있다. 일례로, 쓰기 드라이버(240, 340)는 쓰기 동작에 의해 자기 메모리 셀에 쓰여지는 데이터에 대응하는 저항 값에 따라 선택적으로 구동되는 제1 쓰기 드라이버 및 제2 쓰기 드라이버를 포함할 수 있다.
자기 메모리 셀들의 상태를 제2 상태(AP)에서 제1 상태(P)로 전환하는 쓰기 동작을 수행하는 제1 쓰기 드라이버, 및 자기 메모리 셀들의 상태를 제1 상태(P)에서 제2 상태(AP)로 전환하는 쓰기 동작을 수행하는 제2 쓰기 드라이버 각각은 쓰기 전압 생성 회로(241a, 241b, 341a, 342b)를 포함할 수 있다.
본 발명의 일 실시예들에 따른 비휘발성 메모리 장치의 제1 쓰기 드라이버에 포함된 쓰기 전압 생성 회로(241a, 341a)는 각각 복제 자기 메모리 셀(242a, 342a), 복제 칼럼 디코더(243a, 343a), 및 복제 쓰기 드라이버(244a, 344a)를 포함할 수 있다. 쓰기 전압 생성 회로(241a, 341a)는 복제 자기 메모리 셀(242a, 342a)을 이용하여 생성된 제1 기준 전압(REF_P), 및 쓰기 동작이 수행되는 자기 메모리 셀을 이용하여 생성된 제1 피드백 전압(FB_P)에 기초하여 제1 쓰기 전압(VWR_P)을 출력할 수 있다.
쓰기 동작 시 자기 메모리 셀들에 산포가 발생한 경우, 쓰기 전압 생성 회로(241a, 341a)는 제1 피드백 전압(FB_P)을 반영하여 제1 쓰기 전압(VWR_P)을 출력함으로써 쓰기 전압을 조절할 수 있다.
도 6을 참조하면, 쓰기 드라이버(340)의 쓰기 전압 생성 회로(341a)는 도 5에 도시된 쓰기 드라이버(240)의 쓰기 전압 생성 회로(241a)에 포함되지 않은 분배기(345a)를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 피드백 전압(FB_P)을 이용하여 쓰기 전압을 보상할 수 있다. 일례로, 레벨 스위치(SWL)가 턴-온되면 분압기(345a)에 포함된 저항들에 의해 피드백 전압(FB_P)의 크기가 감소할 수 있다. 쓰기 전압 생성 회로(341a)는 분압기(345a)를 이용하여 안정적인 전압 범위 내에서 동작하도록 제어될 수 있다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 드라이버를 설명하기 위한 회로도이다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 메모리 셀 어레이(410)는 자기 메모리 셀들을 포함할 수 있고, 자기 메모리 셀들은 복수의 메모리 셀 그룹으로 구분될 수 있다. 일례로, 도 7은 서로 다른 메모리 셀 그룹에 대응하는 비휘발성 메모리 장치의 쓰기 드라이버(440)를 도시한 도면일 수 있다. 특히, 도 7은 쓰기 드라이버(440)에 포함된 선택 회로(446a, 446b, 446a`, 446b`)의 회로도일 수 있다.
도 7을 참조하면, 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 쓰기 드라이버(440)는 도 4에 도시된 비휘발성 메모리 장치(100)의 쓰기 드라이버(140)에 대응할 수 있다. 일례로, 복수의 메모리 셀 그룹 각각에 포함된 자기 메모리 셀들과 연결된 비트 라인들 및 소스 라인들은 서로 다른 칼럼 디코더(430, 430`)와 연결될 수 있다.
서로 다른 칼럼 디코더(430, 430`) 각각은 쓰기 드라이버(440) 및 감지 증폭 회로(SA)와 연결될 수 있다. 일례로, 칼럼 디코더(430, 430`)는 선택 회로(446a, 446b, 446a`, 446b`)와 연결될 수 있다.
쓰기 드라이버(440)는 쓰기 동작에 의해 자기 메모리 셀에 쓰여지는 데이터에 대응하는 저항 값에 따라 선택적으로 구동되는 제1 쓰기 드라이버 및 제2 쓰기 드라이버를 포함할 수 있다. 제1 쓰기 드라이버와 제2 쓰기 드라이버는 서로 대응할 수 있으며, 이하, 제1 쓰기 드라이버를 중심으로 서술하는 것으로 한다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 쓰기 드라이버는 쓰기 동작을 수행할 자기 메모리 셀을 선택하고, 선택 회로(446a, 446a`)를 이용하여 선택한 자기 메모리 셀에 데이터를 입력할 수 있다. 이 때, 서로 다른 칼럼 디코더(430, 430`) 각각에 대응하는 자기 메모리 셀들은 개별적으로 동작을 수행할 수 있다.
일례로, 어느 하나의 선택 회로(446a)는 대응하는 자기 메모리 셀들에 대해 쓰기 동작을 수행할 수 있다. 반면, 다른 하나의 선택 회로(446a`)는 대응하는 자기 메모리 셀들에 대해 쓰기 동작을 수행하지 않을 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 쓰기 동작의 수행 여부를 결정하기 위해 자기 메모리 셀에 저장된 데이터를 판별하는 리드 동작을 선행하여 수행할 수 있다. 일례로, 비휘발성 메모리 장치의 쓰기 동작 및 리드 동작은 제어 로직으로부터 인가되는 신호에 의해 제어될 수 있다.
도 7에 도시된 비휘발성 메모리 장치의 쓰기 드라이버(440)에서, 어느 하나의 선택 회로(446a)는 자기 메모리 셀에 대하여 쓰기 동작을 수행하는 경우를 도시한 것일 수 있다.
제어 로직은 자기 메모리 셀에 저장된 데이터가 쓰기 동작에 의해 자기 메모리 셀에 쓰여지는 데이터와 다른 경우, 쓰기 동작을 수행할 수 있다. 일례로, 특정한 자기 메모리 셀의 상태 및 특정한 자기 메모리 셀에 기입된 데이터가 가리키는 상태가 다를 때, 특정한 자기 메모리 셀과 연관된 쓰기 드라이버(440)는 특정한 자기 메모리 셀의 상태를 변경할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 특정한 자기 메모리 셀의 상태를 변경할 때, 제어 로직은 특정한 자기 메모리 셀과 연관된 선택 회로(446a)에서 제2 스위치 그룹(SW2b, SW2c)에 포함된 스위치들을 턴-온시킬 수 있다.
반면, 도 7에 도시된 비휘발성 메모리 장치의 쓰기 드라이버(440)에서, 어느 하나의 선택 회로(446a`)는 자기 메모리 셀에 대하여 쓰기 동작을 수행하지 않는 경우를 도시한 것일 수 있다.
제어 로직은 자기 메모리 셀에 저장된 데이터가 쓰기 동작에 의해 자기 메모리 셀에 쓰여지는 데이터와 동일한 경우, 쓰기 동작을 중단할 수 있다. 일례로, 특정한 자기 메모리 셀의 상태 및 특정한 자기 메모리 셀에 쓰여질 데이터가 가리키는 상태가 같을 때, 특정한 자기 메모리 셀과 연관된 쓰기 드라이버(440)는 특정한 자기 메모리 셀의 상태를 변경하지 않고 유지할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 특정한 자기 메모리 셀의 데이터를 변경하지 않고 유지할 때, 제어 로직은 특정한 자기 메모리 셀과 연관된 선택 회로(446a`)에서 제2 스위치 그룹(SW2b`, SW2c`)에 포함된 스위치들을 턴-오프시킬 수 있다.
한편, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 쓰기 드라이버(440), 특히, 선택 회로(446a, 446a`)는 쓰기 전압에 의한 부하를 보상하기 위한 보상 커패시터를 포함할 수 있다. 보상 커패시터는 보상 스위치(SWC, SWC`)에 의해 쓰기 드라이버와 전기적으로 연결될 수 있다.
도 7에 도시된 선택 회로(446a`)는 자기 메모리 셀에 대한 쓰기 동작이 수행되지 않는 경우이며, 이 때 쓰기 전압은 부하와 같은 회로 특성의 변화로 인해 불안정하게 생성될 수 있다. 일례로, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 보상 커패시터는 쓰기 드라이버의 회로 특성 변화를 최소화함으로써 쓰기 드라이버가 쓰기 전압을 안정적으로 생성할 수 있도록 할 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작을 설명하기 위한 회로도들이다.
도 8 및 도 9는, 도 4에 도시된 비휘발성 메모리 장치(100)에 포함된 쓰기 드라이버(140)의 동작에 따른 연결관계를 도시한 회로도들일 수 있다. 일례로, 도 8은 쓰기 동작을 수행하지 않는 경우의 쓰기 드라이버(140)를 도시한 것일 수 있고, 도 9는 쓰기 동작을 수행하는 경우의 쓰기 드라이버(140)를 도시한 것일 수 있다.
도 8 및 도 9를 참조하면, 전술한 바와 같이, 복제 자기 메모리 셀(142a)과 분압기(145a) 사이에는 제1 스위치 그룹(SW1a, SW1b, SW1c)이 연결되고, 자기 메모리 셀들과 분압기(145a) 사이에는 제2 스위치 그룹(SW2a, SW2b, SW2c)이 연결될 수 있다.
도 8을 참조하면, 비휘발성 메모리 장치(100)의 제어 로직은 쓰기 동작을 중단할 때, 제1 스위치 그룹(SW1a, SW1b, SW1c)에 포함된 스위치들을 턴-온시키고, 제2 스위치 그룹(SW2a, SW2b, SW2c)에 포함된 스위치들을 턴-오프시킬 수 있다.
한편, 쓰기 드라이버(140)는 쓰기 전압(VWR_P)에 의한 부하 변화를 보상하기 위한 보상 커패시터를 포함할 수 있다. 제어 로직은 쓰기 동작을 중단할 때 보상 스위치(SWC)를 턴-온시킴으로써 보상 커패시터를 쓰기 드라이버(140)와 전기적으로 연결할 수 있다.
도 9를 참조하면, 비휘발성 메모리 장치(100)의 제어 로직은 쓰기 동작을 수행할 때, 제1 스위치 그룹(SW1a, SW1b, SW1c)에 포함된 스위치들을 턴-오프시키고, 제2 스위치 그룹(SW2a, SW2b, SW2c)에 포함된 스위치들을 턴-온시킬 수 있다.
한편, 쓰기 드라이버(140)에 포함된 쓰기 전압 생성 회로(141a)는 피드백 전압(FB_P)을 조절하기 위한 분배기(145a)를 포함할 수 있다. 제어 로직은 쓰기 동작을 수행할 때 레벨 스위치(SWL)를 턴-온시킴으로써 분배기(145a)를 쓰기 드라이버(140)와 전기적으로 연결할 수 있다.
다시 말해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에 포함된 쓰기 전압 생성 회로(141a)는, 쓰기 동작이 수행되는 경우 피드백 전압(FB_P)에 기초하여 쓰기 전압(VWR_P)을 생성할 수 있다. 이 때, 피드백 전압(FB_P)은 분배기(145a)에 의해 그 크기가 조절될 수 있다.
반면, 쓰기 전압 생성 회로(141a)는, 쓰기 동작이 수행되지 않는 경우 기준 전압(REF_P)에 기초하여 쓰기 전압(VWR_P)을 생성할 수 있다. 이 때, 부하 변화를 보상하기 위해 보상 커패시터를 이용할 수 있다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 쓰기 동작 전 자기 메모리 셀에 기록된 데이터를 판별하고, 이를 바탕으로 피드백을 수행하여 쓰기 전압을 생성할 수 있다.
도 4를 함께 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 클락 신호(CK), 칩 선택 신호(CSN), 및 쓰기 활성화 신호(WEN)에 의해 쓰기 동작을 시작할 수 있다. 쓰기 동작 전, 쓰기 동작 생성 회로(141a)는 구동되지 않는 상태에 있을 수 있고, 칩 선택 신호(CSN) 및 쓰기 활성화 신호(WEN)에 응답하여 구동될 수 있다.
준비 구간(T0)은 최초 쓰기 동작을 수행하기 전 쓰기 동작을 준비하는 구간일 수 있다. 준비 구간(T0)에서, 칩 선택 신호(CSN) 및 쓰기 활성화 신호(WEN)가 활성화되면, 복제 쓰기 드라이버(144a)는 자기 메모리 셀의 상태들에 대응하는 임시 쓰기 전압을 생성할 수 있다. 한편, 본 발명의 비휘발성 메모리 장치(100)는 복수 회에 걸친 리드 동작 및 쓰기 동작을 반복함으로써 쓰기 동작을 수행하기에 적절한 쓰기 전압을 생성할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 임시 쓰기 전압을 생성하는 준비 구간(T0) 내의 R1 구간 동안 제1 리드 동작을 수행할 수 있다. 비휘발성 메모리 장치(100)는 제1 리드 동작을 통해 판별된 자기 메모리 셀에 기록된 데이터와 쓰기 동작을 통해 기록할 데이터를 서로 비교하고, 쓰기 동작 및 쓰기 전압 피드백을 수행할 자기 메모리 셀들을 포함하는 메모리 셀 그룹을 판별할 수 있다.
비휘발성 메모리 장치(100)는 제1 리드 동작을 통해 판별된 데이터가 쓰기 동작을 통해 기록할 데이터가 서로 다른 자기 메모리 셀들을 포함하는 메모리 셀 그룹에 대하여만 제1 쓰기 동작을 수행할 수 있다. 비휘발성 메모리 장치(100)는 제1 구간(T1) 내의 W1 구간 동안 제1 쓰기 동작을 수행할 수 있다.
비휘발성 메모리 장치(100)는 제1 쓰기 동작을 수행할 메모리 셀 그룹에 대응하는 쓰기 드라이버(140)에 포함된 스위치를 제어하여 실제 자기 메모리 셀의 전압을 이용한 쓰기 전압 피드백을 수행할 수 있다. 이를 통해, 쓰기 동작에 실질적으로 필요한 쓰기 전압을 이용하여 비휘발성 메모리 장치(100)가 쓰기 동작을 수행하도록 할 수 있다.
제1 쓰기 동작을 완료한 뒤, 비휘발성 메모리 장치(100)는 제2 구간(T2) 내의 R2 구간 동안 제2 리드 동작을 수행할 수 있다. 비휘발성 메모리 장치(100)는 제2 리드 동작의 결과에 기초하여 제2 쓰기 동작의 수행 여부를 판별한 뒤, R2 구간 이후의 W2 구간 동안 제2 쓰기 동작을 수행할 수 있다.
도 10에 도시된 파형도는 3회에 걸쳐 리드 동작 및 쓰기 동작을 수행하는 경우를 도시한 것일 수 있다. 다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있다. 일례로, 리드 동작 및 쓰기 동작을 수행하는 도중, 자기 메모리 셀에 더 이상 기록할 데이터가 없는 경우 비휘발성 메모리 장치(100)는 쓰기 동작을 중단할 수 있다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 동작 및 효과를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에 포함된 자기 메모리 셀들에 데이터를 입력하는 쓰기 동작을 수행하기 위해 필요한 쓰기 전류와 자기 메모리 셀들의 산포를 도시한 도면일 수 있다.
도 3을 함께 참조하면, 일반적인 비휘발성 메모리 장치에 포함된 쓰기 드라이버는 자기 메모리 셀에 기록된 데이터의 상태와 무관하게 마진 전류(IM)를 고려한 고정 쓰기 전류(I)를 쓰기 전류로 이용할 수 있다. 따라서, 쓰기 드라이버는 자기 메모리 셀들의 상태를 저항이 높은 제2 상태(AP)에서 저항이 낮은 제1 상태(P)로 전환하는 쓰기 동작을 수행할 때에도 필요 이상의 쓰기 전류를 이용할 수 있다.
반면, 본 발명의 일 실시예에 다른 비휘발성 메모리 장치(100)에 포함된 쓰기 드라이버(140)는 쓰기 데이터에 따라 개별적인 쓰기 전압 생성 회로를 이용하므로, 데이터에 따라 개별적으로 쓰기 전류를 설정할 수 있다. 또한, 쓰기 전압의 피드백을 통해 쓰기 동작을 수행하기 위한 쓰기 전류를 적절한 값으로 조절할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 자기 메모리 셀에 가해지는 스트레스를 감소시키고, 쓰기 동작에 의한 소모 에너지를 감소시킬 수 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 복수 회에 걸친 리드 동작 및 쓰기 동작을 반복적으로 수행할 수 있다. 일례로, 최초 수행되는 제1 쓰기 동작은 제1 쓰기 전류(I01, I11)로 진행될 수 있다.
한편, 제1 쓰기 전류(I01, I11)의 크기는 쓰기 데이터의 상태에 따라 I01 또는 I11로 설정될 수 있다. 일례로, 자기 메모리 셀들의 상태를 저항이 높은 제2 상태(AP)에서 저항이 낮은 제1 상태(P)로 전환하는 제1 쓰기 동작은 I01의 세기를 갖는 제1 쓰기 전류에 의해 진행될 수 있고, 자기 메모리 셀들의 상태를 저항이 낮은 제1 상태(P)에서 저항이 높은 제2 상태(AP)로 전환하는 제1 쓰기 동작은 I01보다 큰 I11의 세기를 갖는 제1 쓰기 전류에 의해 진행될 수 있다.
제1 쓰기 동작이 완료된 후, 제1 쓰기 동작에 의해 쓰기가 진행되지 못한 남은 자기 메모리 셀들에 대해 제2 쓰기 동작이 수행될 수 있다. 제2 쓰기 동작은 제1 쓰기 전류(I01, I11)보다 큰 제2 쓰기 전류(I02, I12)로 진행될 수 있다. 제2 쓰기 전류(I02, I12)는 제1 쓰기 동작에 의해 쓰기가 진행되지 못한 남은 자기 메모리 셀들에서의 쓰기 전압을 피드백함으로써 설정될 수 있다.
마찬가지로, 제2 쓰기 전류(I02, I12)의 크기는 쓰기 데이터의 상태에 따라 I02 또는 I12로 설정될 수 있다. 일례로, 자기 메모리 셀들의 상태를 저항이 높은 제2 상태(AP)에서 저항이 낮은 제1 상태(P)로 전환하는 제2 쓰기 동작은 I02의 세기를 갖는 제2 쓰기 전류에 의해 진행될 수 있고, 자기 메모리 셀들의 상태를 저항이 낮은 제1 상태(P)에서 저항이 높은 제2 상태(AP)로 전환하는 제2 쓰기 동작은 I02보다 큰 I12의 세기를 갖는 제2 쓰기 전류에 의해 진행될 수 있다.
제1 쓰기 전류(I01, I11) 및 제2 쓰기 전류(I02, I12) 각각의 세기는 고정 쓰기 전류(I)의 세기보다 작을 수 있다. 따라서, 쓰기 동작으로 인해 자기 메모리 셀에 가해지는 스트레스를 최소화하고 쓰기 동작의 소모 에너지를 감소시킬 수 있다. 또한, 제2 쓰기 동작은 제1 쓰기 동작에 의해 이미 데이터 기록이 완료된 자기 메모리 셀에 대하여는 수행되지 않으므로, 이미 쓰기가 완료된 자기 메모리 셀에 대한 스트레스가 발생하지 않을 수 있다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 드라이버를 간단히 나타낸 회로도이다.
도 12에 도시된 쓰기 드라이버(540)를 포함하는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 도 1에 도시된 비휘발성 메모리 장치(100)에 대응할 수 있다. 일례로, 비휘발성 메모리 장치는 메모리 셀 어레이, 제어 로직, 로우 디코더, 칼럼 디코더, 및 쓰기 드라이버(540)를 포함할 수 있다.
도 1에 도시된 비휘발성 메모리 장치(100)와 마찬가지로, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 메모리 셀 어레이는 데이터를 저장하기 위한 자기 메모리 셀들을 포함할 수 있다. 로우 디코더는 워드 라인들을 통해 메모리 셀 어레이와 연결될 수 있으며, 제어 로직의 제어에 따라 워드 라인들에 전압을 인가할 수 있다. 또한, 칼럼 디코더는 비트 라인들 및 소스 라인들을 통해 메모리 셀 어레이와 연결될 수 있으며, 제어 로직의 제어에 따라 비트 라인들 및 소스 라인들에 전압을 인가할 수 있다.
다만 도 4 내지 도 11에서 설명한 비휘발성 메모리 장치의 쓰기 드라이버와 달리, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 쓰기 드라이버(540)는 쓰기 전압 생성 회로(541) 및 복제 회로(546a, 546b, ??, 546n)를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에 포함된 쓰기 드라이버(540)는 PMOS 트랜지스터를 포함하는 소스 팔로워(Source Follower)를 이용하여 쓰기 전압을 조절할 수 있다. 특히, 쓰기 드라이버(540)는 슈퍼 소스 팔로워(Super Source Follower, SSF) 구조의 증폭기를 포함할 수 있다.
슈퍼 소스 팔로워(SSF) 구조의 증폭기는 전압 이득이 1에 가깝지만, 큰 입력 저항을 가지고, 낮은 출력 저항을 가지므로, 수신된 입력 신호를 거의 손실 없이 출력 신호로서 출력할 수 있다.
쓰기 전압 생성 회로(541)는 복제 자기 메모리 셀을 이용하여 생성된 기준 전압(REF), 슈퍼 소스 팔로워(SSF)로 동작하는 보상 회로(544)를 이용하여 생성된 보상 전압(VFB)에 기초하여 쓰기 동작을 수행하기 위한 쓰기 전압(VWR)을 생성할 수 있다. 쓰기 전압(VWR)의 크기는 기준 전압(REF)의 크기에 비례할 수 있다. 쓰기 동작 시, 쓰기 드라이버(540)는 생성된 쓰기 전압(VWR)을 칼럼 디코더를 통해 선택된 비트 라인에 전달할 수 있다.
도 12에 도시된 바와 같이, 쓰기 드라이버(540)에서 복제 자기 메모리 셀은 가변 저항으로 동작할 수 있다. 한편, 복제 회로(546a, 546b, ??, 546n)는 자기 메모리 셀들을 포함하는 복수의 메모리 셀 그룹(511a, ..., 511n) 각각에 연결될 수 있다.
복제 회로(546a, 546b, ??, 546n) 각각은 보상 회로(544)와 동일한 슈퍼 소스 팔로워(SSF) 구조의 증폭기를 포함할 수 있다. 일례로, 복제 회로(546a, 546b, ??, 546n)는 보상 회로(544)와 게이트 전압(VG)을 공유할 수 있다. 다시 말해, 복제 회로(546a, 546b, ??, 546n) 및 보상 회로(544)의 입력은 게이트 전압(VG)일 수 있고, 출력은 쓰기 전압(VWR)일 수 있다.
도 13은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 보상 회로를 설명하기 위한 회로도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 쓰기 드라이버(540)에 포함된 보상 회로(544)는 슈퍼 소스 팔로워(SSF) 구조의 증폭기를 포함할 수 있다.
일례로, 보상 회로(544)는 직렬 연결된 제1 PMOS 트랜지스터(P1) 및 제2 PMOS 트랜지스터(P2)를 포함할 수 있다. 또한, 보상 회로(544)는 제2 PMOS 트랜지스터(P2)와 게이트 전압(VG)을 공유하는 제1 NMOS 트랜지스터(N1)를 포함할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 제1 NMOS 트랜지스터(N1)의 전극들 각각은 제2 PMOS 트랜지스터(P2)의 전극 및 제1 PMOS 트랜지스터(P1)의 게이트 전극에 연결될 수 있다.
다만, 이는 일 실시예에 불과할 뿐 한정되지 않을 수 있고, 보상 회로(544)는 필요에 따라 다른 소자들을 더 포함할 수 있다. 일례로, 보상 회로(544)는 PMOS 트랜지스터로 구성되는 출력 드라이버, 공통 게이트 증폭기(common-gate amplifier) 등을 더 포함할 수 있다.
보상 회로(544)는 쓰기 동작을 수행하기 위한 게이트 전압(VG) 및 제2 PMOS 트랜지스터의 임계 전압(Vt)의 합을 보상 전압으로 출력할 수 있다. 일례로, 보상 전압은 쓰기 동작을 수행하기 위한 쓰기 전압(VWR)일 수 있다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 효과를 설명하기 위한 도면들이다.
도 12에 도시된 비휘발성 메모리 장치에서의 쓰기 동작은 도 4 내지 도 11에서 설명한 비휘발성 메모리 장치에서의 쓰기 동작과 유사하게 수행될 수 있다.
다만, 도 14 및 도 15를 참조하면, 쓰기 동작 시 슈퍼 소스 팔로워(SSF)로 동작하는 보상 회로(544) 및 복제 회로(546a, 546b, ..., 546n)를 포함하는 비휘발성 메모리 장치에서의 신호 변화는, 쓰기 드라이버로 NMOS 드라이버 또는 PMOS 드라이버를 이용하는 비휘발성 메모리 장치에서의 신호 변화와 다를 수 있다.
쓰기 드라이버로 NMOS 드라이버를 이용하는 비휘발성 메모리 장치는, 차지 펌프 회로를 필요로 할 수 있다. 차지 펌프는 복잡한 형태로 구현되고, 높은 스트레스 전압을 생성할 수 있으며, 차지 펌프를 활성 상태로 유지하기 위해 대기 전류를 필요로 할 수 있다.
또한, NMOS 드라이버를 이용하는 비휘발성 메모리 장치에서 쓰기 동작에 이용되는 쓰기 전압은 자기 메모리 셀의 상태에 따라 민감하게 변화할 수 있다. 이러한 민감성을 감소시키기 위해서는 NMOS 드라이버의 출력 임피던스를 감소시켜야 하고, 이에 따라 NMOS 드라이버의 크기가 크게 설계될 필요가 있다.
한편, 도 10을 함께 참조하면, 쓰기 드라이버로 PMOS 드라이버를 이용하는 비휘발성 메모리 장치(100)는 상대적으로 높은 전압 이득을 가져 쓰기 전압의 제어가 어려울 수 있고, 쓰기 전압의 피드백 과정에 상당한 시간이 소요될 수 있다. 또한, PMOS 드라이버를 이용하는 비휘발성 메모리 장치(100)에서 기준 전압은 쓰기 데이터 상태에 따라 다르게 설정되므로 쓰기 동작이 실패할 수 있다는 문제가 있을 수 있다.
도 14 및 도 15는 본 발명의 일 실시예에 다른 비휘발성 메모리 장치의 상대적인 효과를 설명하기 위한 도면일 수 있다. 일례로, 도 14 및 도 15는 다양한 온도 조건 및 다양한 압력 조건 하에서 관측된 결과를 포함할 수 있다. 다만, 도 14 및 도 15에 도시된 그래프들은 일 실시예에 불과할 뿐 한정되지 않을 수 있다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 쓰기 인에이블 신호(WE)가 활성화되었을 때 쓰기 전압(VWR)을 생성할 수 있다. 자기 메모리 셀의 상태에 적절한 쓰기 전압(VWR)은 온도 조건 및 압력 조건과 무관하게 약 100ns 이내로 생성될 수 있다. 이에 따라, 종래의 비휘발성 메모리 장치와 비교하였을 때 상대적으로 적은 에너지를 소모하여 빠르게 적절한 쓰기 전압(VWR)을 생성할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 쓰기 드라이버로 NMOS 드라이버를 이용하는 비휘발성 메모리 장치와 비교하였을 때 대기 전류를 필요로 하는 차지 펌프를 생략할 수 있고, 이에 따라 간단하고 작은 형태를 가지며 스트레스 전압을 발생시키지 않을 수 있다. 또한, 쓰기 드라이버로 PMOS 드라이버를 이용하는 비휘발성 메모리 장치와 비교하였을 때 상대적으로 안정적으로 쓰기 전압을 조절할 수 있다.
도 15를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 낮은 출력 임피던스를 가지므로, 쓰기 동작에 이용되는 쓰기 전압이 자기 메모리 셀에 기록된 데이터, 즉 자기 메모리 셀의 저항 값에 민감하게 변화하지 않을 수 있다.
일례로, 쓰기 드라이버로 NMOS 드라이버 또는 PMOS 드라이버를 이용하는 비휘발성 메모리 장치는 자기 메모리 셀의 저항 값에 따라 생성하는 쓰기 전압이 변화할 수 있다. 또한, 온도 조건 및 압력 조건에 따라서도 생성되는 쓰기 전압의 범위는 달라질 수 있다.
반면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 자기 메모리 셀의 저항 값이 다르더라도 동일한 쓰기 전압(VWR)을 생성할 수 있다. 도 15에 따르면 특정한 온도 조건 및 압력 조건 하에서는 자기 메모리 셀의 저항 값에 따라 생성되는 쓰기 전압이 변화할 수 있으나, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 다른 비휘발성 메모리 장치와 비교하였을 때 상대적으로 안정적으로 쓰기 전압을 생성할 수 있다.
도 16은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 간단히 나타낸 블록도이다.
도 16을 참조하면, 메모리 시스템(1000)은 메모리 장치(2000) 및 메모리 컨트롤러(3000)를 포함할 수 있다. 메모리 장치(2000)는 메모리 컨트롤러(3000)와 통신하는 비휘발성 메모리 장치들 중 하나에 대응할 수 있다.
메모리 장치(2000)는 도 1에 도시된 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)에 대응할 수 있으며, 제1 내지 제8 핀들(P11~P18), 메모리 인터페이스 회로(2100), 제어 로직 회로(2200), 및 메모리 셀 어레이(2300)를 포함할 수 있다.
메모리 인터페이스 회로(2100)는 제1 핀(P11)을 통해 메모리 컨트롤러(3000)로부터 칩 인에이블 신호(nCE)를 수신할 수 있다. 메모리 인터페이스 회로(2100)는 칩 인에이블 신호(nCE)에 따라 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(3000)와 신호들을 송수신할 수 있다. 예를 들어, 칩 인에이블 신호(nCE)가 인에이블 상태(예를 들어, 로우 레벨)인 경우, 메모리 인터페이스 회로(2100)는 제2 내지 제8 핀들(P12~P18)을 통해 메모리 컨트롤러(3000)와 신호들을 송수신할 수 있다.
메모리 인터페이스 회로(2100)는 제2 내지 제4 핀들(P12~P14)을 통해 메모리 컨트롤러(3000)로부터 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 수신할 수 있다. 메모리 인터페이스 회로(2100)는 제7 핀(P17)을 통해 메모리 컨트롤러(3000)로부터 데이터 신호(DQ)를 수신하거나, 메모리 컨트롤러(3000)로 데이터 신호(DQ)를 전송할 수 있다. 데이터 신호(DQ)를 통해 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)가 전달될 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전달될 수 있다. 이 경우, 제7 핀(P17)은 복수의 데이터 신호(DQ)들에 대응하는 복수개의 핀들을 포함할 수 있다.
메모리 인터페이스 회로(2100)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 인터페이스 회로(2100)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.
예시적인 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 메모리 인터페이스 회로(310)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.
메모리 인터페이스 회로(2100)는 제5 핀(P15)을 통해 메모리 컨트롤러(3000)로부터 리드 인에이블 신호(nRE)를 수신할 수 있다. 메모리 인터페이스 회로(310)는 제6 핀(P16)을 통해 메모리 컨트롤러(400)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 컨트롤러(3000)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(2000)의 데이터(DATA) 입력 동작에서, 메모리 컨트롤러(3000)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)가 수신되는 경우, 메모리 인터페이스 회로(2100)는 메모리 컨트롤러(3000)로부터 데이터(DATA)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 인터페이스 회로(2100)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 인터페이스 회로(2100)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.
메모리 인터페이스 회로(2100)는 제8 핀(P18)을 통해 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(3000)로 전송할 수 있다. 메모리 인터페이스 회로(2100)는 레디/비지 출력 신호(nR/B)를 통해 메모리 장치(2000)의 상태 정보를 메모리 컨트롤러(3000)로 전송할 수 있다. 메모리 장치(2000)가 비지 상태인 경우(즉, 메모리 장치(2000) 내부 동작들이 수행 중인 경우), 메모리 인터페이스 회로(2100)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(3000)로 전송할 수 있다. 메모리 장치(2000)가 레디 상태인 경우(즉, 메모리 장치(2000) 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 인터페이스 회로(2100)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(3000)로 전송할 수 있다. 예를 들어, 메모리 장치(2000)가 페이지 리드 명령에 응답하여 메모리 셀 어레이(2300)로부터 데이터(DATA)를 리드하는 동안, 메모리 인터페이스 회로(2100)는 비지 상태(예를 들어, 로우 레벨)를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(3000)로 전송할 수 있다. 예를 들어, 메모리 장치(2000)가 쓰기 명령에 응답하여 메모리 셀 어레이(2300)로 데이터(DATA)쓰기 동작을 수행하는 동안, 메모리 인터페이스 회로(2100)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(3000)로 전송할 수 있다.
제어 로직 회로(320)는 메모리 장치(2000)의 각종 동작을 전반적으로 제어할 수 있다. 제어 로직 회로(2200)는 메모리 인터페이스 회로(2100)로부터 획득된 커맨드/어드레스(CMD/ADDR)를 수신할 수 있다. 제어 로직 회로(2200)는 수신된 커맨드/어드레스(CMD/ADDR)에 따라 메모리 장치(2000)의 다른 구성 요소들을 제어하기 위한 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직 회로(2200)는 메모리 셀 어레이(2300)에 데이터(DATA)를 프로그램하거나, 또는 메모리 셀 어레이(2300)로부터 데이터(DATA)를 리드하기 위한 각종 제어 신호들을 생성할 수 있다.
메모리 셀 어레이(2300)는 제어 로직 회로(2200)의 제어에 따라 메모리 인터페이스 회로(2100)로부터 획득된 데이터(DATA)를 저장할 수 있다. 메모리 셀 어레이(2300)는 제어 로직 회로(2200)의 제어에 따라 저장된 데이터(DATA)를 메모리 인터페이스 회로(2100)로 출력할 수 있다.
메모리 셀 어레이(2300)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 MRAM(Magnetic Random Access Memory) 셀들일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 셀들은 플래시 메모리 셀, RRAM(Resistive Random Access Memory) 셀, FRAM(Ferroelectric Random Access Memory) 셀, PRAM(Phase Change Random Access Memory) 셀, TRAM(Thyristor Random Access Memory) 셀들일 수 있다.
메모리 컨트롤러(3000)는 제1 내지 제8 핀들(P21~P28), 및 컨트롤러 인터페이스 회로(3100)를 포함할 수 있다. 제1 내지 제8 핀들(P21~P28)은 메모리 장치(2000)의 제1 내지 제8 핀들(P11~P18)에 대응할 수 있다.
컨트롤러 인터페이스 회로(3100)는 제1 핀(P21)을 통해 메모리 장치(2000)로 칩 인에이블 신호(nCE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(3100)는 칩 인에이블 신호(nCE)를 통해 선택한 메모리 장치(2000)와 제2 내지 제8 핀들(P22~P28)을 통해 신호들을 송수신할 수 있다.
컨트롤러 인터페이스 회로(3100)는 제2 내지 제4 핀들(P22~P24)을 통해 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 및 쓰기 인에이블 신호(nWE)를 메모리 장치(2000)로 전송할 수 있다. 컨트롤러 인터페이스 회로(3100)는 제7 핀(P27)을 통해 메모리 장치(2000)로 데이터 신호(DQ)를 전송하거나, 메모리 장치(2000)로부터 데이터 신호(DQ)를 수신할 수 있다.
컨트롤러 인터페이스 회로(3100)는 토글하는 쓰기 인에이블 신호(nWE)와 함께 커맨드(CMD) 또는 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(2000)로 전송할 수 있다. 컨트롤러 인터페이스 회로(3100)는 인에이블 상태를 가지는 커맨드 래치 인에이블 신호(CLE)를 전송함에 따라 커맨드(CMD)를 포함하는 데이터 신호(DQ)를 메모리 장치(2000)로 전송하고, 인에이블 상태를 가지는 어드레스 래치 인에이블 신호(ALE)를 전송함에 따라 어드레스(ADDR)를 포함하는 데이터 신호(DQ)를 메모리 장치(2000)로 전송할 수 있다.
컨트롤러 인터페이스 회로(3100)는 제5 핀(P25)을 통해 메모리 장치(2000)로 리드 인에이블 신호(nRE)를 전송할 수 있다. 컨트롤러 인터페이스 회로(3100)는 제6 핀(P26)을 통해 메모리 장치(2000)로부터 데이터 스트로브 신호(DQS)를 수신하거나, 메모리 장치(2000)로 데이터 스트로브 신호(DQS)를 전송할 수 있다.
메모리 장치(2000)의 데이터(DATA) 출력 동작에서, 컨트롤러 인터페이스 회로(3100)는 토글하는 리드 인에이블 신호(nRE)를 생성하고, 리드 인에이블 신호(nRE)를 메모리 장치(2000)로 전송할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(3100)는 데이터(DATA)가 출력되기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 리드 인에이블 신호(nRE)를 생성할 수 있다. 이에 따라, 메모리 장치(2000)에서 리드 인에이블 신호(nRE)에 기초하여 토글하는 데이터 스트로브 신호(DQS)가 생성될 수 있다. 컨트롤러 인터페이스 회로(3100)는 메모리 장치(2000)로부터 토글하는 데이터 스트로브 신호(DQS)와 함께 데이터(DATA)를 포함하는 데이터 신호(DQ)를 수신할 수 있다. 컨트롤러 인터페이스 회로(3100)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다.
메모리 장치(2000)의 데이터(DATA) 입력 동작에서, 컨트롤러 인터페이스 회로(3100)는 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 컨트롤러 인터페이스 회로(3100)는 데이터(DATA)를 전송하기 전에 고정된 상태(예를 들어, 하이 레벨 또는 로우 레벨)에서 토글 상태로 변경되는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 컨트롤러 인터페이스 회로(3100)는 데이터 스트로브 신호(DQS)의 토글 타이밍들에 기초하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 메모리 장치(2000)로 전송할 수 있다.
컨트롤러 인터페이스 회로(3100)는 제8 핀(P28)을 통해 메모리 장치(2000)로부터 레디/비지 출력 신호(nR/B)를 수신할 수 있다. 컨트롤러 인터페이스 회로(3100)는 레디/비지 출력 신호(nR/B)에 기초하여 메모리 장치(2000)의 상태 정보를 판별할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 비휘발성 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 칼럼 디코더
140, 240, 340, 440, 540: 쓰기 드라이버
150: 제어 로직 SA: 감지 증폭 회로
P: 제1 상태 AP: 제2 상태
141a, 141b: 쓰기 전압 생성 회로 142a: 복제 자기 메모리 셀
143a: 복제 칼럼 디코더 144a: 복제 쓰기 드라이버
145a: 분압기 146a, 146b: 선택 회로
544: 보상 회로 546a, 546b, ..., 546n: 복제 회로
511a, ..., 511n: 메모리 셀 그룹

Claims (10)

  1. 자기 메모리 셀들을 포함하는 메모리 셀 어레이;
    게이트 전압을 생성하는 전압 발생기를 포함하는 제어 로직;
    상기 게이트 전압으로 구동되는 워드 라인 드라이버를 포함하고, 워드 라인들을 통해 상기 메모리 셀 어레이와 연결되는 로우 디코더;
    비트 라인들 및 소스 라인들을 통해 상기 메모리 셀 어레이와 연결되는 칼럼 디코더; 및
    복제 자기 메모리 셀을 이용하여 생성된 기준 전압, 및 쓰기 동작이 수행되는 자기 메모리 셀을 이용하여 생성된 피드백 전압이 입력되고, 쓰기 전압을 출력하는 쓰기 전압 생성 회로를 포함하고, 상기 쓰기 전압 생성 회로는 레벨 스위치에 의해 상기 피드백 전압의 크기를 조절하는 분압기를 포함하며, 상기 쓰기 동작 시에 상기 칼럼 디코더에 의해 선택된 비트 라인에 상기 쓰기 전압을 전달하는 쓰기 드라이버; 를 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 자기 메모리 셀들은 복수의 메모리 셀 그룹으로 구분되고,
    상기 복수의 메모리 셀 그룹 각각은 2개의 쓰기 드라이버에 연결되며,
    상기 쓰기 드라이버는 상기 복수의 메모리 셀 그룹 각각에 포함된 상기 자기 메모리 셀들에 데이터를 선택적으로 기록하기 위한 선택 회로를 포함하고, 상기 쓰기 동작에 의해 상기 자기 메모리 셀에 쓰여지는 데이터에 대응하는 저항 값에 따라 선택적으로 구동되는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 복제 자기 메모리 셀과 상기 분압기 사이에는 제1 스위치 그룹이 연결되고,
    상기 자기 메모리 셀들과 상기 분압기 사이에는 제2 스위치 그룹이 연결되는 비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 제어 로직은 상기 쓰기 동작을 수행할 때, 상기 제1 스위치 그룹에 포함된 스위치들을 턴-오프시키고, 상기 제2 스위치 그룹에 포함된 스위치들을 턴-온시키는 비휘발성 메모리 장치.
  5. 제3항에 있어서,
    상기 제어 로직은 상기 쓰기 동작을 중단할 때, 상기 제1 스위치 그룹에 포함된 스위치들을 턴-온시키고, 상기 제2 스위치 그룹에 포함된 스위치들을 턴-오프시키는 비휘발성 메모리 장치.
  6. 제5항에 있어서,
    상기 쓰기 드라이버는 보상 스위치에 의해 보상 커패시터와 전기적으로 연결되고, 상기 제어 로직은, 상기 쓰기 동작을 중단할 때, 상기 보상 스위치를 턴-온시키는 비휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 제어 로직은 상기 쓰기 동작 전, 상기 자기 메모리 셀에 저장된 데이터를 판별하는 리드 동작을 수행하고, 상기 쓰기 동작 후 피드백을 통해 상기 쓰기 전압을 변경하고, 상기 변경된 쓰기 전압으로 상기 쓰기 동작을 재수행하는 비휘발성 메모리 장치.
  8. 자기 메모리 셀들을 포함하는 메모리 셀 어레이;
    게이트 전압을 생성하는 전압 발생기를 포함하고, 쓰기 동작 전 상기 쓰기 동작을 수행할 상기 자기 메모리 셀들에 저장된 데이터를 판별하며, 상기 자기 메모리 셀들 각각에 저장된 데이터가 상기 쓰기 동작에 의해 상기 자기 메모리 셀에 쓰여지는 데이터와 다른 경우 상기 쓰기 동작을 수행하는 제어 로직;
    상기 게이트 전압으로 구동되는 워드 라인 드라이버를 포함하고, 워드 라인들을 통해 상기 메모리 셀 어레이와 연결되는 로우 디코더;
    비트 라인들 및 소스 라인들을 통해 상기 메모리 셀 어레이와 연결되는 칼럼 디코더; 및
    쓰기 전압 생성 회로를 포함하고, 쓰기 동작 시에 상기 칼럼 디코더에 의해 선택된 비트 라인에 쓰기 전압을 전달하는 쓰기 드라이버; 를 포함하고,
    상기 쓰기 전압 생성 회로는 복제 자기 메모리 셀을 이용하여 생성된 기준 전압, 및 상기 쓰기 동작이 수행되는 자기 메모리 셀을 이용하여 생성된 피드백 전압에 기초하여 상기 쓰기 전압을 생성하는 비휘발성 메모리 장치.
  9. 복수의 메모리 셀 그룹으로 구분되는 자기 메모리 셀들을 포함하는 메모리 셀 어레이;
    게이트 전압을 생성하는 전압 발생기를 포함하는 제어 로직;
    상기 게이트 전압으로 구동되는 워드 라인 드라이버를 포함하고, 워드 라인들을 통해 상기 메모리 셀 어레이와 연결되는 로우 디코더;
    비트 라인들 및 소스 라인들을 통해 상기 메모리 셀 어레이와 연결되는 칼럼 디코더; 및
    복제 자기 메모리 셀을 이용하여 생성된 기준 전압, 및 PMOS 트랜지스터를 포함하는 소스 팔로워(Source Follower)로 동작하는 보상 회로를 이용하여 생성된 보상 전압에 기초하여 상기 기준 전압에 비례하는 쓰기 전압을 출력하는 쓰기 전압 생성 회로를 포함하고, 상기 쓰기 동작 시에 상기 칼럼 디코더에 의해 선택된 비트 라인에 상기 쓰기 전압을 전달하는 쓰기 드라이버; 를 포함하는 비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 쓰기 드라이버는 상기 복수의 메모리 셀 그룹 각각에 연결되는 복제 회로를 포함하고, 상기 복제 회로는 상기 보상 회로와 게이트 전압을 공유하는 비휘발성 메모리 장치.
KR1020210093338A 2021-07-16 2021-07-16 비휘발성 메모리 장치 KR20230013681A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210093338A KR20230013681A (ko) 2021-07-16 2021-07-16 비휘발성 메모리 장치
US17/711,297 US11908503B2 (en) 2021-07-16 2022-04-01 Nonvolatile memory devices having enhanced write drivers therein

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210093338A KR20230013681A (ko) 2021-07-16 2021-07-16 비휘발성 메모리 장치

Publications (1)

Publication Number Publication Date
KR20230013681A true KR20230013681A (ko) 2023-01-27

Family

ID=84892227

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210093338A KR20230013681A (ko) 2021-07-16 2021-07-16 비휘발성 메모리 장치

Country Status (2)

Country Link
US (1) US11908503B2 (ko)
KR (1) KR20230013681A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116627775B (zh) * 2023-07-24 2023-09-29 北京大学 有状态的服务器无感知函数的写优化方法和装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6590372B1 (en) 2002-02-19 2003-07-08 Texas Advanced Optoelectronic Solutions, Inc. Method and integrated circuit for bandgap trimming
US7239537B2 (en) 2005-01-12 2007-07-03 International Business Machines Corporation Method and apparatus for current sense amplifier calibration in MRAM devices
US7236045B2 (en) 2005-01-21 2007-06-26 Intel Corporation Bias generator for body bias
KR100652422B1 (ko) 2005-08-10 2006-12-01 삼성전자주식회사 온-칩 온도 센서 및 온도 검출 방법, 이를 이용한 리프레쉬제어 방법
US8022751B2 (en) 2008-11-18 2011-09-20 Microchip Technology Incorporated Systems and methods for trimming bandgap offset with bipolar elements
US8665007B2 (en) 2011-06-10 2014-03-04 Cypress Semiconductor Corporation Dynamic power clamp for RFID power control
US9535446B2 (en) 2011-07-13 2017-01-03 Analog Devices, Inc. System and method for power trimming a bandgap circuit
US9183912B2 (en) 2012-05-17 2015-11-10 Everspin Technologies, Inc. Circuit and method for controlling MRAM cell bias voltages
US9696350B2 (en) 2013-03-15 2017-07-04 Intel Corporation Non-linear control for voltage regulator
US10483023B1 (en) 2018-06-22 2019-11-19 Futurewei Technologies, Inc. Resistor calibration
US10692575B1 (en) 2019-03-28 2020-06-23 2X Memory Technology Corp. Method for self-terminated writing with quasi-constant voltage across resistive-type memory element and circuit thereof
US10930346B1 (en) * 2019-11-28 2021-02-23 Winbond Electronics Corp. Resistive memory with self-termination control function and self-termination control method
TWI739695B (zh) * 2020-06-14 2021-09-11 力旺電子股份有限公司 轉壓器

Also Published As

Publication number Publication date
US11908503B2 (en) 2024-02-20
US20230020262A1 (en) 2023-01-19

Similar Documents

Publication Publication Date Title
US7920417B2 (en) Semiconductor memory device
US7436699B2 (en) Nonvolatile semiconductor memory device
JP4052829B2 (ja) 薄膜磁性体記憶装置
US20180277188A1 (en) Memory device
KR101068573B1 (ko) 반도체 메모리 장치
US9153308B2 (en) Magnetic random access memory device
CN103050148A (zh) 阻变存储装置、布局结构及其感测电路
JP2003346473A (ja) 薄膜磁性体記憶装置
KR20190001502A (ko) 메모리 장치 및 메모리 장치의 동작 방법
US20070247939A1 (en) Mram array with reference cell row and methof of operation
US20200082866A1 (en) Integrated circuit memory device and method of operating same
US11908503B2 (en) Nonvolatile memory devices having enhanced write drivers therein
KR102435906B1 (ko) 메모리 장치 및 메모리 장치의 동작 방법
US20180374515A1 (en) Memory device and operating method of memory device
JP4863157B2 (ja) 半導体記憶装置及び半導体記憶装置の動作方法
KR20130001525A (ko) 자기 메모리 소자 및 자기 메모리 소자의 데이터 기록 방법
US8130539B2 (en) Phase change memory device
KR20220035703A (ko) 데이터 기입을 위한 저항성 메모리 장치 및 이의 동작 방법
US9761306B1 (en) Resistive memory device and method of programming the same
US8514644B2 (en) Bit line sense amplifier control circuit and semiconductor memory apparatus having the same
JP2007122838A (ja) 半導体記憶装置
JP6461422B2 (ja) 半導体記憶装置
CN112542189B (zh) 磁性存储器及其编程控制方法、读取方法、磁性存储装置
KR20230020793A (ko) 비휘발성 메모리 장치
CN112542189A (zh) 磁性存储器及其编程控制方法、读取方法、磁性存储装置

Legal Events

Date Code Title Description
A201 Request for examination