KR20190001502A - 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치 및 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명은 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀 어레이와 연결되는 행 디코더, 비트 라인들 및 소스 라인들을 통해 메모리 셀 어레이와 연결되는 열 디코더, 그리고 쓰기 동작 시에 쓰기 전압을 출력하는 쓰기 드라이버를 포함한다. 열 디코더는 비트 라인들에 각각 연결되고, 그리고 소스 라인들에 각각 연결되는 스위치들을 포함한다. 쓰기 동작 시에, 스위치들 중 선택된 스위치는 비트 라인들 중 선택된 비트 라인에 쓰기 전압을 전달하고, 그리고 쓰기 동작 시에 스위치들 중 비선택된 스위치는 비트 라인들 중 비선택된 비트 라인과 쓰기 드라이버를 쓰기 전압을 이용하여 전기적으로 차단한다.

Description

메모리 장치 및 메모리 장치의 동작 방법{MEMORY DEVICE AND OPERATING METHOD OF MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
메모리 장치는 메모리 셀들을 포함하며, 메모리 셀들에 데이터를 저장할 수 있다. 메모리 셀들에 저장된 데이터를 유지하기 위하여 전원을 필요로 하는 메모리 장치는 휘발성 메모리 장치라 불린다. 메모리 셀들에 저장된 데이터를 유지하기 위하여 전원을 필요로 하지 않는 메모리 장치는 불휘발성 메모리 장치라 불린다.
메모리 셀들에 데이터를 저장하는 동작은 쓰기 동작이라 불린다. 쓰기 동작을 수행하기 위하여, 메모리 장치는 메모리 셀들에 특정한 레벨의 쓰기 전압 또는 쓰기 전류를 인가할 수 있다.
메모리 장치들이 저전력에 적합하게 설계됨에 따라, 메모리 장치들에 공급되는 전원 전압이 감소하고 있다. 전원 전압이 감소함에 따라, 전원 전압이 쓰기 전압보다 낮아질 수 있다. 전원 전압이 쓰기 전압보다 낮아지면서, 메모리 장치에서 새로운 문제점들이 발생하고 있다.
본 발명의 목적은 전원 전압이 쓰기 전압보다 낮아짐에 따라 발생하는 문제를 해결하는 메모리 장치 및 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀 어레이와 연결되는 행 디코더, 비트 라인들 및 소스 라인들을 통해 메모리 셀 어레이와 연결되는 열 디코더, 그리고 쓰기 동작 시에 쓰기 전압을 출력하는 쓰기 드라이버를 포함한다. 열 디코더는 비트 라인들에 각각 연결되고, 그리고 소스 라인들에 각각 연결되는 스위치들을 포함한다. 쓰기 동작 시에, 스위치들 중 선택된 스위치는 비트 라인들 중 선택된 비트 라인에 쓰기 전압을 전달하고, 그리고 쓰기 동작 시에 스위치들 중 비선택된 스위치는 비트 라인들 중 비선택된 비트 라인과 쓰기 드라이버를 쓰기 전압을 이용하여 전기적으로 차단한다.
본 발명의 실시 예에 다른 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀 어레이와 연결되는 행 디코더, 비트 라인들 및 소스 라인들을 통해 메모리 셀 어레이와 연결되는 열 디코더, 쓰기 동작 시에 쓰기 전압을 출력하는 쓰기 드라이버, 그리고 읽기 동작 시에 읽기 전압을 출력하는 감지 증폭기를 포함한다. 열 디코더는 비트 라인들에 각각 연결되고, 그리고 소스 라인들에 각각 연결되는 스위치들, 그리고 쓰기 동작 시에 비트 라인들 및 소스 라인들을 쓰기 드라이버와 연결하고, 그리고 읽기 동작 시에 비트 라인들 및 소스 라인들을 감지 증폭기와 연결하는 읽기 및 쓰기 디코더를 포함한다. 스위치들 각각은 비트 라인들 중 대응하는 비트 라인과 읽기 및 쓰기 디코더를 연결하는 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터를 포함한다. 쓰기 동작 시에, 스위치들 중 선택된 스위치에서, 제1 NMOS 트랜지스터의 게이트에 전원 전압이 인가되고, 그리고 제1 PMOS 트랜지스터의 게이트에 접지 전압이 인가된다. 쓰기 동작 시에, 스위치들 중 비선택된 스위치에서, 제1 NMOS 트랜지스터의 게이트에 접지 전압이 인가되고, 그리고 제1 PMOS 트랜지스터의 게이트에 쓰기 전압이 인가된다.
워드 라인들, 비트 라인들 및 소스 라인들에 연결된 메모리 셀들을 포함하는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 비트 라인들 중 선택된 비트 라인에 연결된 제1 전송 게이트에 전원 전압 및 접지 전압을 바이어스하여 쓰기 전압을 선택된 비트 라인에 전달하는 단계, 그리고 비트 라인들 중 비선택된 비트 라인에 연결된 제2 전송 게이트에 쓰기 전압 및 접지 전압을 바이어스하여 쓰기 전압이 비선택된 비트 라인에 전달되는 것을 차단하는 단계를 포함한다.
본 발명의 실시 예들에 따르면, 쓰기 전압을 공급 또는 차단하는 스위치의 전송 게이트가 쓰기 전압을 이용하여 바이어스된다. 따라서, 쓰기 전압의 공급을 차단할 때에 누설이 발생하는 것이 방지된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 보여준다.
도 2는 메모리 셀 어레이의 메모리 셀들의 예를 보여준다.
도 3은 메모리 셀들 중 하나의 예를 보여준다.
도 4는 본 발명의 실시 예에 따른 열 디코더를 보여준다.
도 5는 본 발명의 실시 예에 따른 스위치를 보여준다.
도 6은 스위치가 선택된 때에 스위치에 인가되는 전압들의 예를 보여준다.
도 7은 스위치가 선택된 때에 스위치에 인가되는 전압들의 예를 보여준다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 보여주는 순서도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치(100)를 보여준다. 메모리 장치(100)는 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM) 등과 같은 휘발성 메모리를 포함할 수 있다. 메모리 장치(100)는 플래시 메모리 장치, 자기 랜덤 액세스 메모리(MRAM) 장치, 상 변화 랜덤 액세스 메모리(PRAM) 장치, 강유전체 랜덤 액세스 메모리(FRAM) 장치, 저항성 랜덤 액세스 메모리 장치(RRAM)와 같은 불휘발성 메모리 장치를 포함할 수 있다.
이하에서, 메모리 장치(100)는 자기 랜덤 액세스 메모리(MRAM) 장치인 것으로 가정된다. 그러나 본 발명의 기술적 사상은 자기 랜덤 액세스 메모리(MRAM) 장치에 한정되지 않는다. 본 발명의 기술적 사상은 휘발성 메모리 장치 또는 다른 불휘발성 메모리 장치와 같은 다양한 메모리 장치들에 적용될 수 있다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 쓰기 및 감지 블록(140), 데이터 버퍼(150), 그리고 제어 로직(160)을 포함한다.
메모리 셀 어레이(110)는 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 소스 라인들(SL1~SLn)(n은 양의 정수), 비트 라인들(BL1~BLn) 및 워드 라인들(WL1~WLm)(m은 양의 정수)에 연결된다. 메모리 셀들(MC)은 행들 및 열들로 배열될 수 있다. 메모리 셀들(MC)의 행들은 워드 라인들(WL1~WLm)에 각각 연결될 수 있다. 메모리 셀들(MC)의 열들은 소스 라인들(SL1~SLn) 및 비트 라인들(BL1~BLn)에 각각 연결될 수 있다.
행 디코더(120)는 제어 로직(160)의 제어에 따라 워드 라인들(WL1~WLm)의 전압들을 제어할 수 있다. 예를 들어, 행 디코더(120)는 선택된 워드 라인에 읽기 또는 쓰기를 위한 선택 전압을 인가하고, 선택되지 않은 다른 워드 라인들에 읽기 또는 쓰기를 금지하기 위한 비선택 전압(또는 전압들)을 인가할 수 있다.
열 디코더(130)는 소스 라인들(SL1~SLn) 및 비트 라인들(BL1~BLn)에 연결된다. 열 디코더(130)는 쓰기 및 감지 블록(140)과 연결된다. 제어 로직(160)의 제어에 따라, 열 디코더(130)는 소스 라인들(SL1~SLn) 중 선택된 일부 소스 라인들, 그리고 비트 라인들(BL1~BLn) 중 선택된 일부 비트 라인들을 쓰기 및 감지 블록(140)과 전기적으로 연결할 수 있다.
제어 로직(160)의 제어에 따라, 열 디코더(130)는 소스 라인들(SL1~SLn) 중 비선택된 나머지 소스 라인들, 그리고 비트 라인들(BL1~BLn) 중 비선택된 나머지 비트 라인들에 바이어스 전압들을 인가할 수 있다. 바이어스 전압들은 선택된 워드 라인, 선택된 일부 비트 라인들, 그리고 선택된 일부 소스 라인들에 연결된 선택된 메모리 셀들에 대한 쓰기 동작 또는 읽기 동작에 영향을 주지 않도록 정해지며, 예를 들어 접지 전압을 포함할 수 있다.
비선택된 나머지 소스 라인들 또는 비선택된 나머지 비트 라인들에 바이어스 전압들을 인가할 때, 열 디코더(130)는 전원 전압보다 높은 쓰기 전압을 이용하여 비선택된 나머지 소스 라인들 또는 비선택된 나머지 비트 라인들에 쓰기 전압이 전달되는 것을 차단할 수 있다. 쓰기 전압을 이용함으로써, 열 디코더(130)는 누설이 발생하는 것을 방지할 수 있다.
쓰기 및 감지 블록(140)은 쓰기 드라이버들(WD1~WDk)(k는 양의 정수) 및 감지 증폭기들(SA1~SAk)을 포함한다. 쓰기 동작 시에, 쓰기 드라이버들(WD1~WDk)은 열 디코더(130)를 통해 선택된 비트 라인들 및 선택된 소스 라인들과 연결될 수 있다. 예를 들어, 쓰기 드라이버들(WD1~WDk) 각각은 하나의 선택된 비트 라인과 하나의 선택된 소스 라인에 연결될 수 있다.
쓰기 드라이버들(WD1~WDk)은 선택된 메모리 셀들(MC)에 데이터를 기입할 수 있다. 예를 들어, 특정한 메모리 셀의 상태 및 특정한 메모리 셀에 기입될 데이터가 가리키는 상태가 다를 때, 특정한 메모리 셀과 연관된 쓰기 드라이버는 특정한 메모리 셀의 상태를 변경할 수 있다.
예를 들어, 특정한 메모리 셀의 데이터를 변경할 때, 특정한 메모리 셀과 연관된 쓰기 드라이버는 특정한 메모리 셀에 연결된 소스 라인 및 비트 라인 중 하나에 쓰기 전압을 전달하고 다른 하나에 저전압, 예를 들어 접지 전압을 전달할 수 있다.
특정한 메모리 셀의 상태 및 특정한 메모리 셀에 기입될 데이터가 가리키는 상태가 같을 때, 특정한 메모리 셀과 연관된 쓰기 드라이버는 특정한 메모리 셀의 상태를 변경하지 않고 유지할 수 있다. 특정한 메모리 셀의 데이터를 변경하지 않고 유지할 때, 특정한 메모리 셀과 연관된 쓰기 드라이버는 특정한 메모리 셀과 연결된 소스 라인 및 비트 라인에 쓰기 금지 전압, 예를 들어 접지 전압을 전달할 수 있다.
읽기 동작 시에, 감지 증폭기들(SA1~SAk)은 열 디코더(130)를 통해 선택된 비트 라인들 및 선택된 소스 라인들과 연결될 수 있다. 예를 들어, 감지 증폭기들(SA1~SAk) 각각은 하나의 선택된 비트 라인과 하나의 선택된 소스 라인에 연결될 수 있다.
예를 들어, 쓰기 드라이버들(WD1~WDk)은 쓰기 전압을 선택된 비트 라인들 또는 선택된 소스 라인들에 전달할 수 있다. 예를 들어, 메모리 셀들(MC)의 상태들을 제1 상태들(예를 들어, 저저항 또는 고저항 상태)로부터 제2 상태들(예를 들어, 고저항 또는 저저항 상태)로 전환하는 쓰기 동작 시에, 쓰기 드라이버들(WD1~WDk)은 쓰기 전압을 선택된 비트 라인들에 전달할 수 있다.
예를 들어, 메모리 셀들(MC)의 상태들을 제2 상태들로부터 제1 상태들로 전환하는 쓰기 동작 시에, 쓰기 드라이버들(WD1~WDk)은 쓰기 전압을 소스 라인들에 전달할 수 있다.
데이터 버퍼(150)는 데이터 라인들(DL)을 통해 쓰기 및 감지 블록(140)과 연결된다. 데이터 버퍼(150)는 제어 로직(160)의 제어에 따라 외부 장치(예를 들어, 메모리 제어기)와 데이터(DATA)를 교환할 수 있다. 예를 들어, 쓰기 동작 시에, 데이터 버퍼(150)는 외부 장치로부터 수신되는 데이터(DATA)를 쓰기 드라이버들(WD1~WDk)에 전달할 수 있다. 읽기 동작 시에, 데이터 버퍼(150)는 감지 증폭기들(SA1~SAk)로부터 전달되는 데이터(DATA)를 외부 장치로 출력할 수 있다.
제어 로직(160)은 외부 장치(예를 들어, 메모리 제어기)로부터 제어 신호(CTRL) 및 주소(ADDR)를 수신할 수 있다. 제어 신호(CTRL) 및 주소(ADDR)에 응답하여, 제어 로직(160)은 쓰기 동작 또는 읽기 동작을 수행하도록 행 디코더(120), 열 디코더(130), 쓰기 및 감지 블록(140), 그리고 데이터 버퍼(150)를 제어할 수 있다.
도 2는 메모리 셀 어레이(110)의 메모리 셀들(MC)의 예를 보여준다. 도 3은 메모리 셀들(MC) 중 하나의 예를 보여준다. 도 1 내지 도 3을 참조하면, 하나의 메모리 셀은 선택 트랜지스터(ST) 및 가변 저항 소자(VR)를 포함한다.
선택 트랜지스터(ST)는 바디(111)에 형성되며 소스 라인(SL)과 연결되는 제1 접합(113)(junction), 바디(111)에 형성되며 가변 저항 소자(VR)를 통해 비트 라인(BL)과 연결되는 제2 접합(114), 그리고 제1 및 제2 접합들의 사이에서 바디(111)의 위에 형성되며 워드 라인(WL)을 형성하는 게이트(112)를 포함한다.
가변 저항 소자(VR)는 고정층(PL, Pinned Layer), 터널층(TL, Tunneling Layer), 그리고 자유층(FL, Free Layer)을 포함한다. 고정층(PL)은 고정된 자화 방향을 갖는다. 자유층(FL)은 가변 저항 소자(VR)에 인가되는 전압(또는 전류)에 따라 변화하는 자화 방향을 갖는다.
자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 같은지(또는 얼마나 같은지) 또는 다른지(또는 얼마나 다른지)에 따라 가변 저항 소자(VR)의 저항이 변화할 수 있다. 가변 저항 소자(VR)는 저항의 크기의 형태로 데이터를 저장할 수 있다.
예를 들어, 비트 라인(BL)에 쓰기 전압이 인가되고, 소스 라인(SL)에 저전압(예를 들어, 접지 전압)이 인가되면, 비트 라인(BL)으로부터 소스 라인(SL)으로 전류가 흐를 수 있다. 이때, 자유층(FL)의 자화 방향은 고정층(PL)의 자화 방향과 반대가 될 수 있다. 가변 저항 소자(VR) 또는 메모리 셀(MC)은 고저항 상태(예를 들어, 제2 상태)가 될 수 있다.
소스 라인(SL)에 쓰기 전압이 인가되고, 비트 라인(BL)에 저전압(예를 들어, 접지 전압)이 인가되면, 소스 라인(SL)으로부터 비트 라인(BL)으로 전류가 흐를 수 있다. 이때, 자유층(FL)의 자화 방향은 고정층(PL)의 자화 방향과 같아질 수 있다. 가변 저항 소자(VR) 또는 메모리 셀(MC)은 저저항 상태(예를 들어, 제1 상태)가 될 수 있다.
도 4는 본 발명의 실시 예에 따른 열 디코더(130)를 보여준다. 예시적으로, 하나의 쓰기 드라이버(예를 들어, WD1) 및 하나의 감지 증폭기(예를 들어, SA1)에 대응하는 구성 요소들이 도 4에 도시된다. 도 4를 참조하면, 열 디코더(130)는 제1 내지 제i 스위치들(SW1~SWi)(i는 양의 정수), 읽기 및 쓰기 디코더(131), 그리고 등화기(132)를 포함한다.
제1 내지 제i 스위치들(SW1~SWi)은 각각 제1 내지 제i 비트 라인들(BL1~BLi) 및 제1 내지 제i 소스 라인들(SL1~SLi)에 연결될 수 있다. 제1 내지 제i 스위치들(SW1~SWi)은 비트 라인 신호들(BLA) 및 반전 비트 라인 신호들(/BLA)에 응답하여 동작할 수 있다.
예를 들어, 제1 내지 제i 스위치들(SW1~SWi)에 서로 다른 신호선들을 통해 서로 다른 비트 라인 신호들(BLA)이 전달될 수 있다. 제1 내지 제i 스위치들(SW1~SWi)에 서로 다른 신호선들을 통해 서로 다른 반전 비트 라인 신호들(/BLA)이 전달될 수 있다.
비트 라인 신호들(BLA) 및 반전 비트 라인 신호들(/BLA)에 의해, 제1 내지 제i 스위치들(SW1~SWi) 중 하나의 스위치가 선택되고, 나머지 스위치들이 비선택될 수 있다.
선택된 스위치(예를 들어, SW1)는 선택된 스위치(SW1)에 연결된 선택된 비트 라인(예를 들어, BL1) 및 선택된 소스 라인(예를 들어, SL1)을 읽기 및 쓰기 디코더(131)와 연결할 수 있다. 선택된 스위치(SW1)는 쓰기 드라이버(WD1) 또는 감지 증폭기(SA1)로부터 읽기 및 쓰기 디코더(131)를 통해 전달되는 전압들을 선택된 비트 라인(BL1) 및 선택된 소스 라인(SL1)에 전달할 수 있다.
비선택된 스위치들(예를 들어, SW2~SWi)은 비선택된 스위치들(SW2~SWi)에 연결된 비선택된 비트 라인들(예를 들어, BL2~BLi) 및 비선택된 소스 라인들(SL1~SLi)을 읽기 및 쓰기 디코더(131)와 전기적으로 분리할 수 있다. 비선택된 스위치들(SW2~SWi)은 비선택된 비트 라인들(BL2~BLi) 및 비선택된 소스 라인들(SL1~SLi)에 바이어스 전압들을 인가할 수 있다.
바이어스 전압들은 쓰기 드라이버(WD1) 또는 감지 증폭기(SA1)가 선택된 스위치(SW1)를 통해 메모리 셀에 대해 쓰기 동작 또는 읽기 동작을 수행하는 데에 영향을 주지 않도록 정해질 수 있다. 예를 들어, 바이어스 전압들은 접지 전압(VSS)을 포함할 수 있다.
예시적으로, 비선택된 스위치들(SW2~SWi)은 전원 전압(VDD)보다 높은 쓰기 전압을 이용하여, 쓰기 드라이버(WD1)로부터 전달되는 쓰기 전압이 비선택된 비트 라인들(BL2~BLi) 또는 비선택된 소스 라인들(SL2~SLi)에 전달되는 것을 차단할 수 있다. 쓰기 전압을 이용함으로써, 비선택된 스위치들(SW2~SWi)은 누설이 발생하는 것을 방지할 수 있다.
읽기 및 쓰기 디코더(131)는 제1 내지 제i 스위치들(SW1~SWi)에 쓰기 드라이버(WD1) 및 감지 증폭기(SA1) 중 하나를 연결할 수 있다. 예를 들어, 쓰기 동작 시에, 읽기 및 쓰기 디코더(131)는 제1 내지 제i 스위치들(SW1~SWi)에 쓰기 드라이버(WD1)를 연결할 수 있다.
쓰기 드라이버(WD1)는 읽기 및 쓰기 디코더(131), 그리고 제1 내지 제i 스위치들(SW1~SWi) 중 선택된 스위치(SW1)를 통해, 선택된 비트 라인(BL1) 및 선택된 소스 라인(SL1)에 전압들을 인가할 수 있다. 예를 들어, 제1 상태의 메모리 셀을 제2 상태로 전환할 때, 쓰기 드라이버(WD1)는 선택된 비트 라인(BL1)에 쓰기 전압을 인가하고 선택된 소스 라인(SL1)에 접지 전압을 인가할 수 있다.
제2 상태의 메모리 셀을 제1 상태로 전환할 때, 쓰기 드라이버(WD1)는 선택된 소스 라인(SL1)에 쓰기 전압을 인가하고 선택된 비트 라인(BL1)에 접지 전압을 인가할 수 있다.
읽기 동작 시에, 읽기 및 쓰기 디코더(131)는 제1 내지 제i 스위치들(SW1~SWi)에 감지 증폭기(SA1)를 연결할 수 있다. 감지 증폭기(SA1)는 읽기 및 쓰기 디코더(131), 그리고 제1 내지 제i 스위치들(SW1~SWi) 중 선택된 스위치(SW1)를 통해, 선택된 비트 라인(BL1) 및 선택된 소스 라인(SL1)에 전압들을 인가할 수 있다.
읽기 및 쓰기 디코더(131)는 쓰기 드라이버(WD1)를 제1 내지 제i 스위치들(SW1~SWi)과 연결하는 쓰기 트랜지스터들(131a, 131b), 그리고 감지 증폭기(SA1)를 제1 내지 제i 스위치들(SW1~SWi)과 연결하는 읽기 트랜지스터들(131c, 131d)을 포함할 수 있다.
쓰기 트랜지스터들(131a, 131b)은 쓰기 신호(WR)에 응답하여 동작할 수 있다. 쓰기 신호(WR)가 활성화(예를 들어, 하이 레벨)될 때, 쓰기 트랜지스터들(131a, 131b)은 쓰기 드라이버(WD1)를 제1 내지 제i 스위치들(SW1~SWi)과 전기적으로 연결할 수 있다.
읽기 트랜지스터들(131c, 131d)은 읽기 신호(RD)에 응답하여 동작할 수 있다. 읽기 신호(RD)가 활성화(예를 들어, 하이 레벨)될 때, 읽기 트랜지스터들(131c, 131d)은 감지 증폭기(SA1)를 제1 내지 제i 스위치들(SW1~SWi)과 전기적으로 연결할 수 있다.
등화기(132)는 등화 신호(EQ)에 응답하여 동작한다. 등화기(132)는 읽기 및 쓰기 디코더(131)와 제1 내지 제i 스위치들(SW1~SWi) 사이의 노드들 또는 배선들의 전압들을 접지 전압(VSS)으로 등화할 수 있다. 등화기(132)는 등화 신호(EQ)에 응답하여 접지 전압(VSS)을 전달하는 등화 트랜지스터들(132a, 132b)을 포함할 수 있다.
예시적으로, 비트 라인 신호(BLA), 반전 비트 라인 신호(/BLA), 등화 신호(EQ), 쓰기 신호(WR), 그리고 읽기 신호(RD)는 제어 로직(160)에 의해 제어될 수 있다.
쓰기 동작이 수행되지 않을 때에, 제어 로직(160)은 비트 라인 신호(BLA)를 로우 레벨로 비활성화하고, 반전 비트 라인 신호(/BLA)를 하이 레벨로 비활성화할 수 있다. 쓰기 동작 시에 쓰기 전압(VWR)이 인가될 때에, 제어 로직(160)은 비트 라인 신호(BLA)를 하이 레벨로 활성화하고, 반전 비트 라인 신호(/BLA)를 로우 레벨로 활성화할 수 있다.
쓰기 동작 시에 쓰기 전압(VWR)이 인가되기 전에, 제어 로직(160)은 등화 신호(EQ)를 하이 레벨로 제어하여 등화를 수행할 수 있다. 예를 들어, 제어 로직(160)은 등화가 완료된 후에, 등화 신호(EQ)를 로우 레벨로 비활성화하고, 그리고 비트 라인 신호(BLA) 및 반전 비트 라인 신호(/BLA)를 활성화할 수 있다.
도 5는 본 발명의 실시 예에 따른 스위치(예를 들어, SW1)를 보여준다. 도 4 및 도 5를 참조하면, 스위치(SW1)는 제1 내지 제6 트랜지스터들(T1~T6), 그리고 제1 및 제2 전송 게이트들(G1~G2)을 포함할 수 있다.
제1 전송 게이트(G1)는 비트 라인(BL1)에 연결되는 제1단, 읽기 및 쓰기 디코더(131)에 연결되는 제2단, 비트 라인 신호(BLA)가 전달되는 제1 게이트, 그리고 제1 노드(N1)에 연결되는 제2 게이트를 포함할 수 있다. 제1 전송 게이트(G1)는 제1 게이트를 갖는 NMOS 트랜지스터와 제2 게이트를 갖는 PMOS 트랜지스터가 병렬 연결된 구조를 가질 수 있다.
스위치(SW1)가 선택된 때에, 제1 전송 게이트(G1)는 읽기 및 쓰기 디코더(131)를 비트 라인(BL1)과 전기적으로 연결할 수 있다. 즉, 제1 전송 게이트(G1)는 쓰기 드라이버(WD1) 또는 감지 증폭기(SA1)로부터 전달되는 전압을 비트 라인(BL1)에 전달할 수 있다.
제2 전송 게이트(G2)는 소스 라인(SL1)에 연결되는 제1단, 읽기 및 쓰기 디코더(131)에 연결되는 제2단, 비트 라인 신호(BLA)가 전달되는 제1 게이트, 그리고 제2 노드(N2)에 연결되는 제2 게이트를 포함할 수 있다. 제2 전송 게이트(G2)는 제1 게이트를 갖는 NMOS 트랜지스터와 제2 게이트를 갖는 PMOS 트랜지스터가 병렬 연결된 구조를 가질 수 있다.
스위치(SW1)가 선택된 때에, 제2 전송 게이트(G2)는 읽기 및 쓰기 디코더(131)를 소스 라인(SL1)과 전기적으로 연결할 수 있다. 즉, 제1 전송 게이트(G1)는 쓰기 드라이버(WD1) 또는 감지 증폭기(SA1)로부터 전달되는 전압을 소스 라인(SL1)에 전달할 수 있다.
제1 트랜지스터(T1)는 비트 라인(BL1)에 연결되는 제1단, 접지 전압(VSS)이 인가되는 접지 노드에 연결되는 제2단, 그리고 반전 비트 라인 신호(/BLA)가 전달되는 게이트를 포함할 수 있다. 제1 트랜지스터(T1)는 스위치(SW1)가 비선택된 때에 비트 라인(BL1)에 바이어스 전압, 예를 들어 접지 전압(VSS)을 인가할 수 있다.
제2 트랜지스터(T2)는 읽기 및 쓰기 디코더(131)에 연결되는 제1단, 제1 노드(N1)에 연결되는 제2단, 그리고 비트 라인(BL1)에 연결되는 게이트를 포함할 수 있다. 스위치(SW1)가 비선택된 때에, 제2 트랜지스터(T2)는 제1 전송 게이트(G1)의 게이트, 예를 들어, PMOS 게이트에 쓰기 드라이버(WD1) 또는 감지 증폭기(SA1)로부터 전달되는 전압을 전달할 수 있다.
제3 트랜지스터(T3)는 접지 전압(VSS)이 공급되는 접지 노드에 연결되는 제1단, 제1 노드(N1)에 연결되는 제2단, 그리고 비트 라인(BL1)에 연결되는 게이트를 포함할 수 있다. 스위치(SW1)가 선택된 때에, 제3 트랜지스터(T3)는 접지 전압(VSS)을 제1 노드(N1)에 전달할 수 있다.
제4 트랜지스터(T4)는 소스 라인(SL1)에 연결되는 제1단, 접지 전압(VSS)이 인가되는 접지 노드에 연결되는 제2단, 그리고 반전 비트 라인 신호(/BLA)가 전달되는 게이트를 포함할 수 있다. 제4 트랜지스터(T4)는 스위치(SW1)가 비선택된 때에 소스 라인(SL1)에 바이어스 전압, 예를 들어 접지 전압(VSS)을 인가할 수 있다.
제5 트랜지스터(T5)는 읽기 및 쓰기 디코더(131)에 연결되는 제1단, 제2 노드(N2)에 연결되는 제2단, 그리고 소스 라인(SL1)에 연결되는 게이트를 포함할 수 있다. 제5 트랜지스터(T5)는 스위치(SW1)가 비선택된 때에, 제2 전송 게이트(G2)의 게이트, 예를 들어, PMOS 게이트에 쓰기 드라이버(WD1) 또는 감지 증폭기(SA1)로부터 전달되는 전압을 전달할 수 있다.
제6 트랜지스터(T6)는 접지 전압(VSS)이 공급되는 접지 노드에 연결되는 제1단, 제2 노드(N2)에 연결되는 제2단, 그리고 소스 라인(SL1)에 연결되는 게이트를 포함할 수 있다. 스위치(SW1)가 선택된 때에, 제6 트랜지스터(T6)는 접지 전압(VSS)을 제2 노드(N2)에 전달할 수 있다.
도 6은 스위치(SW1)가 선택된 때에 스위치(SW1)에 인가되는 전압들의 예를 보여준다. 도 4 및 도 6을 참조하면, 비트 라인 신호(BLA)는 하이 레벨, 즉 전원 전압(VDD)일 수 있다. 반전 비트 라인 신호(/BLA)는 로우 레벨, 즉 접지 전압(VSS)일 수 있다.
반전 비트 라인 신호(/BLA)에 따라, 제1 및 제4 트랜지스터들(T1, T4)은 턴-오프 된다. 비트 라인 신호(BLA)에 따라, 제3 및 제6 트랜지스터들(T3, T6)이 턴-온 된다. 제3 트랜지스터(T3)는 접지 전압(VSS)을 제1 노드(N1)를 통해 제1 전송 게이트(G1)의 제2 게이트, 즉 PMOS 게이트에 전달할 수 있다. 제6 트랜지스터(T6)는 접지 전압(VSS)을 제2 노드(N2)를 통해 제2 전송 게이트(G2)의 제2 게이트, 즉 PMOS 게이트에 전달할 수 있다.
하이 레벨을 갖는 비트 라인 신호(BLA) 및 제1 노드(N1)의 접지 전압(VSS)으로 인해, 제1 전송 게이트(G1)는 턴-온 될 수 있다. 하이 레벨을 갖는 비트 라인 신호(BLA) 및 제2 노드(N2)의 접지 전압(VSS)으로 인해, 제2 전송 게이트(G2)는 턴-온 될 수 있다. 즉, 제1 및 제2 전송 게이트들(G1, G2)은 쓰기 드라이버(WD1)로부터 전달되는 전압들을 비트 라인(BL1) 및 소스 라인(SL1)에 각각 전달할 수 있다.
예시적으로, 쓰기 드라이버(WD1)는 스위치(SW1)에 연결된 메모리 셀을 제1 상태로부터 제2 상태로 전환할 수 있다. 쓰기 드라이버(WD1)는 제1 전송 게이트(G1)를 통해 비트 라인(BL1)에 쓰기 전압(VWR)을 인가하고, 제2 전송 게이트(G2)를 통해 소스 라인(SL1)에 접지 전압(VSS)을 인가할 수 있다.
쓰기 전압(VWR)으로 인해, 제2 트랜지스터(T2)는 턴-오프 될 수 있다. 즉, 쓰기 전압(VWR)과 제1 노드(N1)의 전압은 서로 영향을 주지 않을 수 있다. 접지 전압(VSS)으로 인해, 제5 트랜지스터(T5)는 턴-온될 수 있다.
상술된 바와 같이, 쓰기 동작 시에 스위치(SW1)가 선택된 때에, 쓰기 드라이버(WD1)가 메모리 셀을 제1 상태로부터 제2 상태로 변환할 때에, 비트 라인(BL1)에 쓰기 전압(VWR)이 공급되고 소스 라인(SL1)에 접지 전압(VSS)이 공급될 수 있다.
쓰기 드라이버(WD1)가 메모리 셀을 제2 상태로부터 제1 상태로 변환할 때, 소스 라인(SL1)에 쓰기 전압(VWR)이 인가되고 비트 라인(BL1)에 접지 전압(VSS)이 인가될 수 있다. 도 6에 도시된 예와 비교하면, 제2 트랜지스터(T2)는 턴-온 되고 제5 트랜지스터(T5)는 턴-오프 될 수 있다.
도 7은 스위치(SW1)가 선택된 때에 스위치(SW1)에 인가되는 전압들의 예를 보여준다. 도 4 및 도 7을 참조하면, 비트 라인 신호(BLA)는 로우 레벨, 즉 접지 전압(VSS)일 수 있다. 반전 비트 라인 신호(/BLA)는 하이 레벨, 즉 전원 전압(VDD)일 수 있다.
반전 비트 라인 신호(/BLA)로 인해, 제1 및 제4 트랜지스터들(T1, T4)은 턴-온 된다. 제1 및 제4 트랜지스터들(T1, T4)은 각각 비트 라인(BL1) 및 소스 라인(SL1)에 접지 전압(VSS)을 전달할 수 있다. 비트 라인 신호(BLA)로 인해, 제3 및 제6 트랜지스터들(T3, T6)은 턴-오프 된다.
비트 라인(BL1)의 접지 전압(VSS)으로 인해, 제2 트랜지스터(T2)는 턴-온 된다. 제2 트랜지스터(T2)는 쓰기 전압(VWR)을 제1 노드(N1)를 통해 제1 전송 게이트(G1)의 제2 게이트, 즉 PMOS 게이트에 전달할 수 있다. 비트 라인 신호(BLA) 및 제1 노드(N1)의 쓰기 전압(VWR)으로 인해, 제1 전송 게이트(G1)는 턴-오프 된다.
소스 라인(SL1)의 접지 전압(VSS)으로 인해, 제5 트랜지스터(T5)는 턴-온 된다. 제5 트랜지스터(T5)는 접지 전압(VSS)을 제2 노드(N2)를 통해 제2 전송 게이트(G2)의 제2 게이트, 즉 PMOS 게이트에 전달할 수 있다. 비트 라인 신호(BLA) 및 제2 노드(N2)의 접지 전압(VSS)으로 인해, 제2 전송 게이트(G2)의 NMOS 트랜지스터는 턴-오프 되고 PMOS 트랜지스터는 턴-온 된다.
제2 전송 게이트(G2)가 부분적으로 턴-온 되어도, 제2 전송 게이트(G2)는 접지 전압(VSS)을 전달한다. 따라서, 제2 전송 게이트(G2)가 부분적으로 턴-온 되는 것은 소스 라인(SL1)을 접지 전압(VSS)으로 바이어스하는 것에 영향을 주지 않는다.
상술된 바와 같이, 쓰기 동작 시에 스위치(SW1)가 비선택된 때에, 쓰기 드라이버(WD1)가 메모리 셀을 제1 상태로부터 제2 상태로 변환할 때에, 제1 전송 게이트(G1)는 비트 라인(BL1)에 쓰기 전압이 전달되는 것을 차단할 수 있다.
통상으로, 전송 게이트의 PMOS 트랜지스터를 턴-오프 하는 데에 전원 전압(VDD)이 사용된다. PMOS 트랜지스터의 게이트에 전원 전압(VDD)이 인가되고, PMOS 트랜지스터의 일단에 전원 전압(VDD)보다 높은 쓰기 전압(VWR)이 인가되면, PMOS 트랜지스터가 턴-온 될 수 있다. 이로 인해, 비선택된 비트 라인으로 전류가 흐르고, 쓰기 에러가 발생하거나, 전력 소비가 증가하거나, 쓰기 전압(VWR)이 낮아질 수 있다.
본 발명의 실시 예에 따른 스위치(SW1)는 제1 전송 게이트(G1)의 PMOS 트랜지스터를 턴-오프 하는 데에 쓰기 전압(VWR)을 이용한다. 따라서, 제1 전송 게이트(G1)의 PMOS 트랜지스터가 턴-온 되는 것이 방지된다.
쓰기 드라이버(WD1)가 메모리 셀을 제2 상태로부터 제1 상태로 변환할 때, 제1 전송 게이트(G1)의 제2 게이트, 즉 PMOS 게이트에 접지 전압(VSS)이 인가되고, 그리고 제2 전송 게이트(G2)의 제2 게이트, 즉 PMOS 게이트에 쓰기 전압(VWR)이 인가될 수 있다. 도 7에 도시된 예와 비교하면, 제1 전송 게이트(G1)는 부분적으로 턴-온 되고 제2 전송 게이트(G2)는 턴-오프 될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1, 도 4, 도 5 및 도 8을 참조하면, S110 단계에서, 메모리 장치(100)의 스위치(예를 들어, SW1)는 전송 게이트(예를 들어, G1 또는 G2)를 전원 전압(VDD) 및 접지 전압(VSS)으로 바이어스 함으로써, 선택된 라인(예를 들어, BL1 또는 SL1)에 쓰기 전압(VWR)을 전달할 수 있다.
S120 단계에서, 메모리 장치(100)의 스위치(SW1)는 전송 게이트(G1 또는 G2)를 쓰기 전압(VWR) 및 접지 전압(VSS)으로 바이어스 함으로써, 비선택된 라인(예를 들어, BL2 또는 SL2)에 쓰기 전압(VWR)이 전달되는 것을 차단할 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 메모리 장치(100)의 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, "블록"의 용어를 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. "블록"은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, "블록"은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 행 디코더
130: 열 디코더
140: 쓰기 및 감지 블록
WD1~WDk: 쓰기 드라이버들
SA1~SAk: 감지 증폭기들
150: 데이터 버퍼
160: 제어 로직

Claims (10)

  1. 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀 어레이와 연결되는 행 디코더;
    비트 라인들 및 소스 라인들을 통해 상기 메모리 셀 어레이와 연결되는 열 디코더; 그리고
    쓰기 동작 시에 쓰기 전압을 출력하는 쓰기 드라이버를 포함하고,
    상기 열 디코더는 스위치들을 포함하고, 상기 스위치들 각각은 상기 비트 라인들 중 대응하는 비트 라인 및 상기 소스 라인들 중 대응하는 소스 라인에 연결되고,
    상기 쓰기 동작 시에, 상기 스위치들 중 선택된 스위치는 상기 비트 라인들 중 선택된 비트 라인에 상기 쓰기 전압을 전달하고, 그리고 상기 스위치들 중 비선택된 스위치는 상기 비트 라인들 중 비선택된 비트 라인과 상기 쓰기 드라이버를 상기 쓰기 전압을 이용하여 전기적으로 차단하는 메모리 장치.
  2. 제1항에 있어서,
    상기 스위치들 각각은:
    접지 노드에 연결되는 제1단, 반전 비트 라인 신호가 전달되는 게이트, 그리고 상기 대응하는 비트 라인에 연결되는 제2단을 갖는 제1 트랜지스터;
    제1 노드에 연결되는 제1단, 상기 대응하는 비트 라인에 연결되는 게이트, 그리고 상기 쓰기 드라이버에 연결되는 제2단을 갖는 제2 트랜지스터;
    상기 접지 노드와 상기 제1 노드의 사이에 연결되고, 비트 라인 신호에 의해 제어되는 제3 트랜지스터; 그리고
    상기 제1 트랜지스터의 상기 제2단과 상기 쓰기 드라이버의 사이에 연결되고, 상기 비트 라인 신호 및 상기 제1 노드의 전압에 의해 제어되는 제1 전송 게이트를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 스위치들 각각은:
    상기 접지 노드에 연결되는 제1단, 상기 반전 비트 라인 신호가 전달되는 게이트, 그리고 상기 대응하는 소스 라인에 연결되는 제2단을 갖는 제4 트랜지스터;
    제2 노드에 연결되는 제1단, 상기 대응하는 소스 라인에 연결되는 게이트, 그리고 상기 쓰기 드라이버에 연결되는 제2단을 갖는 제5 트랜지스터;
    상기 접지 노드와 상기 제2 노드의 사이에 연결되고, 상기 비트 라인 신호에 의해 제어되는 제6 트랜지스터; 그리고
    상기 제4 트랜지스터의 상기 제2단과 상기 쓰기 드라이버의 사이에 연결되고, 상기 비트 라인 신호 및 상기 제2 노드의 전압에 의해 제어되는 제2 전송 게이트를 더 포함하는 메모리 장치.
  4. 제1항에 있어서,
    상기 스위치들 각각은 상기 대응하는 비트 라인과 상기 쓰기 드라이버의 사이에 연결되는 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하고,
    상기 쓰기 동작 시에, 상기 선택된 스위치의 상기 NMOS 트랜지스터의 게이트에 전원 전압이 전달되고, 그리고 상기 선택된 스위치의 상기 PMOS 트랜지스터의 게이트에 접지 전압이 전달되는 메모리 장치.
  5. 제4항에 있어서,
    상기 쓰기 전압은 상기 전원 전압보다 높은 메모리 장치.
  6. 제1항에 있어서,
    상기 스위치들 각각은 상기 대응하는 비트 라인과 상기 쓰기 드라이버의 사이에 연결되는 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하고,
    상기 쓰기 동작 시에, 상기 비선택된 스위치의 상기 NMOS 트랜지스터의 게이트에 접지 전압이 전달되고, 그리고 상기 비선택된 스위치의 상기 PMOS 트랜지스터의 게이트에 상기 쓰기 전압이 전달되는 메모리 장치.
  7. 제1항에 있어서,
    읽기 동작 시에 읽기 전압을 출력하는 감지 증폭기를 더 포함하고,
    상기 열 디코더는 상기 쓰기 동작 시에 상기 스위치들을 상기 쓰기 드라이버와 연결하고, 그리고 상기 읽기 동작 시에 상기 스위치들을 상기 감지 증폭기와 연결하는 읽기 및 쓰기 디코더를 더 포함하는 메모리 장치.
  8. 제1항에 있어서,
    상기 열 디코더는 등화 신호에 응답하여, 상기 스위치들과 상기 쓰기 드라이버 사이의 배선들을 접지 전압으로 등화하는 등화기를 더 포함하는 메모리 장치.
  9. 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀 어레이와 연결되는 행 디코더;
    비트 라인들 및 소스 라인들을 통해 상기 메모리 셀 어레이와 연결되는 열 디코더;
    쓰기 동작 시에 쓰기 전압을 출력하는 쓰기 드라이버; 그리고
    읽기 동작 시에 읽기 전압을 출력하는 감지 증폭기를 포함하고,
    상기 열 디코더는:
    상기 비트 라인들 및 상기 소스 라인들에 연결되는 스위치들을 포함하고, 상기 스위치들 각각은 상기 비트 라인들 중 대응하는 비트 라인 및 상기 소스 라인들 중 대응하는 소스 라인에 연결되고; 그리고
    상기 쓰기 동작 시에 상기 비트 라인들 및 상기 소스 라인들을 상기 쓰기 드라이버와 연결하고, 그리고 상기 읽기 동작 시에 상기 비트 라인들 및 상기 소스 라인들을 상기 감지 증폭기와 연결하는 읽기 및 쓰기 디코더를 포함하고,
    상기 스위치들 각각은 상기 대응하는 비트 라인과 상기 읽기 및 쓰기 디코더를 연결하는 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터를 포함하고,
    상기 쓰기 동작 시에, 상기 스위치들 중 선택된 스위치에서, 상기 제1 NMOS 트랜지스터의 게이트에 전원 전압이 인가되고, 그리고 상기 제1 PMOS 트랜지스터의 게이트에 접지 전압이 인가되고,
    상기 쓰기 동작 시에, 상기 스위치들 중 비선택된 스위치에서, 상기 제1 NMOS 트랜지스터의 상기 게이트에 상기 접지 전압이 인가되고, 그리고 상기 제1 PMOS 트랜지스터의 상기 게이트에 상기 쓰기 전압이 인가되는 메모리 장치.
  10. 워드 라인들, 비트 라인들 및 소스 라인들에 연결된 메모리 셀들을 포함하는 메모리 장치의 동작 방법에 있어서:
    상기 비트 라인들 중 선택된 비트 라인에 연결된 제1 전송 게이트에 전원 전압 및 접지 전압을 바이어스하여 쓰기 전압을 상기 선택된 비트 라인에 전달하는 단계; 그리고
    상기 비트 라인들 중 비선택된 비트 라인에 연결된 제2 전송 게이트에 상기 쓰기 전압 및 상기 접지 전압을 바이어스하여 상기 쓰기 전압이 상기 비선택된 비트 라인에 전달되는 것을 차단하는 단계를 포함하는 동작 방법.
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