JP6461422B2 - 半導体記憶装置 - Google Patents

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Description

関連出願の相互参照
本国際出願は、その全体が参照により本明細書に組み込まれる、２０１５年９月９日に出願された米国仮出願第６２／２１６，１７９号の優先権の利益を主張する。
本発明の実施形態は、半導体記憶装置に関する。
ＭＲＡＭ（Magnetic Random Access Memory）は、メモリセルとして磁気抵抗効果を有するＭＴＪ（Magnetic Tunnel Junction）素子を用いる。ＭＲＡＭは、高速動作、大容量、および不揮発性を特徴とし、次世代メモリ装置として注目されている。
第１実施形態に係る半導体記憶装置における半導体チップを示すブロック図。 第１実施形態に係る半導体記憶装置におけるバンクを示すブロック図。 第１実施形態に係る半導体記憶装置における可変抵抗素子の構成例を示す断面図。 第１実施形態に係る半導体記憶装置における可変抵抗素子の書き込み動作を説明するための図であり、平行状態における可変抵抗素子の断面図を示す図。 第１実施形態に係る半導体記憶装置における可変抵抗素子の書き込み動作を説明するための図であり、反平行状態における可変抵抗素子の断面図を示す図。 第１実施形態に係る半導体記憶装置の電圧生成回路を示す回路図。 第１実施形態に係る半導体記憶装置のディストリビュータを示す回路図。 第１実施形態に係る半導体記憶装置における読み出し動作のバンクインターリーブの電圧波形を示す図。 比較例に係る半導体記憶装置における読み出し動作のバンクインターリーブの電圧波形を示す図。 第２実施形態に係る半導体記憶装置のディストリビュータを示す回路図。 第２実施形態に係る半導体記憶装置におけるロウアドレスと、クランプ電圧Ｖｃおよび参照電圧Ｖｒの最適値および実際値との関係を示すグラフ。 比較例に係る半導体記憶装置におけるロウアドレスと、クランプ電圧Ｖｃおよび参照電圧Ｖｒの最適値および実際値との関係を示すグラフ。
実施形態によれば、半導体記憶装置は、半導体記憶装置は、第１バンクおよび第２バンクを具備する。前記第１バンクおよび前記第２バンクはそれぞれ、可変抵抗素子を有するメモリセルと、参照セルと、前記メモリセルに電気的に接続される第１入力端子および前記参照セルに電気的に接続される第２入力端子を有するセンスアンプと、前記メモリセルと前記センスアンプの前記第１入力端子とを電気的に接続する第１トランジスタと、を含む。前記第１バンクの前記第１トランジスタのゲートおよび前記第２バンクの前記第１トランジスタのゲートには、独立して電圧が供給される。
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
＜第１実施形態＞
以下に図１乃至図７を用いて、第１実施形態に係る半導体記憶装置について説明する。
第１実施形態では、バンクＢＫ０に対してディストリビュータ１６０＿０が設けられ、バンクＢＫ１に対してディストリビュータ１６０＿１が設けられ、参照電圧線１９２およびクランプ電圧線１９１がバンクＢＫ０，ＢＫ１間で分離独立している。これにより、バンクインターリーブに伴う参照電圧線１９２およびクランプ電圧線１９１の揺れを抑えることができ、誤センスを防ぐことができる。以下に、第１実施形態について詳説する。
［第１実施形態における半導体チップの構成例および動作例］
ここでは、可変抵抗素子として磁気抵抗効果素子（ＭＴＪ素子）を用いてデータを記憶するＭＲＡＭを例に説明するが、これに限らない。本実施形態は、可変抵抗素子の抵抗差を電流差または電圧差に変換してセンスするメモリ全般に適用可能である。なお、以下の説明において、特に限定しない限り、「接続」は直接接続することだけではなく、任意の素子を介して接続することも含む。また、トランジスタの一端はソースまたはドレインの一方を示し、他端はソースまたはドレインの他方を示す。
図１は、第１実施形態に係る半導体記憶装置における半導体チップ１００を示すブロック図である。
図１に示すように、半導体チップ１００は、複数のバンクＢＫ０−ＢＫ３、アドレスバッファ１２０、コマンドデコーダ１３０、Ｉ／Ｏバッファ１４０、電圧生成回路（ＢＧＲ：Band Gap Reference）１５０、および複数のディストリビュータ１６０＿０−１６０＿３を備える。
バンクＢＫ０−ＢＫ３のそれぞれは、メモリセルアレイ１０、センスアンプ２０、ライトドライバ３０、カラムデコーダ４０、およびロウデコーダ５０を含む。ここで、バンクＢＫとは、外部（図示せぬコントローラ）から選択可能な最大の活性化ユニットである。
アドレスバッファ１２０は、コントローラからのアドレス（バンクアドレス、ロウアドレス、カラムアドレス）を各バンクＢＫ０−ＢＫ３に供給する。
コマンドデコーダ１３０は、コントローラからのクロックイネーブル反転信号ｂＣＫＥ、チップセレクト反転信号ｂＣＳ、クロック信号ＣＬＫ、およびクロック反転信号ｂＣＬＫを各バンクＢＫ０−ＢＫ３に供給する。
Ｉ／Ｏバッファ１４０は、コントローラからのデータＤＱをＧＩＯバス１７０を介して各バンクＢＫ０−ＢＫ３に転送する。
電圧生成回路１５０は、温度に応じたクランプ電圧Ｖｃ＿ｓｂおよび参照電圧Ｖｒ＿ｓｂを生成する。そして、電圧生成回路１５０は、クランプ電圧Ｖｃ＿ｓｂをクランプ電圧線１８１を介して各ディストリビュータ１６０＿０−１６０＿３に供給する。また、電圧生成回路１５０は、参照電圧Ｖｒ＿ｓｂを参照電圧線１８２を介して各ディストリビュータ１６０＿０−１６０＿３に供給する。
ディストリビュータ１６０＿０−１６０＿３のそれぞれは、電圧生成回路１５０からのクランプ電圧Ｖｃ＿ｓｂに基づいて、安定したクランプ電圧Ｖｃをクランプ電圧線１９１＿０−１９１＿３を介してバンクＢＫ０−ＢＫ３のそれぞれに供給する。また、ディストリビュータ１６０＿０−１６０＿３のそれぞれは、電圧生成回路１５０からの参照電圧Ｖｒ＿ｓｂに基づいて、安定した参照電圧Ｖｒを参照電圧線１９２＿０−１９２＿３のそれぞれを介してバンクＢＫ０−ＢＫ３のそれぞれに供給する。すなわち、バンクＢＫ０−ＢＫ３のそれぞれには、クランプ電圧Ｖｃおよび参照電圧Ｖｒが分離独立して供給される。
［第１実施形態におけるバンクの構成例および動作例］
図２は、第１実施形態に係る半導体記憶装置におけるバンクＢＫ０を示すブロック図である。なお、バンクＢＫ１−３の構成は、バンクＢＫ０と同様であるため、説明を省略する。
図２に示すように、バンクＢＫ０は、メモリセルアレイ１０、複数のセンスアンプ２０＜０＞−２０＜Ｎ＞、複数のライトドライバ３０＜０＞−３０＜Ｎ＞、カラムデコーダ４０、およびロウデコーダ５０を含む。
メモリセルアレイ１０には、複数のビット線ＢＬ＜０＞−ＢＬ＜Ｎ＞、複数のソース線ＳＬ＜０＞−ＳＬ＜Ｎ＞、複数のワード線ＷＬ＜０＞−ＷＬ＜Ｎ＞、複数のメモリセルＭＣ、および複数の参照抵抗Ｒｒｅｆ＜０＞−Ｒｒｅｆ＜Ｎ＞が配置される。なお、Ｎは、０，１，２，…，Ｎを示す。また、以下の説明において特に区別しない場合、上記各要素を単にビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、センスアンプ２０、ライトドライバ３０、および参照抵抗Ｒｒｅｆと表記する。
各メモリセルＭＣは、ビット線ＢＬ＜０＞−ＢＬ＜Ｎ＞およびソース線ＳＬ＜０＞−ＳＬ＜Ｎ＞と、ワード線ＷＬ＜０＞−ＷＬ＜Ｎ＞とが交差する各位置に配置される。すなわち、複数のメモリセルＭＣは、行列状に配置される。
メモリセルＭＣは、例えば、可変抵抗素子ＲＥおよび選択トランジスタＳＴを含む。可変抵抗素子ＲＥの一端はビット線ＢＬに電気的に接続され、他端は選択トランジスタＳＴの一端に電気的に接続される。選択トランジスタＳＴの他端は、ソース線ＳＬに電気的に接続される。選択トランジスタＳＴのゲートは、ワード線ＷＬに電気的に接続される。メモリセルＭＣは、選択トランジスタＳＴがワード線ＷＬによってオンされることにより選択される。
可変抵抗素子ＲＥは、電流（あるいは電圧）を加えることにより、抵抗値が変化する素子である。可変抵抗素子ＲＥは、例えば、ＭＴＪ素子以外に、相変化素子、または強誘電体素子などを含む。
図３Ａは、第１実施形態に係る半導体記憶装置における可変抵抗素子ＲＥの構成例を示す断面図である。ここでは、可変抵抗素子ＲＥとして、主に記憶層１２、トンネルバリア層１３、および参照層１４について示す。
図３Ａに示すように、可変抵抗素子ＲＥは、積層体を含む。積層体は、記憶層１２と、トンネルバリア層１３と、参照層１４とを含む。トンネルバリア層１３は、記憶層１２と参照層１４との間に設けられる。
記憶層１２は、磁化方向が可変の強磁性層であり、垂直磁気異方性を有する。ここで、垂直磁気異方性とは、磁化方向が膜面（上面／下面）に対して垂直またはほぼ垂直となることを示す。また、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。
トンネルバリア層１３は、記憶層１２上に設けられる。トンネルバリア層１３は、非磁性層であり、例えばＭｇＯで構成される。
参照層１４は、トンネルバリア層１３上に設けられる。参照層１４は、磁化方向が不変の強磁性層であり、垂直磁気異方性を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層１４は、記憶層１２よりも磁化方向の反転エネルギーバリアが大きい。
図３Ｂは、第１実施形態に係る半導体記憶装置における可変抵抗素子ＲＥの書き込み動作を説明するための図であり、平行状態（Ｐ状態）における可変抵抗素子ＲＥの断面図を示す図である。図３Ｃは、第１実施形態に係る半導体記憶装置における可変抵抗素子ＲＥの書き込み動作を説明するための図であり、反平行状態（ＡＰ状態）における可変抵抗素子ＲＥの断面図を示す図である。
可変抵抗素子ＲＥは、例えばスピン注入型の磁気抵抗効果素子である。したがって、可変抵抗素子ＲＥにデータを書き込む場合、または可変抵抗素子ＲＥからデータを読み出す場合、可変抵抗素子ＲＥには膜面に垂直な方向において双方向に電流が流れる。
より具体的には、可変抵抗素子ＲＥへのデータの書き込みは、以下のように行われる。
図３Ｂに示すように、記憶層１２から参照層１４へ電流が流れる場合、すなわち、参照層１４から記憶層１２へ向かう電子が供給される場合、参照層１４の磁化方向と同じ方向にスピン偏極された電子が記憶層１２に注入される。この場合、記憶層１２の磁化方向は、参照層１４の磁化方向と同じ方向に揃えられる。これにより、参照層１４の磁化方向と記憶層１２の磁化方向とが、平行配列となる。この平行状態のとき、可変抵抗素子ＲＥの抵抗値は最も小さくなる。この場合を例えば“０”データと規定する。
一方、図３Ｃに示すように、参照層１４から記憶層１２へ電流が流れる場合、すなわち、記憶層１２から参照層１４へ向かう電子が供給される場合、電子は参照層１４により反射される。これにより、参照層１４の磁化方向と反対方向にスピン偏極された電子が記憶層１２に注入される。この場合、記憶層１２の磁化方向は、参照層１４の磁化方向と反対方向に揃えられる。これにより、参照層１４の磁化方向と記憶層１２磁化方向とが、反平行配列となる。この反平行状態のとき、可変抵抗素子ＲＥの抵抗値は最も大きくなる。この場合を例えば“１”データと規定する。
また、可変抵抗素子ＲＥからのデータの読み出しは、以下のように行われる。
可変抵抗素子ＲＥに、読み出し電流が供給される。この読み出し電流は、記憶層１２の磁化方向が反転しない値（書き込み電流よりも小さい値）に設定される。この時の可変抵抗素子ＲＥの抵抗値の変化を検出することにより、上記“０”データおよび“１”データを読み出すことができる。
再度、図２に示すように、ソース線ＳＬ＜０＞−ＳＬ＜Ｎ＞の一端はそれぞれ、トランジスタＭ５＜０＞−Ｍ５＜Ｎ＞のそれぞれを介して接地電圧に電気的に接続される。トランジスタＭ５＜０＞−Ｍ５＜Ｎ＞のゲートには、信号ＲＤＳＩＮＫが供給される。
ビット線ＢＬ＜０＞−ＢＬ＜Ｎ＞の一端はそれぞれ、クランプトランジスタＭ２＜０＞−Ｍ２＜Ｎ＞のそれぞれおよびリードイネーブルトランジスタＭ１＜０＞−Ｍ１＜Ｎ＞のそれぞれを介して、センスアンプ２０＜０＞−２０＜Ｎ＞の第１入力端子のそれぞれに電気的に接続される。リードイネーブルトランジスタＭ１＜０＞−Ｍ１＜Ｎ＞のそれぞれとクランプトランジスタＭ２＜０＞−Ｍ２＜Ｎ＞のそれぞれとは、電流経路を直列に形成する。
参照抵抗Ｒｒｅｆ＜０＞−Ｒｒｅｆ＜Ｎ＞はそれぞれ、“１”データと“０”データとの中間の参照信号（参照電流）を生成する。参照抵抗Ｒｒｅｆ＜０＞−Ｒｒｅｆ＜Ｎ＞はそれぞれ、参照トランジスタＭ４＜０＞−Ｍ４＜Ｎ＞のそれぞれおよびリードイネーブルトランジスタＭ３＜０＞−Ｍ３＜Ｎ＞のそれぞれを介して、センスアンプ２０＜０＞−２０＜Ｎ＞の第２入力端子のそれぞれに電気的に接続される。リードイネーブルトランジスタＭ３＜０＞−Ｍ３＜Ｎ＞のそれぞれと参照トランジスタＭ４＜０＞−Ｍ４＜Ｎ＞のそれぞれとは、電流経路を直列に形成する。
なお、参照抵抗Ｒｒｅｆは、固定抵抗に限らず、“１”データおよび“０”データを有する参照セルであってもよい。また、センスアンプ２０は、電流検知型であっても、電圧検知型であってもよい。
センスアンプ２０＜０＞−２０＜Ｎ＞の出力端子のそれぞれは、カラム選択トランジスタＭ６＜０＞−Ｍ６＜Ｎ＞のそれぞれを介して、ＧＩＯバス１７０に電気的に接続される。
ワード線ドライバ３０＜０＞−３０＜Ｎ＞のそれぞれは、ビット線ＢＬ＜０＞−ＢＬ＜Ｎ＞のそれぞれとソース線ＳＬ＜０＞−ＳＬ＜Ｎ＞のそれぞれとの間に設けられ、電気的に接続される。
ワード線ＷＬ＜０＞−ＷＬ＜Ｎ＞には、ロウデコーダ５０から電圧が供給される。カラム選択トランジスタＭ６＜０＞−Ｍ６＜Ｎ＞のゲートにはそれぞれ、カラムデコーダ４０からカラム選択信号ＣＳＬ＜０＞−ＣＳＬ＜Ｎ＞がそれぞれ供給される。
リードイネーブルトランジスタＭ１＜０＞−Ｍ１＜Ｎ＞，Ｍ３＜０＞−Ｍ３＜Ｎ＞のゲートには、図示せぬＲＥＮ制御回路によってリードイネーブル信号ＲＥＮ＿０が供給される。
クランプトランジスタＭ２＜０＞−Ｍ２＜Ｎ＞のゲートにはそれぞれ、ディストリビュータ１６０＿０（クランプ電圧用ディストリビュータ１６１）からクランプ電圧線１９２を介して、クランプ電圧Ｖｃが供給される。また、参照トランジスタＭ４＜０＞−Ｍ４＜Ｎ＞のゲートにはそれぞれ、ディストリビュータ１６０＿０（参照電圧用ディストリビュータ１６２）からクランプ電圧線１９２を介して、クランプ電圧Ｖｃが供給される。
読み出し動作において、ロウデコーダ５０は、ロウアドレスに応じてワード線ＷＬ＜０＞−ＷＬ＜Ｎ＞のいずれかを選択する。その後、センスアンプ２０＜０＞−２０＜Ｎ＞が活性化され、セルデータが読み出される（センスされる）。読み出されたデータは、図示せぬラッチに記憶される。カラムデコーダ４０は、カラムアドレスに応じて信号ＣＳＬ＜０＞−ＣＳＬ＜Ｎ＞のいずれかを供給して、センスアンプ２０＜０＞−２０＜Ｎ＞のいずれかを選択する。そして、選択されたセンスアンプ２０＜０＞−２０＜Ｎ＞（ラッチ）のデータがＧＩＯバス１７０に読み出される。
書き込み動作において、カラムアドレスに応じてライトドライバ３０＜０＞−３０＜Ｎ＞のいずれかが選択される。ＧＩＯバス１７０のデータは、選択されたライトドライバ３０＜０＞−３０＜Ｎ＞に転送され、ライトドライバ３０＜０＞−３０＜Ｎ＞はそのデータをメモリセルＭＣに書き込む。
［第１実施形態における電圧生成回路の構成例および動作例］
図４は、第１実施形態に係る半導体記憶装置の電圧生成回路１５０を示す回路図である。
図４に示すように、電圧生成回路１５０は、クランプ電圧生成回路１５１および参照電圧生成回路１５２を備える。
クランプ電圧生成回路１５１は、ｐＭＯＳトランジスタ１５１Ａ、ｎＭＯＳトランジスタ１５１Ｂ、および抵抗１５１Ｃを含む。ｐＭＯＳトランジスタ１５１Ａの一端は電源電圧に電気的に接続され、他端はｎＭＯＳトランジスタ１５１Ｂの一端に電気的に接続される。ｎＭＯＳトランジスタ１５１Ｂの一端（ドレイン）とゲートとは電気的に接続され、ダイオード接続される。ｎＭＯＳトランジスタ１５１Ｂの他端は、抵抗１５１Ｃの一端に電気的に接続される。抵抗１５１Ｃの他端は接地電圧に接続される。クランプ電圧生成回路１５１は、ｎＭＯＳトランジスタ１５１Ｂのゲートからクランプ電圧線１８１にクランプ電圧Ｖｃ＿ｓｂを供給する。
参照電圧生成回路１５２は、ｐＭＯＳトランジスタ１５２Ａ、ｎＭＯＳトランジスタ１５２Ｂ、および抵抗１５２Ｃを含み、クランプ電圧生成回路１５１と同様の構成を有する。参照電圧生成回路１５２は、ｎＭＯＳトランジスタ１５２Ｂのゲートから参照電圧線１８２に参照電圧Ｖｒ＿ｓｂを供給する。
［第１実施形態におけるディストリビュータの構成例および動作例］
図５は、第１実施形態に係る半導体記憶装置のディストリビュータ１６０＿０を示す回路図である。なお、ディストリビュータ１６０＿１−１６０＿３の構成は、ディストリビュータ１６０＿０と同様であるため、説明を省略する。
図５に示すように、ディストリビュータ１６０＿０は、クランプ電圧用ディストリビュータ１６１および参照電圧用ディストリビュータ１６２を備える。
クランプ電圧用ディストリビュータ１６１は、オペアンプ１６１Ａ、ｐＭＯＳトランジスタ１６１Ｂ、および抵抗１６１Ｃを含む。
オペアンプ１６１Ａの第１入力端子（−端子）は、クランプ電圧線１８１に電気的に接続される。オペアンプ１６１Ａの出力端子は、ｎＭＯＳトランジスタ１６１Ｂのゲートに電気的に接続される。ｐＭＯＳトランジスタ１６１Ｂの一端は電源電圧に電気的に接続され、他端はオペアンプ１６１Ａの第２入力端子（＋端子）および抵抗１６１Ｃに電気的に接続される。抵抗１６１Ｃの他端は、接地電圧に電気的に接続される。クランプ電圧用ディストリビュータ１６１は、ｐＭＯＳトランジスタ１６１Ｂの他端からクランプ電圧線１９１にクランプ電圧Ｖｃを供給する。
クランプ電圧用ディストリビュータ１６１において、オペアンプ１６１Ａは、クランプ電圧線１８１から入力されるクランプ電圧Ｖｃ＿ｓｂと、クランプ電圧線１９１に出力されるクランプ電圧Ｖｃとを比較する。クランプ電圧Ｖｃがクランプ電圧Ｖｃ＿ｓｂよりも小さい場合、オペアンプ１６１ＡはＬ（low）レベルの信号を出力する。これにより、ｐＭＯＳトランジスタ１６１Ｂがオンし、電源電圧によってクランプ電圧Ｖｃが上昇する。一方、クランプ電圧Ｖｃがクランプ電圧Ｖｃ＿ｓｂよりも大きい場合、オペアンプ１６１ＡはＨ（high）レベルの信号を出力する。これにより、ｐＭＯＳトランジスタ１６１Ｂがオフし、接地電圧によってクランプ電圧Ｖｃが下降する。すなわち、クランプ電圧用ディストリビュータ１６１は、クランプ電圧Ｖｃをクランプ電圧Ｖｃ＿ｓｂと同等にするよう調整する。これにより、クランプ電圧Ｖｃがノイズによって揺れた場合であっても、クランプ電圧Ｖｃはクランプ電圧Ｖｃ＿ｓｂに戻って安定する。
参照電圧用ディストリビュータ１６２は、オペアンプ１６２Ａ、ｐＭＯＳトランジスタ１６２Ｂ、および抵抗１６２Ｃを含み、クランプ電圧用ディストリビュータ１６１と同様の構成を有する。参照電圧用ディストリビュータ１６２は、ｐＭＯＳトランジスタ１６２Ｂの他端から参照電圧線１９２に参照電圧Ｖｒを供給する。
参照電圧用ディストリビュータ１６２において、オペアンプ１６２Ａは、参照電圧線１８２から入力される参照電圧Ｖｒ＿ｓｂと、参照電圧線１９２に出力される参照電圧Ｖｒとを比較する。参照電圧Ｖｒが参照電圧Ｖｒ＿ｓｂよりも小さい場合、オペアンプ１６２ＡはＬレベルの信号を出力する。これにより、ｐＭＯＳトランジスタ１６２Ｂがオンし、電源電圧によって参照電圧Ｖｒが上昇する。一方、参照電圧Ｖｒが参照電圧Ｖｒ＿ｓｂよりも大きい場合、オペアンプ１６２ＡはＨレベルの信号を出力する。これにより、ｐＭＯＳトランジスタ１６２Ｂがオフし、接地電圧によって参照電圧Ｖｒが下降する。すなわち、参照電圧用ディストリビュータ１６２は、参照電圧Ｖｒを参照電圧Ｖｒ＿ｓｂと同等にするよう調整する。これにより、参照電圧Ｖｒがノイズによって揺れた場合であっても、参照電圧Ｖｒは参照電圧Ｖｒ＿ｓｂに戻って安定する。
［第１実施形態における読み出し動作］
図６は、第１実施形態に係る半導体記憶装置における読み出し動作のバンクインターリーブの電圧波形を示す図である。
図６に示すように、読み出し動作において、クロック信号ＣＬＫおよびクロック反転信号ｂＣＬＫの入力に伴って、チップセレクト反転信号ｂＣＳがＬレベルになり、かつアドレスＢａｎｋ０が入力されると、バンクＢＫ０が活性化する。これにより、時刻Ｔ１において、バンクＢＫ０におけるリードイネーブル信号ＲＥＮ＿０がＨレベルになる。また、バンクＢＫ０におけるセンスアンプ２０およびワード線ＷＬ等も活性化する。このとき、リードイネーブル信号ＲＥＮ＿０がＨレベルとなることで、時刻Ｔ２においてカップリングによりバンクＢＫ０におけるＭ（Middle）レベルのクランプ電圧Ｖｃ＿０および参照電圧Ｖｒ＿０が上昇する。その後、クランプ電圧Ｖｃ＿０および参照電圧Ｖｒ＿０は、Ｍレベルに下降していく。
一方、バンクＢＫ０が活性化している間に、クロック信号ＣＬＫおよびクロック反転信号ｂＣＬＫの入力に伴って、チップセレクト反転信号ｂＣＳがＬレベルになり、かつアドレスＢａｎｋ１が入力されると、バンクＢＫ１が活性化する。これにより、時刻Ｔ３において、バンクＢＫ１におけるリードイネーブル信号ＲＥＮ＿１がＨレベルになる。また、バンクＢＫ１におけるセンスアンプ２０およびワード線ＷＬ等も活性化する。このとき、リードイネーブル信号ＲＥＮ＿１がＨレベルとなることで、時刻Ｔ４においてカップリングによりバンクＢＫ１におけるＭレベルのクランプ電圧Ｖｃ＿１および参照電圧Ｖｒ＿１が上昇する。その後、クランプ電圧Ｖｃ＿１および参照電圧Ｖｒ＿１は、Ｍレベルに下降していく。
このように、バンクＢＫ０とバンクＢＫ１とでは、異なるタイミングでアドレス（ロウアドレス）を受け付け、これに伴ってそれぞれ活性化する。
このとき、第１実施形態では、バンクＢＫ０へのクランプ電圧Ｖｃ＿０および参照電圧Ｖｒ＿０と、バンクＢＫ１へのクランプ電圧Ｖｃ＿１および参照電圧Ｖｒ＿１とが分離独立して供給される。より具体的には、バンクＢＫ０へのクランプ電圧Ｖｃ＿０および参照電圧Ｖｒ＿０はディストリビュータ１６０＿０から供給され、バンクＢＫ１へのクランプ電圧Ｖｃ＿１および参照電圧Ｖｒ＿１はディストリビュータ１６０＿１から供給される。このため、カップリング等によりクランプ電圧Ｖｃ＿１および参照電圧Ｖｒ＿１にノイズが生じたとしても、その影響はクランプ電圧Ｖｃ＿０および参照電圧Ｖｒ＿０には生じない。したがって、時刻Ｔ５において、クランプ電圧Ｖｃ＿０および参照電圧Ｖｒ＿０が安定した時に、クランプ電圧Ｖｃ＿１および参照電圧Ｖｒ＿１のノイズを考慮する必要なく、バンクＢＫ０のセンス動作が行われる。
［第１実施形態における効果］
図７は、比較例に係る半導体記憶装置における読み出し動作のバンクインターリーブの電圧波形を示す図である。図７に示すように、読み出し動作においてバンクインターリーブが行われる場合、バンクＢＫ０が活性化している間にバンクＢＫ１が活性化し始める。このとき、例えば、時刻Ｔ５においてバンクＢＫ０をセンスする際、バンクＢＫ１のクランプ電圧Ｖｃ＿１および参照電圧Ｖｒ＿１にノイズが生じる。比較例では、参照電圧線およびクランプ電圧線は、バンクＢＫ０，ＢＫ１間で分離されず、共通に接続される。このため、クランプ電圧Ｖｃ＿１および参照電圧Ｖｒ＿１へのノイズがバンクＢＫ０のクランプ電圧Ｖｃ＿０および参照電圧Ｖｒ＿０にも影響を与えてしまう。その結果、バンクＢＫ０のセンスにおいて誤センスが生じてしまう。
これに対し、第１実施形態によれば、バンクＢＫ０に対してディストリビュータ１６０＿０が設けられ、バンクＢＫ１に対してディストリビュータ１６０＿１が設けられる。これらディストリビュータ１６０Ａ，１６０Ｂにより、参照電圧線１９２およびクランプ電圧線１９１がバンクＢＫ０，ＢＫ１間で分離独立している。すなわち、バンクＢＫ０へのクランプ電圧Ｖｃ＿０および参照電圧Ｖｒ＿０と、バンクＢＫ１へのクランプ電圧Ｖｃ＿１および参照電圧Ｖｒ＿１とが分離独立して供給される。
このため、例えば、バンクＢＫ１側の参照電圧線１９２およびクランプ電圧線１９１（クランプ電圧Ｖｃ＿１および参照電圧Ｖｒ＿１）にノイズが生じた場合でも、このノイズによる影響はバンクＢＫ０側の参照電圧線１９２およびクランプ電圧線１９１（クランプ電圧Ｖｃ＿０および参照電圧Ｖｒ＿０）には生じない。したがって、バンクインターリーブに伴う参照電圧線１９２およびクランプ電圧線１９１の揺れを抑えることができ、誤センスを防ぐことができる。
＜第２実施形態＞
以下に図８および図１０を用いて、第２実施形態に係る半導体記憶装置について説明する。
第２実施形態では、クランプ電圧用ディストリビュータ１６１がアドレスコントローラ１６１Ｉを備え、参照電圧用ディストリビュータ１６２がアドレスコントローラ１６２Ｉを備える。これにより、ロウアドレスに応じて複数種類のクランプ電圧Ｖｃおよび参照電圧Ｖｒの値を供給することができ、十分なセンスマージンを確保することができる。
以下に、第２実施形態について詳説する。なお、第２実施形態において、第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。
［第２実施形態におけるディストリビュータの構成例および動作例］
図８は、第２実施形態に係る半導体記憶装置のディストリビュータ１６０＿０を示す回路図である。なお、ディストリビュータ１６０＿１−１６０＿３の構成は、ディストリビュータ１６０＿０と同様であるため、説明を省略する。
図８に示すように、クランプ電圧用ディストリビュータ１６１は、オペアンプ１６１Ｄ、ｐＭＯＳトランジスタ１６１Ｅ、抵抗１６１Ｆ，１６１Ｇ、ｎＭＯＳトランジスタ１６１Ｈ、およびアドレスコントローラ１６１Ｉを含む。
オペアンプ１６１Ｄの第１入力端子は、クランプ電圧線１８１に電気的に接続される。オペアンプ１６１Ｄの出力端子は、ｐＭＯＳトランジスタ１６１Ｅのゲートに電気的に接続される。ｐＭＯＳトランジスタ１６１Ｅの一端は電源電圧に電気的に接続され、他端は抵抗１６１Ｆの一端およびｎＭＯＳトランジスタ１６１Ｈの一端に電気的に接続される。抵抗１６１Ｆの他端およびｎＭＯＳトランジスタ１６１Ｈの他端は、抵抗１６１Ｇの一端およびオペアンプ１６１Ｄの第２入力端子に電気的に接続される。抵抗１６１Ｇの他端は、接地電圧に電気的に接続される。ｎＭＯＳトランジスタ１６１Ｈのゲートには、アドレスコントローラ１６１Ｉからアドレスに応じた信号が供給される。クランプ電圧用ディストリビュータ１６１は、ｐＭＯＳトランジスタ１６１Ｅの他端からクランプ電圧線１９１にクランプ電圧Ｖｃを供給する。
参照電圧用ディストリビュータ１６２は、オペアンプ１６２Ｄ、ｐＭＯＳトランジスタ１６２Ｅ、抵抗１６２Ｆ，１６２Ｇ、ｎＭＯＳトランジスタ１６２Ｈ、およびアドレスコントローラ１６２Ｉを含み、クランプ電圧用ディストリビュータ１６１と同様の構成を有する。参照電圧用ディストリビュータ１６２は、ｐＭＯＳトランジスタ１６２Ｅの他端から参照電圧線１９２に参照電圧Ｖｒを供給する。
図９は、第２実施形態に係る半導体記憶装置におけるロウアドレスと、クランプ電圧Ｖｃおよび参照電圧Ｖｒの最適値および実際値との関係を示すグラフである。
図９に示すように、各バンクにおいて、ロウアドレスに応じて、クランプ電圧Ｖｃおよび参照電圧Ｖｒの最適値は異なる（実線）。これは、ロウアドレスに応じたビット線ＢＬおよびソース線の寄生抵抗の違いによるものである。例えば、ロウアドレスが上位側であるほどクランプ電圧Ｖｃおよび参照電圧Ｖｒの最適値は小さく、ロウアドレスが下位側であるほどクランプ電圧Ｖｃおよび参照電圧Ｖｒの最適値は大きくなる。
これに対し、第２実施形態では、ロウアドレスに応じて、実際に供給されるクランプ電圧Ｖｃおよび参照電圧Ｖｒの値（実際値）としてそれぞれ２種類の値が用いられる（破線）。より具体的には、ロウアドレスが上位側（Part A）である場合にクランプ電圧Ｖｃおよび参照電圧Ｖｒの実際値を小さくし、ロウアドレスが下位側（Part B）である場合にクランプ電圧Ｖｃおよび参照電圧Ｖｒの実際値を大きくする。以下に、上記制御のためのディストリビュータ１６０＿０の動作について説明する。
再度、図８に示すように、クランプ電圧用ディストリビュータ１６１において、アドレスコントローラ１６１Ｉは、ロウアドレスを受け取り、そのロウアドレスに応じてＨレベルまたはＬレベルの信号をｎＭＯＳトランジスタ１６１Ｈのゲートに供給する。
アドレスコントローラ１６１Ｉは、ロウアドレスが上位側である場合、Ｈレベルの信号を供給する。これにより、ｎＭＯＳトランジスタ１６１Ｈがオンし、出力されるクランプ電圧ＶｃがｎＭＯＳトランジスタ１６１Ｈを介してオペアンプ１６１Ｄの第２入力端子に入力される。すなわち、オペアンプ１６１Ｄの第２入力端子には、出力されるクランプ電圧Ｖｃと実質的に同じ電圧が入力される。したがって、クランプ電圧用ディストリビュータ１６１は、クランプ電圧Ｖｃをクランプ電圧Ｖｃ＿ｓｂと同等になるように出力する。
一方、アドレスコントローラ１６１Ｉは、ロウアドレスが下位側である場合、Ｌレベルの信号を供給する。これにより、ｎＭＯＳトランジスタ１６１Ｈがオフし、出力されるクランプ電圧Ｖｃが抵抗１６１Ｆを介してオペアンプ１６１Ｄの第２入力端子に入力される。すなわち、オペアンプ１６１Ｄの第２入力端子には、クランプ電圧Ｖｃより小さい［Ｖｃ−Δ］の電圧が入力される。ここで、Ｒ１を抵抗１６１Ｆの抵抗、ｉを抵抗１６１Ｆに流れる電流とすると、Δ＝Ｒ１×ｉである。したがって、クランプ電圧用ディストリビュータ１６１は、［Ｖｃ−Δ］をクランプ電圧Ｖｃ＿ｓｂと同等になるように、すなわち、クランプ電圧Ｖｃを電圧［Ｖｃ＿ｓｂ＋Δ］と同等になるように出力する。
このように、クランプ電圧用ディストリビュータ１６１は、ロウアドレスが上位側である場合に小さいクランプ電圧Ｖｃを出力し、ロウアドレスが下位側である場合に大きいクランプ電圧Ｖｃを出力する。
同様に、参照電圧用ディストリビュータ１６２は、ロウアドレスが上位側である場合に小さいクランプ電圧Ｖｒを出力し、ロウアドレスが下位側である場合に大きいクランプ電圧Ｖｒを出力する。
［第２実施形態における効果］
図１０は、比較例に係る半導体記憶装置におけるロウアドレスと、クランプ電圧Ｖｃおよび参照電圧Ｖｒの最適値および実際値との関係を示すグラフである。図１０に示すように、比較例では、ロウアドレスに応じてクランプ電圧Ｖｃおよび参照電圧Ｖｒを調整することはなく、クランプ電圧Ｖｃおよび参照電圧Ｖｒの実際値はそれぞれ１種類である。このため、例えば端部（最上位または最下位）のロウアドレスの場合、クランプ電圧Ｖｃおよび参照電圧Ｖｒの最適値と、クランプ電圧Ｖｃおよび参照電圧Ｖｒの実際値とが大きくずれてしまう。このため、センスマージンが劣化してしまう。
これに対し、第２実施形態によれば、クランプ電圧用ディストリビュータ１６１がアドレスコントローラ１６１Ｉを備え、参照電圧用ディストリビュータ１６２がアドレスコントローラ１６２Ｉを備える。これらアドレスコントローラ１６１Ｉ，１６２Ｉの制御により、クランプ電圧用ディストリビュータ１６１および参照電圧用ディストリビュータ１６２は、ロウアドレスに応じて複数種類（ここでは、２種類）のクランプ電圧Ｖｃおよび参照電圧Ｖｒの値を供給することができる。これにより、クランプ電圧Ｖｃおよび参照電圧Ｖｒの最適値とクランプ電圧Ｖｃおよび参照電圧Ｖｒの実際値とのずれを小さくすることができ、十分なセンスマージンを確保することができる。
なお、第２実施形態において、クランプ電圧用ディストリビュータ１６１および参照電圧用ディストリビュータ１６２は、ロウアドレスに応じてそれぞれ２種類のクランプ電圧Ｖｃおよび参照電圧Ｖｒの値を供給したが、これに限らない。クランプ電圧用ディストリビュータ１６１および参照電圧用ディストリビュータ１６２は、ロウアドレスに応じてそれぞれ３種類以上のクランプ電圧Ｖｃおよび参照電圧Ｖｒの値を供給してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (15)

  1. 第１バンクおよび第２バンクを具備し、
    前記第１バンクおよび前記第２バンクはそれぞれ、
    可変抵抗素子を有するメモリセルと、
    参照セルと、
    前記メモリセルに電気的に接続される第１入力端子および前記参照セルに電気的に接続される第２入力端子を有するセンスアンプと、
    前記メモリセルと前記センスアンプの前記第１入力端子とを電気的に接続する第１トランジスタと、
    を含み、
    前記第１バンクの前記第１トランジスタのゲートおよび前記第２バンクの前記第１トランジスタのゲートには、独立して電圧が供給され、
    読み出し動作において、前記第１バンクが活性化している間に、前記第２バンクが活性化され、
    第１バンクアドレスの入力に基づいて第１信号が第１レベルから第２レベルに変化することによって、前記第１バンクは活性化され、
    第２バンクアドレスの入力に基づいて第２信号が前記第１レベルから前記第２レベルに変化することによって、前記第２バンクは活性化される、
    半導体記憶装置。
  2. 第１電圧を生成する第１電圧生成回路と、
    前記第１電圧に基づいて第２電圧を生成し、前記第２電圧を前記第１バンクの前記第１トランジスタのゲートに供給する第１ディストリビュータと、
    前記第１電圧に基づいて第３電圧を生成し、前記第３電圧を前記第２バンクの前記第１トランジスタのゲートに供給する第２ディストリビュータと、
    をさらに具備する請求項１の半導体記憶装置。
  3. 前記第１ディストリビュータは、
    前記第１電圧が入力される第１入力端子、および前記第２電圧が入力される第２入力端子を有する第１オペアンプと、
    前記第１オペアンプの出力端子に電気的に接続されるゲート、電源電圧に電気的に接続される一端、および前記第２電圧を出力する他端を有する第２トランジスタと、
    前記第２トランジスタの他端に電気的に接続される一端、および接地電圧に接続される他端を有する第１抵抗と、
    を備え、
    前記第２ディストリビュータは、
    前記第１電圧が入力される第１入力端子、および前記第３電圧が入力される第２入力端子を有する第２オペアンプと、
    前記第２オペアンプの出力端子に電気的に接続されるゲート、電源電圧に電気的に接続される一端、および前記第３電圧を出力する他端を有する第３トランジスタと、
    前記第２トランジスタの他端に電気的に接続される一端、および接地電圧に接続される他端を有する第２抵抗と、
    を備える、
    請求項２の半導体記憶装置。
  4. 前記第１ディストリビュータは、ロウアドレスに応じて前記第２電圧の値を変化させ、 前記第２ディストリビュータは、ロウアドレスに応じて前記第３電圧の値を変化させる、
    請求項２の半導体記憶装置。
  5. 前記第１ディストリビュータは、
    前記第１電圧が入力される第１入力端子を有する第３オペアンプと、
    前記第３オペアンプの出力端子に電気的に接続されるゲート、電源電圧に電気的に接続される一端、および前記第２電圧を出力する他端を有する第４トランジスタと、
    前記第４トランジスタの他端に電気的に接続される一端、および前記第３オペアンプの第２入力端子に電気的に接続される他端を有する第３抵抗と、
    前記第４トランジスタの他端に電気的に接続される一端、および前記第３オペアンプの前記第２入力端子に電気的に接続される他端を有する第５トランジスタと、
    前記第５トランジスタの他端および前記第３抵抗の他端に電気的に接続される一端、および接地電圧に電気的に接続される他端を有する第４抵抗と、
    前記第５トランジスタのゲートに、ロウアドレスに応じた信号を供給する第１アドレスコントローラと、
    を備え、
    前記第２ディストリビュータは、
    前記第１電圧が入力される第１入力端子を有する第４オペアンプと、
    前記第４オペアンプの出力端子に電気的に接続されるゲート、電源電圧に電気的に接続される一端、および前記第３電圧を出力する他端を有する第６トランジスタと、
    前記第６トランジスタの他端に電気的に接続される一端、および前記第４オペアンプの第２入力端子に電気的に接続される他端を有する第５抵抗と、
    前記第６トランジスタの他端に電気的に接続される一端、および前記第４オペアンプの前記第２入力端子に電気的に接続される他端を有する第７トランジスタと、
    前記第７トランジスタの他端および前記第５抵抗の他端に電気的に接続される一端、および接地電圧に電気的に接続される他端を有する第６抵抗と、
    前記第７トランジスタのゲートに、ロウアドレスに応じた信号を供給する第２アドレスコントローラと、
    を備える、
    請求項２の半導体記憶装置。
  6. 前記第１バンクおよび前記第２バンクはそれぞれ、前記参照セルと前記センスアンプの前記第２入力端子とを電気的に接続する第８トランジスタをさらに含み、
    前記第１バンクの前記第８トランジスタのゲートおよび前記第２バンクの前記第８トランジスタのゲートには、独立して電圧が供給される、
    請求項１の半導体記憶装置。
  7. 第４電圧を生成する第２電圧生成回路と、
    前記第４電圧に基づいて第５電圧を生成し、前記第５電圧を前記第１バンクの前記第８トランジスタのゲートに供給する第３ディストリビュータと、
    前記第４電圧に基づいて第６電圧を生成し、前記第６電圧を前記第２バンクの前記第８トランジスタのゲートに供給する第４ディストリビュータと、
    をさらに具備する請求項６の半導体記憶装置。
  8. 前記第３ディストリビュータは、
    前記第４電圧が入力される第１入力端子、および前記第５電圧が入力される第２入力端子を有する第５オペアンプと、
    前記第５オペアンプの出力端子に電気的に接続されるゲート、電源電圧に電気的に接続される一端、および前記第５電圧を出力する他端を有する第９トランジスタと、
    前記第９トランジスタの他端に電気的に接続される一端、および接地電圧に接続される他端を有する第７抵抗と、
    を備え、
    前記第４ディストリビュータは、
    前記第４電圧が入力される第１入力端子、および前記第６電圧が入力される第２入力端子を有する第６オペアンプと、
    前記第６オペアンプの出力端子に電気的に接続されるゲート、電源電圧に電気的に接続される一端、および前記第６電圧を出力する他端を有する第１０トランジスタと、
    前記第１０トランジスタの他端に電気的に接続される一端、および接地電圧に接続される他端を有する第８抵抗と、
    を備える、
    請求項７の半導体記憶装置。
  9. 前記第３ディストリビュータは、ロウアドレスに応じて前記第５電圧の値を変化させ、 前記第４ディストリビュータは、ロウアドレスに応じて前記第６電圧の値を変化させる、
    請求項７の半導体記憶装置。
  10. 前記第３ディストリビュータは、
    前記第４電圧が入力される第１入力端子を有する第７オペアンプと、
    前記第７オペアンプの出力端子に電気的に接続されるゲート、電源電圧に電気的に接続される一端、および前記第５電圧を出力する他端を有する第１１トランジスタと、
    前記第１１トランジスタの他端に電気的に接続される一端、および前記第７オペアンプの第２入力端子に電気的に接続される他端を有する第９抵抗と、
    前記第１１トランジスタの他端に電気的に接続される一端、および前記第７オペアンプの前記第２入力端子に電気的に接続される他端を有する第１２トランジスタと、
    前記第１２トランジスタの他端および前記第９抵抗の他端に電気的に接続される一端、および接地電圧に電気的に接続される他端を有する第１０抵抗と、
    前記第１２トランジスタのゲートに、ロウアドレスに応じた信号を供給する第３アドレスコントローラと、
    を備え、
    前記第４ディストリビュータは、
    前記第４電圧が入力される第１入力端子を有する第８オペアンプと、
    前記第８オペアンプの出力端子に電気的に接続されるゲート、電源電圧に電気的に接続される一端、および前記第６電圧を出力する他端を有する第１３トランジスタ、
    前記第１３トランジスタの他端に電気的に接続される一端、および前記第８オペアンプの第２入力端子に電気的に接続される他端を有する第１１抵抗と、
    前記第１３トランジスタの他端に電気的に接続される一端、および前記第８オペアンプの前記第２入力端子に電気的に接続される他端を有する第１４トランジスタと、
    前記第１４トランジスタの他端および前記第１１抵抗の他端に電気的に接続される一端、および接地電圧に電気的に接続される他端を有する第１２抵抗と、
    前記第１４トランジスタのゲートに、ロウアドレスに応じた信号を供給する第４アドレスコントローラと、
    を備える、
    請求項７の半導体記憶装置。
  11. 第１バンクおよび第２バンクを具備し、
    前記第１バンクおよび第２バンクはそれぞれ、
    可変抵抗素子を有するメモリセルと、
    参照セルと、
    前記メモリセルに電気的に接続される第１入力端子および前記参照セルに電気的に接続される第２入力端子を有するセンスアンプと、
    前記参照セルと前記センスアンプの前記第１入力端子とを電気的に接続する第１トランジスタと、
    を含み、
    前記第１バンクの前記第１トランジスタのゲートおよび前記第２バンクの前記第１トランジスタのゲートには、独立して電圧が供給され、
    読み出し動作において、前記第１バンクが活性化している間に、前記第２バンクが活性化され、
    第１バンクアドレスの入力に基づいて第１信号が第１レベルから第２レベルに変化することによって、前記第１バンクは活性化され、
    第２バンクアドレスの入力に基づいて第２信号が前記第１レベルから前記第２レベルに変化することによって、前記第２バンクは活性化される、
    半導体記憶装置。
  12. 第１電圧を生成する第１電圧生成回路と、
    前記第１電圧に基づいて第２電圧を生成し、前記第２電圧を前記第１バンクの前記第１トランジスタのゲートに供給する第１ディストリビュータと、
    前記第１電圧に基づいて第３電圧を生成し、前記第３電圧を前記第２バンクの前記第１トランジスタのゲートに供給する第２ディストリビュータと、
    をさらに具備する、
    請求項１１の半導体記憶装置。
  13. 前記第１ディストリビュータは、
    前記第１電圧が入力される第１入力端子、および前記第２電圧が入力される第２入力端子を有する第１オペアンプと、
    前記第１オペアンプの出力端子に電気的に接続されるゲート、電源電圧に電気的に接続される一端、および前記第２電圧を出力する他端を有する第２トランジスタと、
    前記第２トランジスタの他端に電気的に接続される一端、および接地電圧に接続される他端を有する第１抵抗と、
    を備え、
    前記第２ディストリビュータは、
    前記第１電圧が入力される第１入力端子、および前記第３電圧が入力される第２入力端子を有する第２オペアンプと、
    前記第２オペアンプの出力端子に電気的に接続されるゲート、電源電圧に電気的に接続される一端、および前記第３電圧を出力する他端を有する第３トランジスタと、
    前記第２トランジスタの他端に電気的に接続される一端、および接地電圧に接続される他端を有する第２抵抗と、
    を備える、
    請求項１２の半導体記憶装置。
  14. 前記第１ディストリビュータは、ロウアドレスに応じて前記第２電圧の値を変化させ、 前記第２ディストリビュータは、ロウアドレスに応じて前記第３電圧の値を変化させる、
    請求項１２の半導体記憶装置。
  15. 前記第１ディストリビュータは、
    前記第１電圧が入力される第１入力端子を有する第３オペアンプと、
    前記第３オペアンプの出力端子に電気的に接続されるゲート、電源電圧に電気的に接続される一端、および前記第２電圧を出力する他端を有する第４トランジスタと、
    前記第４トランジスタの他端に電気的に接続される一端、および前記第３オペアンプの第２入力端子に電気的に接続される他端を有する第３抵抗と、
    前記第４トランジスタの他端に電気的に接続される一端、および前記第３オペアンプの前記第２入力端子に電気的に接続される他端を有する第５トランジスタと、
    前記第５トランジスタの他端および前記第３抵抗の他端に電気的に接続される一端、および接地電圧に電気的に接続される他端を有する第４抵抗と、
    前記第５トランジスタのゲートに、ロウアドレスに応じた信号を供給する第１アドレスコントローラと、
    を備え、
    前記第２ディストリビュータは、
    前記第１電圧が入力される第１入力端子を有する第４オペアンプと、
    前記第４オペアンプの出力端子に電気的に接続されるゲート、電源電圧に電気的に接続される一端、および前記第３電圧を出力する他端を有する第６トランジスタと、
    前記第６トランジスタの他端に電気的に接続される一端、および前記第４オペアンプの第２入力端子に電気的に接続される他端を有する第５抵抗と、
    前記第６トランジスタの他端に電気的に接続される一端、および前記第４オペアンプの前記第２入力端子に電気的に接続される他端を有する第７トランジスタと、
    前記第７トランジスタの他端および前記第５抵抗の他端に電気的に接続される一端、および接地電圧に電気的に接続される他端を有する第６抵抗と、
    前記第７トランジスタのゲートに、ロウアドレスに応じた信号を供給する第２アドレスコントローラと、
    を備える、
    請求項１２の半導体記憶装置。
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