CN111724844A - 存储器装置 - Google Patents

Abstract

根据一实施方式，实施方式的存储器装置包含：存储单元(MC)，连接在第1配线(WL)与第2配线(BL)之间，且包含可变电阻元件(1)；及写入电路(141)，包含电流源电路(300)与电压源电路(310)，且使用写入脉冲对存储单元(MC)写入数据。写入电路(141)在从写入脉冲的供给开始的第1时刻起到第2时刻为止的第1期间，使用电流源电路(300)将写入脉冲供给到存储单元(MC)，在从第3时刻起到所述写入电流的供给停止的第4时刻为止的第2期间，使用电压源电路(310)将写入脉冲供给到存储单元(MC)。

Description

存储器装置

[相关申请案的引用]

本申请案是基于2019年3月22日提出申请的现有日本专利申请案第2019-054203号的优先权的权益，且谋求该权益，将其全部内容以引用的方式包含于本文中。

技术领域

本文中说明的多种实施方式全部涉及一种存储器装置。

背景技术

近年来，一直在推进新颖的存储器装置的研究及开发。

发明内容

本发明的实施方式提高存储器装置的特性。

实施方式的存储器装置包含：第1配线；第2配线；存储单元，电连接在所述第1 配线与所述第2配线之间，且包含可变电阻元件；及写入电路，包含电流源电路与电压 源电路，且使用写入脉冲对所述存储单元写入数据；且所述写入电路在从所述写入脉冲 的供给开始的第1时刻起到第2时刻为止的第1期间，使用所述电流源电路将所述写入 脉冲供给到所述存储单元，在从第3时刻起到所述写入电流的供给停止的第4时刻为止 的第2期间，使用所述电压源电路将所述写入脉冲供给到所述存储单元。

根据所述构成，能够提高存储器装置的特性。

附图说明

图1是表示第1实施方式的存储器装置的构成例的图。

图2是表示第1实施方式的存储器装置的存储单元阵列的构成例的图。

图3是表示第1实施方式的存储器装置的存储单元阵列的构造例的图。

图4是表示第1实施方式的存储器装置的存储单元的构造例的图。

图5是表示第1实施方式的存储器装置的存储单元阵列的构造例的图。

图6是表示第1实施方式的存储器装置的构成例的图。

图7是表示第1实施方式的存储器装置的构成例的图。

图8是表示第1实施方式的存储器装置的动作例的时序图。

图9是用来说明第1实施方式的存储器装置的动作例的图。

图10是用来说明第1实施方式的存储器装置的动作例的图。

图11是用来说明第1实施方式的存储器装置的动作例的图。

图12是用来说明第1实施方式的存储器装置的动作例的图。

图13是用来说明第1实施方式的存储器装置的动作例的图。

图14是表示第2实施方式的存储器装置的构成例的图。

图15是用来说明第2实施方式的存储器装置的动作例的图。

图16是用来说明第2实施方式的存储器装置的动作例的图。

图17是用来说明第2实施方式的存储器装置的动作例的图。

图18是表示第3实施方式的存储器装置的构成例的图。

图19是表示第4实施方式的存储器装置的构成例的图。

图20是用来说明第4实施方式的存储器装置的动作例的图。

图21是用来说明第4实施方式的存储器装置的动作例的图。

图22是用来说明第4实施方式的存储器装置的动作例的图。

图23是表示实施方式的存储器装置的变化例的图。

图24是表示实施方式的存储器装置的变化例的图。

具体实施方式

参照图1至图24，对实施方式的存储器装置及存储器装置的控制方法进行说明。

以下，参照附图对本实施方式进行详细说明。在以下说明中，对具有相同的功能及构成的要素标注相同符号。又，在以下各实施方式中，当末尾标注了伴随用来区分的数 字/英文字母的参照符号(例如字线WL或位线BL、各种电压及信号等)的构成要素可不 相互区分时，使用省略末尾的数字/英文字母后的记载(参照符号)。

(1)第1实施方式 参照图1至图13，对第1实施方式的存储器装置进行说明。

(a)构成例 参照图1至图8，对本实施方式的存储器装置的构成例进行说明。

图1是表示本实施方式的存储器装置的构成例的一例的框图。

如图1所示，本实施方式的存储器装置500包含存储单元阵列100、行控制电路110、列控制电路120、写入电路140、读出电路150、I/O(Input/Output，输入/输出)电路160、 电压产生电路170、及控制电路190等。

1个以上的存储单元阵列100包含多个存储单元MC。各存储单元MC例如包含可 变电阻元件。可变电阻元件作为存储器元件用于数据的存储。此外，1个存储单元阵列 100有时也表示多个存储器区域的集合。

行控制电路110控制存储单元阵列100的多个行。对行控制电路110供给地址ADR的解码结果(行地址)。行控制电路110将基于地址ADR的解码结果的行(例如字线)设定 为选择状态。以下，将设定为选择状态的行(或字线)称为选择行(或选择字线)。将选择行 以外的行称为非选择行(或非选择字线)。

行控制电路110具有全局字线选择电路111、字线选择电路112、全局字线驱动器电路、及字线驱动器电路等。

列控制电路120控制存储单元阵列100的多个列。对列控制电路120供给地址ADR的解码结果(列地址)。列控制电路120将基于地址ADR的解码结果的列(例如至少1个 位线)设定为选择状态。以下，将设定为选择状态的列(或位线)称为选择列(或选择位线)。 将选择列以外的列称为非选择列(或非选择位线)。

列控制电路120具有全局位线选择电路121、位线选择电路122、全局位线驱动器电路、及位线驱动器电路等。

写入电路140进行用于写入动作(数据的写入)的各种控制。写入电路140在写入动作时，将利用电流及/或电压形成的写入脉冲经由行控制电路110及列控制电路120供给 到存储单元MC。由此，将数据DT写入到存储单元MC。

例如，写入电路140具有写入驱动器电路141、电压源、电流源、及锁存电路等。

读出电路150进行用于读出动作(数据的读出)的各种控制。读出电路150在读出动作时，将读出脉冲(例如读出电流)经由行控制电路110及列控制电路120供给到存储单 元MC。读出电路150感测位线BL的电位或电流值。由此，读出存储单元MC内的数 据DT。

例如，读出电路150具有电压源及/或电流源、锁存电路、感测放大器电路等。

此外，写入电路140及读出电路150并不限定于相互独立的电路。例如，所谓写入电路与读出电路，也可具有能够相互利用的共通构成要素，作为1个整合电路供于存储 器装置500内。

I/O电路(输入输出电路)160是用于存储器装置500内的各种信号的收发的接口电路。

I/O电路160在写入动作时，将来自外部装置(控制器或主装置)的处理器900的数据 DT作为写入数据传输到写入电路140。I/O电路160在读出动作时将从存储单元阵列100输出到读出电路150的数据DT作为读出数据传输到处理器900。

I/O电路160将来自处理器900的地址ADR及指令CMD传输到控制电路190。I/O 电路160在控制电路190与外部装置之间收发各种控制信号CNT。

电压产生电路170使用从外部装置提供的电源电压，产生用于存储单元阵列100的各种动作的电压。例如，电压产生电路170在写入动作时，将为了写入动作而产生的各 种电压输出到写入电路140。电压产生电路170在读出动作时，将为了读出动作而产生 的各种电压输出到读出电路150。

控制电路(也称为状态机、序列发生器或内部控制器)190基于控制信号CNT、地址ADR及指令CMD，控制存储器装置500内的各电路的动作。

例如，指令CMD是表示存储器装置500应执行的动作的信号。例如，地址ADR是 表示存储单元阵列100内的动作对象的1个以上的存储单元(以下称为选择单元)的座标 的信号。例如，控制信号CNT是用来控制外部装置与存储器装置500之间的动作时点 及存储器装置500内部的动作时点的信号。

控制电路190例如具有指令解码器、地址解码器、及锁存电路等。

图2是表示存储器装置的存储单元阵列的构成的一例的等效电路图。

如图2所示，在存储单元阵列100内，多个字线WL(WL＜0＞、WL＜1＞、···、 WL＜N＞)在Y方向上排列。各字线WL在X方向上延伸。在存储单元阵列100内，多 个位线BL(BLa＜0＞、BLa＜1＞.···、BLa＜M＞、BLb＜0＞、BLb＜1＞、···、 BLb＜M＞)在X方向上排列。各位线BL在Y方向上延伸。此处，N及M为正的自然 数。

存储单元MC配置在位线BL与字线WL的交叉位置。存储单元MC的一端连接在 位线BL，存储单元MC的另一端连接在字线WL。

在X方向上排列的多个存储单元MC共通地连接在1个字线WL。在Y方向上排列 的多个存储单元MC共通地连接在1个位线BL。

在本实施方式的存储器装置为电阻变化型存储器的情况下，1个存储单元MC包含1个可变电阻元件1与1个开关元件2。

可变电阻元件1与开关元件在位线BL与字线WL之间串联连接。可变电阻元件1 的一端连接在位线BL，可变电阻元件1的另一端经由开关元件2连接在字线WL。

可变电阻元件1作为存储单元MC的存储器元件发挥功能。可变电阻元件1能够相应于元件1的电阻状态的变化而具有多个电阻值。通过将可变电阻元件1的多个电阻值 与数据建立关联，可变电阻元件1可用作存储1比特以上数据的存储器元件。

开关元件2切换存储单元MC的接通/断开(选择/非选择)。在对存储单元MC施加开关元件2的阈值电压以上的电压的情况下，开关元件2被设定为接通状态(低电阻状态、 导通状态)。在对存储单元施加小于开关元件2的阈值电压的电压的情况下，开关元件2 被设定为断开状态(高电阻状态、非导通状态)。

导通状态的开关元件2能够使电流在存储单元MC内流动。接通状态的开关元件2相应于位线与字线之间的电位差，将从位线侧朝向字线侧流动的电流、或从字线侧朝向 位线侧流动的电流供给到可变电阻元件1。如此，开关元件2是能够使电流在存储器元 件1中双向流动的元件。例如，开关元件2作为双向二极管发挥功能。

图3是表示本实施方式的存储器装置中的存储单元阵列的构造例的俯视图。

如图3所示，在存储单元阵列100中，多个存储单元MC分别设置在多个配线51、 53、55间。

多个配线51、53、55设置在衬底9的表面的上方。

配线51在Y方向上延伸。多个配线51在X方向上排列。配线53在X方向上延伸。 多个配线53在Y方向上排列。配线55在Y方向上延伸。多个配线55在X方向上排列。 配线53设置在Z方向上的配线51的上方。配线55设置在Z方向上的配线53的上方。 配线53在Z方向上设置在配线51与配线55之间。

在图3的示例中，配线51及配线55为位线BL(BLa、BLb)，配线53为字线。

此外，X方向是相对于衬底9的表面平行的方向。Y方向是相对于衬底9的表面平 行且与X方向交叉(例如正交)的方向。Z方向是相对于衬底9的表面(X-Y平面)垂直的 方向。

多个存储单元MC在存储单元阵列100内三维地排列。多个存储单元MC在X-Y平 面内呈矩阵状排列。多个存储单元MC在Z方向上排列。

存储单元MC设置在配线(位线BLa)51与配线(字线WL)53之间。存储单元MC设 置在配线(字线WL)53与配线(位线BLb)55之间。于排列在Z方向上的2个存储单元MC 间设置着配线53。

排列在Z方向上的2个存储单元MC共有排列在Z方向上的2个存储单元MC间的 配线53。排列在Z方向上的2个存储单元MC连接在共通的字线WL。排列在Z方向上 的2个存储单元MC连接在互不相同的位线BLa、BLb。排列在Z方向上的2个存储单 元MC中的一存储单元连接在Z方向上比字线WL更下方的位线BLa，另一存储单元连 接在Z方向上比字线WL更上方的位线BLa。

以下，将包含二维地排列在X-Y平面的多个存储单元MC的层称为存储阵列片(MAT)、存储片、或单元层等。图2的存储单元阵列100具有在Z方向上排列有2个存 储阵列片的构造。

例如，在图2的存储单元阵列100中，存储单元MC是包含存储器元件1与开关元 件2的积层体。

此外，存储单元阵列100的构造并不限定于图3的示例。例如，在存储单元阵列100中，多个存储单元MC也可为仅二维地排列的构造。在该情况下，存储单元阵列100的 存储阵列片的数量为1个。

此外，在衬底9为半导体衬底(例如硅衬底)的情况下，也可将如行控制电路110及列控制电路120的存储单元阵列100以外的电路(以下称为CMOS电路)设置在半导体衬 底9上。由此，存储单元阵列100在Z方向上设置在CMOS电路上方。

图4是表示本实施方式的存储器装置中的存储单元的构造例的剖视图。在图4中，示出沿Y方向的存储单元阵列的剖面。

例如，本实施方式的存储器装置是将磁阻效应元件用于存储器元件1的磁存储器(例 如MRAM(Magnetic Random Access Memory，磁阻随机存取存储器))。

在具有图3的构造的存储单元阵列100中，存储单元MC是包含磁阻效应元件1与 开关元件2的积层体。

在本实施方式中，磁阻效应元件1包含2个磁性层11、12及非磁性层13。非磁性 层13在Z方向上设置在2个磁性层11、12之间。排列在Z方向上的2个磁性层11、 12及非磁性层13形成磁隧道结(MTJ)。以下，将包含磁隧道结的磁阻效应元件1称为 MTJ元件。以下，将MTJ元件1中的非磁性层13称为隧道势垒层。

磁性层11、12例如为包含钴、铁及/或硼等的强磁性层。磁性层11、12可为单层膜，也可为多层膜(例如人造晶格膜)。隧道势垒层13例如为包含氧化镁的绝缘膜。隧道势垒 层可为单层膜，也可为多层膜。

例如，各磁性层11、12具有垂直磁各向异性。各磁性层的易磁化轴方向相对于磁性层的层面(膜面)垂直。各磁性层11、12具有相对于磁性层11、12的层面垂直的磁化。 各磁性层11、12的磁化方向相对于磁性层11、12的排列方向(Z方向)平行。

磁性层12的磁化朝向可变。磁性层11的磁化朝向不变(固定状态)。以下，将磁化朝向可变的磁性层12称为存储层。以下，将磁化朝向不变(固定状态)的磁性层11称为 参考层。此外，存储层12有时也称为自由层、磁化自由层、或磁化可变层。参考层11 有时也称为钉扎层(pin layer)、固定层(pinned layer)、磁化不变层、或磁化固定层。

本实施方式中，所谓“参考层(磁性层)的磁化朝向不变”、或“参考层(磁性层)的磁化朝向为固定状态”，意指在将用来变更存储层的磁化朝向的电流或电压供给到磁阻效 应元件的情况下，参考层的磁化朝向不因电流/电压供给前后所供给的电流或电压而发生 变化。

例如，本实施方式的MTJ元件1包含2个电极19A、19B。磁性层11、12及隧道 势垒层13在Z方向上设置在2个电极19A、19B间。参考层11设置在电极19A与隧道 势垒层13之间。存储层12设置在电极19B与隧道势垒层13之间。

例如，偏移消除层15设置在MTJ元件1内。偏移消除层15设置在参考层11与电 极19A之间。偏移消除层15是用来缓和参考层11的漏磁场的影响的磁性层。

非磁性层16设置在偏移消除层15与参考层11之间。非磁性层16例如为Ru层等 金属层。

参考层11经由非磁性层16而与偏移消除层15反强磁性耦合。由此，包含参考层11、非磁性层16及偏移消除层15的积层体形成SAF(synthetic antiferromagnetic，合成式反铁磁)构造。在SAF构造中，偏移消除层15的磁化朝向与参考层11的磁化朝向相 反。通过SAF构造，参考层11的磁化朝向被设定为固定状态。

例如，MTJ元件1也可包含基底层(未图示)及/或上覆层(未图示)。基底层设置在磁性层(此处为偏移消除层)15与电极19A之间。基底层是非磁性层(例如导电性化合物层)。基底层是用来改善与基底层相接的磁性层15的特性(例如结晶性及/或磁特性)的层。上 覆层是磁性层(此处为存储层)11与电极19B之间的非磁性层(例如导电性化合物层)。上 覆层是用来改善与上覆层相接的磁性层11的特性(例如结晶性及/或磁特性)的层。

此外，也可将基底层及上覆层的至少一个视为电极19(19A、19B)的构成要素。

开关元件2包含2个电极21、23及开关层(以下也称为电阻变化层)22。开关层22 设置在2个电极(导电层)21、23间。在开关元件2中，在Z方向上排列着电极21、开关 层22、及电极23。开关层22设置在2个电极21、23间。开关层22的材料为过渡金属 氧化物、或硫属化物化合物等。

在2个存储单元MC在Z方向上排列的情况下，一存储单元MC在Z方向上隔着配 线53配置在另一存储单元MC上方。配置在Z方向上的2个存储单元MC以存储单元 MC的内部构成1、2以配线53为中心具有镜像关系的配置的方式设置。

例如，在比配线53更下方的存储单元MC中，MTJ元件1设置在配线51上，开关 元件2设置在MTJ元件1上。配线53设置在开关元件2上。更具体来说，在MTJ元件 1中，电极19B、存储层12、隧道势垒层13、参考层11、金属层16及偏移消除层15 及电极19A以从配线51侧朝向配线53侧的顺序配置在配线51上。在MTJ元件1上的 开关元件2中，电极23、开关层22及电极21以从配线51侧朝向配线53的顺序配置在 电极19B上。配线53配置在电极21上。

例如，在比配线53更上方的存储单元MC中，开关元件2设置在配线53上，MTJ 元件1设置在开关元件2上。配线55设置在MTJ元件1上。更具体来说，在MTJ元件 1下方的开关元件2中，电极21、开关层22及电极23以从配线53侧朝向配线55侧的 顺序(从配线51侧朝向配线53侧的顺序)配置在配线53上。在MTJ元件1中，电极19A、 偏移消除层15、金属层16、参考层11、隧道势垒层13、存储层12及电极19B以从配 线53侧朝向配线55侧的顺序配置在电极23上。配线55配置在电极19B上。

此外，在存储单元阵列100内，MTJ元件1及开关元件2在Z方向上的配置顺序、 及各元件1、2的构成要素(层)的配置顺序只要能够实现所需的功能/特性，便不限定于 所述例。根据存储单元阵列的内部构成，MTJ元件1及开关元件2在Z方向上的配置顺 序、及各元件1、2的构成要素(层)的配置顺序可适当变更。

针对存储单元的数据写入是通过MTJ元件1的存储层的磁化朝向的控制来执行。通过数据写入，对应于磁化排列状态的MTJ元件1的电阻状态(电阻值)发生变化。

例如当利用STT(Spin transfer torque，自旋转移力矩)切换存储层12的磁化朝向时， 写入电流被供给到MTJ元件1。

相应于写入电流从存储层12流向参考层11、或从参考层11流向存储层12，控制MTJ元件1的磁化排列状态从AP状态向P状态的变化、或MTJ元件1的磁化排列状态 从P状态向AP状态的变化。写入电流的电流值设定为小于参考层11的磁化反转阈值且 为存储层12的磁化反转阈值以上。有助于存储层12的磁化切换(磁化的反转)的自旋转 矩是利用流经MTJ元件内的写入电流而产生。将所产生的自旋转矩施加到存储层12。

在MTJ元件1的磁化排列状态从AP状态变化为P状态的情况下(以下，也称为P 写入)，与参考层11的磁化朝向相同朝向的自旋(电子)的自旋转矩被施加到存储层12的 磁化。当存储层12的磁化朝向与参考层11的磁化朝向相反时，存储层12的磁化朝向 通过所施加的自旋转矩而变化为与参考层11的磁化朝向相同的朝向。结果，MTJ元件1 的磁化排列状态被设定为P状态。

在MTJ元件1的磁化排列状态从P状态变化为AP状态的情况下(以下，也称为AP 写入)，与参考层11的磁化朝向相反朝向的自旋的自旋转矩被施加到存储层12的磁化。 当存储层12的磁化朝向与参考层11的磁化朝向相同时，存储层12的磁化朝向通过所 施加的自旋转矩而变化为与参考层11的磁化朝向相反的朝向。结果，MTJ元件1的磁 化排列状态设定为AP状态。

从存储单元的数据的读出是通过判别MTJ元件1的磁化排列状态(电阻值)来执行。在数据的读出时，将读出电流供给到MTJ元件1。读出电流的电流值被设定为小于存储 层12的磁化反转阈值的值。基于来自被供给读出电流的MTJ元件1的输出值(例如电流 值或电压值)的大小，等效地判别MTJ元件1的电阻值(磁化排列状态)。由此，判别并 读出存储单元内的数据。

＜布局例＞参照图5，对本实施方式的存储器装置中的半导体芯片内的各电路的布局进行说明。

在图5中，抽选存储单元阵列100、写入驱动器电路、感测放大器电路、全局字线 选择电路、位线驱动器电路、及字线驱动器电路进行表示。

如图5所示，多个电路区域510设置在半导体芯片(衬底)9内。以下，将电路区域 称为核心区域(或触排)。将核心区域内的多个电路的组称为核心电路。

在图5的示例中示出4个核心区域510，但半导体芯片内的核心区域510的数量可为3个以下，也可为5个以上。

例如多个核心区域510在X方向上排列。在将阶层字线构造应用于存储单元阵列100的情况下，相对于存储单元阵列100设置多个全局字线GWL。特定数量的字线WL 经由选择元件(例如场效应晶体管)连接在多个全局字线GWL中对应的1个。例如，全 局字线GWL跨及多个核心区域510。

多个核心区域(核心电路)510共有1个全局字线选择电路111。4个核心区域510中的2个区域510设置在全局字线选择电路111的X方向一端侧，其余2个区域510设置 在全局字线选择电路111的X方向的另一端侧。

全局字线选择电路111基于地址ADR的解码结果，从多个全局字线GWL中选择(激活)1个全局字线GWL。

在各核心区域510内包含存储单元阵列100、字线选择电路112、全局位线选择电路121、位线选择电路122、写入驱动器电路141及感测放大器电路151等。

多个存储单元阵列(为加以区分，也称为存储器区域、片或段等)100设置在核心区域510内。例如4个存储单元阵列100设置在1个核心区域510内。

4个存储单元阵列100以2×2的矩阵状配置在核心区域510内。2个存储单元阵列100在X方向上排列。2个存储单元阵列100在Y方向上排列。

在核心区域510内，多个存储单元阵列100共有字线选择电路112。字线选择电路112设置在排列在X方向上的存储单元阵列100间。

字线选择电路112基于地址ADR的解码结果，从多个字线WL中选择(激活)1个以 上的字线WL。字线选择电路112连接在全局字线GWL、及存储单元阵列100内的字线 WL。字线选择电路112包含控制全局字线GWL与字线WL的连接(接通/断开)的多个选 择元件(例如场效应晶体管)。

多个位线选择电路122设置在核心区域510内。例如6个位线选择电路122设置在 1个核心区域510内。

相对于排列在Y方向上的2个存储单元阵列100，设置着3个位线选择电路122。

1个存储单元阵列100在Y方向上设置在2个位线选择电路122间。1个位线选择 电路122设置在排列在Y方向上的存储单元阵列100间。2个存储单元阵列100共有存 储单元阵列100间的位线选择电路122。

如图2的存储单元阵列100所示，在存储单元阵列100具有2个存储阵列片的积层构造的情况下，存储单元阵列100的Y方向一端侧的位线选择电路122连接在存储单元 阵列100的底部侧的位线BL(配线51)，存储单元阵列100的Y方向另一端侧的位线选 择电路122连接在存储单元阵列100的顶部侧的位线BL(配线55)。例如2个存储单元 阵列100间的位线选择电路122用于2个存储单元阵列100的顶部侧的位线BL的选择。

位线选择电路122基于地址ADR的解码结果，从多个位线BL中选择(激活)1个以 上的位线BL。位线选择电路122包含用来选择位线BL的多个选择元件(例如场效应晶 体管)。

在将阶层位线构造应用于存储单元阵列100的情况下，相对于存储单元阵列100设置多个全局位线GBL。特定数量的位线BL经由选择元件(例如场效应晶体管)连接在多 个全局位线GBL中对应的1个。

全局位线选择电路121设置在排列在X方向上的位线选择电路122间。全局位线选择电路121在Y方向上与字线选择电路112相邻。全局位线选择电路121设置在排列在 X方向上的位线选择电路122间。

全局位线选择电路121基于地址ADR的解码结果，从多个全局位线GBL中选择(激活)1个以上的全局位线GBL。

写入驱动器电路141及感测放大器电路151设置在核心区域510内。例如写入驱动器电路141及感测放大器电路151设置在四边形的平面形状的核心区域510内的一角。

感测放大器电路151在数据的读出动作时使读出电流在选择单元中流动。感测放大 器电路151感测选择单元中流动的读出电流的电流值、或位线的电位的变动。基于感测放大器电路151的感测结果，判别并读出存储单元内的数据。

写入驱动器电路141在数据的写入动作时对选择单元供给写入脉冲。在使用STT的写入动作时，写入驱动器电路141使作为写入脉冲的写入电流对应于写入数据从选择字 线流向选择位线、或从选择位线流向选择字线。

图6是表示存储单元阵列内的存储单元的位置(座标)与写入电路的关系的示意图。

在图6所示的例中，写入电路140的写入驱动器电路141设置在存储单元阵列100的X方向一端侧。

相应于存储单元阵列100内的选择单元的座标(位置)，选择单元与写入驱动器电路 141之间的距离发生变化。因此，即使多个存储单元连接在相同的字线，也存在相应于存储单元阵列100内的存储单元的座标，附加到存储单元的寄生电阻(例如配线电阻)对 于每一存储单元不同的可能性。

就倾向而言，远离写入驱动器电路141的存储单元(以下，也记为远(Far)单元)MC-f 的寄生电阻大于接近写入驱动器电路141的存储单元(以下，也记为近(Near)单元)MC-n的寄生电阻。远单元MC-f与写入驱动器电路141之间的距离长于近单元MC-n与写入 驱动器电路141之间的距离。

与此同样地，关于连接在相同位线的多个存储单元，附加到存储单元的寄生电阻的 不同是相应于存储单元与写入驱动器电路的距离而产生的。

即使在写入驱动器电路配置在存储单元阵列100的X方向两端的情况下、或配置在存储单元阵列100的Y方向一端侧的情况下，附加到存储单元的寄生电阻也相应于存储 单元阵列内的存储单元的座标，对于每一存储单元而不同。

在本实施方式的MRAM中，写入电路140(写入驱动器电路141)包含电流源电路(例如定电流源电路)300与电压源电路(例如定电压源电路)310。本实施方式的MRAM是使 用电流源电路300与电压源电路310而产生写入脉冲(写入电流)。所产生的写入脉冲被 供给到选择单元。

由此，本实施方式的MRAM能够减少写入误差。又，本实施方式的MRAM能够抑 制存储器元件的破坏。

＜写入电路的构成＞图7是表示本实施方式的MRAM中的写入电路的写入驱动 器电路的构成的一例的等效电路图。

写入驱动器电路141包含多个场效应晶体管(以下记为晶体管)TR1、TR2、TR3、TR4、TR5、TR6、电流源30、放大器(运算放大器)31、电容元件32、及电阻元件33等。

如图7所示，电流源30的一端连接在电源端子80A。对电源端子80A施加电源电 压VDD。

N型晶体管TR1的电流路径的一端(2个源极/漏极中的一个)连接在电流源30的另一端。晶体管TR1的电流路径的另一端(2个源极/漏极中的另一个)连接在节点ND1。对 晶体管TR1的栅极供给控制信号CC。

N型晶体管TR2的电流路径的一端连接在节点ND1。晶体管TR2的电流路径的另 一端连接在节点ND2。对晶体管TR2的栅极供给控制信号ACT。节点ND2连接在与写 入驱动器电路141相关的存储单元阵列100中的写入电流的输入侧(电流源极侧)的端子。

N型晶体管TR3的电流路径的一端连接在节点ND3。晶体管TR3的电流路径的另 一端连接在接地端子(基准电压端子)89A。对晶体管TR3的栅极供给控制信号(以下也记 为写入使能信号)WEN。对接地端子89A施加接地电压(基准电位)VSS。节点ND3连接 在与写入驱动器电路141相关的存储单元阵列100中的电流的输出侧(吸收侧)的端子。 存储单元MC连接在节点ND3及ND4间。

N型晶体管TR4的电流路径的一端连接在节点ND1。晶体管TR4的电流路径的另 一端连接在节点ND4。对晶体管TR4的栅极供给控制信号CV。

N型晶体管TR5的电流路径的一端连接在节点ND1。晶体管TR5的电流路径的另 一端连接在节点ND5。对晶体管TR5的栅极供给控制信号SMP。

电容元件32的一端连接在节点ND5。电容元件32的另一端连接在接地端子89B。

放大器31的一输入端子(非反转输入端子)IT1连接在节点ND4。放大器31的另一输入端子(反转输入端子)IT2连接在节点ND5。放大器31的输出端子连接在晶体管TR6 的栅极。放大器31从输出端子输出基于节点ND4的电位与节点ND5的电位的比较结果 的信号。

P型晶体管TR6的电流路径的一端连接在电源端子80B。晶体管TR6的电流路径的另一端连接在节点ND6。晶体管TR6的栅极连接在放大器31的输出端子。节点ND6 经由节点ND4连接在放大器31的输入端子IT1。对电源端子80B供给电源电压VDD。

电阻元件33的一端连接在节点ND6。电阻元件33的另一端连接在接地端子89C。

例如，写入驱动器电路141(写入电路)的电流源电路300包含电流源30及晶体管TR1。 例如写入驱动器电路141(写入电路)的电压源电路310包含放大器31、电容元件32、电阻元件33及晶体管TR4、TR5、TR6。

写入驱动器电路141是通过控制各控制信号CC、ACT、WEN、SMP、CV的信号电 平来进行动作。

通过从写入驱动器电路141输出写入电流Iwr，在选择单元MC-s中流动电流(以下，也称为单元电流)Icell。单元电流Icell具有与所供给的写入电流Iwr及存储单元MC的座标(寄生电阻)对应的电流值。

图8是以示意的方式表示本实施方式的MRAM中的写入电流的波形的图。

写入驱动器电路141输出图8所示的脉冲形状的写入电流Iwr。写入电流Iwr具有电流值i1。电流值i1为MTJ元件1的磁化反转阈值以上。写入电流Iwr具有脉冲宽度Twr。

在本实施方式的MRAM中，写入驱动器电路141在从写入电流Iwr的供给开始(时 刻ta)起到某一时刻tx为止的期间T1，使用电流源电路300输出(产生)写入电流Iwr。写 入驱动器电路141在从某一时刻tx起到写入电流Ir的供给停止(时刻tb)为止的期间T2， 使用电压源电路310输出写入电流Iwr。

期间T1与期间T2的交界的时刻tx是比被供给写入电流Iwr的MTJ元件产生磁化 反转的时刻tsw靠前的时刻。被供给写入电流Iwr的MTJ元件产生磁化反转的时刻tsw(从 写入电流的供给起产生MTJ元件的磁化反转的期间Tz)能够通过写入电流Iwr的大小、 MTJ元件的磁性层等的各种参数进行设定。

例如，期间T1短于从写入电流Iwr的供给起到MTJ元件1产生磁化反转为止的期 间Tz。

作为写入驱动器141中的电流源电路300与电压源电路310的切换的一例，在停止从电流源电路300供给电流的同时，开始从电压源电路供给电流。该情况下，停止从电 流源电路300供给电流的时刻与开始从电压源电路供给电流的时刻一致。

如此，在本实施方式的MRAM中，写入驱动器电路141在从对存储单元MC的电 流的供给开始到某一时刻tx为止的期间T1作为电流源(例如定电流源)发挥功能，在从 某一时刻tx起到电流的供给结束为止的期间T2作为电压源(例如定电压源)发挥功能。

如下所述，本实施方式的MRAM关于对存储单元阵列内的存储单元所供给的写入电流的大小，能够减轻存储单元阵列100内的存储单元MC的部位依存性的影响。

本实施方式的MRAM在对MTJ元件1执行AP写入的情况下，能够避免相对较高 的电压施加到从低电阻状态变化为高电阻状态的MTJ元件。

(b)动作例参照图9至图12，对本实施方式的MRAM的动作例进行说明。

图9是表示本实施方式的MRAM的动作例的时序图。图9中，示出各信号的信号 电平的转换、配线的电位的变化、在存储单元中流动的电流及施加到存储单元的电压的 变化。图9中，曲线图的横轴与时间对应，曲线图的纵轴与各波形的电压值或电流值对 应。

图10至图12是以示意的方式表示本实施方式的MRAM的动作中的某一时点的写 入驱动器电路的动作状态的图。

＜时刻t0＞如图9所示，在时刻t0，开始MRAM1的写入动作。

例如，图1的处理器900将写入指令CMD、表示选择单元的地址ADR、应写入到 存储单元阵列100内的数据(以下称为写入数据)及控制信号CNT传输到本实施方式的 MRAM1。

在MRAM1中，I/O电路160获取指令CMD、地址ADR、控制信号CNT及写入数 据DT。

I/O电路160将指令CMD、地址ADR及控制信号CNT传输到控制电路190。I/O 电路160将写入数据DT传输到写入电路140。

控制电路190将指令CMD及地址ADR分别解码。控制电路190将地址ADR的解 码结果传输到行控制电路110及列控制电路120。控制电路190将指令CMD的解码结 果传输到写入电路140。控制电路190基于控制信号CNT控制MRAM500内的各电路的 动作时点。

写入电路140基于写入数据，设定施加到字线及位线的电压、及对MTJ元件的电流的供给方向(源极侧/吸收侧)。例如，对选择单元MC-s执行AP写入动作(MTJ元件的磁 化排列状态从P状态变化为AP状态的动作)。本例中，在AP写入动作时，将字线WL 设定在高电位侧(电流源极侧)，将位线BL设定在低电位侧(电流吸收侧)。但，在使用 STT方式的写入动作的MRAM中，相应于MTJ元件相对于位线及字线的连接关系(写入 电流在MTJ元件内流动的朝向)，AP写入时的字线的电位与位线的电位的关系可能发生 变化。

＜时刻t1＞在时刻t1，控制电路190将控制信号ACT的信号电平从“L(Low，低)” 电平变更为“H(High，高)”电平。

通过“H”电平的信号ACT，在图6的写入驱动器电路141中，晶体管TR2被设定 为接通状态。节点ND1经由接通状态的晶体管TR2连接在节点ND2。

由此，写入驱动器电路141相对于存储单元阵列100被设定为激活状态。

＜时刻t2＞在时刻t2，控制电路190将控制信号(写入使能信号)WEN的信号电平从“L”电平变更为“H”电平。

通过“H”电平的信号WEN，晶体管TR3被设定为接通状态。

基于写入数据，例如当全局位线GBL及位线(局部位线)BL连接在节点ND3时，全 局位线GBL及位线BL经由接通状态的晶体管TR3电连接在接地端子89A。

因此，全局位线GBL的电位及位线BL的电位设定为0V。

＜时刻t3＞在时刻t3，控制电路190将控制信号CC的信号电平从“L”电平变 更为“H”电平。

通过“H”电平的信号CC，晶体管TR1被设定为接通状态。

由此，电流源30经由接通状态的晶体管TR1、TR2电连接在存储单元MC。存储单 元MC经由接通状态的晶体管TR3电连接在接地端子89A。写入电流(写入脉冲)Iwr从 写入驱动器电路141输出到存储单元阵列100。写入驱动器电路141在从电流源30输出 电流时，作为定电流源电路发挥功能。此外，电流源30输出具有固定电流值的电流。

由此，单元电流Icell在选择单元MC内流动。单元电流Icell具有将开关元件2设定为接通状态且变更MTJ元件的磁化排列状态的电流值(此处，将MTJ元件1的磁化排 列状态从P状态变更为AP状态的电流值)。

通过供给写入电流Iwr，全局字线GWL的电位上升。但，即使是连接在相同字线的多个存储单元，相应于存储单元阵列100内的选择单元的座标，接近写入驱动器电路141 的输出端子与字线WL的连接节点(例如节点ND2)的存储单元(近单元)的寄生电阻的大 小、和远离写入驱动器电路141的输出端子与字线的连接节点的存储单元(远单元)的寄 生电阻的大小也会不同。根据该寄生电阻的大小，远单元的选择时的字线WL的电位与 近单元的选择时的字线WL的电位不同。关于单元电流Icell，在远单元中流动的单元电 流If的大小实质上与在近单元中流动的单元电流In的大小相等。

在时刻t3，本实施方式的MRAM中，控制电路190将控制信号SMP的信号电平从 “L”电平变更为“H”电平。

通过“H”电平的信号SMP，晶体管TR5被设定为接通状态。由此，电容元件32 经由接通状态的晶体管TR5电连接在节点ND1。

此时，如图10所示，电流源30的输出电流作为电流Icell供给到选择单元MC。与 此同时，电流Ia经由接通状态的晶体管TR5供给到电容元件32。因此，电容元件32 被充电。来自电流源(定电流源)30的电流Ia的电流值与单元电流Icell的电流值对应。

因此，节点ND5的电位Vref成为与选择单元MC-s的电位对应的值。因此，电位 Vref成为与存储单元阵列100内的选择单元MC-s的座标对应的值。

此外，控制信号SMP的信号电平的转换也可不与控制信号CC的信号电平的转换同时进行。

＜时刻t4＞在时刻t4，控制电路190将控制信号SMP的信号电平从“H”电平变 更为“L”电平。通过“L”电平的信号SMP，晶体管TR5被设定为断开状态。由此， 电容元件32通过断开状态的晶体管TR5从节点ND1及选择单元MC-s电分离。

例如，时刻t4(将控制信号SMP从“H”电平变更为“L”电平的时点)是基于从写 入电流的供给开始起到节点ND1的电位(选择单元的电位)稳定为止的期间而适当设定。

＜时刻t5＞在时刻t5，控制电路190将控制信号CV的信号电平从“L”电平变 更为“H”电平。通过“H”电平的信号CV，晶体管TR4被设定为接通状态。节点ND4 电连接在节点ND1。

＜时刻t6＞在时刻t6，控制电路190将控制信号CC的信号电平从“H”电平变 更为“L”电平。通过“L”电平的信号CC，晶体管TR1被设定为断开状态。由此，电 流源30从节点ND1及选择单元MC电分离。

在放大器31中，对输入端子IT2供给节点ND5的电位Vref，对输入端子IT1供给 节点ND1的电位。

电容元件32在从时刻t3到时刻t4为止的期间被充电。因此，在将晶体管TR5设定为断开状态后，节点ND5的电位Vref成为与电容元件32的充电电位(蓄积电荷量)对应 的值。如上所述，电位Vref实质上与从电流源30供给电流时的选择单元MC-s的电位 相等。

放大器31将和节点ND5的电位Vref与节点ND4的电位的差对应的输出信号Sout 供给到晶体管TR6的栅极。

晶体管TR6以与输出信号Sout的电压值对应的驱动力使电流Ib从电源端子80B向节点ND6流动。

由此，节点ND6的电位Vout上升到与晶体管TR6的输出电流Ib对应的值。例如， 节点ND6的电位Vout具有与节点ND5的电位Vref相同的值。在对远单元的AP写入中， 节点ND6的电位Voutf可取与对应于远单元中流动的电流的节点ND5的电位Vreff大致 相等的值。在对近单元的AP写入中，节点ND6的电位Voutn可取与对应于近单元中流 动的电流的节点ND5的电位Vrefn大致相等的值。

此时，在选择单元MC内，单元电流Icell的电流值设定为与电位Vout的值对应的值。因此，单元电流Icell的电流值成为与从电流源30供给电流时的选择单元MC-s的 电位对应的值(例如实质上相同的电位)。

如此，在时刻t5以后的期间，写入驱动器电路141作为电压源发挥功能。

在图9的示例中，时刻t5是利用电流源电路300产生的电流开始的时刻t3与利用电流源电路300进行的电流供给停止的时刻t6之间的时刻。因此，在时刻t5到时刻t6 的期间，对选择单元MC-s供给来自电流源电路300的电流与来自电压源电路310的电 流两者。在本实施方式中，即使来自电压源电路310的电流的供给期间与来自电流源电 路的电流的供给期间重叠，也能抑制对选择单元MC-s供给过大的电流。此外，当将控 制信号CV设定为“H”电平的时刻t5与将控制信号CC设定为“L”电平的时刻t6一 致时，利用电压源电路310产生的电流的开始与利用电流源电路300进行的电流供给的 停止同时进行。

之后，通过单元电流Icell，在选择单元MC中，MTJ元件1的存储层的磁化朝向切 换(反转)。例如，MTJ元件1的磁化排列状态从P状态变化为AP状态。此处，MTJ元 件1的电阻值从与P状态(低电阻状态)对应的值变化为与AP状态(高电阻状态)对应的值。 因此，当通过定电压源电路310供给单元电流Icell时，单元电流Icell的电流值相应于 MTJ元件1的电阻值的变化而降低。

结果，如图9的区域MS所示，单元电流Icell的电流值因MTJ元件1的电阻值的 变化而发生变动。

之后，控制电路190在特定的时点将各控制信号ACT、CV、WEN的信号电平从“H” 电平变更为“L”电平。

由此，写入驱动器电路141从选择单元MC-s电分离。

通过以上动作，将与MTJ元件的AP状态建立关联的数据写入到选择单元MC-s内。

如上所述，本实施方式的MRAM的写入动作(AP写入)结束。

此外，在本实施方式的MRAM中，P写入仅写入电流的供给方向不同，因此与图9 至图12所示的AP写入动作实质上相同。在本实施方式的MRAM的写入动作中，当 MTJ元件的磁化排列状态从AP状态(高电阻状态)变化为P状态(低电阻状态)时，从位线 BL朝向字线WL流动的写入电流/单元电流被供给到选择单元。在该情况下，与所述动 作同样地，通过来自写入驱动器电路141的写入电流，选择单元的MTJ元件的磁化排列 状态从AP状态变化为P状态。由此，将与MTJ元件的P状态建立关联的数据写入到选 择单元。

如此，在本实施方式的MRAM中，P写入与AP写入仅字线-位线间的电位的关系 不同。

此外，本实施方式的MRAM的读出动作能够适当应用周知的读出动作(例如使用 DC方式、参照单元方式、及/或自参照方式等的数据读出)。因此，本实施方式中，省略 本实施方式的MRAM的读出动作的说明。

(c)验证使用图13，对本实施方式的MRAM的写入动作中的写入电流(单元电流) 的更优选条件进行验证。

图13是表示写入脉冲的脉冲宽度、写入误差率、及写入概率的曲线图。

在图13中，曲线图的横轴与写入脉冲的脉冲宽度(单元电流的供给期间)对应。在图 13中，曲线图的一纵轴与MTJ元件的写入误差率对应，曲线图的另一纵轴与MTJ元件 的写入概率(存储层的磁化反转概率)对应。在图13中，虚线WER与写入误差率对应， 实线WR与写入概率(存储层的磁化反转的成功率)对应。此外，当写入概率表示为“P” 时，写入误差率表示为“1-P”。

在写入驱动器电路将作为电流源(例如定电流源)的用于AP写入的写入脉冲(写入电 流)供给到选择单元的期间(图8的期间T1)，为了抑制因从磁化排列状态的P状态(低电阻状态)变化为AP状态(高电阻状态)所导致的MTJ元件的破坏，较理想为不产生MTJ 元件1的存储层的磁化反转。

在写入驱动器电路将作为电压源(例如定电压源)的用于AP写入的写入脉冲供给到 选择单元的期间(图8的期间T2)，为了提高数据写入的可靠性，较理想为以相对较高的概率产生MTJ元件的磁化反转。

如图13所示，写入概率在写入脉冲Iwr的脉冲宽度的期间TA具有充分低的值。在写入脉冲Iwr的脉冲宽度WP的期间TB，写入概率具有相对较高的值，写入误差率具有 相对较低的值。

图8的写入脉冲Iwr的期间T1与期间T2的交界的时刻tx是利用电流源的输出电 流形成的节点的充电电位(对选择单元的施加电位)稳定的期间，并且优选考虑写入误差 率及写入概率进行设定。

例如，从电流源电路300切换为电压源电路310的时刻tx优选为如图13的时刻t1所示，设定为确保节点的电位稳定的期间，且写入概率具有充分低的值(例如0)的时刻。

期间T2的脉冲宽度优选以在期间T2内存在写入误差率具有充分低的值(例如0)的时刻的方式设定。因此，优选以期间T2的终端成为比图13的时刻t2靠后的时刻的方 式设定期间T2的脉冲宽度。

如此，本实施方式的MRAM能够将写入驱动器电路的写入脉冲的产生源从电流源电路切换为电压源电路，将写入脉冲供给到选择单元。

由此，本实施方式的MRAM能够抑制使用电流源的写入脉冲的供给时的MTJ元件 的破坏。本实施方式的MRAM能够确保使用电压源的写入脉冲供给时的数据写入的可 靠性。

(d)汇总MRAM的写入动作是通过将写入脉冲(例如写入电流)供给到存储单元阵列内的存储单元来执行。

例如，在将电压源用于对存储单元阵列内的存储单元的电流的供给的情况下，供给 到存储单元阵列内的远单元(远离写入电路的存储单元)的写入电流的电流值因寄生电阻 (配线电阻)而变得小于供给到近单元(接近写入电路的存储单元)的写入电流的电流值。

如果流经远单元内的单元电流的电流值因寄生电阻而变得低于MTJ元件的磁化反转阈值，那么可能产生对远单元的写入误差(存储层的磁化不反转的误差)。

在考虑到因寄生电阻所引起的电流值的降低而增大由电压源产生的写入脉冲的电 流值的情况下，在近单元内流动相对较大的单元电流。在该情况下，有产生近单元的MTJ元件的破坏的可能性。

在将电流源用于对存储单元的电流的供给的情况下，在MTJ元件的电阻状态(磁化排列状态)从低电阻状态(P状态)变化为高电阻状态(AP状态)的存储单元中，相对较大的电压施加到变化为高电阻状态的MTJ元件。在该情况下，有产生MTJ元件的破坏的可 能性。

在写入电路设置在存储单元阵列的两端的情况下，也可能在存储单元阵列的端部侧 的存储单元与存储单元阵列的中央部侧的存储单元之间产生相同的问题。

本实施方式的磁存储器(例如MRAM)的写入电路(写入驱动器电路)包含电流源电路 与电压源电路。

在本实施方式的磁存储器中，在从写入动作开始起到某一时刻为止的第1期间，写入电路使用电流源电路将写入脉冲供给到存储单元。在第1期间后的第2期间，写入电 路使用电压源电路将写入脉冲供给到存储单元。

由此，本实施方式的磁存储器能够减少因存储单元阵列内的存储单元的部位依存性 (及寄生电阻)所导致的写入误差。

因此，本实施方式的磁存储器能够提高数据的写入可靠性。

又，本实施方式的磁存储器在写入动作中，能够防止当磁阻效应元件的电阻状态(磁 化排列状态)从低电阻状态(P状态)变化为高电阻状态(AP状态)时过大的电压施加到磁阻 效应元件。

因此，本实施方式的磁存储器能够抑制动作执行时的磁阻效应元件的破坏。

如上所述，本实施方式的存储器装置能够提高特性。

(2)第2实施方式参照图14至图16，对第2实施方式的存储器装置及其控制方法 进行说明。

(a)构成例图14是表示本实施方式的存储器装置(例如MRAM)的构成例的等效电路图。在图14中，示出本实施方式的MRAM中的写入电路的构成例。

与第1实施方式的MRAM同样地，图14的写入电路(写入驱动器电路)对存储单元 阵列供给写入脉冲(写入电流)。

如图14所示，在本实施方式的MRAM中，写入电路的写入驱动器电路141A除了 图7的构成以外，还包含晶体管TR7、TR8及电容元件35。

N型晶体管TR7的电流路径的一端连接在节点ND7。晶体管TR7的电流路径的另 一端连接在节点ND8。对晶体管TR7的栅极供给控制信号OFS。

P型晶体管TR8的电流路径的一端连接在节点ND7。晶体管TR8的电流路径的另 一端连接在电源端子80C。对电源端子80C供给电源电压VDD。

电容元件35的一端连接在节点ND7。电容元件35的另一端连接在接地端子89D。

如下所述，本实施方式的MRAM能够通过电容元件35，对由电容元件32产生的电 位施加失调电压。

(b)动作例参照图15至图17，对本实施方式的MRAM的动作例进行说明。

图15至图17是以示意的方式表示本实施方式的MRAM的动作中的某一时点的写 入电路(写入驱动器电路)的动作状态的图。

与第1实施方式的MRAM同样地，本实施方式的MRAM开始写入动作。

如所述图9及图10所示，通过“H”电平的各个控制信号CC、ACT、WEN，将晶 体管TR1、TR2、TR3以特定的顺序设定为接通状态。

如所述图12所示，在图9的时刻t3，晶体管TR4被设定为接通状态。由此，电容 元件32通过来自节点ND1的电流进行充电。

此时，如图15所示，控制电路190将控制信号OFS的信号电平设定为“L”电平。 通过“L”电平的信号OFS，N型晶体管TR7被设定为断开状态。因此，电容元件35 通过断开状态的晶体管TR7从节点ND6(及节点ND1)电分离。

通过“L”电平的信号OFS，P型晶体管TR8被设定为接通状态。因此，电容元件 35经由接通状态的晶体管TR8电连接在电源端子80C。电容元件35通过来自电源端子 80C的电流Ix进行充电。

结果，节点ND7的电位Voffset成为与电容元件35的充电电位对应的值。

在图9的时刻t4，控制电路190将控制信号SMP的信号电平从“H”电平变更为“L” 电平。由此，节点ND8通过断开状态的晶体管TR5从节点ND1电分离。

如图16所示，在时刻t3与时刻t5之间的某一时刻(例如时刻t4)，控制电路190将控制信号OFS的信号电平从“L”电平变更为“H”电平。

通过“H”电平的信号OFS，晶体管TR8被设定为断开状态。由此，电容元件35 及节点ND7通过断开状态的晶体管TR8从电源端子80C电分离。

通过“H”电平的信号OFS，晶体管TR7被设定为接通状态。由此，电容元件35 经由接通状态的晶体管TR7电连接在电容元件32。

在经电连接的2个电容元件32、35间产生电荷分享。由此，相应于2个电容元件 32、35的充电电位的大小关系，电容元件32的充电电位可能发生变化。

结果，相应于电容元件32的充电电位的上升或下降，节点ND8的电位可能发生变化。如此，节点ND8的电位失调。

之后，如图17所示，控制电路190将控制信号CV的信号电平从“L”电平变更为 “H”电平。由此，放大器31输出对应于节点ND4与节点ND8的电位差的输出信号Sout。 晶体管TR6以与输出信号Sout对应的驱动力使电流Ib在节点ND6中流动。节点ND6 的电位设定为与节点ND8的电位大致相同的大小。

如此，通过来自写入驱动器电路141的电压源电路310的写入电流，将单元电流Icell 供给到选择单元MC-s。

由此，将写入数据(例如与MTJ元件1的AP状态建立关联)写入到选择单元MC-s 内的MTJ元件1。

如上所述，各个控制信号在特定的时点设定为“L”电平。

以如上方式，本实施方式的MRAM的写入动作(例如AP写入)结束。

(c)汇总本实施方式的MRAM中，对利用来自定电流源电路的输出所产生的电容 元件的充电电位附加失调值。

用来相应于MTJ元件及存储单元阵列的构成而从定电流源电路切换为定电压源电路的脉冲宽度(期间T1)关于如使用图13所说明的写入误差率及电位的稳定期间，有时 无法设定为优选条件(脉冲宽度、时刻)。

例如，在利用定电流源电路300进行的写入脉冲的供给期间T1，为了实现充分低的写入概率，将写入脉冲的电流值以写入概率成为充分低的值的方式设定为相对较低的值(例如低于MTJ元件的磁化反转阈值的值)。

在期间T1，在选择单元中流动的单元电流的电流值变小。结果，在进行AP写入时，在期间T1，变得几乎不会产生MTJ元件的电阻状态的从低电阻状态向高电阻状态的变 化。

但，随着单元电流降低，有节点ND1的电位(选择单元的电位)不稳定，利用电流源电路的输出进行充电的电容元件的充电电位降低的可能性。在电容元件的充电电位降低的情况下，在期间T2内的利用电压源电路的写入脉冲的供给时，有因电流值不足而导 致写入误差率上升的可能性。

在本实施方式的MRAM中，充电电位降低的量由失调电压补充。由此，节点ND4 的电位上升到用于P写入的单元电位程度。结果，在期间T2，流动在选择单元内的单 元电流具有磁化反转阈值以上的电流值。因此，本实施方式的MRAM能够在期间T2实 现相对较高的写入率。

如此，本实施方式的MRAM能够确保从定电流源电路向定电压源电路的切换时间的裕度。

如上所述，本实施方式的MRAM能够提高数据的写入可靠性。

(3)第3实施方式参照图18，对第3实施方式的存储器装置进行说明。

图18是表示本实施方式的存储器装置(例如MRAM)的构成例的图。

如图18所示，在本实施方式中，写入电路140包含监控电路149。

监控电路149连接在写入驱动器电路141。监控电路149对写入驱动器电路141内的节点ND1的电位进行监控。监控电路149基于节点ND1的电位的监控结果，控制控 制信号SMP的信号电平。

例如在开始对选择单元MC-s及电容元件32供给来自定电流源电路300的电流后，监控电路149侦测节点ND1的电位是否达到某一基准值(例如能够保证节点ND1的电位 稳定的值)。基于监控电路149的侦测结果，控制电路190在节点ND1的电位的基准值 的侦测时点，将控制信号SMP的信号电平从“H”电平变更为“L”电平。

由此，电容元件32从节点ND1电分离。

此外，监控电路149也可连接在写入驱动器电路141A以便监控图14的写入驱动器电路141A的节点ND1的电位。监控电路149也可为控制电路190内的电路/功能。

如上所述，第3实施方式的存储器装置能够与第1及第2实施方式同样地提高存储器装置的特性。

(4)第4实施方式 参照图19至图22，对第4实施方式的存储器装置进行说明。

(a)构成例 参照图19，对本实施方式的存储器装置的构成例进行说明。

图19是表示本实施方式的存储器装置(例如MRAM)的构成例的图。

如图19所示，晶体管TR2的电流路径的端子经由节点ND2、全局位线GBL及位 线BL连接在存储单元MC。

晶体管TR3的电流路径的一端经由节点ND3A、全局字线GWL及字线WL连接在 存储单元MC。晶体管TR3的电流路径的另一端连接在接地端子89A。

晶体管TR4的电流路径的一端经由节点ND2、全局位线GBL及位线BL连接在存 储单元MC。晶体管TR4的电流路径的另一端连接在接地端子89D。

放大器31的一输入端子(非反转输入端子)IT1连接在节点ND4A。节点ND4A连接 在节点ND6。

晶体管TR9的电流路径的一端经由节点ND4A连接在放大器31的输入端子IT1。 晶体管TR9的电流路径的另一端经由节点ND3B、全局字线GWL及字线WL连接在选 择单元。

对晶体管TR9的栅极供给控制信号CVA。相应于控制信号CVA的信号电平来控制 晶体管TR9的接通/断开。对晶体管TR4的控制信号CV也可用于对晶体管TR9的控制 信号。

电容元件32经由晶体管TR2、TR5连接在节点ND2、全局位线GBL及位线BL。

在本实施方式的MRAM中，在AP写入动作时，电流源电路300经由晶体管TR1、 TR2且经由全局位线GBL及位线BL连接在存储单元(选择单元)。

电流源30输出电流Iz。电流Iz具有用于AP写入的磁化反转阈值以上的电流值。 与所述实施方式同样地，在对选择单元的AP写入时，通过来自电流源电路300的电流 将电容元件32充电到选择单元的电位程度。

在本实施方式的MRAM中，在AP写入时，来自电流源30的电流Icella对于选择 单元，沿MTJ元件的磁化排列状态从AP状态变化为P状态的方向(本实施方式中从位 线BL朝向字线WL的方向)流动。因此，在AP写入时，P状态的MTJ元件1的磁化排 列状态不发生变化。但，该情况下的电容元件32的充电电位实质上与在P状态的MTJ 元件中流动AP写入的写入电流(在从字线WL朝向位线BL的方向上流动的电流)时的充 电电位相同。

通过与电容元件32的充电电位对应的来自电压源电路310的输出，将写入电流Icellb供给到选择单元。电流Icellb对于选择单元，沿MTJ元件的磁化排列状态从P状 态变化为AP状态的方向(本实施方式中，从字线WL朝向位线BL的方向)流动。

通过该写入电流Icellb，MTJ元件1的磁化排列状态从P状态(低电阻状态)变化为AP状态(高电阻状态)。

(b)动作例参照图20至图22，对本实施方式的MRAM的动作例进行说明。

图20至图22是以示意的方式表示本实施方式的MRAM的动作中的某一时点的写 入电路(写入驱动器电路)的动作状态的图。

如图20所示，在进行AP写入时，晶体管TR4、TR9被设定为断开状态。通过断开 状态的晶体管TR9，放大器31的输入端子IT1从选择单元电分离。

在AP写入时，晶体管TR1、TR2、TR3被设定为接通状态。电流源电路300经由 接通状态的晶体管TR1、TR2、TR3电连接在选择单元。

与来自电流源30的电流对应的单元电流Icella在选择单元MC-s内流动。又，来自电流源电路300的电流经由节点ND1及晶体管TR1、TR5供给到电容元件32。

本实施方式中，电流Icella沿从位线BL朝向字线WL的方向流动。本实施方式中，电流Icella的流动方向与将MTJ元件1的磁化排列状态从AP状态变更为P状态的方向 对应。

在AP写入时，MTJ元件1的磁化排列状态为P状态。因此，即使将MTJ元件的磁 化排列状态变更为P状态的方向的电流流动在P状态的MTJ元件1内，MTJ元件1的 磁化排列状态(电阻状态)也不会发生变化。

P状态的MTJ元件1中流动的电流的电流值是来自用于AP写入的电流源的电流的电流值。

因此，图20的情况下的电容元件32的充电电位与朝MTJ元件1的磁化排列状态从 P状态变更为AP状态的方向流动的电流从AP写入的电流源30供给到P状态的MTJ 元件1的情况下的电容元件的充电电位相同。如此，本实施方式中，包含P状态的MTJ 元件的选择单元的单元电位是使用沿将MTJ元件的磁化排列变更为P状态的方向流动 的写入电流(单元电流)Icella，取样于电容元件32中。

如图21所示，在节点ND1的电位稳定的时点(例如图9的时刻t4)，晶体管TR5被 设定为断开状态。由此，电容元件32从选择单元MC-s电分离。

如图22所示，晶体管TR1、TR2、TR3设定为断开状态。由此，电流源30从选择 单元MC-s电分离。

控制电路190将信号CVA的信号电平从“L”电平变更为“H”电平。对晶体管TR9 的栅极供给“H”电平的信号CVA。由此，晶体管TR9设定为接通状态。

由此，将来自电压源电路310的电流Iy供给到选择单元MC-s。

电流Icellb在MTJ元件1内流动。电流Icellb沿从字线WL朝向位线BL的方向流 动。本实施方式中，电流Icellb的流动方向与将MTJ元件1的磁化排列状态从P状态变 更为AP状态的方向对应。

由此，MTJ元件1的磁化排列状态从P状态变化为AP状态。

电流Icellb经由接通状态的晶体管TR4供给到接地端子89D。

在特定的期间，在将写入电流供给到选择单元后，晶体管TR4、TR9被设定为断开状态。电压源电路310从选择单元MC-s电分离。

通过以上动作，将与MTJ元件的AP状态建立关联的数据写入到选择单元MC-s内。以如上方式，本实施方式的MRAM的写入动作(AP写入)结束。

此外，在本实施方式的MRAM中，P写入也可使用电流源电路300来执行。也可 在电流源电路300内将用于P写入的电流源(未图示)与用于AP写入的电流源30以不同 的方式设置。例如用于P写入的电流源的输出电流的电流值小于用于AP写入的电流源 30的输出电流。

(c)汇总本实施方式的存储器装置中，在电容元件的充电时，来自电流源电路300的电流朝将MTJ元件的磁化排列状态从AP状态变更为P状态的方向流动。

因此，本实施方式中，在AP写入中的来自电流源的电流的供给时，P状态的MTJ 元件的磁化排列状态不发生变化。结果，本实施方式的存储器装置中，在来自电流源(定 电流源)的电流的供给时不会产生MTJ元件的破坏。

因此，本实施方式的存储器装置能够提高可靠性。

(5)变化例参照图23及图24对实施方式的存储器装置的变化例进行说明。

图23是表示实施方式的存储器装置的变化例的示意图。

如图23所示，本变化例的存储器装置(例如MRAM)包含用于AP写入的写入驱动器电路141与用于P写入的写入驱动器电路141Z。

本变化例中，用于P写入的写入驱动器电路141Z的内部构成与用于AP写入的写 入驱动器电路141的内部构成不同。

写入驱动器电路141在将MTJ元件1的磁化排列状态从P状态变更为AP状态的写 入动作时，将写入脉冲供给到存储单元。写入驱动器电路141Z在将MTJ元件的磁化排 列状态从AP状态变更为P状态的写入动作时，将写入脉冲供给到存储单元。

在将MTJ元件1的磁化排列状态从AP状态变更为P状态的写入动作时，在写入电 流的供给时对存储单元施加较大电压的可能性比将MTJ元件1的磁化排列状态从P状 态变更为AP状态的写入动作低。

因此，写入驱动器电路141Z也可为仅包含定电流源电路390的电路。

写入驱动器电路141Z包含电流源30Z、晶体管TR1Z、TR2Z、TR3Z。

电流源30Z的一端连接在电源端子80Z。电流源30Z的另一端连接在节点NDA。

N型晶体管TR1Z的电流路径的一端连接在电流源30Z的另一端。晶体管TR1Z的 电流路径的另一端连接在节点NDA。对晶体管TR1Z的栅极供给控制信号CCZ。

N型晶体管TR2Z的电流路径的一端连接在节点NDA。晶体管TR2Z的电流路径的 另一端经由节点ND3连接在全局位线GBL及位线BL。对晶体管TR2Z的栅极供给控制 信号ACTZ。

N型晶体管TR3Z的电流路径的一端经由节点ND2连接在全局字线GWL及字线 WL。晶体管TR3Z的电流路径的另一端连接在接地端子89D。对晶体管TR3Z的栅极供 给控制信号(写入使能信号)WENZ。

节点ND3关于写入驱动器电路141成为电流的源极侧的端子。节点ND2关于写入 驱动器电路141成为电流的吸收侧的端子。

控制电路190在P写入的执行时，将控制信号CCZ、ACTZ、WENZ的信号电平在 与图7的时刻t1、t2、t3实质上相同的时点从“L”电平变更为“H”电平。由此，用于 P写入的单元电流IcellZ沿从位线BL朝向字线WL的方向流动。

此外，在使用图7或图14的写入驱动器电路141、141A的P写入时，写入电流(单 元电流)也可在无来自定电压源电路310的电流的供给(无电路310的驱动)的情况下，仅 通过定电流源电路300供给到选择单元MC-s。但，在使用图7或图14的驱动器电路141、 141A的P写入中，用于P写入的写入电流所流动的方向与用于AP写入的写入电流所流 动的方向相反。因此，在图7或图14中，在P写入时，定电流源电路300连接在全局 位线GBL(及位线BL)，晶体管TR3连接在全局字线GWL(及字线WL)。

本变化例的存储器装置能够与所述各实施方式同样地提高存储器装置的特性。

图24是表示本实施方式的存储器装置(例如MRAM)的其他变化例的示意图。

如图24所示，在写入驱动器电路141中，来自电压源电路310的电流的供给开始 的时点(时刻t5A)也可在来自电流源电路300的电流的供给停止的时点(时刻t6)之后。

在该情况下，特定的期间T3设置在来自电流源电路300的电流的供给期间T1与来自电压源电路310的电流的供给期间T2之间。例如写入电流(单元电流Icell)的电流值在特定的期间成为所需电流值以下。

在该情况下，本变化例的存储器装置也能够与所述各实施方式同样地提高存储器装 置的特性。

(6)其他本实施方式的存储器装置也可将面内磁化型磁阻效应元件用于存储器元件。在面内磁化型磁阻效应元件(例如MTJ元件)中，各磁性层具有面内磁各向异性。各 磁性层的易磁化轴方向与磁性层的层面平行。各磁性层具有相对于层面平行的磁化。各 磁性层的磁化方向相对于磁性层的排列方向垂直。

在实施方式的存储器装置中，存储单元及存储单元阵列的构成并不限定于图2至图 4的示例。例如，在本实施方式的存储器装置中，也可使用具有场效应晶体管的存储单元。场效应晶体管(以下称为单元晶体管)作为存储单元的开关元件发挥功能。存储单元 连接在形成位线对的2个位线与字线。单元晶体管的电流路径的一端连接在第1位线， 单元晶体管的电流路径的另一端连接在磁阻效应元件的一端，磁阻效应元件的另一端连 接在第2位线(源极线)。单元晶体管的栅极连接在字线。

本实施方式的存储器装置也可为PCM/PCRAM(相变化存储器)或ReRAM(电阻变化存储器)。

本实施方式中，“连接”的记载并不限于2个构成要素不经由其他要素而直接连接的情况，也可相应于构成要素间的关系而适当包含2个构成要素经由其他要素而间接连 接的情况。

已说明了本发明的若干实施方式，但这些实施方式是作为示例提出的，并非意欲限 定发明的范围。这些新颖的实施方式能够通过其他各种方式来实施，能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含于发明的范围或 主旨，并且包含于权利要求书所记载的发明及其均等的范围。

Claims (9)

1.一种存储器装置，具备：第1配线；第2配线；存储单元，电连接在所述第1配线与所述第2配线之间，且包含可变电阻元件；及写入电路，包含电流源电路与电压源电路，且使用写入脉冲对所述存储单元写入数据；且所述写入电路在从所述写入脉冲的供给开始的第1时刻起到第2时刻为止的第1期间，使用所述电流源电路将所述写入脉冲供给到所述存储单元，在从第3时刻起到所述写入电流的供给停止的第4时刻为止的第2期间，使用所述电压源电路将所述写入脉冲供给到所述存储单元。

2.根据权利要求1所述的存储器装置，其中所述写入电路包含：第1晶体管，电连接在电流源与第1节点之间；第2晶体管，电连接在所述第1节点与所述存储单元之间；第3晶体管，电连接在所述第1节点与第2节点之间；第1电容元件，电连接在所述第2节点；第4晶体管，电连接在所述第1节点与第3节点之间；放大器，具有电连接在所述第2节点的第1输入端子、连接在所述第3节点的第2输入端子、及输出端子；第5晶体管，具有电连接在所述输出端子的栅极及电连接在所述第3节点的电流路径的一端；以及电阻元件，电连接在所述第3节点。

3.根据权利要求2所述的存储器装置，其中在所述第1期间，所述电流源经由接通状态的所述第1晶体管电连接在所述第1节点，基于所述电流源的输出电流的所述写入脉冲经由接通状态的所述第1及第2晶体管供给到所述存储单元，所述第1电容元件经由接通状态的所述第3晶体管电连接在所述第1节点，在将所述第3晶体管设定为断开状态后，所述放大器将基于所述第2节点与所述第1节点的电位差的第1信号从所述输出端子输出到所述第5晶体管的栅极，基于所述第5晶体管的输出电流的所述写入脉冲经由所述第4晶体管被供给到所述存储单元。

4.根据权利要求3所述的存储器装置，其还具备：第6晶体管，电连接在所述第2节点与第4节点之间；第7晶体管，电连接在所述第4节点与电压端子之间；及第2电容元件，电连接在所述第4节点；在所述第1期间，所述第2电容元件通过断开状态的所述第6晶体管而从所述第2节点电分离，经由接通状态的所述第7晶体管而由所述电压端子进行充电，在所述放大器输出所述第1信号之前，所述第2电容元件经由接通状态的所述第6晶体管电连接在所述第1电容元件。

5.根据权利要求1至3中任一项所述的存储器装置，其中所述第3时刻与所述第2时刻一致。

6.根据权利要求1至4中任一项所述的存储器装置，其中所述第3时刻为所述第1时刻与所述第2时刻之间的时刻。

7.根据权利要求1至4中任一项所述的存储器装置，其中所述第3时刻为所述第2时刻之后的时刻。

8.根据权利要求1所述的存储器装置，其中所述写入脉冲在所述第1期间沿将所述可变电阻元件的电阻状态从高电阻状态变更为低电阻状态的方向流动在所述可变电阻元件内，在所述第2期间沿将所述可变电阻元件的电阻状态从低电阻状态变更为高电阻状态的方向流动。

9.根据权利要求1至8中任一项所述的存储器装置，其中所述可变电阻元件为磁阻效应元件，所述写入脉冲将所述磁阻效应元件的电阻状态从低电阻状态变更为高电阻状态。

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