CN112542191B - 存储器件 - Google Patents

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Abstract

实施方式提供一种能够抑制耗电增大的存储器件。实施方式的存储器件具备：第1存储单元，设置在第1配线与第2配线之间；第2存储单元，设置在所述第2配线与第3配线之间；第3存储单元，设置在第4配线与第5配线之间；第4存储单元，设置在所述第5配线与第6配线之间；第1均衡电路，连接于所述第1、所述第3、所述第4及所述第6配线；及控制电路，控制对于所述第1至第4存储单元的动作。所述控制电路当执行所述动作时，选择所述第1存储单元及所述第4存储单元，对所述第1配线施加第1电压，对所述第2配线施加比所述第1电压高的第2电压，对所述第5配线施加比所述第2电压低的第3电压，对所述第6配线施加比所述第3电压高的第4电压。所述第1均衡电路在所述动作后将所述第1配线电连接到所述第6配线。

Description

存储器件
[相关申请案]
本申请案享受以日本专利申请案2019-171651号(申请案：2019年9月20日)作为基础申请案的优先权。本申请案通过参照该基础申请案包含基础申请案的所有内容。
技术领域
实施方式一般而言涉及一种存储器件。
背景技术
近年来，正不断推进新存储器件的研究及开发。
发明内容
实施方式提供一种能够抑制耗电增大的存储器件。
实施方式的存储器件具备：第1存储单元，设置在第1配线与第2配线之间；第2存储单元，设置在所述第2配线与第3配线之间；第3存储单元，设置在第4配线与第5配线之间；第4存储单元，设置在所述第5配线与第6配线之间；第1均衡电路，连接于所述第1、所述第3、所述第4及所述第6配线；及控制电路，控制对于所述第1至第4存储单元的动作。所述控制电路当执行所述动作时，选择所述第1存储单元及所述第4存储单元，对所述第1配线施加第1电压，对所述第2配线施加比所述第1电压高的第2电压，对所述第5配线施加比所述第2电压低的第3电压，对所述第6配线施加比所述第3电压高的第4电压。所述第1均衡电路在所述动作后，将所述第1配线电连接到所述第6配线。
附图说明
图1是表示第1实施方式的存储器件的构成例的图。
图2是表示第1实施方式的存储器件的存储单元阵列的构成例的图。
图3是表示第1实施方式的存储器件的构成例的图。
图4及图5是表示第1实施方式的存储器件的存储单元阵列的构造例的图。
图6是表示第1实施方式的存储器件的构成例的图。
图7是表示第1实施方式的存储器件的动作例的时序图。
图8是用来对第1实施方式的存储器件的动作例进行说明的图。
图9是表示第1实施方式的存储器件的动作例的时序图。
图10是用来对第1实施方式的存储器件的动作例进行说明的图。
图11是表示第1实施方式的存储器件的动作例的时序图。
图12是用来对第1实施方式的存储器件的动作例进行说明的图。
图13是表示第2实施方式的存储器件的构成例的图。
图14是用来对第2实施方式的存储器件进行说明的图。
图15是用来对第3实施方式的存储器件进行说明的图。
图16是用来对第4实施方式的存储器件进行说明的图。
图17是用来对实施方式的存储器件的变化例进行说明的图。
具体实施方式
参照图1至图17，对实施方式的存储器件及存储器件的控制方法进行说明。
以下，参照附图对本实施方式详细地进行说明。在以下的说明中，对具有同一功能及构成的要素标注同一符号。
另外，在以下的各实施方式中，为了进行区分，对一些构成要素标注了末尾带有数字/英文字母的参照符号(例如各种配线、各种电压及信号等)，而在无须相互区分的情况下，使用省略了末尾的数字/英文字母的表述(参照符号)。
(1)第1实施方式
参照图1至图12，对第1实施方式的存储器件进行说明。
(a)基本构成
参照图1至图3，对本实施方式的存储器件的基本构成进行说明。
图1是表示本实施方式的存储器件的构成例的一例的框图。
如图1所示，本实施方式的存储器件500包含存储单元阵列100、行控制电路110、列控制电路120、写入电路140、读出电路150、I/O(Input/Output，输入/输出)电路160、电压产生电路170、及控制电路190等。
1个以上存储单元阵列100包含多个存储单元MC。各存储单元MC例如包含可变电阻元件。可变电阻元件作为存储元件用于数据的存储。此外，有时1个存储单元阵列100表示多个存储器区域的集合。
例如，存储单元阵列100包含多个控制单位MB。
行控制电路110控制存储单元阵列100的多个行。对行控制电路110供给地址ADR的解码结果(行地址)。行控制电路110将基于地址ADR的解码结果的行(例如字线)设定为选择状态。以下，将设定为选择状态的行(或字线)称为选择行(或选择字线)。将选择行以外的行称为非选择行(或非选择字线)。
行控制电路110包含全局字线选择电路111及字线选择电路112等。
列控制电路120控制存储单元阵列100的多个列。对列控制电路120供给地址ADR的解码结果(列地址)。列控制电路120将基于地址ADR的解码结果的列(例如至少1条位线)设定为选择状态。以下，将设定为选择状态的列(或位线)称为选择列(或选择位线)。将选择列以外的列称为非选择列(或非选择位线)。
列控制电路120具有全局位线选择电路121及位线选择电路122等。
写入电路140进行用于写入动作(数据的写入)的各种控制。写入电路140在写入动作时，将由电流及/或电压形成的写入脉冲经由行控制电路110及列控制电路120供给到存储单元MC。由此，将数据DT写入存储单元MC。
例如，写入电路140具有驱动电路141、电压源、电流源、及锁存电路等。
读出电路150进行用于读出动作(数据的读出)的各种控制。读出电路150在读出动作时，将读出脉冲(例如读出电流)经由行控制电路110及列控制电路120供给到存储单元MC。读出电路150感测从存储单元输出的电流的电流值、或来自存储单元的电流所流通的配线的电位。由此读出存储单元MC内的数据DT。
例如，读出电路150具有驱动电路151、电压源及/或电流源、锁存电路、感测放大电路等。
此外，写入电路140及读出电路150并不限定于相互独立的电路。例如，写入电路与读出电路亦可具有能够相互利用的共同的构成要素，作为1个集成的电路设置在存储器件500内。
I/O电路(输入输出电路)160是用来发送接收存储器件500内的各种信号的接口电路。
I/O电路160在写入动作时，将来自外部器件(控制器或主机器件)的处理器900的数据DT作为写入数据传送至写入电路140。I/O电路160在读出动作时，将从存储单元阵列100向读出电路150输出的数据DT作为读出数据传送至处理器900。
I/O电路160将来自处理器900的地址ADR及指令CMD传送至控制电路190。I/O电路160在控制电路190与外部器件之间发送接收各种控制信号CNT。
电压产生电路170使用从外部器件提供的电源电压，产生用于存储单元阵列100的各种动作的电压。例如，电压产生电路170在写入动作时，将所产生的用于写入动作的各种电压输出至写入电路140。电压产生电路170在读出动作时，将所产生的用于读出动作的各种电压输出至读出电路150。
控制电路(也称为状态机、定序器或内部控制器)190基于控制信号CNT、地址ADR及指令CMD，控制存储器件500内的各电路的动作。
例如，指令CMD是表示存储器件500应执行的动作的信号。例如，地址ADR是表示存储单元阵列100内的动作对象的1个以上存储单元(以下称为选择单元)的坐标的信号。例如，控制信号CNT是用来控制外部器件与存储器件500之间的动作时序及存储器件500的内部的动作时序的信号。
控制电路190例如具有指令解码器、地址解码器、及锁存电路等。例如，控制电路190可以具有用来解码地址ADR的转换表格。
图2是表示本实施方式的存储器件中的存储单元阵列的构造例的俯视图。
如图2所示，存储单元阵列100中，多个存储单元MC各自设置在多条配线51、53、55间。
多条配线51、53、55设置在衬底9的表面的上方。
配线51在Y方向延伸。多条配线51排列在X方向。配线53在X方向延伸。多条配线53排列在Y方向。配线55在Y方向延伸。多条配线55排列在X方向。
配线53设置在Z方向上的配线51的上方。配线55设置在Z方向上的配线53的上方。配线53在Z方向设置在配线51与配线55之间。
图2的例中，配线51及配线55为字线WL(WLL、WLU)，配线53为位线BL。
此外，X方向是相对于衬底9的表面平行的方向。Y方向是相对于衬底9的表面平行的方向、且与X方向交叉(例如正交)的方向。Z方向是相对于衬底9的表面(X-Y平面)垂直的方向。
多个存储单元MC在存储单元阵列100内三维排列。多个存储单元MC在X-Y平面内呈矩阵状排列。多个存储单元MC排列在Z方向。
存储单元MCL设置在配线51(字线WLL)与配线53(位线BL)之间。存储单元MCU设置在配线53(位线BL)与配线55(字线WLU)之间。Z方向上排列的2个存储单元MC间设置着配线53。
Z方向上排列的2个存储单元MC共有Z方向上排列的2个存储单元MC间的配线53。
Z方向上排列的2个存储单元MC连接于共同的位线BL。Z方向上排列的2个存储单元MC连接于互不相同的字线WLL、WLU。Z方向上排列的2个存储单元MC中的一个存储单元在Z方向上连接于比位线BL更下方的字线WLL，另一个存储单元在Z方向上连接于比位线BL更上方的字线WLU。
以下，将包含X-Y平面上二维排列的多个存储单元MC的层称为阵列层、方块组织(MAT)、或存储片(memory tile)等。图2的存储单元阵列100具有2个阵列层LYL、LYU排列在Z方向的构造。
以下，将2个阵列层中在Z方向下侧(衬底侧)的阵列层称为下层阵列层LYL。将2个阵列层中在Z方向上侧的阵列层称为上层阵列层LYU。下层阵列层LYL配置在上层阵列层LYU与衬底9之间。本实施方式中，阵列层LYU、LYL在Z方向上的位置称为层级(或电平)。
以下，将Z方向上排列的2条字线WLL、WLU中的下层阵列层LYL内的字线WLL称为下层字线WLLU，将上层阵列层LYU内的字线WLL称为上层字线WLU。
例如，图2的存储单元阵列100中，存储单元MC为存储元件1与切换元件2排列在Z方向上的构造体。
此外，存储单元阵列100的构造并不限定于图2的例。
在衬底9为半导体衬底(例如矽衬底)的情况下，如行控制电路110及列控制电路120的存储单元阵列100以外的电路(以下称为CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)电路)可以设置在半导体衬底上。由此，存储单元阵列100在Z方向上设置在CMOS电路上方。存储单元阵列100配置在覆盖CMOS电路的绝缘层上。
图3是用来对本实施方式的存储器件的基本构成进行说明的示意图。
如图3所示，本实施方式中，存储单元阵列100包含多个存储块MB(MBa、MBb、MBc、MBd)。存储单元的动作可以存储块为单位进行控制。
本实施方式中，存储器件500包含均衡电路610、620。均衡电路610、620设置在行控制电路110及列控制电路120内。
行控制电路110内的均衡电路(以下称为字线均衡器)610连接于多个存储块MBa、MBb的多条字线WLL、WLU。
列控制电路120内的均衡器电路(以下称为位线均衡器)620连接于多个存储块MBa、MBb的多条位线BL。
字线均衡器610包含多个切换元件611。1个以上切换元件611连接于存储块MBa的字线WLa与存储块MBb的字线WLb之间。
切换元件611在执行存储块MB的动作时，利用控制信号EQR设定为断开状态。切换元件611在存储块MB的动作结束时，利用控制信号EQR设定成接通状态。
位线均衡器620包含多个切换元件621。1个以上切换元件621连接于存储块MBa的位线BLa与存储块MBb的位线BLb之间。
切换元件621在执行存储块MB的动作时，利用控制信号EQC设定成断开状态。切换元件621在存储块MB的动作结束时，利用控制信号EQC设定成接通状态。
在执行存储器件的动作时，将具有某一电压值的电压根据存储块MB的状态供给到多个存储块MB。
在执行某一动作时，对存储块MBa的位线BLa施加电压V1，对存储块MBa的字线WLa施加电压V2。对存储块MBb的字线WLb施加电压V1，对存储块MBb的位线BLb施加电压V2。
例如，电压V1高于电压V2。
字线均衡器610在存储块MBa、MBb的动作结束后，将一存储块的高电位的字线(此处为字线WLb)经由接通状态的切换元件611电连接到另一存储块的低电位的字线(此处为字线WLa)。经由接通状态的切换元件611，在2条字线WLa、WLb间产生电荷分享。
由此，电连接的字线WLa、WLb的电位被设定为电压V1与电压V2之间的电压(例如高于0V的电压)。
位线均衡器620在存储块MBa、MBb的动作结束后，将一存储块的高电位的位线(此处为位线BLa)经由接通状态的切换元件621电连接到另一存储块的低电位的位线(此处为BLb)。经由接通状态的切换元件621，在2条位线BLa、WLb间产生电荷分享。
由此，电连接的位线BLa、BLb的电位被设定为约电压V1与电压V2之间的电压。
像这样，在本实施方式中，某一动作结束后，通过电荷分享，对存储单元阵列内的字线及位线进行预充电以备下一动作。由此，本实施方式的存储器件500在执行下一动作时，可使字线/比特的充电量变小。
结果为，本实施方式的存储器件能够抑制耗电的增大。
(b)实施例
参照图4至图12，对本实施方式的存储器件的实施例进行说明。
(b-1)构成例
＜存储单元阵列＞
参照图4及图5，对本实施方式的存储器件的存储单元阵列的构成例进行说明。
图4是表示本实施方式的存储器件的存储单元阵列的内部构成的一例的等效电路图。
图4是表示存储器件的存储单元阵列的构成的一例的等效电路图。
如图4所示，在存储单元阵列100内，多条位线BL排列在Y方向。各位线BL在X方向延伸。在存储单元阵列100内，多条字线WL(WLL＜0＞、WLL＜1＞…、WLU＜0＞、WLU＜1＞…)排列在X方向。各位线BL在Y方向延伸。此处，N及M为正自然数。
存储单元MC(MCL、MCU)配置在位线BL与字线WL之间。存储单元MC电连接于位线BL及字线。
Y方向上排列的多个存储单元MC共同连接于1条字线WL。X方向排列的多个存储单元MC共同连接于1条位线BL。
在本实施方式的存储器件为阻变型存储器的情况下，1个存储单元MC包含1个可变电阻元件1及1个切换元件2。
可变电阻元件1及切换元件2串联连接于位线BL与字线BL之间。可变电阻元件1的一端连接于位线BL及字线WL中的一条，可变电阻元件1的另一端经由切换元件2连接于位线BL及字线WL中的另一条。
图4的例中，存储单元MCU连接于字线WLU与位线BL之间。存储单元MCU的可变电阻元件1经由切换元件2连接于位线BL。存储单元MCU的可变电阻元件1的另一端连接于字线WLU。存储单元MCL连接于字线WLL与位线BL之间。存储单元MCL的可变电阻元件1的一端连接于位线BL。存储单元MCL的可变电阻元件1的另一端经由切换元件2连接于字线WLL。
可变电阻元件1作为存储单元MC的存储元件发挥功能。可变电阻元件1根据可变电阻元件1的电阻状态的变化，可具有多个电阻值中的任一个。通过将可变电阻元件1的多个电阻值与数据建立关联，将可变电阻元件1用作存储1比特以上数据的存储元件。
切换元件2切换存储单元MC的接通/断开(选择/非选择)。
切换元件2在存储单元MC被施加切换元件2的阈值电压以上的电压的情况下，设定成接通状态(低电阻状态、导通状态)。切换元件2在存储单元被施加未达切换元件2的阈值电压的电压的情况下，设定成断开状态(高电阻状态、非导通状态)。
导通状态的切换元件2能够使电流在存储单元MC内流通。接通状态的切换元件2将视位线与字线之间的电位差，从位线侧流向字线侧的电流、或从字线侧流向位线侧的电流供给至可变电阻元件1。如此，切换元件2是能够使电流在存储元件1中双向流通的元件。例如，切换元件2作为双向二极管发挥功能。
图5是表示本实施方式的存储器件的构造例的一例的剖视图。
图5选取表示沿着Y方向的存储单元阵列的剖面构造的一部分。
如上所述，本实施方式中，存储单元阵列包含排列在Z方向的多个阵列层LYU、LYL。
如图5所示，2个阵列层LYU、LYL设置在存储单元阵列100内。
阵列层LYU在Z方向上设置在衬底90上方。
阵列层LYL设置在阵列层LYU与衬底90之间。
多个存储单元MC(MCU、MCL)在各阵列层LYU、LYL内呈二维地排列。
例如，在存储器件为使用磁阻效应元件作为存储元件的存储器(例如MRAM(Magnetic Random Access Memory，磁性随机存储器))的情况下，存储单元MC为包含磁阻效应元件1-2及切换元件2的积层体。
例如，磁阻效应元件1-2包含2个磁性层11、12及非磁性层13。非磁性层13在Z方向上设置在2个磁性层11、12之间。Z方向上排列的2个磁性层11、12及非磁性层13形成磁性隧道接合(MTJ，Magnetic Tunnel Junction)。
以下，将包含磁性隧道接合的磁阻效应元件称为MTJ元件。以下，将MTJ元件1-2中的非磁性层13称为隧道势垒层。
磁性层11、12例如为包含钴、铁及/或硼等的强磁性层。磁性层11、12可以是单层膜，也可以是多层膜(例如人工晶格膜)。隧道势垒层13例如为包含氧化镁的绝缘膜。隧道势垒层可以是单层膜，也可以是多层膜。
例如，各磁性层11、12具有垂直磁各向异性。各磁性层的易磁化轴方向相对于磁性层的层面(膜面)垂直。各磁性层11、12具有相对于磁性层11、12的层面垂直的磁化。各磁性层11、12的磁化方向相对于磁性层11、12的排列方向(Z方向)平行。
磁性层11的磁化方向是可变的。磁性层12的磁化方向不变(固定状态)。以下，将磁化方向可变的磁性层11称为存储层。以下，将磁化方向不变(固定状态)的磁性层12称为参照层。此外，存储层11有时也被称为自由层、磁化自由层、或磁化可变层。参照层12有时也被称为固定(pin、pinned)层、磁化不变层、或磁化固定层。
本实施方式中，“参照层(磁性层)的磁化方向不变”、或“参照层(磁性层)的磁化方向为固定状态”意思是在对磁阻效应元件供给用来改变存储层的磁化方向的电流或电压的情况下，参照层的磁化方向在电流/电压供给前后不会因被供给的电流或电压变化。
例如，本实施方式的MTJ元件1-2包含2个电极19A、19B。磁性层11、12及隧道势垒层13在Z方向上设置在2个电极19A、19B间。参照层12设置在电极19B与隧道势垒层13之间。存储层11设置在电极19A与隧道势垒层13之间。
例如，偏移消除(shift cancel)层15设置在MTJ元件1-2内。偏移消除层15设置在参照层12与电极19B之间。偏移消除层15是用来缓和参照层12的泄漏磁场的影响的磁性层。
非磁性层16设置在偏移消除层15与参照层12之间。非磁性层16例如为Ru层等金属层。
参照层12经由非磁性层16与偏移消除层15反铁磁性地耦合。由此，包含参照层12、非磁性层16及偏移消除层15的积层体形成SAF(Synthetic Antiferromagnetic，合成反铁磁)构造。在SAF构造中，偏移消除层15的磁化方向与参照层12的磁化方向相反。藉由SAF构造，将参照层12的磁化方向设定为固定状态。
例如，MTJ元件1-2可以包含基底层(未图示)及/或盖层(未图示)。基底层设置在磁性层(此处为存储层)11与电极19A之间。基底层为非磁性层(例如为导电性化合物层)。基底层是用于改善与基底层相接的磁性层11的特性(例如结晶性及/或磁性特性)的层。盖层是磁性层(此处为偏移消除层)15与电极19B之间的非磁性层(例如为导电性化合物层)。盖层是用于改善与盖层相接的磁性层15的特性(例如结晶性及/或磁性特性)的层。
此外，基底层及盖层的至少一层可以视为电极19(19A、19B)的构成要素。
切换元件2包含2个电极21、23、及切换层(以下也称为阻变层)22。切换层22设置在2个电极(导电层)21、23间。切换元件2中，电极21、切换层22、及电极23排列在Z方向。切换层22设置在2个电极21、23间。切换层22的材料例如为过渡金属氧化物、或硫属化物化合物等。
在2个存储单元MCU、MCL排列在Z方向的情况下，一个存储单元MCU在Z方向上经由配线53配置在另一个存储单元MCL的上方。
例如，对于比配线53更下方的存储单元MCL，切换元件2设置在覆盖衬底90的绝缘层91上的配线51上。
在配线51上的切换元件2中，在从配线51侧朝向配线53的方向上，电极21、切换层22及电极23依次配置在配线51上。
MTJ元件1-2在Z方向上设置在切换元件2上。配线53在Z方向上设置在MTJ元件1-2上。更具体来说，在MTJ元件1-2中，在从配线51侧朝向配线53侧的方向上，电极19A、存储层11、隧道势垒层13、参照层12、非磁性层(金属层)16及偏移消除层15及电极19B依次配置在切换元件2的电极23上。
例如，对于比配线53更上方的存储单元MCU，切换元件2设置在配线53上，MTJ元件1-2设置在切换元件2上。配线55设置在MTJ元件1-2上。更具体来说，在配线53上的切换元件2中，在从配线53侧朝向配线55侧的方向(从配线51侧朝向配线53侧的方向)上，电极21、切换层22及电极23依次配置在配线53上。
在MTJ元件1-2中，在从配线53侧朝向配线55侧的方向上，电极19A、存储层11、隧道势垒层13、参照层12、非磁性层16、偏移消除层15及电极19B依次配置在电极23上。配线55配置在电极19B上。
本实施方式中，在各存储块及各层级LYL、LYU中，MTJ元件在Z方向上的存储层及参照层的排列顺序为多个存储单元(例如所有存储单元)相同。
此外，在存储单元阵列100内，MTJ元件1-2及切换元件2在Z方向上的配置顺序、及各元件1、2的构成要素(层)的配置顺序只要能够实现所期望的功能/特性，则并不限定于所述例。可以根据存储单元阵列100的内部构成，适当变更MTJ元件1-2及切换元件2在Z方向上的配置顺序、及各元件1、2的构成要素(层)的配置顺序。
通过控制MTJ元件1-2的存储层的磁化方向来执行数据对存储单元的写入。通过数据的写入，与磁化排列状态对应的MTJ元件1-2的电阻状态(电阻值)变化。
例如，在通过STT(Spin Transfer Torque，自旋转移力矩)切换存储层11的磁化方向的情况下，对MTJ元件1-2供给写入电流。
根据写入电流是从存储层11流向参照层12、或是从参照层12流向存储层11，控制是使MTJ元件1-2的磁化排列状态从AP状态变为P状态、或是使MTJ元件1-2的磁化排列状态从P状态变为AP状态。写入电流的电流值设定为小于参照层12的磁化反转阈值、且为存储层11的磁化反转阈值以上。有助于存储层11的磁化切换(磁化的反转)的自旋力矩是由在MTJ元件内流通的写入电流产生的。将所产生的自旋力矩施加到存储层11。
在MTJ元件1-2的磁化排列状态从AP状态变为P状态的情况下(以下也称为P写入)，与参照层12的磁化方向相同方向的自旋(电子)的自旋力矩施加到存储层11的磁化。在存储层11的磁化方向相对于参照层12的磁化方向相反的情况下，存储层11的磁化方向利用被施加的自旋力矩变为与参照层12的磁化方向相同的方向。
结果为，将MTJ元件1-2的磁化排列状态设定为P状态。
在MTJ元件1-2的磁化排列状态从P状态变为AP状态的情况下(以下也称为AP写入)，相对于参照层12的磁化方向为相反方向的自旋的自旋力矩施加到存储层11的磁化。在存储层11的磁化方向与参照层12的磁化方向相同的情况下，存储层11的磁化方向利用被施加的自旋力矩变为相对于参照层12的磁化方向相反的方向。
结果为，将MTJ元件1-2的磁化排列状态设定为AP状态。
数据从存储单元的读出是通过判别MTJ元件1-2的磁化排列状态(电阻值)来执行的。读出数据时，对MTJ元件1-2供给读出电流。读出电流的电流值设定为小于存储层11的磁化反转阈值的值。基于来自被供给读出电流的MTJ元件1-2的输出值(例如电流值或电压值)的大小，等效地判别MTJ元件1-2的电阻值(磁化排列状态)。
由此，判别并读出存储单元内的数据。
此外，本实施方式中，对将MTJ元件用作存储元件1的情况进行了说明。例如，存储元件1可以是相变元件(例如硫属化物元件)，也可以是电阻元件(例如过渡金属氧化物元件)。
＜均衡电路＞
参照图6，对本实施方式的存储器件(例如MRAM)的均衡电路的构成例进行说明。
图6是表示本实施方式的MRAM的均衡电路的内部构成的一例的示意图。
如图6所示，2个存储块MBa、MBb连接于1个字线均衡器610及1个位线均衡器620。
字线均衡器610设置在存储块MB的Y方向的一端。字线均衡器610电连接于X方向上相邻的2个存储块MBa、MBb。
位线均衡器620例如配置在连接于共同的字线均衡器610的2个存储块MBa、MBb间。位线均衡器620共同连接于在X方向上隔着位线均衡器620的2个存储块MB。
例如，对于各存储块MB的行，使用层级字线构造。层级字线构造的存储块MBa、MBb包含多条全局字线及多条字线(以下也称为局域字线)。
在存储块MB包含下层字线WLL及上层字线WLU的情况下，与下层字线WLL对应的全局字线(以下称为下层全局字线)GWLL、及与上层字线WLU对应的全局字线(以下称为上层全局字线)GWLU设置在存储块(或其附近的区域)内。
各全局字线GWLL、GWLU连接于字线选择电路112内的多个选择器220(220La、220Lb、220Ua、220Ub)中对应的1个。多条字线WLL、WLU连接于对应的选择器220。选择信号SR供给到各选择器220。选择信号SR是由地址ADR内的行地址的解码结果获得的信号。由此，选择多条字线WLL、WLU、WLL、WLU中的1个。
例如，全局字线GWLL、GWLU连接于全局字线选择电路111。由此，选择多条全局字线GWLL、GWLU中与地址ADR的解码结果对应的1个。
全局字线GWLLa、GWLUa、GWLLb、GWLUb连接于驱动电路141、151。驱动电路141、151根据要执行的动作，经由全局字线GWLL、GWLU对字线WLL、WLU供给各种电压。
全局字线GWLLa、GWLUa、GWLLb、GWLUb连接于字线均衡器610。
字线均衡器610包含1个以上切换元件611。
切换元件611例如为场效晶体管(以下称为晶体管)。此外，切换元件611也可以是MOS(Metal Oxide Semiconductor，金属氧化物半导体)开关。
例如，晶体管611与存储块MB的全局字线GWL对应地设置。在1个存储块MB连接有k条全局字线GWLL、GWLU的情况下，字线均衡器610具有k个晶体管611。
如图6所示，在1个字线均衡器610连接有2个存储块MB的情况下，晶体管611的一端连接于一个存储块MBa的对应全局字线GWLa，晶体管611的另一端连接于另一个存储块MBb的对应全局字线GWLb。
如本实施方式，在存储单元块(存储单元阵列)MB包含2个阵列层LYL、LYU的情况下，1个晶体管611连接于不同层级(高度)的阵列层LYL、LYU。
例如，在晶体管611的一端连接于与存储块MBa的下层阵列层LYL对应的全局字线GWLLa的情况下，晶体管611的另一端连接于与存储块MBb的上层阵列层LYU对应的全局字线GWLUb。在晶体管611的一端连接于与存储块MBa的上层阵列层LYU对应的全局字线GWLUa的情况下，晶体管611的另一端连接于与存储块MBb的下层阵列层LYL对应的全局字线GWLLb。
控制信号EQR(EQR＜0＞、EQR＜1＞、…、EQR＜k－2＞、EQR＜k－1＞)供给到对应的晶体管611的栅极。根据控制信号EQR的信号电平控制晶体管611的接通/断开。
例如，根据全局字线GWLL、GWLU的地址的解码结果，通过控制电路190控制控制信号EQR的信号电平。由此，控制与被选择的全局字线GWLL、GWLU对应的晶体管611的接通状态及断开状态。
在晶体管611为接通状态的情况下，将连接于共同的晶体管611的2条全局字线GWLUa、GWLLb电连接。在晶体管611为断开状态的情况下，将连接于共同的晶体管611的2条全局字线GWLa、GWLb电分离。
例如，对于存储块MB的列，使用层级位线构造。
层级位线构造的各存储块MBa、MBb包含多条全局位线GBLa、GBLb及多条位线(以下称为局域字线)BL。
各全局位线GBLa、GBLb连接于位线选择电路122内的多个选择器221(221a、221b)中对应的1个。多条位线BLa、BLb连接于对应的选择器221。选择信号SC供给到选择器221。选择信号SC是根据地址ADR内的列地址的解码结果获得的信号。由此，选择多条位线BLa、BLb中的1条。
例如，全局位线GBL连接于全局位线选择电路121。由此，选择多个全局比特GBL中与地址ADR的解码结果对应的1个。
全局位线GBL连接于驱动电路141、151。驱动电路141、151根据执行的动作，经由全局位线GBL对位线BL供给各种电压。
全局位线GBLa、GBLb连接于位线均衡器620。
位线均衡器620包含1个以上切换元件621。
切换元件621例如为晶体管(或MOS开关)。
例如，晶体管621与存储块MB的全局位线GBL(GBLa、GBLb)对应地设置。在1个存储块MB连接于j条全局位线GBL的情况下，位线均衡器620具有j个晶体管621。
如图6所示，在位线均衡器620连接于2个存储块MBa、MBb的情况下，晶体管621的一端连接于一个存储块MBa的对应的全局位线GBLa，晶体管621的另一端连接于另一个存储块MBb的对应的全局位线GBLb。
控制信号EQC(EQC＜0＞、…、EQC＜j－1＞)供给到对应的晶体管621的栅极。根据控制信号EQC的信号电平，控制晶体管621的接通/断开。
例如，根据全局字线GWL的地址的解码结果，通过控制电路190控制控制信号EQC的信号电平。由此，控制与被选择的全局位线GBL对应的晶体管621的接通状态及断开状态。
在晶体管621为接通状态的情况下，将2条全局位线GBLa、GBLb电连接。在晶体管621为断开状态的情况下，将2条全局位线GBLa、GBLb电分离。
本实施方式的MRAM通过以下动作，在某一动作执行后，在不同的2个存储块中将2条选择位线设定为电压相反的关系，将2条选择字线设定为电压相反的关系。本实施方式的MRAM通过位线间及字线间的电荷分享来进行配线的预充电。
由此，本实施方式的MRAM能够减少用于对配线充电的能量(例如耗电)。
(b-2)动作例
参照图7至图12，对本实施方式的存储器件(例如MRAM)的动作例进行说明。
(b-2.1)写入动作
参照图7至图10，对本实施方式的MRAM的写入动作进行说明。如上所述，在MRAM的写入动作中，根据要写入的数据，执行P写入及AP写入。
[P写入]
使用图7及图8，对本实施方式的MRAM的P写入进行说明。
图7是用来对本实施方式的存储器件的写入动作的一例进行说明的时序图。
图8是用来对本实施方式的存储器件的动作例进行说明的示意图。图8中，为了简化图示，对于各存储块，选取表示6个存储单元。
＜时刻t0＞
在时刻t0，处理器900对MRAM1传送指令CMD、地址ADR、数据(写入数据)及各种控制信号CNT。
MRAM1接收指令CMD、地址ADR、写入数据及控制信号CNT。
MRAM1基于指令CMD及控制信号CNT，对地址ADR所示的存储单元执行写入动作(此处为P写入)。
控制电路190将指令CMD的解码结果传送到各电路。控制电路190将地址ADR的解码结果传送到行控制电路110及列控制电路120。
电压产生电路170基于指令CMD的解码结果，产生各种电压。
行控制电路110及列控制电路120基于地址的解码结果，控制存储单元阵列100内的存储块MB及配线的激活/停用。
本实施方式中，与数据的写入单位(例如页单位)对应地对多个存储块MB并行地执行动作。
如图8所示，连接于共同的字线均衡器610及位线均衡器620且并行地进行动作的2个存储块MBa、MBb中，选择层级互不相同的阵列层LYL、LYU。
在各存储块MB包含2个阵列层LYL、LYU的情况下，选择一个存储块MBa的上层阵列层LYU，选择另一个存储块MBb的下层阵列层LYL。
基于地址ADR的解码结果，利用被供给信号SR、SC的选择器220a、221a选择存储块MBa的位线BLa-s及上层阵列层LYU内的字线WLUa-s。
基于地址ADR的解码结果，利用被供给信号SR、SC的选择器220b、221b选择存储块MBb的位线BLb-s及下层阵列层LYL内的字线WLLb-s。
由此，从各存储块MBa、MBb选择出动作对象的存储单元MCUa-s、MCLb-s。
以下，将动作对象的存储单元称为选择单元。将连接于选择单元的位线称为选择位线。将连接于选择单元的字线称为选择字线。将选择单元以外的存储单元称为非选择单元。将选择位线以外的位线称为非选择位线，将选择字线以外的字线称为非选择字线。
例如，在动作执行前，初始状态的各位线BL及各字线的电位设定为电压值Vz。
＜时刻t1a＞
在时刻t1a，对被选择的存储块MBa、MBb开始供给用于写入动作的电压。
对选择位线BLa-s、BLb-a及选择字线WLUa-s、WLLb-s施加用于执行写入动作(P写入)的电压。
本实施方式中，对于被选择的存储块MBa、MBb的不同层级LYU、LYL的选择单元MCUa、MCLb，并行地执行相同的动作。
在通过STT将数据写入包含MTJ元件的存储单元的情况下，数据与对于MTJ元件的写入电流的极性(电流的流通方向)相应。
如所述图5，Z方向上的存储层11及参照层12的配置顺序于上层阵列层LYU的MTJ元件与下层阵列层LYL的MTJ元件中设定为相同。
由此，在本实施方式的MRAM中，能够对并行动作的存储块MBa、MBb的不同层级LYU、LYL的选择单元MCUa、MCLb，执行相同的数据写入(AP写入或P写入)。
P写入中，以使写入电流Iw1从MTJ元件1-2的存储层11流向参照层12的方式控制选择位线的电位及选择字线的电位。
如图8所示，存储块MBa中，对选择位线BLa-s施加电压Vw1，对上层阵列层LYU内的选择上层字线WLUa-s施加电压Va。
本实施方式中，例如，电压Vw1经由与地址ADR对应的全局位线GBLa-s，从写入电路140的驱动电路141供给到存储块MBa内的选择位线BLa-s。电压Va经由与地址ADR对应的全局字线GWLUa-s，从写入电路140的驱动电路141供给到存储块MBa内的选择字线WLa-s。
电压Vw1具有正电压值。电压Va具有0V或负电压值。由此，与电压Vw1和电压Va的电位差对应的电压VAP施加到选择单元MCUa-s。利用电压VAP，电流Iw1在选择单元MC-s内流通。由此，将数据写入选择单元MC-s。
电压VAP具有能够产生使选择单元内的MTJ元件的磁化排列从P状态变为AP状态的电流(写入电流)的电压值。
存储块MBa中，写入电流Iw1从选择位线BLa-s流向选择上层字线WLUa-s。
与对存储块MBa的电压供给并行地，对存储块MBb供给电压。
存储块MBb中，对下层阵列层LYL内的选择字线WLLb-s施加电压Vw1，对选择位线BLb-s施加电压Va(＜Vw1)。
经由与地址ADR对应的全局字线GWLLb，从驱动电路141对存储块MBb内的选择字线WLLb-s供给电压Vw1。经由与地址ADR对应的全局位线GWLb，从驱动电路141对存储块MBb内的选择位线BLb-s供给电压Va。
此外，对存储块MBb的选择字线WLLb-s施加的电压Vw1的电压值与对存储块MBa的选择位线BLa-s施加的电压Vw1的电压值可以不同。另外，对存储块MBb的选择位线BLb-s施加的电压Va的电压值与对存储块MBa的选择字线WLUa-s施加的电压Va的电压值可以不同。但，在该情况下，也满足选择字线与选择位线之间的电位差为电压VAP。
与存储块MBa内的选择单元MCU-a同样地，对存储块MBb内的选择单元MCLb-s施加与电压Vw1和电压Va的电位差对应电压VAP。电流Iw1在选择单元MCL-s内流通。由此，将数据写入选择单元MC-s。
存储块MBb中，写入电流Iw1从选择下层字线WLLb-s流向选择位线BLb-s。
如此，本实施方式中，写入电流Iw1从MTJ元件1-2的存储层11流向参照层12。此外，用于对上层阵列层LYU内的选择单元进行P写入的电流从位线BL流向上层字线WLU。用于对下层阵列层内的选择单元进行P写入的写入电流从下层字线WLL流向位线BL。
此外，在P写入动作时，可以对非选择位线BLa-x、BLb-x及非选择字线WLLa-x、WLLb-x、WLUa-x、WLUb-x施加非选择电压Vu。例如，电压Vu的电压值以使电压Vu与电压Vw1之间的电位差及电压Vu与电压Va之间的电位差小于切换元件2的接通电压的方式适当设定。由此，减少对于选择单元MC-s的噪音、及对于非选择单元MC-s的误写入。
＜时刻t2a＞
将写入电流Iw1在规定期间(写入电流的脉冲宽度)内向存储单元供给后，在时刻t2a，控制电路190基于地址ADR，将与选择位线BL-s对应的均衡信号EQC-s及与选择字线WL-s对应的均衡信号EQR-s的信号电平从“L”电平变为“H”电平。
利用“H”电平的均衡信号EQC-s，位线均衡器620将存储块MBa内的选择位线BLa-s经由接通状态的晶体管621电连接到存储块MBb内的选择位线BLb-s。
在被施加了电压Vw1的位线BLa-s与被施加了电压Va的位线BLb-s之间，产生电荷分享。选择位线BLa-s、BLb-s的电位变化为电压Vw1与电压Va之间的电位。
由此，选择位线BLa-s的电位从电压Vw1降低至电压Vx左右，选择位线BLb-s的电位从电压Va上升至电压Vx左右。例如，电压Vx高于0V。
在存储块MBa的位线的配线电容与存储块MBb的位线的配线电容实质上大小相同的情况下，电压Vx具有与施加电压Vw1、Va前的选择位线BLa-s、BLb-s的电位程度相当的电压值(例如电压Vz)。
利用“H”电平的均衡信号EQR-s，字线均衡器610将存储块MBa内的选择字线WLUa-s经由接通状态的晶体管611电连接到存储块MBb内的选择字线WLLb-s。
在被施加了电压Vw1的下层字线WLLb-s与被施加了电压Va的上层字线WLUa-s之间，产生电荷分享。选择字线WLUa-s、WLLb-s的电位变化为电压Vw1与电压Va之间的电位。
由此，选择上层字线WLLa-s的电位从电压Va上升至电压Vx(例如Vx＞0V)左右，选择下层字线WLLb-s的电位从电压Vw1下降至电压Vx左右。
在存储块MBa的字线的配线电容与存储块MBb的字线的配线电容实质上大小相同的情况下，电压Vx具有与施加电压Vw1、Va前的选择字线WLUa-s、WLLb-s的电位程度相当的电压值(例如电压Vz)。
像这样，在本实施方式中，通过不同块的高电位的位线与低电位的位线的电荷分享，而对低电位的位线进行预充电。另外，本实施方式中，通过不同块的高电位的字线与低电位的字线的电荷分享，而对低电位的字线进行预充电。
＜时刻t3a＞
在时刻t3a，控制电路190将均衡信号EQC-s、EQR-s的信号电平从“H”电平变为“L”电平。
利用断开状态的晶体管621，将存储块MBa内的选择位线BLa-s与存储块MBb内的选择位线BLb-s电分离。利用断开状态的晶体管611，将存储块MBa内的选择字线WLUa-s与存储块MBb内的选择字线WLLb-s电分离。
在时刻t3a至执行下一动作期间，位线BLa-s、BLb-s及字线WLUa-s、WLLb-s维持被施加了电压Vx的状态(预充电状态)。
如上所述，本实施方式的MRAM的P写入结束。
此外，在P写入中，存储块MBa的下层阵列层内的存储单元MCL及存储块MBb的上层阵列内的存储单元MCU可以同时选择。例如，在存储块MBa中，对选择位线BLa-s施加电压Va，对选择下层字线WLLa-s施加电压Vw1(＞Va)。在存储块MBb中，对选择上层字线WLUb-s施加电压Va，对选择位线BLb-s施加电压Vw1。在该情况下，也与图7及图8实质上相同，在供给用于P写入的写入电流后，执行配线间的电荷分享。
[AP写入]
参照图9及图10，对本实施方式的MRAM的AP写入进行说明。
图9是用来对本实施方式的存储器件的写入动作的一例进行说明的时序图。
图10是用来对本实施方式的存储器件的动作例进行说明的示意图。图8中，为了简化图示，对于各存储块，选取表示6个存储单元。
MRAM的AP写入与MRAM的P写入的不同之处在于字线及位线的电位的关系。
＜时刻t1b＞
例如，与图7及图8的例同样地，在接收指令及地址(时刻t0)后，选择存储块MBa的上层阵列层LYU内的存储单元MCUa，并选择存储块MBb的下层阵列层LYL内的存储单元MCLb。
如图9及图10所示，在时刻t1b，在存储块MBa中，对选择上层字线WLU-s施加电压Vw2，对选择位线BL-s施加电压Vb。
例如，电压Vw2经由与地址ADR对应的全局字线GWLUa-s，从驱动电路141向存储块MBa内的选择字线WLUa-s供给。电压Vb经由与地址ADR对应的全局位线GBLa-s，从驱动电路141向存储块MBa内的选择位线BLa-s供给。
电压Vw2具有正电压值。电压Vb具有0V或负电压值。电压Vw2高于电压Vb。例如，电压Vw2的电压值也可以与电压Vw1的电压值相同。电压Vb的电压值也可以与电压Va的电压值相同。例如，在电压Vb的电压值与电压Va的电压值实质上相同的情况下，电压Vw2的电压值与电压Vw1的电压值实质上相同。
存储块MBb中，对选择位线BLb-s施加电压Vw2，对选择下层字线WLLb-s施加电压Vb。
例如，电压Vw2经由与地址ADR对应的全局位线GBLb-s，从驱动电路141向存储块MBa内的选择位线BLb-s供给。电压Vb经由与地址ADR对应的全局字线GWLLa-s，从驱动电路141向存储块MBa内的选择位线BLa-s供给。
如此，对于存储块MBa，AP写入时的选择位线BLa-s与选择字线WLUa-s的电位的关系相对于P写入时的选择位线BLa-s与选择字线WLUa-s的电位的关系相反。与此同样地，对于存储块MBb，AP写入时的选择位线BLb-s与选择字线WLLb-s的电位的关系相对于P写入时的选择位线BLb-s与选择字线WLLb-s的电位的关系相反。
但，在选择单元MCUa-s内流通的电流及在选择单元MCLb-s内流通的电流向相同的方向(从上层字线侧朝向下层字线侧的方向)流通。
此外，对存储块MBb的选择位线BLb-s施加的电压Vw2的电压值与对存储块MBa的选择字线WLUa-s施加的电压Vw2的电压值可以不同。另外，对存储块MBb的选择字线WLLB-s施加的电压Vb的电压值与对存储块MBa的选择位线BLa-s施加的电压Vb的电压值可以不同。但，在该情况下，也满足选择字线与选择位线之间的电位差为电压VP。
＜时刻t2b、t3b＞
在AP写入时，与P写入时同样地，在供给写入电流后，执行位线及字线的电荷分享。
在时刻t2b，控制电路190基于地址ADR，将与选择单元MCa-s、MCb-s对应的均衡信号EQC-s、EQR-s的信号电平从“L”电平变为“H”电平。利用“H”电平的均衡信号EQC-s、EQR-s，将对应的晶体管611、621设定成接通状态。
选择位线BLa-s经由接通状态的晶体管621电连接到选择位线BLb-s。通过位线间的电荷分享，选择位线BLa-s的电位上升至电压Vx左右，选择位线BLb-s的电位下降至电压Vx左右。
选择上层字线WLUa-s经由接通状态的晶体管611电连接到选择下层字线WLLb-s。通过字线间的电荷分享，选择字线WLUa-s的电位下降至电压Vx左右，选择字线WLLb-s的电位上升至电压Vx左右。
在时刻t3b，控制电路190将均衡信号EQC-s、EQR-s的信号电平从“H”电平变为“L”电平。由此，存储块MBa的位线及字线相对于存储块MBb内的位线及字线分别电分离。
位线BL及字线WL在时刻t3b至执行下一动作的期间，维持预充电状态。
如本实施方式，在AP写入时，通过不同存储块的位线间及字线间的电荷分享对位线及字线进行预充电。
如上所述，本实施方式的MRAM的AP写入结束。
此外，在AP写入中，与P写入同样地，也可以同时选择存储块MBa的下层阵列层内的存储单元MCL及存储块MBb的上层阵列内的存储单元MCU。
(b-2.2)读出动作
参照图11及图12，对本实施方式的MRAM的读出动作进行说明。
图11是用来对本实施方式的存储器件的读出动作的一例进行说明的时序图。
图12是用来对本实施方式的存储器件的动作例进行说明的示意图。图8中，为了简化图示，对于各存储块，选取表示6个存储单元。
＜时刻t1c＞
与写入动作实质上同样地，在接收指令及地址(时刻t0)后，基于地址ADR的解码结果(例如信号SR、SC)，选择存储块MBa的上层阵列层LYU内的存储单元MCUa，并选择存储块MBb的下层阵列层LYL内的存储单元MCLb。
如图11及图12所示，在时刻t1c，存储块MBa中，对选择位线BLb-s施加读出电压VRD，对选择上层字线WLUa-s施加电压Vc。
例如，读出电压VRD经由与地址ADR对应的全局位线GBLa-s，从读出电路150的驱动电路151向存储块MBa内的选择位线BLa-s供给。电压Vc经由与地址ADR对应的全局字线GWLUa-s，从驱动电路151向存储块MBa内的选择上层字线WLUa-s供给。
读出电压VRD为正电压。电压Vc具有0V以下的电压值。读出电压VRD的电压值高于电压Vc的电压值。读出电压VRD的电压值及电压Vc的电压值是以使由读出电压VRD与电压Vc之间的电位差产生的电流(读出电流)的电流值小于存储层11的磁化反转阈值的方式设定。
存储块MBb中，对下层阵列层LYL内的选择下层字线WLLb-s施加读出电压VRD，对选择位线BLb-s施加电压Vc(＜VRD)。
例如，读出电压VRD经由全局字线GWLLb，从驱动电路151向存储块MBb内的选择下层字线WLLb-s供给。电压Vc经由全局位线GBLb，从驱动电路151向存储块MBb内的选择位线BLb-s供给。
例如，在读出动作时，也可以与写入动作时同样地，对非选择位线BL-x及非选择字线WLU-x、WLL-x施加非选择电压Vu。
存储块MBa内，读出电流IRD从选择位线BLa-s流向选择上层字线WLUa-s。
存储块MBb内，读出电流IRD从选择下层字线WLLb-s流向选择位线BLb-s。
基于读出电流IRDa、IRDb的感测结果，判别各存储块MBa、MBb的选择单元MCa-s、MCb-s内的数据。
由此，从多个存储块MB读出数据。
本实施方式中，在一个存储块MBa的上层阵列层LYU内的选择单元MCUa内流通的读出电流IRDa的流通方向与在另一个存储块MBb的下层阵列层LYL内的选择单元MCLb内流通的电流IRDb的流通方向相同。
各读出电流IRDa、IRDb从下层字线侧流向上层字线侧。
但，施加读出电压VRD时，就位线BL与字线WL之间的电位的关系(偏压状态)而言，存储块MBa的位线BLa-s与上层字线WLUa-s之间的偏压状态和存储块MBb的位线BLb-s与下层字线WLUa-s之间的偏压状态不同。
存储块MBa中，选择位线BLa-s的电位高于上层字线WLUa-s的电位。与此相对，存储块MBb中，选择位线BLa-s的电位低于下层字线WLLa-s的电位。
此外，对存储块MBb的选择位线BLb-s施加的电压VRD的电压值可以与对存储块MBa的选择字线WLUa-s施加的电压VRD的电压值不同。另外，对存储块MBb的选择字线WLLB-s施加的电压Vc的电压值可以与对存储块MBa的选择位线BLa-s施加的电压Vc的电压值不同。但，在该情况下，也满足选择字线与选择位线之间的电位差为能够产生读出电流的电压。
＜时刻t2c＞
读出数据后，执行配线间的电荷分享。
控制电路190基于地址ADR的解码结果，控制均衡信号EQC-s、EQR-s的信号电平。由此，将与选择全局字线GWL及选择全局位线GBL对应的晶体管611、621设定成接通状态。
例如，控制电路190将“H”电平的均衡信号EQR-s传送到字线均衡器610。“H”电平的均衡信号EQR-s供给到连接于存储块MBa的选择上层字线WLU-s与存储块MBb的选择下层字线WLL-s的晶体管611。将晶体管611设定成接通状态。
由此，将被施加了电压Vc的上层字线WLUa-s电连接到被施加了电压VRD的下层字线WLLb-s。
因此，在高电位的选择字线WLLb-s与低电位的选择字线WLUa-s之间产生电荷分享。
例如，与字线WLUa、WLLb间的电荷分享并行地，控制电路190对位线均衡器620传送“H”电平的均衡信号EQC-s。“H”电平的均衡信号EQC-s供给到连接于存储块MBa的选择位线BLa-s与存储块MBb的选择位线BLb-s的晶体管621。
由此，将被施加了电压VRD的位线BLa-s连接于被施加了电压Vc(＜VRD)的位线BLb-s。
因此，在高电位的选择位线BLa-s与低电位的选择位线BLb-s之间产生电荷分享。通过电荷分享，位线BLa-s的电位降低，位线BLb-s的电位上升。
结果为，2条位线BLa-s、BLb-s的电位变得实质上相等。例如，位线BLa、BLb的电位成为电压Vx左右。
此外，在选择存储块MBa的下层阵列层内的存储单元，且选择存储块MBb的上层阵列层内的存储单元的情况下，对存储块MBa的选择下层字线WLLa及存储块MBb的选择位线施加电压VRD，对存储块MBa内的选择位线BLa及存储块MBb的选择上层字线施加电压Vc。在该情况下，也可以使位线间及上层/下层字线间产生电荷分享的方式分别控制字线均衡器610及位线均衡器620。
＜时刻t3c＞
控制电路190使与选择地址ADR对应的均衡信号EQC-s、EQR-s的信号电平从“H”电平变为“L”电平。“L”电平的均衡信号EQR-s、EQC-s分别供给到字线均衡器610及位线均衡器620。将对应的晶体管611、621设定成断开状态。
利用断开状态的晶体管611，使存储块MBa的上层字线WLUa-s相对于存储块MBb的下层字线WLLb-s电分离。利用断开状态的晶体管621，使存储块MBa的位线BLa-s相对于存储块MBb的位线BLb-s电分离。
由此，配线间的电荷分享结束。
如此，数据读出后，通过配线间的电荷分享对位线BL及字线WL进行预充电。
＜时刻t4c＞
在本实施方式的MRAM的读出动作中，在数据读出后，通过电荷分享进行预充电后再对被读出数据选择单元执行写回处理。
通过写回处理，对被供给读出电流IRD的选择单元供给写入电流。
写回处理时，以使写入电流向与读出电流在选择单元内流通的方向相反的方向在选择单元内流通的方式，分别设定选择位线及选择字线的电位。
图11及图12的例中，在存储块MBa中，读出电流从选择位线BLa-s流向选择上层字线WLUa-s，在存储块MBb中，读出电流从选择下层字线WLLb-s流向选择位线BLb-s。
因此，写回处理时，在存储块MBa中，对选择上层字线WLUa-s施加电压Vw2，对选择位线BLa-s施加电压Vb。在存储块MBb中，对选择位线BLb-s施加电压Vw2，对选择下层字线WLLb-s施加电压Vb。
由此，与图10的AP写入同样地，写入电流向从选择单元的MTJ元件的参照层12朝向存储层11的方向流通。
通过写回处理，修正读出电流导致存储层意外产生的磁化反转错误。
本实施方式中，通过上一动作(此处为数据的读出)的配线的电压的电荷分享，对字线及位线进行预充电。因此，在与数据读出连续执行的写回处理时，能够使设定为高电位的配线(此处为字线WLUa及位线BLb)的充电量与从0V的偏压状态充电到规定电压时的充电量相比变小。
如此，本实施方式的存储器件能够减少用于动作的配线的充电的能量。
＜时刻t5c＞
在供给写回处理的写入电流后，执行电荷分享。
与数据读出后的电荷分享实质上同样地，字线均衡器610及位线均衡器620基于来自控制电路190的均衡信号EQC-s、EQR-s，执行位线间及字线间的电荷分享。
由此，本实施方式的MRAM的读出动作结束。
此外，本实施方式的MRAM中，读出动作是以使读出电流从MTJ元件的参照层侧流向存储层侧的方式执行。在供给读出电流时，对存储块MBa的选择位线BLa-s及存储块MBb的选择下层字线WLLb-s供给电压Vc，对存储块MBa的选择上层字线WLU-s及存储块MBb的选择位线BLb-s供给电压VRD。在该情况下，利用P写入的写回处理是以使写入电流从MTJ元件的存储层侧向参照层侧流通的方式执行。
另外，在读出动作中，在存储块MBa的下层阵列层内的存储单元MCL及存储块MBb的上层阵列内的存储单元MCU同时被选择的情况下，也以满足配线间的电位的关系的方式分别对位线及字线施加规定的电压VRD、Vc。由此，依次执行数据的读出、电荷分享及写回处理。
(c)总结
通常，随着元件/配线的微细化及存储单元阵列的大规模化，存储器阵列内的寄生电容存在增加的倾向。伴随寄生电容的增加，可能使配线的充电的能量变大。
本实施方式的存储器件包含包括多个存储块的存储单元阵列。存储块各自包含多个阵列层。多个存储单元排列在各阵列层。
本实施方式的存储器件在写入动作及读出动作的至少一个中，对多个存储块的不同层级的阵列层并行地进行动作。
本实施方式的存储器件在应执行的动作时，对一个存储块的选择阵列层，将选择位线设定为高电位，将选择字线设定为低电位。与此并行地，本实施方式的存储器件对另一个存储块的选择阵列层，将选择位线设定为低电位，将选择字线设定为高电位。
规定的动作后，本实施方式的存储器件将一个存储块的选择位线与另一个存储块的选择位线电连接。由此，产生位线间的电荷分享，将2个存储块的选择位线的电位设定为电荷分享前的高电位-低电位之间的值。
与此同样地，本实施方式的存储器件将一个存储块的选择字线与另一个存储块的选择字线电连接。由此，通过字线间的电荷分享，将2个存储块的选择字线的电位设定为电荷分享前的高电位-低电位之间的值。
如此，本实施方式中，通过用于位线间/字线间动作的电压的电荷分享，减少用于对位线及字线进行充电的能量(例如电力)。
本实施方式的存储器件在位线的配线电容与字线的配线电容的差(偏差)较大的情况下，在并行地进行动作的多条位线间及多条字线间施加不同的电压，因此能够减少电源产生的噪音。在该情况下，本实施方式的存储器件能够缓和稳定化电容的配置及配线的尺寸/布局(配线长/配线宽度)的限制。
如上所述，本实施方式的存储器件能够抑制耗电的增大。
结果为，本实施方式的存储器件能够提升特性。
(2)第2实施方式
参照图13及图14，对第2实施方式的存储器件及其控制方法进行说明。
图13是用来对本实施方式的存储器件(例如MRAM)的构成例进行说明的示意图。
如图13所示，也可以仅对存储块MB的行(全局字线及字线)设置均衡电路(字线均衡器)610。在该情况下，未设置针对位线的均衡电路。
图14是表示本实施方式的存储器件的另一构成例的示意图。
如图14所示，也可以仅对存储块的列(全局位线及位线)设置均衡电路(位线均衡器)620。在该情况下，未设置针对字线的均衡电路。
本实施方式的存储器件能够利用均衡电路对字线及位线中的任一个通过电荷分享进行预充电。
由此，本实施方式的存储器件能够获得与第1实施方式的存储器件的效果实质上相同的效果。
(3)第3实施方式
参照图15，对第3实施方式的存储器件进行说明。
图15是用来对本实施方式的存储器件(例如MRAM)的构成例进行说明的示意图。
如图15所示，字线均衡器610也可以共同连接于2个以上的存储块(例如4个存储块)MB。位线均衡器620也可以共同连接于2个以上的存储块(例如4个存储块)MB。
如本实施方式，即便连接于均衡电路的存储块MB的数量为2个以上，也能够获得与所述实施方式的存储器件的效果实质上相同的效果。
(4)第4实施方式
参照图16，对第4实施方式的存储器件进行说明。
图16是用来对本实施方式的存储器件(例如MRAM)的构成例进行说明的示意图。
如图16所示，也可以对相对于衬底的表面垂直的方向(Z方向)上排列的2个存储块连接均衡电路610、620。
存储块MBb介隔绝缘层92在Z方向上设置在存储块MBa上方。各存储块MBa、MBb包含2个阵列层LYL、LYU。
例如，从衬底侧起第4层的字线(存储块MBb的上层字线)WLUb与从衬底侧起第1层的字线(存储块MBa的下层字线)WLLa共同连接于字线均衡器610的晶体管611A。
晶体管611A连接于字线WLUb与字线WLLa之间。晶体管611A的接通/断开通过均衡信号EQRA控制。
从衬底侧起第3层的字线(存储块MBb的下层字线)WLLb与从衬底侧起第2层的字线(存储块MBa的上层字线)共同连接于字线均衡器610的晶体管611B。
晶体管611B连接于字线WLUa与字线WLLb之间。晶体管611B的接通/断开通过均衡信号EQRB控制。
存储块MBa的位线BLa及存储块MBb的位线BLb连接于位线均衡器620的晶体管621。
晶体管621连接于位线BLa与位线BLb之间。晶体管621的接通/断开通过均衡信号EQC控制。
与所述实施方式同样地，本实施方式的存储器件能够通过动作执行后的电荷分享，削减用于下一动作的的位线及字线的充电能量。
如上所述，本实施方式的存储器件能够获得与第1至第3实施方式实质上相同的效果。
(5)变化例
参照图17，对实施方式的存储器件的变化例进行说明。
图17是用来对本实施方式的变化例的存储器件进行说明的示意图。
上文表示了连接于相同的均衡电路的多个存储块执行相同的动作的例。
如果各存储块的选择位线的电压的关系及各存储块的选择字线的电压的关系的至少一种互为相反，那么连接于相同的均衡电路的存储块中执行的动作也可以并非为相同的动作。
如图17所示，也可以对一个存储块MBa执行例如P写入的写入动作，对另一个存储块MBb执行读出动作。
存储块MBa中，对选择位线BLa-s施加电压Vw1，对选择上层字线WLUa-s施加电压Va。存储块MBb中，对选择位线BLb-s施加电压Vc，对选择下层字线WLLb-s施加电压VRD。
读出动作及写入动作均结束后，将晶体管611、621设定成接通状态。由此，使选择位线BLa-s、BLb-s间及选择字线WLUa-s、WLLb-s产生电荷分享。
图17的例中，电荷分享后的位线BLa-s、BLb-s的电位设定为电压Vw1与电压Vc(Vc＜Vw1)之间的电位。
图17的例中，电荷分享后的字线WLUa-s、WLLb-s的电位设定为电压VRD与电压Va(Va＜VRD)之间的电位。
如此，本变化例中，通过电荷分享对配线进行充电。
本变化例的存储器件能够获得与所述实施方式同样的效果。
(6)其它
本实施方式的存储器件可以将面内磁化型的磁阻效应元件用作存储元件。面内磁化型的磁阻效应元件(例如MTJ元件)中，各磁性层具有面内磁各向异性。各磁性层的易磁化轴方向与磁性层的层面平行。各磁性层具有相对于层面平行的磁化。各磁性层的磁化方向相对于磁性层的排列方向垂直。
本实施方式的存储器件例如也可以是磁场写入方式的MRAM、相变存储器(PhaseChange Memory)、PCRAM(Phase Change RAM)、阻变存储器、ReRAM(Resistive RAM，电阻式RAM)，CBRAM(Conductive-Bridging RAM，导电桥接RAM)。
本实施方式中，“连接”的表述并不限定于2个构成要素不经其它要素直接连接的情况，视其构成要素间的关系，也可以适当包含2个构成要素经由其它要素间接连接的情况。
对本发明的若干实施方式进行了说明，但这些实施方式是作为示例提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，能够在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，且包含在权利要求书所记载的发明及与其均等的范围内。

Claims (20)

1.一种存储器件，具备：
第1存储单元，设置在第1配线与第2配线之间；
第2存储单元，设置在所述第2配线与第3配线之间；
第3存储单元，设置在第4配线与第5配线之间；
第4存储单元，设置在所述第5配线与第6配线之间；
第1均衡电路，连接于所述第1、所述第3、所述第4及所述第6配线；及
控制电路，控制对于所述第1至第4存储单元的动作；
所述控制电路当执行所述动作时，
选择所述第1存储单元及所述第4存储单元，
对所述第1配线施加第1电压，
对所述第2配线施加比所述第1电压高的第2电压，
对所述第5配线施加比所述第2电压低的第3电压，
对所述第6配线施加比所述第3电压高的第4电压，
所述第1均衡电路在所述动作后，将所述第1配线电连接到所述第6配线。
2.根据权利要求1所述的存储器件，其中电连接的所述第1及第6配线的电位设定为所述第1电压与所述第4电压之间的第5电压。
3.根据权利要求1所述的存储器件，其还具有连接于所述第2配线及所述第5配线的第2均衡电路，
所述第2均衡电路在所述动作后将所述第2配线电连接到所述第5配线。
4.根据权利要求3所述的存储器件，其中电连接的所述第2及第5配线的电位设定为所述第2电压与所述第3电压之间的第6电压。
5.根据权利要求1所述的存储器件，其中在执行所述动作时，第1电流从所述第2配线朝向所述第1配线在所述第1存储单元内流通，第2电流从所述第6配线朝向所述第5配线在所述第4存储单元内流通。
6.根据权利要求1所述的存储器件，其中所述第1及所述第4配线设置在衬底的上方，
所述第3配线设置在所述第1配线与所述衬底之间，
所述第2配线设置在所述第1配线与所述第3配线之间，
所述第6配线设置在所述第4配线与所述衬底之间，
所述第5配线设置在所述第4配线与所述第6配线之间。
7.根据权利要求1所述的存储器件，其中所述第1均衡电路包含：
1个以上第1晶体管，连接于所述第1配线与所述第6配线之间；及
1个以上第2晶体管，连接于所述第3配线与所述第4配线之间。
8.根据权利要求1所述的存储器件，其中所述第1、所述第2、所述第3及所述第4存储单元分别包含第1、第2、第3及第4磁阻效应元件，
所述第1至第4磁阻效应元件各自包含以第1顺序排列的参照层及存储层。
9.根据权利要求8所述的存储器件，其中所述第1、所述第2、所述第3及所述第4存储单元分别包含第1、第2、第3及第4切换元件，
所述第1切换元件设置在所述第1磁阻效应元件与所述第2配线之间，
所述第2切换元件设置在所述第2磁阻效应元件与所述第3配线之间，
所述第3切换元件设置在所述第3磁阻效应元件与所述第5配线之间，
所述第4切换元件设置在所述第4磁阻效应元件与所述第6配线之间。
10.根据权利要求8所述的存储器件，其中所述第1磁阻效应元件包含所述第1配线与所述第2配线之间的第1存储层、所述第1配线与所述第1存储层之间的第1参照层、及所述第1存储层与所述第1参照层之间的第1隧道势垒层，
所述第2磁阻效应元件包含所述第2配线与所述第3配线之间的第2存储层、所述第2配线与所述第2存储层之间的第2参照层、及所述第2存储层与所述第2参照层之间的第2隧道势垒层，
所述第3磁阻效应元件包含所述第4配线与所述第5配线之间的第3存储层、所述第4配线与所述第3存储层之间的第3参照层、及所述第3存储层与所述第3参照层之间的第3隧道势垒层，
所述第4磁阻效应元件包含所述第5配线与所述第6配线之间的第4存储层、所述第5配线与所述第4存储层之间的第4参照层、及所述第4存储层与所述第4参照层之间的第4隧道势垒层。
11.根据权利要求1所述的存储器件，其中所述第1电压的值与所述第3电压的值相同，
所述第2电压的值与所述第4电压的值相同。
12.根据权利要求1所述的存储器件，其中所述第1电压的值与所述第3电压的值不同，
所述第2电压的值与所述第4电压的值不同。
13.一种存储器件，其具备：
第1存储单元，设置在第1配线与第2配线之间；
第2存储单元，设置在所述第2配线与第3配线之间；
第3存储单元，设置在第4配线与第5配线之间；
第4存储单元，设置在所述第5配线与第6配线之间；
第1均衡电路，连接于所述第2及所述第5配线；及
控制电路，控制对于所述第1至第4存储单元的动作；且
所述控制电路当执行所述动作时，
选择所述第1存储单元及第4存储单元，
对所述第1配线施加第1电压，
对所述第2配线施加比所述第1电压高的第2电压，
对所述第5配线施加比所述第2电压低的第3电压，
对所述第6配线施加比所述第3电压高的第4电压，
所述第1均衡电路在所述动作后，将所述第2配线电连接到所述第5配线。
14.根据权利要求13所述的存储器件，其中电连接的所述第2及第5配线的电位设定为所述第2电压与所述第3电压之间的第5电压。
15.根据权利要求13所述的存储器件，其中在执行所述动作时，第1电流从所述第2配线朝向所述第1配线在所述第1存储单元内流通，第2电流从所述第6配线朝向所述第5配线在所述第4存储单元内流通。
16.根据权利要求13所述的存储器件，其中所述第1配线及所述第4配线设置在衬底的上方，
所述第3配线设置在所述第1配线与所述衬底之间，
所述第2配线设置在所述第1配线与所述第3配线之间，
所述第6配线设置在所述第4配线与所述衬底之间，
所述第5配线设置在所述第4配线与所述第6配线之间。
17.根据权利要求13所述的存储器件，其中所述第1均衡电路包含：
1个以上第1晶体管，连接于所述第1配线与所述第6配线之间；及
1个以上第2晶体管，连接于所述第2配线与所述第5配线之间。
18.根据权利要求13所述的存储器件，其中所述第1、所述第2、所述第3及所述第4存储单元分别包含第1、第2、第3及第4磁阻效应元件，
所述第1至第4磁阻效应元件各自包含以第1顺序排列的参照层及存储层。
19.根据权利要求18所述的存储器件，其中所述第1、所述第2、所述第3及所述第4存储单元分别包含第1、第2、第3及第4切换元件，
所述第1切换元件设置在所述第1磁阻效应元件与所述第2配线之间，
所述第2切换元件设置在所述第2磁阻效应元件与所述第3配线之间，
所述第3切换元件设置在所述第3磁阻效应元件与所述第5配线之间，
所述第4切换元件设置在所述第4磁阻效应元件与所述第6配线之间。
20.根据权利要求13所述的存储器件，其中所述第1电压的值与所述第3电压的值不同，
所述第2电压的值与所述第4电压的值不同。
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