KR101265700B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 워드 라인들과 상기 워드 라인과 직교하는 방향으로 배치된 비트 라인들 각각의 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역, 상기 서브 메모리 셀 어레이 영역의 상기 워드 라인 방향의 일측에 배치되고, 상기 워드 라인들을 구동하는 서브 워드 라인 드라이버를 구비하는 서브 워드 라인 드라이브 영역, 상기 서브 메모리 셀 어레이 영역의 상기 비트 라인 방향의 일측에 배치되고, 구동 신호 라인으로 전송되는 신호에 응답하여 상기 비트 라인을 프리차지하는 이퀄라이저, 및 제어 신호 라인으로 전송되는 신호에 응답하여 반전 제어 신호 라인을 구동하는 적어도 하나의 제1 제어 신호 드라이버를 구비하는 센싱 영역, 및 상기 서브 워드 라인 드라이브 영역과 상기 센싱 영역의 교차점에 배치되고, 상기 반전 제어 신호 라인과 상기 구동 신호 라인이 연결되는 접합 영역을 구비하는 것을 특징으로 한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 센스 증폭기, 이퀄라이저 등이 배치되는 센싱 영역의 회로들을 제어하는 제어 신호 라인의 연결 및 상기 제어 신호 라인을 구동하는 제어 신호 드라이버의 배치를 개선한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 비트 라인으로 전송되는 메모리 셀에 저장된 데이터를 감지하고 증폭하기 위한 센싱 영역을 구비하고 있다. 즉, 워드 라인이 활성화되면 워드 라인과 연결된 메모리 셀의 데이터는 비트 라인을 통해 센싱 영역으로 전송되고, 센싱 영역은 비트 라인을 통해 전송된 데이터를 감지하고 증폭하여 출력한다. 상기 센싱 영역에는 이퀄라이저, NMOS 센스 앰프, 및 PMOS 센스 앰프 등이 배치될 수 있으며, 각각은 워드 라인 방향으로 배치된 구동 신호 라인들 중 해당하는 구동 신호 라인으로 전송되는 신호에 응답하여 동작한다.
본 발명의 목적은 센싱 영역의 회로들을 구동하는 구동 신호 라인의 로딩이 증가함에 의한 반도체 메모리 장치의 특성이 나빠지는 것을 방지할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 일 형태는 워드 라인들과 상기 워드 라인과 직교하는 방향으로 배치된 비트 라인들 각각의 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역, 상기 서브 메모리 셀 어레이 영역의 상기 워드 라인 방향의 일측에 배치되고, 상기 워드 라인들을 구동하는 서브 워드 라인 드라이버를 구비하는 서브 워드 라인 드라이브 영역, 상기 서브 메모리 셀 어레이 영역의 상기 비트 라인 방향의 일측에 배치되고, 구동 신호 라인으로 전송되는 신호에 응답하여 상기 비트 라인을 프리차지하는 이퀄라이저, 및 제어 신호 라인으로 전송되는 신호에 응답하여 반전 제어 신호 라인을 구동하는 적어도 하나의 제1 제어 신호 드라이버를 구비하는 센싱 영역, 및 상기 서브 워드 라인 드라이브 영역과 상기 센싱 영역의 교차점에 배치되고, 상기 반전 제어 신호 라인과 상기 구동 신호 라인이 연결되는 접합 영역을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 일 형태의 상기 접합 영역은 상기 제어 신호 라인으로 전송되는 신호에 응답하여 상기 반전 제어 신호 라인을 구동하는 제2 제어 신호 드라이버를 추가적으로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 일 형태의 상기 센싱 영역은 상기 비트 라인으로 전송되는 데이터를 감지하여 증폭하는 센스앰프가 배치되는 센스앰프 영역, 상기 이퀄라이저가 배치되는 이퀄라이저 영역, 상기 비트 라인과 로컬 데이터 입출력 라인이 연결되는 비트라인 선택 영역, 및 상기 로컬 데이터 입출력 라인과 글로벌 데이터 입출력 라인이 연결되는 로컬 글로벌 입출력 먹스 영역을 구비하고, 상기 제1 제어 신호 드라이버는 상기 로컬 글로벌 입출력 먹스 영역에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 일 형태는 상기 센싱 영역에서 상기 반전 제어 신호 라인과 상기 구동 신호 라인이 적어도 1회 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 일 형태는 상기 반전 제어 신호 라인과 연결된 제1 연결선이 상기 로컬 글로벌 입출력 먹스 영역까지 연장되고, 상기 구동 신호 라인과 연결된 제2 연결선이 상기 로컬 글로벌 입출력 먹스 영역까지 연장되고, 상기 제1 연결선과 상기 제2 연결선이 상기 로컬 글로벌 입출력 먹스 영역에서 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 다른 형태는 워드 라인들과 상기 워드 라인과 직교하는 방향으로 배치된 비트 라인들 각각의 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역, 상기 서브 메모리 셀 어레이 영역의 상기 워드 라인 방향의 일측에 배치되고, 상기 워드 라인들을 구동하는 서브 워드 라인 드라이버를 구비하는 서브 워드 라인 드라이브 영역, 상기 서브 메모리 셀 어레이 영역의 상기 비트 라인 방향의 일측에 배치되고, 구동 신호 라인으로 전송되는 신호에 응답하여 상기 비트 라인을 프리차지하는 이퀄라이저를 구비하는 센싱 영역, 및 상기 서브 워드 라인 드라이브 영역과 상기 센싱 영역의 교차점에 배치되고, 제어 신호 라인으로 전송되는 신호에 응답하여 반전 제어 신호 라인을 구동하는 제어 신호 드라이버를 구비하고, 상기 반전 제어 신호 라인과 상기 구동 신호 라인이 연결되는 접합 영역을 구비하고, 상기 구동 신호 라인은 상기 센싱 영역에서 상기 반전 제어 신호 라인과 적어도 1회 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 다른 형태의 상기 센싱 영역은 상기 비트 라인으로 전송되는 데이터를 감지하여 증폭하는 센스앰프가 배치되는 센스앰프 영역, 상기 이퀄라이저가 배치되는 이퀄라이저 영역, 상기 비트 라인과 로컬 데이터 입출력 라인이 연결되는 비트라인 선택 영역, 및 상기 로컬 데이터 입출력 라인과 글로벌 데이터 입출력 라인이 연결되는 로컬 글로벌 입출력 먹스 영역을 구비하고, 상기 반전 제어 신호 라인과 연결된 제1 연결선이 상기 로컬 글로벌 입출력 먹스 영역까지 연장되고, 상기 구동 신호 라인과 연결된 제2 연결선이 상기 로컬 글로벌 입출력 먹스 영역까지 연장되고, 상기 제1 연결선과 상기 제2 연결선이 상기 로컬 글로벌 입출력 먹스 영역에서 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 일 형태 및 다른 형태의 상기 제어 신호 라인 및 반전 제어 신호 라인은 메탈로 형성되고, 상기 구동 신호 라인은 게이트 폴리로 형성되는 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치는 센싱 영역에 배치된 회로들을 제어하는 반전 제어 신호 라인을 구동하는 제어 신호 드라이버를 센싱 영역에 추가적으로 배치하거나, 상기 구동 신호 라인과 상기 반전 제어 신호 라인을 센스 앰프 영역에서 연결함으로써 반도체 메모리 장치의 특성을 개선할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명의 반도체 메모리 장치의 일실시예의 메모리 셀 어레이(100)의 구성을 나타내는 것으로, CJ는 접합 영역을, SWD는 서브 워드 라인 드라이버 영역을, SMCA는 서브 메모리 셀 어레이 영역을, SA는 센싱 영역을 각각 나타낸다. 그리고, NWL은 메인 워드 라인들을, PEQI는 이퀄라이저 제어 신호 라인을, PEQIB는 반전 이퀄라이저 제어 신호 라인을, PEQIB_g는 이퀄라이저 구동 신호 라인을 각각 나타내며, D는 이퀄라이저 제어 신호 드라이버를 나타낸다.
도 1에 나타낸 메모리 셀 어레이(100)는 접합 영역(CJ), 서브 워드 라인 드라이버 영역(SWD), 센싱 영역(SA), 및 서브 메모리 셀 어레이 영역(SMCA)으로 구성된 블록이 가로 방향과 세로 방향으로 반복적으로 배치된다. 그리고, 센싱 영 역(SA)에는 비트 라인 이퀄라이저(미도시), NMOS 센스 앰프와 PMOS 센스 앰프로 구성된 센스 앰프(미도시), 및 반전 이퀄라이저 제어 신호 라인을 구동하기 위한 이퀄라이저 제어 신호 드라이버(D)가 배치되고, 서브 워드 라인 드라이버 영역(SWD)에는 서브 워드 라인 드라이버들(미도시)이 배치되고, 접합 영역(CJ)에는 서브 워드 라인 드라이버를 제어하기 위한 제어신호 발생회로(미도시) 및 이퀄라이저와 센스 앰프를 제어하는 제어 신호 라인을 구동하는 제어 신호 드라이버(미도시)가 배치된다. 또한, 메인 워드 라이들(NWL), 이퀄라이저 제어 신호 라인(PEQI), 및 반전 이퀄라이저 제어 신호 라인(PEQIB)은 메탈로 형성될 수 있으며, 이퀄라이저 구동 신호 라인(PEQIB_g)은 게이트 폴리로 형성될 수 있다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
서브 메모리 셀 어레이 영역(SMCA)은 워드 라인들과 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인들 각각의 사이에 연결된 메모리 셀을 구비하고, 선택된 메모리 셀로/로부터 데이터를 라이트/리드 한다.
서브 워드 라인 드라이브 영역(SWD)은 서브 메모리 셀 어레이 영역(SMCA)의 상기 워드 라인 방향의 일측에 배치되고, 서브 워드 라인 드라이브 영역(SWD)의 서브 워드 라인 드라이버는 접합 영역(CJ)에 배치된 제어신호 발생회로(미도시)의 출력 신호 및 메인 워드 라인(NWL)으로 전송되는 신호를 조합하여 워드 라인을 선택하여 구동한다.
센싱 영역(SA)은 서브 메모리 셀 어레이 영역(SMCA)의 상기 비트 라인 방향의 일측에 배치되고, 센싱 영역(SA)의 이퀄라이저는 비트 라인을 프리차지하고, 센 싱 영역(SA)의 센스 앰프는 비트 라인의 데이터를 증폭한다. 또한, 센싱 영역의 제어 신호 드라이버(D)는 이퀄라이저 제어 신호 라인(PEQI)으로 전송되는 신호에 응답하여 반전 이퀄라이저 제어 신호 라인(PEQIB)을 구동한다.
접합 영역(CJ)은 서브 워드 라인 드라이브 영역(SWD)과 센싱 영역(SA)의 교차점에 배치되고, 접합 영역(CJ)의 제어 신호 드라이버는 이퀄라이저 제어 신호 라인(PEQI)신호에 응답하여 반전 이퀄라이저 제어 신호 라인(PEQIB)을 구동한다. 또한, 접합 영역(CJ)에서 반전 이퀄라이저 제어 신호 라인(PEQIB)과 이퀄라이저 구동 신호 라인(PEQIB_g)은 서로 연결된다.
도시하지는 않았지만, 상기 메인 워드 라인(NWL), 이퀄라이저 제어 신호 라인(PEQI) 및 반전 이퀄라이저 제어 신호 라인(PEQIB)들은 로우 제어부(미도시)에 의해 제어될 수 있다.
도 2는 도 1에 나타낸 본 발명의 반도체 메모리 장치의 메모리 셀 어레이의 일실시예의 일부분을 상세하게 나타낸 것으로서, 비트라인 센스앰프(10), 이퀄라이저(20), PMOS 구동 신호 드라이버(30), NMOS 구동 신호 드라이버(31), 제1 이퀄라이저 제어 신호 드라이버(40), 제2 이퀄라이저 제어 신호 드라이버(41), 비트라인 선택부(50), 및 로컬 글로벌 입출력 게이트부(60)로 구성되어 있으며, 도 2에서 BL은 비트 라인을, BLB는 반전 비트 라인을, LAPG는 PMOS 센스 앰프 제어 신호 라인을, LANG는 NMOS 센스 앰프 제어 신호 라인을, LA는 PMOS 센스 앰프 구동 신호 라인을, LAB는 NMOS 센스 앰프 구동 신호 라인을, PEQI는 이퀄라이저 제어 신호 라인을, PEQIB는 반전 이퀄라이저 제어 신호 라인을, PEQIB_g는 이퀄라이저 구동 신호 라인을, CSL은 컬럼 선택 신호 라인을, LIO는 로컬 데이터 입출력 라인을, LIOB는 반전 로컬 데이터 입출력 라인을, GIO는 글로벌 데이터 입출력 라인을, GIOB는 반전 글로벌 데이터 입출력 라인을 각각 나타낸다.
도 2에 나타낸 본 발명의 반도체 메모리 장치의 일실시예의 블록들의 기능 및 동작을 설명하면 다음과 같다.
PMOS 구동 신호 드라이버(30)는 접합 영역(CJ)에 배치되고, PMOS 센스 앰프 제어 신호 라인(LAPG)으로 전송되는 신호에 응답하여 PMOS 센스 앰프 구동 신호 라인(LA)을 구동한다. NMOS 구동 신호 드라이버(31)는 접합 영역(CJ)에 배치되고, NMOS 센스 앰프 제어 신호 라인(LANG)으로 전송되는 신호에 응답하여 NMOS 센스 앰프 구동 신호 라인(LAB)을 구동한다.
제1 이퀄라이저 제어 신호 드라이버(40)는 접합 영역(CJ)에 배치되고, 이퀄라이저 제어 신호 라인(PEQI)으로 전송되는 신호에 응답하여 반전 이퀄라이저 제어 신호 라인(PEQIB) 및 이퀄라이저 구동 신호 라인(PEQIB_g)을 구동한다. 반전 이퀄라이저 제어 신호 라인(PEQIB)과 이퀄라이저 구동 신호 라인(PEQIB_g)은 접합 영역(CJ)에서 서로 연결된다.
제2 이퀄라이저 제어 신호 드라이버(41)는 센싱 영역(SA)에 배치되고, 이퀄라이저 제어 신호 라인(PEQI)으로 전송되는 신호에 응답하여 반전 이퀄라이저 제어 신호 라인(PEQIB)을 구동한다. 또한, 제2 이퀄라이저 구동 신호 드라이버(41)는 센싱 영역(SA)의 레이 아웃 면적에 영향을 주지 않도록 하기 위해 센싱 영역(SA)의 이퀄라이저 배치 영역의 일측에 배치되는 로컬 글로벌 입출력 먹스 영역에 배치될 수 있다.
센싱 영역(SA)은 비트 라인(BL) 및 반전 비트 라인(BLB)으로 전송되는 데이터를 감지하여 증폭하는 비트 라인 센스 앰프들(10)이 배치되는 센스앰프 영역, 비트 라인(BL) 및 반전 비트 라인(BLB)을 프라차지하는 이퀄라이저가 배치되는 이퀄라이저 영역, 비트 라인(BL) 및 반전 비트 라인(BLB)과 로컬 데이터 입출력 라인(LIO) 및 반전 로컬 데이터 입출력 라인(LIOB)이 각각 연결되는 비트라인 선택 영역, 및 로컬 데이터 입출력 라인(LIO) 및 반전 로컬 데이터 입출력 라인(LIOB)과 글로벌 데이터 입출력 라인(GIO) 및 반전 글로벌 데이터 입출력 라인(GIOB)이 각각 연결되는 로컬 글로벌 입출력 먹스 영역을 구비하여 구성된다.
센싱 영역(SA)의 센스앰프 영역에 배치된 비트 라인 센스 앰프들(10)은 두 개의 PMOS 트랜지스터로 구성된 PMOS 센스 앰프와 두 개의 NMOS 트랜지스터로 구성된 NMOS 센스 앰프로 구성될 수 있으며, PMOS 센스 앰프 구동 신호 라인(LA) 및 NMOS 센스 앰프 구동 신호 라인(LAB)으로 전송되는 신호들에 응답하여 비트 라인쌍(BL, BLB) 사이의 전압 차를 감지하고 증폭한다.
센싱 영역(SA)의 이퀄라이저 영역에 배치된 이퀄라이저들(20)은 이퀄라이저 구동 신호 라인(PEQIB_g)으로 전송되는 신호에 응답하여 비트 라인쌍(BL, BLB)을 소정의 프리차지 전압(예를 들면, Vcc/2)으로 프리차지 한다.
센싱 영역(SA)의 비트라인 선택 영역에 배치된 비트 라인 선택부(50)는 2개의 비트 라인 게이트로 구성되고, 컬럼 어드레스를 디코딩하여 활성화되는 컬럼 선택 신호 라인(CSL)으로 전송되는 신호에 응답하여 복수개의 비트 라인 쌍 중에서 선택된 비트 라인 쌍(BL, BLB)을 로컬 입출력 라인 쌍(LIO, LIOB)과 연결한다. 컬럼 선택 라인(CSL)은 컬럼 디코더(미도시)에 의해 활성화될 수 있다.
센싱 영역(SA)의 로컬 글로벌 입출력 먹스 영역에 배치된 글로벌 입출력 라인 선택부(60)는 2개의 글로벌 게이트로 구성되고, 로컬 글로벌 입출력 선택 신호(LGIOMUX)에 응답하여 로컬 입출력 라인 쌍(LIO)과 글로벌 입출력 라인 쌍(GIO, GIOB)을 연결한다.
즉, 도 1 및 도 2에 나타낸 본 발명의 반도체 메모리 장치의 일실시예의 경우, 센스 앰프 영역(SA)에 반전 이퀄라이저 제어 신호 라인(PEQIB)을 구동하는 제2 이퀄라이저 제어 신호 드라이버(41)를 추가적으로 구비하여 이퀄라이저 구동 신호 라인(PEQIB_g)의 로딩(loading) 증가로 인해 반도체 메모리 장치의 특성이 나빠지는 것을 방지할 수 있다. 도 1 및 도 2에서는 센싱 영역(SA)에 하나의 제2 이퀄라이저 제어 신호 드라이버(D, 41)를 추가적으로 구비하는 것을 예시하였으나, 둘 이상의 이퀄라이저 제어 신호 드라이버를 구비하도록 구성될 수도 있다.
또한, 제2 이퀄라이저 제어 신호 드라이버(41)가 이퀄라이저 구동 신호 라인(PEQIB_g)도 구동하도록 구성될 수도 있다.
또한, 도 2에서는 제1 및 제2 이퀄라이저 제어 신호 드라이버(40, 41)가 접지 전압과 반전 이퀄라이저 제어 신호 라인(PEQIB) 사이에 연결되고, 게이트가 이퀄라이저 제어 신호 라인(PEQI)에 연결된 NMOS 트랜지스터로 구성되어 이퀄라이저 제어 신호 라인(PEQI)으로 하이 레벨의 신호가 전송될 경우 반전 이퀄라이저 제어 신호 라인(PEQIB)의 전하를 디스차지 하는 경우를 예시하였으나, 제1 및 제2 이퀄 라이저 구동 신호 드라이버(40, 41)는 전원 전압과 반전 이퀄라이저 제어 신호 라인(PEQIB) 사이에 연결되고, 게이트가 이퀄라이저 제어 신호 라인(PEQI)에 연결된 PMOS 트랜지스터로 구성되어 이퀄라이저 제어 신호 라인(PEQI)으로 로우 레벨의 신호가 전송될 경우 반전 이퀄라이저 제어 신호 라인(PEQIB)에 전하를 공급하여 반전 이퀄라이저 제어 신호 라인(PEQIB)의 전압을 하이 레벨로 만들어주도록 구성될 수도 있다. 또한, 제1 및 제2 이퀄라이저 구동 신호 드라이버(40, 41)는 이퀄라이저 제어 신호 라인(PEQI)과 반전 이퀄라이저 제어 신호 라인(PEQIB) 사이에 연결되고, 이퀄라이저 제어 신호 라인(PEQI)으로 전송되는 신호를 반전시켜 출력하는 인버터를 구비하도록 구성될 수도 있다.
도 3은 본 발명의 반도체 메모리 장치의 다른 실시예의 메모리 셀 어레이(110)를 나타내는 것으로서, 도 1과 동일한 기호로 표시된 신호 라인 및 블록은 도 1에서 설명한 것과 동일한 신호 라인 및 블록을 나타낸다.
또한, 도 3에 나타낸 블록들은 도 1에서 설명한 것과 동일한 기능을 수행한다. 즉, 도 3에 나타낸 본 발명의 반도체 메모리 장치의 다른 실시예는 도 1에 나타낸 본 발명의 반도체 메모리 장치의 일실시예에서 센싱 영역(SA)에 배치된 제2 이퀄라이저 제어 신호 드라이버(41)가 제거된 대신, 반전 이퀄라이저 제어 신호 라인(PEQIB)과 이퀄라이저 구동 신호 라인(PEQIB_g)이 센스 앰프 영역(SA)에서 복수회 연결되어 있다.
도 4는 도 3에 나타낸 본 발명의 반도체 메모리 장치의 다른 실시예의 메모리 셀 어레이(110)의 일부분의 구성을 상세하게 나타낸 것으로서, 도 2와 동일한 기호로 표시된 신호 라인 및 블록은 도 2에서 설명한 것과 동일한 신호 라인 및 블록을 나타낸다.
또한, 도 4에 나타낸 블록들은 도 2에서 설명한 것과 동일한 기능을 수행한다. 즉, 도 4에 나타낸 본 발명의 반도체 메모리 장치의 다른 실시예는 이퀄라이저 구동 신호 라인(PEQIB_g)이 센싱 영역(SA)에서 반전 이퀄라이저 제어 신호 라인(PEQIB)과 연결되어 있다. 도시하지는 않았지만, 센싱 영역(SA)의 이퀄라이저 영역에서 이퀄라이저 구동 신호 라인(PEQIB_g)과 반전 이퀄라이저 제어 신호 라인(PEQIB)을 직접적으로 연결하기가 곤란한 경우에는 반전 이퀄라이저 제어 신호 라인(PEQIB)과 연결된 제1 연결선 및 이퀄라이저 구동 신호 라인(PEQIB_g)과 연결된 제2 연결선을 로컬 글로벌 입출력(LGIO) 먹스 영역까지 연장하고, 로컬 글로벌 입출력 먹스 영역에서 제1 연결선과 제2 연결선을 연결함으로써 이퀄라이저 구동 신호 라인(PEQIB_g)과 반전 이퀄라이저 제어 신호 라인(PEQIB)을 연결할 수 있다.
즉, 도 3 및 도 4에 나타낸 본 발명의 반도체 메모리 장치의 다른 실시예의 경우, 센싱 영역(SA)에서 이퀄라이저 구동 신호 라인(PEQIB_g)을 반전 이퀄라이저 제어 신호 라인(PEQIB)과 연결시킴으로써 이퀄라이저 구동 신호 라인(PEQIB_g)의 로딩(loading) 증가로 인해 반도체 메모리 장치의 특성이 나빠지는 것을 방지할 수 있다. 이퀄라이저 구동 신호 라인(PEQIB_g)과 반전 이퀄라이저 제어 신호 라인(PEQIB)은 센싱 영역(SA)에서 1회 또는 그 이상 연결될 수 있다.
도 5는 본 발명의 반도체 메모리 장치의 또다른 실시예의 메모리 셀 어레이(120)를 나타낸 것으로서, 도 1과 동일한 기호로 표시된 신호 라인 및 블록은 도 1에서 설명한 것과 동일한 신호 라인 및 블록을 나타낸다.
또한, 도 5에 나타낸 블록들은 도 1에서 설명한 것과 동일한 기능을 수행한다. 즉, 도 3에 나타낸 본 발명의 반도체 메모리 장치의 또다른 실시예는 센싱 영역(SA)에 제2 이퀄라이저 제어 신호 드라이버(41)가 추가적으로 배치됨과 동시에, 반전 이퀄라이저 제어 신호 라인(PEQIB)과 이퀄라이저 구동 신호 라인(PEQIB_g)이 센싱 영역(SA)에서 연결되어 있다. 상술한 바와 같이, 제2 이퀄라이저 제어 신호 드라이버(41)는 센싱 영역(SA)에 하나 또는 그 이상 배치될 수 있으며, 이퀄라이저 구동 신호라인(PEQIB_g)과 반전 이퀄라이저 제어 신호 라인(PEQIB)은 센싱 영역(SA)에서 1회 또는 그 이상 연결될 수 있다.
도 6은 도 5에 나타낸 본 발명의 반도체 메모리 장치의 또다른 실시예의 메모리 셀 어레이의 일부분을 상세하게 나타낸 것으로서, 도 6에 나타낸 신호 라인 및 블록들 중 도 2와 동일한 기호로 표시된 신호 라인 및 블록은 도 2에서 설명한 것과 동일한 신호 라인 및 블록을 나타낸다.
즉, 도 5 및 도 6에 나타낸 본 발명의 반도체 메모리 장치의 또다른 실시예의 경우, 센싱 영역(SA)에 이퀄라이저 제어 신호 드라이버(41)를 추가적으로 배치함과 동시에, 센싱 영역(SA)에서 이퀄라이저 구동 신호 라인(PEQIB_g)을 반전 이퀄라이저 제어 신호 라인(PEQIB)과 연결시킴으로써 이퀄라이저 구동 신호 라인(PEQIB_g)의 로딩(loading) 증가로 인해 반도체 메모리 장치의 특성이 나빠지는 것을 방지할 수 있다.
상술한 바와 같이, 이퀄라이저 제어 신호 드라이버(41)는 센싱 영역(SA)의 레이 아웃 면적에 영향을 주지 않도록 하기 위해 센싱 영역(SA)의 로컬 글로벌 입출력 먹스 영역에 배치될 수 있다. 또한, 반전 이퀄라이저 제어 신호 라인(PEQIB)과 연결된 제1 연결선 및 이퀄라이저 구동 신호 라인(PEQIB_g)과 연결된 제2 연결선을 로컬 글로벌 입출력 먹스 영역까지 연장하고, 로컬 글로벌 입출력 먹스 영역에서 상기 제1 연결선과 상기 제2 연결선을 연결함으로써 반전 이퀄라이저 제어 신호 라인(PEQIB)과 이퀄라이저 구동 신호 라인(PEQIB_g)을 연결하도록 구성될 수 있다.
또한, 상술한 바와 같이, 이퀄라이저 제어 신호 드라이버(41)는 센싱 영역(SA)에 하나 또는 그 이상 배치될 수 있으며, 이퀄라이저 구동 신호 라인(PEQIB_g)과 반전 이퀄라이저 제어 신호 라인(PEQIB)은 센싱 영역(SA)에서 1회 또는 그 이상 연결될 수 있다.
상술한 실시예들의 반도체 메모리 장치는 이퀄라이저 구동 신호 라인에 대하여 센싱 영역에 이퀄라이저 구동 신호 드라이버를 하나 또는 그 이상 추가적으로 구비하거나, 센싱 영역에서 이퀄라이저 구동 신호 라인이 반전 이퀄라이저 제어 신호 라인과 한 번 또는 그 이상 연결(strap)되는 경우를 예를 들어 설명하였지만, 센싱 영역에 배치되어 센싱 영역의 회로들을 구동하는 구동 신호 라인들 중 게이트 폴리로 형성되는 다른 구동 신호 라인의 경우에도 적용이 가능하다.
따라서, 본 발명의 반도체 메모리 장치는 센싱 영역에 배치되는 구동 신호 라인들의 로딩이 증가하더라도 반도체 메모리 장치의 특성이 나빠지는 것을 방지할 수 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 반도체 메모리 장치의 일 실시예의 메모리 셀 어레이를 나타내는 것이다.
도 2는 도 1에 나타낸 본 발명의 반도체 메모리 장치의 일 실시예의 메모리 셀 어레이의 일부분의 구성을 상세하게 나타낸 것이다.
도 3은 본 발명의 반도체 메모리 장치의 다른 실시예의 메모리 셀 어레이를 나타내는 것이다.
도 4는 도 3에 나타낸 본 발명의 반도체 메모리 장치의 다른 실시예의 메모리 셀 어레이의 일부분의 구성을 상세하게 나타낸 것이다.
도 5는 본 발명의 반도체 메모리 장치의 또다른 실시예의 메모리 셀 어레이를 나타내는 것이다.
도 6은 도 5에 나타낸 본 발명의 반도체 메모리 장치의 또다른 실시예의 메모리 셀 어레이의 일부분의 구성을 상세하게 나타낸 것이다.

Claims (9)

  1. 워드 라인들과 상기 워드 라인과 직교하는 방향으로 배치된 비트 라인들 각각의 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역;
    상기 서브 메모리 셀 어레이 영역의 상기 워드 라인 방향의 일측에 배치되고, 상기 워드 라인들을 구동하는 서브 워드 라인 드라이버를 구비하는 서브 워드 라인 드라이브 영역;
    상기 서브 메모리 셀 어레이 영역의 상기 비트 라인 방향의 일측에 배치되고, 구동 신호 라인으로 전송되는 신호에 응답하여 상기 비트 라인을 프리차지하는 이퀄라이저, 및 제어 신호 라인으로 전송되는 신호에 응답하여 반전 제어 신호 라인을 구동하는 적어도 하나의 제1 제어 신호 드라이버를 구비하는 센싱 영역; 및
    상기 서브 워드 라인 드라이브 영역과 상기 센싱 영역의 교차점에 배치되고, 상기 반전 제어 신호 라인과 상기 구동 신호 라인이 연결되는 접합 영역을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 접합 영역은
    상기 제어 신호 라인으로 전송되는 신호에 응답하여 상기 반전 제어 신호 라인을 구동하는 제2 제어 신호 드라이버를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 센싱 영역은
    상기 비트 라인으로 전송되는 데이터를 감지하여 증폭하는 센스앰프가 배치되는 센스앰프 영역;
    상기 이퀄라이저가 배치되는 이퀄라이저 영역;
    상기 비트 라인과 로컬 데이터 입출력 라인이 연결되는 비트라인 선택 영역; 및
    상기 로컬 데이터 입출력 라인과 글로벌 데이터 입출력 라인이 연결되는 로컬 글로벌 입출력 먹스 영역을 구비하고,
    상기 제1 제어 신호 드라이버는 상기 로컬 글로벌 입출력 먹스 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 센싱 영역에서 상기 반전 제어 신호 라인과 상기 구동 신호 라인이 적어도 1회 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 센싱 영역은
    상기 비트 라인으로 전송되는 데이터를 감지하여 증폭하는 센스앰프가 배치되는 센스앰프 영역;
    상기 이퀄라이저가 배치되는 이퀄라이저 영역;
    상기 비트 라인과 로컬 데이터 입출력 라인이 연결되는 비트라인 선택 영역; 및
    상기 로컬 데이터 입출력 라인과 글로벌 데이터 입출력 라인이 연결되는 로컬 글로벌 입출력 먹스 영역을 구비하고,
    상기 반전 제어 신호 라인과 연결된 제1 연결선이 상기 로컬 글로벌 입출력 먹스 영역까지 연장되고, 상기 구동 신호 라인과 연결된 제2 연결선이 상기 로컬 글로벌 입출력 먹스 영역까지 연장되고, 상기 제1 연결선과 상기 제2 연결선이 상기 로컬 글로벌 입출력 먹스 영역에서 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 반도체 메모리 장치는
    상기 제어 신호 라인 및 상기 반전 제어 신호 라인은 메탈로 형성되고, 상기 구동 신호 라인은 게이트 폴리로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 워드 라인들과 상기 워드 라인과 직교하는 방향으로 배치된 비트 라인들 각각의 사이에 연결된 메모리 셀들을 구비하는 서브 메모리 셀 어레이 영역;
    상기 서브 메모리 셀 어레이 영역의 상기 워드 라인 방향의 일측에 배치되고, 상기 워드 라인들을 구동하는 서브 워드 라인 드라이버를 구비하는 서브 워드 라인 드라이브 영역;
    상기 서브 메모리 셀 어레이 영역의 상기 비트 라인 방향의 일측에 배치되 고, 구동 신호 라인으로 전송되는 신호에 응답하여 상기 비트 라인을 프리차지하는 이퀄라이저를 구비하는 센싱 영역; 및
    상기 서브 워드 라인 드라이브 영역과 상기 센싱 영역의 교차점에 배치되고, 제어 신호 라인으로 전송되는 신호에 응답하여 반전 제어 신호 라인을 구동하는 제어 신호 드라이버를 구비하고, 상기 반전 제어 신호 라인과 상기 구동 신호 라인이 연결되는 접합 영역을 구비하고,
    상기 구동 신호 라인은 상기 센싱 영역에서 상기 반전 제어 신호 라인과 적어도 1회 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 센싱 영역은
    상기 비트 라인으로 전송되는 데이터를 감지하여 증폭하는 센스앰프가 배치되는 센스앰프 영역;
    상기 이퀄라이저가 배치되는 이퀄라이저 영역;
    상기 비트 라인과 로컬 데이터 입출력 라인이 연결되는 비트라인 선택 영역; 및
    상기 로컬 데이터 입출력 라인과 글로벌 데이터 입출력 라인이 연결되는 로컬 글로벌 입출력 먹스 영역을 구비하고,
    상기 반전 제어 신호 라인과 연결된 제1 연결선이 상기 로컬 글로벌 입출력 먹스 영역까지 연장되고, 상기 구동 신호 라인과 연결된 제2 연결선이 상기 로컬 글로벌 입출력 먹스 영역까지 연장되고, 상기 제1 연결선과 상기 제2 연결선이 상 기 로컬 글로벌 입출력 먹스 영역에서 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 반도체 메모리 장치는
    상기 제어 신호 라인 및 반전 제어 신호 라인은 메탈로 형성되고, 상기 구동 신호 라인은 게이트 폴리로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
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