KR100560134B1 - 서브앰프 구성을 갖는 반도체 기억장치 - Google Patents

서브앰프 구성을 갖는 반도체 기억장치 Download PDF

Info

Publication number
KR100560134B1
KR100560134B1 KR1020030061421A KR20030061421A KR100560134B1 KR 100560134 B1 KR100560134 B1 KR 100560134B1 KR 1020030061421 A KR1020030061421 A KR 1020030061421A KR 20030061421 A KR20030061421 A KR 20030061421A KR 100560134 B1 KR100560134 B1 KR 100560134B1
Authority
KR
South Korea
Prior art keywords
line
sense amplifier
sub
pairs
transistor
Prior art date
Application number
KR1020030061421A
Other languages
English (en)
Other versions
KR20040069251A (ko
Inventor
코노타카시
하마모토타케시
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시끼가이샤 르네사스 테크놀로지
Publication of KR20040069251A publication Critical patent/KR20040069251A/ko
Application granted granted Critical
Publication of KR100560134B1 publication Critical patent/KR100560134B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

N 채널 MOS 트랜지스터(103)의 소스에 센스앰프 구동선(S2N)을 접속함으로써, 가령 제어신호(LAMPE)가 H 레벨로 되더라도, 센스앰프 구동선(S2N) 및 LIO선쌍이 함께 프리챠지전위(VBL)이기 때문에, N 채널 MOS 트랜지스터(101, 102)의 게이트-소스간 전압(Vgs)은 0V로 되어, 서브앰프(100)는 동작하지 않는다. 따라서, 로우블록의 활성화를 전달하는 신호를 공급하기 위한 회로구성을 추가할 필요가 없어져, 반도체 기억장치가 면적 절감된다.
기억장치, 면적 절감, 십자대, 센스앰프, 활성화 타이밍

Description

서브앰프 구성을 갖는 반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE HAVING A SUB-AMPLIFIER}
도 1은 본 발명의 실시예에 따른 DRAM의 주요부를 개략적으로 나타낸 도면이다.
도 2는 실시예 1에 있어서의 십자대(6) 및 그 주변의 회로구성을 나타낸 회로도이다.
도 3은 실시예 1에 있어서의 서브앰프(100)의 구체적인 회로구성을 나타낸 회로도이다.
도 4는 제어신호 LAMPE를 발생시키기 위한 구체적인 회로구성을 나타낸 회로도이다.
도 5는 제어신호 LAMPE의 발생을 설명하기 위한 타이밍도이다.
도 6은 실시예 2에 있어서의 십자대(6) 및 그 주변의 회로구성을 나타낸 회로도이다.
도 7은 실시예 2에 있어서의 서브앰프(100A)의 구체적인 회로구성을 나타낸 회로도이다.
도 8은 실시예 3에 있어서의 십자대(6) 및 그 주변의 회로구성을 나타낸 회 로도이다.
도 9는 실시예 3에 있어서의 서브앰프+입출력 스위치회로(200)의 구체적인 회로구성을 나타낸 회로도이다.
도 10은 서브앰프+입출력 스위치회로(200)에서의 입출력 스위치회로(60a)의 동작을 설명하기 위한 타이밍도이다.
도 11은 제어신호 CDED를 발생시키는 제어신호 발생회로(300)의 회로구성을 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1: 기본매트 2: 서브워드선 드라이버대
3: 센스앰프대 4: 칼럼디코더
5: 판독/기록 제어회로 6: 십자대
10: 센스앰프 20L, 20R: 비트선 분리 제어회로
30L, 30R: 비트선 이퀄라이저
41, 42, 101, 102, 103: N 채널 MOS 트랜지스터
50: 센스앰프 활성화회로 60, 60a: 입출력 스위치회로
61a, 301, 401, 403: NAND 게이트
62a, 402, 302, 404, 502, 503: 인버터
63a, 64a: 트랜스퍼게이트 70: LIO선 이퀄라이저
80: VBL 프리챠지회로 100, 100A: 서브앰프
200: 서브앰프+입출력 스위치회로 300, 500: 제어신호 발생회로
501: 지연회로
본 발명은, 반도체 기억장치에 관한 것으로, 보다 특정적으로는, 서브앰프 구성을 갖는 DRAM(Dynamic Random Access Memory)과 같은 반도체 기억장치에 관한 것이다.
일본국 특개평 6-187782호 공보의 도 10에 기재된 종래의 반도체 기억장치는, 복수개의 메모리셀 어레이와, 그 각 메모리셀 어레이 내의 복수개의 센스앰프마다 설치되고, 해당 각 센스앰프와 한쌍의 서브입출력선과 접속되는 보조리드앰프를 구비하고, 이 보조리드앰프 내의 트랜지스터의 소스는, 해당 각 센스앰프 내의 트랜지스터의 소스에 접속되어 있다.
그렇지만, 종래의 반도체 기억장치는, 상기한 구성을 갖는 경우, 서브입출력선을 센스앰프 내의 트랜지스터의 소스전압과 같게 하기 위한 프리챠지회로를 반드시 필요로 한다. 그 때문에, 종래의 반도체 기억장치는, 이 프리챠지회로만큼 여분으로 회로면적을 필요로 하고, 그 결과, 반도체 기억장치 전체의 회로면적이 증대한다고 하면 문제가 있었다.
본 발명의 목적은, 면적 절감이 가능한 반도체 기억장치를 제공하는 것이다.
본 발명에 따른 반도체 기억장치는, 행렬형으로 배치되는 복수의 메모리셀과, 복수의 메모리셀의 복수의 행에 대응하여 배치되는 복수의 워드선과, 복수의 메모리셀의 복수의 열에 대응하여 배치되는 복수의 비트선쌍과, 복수의 메모리셀로부터 판독되는 데이터를 검지증폭하는 복수의 센스앰프대와, 복수의 센스앰프대의 각각과 교차하는 복수의 서브워드선 드라이버대를 구비한다. 복수의 센스앰프대의 각각은, 복수의 비트선쌍에 대응하여 설치되어, 대응하는 비트선쌍의 전위차를 검지증폭하는 복수의 센스앰프와, 복수의 센스앰프에 공통으로 설치되는 센스앰프 구동선과, 복수의 비트선쌍에 대응하여 설치되고, 각각이 대응하는 비트선과 선택적으로 접속되는 복수의 제 1 데이터선쌍을 포함한다. 복수의 제 1 데이터선쌍의 각각에 대응하여, 복수의 센스앰프대와 복수의 서브워드선 드라이버대의 교차영역에 각각 설치된 복수의 서브앰프를 구비하며, 복수의 서브앰프 각각은, 제 1, 제 2 및 제 3 트랜지스터를 포함한다. 제 1 트랜지스터는, 제어단자가 제 1 데이터선쌍의 한쪽선에 접속되고, 제 1 도통단자가 제 1 데이터선쌍의 다른쪽선에 접속되며, 제 2 도통단자가 제 3 트랜지스터의 제 1 도통단자에 접속되고, 제 2 트랜지스터는, 제어단자가 제 l의 데이터선쌍의 다른쪽선에 접속되고, 제 1 도통단자가 제 1 데이터선쌍의 한쪽선에 접속되며, 제 2 도통단자가 제 3 트랜지스터의 제 1 도통단자에 접속되고, 제 3 트랜지스터는, 제어단자로부터 서브앰프의 활성화 타이밍 제어신호가 입력되고, 제 2 도통단자가 센스앰프 구동선에 접속된다.
본 발명의 또 다른 국면에 따른 반도체 기억장치는, 행렬형으로 배치되는 복수의 메모리셀과, 복수의 메모리셀의 복수의 행에 대응하여 배치되는 복수의 워드선과, 복수의 메모리셀의 복수의 열에 대응하여 배치되는 복수의 비트선쌍과, 복수의 메모리셀로부터 판독되는 데이터를 검지증폭하는 복수의 센스앰프대와, 복수의 센스앰프대의 각각과 교차하는 복수의 서브워드선 드라이버대를 구비한다. 복수의 센스앰프대의 각각은, 복수의 비트선쌍에 대응하여 설치되어, 대응하는 비트선쌍의 전위차를 검지증폭하는 복수의 센스앰프와, 복수의 센스앰프에 공통으로 설치되는 센스앰프 구동선과, 복수의 비트선쌍에 대응하여 설치되고, 각각이 대응하는 비트선과 선택적으로 접속되는 복수의 제 1 데이선쌍을 포함한다. 복수의 서브워드선 드라이버대의 각각은, 복수의 제 1 데이터선쌍에 대응하여 설치되어, 판독시에, 대응하는 제 1 데이터선쌍의 센스앰프를 통해 증폭된 데이터를 받는 복수의 제 2 데이터선쌍을 포함한다. 더구나, 복수의 제 1 데이터선쌍의 각각에 대응하고, 복수의 센스앰프대와 복수의 서브워드선 드라이버대의 교차영역에 각각 설치된 복수의 서브앰프를 구비하며, 복수의 서브앰프 각각은, 제 1, 제 2 및 제 3 트랜지스터를 포함한다. 제 1 트랜지스터는, 제어단자가 제 1 데이터선쌍의 한쪽선에 접속되고, 제 1 도통단자가 제 2 데이터선쌍의 한쪽선에 접속되며, 제 2 도통단자가 제 3 트랜지스터의 제 1 도통단자에 접속되고, 제 2 트랜지스터는, 제어단자가 제 1 데이터선쌍의 다른쪽선에 접속되고, 제 1 도통단자가 제 2 데이터선쌍의 다른쪽선에 접속되며, 제 2 도통단자가 제 3 트랜지스터의 제 1 도통단자에 접속되고, 제 3 트랜지스터는, 제어단자로부터 서브앰프의 활성화 타이밍 제어신호가 입력되고, 제 2 도통단자가 센스앰프 구동선에 접속된다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확해질 것이다.
[실시예]
이하, 본 발명의 실시예에 관해 도면을 참조하여 자세히 설명한다. 이때, 도면 중 동일 또는 상당 부분에는 동일부호를 부여하여 그 설명은 반복하지 않는다.
도 1은, 본 발명의 실시예에 따른 DRAM의 주요부를 개략적으로 나타낸 도면이다. 도 1에 나타낸 본 발명의 DRAM은, 기본매트(1)와, 칼럼디코더(4)와, 판독/기록 제어회로(5)를 구비한다.
기본매트(1)는, 메인 워드선과 서브워드선으로 이루어진 계층 워드선 구성을 갖고, 칼럼방향으로 배치된 서브워드선 드라이버대(2)와, 로우방향으로 배치된 센스앰프대(3)에 의해 그물코 형상으로 세분화되어 있다. 이때, 도면 1에 해칭으로 나타낸 서브워드선 드라이버대(2) 및 센스앰프대(3)는, 모두 복수 중의 한 개를 일례로서 지시하여 나타낸 것이다. 또한, 기본매트(1)에서는, 외부와 데이터를 주고 받는 입출력선도 계층화된 계층 입출력선 구성을 채용하고 있는 것으로 한다.
칼럼디코더(4)는, 판독/기록시에 외부로부터 입력되는 칼럼어드레스에 따라서, 서브워드선 드라이버대(2)의 방향을 달리는 칼럼선택선 CSL을 선택한다. 판독/기록 제어회로(5)는, 칼럼선택선 CSL에 의해서 선택된, 센스앰프대(3) 내의 센스앰 프에 대하여, 메모리셀 어레이 내의 계층 입출력선(나중에 설명)을 통해 판독/기록동작을 제어한다. 칼럼디코더(4) 및 판독/기록 제어회로(5)의 구체적인 회로구성의 일부에 관해서는 뒤에 서술한다.
칼럼선택선 CSL 활성시에 센스앰프대(3) 내의 센스앰프와 접속되는 메모리셀 어레이 내의 제 1 입출력선쌍를 LIO선쌍으로 칭한다. LIO선쌍은, 특허문헌 1의 서브입출력선에 대응하여, 센스앰프대(3) 내를 2블록만큼 달린다. 이때, 도 1에서는 센스앰프대(3)는 로우방향으로 8분할되어 있고, 이것은 센스앰프대(3)가 4개의 칼럼블록로 나뉘어져 있는 것을 의미한다.
이들 LIO선쌍의 상위계층에서, 판독/기록 제어회로(5)로부터 기본매트(1)의 반대단까지 연장되는 메모리셀 어레이 내의 제 2 입출력선쌍을 GIO선쌍으로 칭한다. GIO선쌍은, 서브워드선 드라이버대(2) 위를 달려, 같은 방향을 달리는 칼럼선택선 CSL과 영역을 경합하지 않도록 배려되어 있다. 이들 LIO선쌍과 GIO선쌍을 총칭하여 계층 입출력선이라고 부른다.
GIO선 한쌍은, 기본매트(1)의 센스앰프대(3) 내의 예를 들면 반수의 LIO선쌍과 선택적으로 접속된다. 여기서 「선택적으로 접속된다」라는 것은, 활성화된 로우블록에 대응하는 센스앰프대(3)에 포함되는 LIO선쌍 만큼이 GIO선쌍과 접속되는 것을 의미한다. 즉, GIO선쌍과 LIO선쌍의 접속에는, 활성화된 로우블록을 지시하는 신호가 관계한다.
이와 같이, GIO선쌍은 서브워드선 드라이버대(2) 위를 달리고, LIO선쌍은 센스앰프대(3) 내부를 달리기 때문에, 양자가 물리적인 접속은, 서브워드선 드라이버 대(2)와 센스앰프대(3)와의 교차영역인 십자대(6)에서 행하여진다. 이때, 도 1에 나타낸 십자대(6)는 복수 중에서 일례를 나타낸 것이다. 본 발명에 따른 십자대(6) 및 그 주변의 회로구성을, 이하의 각 실시예마다 설명한다.
[실시예 1]
도 2는, 실시예 1에 있어서의 십자대(6) 및 그 주변의 회로구성을 나타낸 회로도이다.
도 2에 나타낸 바와 같이, 주변회로의 센스앰프대(3)는, 센스앰프(10)와, 비트선 분리 제어회로(20L, 20R)와, 비트선 이퀄라이저(30L, 30R)와, N 채널 MOS 트랜지스터(41, 42)를 구비하고, 십자대(6)는, 센스앰프 활성화회로(50)와, 입출력 스위치회로(60)와, LIO선 이퀄라이저(70)와, VBL 프리챠지회로(80)와, 서브앰프(100)를 구비한다.
우선, 센스앰프대(3) 내의 회로구성에 관해서 상세히 설명한다.
센스앰프(10)는, 비트선쌍 BL0, /BL0의 사이에 접속되고, N 채널 MOS 트랜지스터(11, 12)와, P 채널 MOS 트랜지스터(13, 14)를 포함한다. 센스앰프(10)는, 센스앰프 구동선 S2P, S2N을 통해 각각 주어지는 전위에 의해, 메모리셀(도시하지 않음)로부터 비트선쌍 BL0, /BL0 상에 판독되는 미소전위차를 증폭한다.
비트선 분리 제어회로 20L은, N 채널 MOS 트랜지스터(21L, 22L)를 포함하고, 비트선 분리신호 BLI_L에 따라서, 비트선쌍 BL_L, /BL_L과 비트선쌍 BL0, /BL0를 전기적으로 분리/접속한다. 비트선 분리 제어회로 20R은, N 채널 MOS 트랜지스터(21R, 22R)를 포함하고, 비트선 분리신호 BLI_R에 따라서, 비트선쌍 BL_R, /BL_R과 비트선쌍 BL0, /BL0을 전기적으로 분리/접속한다.
비트선 이퀄라이저 30L은, N 채널 MOS 트랜지스터(31L, 32L, 33L)를 포함하고, 비트선 이퀄라이즈 신호 BLEQ_L에 따라서, 비트선쌍 BL_L, /BL_L을 프리챠지전위 VBL로 이퀄라이즈한다. 비트선 이퀄라이저 30R은, N 채널 MOS 트랜지스터(31R, 32R, 33R)를 포함하고, 비트선 이퀄라이즈 신호 BLEQ_R에 따라서, 비트선쌍 BL_R, /BL_R를 프리챠지전위 VBL로 이퀄라이즈한다. 이때, 프리챠지전위 VBL은, 전원전위 Vdds의 1/2이다. 또한, 전원전위 Vdds는, 메모리셀에 유지되는 H 레벨(논리 하이)의 데이터 전위이다.
N 채널 MOS 트랜지스터(41, 42)는, 칼럼선택선 CSL에서의 신호에 따라서, 비트선쌍 BL0, /BL0와 LIO선쌍을 전기적으로 분리/접속한다.
다음에, 십자대(6) 내의 회로구성에 관해 상세히 설명한다.
센스앰프 활성화회로(50)는, P 채널 MOS 트랜지스터(51)와 N 채널 MOS 트랜지스터(52)를 포함하고, 센스앰프 활성화신호 ZS0P, S0N에 따라서, 센스앰프 구동선 S2P, S2N에 각각 전원전위 Vdds, 접지전위 GND를 준다. 보다 상세하게는, 센스앰프 활성화회로(50)는, 대응하는 로우블록이 활성화되고 나서 적당한 지연후에 센스앰프 활성화신호 ZS0P, S0N이 각각 L레벨, H 레벨이 되면, 센스앰프 구동선 S2P, S2N을 전원전위 Vdds, 접지전위 GND에 각각 결합한다. 이에 따라, 센스앰프(10)가 활성화된다.
입출력 스위치회로(60)는, N 채널 MOS 트랜지스터(61, 62)를 포함하고, 센스 앰프대(3)가 있는 한개에 인접하는 로우블록이 활성화된 경우에 입출력 스위치신호 IOSW가 H 레벨이 되고, 그 센스앰프대(3)의 한 개에 포함되는 LIO선쌍을 대응하는 GIO쌍에 선택적으로 접속한다.
LIO선 이퀄라이저(70)는, P 채널 MOS 트랜지스터(71)를 포함하고, LIO선 이퀄라이즈 신호 ZLIOEQ가 L 레벨일 때에 LIO선과 /LIO선을 단락하여 동전위로 한다. LIO선 이퀄라이즈 신호 ZLIOEQ는, 칼럼선택선 CSL의 활성타이밍을 결정하는 칼럼선택 인에이블 신호 CDE(도시하지 않음)을 기점으로 하여 생성된다. 칼럼선택 인에이블 신호 CDE가 H 레벨인 기간에는, LIO선 이퀄라이즈 신호 ZLIOEQ가 H 레벨이 되어, LIO선쌍의 LIO와 /LIO를 전기적으로 분리한다. 반대로, 칼럼선택 인에이블 신호 CDE가 L 레벨인 기간에는, LIO선 이퀄라이즈 신호 ZLIOEQ가 L 레벨이 되어, LIO선쌍의 LIO와 /LIO를 전기적으로 접속한다.
VBL 프리챠지회로(80)는, N 채널 MOS 트랜지스터(81, 82, 83, 84)를 포함하고, 프리챠지 활성화신호 S2EQ에 따라서, 센스앰프 구동선 S2P, S2N 및 LIO선쌍을 프리챠지전위 VBL로 프리챠지한다. 보다 상세하게는, 센스앰프대(3)의 어느 한개에 인접하는 로우블록이 비활성인 경우에 프리챠지 활성화신호 S2EQ가 H 레벨이 되어, 센스앰프 구동선 S2P, S2N 및 LIO선쌍을 프리챠지전위 VBL로 프리챠지한다.
이때, 이하의 설명에 있어서, 칼럼동작시의 GIO선쌍 및 LIO선쌍의 프리챠지전위는 설명상, 전원전위 Vdds와 같다고 한다. 또한, GIO선쌍은, 도 1의 판독/기록 제어회로(5)에 있어서 프리챠지되는 것으로 가정한다.
서브앰프(100)는, LIO선쌍의 사이에 접속되어, 제어신호 LAMPE에 따라서 LIO 선쌍의 미소전위차를 증폭한다. 이 서브앰프(100)는 특허문헌 1의 보조리드앰프에 대응하며, 판독/기록 제어회로(5)에 계층 입출력선을 통해 판독되는 데이터 진폭이 작아지는 것을 방지할 목적으로 설치되어 있다. 이 서브앰프(100)의 구체적인 회로구성에 관해서 다음에 서술한다.
도 3은, 실시예 1에 있어서의 서브앰프(100)의 구체적인 회로구성을 나타낸 회로도이다.
도 3에 나타낸 실시예 1의 서브앰프(100)는, 서로 크로스커플 접속된 N 채널 MOS 트랜지스터(101, 102)와, 제어신호 LAMPE가 게이트에 입력되는 N 채널 MOS 트랜지스터(103)를 포함한다. 제어신호 LAMPE는, 판독 또는 기록명령을 받고 나서 일정기간, H 레벨이 되는 신호이다.
N 채널 MOS 트랜지스터 101의 드레인, 게이트에는, LIO선, /LIO선이 각각 접속되고, N 채널 MOS 트랜지스터 102의 드레인, 게이트에는, /LIO선, LIO선이 각각 접속된다. 또한, N 채널 MOS 트랜지스터 101, 102의 양 소스에는 N 채널 MOS 트랜지스터 103의 드레인이 접속되고, N 채널 MOS 트랜지스터 103의 소스에는 센스앰프 구동선 S2N이 접속된다.
지금까지의 설명에서 서술한 것 같이, 센스앰프 구동선 S2N은, 센스앰프대(3)의 어느 한개에 인접하는 로우블록이 활성화된 경우에 접지전위 GND, 비활성인 경우에 프리챠지전위 VBL이 된다. 즉, N 채널 MOS 트랜지스터 103의 소스에 센스앰프 구동선 S2N을 접속함으로써, 로우블록 나아가서는 인접하는 센스앰프대(3)의 한개에 있어서의 활성/비활성의 정보를 서브앰프(100)에 반영시키는 것이 가능해진다.
상기한 접속에 의해, 센스앰프대(3)의 어느 한개에 인접하는 로우블록이 비활성인 경우, 가령 제어신호 LAMPE가 H 레벨이 되더라도, 센스앰프 구동선 S2N 및 LIO선쌍이 함께 프리챠지전위 VBL이기 때문에, N 채널 MOS 트랜지스터 101, 102의 게이트-소스간 전압 Vgs는 0V가 되어, 서브앰프(100)는 동작하지 않는다.
요컨대, N 채널 MOS 트랜지스터 103의 소스에 센스앰프 구동선 S2N을 접속함으로써, 로우블록의 활성화를 전하는 신호를 공급하기 위한 회로구성을 추가하지 않더라도, 센스앰프대(3)의 어느 한개에 인접하는 로우블록이 활성화된 경우에만 서브앰프(100)를 동작시키는 것이 가능해진다.
상기한 효과는, 새로운 트랜지스터를 추가하는 일 없이 달성할 수 있다. 또한, 센스앰프 구동선 S2N은 원래 센스앰프대(3)에 존재하기 때문에, 상기의 효과를 얻기 위한 새로운 배선을 필요로 하지 않는다. 따라서, 서브앰프(100)의 면적 절감이 가능해진다.
다음에, 서브앰프(100)의 활성화 타이밍을 제어하는 제어신호 LAMPE의 구체적인 발생순서에 관해서 서술한다.
도 4는, 칼럼디코더(4) 및 제어신호 LAMPE를 발생시키는 제어신호 발생회로(500)의 구체적인 회로구성을 나타낸 회로도이다.
도 4에 나타낸 바와 같이, 칼럼디코더(4)는, NAND 게이트(401, 403)와, 인버터(402, 404)를 포함하고, 제어신호 발생회로(500)는, 지연회로(501)와, 인버터(502, 503)를 포함한다. 제어신호 발생회로(500)는, 도 1의 판독/기록 제어 회로(5)에 있어서의 회로구성의 일부이다.
NAND 게이트 401은, 칼럼선택 인에이블 신호 CDE 및 프리디코드 신호 AY0가 입력되고, 출력이 인버터 402의 입력에 접속된다. NAND 게이트 403은, 인버터 402로부터의 출력 및 프리디코드 신호 AY1이 입력되고, 출력이 인버터 404의 입력에 접속된다. 인버터 404의 출력이 칼럼선택선 CSL에도 접속된다.
한편, 칼럼선택 인에이블 신호 CDE는 지연회로(501)에도 입력되고, 출력이 인버터 502에 입력된다. 인버터 503에는, 인버터 502의 출력이 입력되고, 서브앰프(100)의 활성화 타이밍을 제어하는 제어신호 LAMPE가 출력된다.
도 5는, 제어신호 LAMPE의 발생을 설명하기 위한 타이밍도이다.
도 5에 나타낸 바와 같이, 프리디코드 신호 AY0, AY1은, 칼럼선택 인에이블 신호 CDE가 H 레벨인 기간을 포함하는 타이밍에서 확정되는 신호로서, 칼럼선택 인에이블 신호 CDE가 시간 t1에 상승하고, 시간 t3에 하강하는 것에 동기하여, 칼럼선택선 CSL의 활성/비활성 타이밍이 정해진다.
데이터를 판독할 때, 칼럼선택선 CSL이 활성화되는 것에 의해, 센스앰프(10)에 의해 증폭된 데이터 신호가 LIO선쌍에 판독된다. 이렇게 해서 서브앰프(100)의 감도 및 오프셋 이상으로 LIO선쌍의 전위차가 확대하여, 서브앰프(100)가 활성화될 때까지의 소요시간은, 기준전압 및 주위온도가 안정되어 있으면 일정하다.
따라서, 상기한 소요시간을 고려하여, 도 5에 나타낸 바와 같이, 제어신호 LAMPE의 활성타이밍은, 칼럼선택 인에이블 신호 CDE의 활성타이밍으로부터 일정시간 지연된 시간 t2에 상승하고, 시간 t4에 하강한다.
지금까지 설명하여 온 제어신호 LAMPE의 구체적인 발생순서는 데이터 판독시에 관한 것이었지만, 데이터 기록시에 데이터 판독시와는 다른 제어신호 LAMPE의 활성타이밍을 설정할 필요가 있는 경우에는, 도 4의 지연회로(501)의 지연량을 판독/기록으로 전환하는 기구를 새롭게 구비하면 된다.
이상과 같이, 실시예 1에 의하면, 서브앰프(100)의 N 채널 MOS 트랜지스터(103)의 소스에 센스앰프 구동선 S2N을 접속함으로써, 본 발명에 따른 반도체 기억장치의 면적 절감을 달성하면서, 판독/기록 제어회로(5)에 계층 입출력선을 통해 판독되는 데이터 진폭이 작아지는 것을 방지할 수 있다.
[실시예 2]
실시예 1의 서브앰프(100)는, LIO선쌍의 미소전위차를 증폭하도록 구성 및 배치되어 있었다.
그러나, 메모리셀 어레이 내의 계층 입출력선 전체의 기생저항·용량 중 GIO선쌍의 배선저항·용량이 지배적인 경우, 예를 들면 판독시에, 센스앰프(10)로부터 판독된 데이터에 의해 LIO선쌍에 생기는 전위차는 단시간에 충분히 커지지만, 그것이 전달되어 GIO선쌍에 충분한 전위차가 생길 때까지는 대단히 시간이 걸린다. 이 경우, 서브앰프(100)가 판독/기록 제어회로(5)에 계층 입출력선을 통해 판독되는 데이터 진폭의 감소를 방지하는 효과는 희박해진다.
또한, 판독 동작시에만 서브앰프(100)를 활성화시키기 때문에, GIO선쌍의 전위차를 단시간에 어떻게 크게 얻을 수 있을지가 중요하다. 그 때문에, 입출력 스위 치회로(60)의 N 채널 MOS 트랜지스터(61, 62)에 의한 온저항에 기인한 전압강하를 고려하면, 서브앰프(100)와 같이 LIO선쌍의 전위차를 증폭하는 것은 불리하게 된다. 이들 문제를 해결하기 위한 십자대(6) 및 그 주변의 회로구성을, 실시예 2에서 설명한다.
도 6은, 실시예 2에 있어서의 십자대(6) 및 그 주변의 회로구성을 나타낸 회로도이다.
도 6에 나타낸 실시예 2의 십자대(6) 및 그 주변의 회로구성은, 서브앰프(100)가, 구성 및 배치가 다른 서브앰프(100A)로 대체된 점에서, 도 2에 나타낸 실시예 1의 십자대(6) 및 그 주변의 회로구성과 다르다. 이 서브앰프(100A)의 구체적인 회로구성에 관해서 다음에 서술한다.
도 7은, 실시예 2에 있어서의 서브앰프(100A)의 구체적인 회로구성을 나타낸 회로도이다.
도 7에 나타낸 실시예 2의 서브앰프(100A)는, N 채널 MOS 트랜지스터(101, 102)의 드레인에, LIO선, /LIO선이 아니라, GIO선, /GIO선이 각각 접속된 점에서, 실시예 1의 서브앰프(100)와 다르다.
전위차를 비교적 크게 잡을 수 있는 LIO선쌍을 N 채널 MOS 트랜지스터(101, 102)의 게이트에 접속함으로써, N 채널 MOS 트랜지스터(101, 102)의 컨덕턴스차를 크게 잡을 수 있다. 서브앰프(100A)는, 이 컨덕턴스차를 GIO선쌍으로부터 방출되는 전하량에 직접 반영시킬 수 있어, 입출력 스위치회로(60)의 N 채널 MOS 트랜지스터(61, 62)에 의한 온저항의 영향을 회피할 수 있다.
이상과 같이, 실시예 2에 따르면, 서브앰프(100A)의 N 채널 MOS 트랜지스터(101, 102)의 드레인에 GIO선, /GIO 선을 각각 접속함으로써, 본 발명에 따른 반도체 기억장치의 면적 절감을 달성하면서, 판독/기록 제어회로(5)에 계층 입출력선을 통해 판독되는 데이터 진폭이 작아지는 것을 더욱 효과적으로 방지할 수 있다.
[실시예 3]
도 8은, 실시예 3에 있어서의 십자대(6) 및 그 주변의 회로구성을 나타낸 회로도이다.
도 8에 나타낸 실시예 3의 십자대(6) 및 그 주변의 회로구성은, 서브앰프(100A) 및 입출력 스위치회로(60)가, 양자의 기능을 일체화한 서브앰프+입출력 스위치회로(200)로 대체된 점에서, 도 6에 나타낸 실시예 2의 십자대(6) 및 그 주변의 회로구성과 다르다. 이 서브앰프+입출력 스위치회로(200)의 구체적인 회로구성에 관해서 다음에 서술한다.
도 9는, 실시예 3에 있어서의 서브앰프+입출력 스위치회로(200)의 구체적인 회로구성을 나타낸 회로도이다.
도 9에 나타낸 실시예 3의 서브앰프+입출력 스위치회로(200)는, 실시예 2와 동일한 서브앰프(100A), 및 입출력 스위치회로(60a)를 구비한다. 입출력 스위치회로(60a)는, NAND 게이트(61a)와, 인버터(62a)와, 트랜스퍼게이트(63a, 64a)를 포함한다.
NAND 게이트(61a)는, 입출력스위치신호 IOSW 및 제어신호 LAMPE가 입력되고, 출력신호 IOE가 인버터(62a)에 입력된다. 인버터(62a)의 입출력은 트랜스퍼게이트(63a, 64a)에 입력된다. 이때, 실시예 3에 있어서, 제어신호 LAMPE는, 판독명령을 받은 경우에만 H 레벨이 되는 것으로 한다.
도 10은, 서브앰프+입출력 스위치회로(200)에 있어서의 입출력 스위치회로(60a)의 동작을 설명하기 위한 타이밍도이다.
도 10에 나타낸 바와 같이, 입출력 스위치신호 IOSW가 H 레벨일 때, 시간 t0에 있어서 제어신호 LAMPE가 H 레벨이 되면, NAND 게이트(61a)의 출력신호 IOE는 H 레벨이 된다. 출력신호 IOE는, 그대로 트랜스퍼게이트(63a, 64a)에 입력되는 동시에 인버터(62a)를 지나 L 레벨로 된 신호도 트랜스퍼게이트(63a, 64a)에 입력되어, LIO선쌍과 GIO선쌍과는 전기적으로 차단된다.
그 결과, 센스앰프(10)에서 본 계층 입출력선에 의한 부하는 LIO선쌍만이 이루어지기 때문에, LIO선쌍의 전위차는 대단히 커진다. 이에 따라, 서브앰프(100A)의 N 채널 MOS 트랜지스터 101과 102의 구동능력비가 대단히 커져, 결과로서 GIO선쌍에 나타나는 전위차도 대단히 커진다.
이때, 데이터 기록시에는 제어신호 LAMPE가 L 레벨이기 때문에, NAND 게이트(61a)의 출력신호 IOE는 L 레벨이 되어, LIO선쌍과 GIO선쌍과는 전기적으로 접속된다. 그 결과, 판독/기록 제어회로(5)로부터 GIO선쌍을 경유하여 전달된 데이터가 센스앰프(10)에 보내져, 데이터의 기록이 행하여진다.
입출력 스위치회로(60a)에서는, 입출력 스위치신호 IOSW에 덧붙여 제어신호 LAMPE를 사용하여 LIO선쌍과 GIO선쌍의 전기적 차단/접속을 제어하였지만, 이 제어신호 LAMPE보다도 빠른 타이밍의 제어신호 CDED를 발생시켜, 제어신호 LAMPE에 대신하는 것도 생각할 수 있다.
도 11은, 제어신호 CDED를 발생시키는 제어신호 발생회로(300)의 회로구성을 나타낸 회로도이다.
도 11에 나타낸 바와 같이, 제어신호 발생회로(300)는, NAND 게이트(301)와, 인버터(302)를 포함한다. NAND 게이트(301)는, 신호 RZW 및 칼럼선택 인에이블 신호 CDE가 입력되고, 출력이 인버터(302)의 입력에 접속된다. 인버터(302)의 출력이 제어신호 CDED가 된다. 이때, 신호 RZW는, 판독시만 H 레벨이 되고, 기록시 및 칼럼계가 비활성일 때에는 L 레벨이 되는 신호이다.
상기한 구성에 의해, 제어신호 CDED는, 칼럼선택선 CSL의 활성타이밍을 결정하는 칼럼선택 인에이블 신호 CDE로부터 2단밖에 지연되지 않는다. 그 때문에, 제어신호 LAMPE 대신에 제어신호 CDED를 사용하는 것에 의해, 비트선쌍 BL0, /BL0와 LIO선쌍이 전기적으로 접속된 시점에서, 실질적으로 LIO선쌍과 GIO선쌍을 전기적으로 차단하는 것이 가능해진다.
따라서, 제어신호 LAMPE가 H 레벨이 되기 전에 LIO선쌍의 전위차가 커지고, 제어신호 LAMPE를 사용한 경우보다도 빠르게 GIO선쌍의 전위차가 커진다.
이상과 같이, 실시예 3에 따르면, 서브앰프(100A)와 입출력 스위치회로(60)의 기능을 일체화하여, 판독명령을 받아 H 레벨이 되는 제어신호 LAMPE를 사용하는 것에 의해, 본 발명에 따른 반도체 기억장치의 면적 절감을 달성하면서, 판독/기록 제어회로(5)에 계층 입출력선을 통해 판독되는 데이터 진폭이 작아지는 것을 더욱 효과적으로 방지할 수 있다.
또한, 제어신호 LAMPE 대신에 칼럼선택 인에이블 신호 CDE와 타이밍이 가까운 제어신호 CDED를 사용하는 것에 의해, 제어신호 LAMPE를 사용한 경우보다도 빠르게 GIO선쌍의 전위차를 크게 할 수 있다.
이때, 지금까지 서술하여 온 실시예에서는, 입출력이 공통인 계층 입출력선을 통하여 데이터가 판독되는 경우에 관해서 설명하였지만, 이것은 일례에 지나지 않으며, 입출력이 분리된 입출력선(데이터선)의 출력측으로부터 데이터가 판독되는 경우에도, 본 발명의 반도체 기억장치는 적응가능하다.
본 발명을 상세히 설명하고 예시하였지만, 이것은 단지 예시를 위한 것으로, 본 발명을 한정하는 것은 아니며, 발명의 정신과 범위는 첨부의 특허청구범위에 의해서만 한정된다는 것이 명확히 이해될 것이다.
이상과 같이, 본 발명에 따르면, 반도체 기억장치의 면적 절감을 달성하면서, 판독/기록 제어회로에 데이터선을 통해 판독되는 데이터 진폭이 작아지는 것을 방지할 수 있다.

Claims (3)

  1. 행렬형으로 배치되는 복수의 메모리셀과,
    상기 복수의 메모리셀의 복수의 행에 대응하여 배치되는 복수의 워드선과,
    상기 복수의 메모리셀의 복수의 열에 대응하여 배치되는 복수의 비트선쌍과,
    상기 복수의 메모리셀로부터 판독되는 데이터를 검지증폭하는 복수의 센스앰프대와,
    상기 복수의 센스앰프대의 각각과 교차하는 복수의 서브워드선 드라이버대를 구비하고,
    상기 복수의 센스앰프대의 각각은,
    상기 복수의 비트선쌍에 대응하여 설치되어, 대응하는 비트선쌍의 전위차를 검지증폭하는 복수의 센스앰프와,
    상기 복수의 센스앰프에 공통으로 설치되는 센스앰프 구동선과,
    상기 복수의 비트선쌍에 대응하여 설치되고, 각각이 대응하는 비트선과 선택적으로 접속되는 복수의 제 1 데이터선쌍을 포함하고,
    상기 복수의 제 1 데이터선쌍의 각각에 대응하여 설치된 복수의 서브앰프를 더 구비하며,
    상기 복수의 서브앰프의 각각은,
    제 1, 제 2 및 제 3 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는, 제어단자가 상기 제 1 데이터선쌍의 한쪽선에 접속되고, 제 1 도통단자가 상기 제 1 데이터선쌍의 다른쪽선에 접속되며, 제 2 도통단자가 상기 제 3 트랜지스터의 제 1 도통단자에 접속되고,
    상기 제 2 트랜지스터는, 제어단자가 상기 제 l 데이터선쌍의 다른쪽선에 접속되고, 제 1 도통단자가 상기 제 1 데이터선쌍의 한쪽선에 접속되며, 제 2 도통단자가 상기 제 3 트랜지스터의 제 1 도통단자에 접속되고,
    상기 제 3 트랜지스터는, 제어단자로부터 상기 서브앰프의 활성화 타이밍 제어신호가 입력되고, 제 2 도통단자가 상기 센스앰프 구동선에 접속된 것을 특징으로 하는 반도체 기억장치.
  2. 행렬형으로 배치되는 복수의 메모리셀과,
    상기 복수의 메모리셀의 복수의 행에 대응하여 배치되는 복수의 워드선과,
    상기 복수의 메모리셀의 복수의 열에 대응하여 배치되는 복수의 비트선쌍과,
    상기 복수의 메모리셀로부터 판독되는 데이터를 검지증폭하는 복수의 센스앰프대와,
    상기 복수의 센스앰프대의 각각과 교차하는 복수의 서브워드선 드라이버대를 구비하고,
    상기 복수의 센스앰프대의 각각은,
    상기 복수의 비트선쌍에 대응하여 설치되어, 대응하는 비트선쌍의 전위차를 검지증폭하는 복수의 센스앰프와,
    상기 복수의 센스앰프에 공통으로 설치되는 센스앰프 구동선과,
    상기 복수의 비트선쌍에 대응하여 설치되고, 각각이 대응하는 비트선과 선택적으로 접속되는 복수의 제 1 데이선쌍을 포함하고,
    상기 복수의 서브워드선 드라이버대의 각각은,
    상기 복수의 제 1 데이터선쌍에 대응하여 설치되어, 판독시에, 대응하는 상기 제 1 데이터선쌍의 상기 센스앰프를 통해 증폭된 데이터를 받는 복수의 제 2 데이터선쌍을 포함하며,
    상기 복수의 제 1 데이터선쌍의 각각에 대응하여 설치된 복수의 서브앰프를 더 구비하며,
    상기 복수의 서브앰프의 각각은,
    제 1, 제 2 및 제 3 트랜지스터를 포함하고,
    상기 제 1 트랜지스터는, 제어단자가 상기 제 1 데이터선쌍의 한쪽선에 접속되고, 제 1 도통단자가 상기 제 2 데이터선쌍의 한쪽선에 접속되며, 제 2 도통단자가 상기 제 3 트랜지스터의 제 1 도통단자에 접속되고,
    상기 제 2 트랜지스터는, 제어단자가 상기 제 1 데이터선쌍의 다른쪽선에 접속되고, 제 1 도통단자가 상기 제 2 데이터선쌍의 다른쪽선에 접속되며, 제 2 도통단자가 상기 제 3 트랜지스터의 제 1 도통단자에 접속되고,
    상기 제 3 트랜지스터는, 제어단자로부터 상기 서브앰프의 활성화 타이밍 제어신호가 입력되고, 제 2 도통단자가 상기 센스앰프 구동선에 접속된 것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    어드레스 신호에 따라서 상기 복수의 제 1 데이터선쌍의 각각과 접속되는 상기 비트선쌍을 선택하는 칼럼 선택신호를 발생하는 칼럼 디코더와,
    상기 칼럼 디코더를 활성화시키는 칼럼 선택 인에이블 신호를 받아, 상기 서브앰프의 활성화 타이밍 제어신호를 출력하는 제어신호 발생회로를 더 구비하고,
    상기 제어신호 발생회로는, 상기 칼럼 선택신호의 활성화 후 까지 상기 서브앰프의 활성화 타이밍 제어신호의 활성화를 지연시키는 지연회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
KR1020030061421A 2003-01-28 2003-09-03 서브앰프 구성을 갖는 반도체 기억장치 KR100560134B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003018366A JP4397166B2 (ja) 2003-01-28 2003-01-28 半導体記憶装置
JPJP-P-2003-00018366 2003-01-28

Publications (2)

Publication Number Publication Date
KR20040069251A KR20040069251A (ko) 2004-08-05
KR100560134B1 true KR100560134B1 (ko) 2006-03-13

Family

ID=32732849

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030061421A KR100560134B1 (ko) 2003-01-28 2003-09-03 서브앰프 구성을 갖는 반도체 기억장치

Country Status (5)

Country Link
US (1) US6894940B2 (ko)
JP (1) JP4397166B2 (ko)
KR (1) KR100560134B1 (ko)
CN (1) CN100367409C (ko)
TW (1) TWI224336B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555568B1 (ko) * 2004-08-03 2006-03-03 삼성전자주식회사 온/오프 제어가 가능한 로컬 센스 증폭 회로를 구비하는반도체 메모리 장치
KR100699875B1 (ko) * 2005-11-08 2007-03-28 삼성전자주식회사 센스앰프 구조를 개선한 반도체 메모리 장치
KR100656452B1 (ko) 2005-11-29 2006-12-11 주식회사 하이닉스반도체 프리차지 장치
JP5743045B2 (ja) * 2008-07-16 2015-07-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及び半導体記憶装置におけるメモリアクセス方法
JP5624715B2 (ja) * 2008-10-30 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
JP2010140579A (ja) * 2008-12-15 2010-06-24 Elpida Memory Inc 半導体記憶装置
JP2010257552A (ja) * 2009-04-28 2010-11-11 Elpida Memory Inc 半導体記憶装置
JP2011090750A (ja) 2009-10-23 2011-05-06 Elpida Memory Inc 半導体装置及びその制御方法
JP2011113620A (ja) 2009-11-27 2011-06-09 Elpida Memory Inc 半導体装置及びこれを備えるデータ処理システム
JP2011175719A (ja) * 2010-02-25 2011-09-08 Elpida Memory Inc 半導体装置
KR102319827B1 (ko) * 2017-06-28 2021-11-01 에스케이하이닉스 주식회사 증폭기 회로
JP7222568B2 (ja) * 2017-09-11 2023-02-15 ウルトラメモリ株式会社 サブアンプ、スイッチング装置、及び、半導体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147925A (en) * 1999-01-07 2000-11-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device allowing fast sensing with a low power supply voltage

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6187782A (ja) * 1984-03-19 1986-05-06 Kawasaki Heavy Ind Ltd 予備圧縮された単位成形炭ブロックの本成形機装入方法およびそれを可能にした成形装置
JP3067060B2 (ja) 1992-10-20 2000-07-17 三洋電機株式会社 半導体記憶装置
US5596521A (en) * 1994-01-06 1997-01-21 Oki Electric Industry Co., Ltd. Semiconductor memory with built-in cache
JP3666671B2 (ja) * 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147925A (en) * 1999-01-07 2000-11-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor device allowing fast sensing with a low power supply voltage

Also Published As

Publication number Publication date
KR20040069251A (ko) 2004-08-05
CN1518001A (zh) 2004-08-04
JP2004234704A (ja) 2004-08-19
JP4397166B2 (ja) 2010-01-13
TWI224336B (en) 2004-11-21
US20040145956A1 (en) 2004-07-29
US6894940B2 (en) 2005-05-17
CN100367409C (zh) 2008-02-06
TW200414193A (en) 2004-08-01

Similar Documents

Publication Publication Date Title
KR100576844B1 (ko) 반도체집적회로장치
US6650584B2 (en) Full stress open digit line memory device
KR100297727B1 (ko) 분리 제어라인의 큰 부하에 의한 스피드 손실을 방지할 수 있는반도체 메모리 장치
EP0490363B1 (en) Semiconductor memory device capable of directly reading the potential of bit lines
KR100560134B1 (ko) 서브앰프 구성을 갖는 반도체 기억장치
US5323345A (en) Semiconductor memory device having read/write circuitry
US8982645B2 (en) Semiconductor storage device
US5295111A (en) Dynamic random access memory device with improved power supply system for speed-up of rewriting operation on data bits read-out from memory cells
KR100322541B1 (ko) 입출력 라인쌍 등화회로 및 이를 구비한 메모리 장치
US9013914B2 (en) Semiconductor memory device and method for controlling semiconductor memory device
KR100772700B1 (ko) 셀어레이에 비트라인균등화부를 갖는 메모리장치 및비트라인균등화부를 셀어레이에 배치하는 방법.
US6359825B1 (en) Dynamic memory with increased access speed and reduced chip area
KR20100042072A (ko) 반도체 메모리 장치
KR100548560B1 (ko) 메모리 장치용 비트라인 프리차지 신호 발생기
US6735136B2 (en) Semiconductor memory device capable of preventing coupling noise between adjacent bit lines in different columns
US20040120194A1 (en) Semiconductor memory device having improved bit line sensing operation and method for driving power in a bit line sense amplifier of the semiconductor memory device
US7414874B2 (en) Semiconductor memory device
US6226208B1 (en) Semiconductor memory device with hierarchical control signal lines
KR100557592B1 (ko) 2중 비트라인 센스앰프
KR20100051278A (ko) 반도체 메모리 장치
US7359267B2 (en) Method of transferring data
KR20160001097A (ko) 반도체 장치
US6704232B1 (en) Performance for ICs with memory cells
KR20070036575A (ko) 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자및 그 구동방법
KR100403344B1 (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120223

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee