CN100367409C - 具有副放大器结构的半导体存储装置 - Google Patents
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Abstract
通过在N沟道MOS晶体管(103)的源极上连接读出放大器驱动线(S2N)，即使控制信号(LAMPE)成为H电平，由于读出放大器驱动线(S2N)和(LIO)线对均为预充电电位(VBL)，所以N沟道MOS晶体管(101、102)的栅极-源极之间的电压(Vgs)成为0V，副放大器(100)不动作。因此，不用增加提供行块激活传送的信号的电路结构，节省了半导体存储装置的面积。
Description
技术领域
本发明涉及半导体存储装置，特别涉及具有副放大器结构的诸如DRAM(Dynamic Random Access Memory：动态随机存取存储器)的半导体存储装置。
背景技术
特开平6-187782号公报(专利文献1)的图10中所记载的传统的半导体存储装置设有多个存储单元阵列，以及在所述各存储单元阵列内的多个读出放大器上均设置的、通过一对副写入/读出线路与所述各读出放大器相连接的辅助读出放大器，该辅助读出放大器内晶体管的源极与所述各读出放大器内的晶体管的源极相连接。
但是，传统的半导体存储装置采用上述结构时，为使副输入输出线与读出放大器内晶体管的源极电压相等，一定要有预充电电路。因此，传统的半导体存储装置，在该预充电电路部分需要额外的电路面积，其结果，存在半导体存储装置整体的电路面积增大的问题。
发明内容
本发明的目的在于提供能够节省面积的半导体存储装置。
本发明的半导体存储装置设有：配置成行列状的多个存储单元；对应于多个存储单元的多个行配置的多条字线；对应于多个存储单元的多个列配置的多个位线对；读出并放大由多个存储单元读出的数据的多个读出放大器带；与多个读出放大器带分别相交的多个副字线驱动器带。多个读出放大器带各自包含：对应多个位线对设置的、读出放大相对应的位线对的电位差的多个读出放大器；对多个读出放大器共同设置的读出放大器驱动线；对应多个位线对设置的、分别与相对应的位线对进行有选择地连接的多个第一数据线对。本发明的半导体存储装置还设有：与多个第一数据线对一一对应的、分别设置在多个读出放大器带和多个副位线驱动器带的相交区域的多个副放大器。多个副放大器均含有第一、第二及第三晶体管。在第一晶体管中，控制端子与第一数据线对中的一方连接，第一导通端子与第一数据线对中的另一方连接，第二导通端子与第三晶体管的第一导通端子连接。在第二晶体管中，控制端子与第一数据线对中的另一方连接，第一导通端子与第一数据线对的一方连接，第二导通端子与第三晶体管的第一导通端子连接。在第三晶体管中，由控制端子输入副放大器的激活时间控制信号，第二导通端子与读出放大器驱动线连接。
本发明另一方面的半导体存储装置设有：配置成行列状的多个存储单元；对应于多个存储单元的多个行配置的多条字线；对应于多个存储单元的多个列配置的多个位线对；读出并放大由多个存储单元读出的数据的多个读出放大器带；与多个读出放大器带各自相交的多个副字线驱动器带。多个读出放大器带各自包含：对应多个位线对设置的、读出并放大相对应的位线对的电位差的多个读出放大器；对多个读出放大器共同设置的读出放大器驱动线；对应多个位线对设置的、分别与相对应的位线对进行有选择地连接的多个第一数据线对。多个副字线驱动器带各自包含：对应于多个第一数据线对设置的、在读出时接受通过相对应的第一数据线对的副放大器放大的数据的多个第二数据线对。本发明的半导体存储装置还设有：分别与多个第一数据线对一一对应的、分别设置在多个读出放大器带和多个副位线驱动器带的相交区域的多个副放大器。多个副放大器均含有第一、第二及第三晶体管。在第一晶体管中，控制端子与第一数据线对中的一方连接，第一导通端子与第二数据线对中的一方连接，第二导通端子与第三晶体管的第一导通端子连接。在第二晶体管中，控制端子与第一数据线对中的另一方连接，第一导通端子与第二数据线对的另一方连接，第二导通端子与第三晶体管的第一导通端子连接。在第三晶体管中，由控制端子输入副放大器的激活时间控制信号，第二导通端子与读出放大器驱动线连接。
依据本发明，可实现半导体存储装置的省面积化，能够防止读出/写入控制电路上由数据线读出的数据振幅变小。
本发明的上述内容及其他目的、特征、形态及优点，通过参照附加的图示能够理解的本发明的下述详细说明便可清晰了解。
附图说明
图1是表示本发明实施例中的DRAM的主要部分的简略图。
图2是表示实施例1的十字带6及其周边的电路结构的电路图。
图3是表示实施例1的副放大器100的具体电路结构的电路图。
图4是表示使控制信号LAMPE产生的具体电路结构的电路图。
图5是用于说明控制信号LAMPE产生的时间图。
图6是表示实施例2的十字带6及其周边的电路结构的电路图。
图7是表示实施例2的副放大器100A的具体电路结构的电路图。
图8是表示实施例3的十字带6及其周边的电路结构的电路图。
图9是表示实施例3的副放大器+输入输出转换电路200的具体电路结构的电路图。
图10是说明副放大器+输入输出转换电路200中的输入输出转换电路60a的动作的时间图。
图11是表示产生控制信号CDED的控制信号产生电路300的电路结构的电路图。
具体实施方式
下面参照附图详细说明本发明的具体实施方式。图中相同或相当的部分用同一符号表示，不再对其重复说明。
图1所示的本发明实施例中的DRAM设有基板1、列解码器4、读出/写入控制电路5。
基板1具有由主字线和副字线组成的分级字线结构，并且通过在行方向配置的副字线驱动器带2和在列方向配置的读出放大器带3被细分成网眼状。另外，图1中打斜线表示的副字线驱动器带2和读出放大器带3，同为多个中的一例。还有，基板1上与外部交换数据的输入输出线都采用分级化的分级输入输出线结构。
列解码器4在读出/写入时，按照由外部输入的列地址，选择沿副字线驱动器带2方向的列选择线CSL。读出/写入控制电路5，通过存储单元阵列内的分级输入输出线(见后文说明)控制由列选择线CSL选择的、读出放大器带3内的读出放大器的读出/写入动作。列解码器4和读出/写入控制电路5的具体电路结构的一部分在后面描述。
列选择线CSL激活时，与读出放大器带3内的读出放大器相连接的存储单元阵列内的第一输入输出线对，被称为LIO线对。LIO线对与专利文献1的副输入输出线相对应，以两块的份额走在读出放大器带3内。再有，在图1中读出放大器带3在行方向被分成8份，这就意味着读出放大器带3被划分成4个列块。
位于所述LIO线对的上一级的、从读出/写入控制电路5到基板1的对侧端延伸出的存储单元阵列内的第二输入输出线对称为GIO线对。GIO线对走在副字线驱动器带2上，为不与走在相同方向的列选择线CSL发生区域冲突，该线对被加以管理。所述LIO线对和GIO线对统称为分级输入输出线。
GIO线1对与基板1的读出放大器带3内的、例如一半的LIO线对有选择地连接。这里所谓的「有选择地连接」是仅与被激活的行块相对应的、读出放大器带3内的LIO线对与GIO线对相连接。就是说，在GIO线对和LIO线对的连接，与指示被激活的行块的信号相关。
这样，由于GIO线对走在副字线驱动器带2上，LIO线对走在读出放大器带3内，双方的物理连接在副字线驱动器带2和读出放大器带3的相交区域即十字带6处实现。另外，图1所示的十字带6是多个中的一例。本发明中的十字带6及其周边的电路结构，在下述的各个实施例中进行说明。
[实施例1]
图2是表示实施例1的十字带6及其周边的电路结构的电路图。
如图2所示，周边电路的读出放大器带3设有：读出放大器10；位线分离控制电路20L、20R；位线均衡器30L、30R；以及N沟道MOS晶体管41、42。十字带6中设有：读出放大器激活电路50、输入输出转换电路60、LIO线均衡器70、VBL预充电电路80与副放大器100。
首先，对读出放大器带3内的电路结构进行详细说明。
读出放大器10连接在位线对BL0、/BL0之间，它包含N沟道MOS晶体管11、12和P沟道MOS晶体管13、14。通过经由读出放大器驱动线S2P、S2N提供的电位，读出放大器10放大从存储单元(未图示)的位线对BL0、/BL0上读出的微小电压差。
位线分离控制电路20L包含N沟道MOS晶体管21L、22L，响应位线分离信号BLI_L，进行位线对BL_L、/BL_L与位线对BL0、/BL0的电分离/电连接。位线分离控制电路20R包含N沟道MOS晶体管21R、22R，响应位线分离信号BLI_R，进行位线对BL_R、/BL_R与位线对BL0、/BL0的电分离/电连接。
位线均衡器30L包含N沟道MOS晶体管31L、32L和33L，响应位线均衡器信号BLEQ_L，将位线对BL_L、/BL_L均衡到预充电电位VBL。位线均衡器30R包含N沟道MOS晶体管31R、32R和33R，响应位线均衡器信号BLEQ_R，将位线对BL_R、/BL_R均衡到预充电电位VBL。另外，预充电电位VBL是电源电位Vdds的1/2。并且，电源电位Vdds是保持在存储单元的H电平(逻辑高电平)的数据电位。
N沟道MOS晶体管41、42，响应来自列选择线CSL的信号，将位线对BL0、/BL0和LIO线对电分离/电连接。
接下来，对十字带6内的电路结构进行详细说明。
读出放大器激活电路50包含P沟道MOS晶体管51和N沟道MOS晶体管52，响应读出放大器激活信号ZS0P和S0N，分别对读出放大器驱动线S2P和S2N提供电源电位Vdds和接地电位GND。具体讲，读出放大器激活电路50中，激活相对应的行块再进行适当的延迟后，若读出放大器激活信号ZS0P和S0N分别变成L电平和H电平，则读出放大器驱动线S2P和S2N分别连接电源电位Vdds和接地电位GND。从而，读出放大器10被激活。
输入输出转换电路60包含N沟道MOS晶体管61、62，与某一个读出放大器带3的相邻接的行块被激活时，输入输出转换信号IOSW变成H电平，一个所述读出放大器带3所包含的LIO线对与对应的GIO线对有选择地连接。
LIO线均衡器70包含P沟道MOS晶体管71，LIO线均衡信号ZLIOEQ为L电平时，LIO线和/LIO线之间短路而成为同一电位。LIO线均衡信号ZLIOEQ是以确定列选择线CSL的激活定时的列选择使能信号CDE(未图示)为起点而生成的。在列选择使能信号CDE为H电平的期间，LIO线均衡信号ZLIOEQ变成H电平，LIO线对LIO和/LIO被电分离。相反的，在列选择使能信号CDE为L电平的期间，LIO线均衡信号ZLIOEQ变成L电平，LIO线对的LIO和/LIO被电连接。
VBL预充电电路80包含N沟道MOS晶体管81、82、83和84，响应预充电激活信号S2EQ，将读出放大器驱动线S2P、S2N和LIO线对预充电到预充电电位VBL。具体讲，与某一个读出放大器带3相邻接的行块处于非激活状态时，预充电激活信号S2EQ变成H电平，读出放大器驱动线S2P，S2N和LIO线对被预充电到预充电电位VBL。
再有，在下述说明中，列动作时的GIO线对和LIO线对的预充电电位，在说明时，均等于电源电位Vdds。另外，在图1的读出/写入控制电路5中，假定GIO线对已被预充电。
副放大器100连接在LIO线对之间，响应控制信号LAMPE，放大LIO线对的微小电压差。所述副放大器100对应于专利文献1的辅助读出放大器，为防止读出/写入控制电路5上分级输入输出线所读出的数据振幅变小而设定。所述副放大器100的具体电路结构如下所述。
图3是表示实施例1的副放大器100的具体电路结构的电路图。
图3所示的实施例1中的副放大器100包括：相互交叉耦合连接的N沟道MOS晶体管101、102和其栅极输入控制信号LAMPE的N沟道MOS晶体管103。控制信号LAMPE，是在接受读出或写入指令后的一定期间成为H电平的信号。
N沟道MOS晶体管101的漏极、栅极上分别连接LIO线、/LIO线，N沟道MOS晶体管102的漏极、栅极上分别连接/LIO线、LIO线。另外，N沟道MOS晶体管101、102的两个源极上连接N沟道MOS晶体管103的漏极，在N沟道MOS晶体管103的源极上连接读出放大器驱动线S2N。
如前面的说明所述，读出放大器驱动线S2N，在与某一个读出放大器带3相邻接的行块被激活时为接地电位GND，非激活时为预充电电位VBL。就是说，通过在N沟道MOS晶体管103的源极上连接读出放大器驱动线S2N，能够使在行块进而在相邻的一个读出放大器带3上的激活/非激活的信息反映到副放大器100中。
通过上述的连接，在与某一个读出放大器带3相邻接的行块为非激活时，即使控制信号LAMPE为H电平，由于读出放大器驱动线S2N和LIO线对均为预充电电位VBL，所以N沟道MOS晶体管101、102的栅极-源极之间的电压Vgs成为0V，副放大器100不动作。
就是说，通过在N沟道MOS晶体管103的源极上连接读出放大器驱动线S2N，即使不增加提供传送行块激活的信号的电路结构，也能够只在与某一个读出放大器带3相邻接的行块被激活时使副放大器100动作。
上述效果可以不加入新的晶体管而达成。另外，由于读出放大器驱动线S2N原来就存在于读出放大器带3，为达到上述效果不需要重新布线。从而，可节省副放大器100的面积。
接下来，对控制副放大器100的激活定时的控制信号LAMPE的具体产生顺序进行描述。
图4是表示列解码器4和产生控制信号LAMPE的控制信号产生电路500的具体的电路结构的电路图。
如图4所示，列解码器4包含NAND门401、403和倒相器402、404，控制信号产生电路500包含延迟电路501和倒相器502、503。控制信号产生电路500是图1所示的读出/写入控制电路5中的电路结构的一部分。
NAND门401被输入列选择使能信号CDE和前置解码信号AY0，其输出端被连接到倒相器402的输入端。NAND门403被输入倒相器402的输出和前置解码信号AY1，其输出端被连接到倒相器404的输入端。倒相器404的输出端与列选择线CSL相连接。
另一方面，列选择使能信号CDE也被输入到延迟电路501，其输出被输入倒相器502。倒相器503被输入倒相器502的输出值，然后控制副放大器100的激活定时的控制信号LAMPE被输出。
图5是用于说明控制信号LAMPE产生的时间图。
如图5所示，前置解码信号AY0、AY1是由列选择使能信号CDE包含H电平期间的定时确定的信号，与列选择使能信号CDE在时刻t1上升、在时刻t2下降同步地规定列选择线CSL的激活/非激活定时。
读出数据时，通过激活列选择线CSL，由读出放大器10放大的数据信号由LIO线对读出。这样，将LIO线对的电位差放大到副放大器100的灵敏度和偏移量以上的程度，若基准电压和周边温度稳定，到副放大器100被激活为止所需的时间为定值。
因此，考虑上述的所需时间，如图5所示，控制信号LAMPE的激活定时是从列选择使能信号CDE的激活定时延迟一定时间后在时刻t2上升、在时刻t4下降。
前面说明的控制信号LAMPE的具体产生顺序是关于读出数据的，但是，当必须在数据写入时设定与数据读出时不同的控制信号LAMPE的激活定时的场合，可以将图4的延迟电路501的延迟量用读出/写入转换机构重新设置。
如上述，依据实施例1，通过在副放大器100的N沟道MOS晶体管103的源极上连接读出放大器驱动线S2N，能够实现本发明的半导体存储装置的省面积化，同时能够防止读出/写入控制电路5中经由分级输入输出线读出的数据振幅变小。
[实施例2]
实施例1中的副放大器100采用了放大LIO线对的微小电压差的结构与配置。
但是，存储单元阵列内的分级输入输出线整体的寄生电阻、电容中GIO线对的布线电阻、电容起支配作用时，例如读出时，从读出放大器10读出的数据在LIO线对上产生的电压差短时间内变得足够大，但是，在用于传送的GIO线对上产生足够的电压差则需要较长时间。这种场合，副放大器100防止经由分级输入输出线在读出/写入控制电路5读出的数据振幅减小的效果减弱。
另外，因为仅在读出动作时激活副放大器，GIO线对的电位差如何在短时间内变大是很重要的。因此，如果考虑输入输出转换电路60的N沟道MOS晶体管61、62带来的导通电阻所引起的电压衰减，像副放大器100那样放大LIO线对的电位差就变得很不利。在实施例2中说明用以解决这类问题的十字带6及其周边的电路结构。
图6是表示实施例2的十字带6及其周边的电路结构的电路图。
图6所示的实施例2的十字带6及其周边的电路结构中，与图2所示的实施例1中的十字带6及其周边的电路结构不同点在于：副放大器100被换成结构和配置不同的副放大器100A。所述副放大器100A的具体电路结构如下所述。
图7是表示实施例2的副放大器100A的具体电路结构的电路图。
图7中所示的实施例2的副放大器100A中，在N沟道MOS晶体管101、102的漏极上分别连接的不是LIO线、/LIO线而是GIO线、/GIO线，这点与实施例1中的副放大器100不同。
通过将能够获得较大电位差的LIO线对连接在N沟道MOS晶体管101、102的栅极上，能够增大N沟道MOS晶体管101、102的电导率差。副放大器100A能够使所述电导率差直接反映到从GIO线对引出的电荷量上，能够避免受到输入输出转换电路60的N沟道MOS晶体管61、62的导通电阻的影响。
如上述，依据实施例2，通过在副放大器100A的N沟道MOS晶体管101、102的漏极上分别连接GIO线、/GIO线，能够实现本发明的半导体存储装置的省面积化，同时能够更具效果地防止读出/写入控制电路5中经由分级输入输出线读出的数据振幅的变小。
[实施例3]
图8是表示实施例3的十字带6及其周边的电路结构的电路图。
图8所示的实施例3中的十字带6及其周边的电路结构，与图6所示的实施例2中的十字带6及其周边的电路结构的不同点在于：副放大器100A和输入输出转换电路60被换成将二者功能一体化的副放大器+输入输出转换电路200。所述副放大器+输入输出转换电路200的具体的电路结构如下所述。
图9是表示实施例3的副放大器+输入输出转换电路200的具体电路结构的电路图。
图9所示的实施例3的副放大器+输入输出转换电路200设有与实施例2相同的副放大器100A和输入输出转换电路60a。输入输出转换电路60a包含NAND门61a、倒相器62a、传输门63a和64a。
输入输出转换信号IOSW与控制信号LAMPE被输入到NAND门61a，其输出信号IOE被输入倒相器62a。倒相器62a的输出被输入到传输门63a、64a。再有，在实施例3中，控制信号LAMPE仅在接收到读出指令时成为H电平。
图10是说明副放大器+输入输出转换电路200中的输入输出转换电路60a的动作的时间图。
如图10所示，输入输出转换信号IOSW为H电平时，在t0时刻，若控制信号LAMPE为H电平，NAND门61a的输出信号就为H电平。输出信号IOE被照原样输入到传输门63a、64a，同时经过倒相器62a成为L电平的信号也被输入传输门63a、64a，LIO线对和GIO线对电路上被断开。
其结果，从读出放大器10来看，由于多级输入输出线的负载变成仅为LIO线对，所以LIO线对的电位差变得非常大。从而，副放大器100A的N沟道MOS晶体管101和102的驱动能力比变得非常大，结果在GIO线对上表现的电位差也变得非常大。
再有，写入数据时，由于控制信号LAMPE为L电平，NAND门61a的输出信号IOE变成L电平，LIO线对和GIO线对被电连接。其结果，从读出/写入控制电路5经由GIO线对到达的数据被送至读出放大器10，进行数据的写入。
输入输出转换电路60a中，用输入输出转换信号IOSW再加上控制信号LAMPE来控制LIO线对和GIO线对之间的电断开/连接，但是，也可以考虑产生比所述控制信号LAMPE更快的控制信号CDED来取代控制信号LAMPE。
图11是表示产生控制信号CDED的控制信号产生电路300的电路结构的电路图。
如图11所示，控制信号产生电路300包含NAND门301和倒相器302。NAND门301被输入信号RZW和列选择使能信号CDE，其输出端连接倒相器302的输入端。倒相器302的输出成为控制信号CDED。再有，对信号RZW而言，仅在读出时为H电平，写入时和各列未被激活时为L电平。
通过上述结构，控制信号CDED距确定列选择线CSL的激活定时的列选择使能信号CDE仅延迟两级。因此，使用取代控制信号LAMPE的控制信号CDED，在位线对BL0、/BL0和LIO线对被电连接的时刻，能将LIO线对和GIO线对实质性地电断开。
从而，在控制信号LAMPE变成H电平前LIO线对的电位差变大，GIO线对的电位差比使用控制信号LAMPE的场合更迅速地变大。
如上述，依据实施例3，通过将副放大器100A和输入输出转换电路60的功能一体化，使用接收到读出指令变成L电平的控制信号LAMPE，能够实现本发明的半导体存储装置的省面积化，同时能够更具效果地防止读出/写入控制电路5中由分级输入输出线读出的数据振幅变小。
另外，通过代替控制信号LAMPE而使用与列选择使能信号CDE定时相近的控制信号CDED，GIO线对的电位差能够比使用控制信号LAMPE时更迅速地变大。
再有，至此所述的实施例中，对经由输入输出共用的多级读出/写入线读出数据的情况作了说明，但是这仅为其中一例，对于从输入输出分离的输入输出线(数据线)的输出侧读出数据的场合，本发明的半导体存储装置也同样能够适用。
虽然对本发明作了详细说明，但仅为举例说明而已，并不构成对本发明的限定，应当明确理解本发明的精神和范围由所附的权利要求书加以规定。
Claims (7)
1.一种半导体存储装置，
设有，
行列状配置的多个存储单元，
对应于所述多个存储单元的多个行配置的多条字线，
对应于所述多个存储单元的多个列配置的多个位线对，
读出并放大由所述多个存储单元读出的数据的多个读出放大器带，以及
与所述多个读出放大器带各自相交的多个副字线驱动器带；
所述多个读出放大器带各自包含：
对应所述多个位线对设置的、读出并放大对应的位线对的电位差的多个读出放大器，
所述多个读出放大器共同设置的读出放大器驱动线，以及
对应所述多个位线对设置的、各自与对应的位线有选择地连接的多个第一数据线对；
还设有对应于各所述多个第一数据线对设置的多个副放大器；
所述多个副放大器各自含有第一、第二与第三晶体管；
所述第一晶体管中，控制端子与所述第一数据线对中的一方连接，第一导通端子与所述第一数据线对中的另一方连接，第二导通端子与所述第三晶体管的第一导通端子连接；
所述第二晶体管中，控制端子与所述第一数据线对中的另一方连接，第一导通端子与所述第一数据线对中的一方连接，第二导通端子与所述第三晶体管的第一导通端子连接；
所述第三晶体管中，从控制端子输入所述副放大器的激活定时控制信号，第二导通端子与所述读出放大器驱动线连接。
2.一种半导体存储装置，
设有，
行列状配置的多个存储单元，
对应于所述多个存储单元的多个行配置的多条字线，
对应于所述多个存储单元的多个列配置的多个位线对，
读出并放大由所述多个存储单元读出的数据的多个读出放大器带，以及
与所述多个读出放大器带各自相交的多个副字线驱动器带；
所述多个读出放大器带各自包含：
对应所述多个位线对设置的、读出并放大对应的位线对的电位差的多个读出放大器，
所述多个放大存储器共同设置的读出放大器驱动线，以及
对应所述多个位线对设置的、各自与对应的位线有选择地连接的多个第一数据线对；
所述多个副字线驱动器带各自包含：
对应于所述多个第一数据线对设置的、在读出时接受由对应的所述第一数据线对的所述副放大器放大的数据的多个第二数据线对；
还设有对应于各所述多个第一数据线对设置的多个副放大器；
所述多个副放大器各自含有第一、第二与第三晶体管；
所述第一晶体管中，控制端子与所述第一数据线对中的一方连接，第一导通端子与所述第二数据线对中的一方连接，第二导通端子与所述第三晶体管的第一导通端子连接；
所述第二晶体管中，控制端子与所述第一数据线对中的另一方连接，第一导通端子与所述第二数据线对的另一方连接，第二导通端子与所述第三晶体管的第一导通端子连接；
所述第三晶体管中，从控制端子输入所述副放大器的激活定时控制信号，第二导通端子与所述读出放大器驱动线连接。
3.如权力要求1所述的半导体存储装置，其特征在于：
还设有，
按照地址信号与各所述多个第一数据线对连接的、产生选择所述位线对的列选择信号的列解码器，以及
接受使所述列解码器激活的列选择使能信号、输出所述副放大器的激活定时控制信号的控制信号产生电路；
所述控制信号产生电路含有使所述副放大器的激活定时控制信号的激活延迟到所述列选择信号被激活后的延迟电路。
4.如权力要求2所述的半导体存储装置，其特征在于：
还设有，
按照地址信号与各所述多个第一数据线对连接的、产生选择所述位线对的列选择信号的列解码器，以及
接受使所述列解码器激活的列选择使能信号、输出所述副放大器的激活定时控制信号的控制信号产生电路；
所述控制信号产生电路含有使所述副放大器的激活定时控制信号的激活延迟到所述列选择信号被激活后的延迟电路。
5.如权力要求2所述的半导体存储装置，其特征在于：
所述副放大器还包含控制所述第一数据线对和所述第二数据线对之间的分离/连接的输入输出转换电路；
所述输入输出转换电路含有：
被输入所述副放大器的激活定时控制信号的反相信号和输入输出转换信号的NAND电路，
将所述NAND电路的输出值反相的倒相器，以及
按照所述倒相器的输入输出值，分离/连接所述第一数据线对和所述第二数据线对的第一与第二传输门电路。
6.如权力要求1所述的半导体存储装置，其特征在于：
所述多个副放大器各自设置在所述多个读出放大器带和所述多个副字线驱动器带的相交区域。
7.如权力要求2所述的半导体存储装置，其特征在于：
所述多个副放大器各自设置在所述多个读出放大器带和所述多个副字线驱动器带的相交区域。
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