KR102319827B1 - 증폭기 회로 - Google Patents

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Abstract

증폭기 회로는, 증폭 동작시에 크로스 커플드 형태로 연결되어 제1라인과 제2라인의 전압 차이를 증폭하기 위한 제1인버터 및 제2인버터; 상기 제1라인과 상기 제1인버터의 출력단을 전기적으로 연결하기 위한 제1고립 스위치; 상기 제2라인과 상기 제2인버터의 출력단을 전기적으로 연결하기 위한 제2고립 스위치; 및 상기 제1인버터의 출력단과 상기 제2인버터의 출력단을 전기적으로 연결하기 위한 이퀄라이징 스위치를 포함하고, 상기 증폭 동작 이전에, 상기 제2고립 스위치와 상기 이퀄라이징 스위치를 턴온시키는 제1오프셋 보상 동작과 상기 제1고립 스위치와 상기 이퀄라이징 스위치를 턴온시키는 제2오프셋 보상 동작을 수행할 수 있다.

Description

증폭기 회로 {AMPLIFIER CIRCUIT}
본 특허 문헌은 회로 설계기술에 관한 것으로, 더욱 자세하게는 두 라인의 전압 차이를 증폭하는 증폭기 회로에 관한 것이다.
일반적으로 직접 회로는 기판상에 MOS 트랜지스터와 같은 소자를 형성하여 제조될 수 있다. 집적 회로 제조 공정의 미세화에 따라 MOS 트랜지스터의 특성을 결정하는 공정을 제어하기 어렵기 때문에, 공정 스큐(skew) 및 PVT (Process, Voltage, Temperature) 변화에 따른 MOS 트랜지스터의 성능 변동 폭이 증가하고 있다. 특히 동일한 웨이퍼에서 동일한 환경 아래서 동시에 제조된 MOS 트랜지스터들 사이에도 공정 스큐가 존재할 수밖에 없다.
집적 회로는 전력 소모를 감소시키는 방향으로 개발되고 있으므로, 더 작은 진폭을 갖는 신호들을 정확하게 처리하여야 한다. 하지만, MOS 트랜지스터들 사이의 공정 스큐 또는 오프셋은 집적 회로의 신뢰성을 크게 감소시킬 수 있다. 예를 들어, 증폭기를 구성하는 트랜지스터들 사이의 미스 매치는, 증폭기가 미세한 신호를 감지할 수 없도록 만들 수 있다. 따라서, MOS 트랜지스터들의 미스매치를 보상할 수 있는 다양한 방법이 요구된다.
본 발명의 실시예들은 적은 오프셋으로 동작하는 증폭기 회로를 제공할 수 있다.
본 발명의 일실시예에 따른 증폭기 회로는, 증폭 동작시에 크로스 커플드 형태로 연결되어 제1라인과 제2라인의 전압 차이를 증폭하기 위한 제1인버터 및 제2인버터; 상기 제1라인과 상기 제1인버터의 출력단을 전기적으로 연결하기 위한 제1고립 스위치; 상기 제2라인과 상기 제2인버터의 출력단을 전기적으로 연결하기 위한 제2고립 스위치; 및 상기 제1인버터의 출력단과 상기 제2인버터의 출력단을 전기적으로 연결하기 위한 이퀄라이징 스위치를 포함하고, 상기 증폭 동작 이전에, 상기 제2고립 스위치와 상기 이퀄라이징 스위치를 턴온시키는 제1오프셋 보상 동작과 상기 제1고립 스위치와 상기 이퀄라이징 스위치를 턴온시키는 제2오프셋 보상 동작을 수행할 수 있다.
상기 제1오프셋 보상 동작시에 상기 제1인버터는 활성화되고 상기 제2인버터는 비활성화되고, 상기 제2오프셋 보상 동작시에 상기 제2인버터는 활성화되고 상기 제1인버터는 비활성화될 수 있다.
상기 제1오프셋 보상 동작과 상기 제2오프셋 보상 동작 이전에, 상기 제1인버터와 상기 제2인버터를 비활성화하고 상기 제1고립 스위치, 상기, 제2고립 스위치 및 상기 이퀄라이징 스위치를 턴온시키는 프리차지 동작이 수행될 수 있다.
상기 증폭 동작시에, 상기 제1인버터와 상기 제2인버터가 활성화되고, 상기 제1고립 스위치와 상기 제2고립 스위치가 턴온될 수 있다.
상기 증폭기 회로는 비트라인 센스앰프이고, 상기 제1라인은 정비트 라인이고 상기 제2라인은 부비트 라인일 수 있다.
상기 제1오프셋 보상 동작과 상기 제2오프셋 보상 동작의 수행 이후, 상기 증폭 동작의 수행 이전에, 선택된 메모리 셀의 데이터가 상기 정비트 라인과 상기 부비트 라인 중 하나의 라인으로 전달되는 차지 쉐어링 동작이 수행될 수 있다.
상기 차지 쉐어링 동작시에 상기 제1인버터와 상기 제2인버터는 비활성화되고, 상기 제1고립 스위치, 상기 제2고립 스위치 및 상기 이퀄라이징 스위치가 오프될 수 있다.
상기 제1인버터와 상기 제2인버터 각각은 풀업 전압과 풀다운 전압이 공급되는 것에 의해 활성화되고, 상기 풀업 전압과 상기 풀다운 전압 중 하나 이상의 전압의 공급이 차단되는 것에 의해 비활성화될 수 있다.
상기 증폭기 회로는, 상기 제1인버터에 상기 풀업 전압을 공급하기 위한 제1풀업 스위치; 상기 제1인버터에 상기 풀다운 전압을 공급하기 위한 제1풀다운 스위치; 상기 제2인버터에 상기 풀업 전압을 공급하기 위한 제2풀업 스위치; 및 상기 제2인버터에 상기 풀다운 전압을 공급하기 위한 제2풀다운 스위치를 더 포함하고, 상기 제1인버터의 활성화시에는 상기 제1풀업 스위치와 상기 제1풀다운 스위치가 턴온되고, 상기 제2인버터의 활성화시에는 상기 제2풀업 스위치와 상기 제2풀다운 스위치가 턴온될 수 있다.
상기 증폭기 회로는, 상기 제1인버터와 상기 제2인버터에 상기 풀업 전압을 공급하기 위한 풀업 스위치; 상기 제1인버터에 상기 풀다운 전압을 공급하기 위한 제1풀다운 스위치; 및 상기 제2인버터에 상기 풀다운 전압을 공급하기 위한 제2풀다운 스위치를 더 포함하고, 상기 제1인버터의 활성화시에는 상기 풀업 스위치와 상기 제1풀다운 스위치가 턴온되고, 상기 제2인버터의 활성화시에는 상기 풀업 스위치와 상기 제2풀다운 스위치가 턴온될 수 있다.
상기 증폭기 회로는, 상기 제1인버터에 상기 풀업 전압을 공급하기 위한 제1풀업 스위치; 상기 제2인버터에 상기 풀업 전압을 공급하기 위한 제2풀업 스위치; 및 상기 제1인버터와 상기 제2인버터에 상기 풀다운 전압을 공급하기 위한 풀다운 스위치를 더 포함하고, 상기 제1인버터의 활성화시에는 상기 제1풀업 스위치와 상기 풀다운 스위치가 턴온되고, 상기 제2인버터의 활성화시에는 상기 제2풀업 스위치와 상기 풀다운 스위치가 턴온될 수 있다.
본 발명의 다른 실시예에 따른 증폭기 회로는, 증폭 동작시에 크로스 커플드 형태로 연결되어 제1라인과 제2라인의 전압 차이를 증폭하기 위한 제1인버터와 제2인버터를 포함하고, 상기 증폭 동작 이전에, 상기 제1인버터의 입력단과 출력단을 상기 제2라인에 전기적으로 연결시키는 제1오프셋 보상 동작과 상기 제2인버터의 입력단과 출력단을 상기 제1라인에 전기적으로 연결시키는 제2오프셋 보상 동작을 수행할 수 있다.
상기 제1오프셋 보상 동작에서는 상기 제1인버터가 활성화되고 상기 제2오프셋 보상 동작에서는 상기 제2인버터가 활성화될 수 있다.
상기 제1오프셋 보상 동작과 상기 제2오프셋 보상 동작의 수행 이전에 상기 제1인버터와 상기 제2인버터를 비활성화한 상태에서 상기 제1라인과 상기 제2라인을 전기적으로 연결시키는 프리차지 동작이 수행될 수 있다.
상기 제1오프셋 보상 동작시에 상기 제1인버터와 상기 제1라인은 전기적으로 분리되고, 상기 제2오프셋 보상 동작시에 상기 제2인버터와 상기 제2라인은 전기적으로 분리될 수 있다.
상기 제1오프셋 보상 동작과 상기 제2오프셋 보상 동작의 수행 이후, 상기 증폭 동작의 수행 이전에, 증폭을 위한 신호가 상기 제1라인과 상기 제2라인 중 하나 이상의 라인으로 전달될 수 있다.
본 발명의 또 다른 실시예에 따른 증폭기 회로는, 증폭 동작시에 크로스 커플드 형태로 연결되어 제1라인과 제2라인의 전압 차이를 증폭하기 위한 제1인버터 및 제2인버터; 상기 제1라인과 상기 제1인버터의 출력단을 전기적으로 연결하기 위한 제1고립 스위치; 상기 제2라인과 상기 제2인버터의 출력단을 전기적으로 연결하기 위한 제2고립 스위치; 및 상기 제1인버터의 출력단과 상기 제2인버터의 출력단에 프리차지 전압을 인가하고, 상기 제1인버터의 출력단과 상기 제2인버터의 출력단을 전기적으로 연결하기 위한 제1프리차지 회로를 포함하고, 상기 증폭 동작 이전에, 상기 제2고립 스위치를 턴온시키고 상기 제1프리차지 회로를 활성화시키는 제1오프셋 보상 동작과, 상기 제1고립 스위치를 턴온시키고 상기 제1프리차지 회로를 활성화시키는 제2오프셋 보상 동작을 수행할 수 있다.
상기 제1인버터와 상기 제2인버터의 공통 풀업단과 상기 제1인버터와 상기 제2인버터의 공통 풀다운단에 상기 프리차지 전압을 인가하고, 상기 공통 풀업단과 공통 풀다운단을 전기적으로 연결하기 위한 제2프리차지 회로를 더 포함할 수 있다.
상기 제1오프셋 보상 동작과 상기 제2오프셋 보상 동작시에 상기 제1인버터와 상기 제2인버터는 활성화되고, 상기 제2프리차지 회로는 상기 제1인버터와 상기 제2인버터의 비활성화시에 활성화될 수 있다.
본 발명의 실시예들에 따르면, 증폭기 회로의 오프셋을 줄일 수 있다.
도 1은 본 발명의 제1실시예에 따른 비트라인 센스앰프(100)의 구성도.
도 2는 본 발명의 제2실시예에 따른 비트라인 센스앰프(200)의 구성도.
도 3은 비트라인 센스앰프(200)가 메모리 셀(CELL21)의 데이터를 센싱하는 과정에서 신호들(SAEP1, SAEP2, SAEN1, SAEN2, ISO1, ISO2, EQ)이 어떻게 제어되는지를 도시한 타이밍도.
도 4는 제1오프셋 보상 동작 구간(302)에서 비트라인 센스앰프(200)의 전기적인 연결 상태를 도시한 도면.
도 5는 제2오프셋 보상 동작 구간(303)에서 비트라인 센스앰프(200)의 전기적인 연결 상태를 도시한 도면.
도 6은 본 발명의 제3실시예에 따른 비트라인 센스앰프(600)의 구성도.
도 7은 본 발명의 제4실시예에 따른 비트라인 센스앰프(700)의 구성도.
도 8은 본 발명의 제5실시예에 따른 비트라인 센스 앰프(800)의 구성도.
도 9는 본 발명의 제6실시예에 따른 비트라인 센스 앰프(900)의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
메모리 장치는 외부에서 입력되는 데이터를 라이트(write)하고, 저장된 데이터를 리드(read)하는 동작을 기본으로 한다. 데이터를 보관하는 기본 단위를 셀(cell)이라고 하는데, 메모리 장치는 하나의 데이터를 저장하기 위해 하나의 캐패시터(capacitor)를 구비한다. 캐패시터에 저장되어 있는 데이터를 읽어내고 이를 정확히 외부에 전달하기 위해서는 셀에 저장되어 있는 데이터의 극성을 정확히 판단해야 한다. 메모리 장치에서는 데이터를 판단/증폭시키는 증폭기 회로로서 비트라인 센스앰프(BLSA: BitLine Sense Amplifier)를 구비하고 있다.
도 1은 본 발명의 제1실시예에 따른 비트라인 센스앰프(100)의 구성도이다.
도 1을 참조하면, 비트라인 센스앰프(100)는, 제1인버터(I11)와 제2인버터(I12), 풀업 전압 공급부(110) 및 풀다운 전압 공급부(120)를 포함할 수 있다. 설명의 편의를 위해 정비트라인(BL) 측의 메모리 셀(CELL11)과 부비트라인(BLB) 측의 메모리 셀(CELL12)을 비트라인 센스앰프(100)와 같이 도시했다.
제1인버터(I11)와 제2인버터(I12) 각각은 PMOS 트랜지스터(P11, P12)와 NMOS 트랜지스터(N11, N12)를 포함할 수 있다. 제1인버터(I11)와 제2인버터(I12)는 크로스 커플드(cross coupled) 형태, 즉 래치(latch) 형태, 로 연결되어 증폭 동작을 수행할 수 있다.
풀업 전압 공급부(110)는 풀업 전압 공급 신호(SAEP)에 응답해 제1인버터(I11)와 제2인버터(I12)에 풀업 전압(PU)을 공급하고, 풀다운 전압 공급부(120)는 풀다운 전압 공급 신호(SAEN)에 응답해 제1인버터(I11)와 제2인버터(I12)에 풀다운 전압(PD)을 공급할 수 있다. 풀업 전압(PU)으로는 전원 전압(VDD) 또는 전원 전압(VDD)을 다운 컨버팅한 코어 전압(VCORE)이 사용될 수 있다. 풀다운 전압(PD)으로는 접지 전압이 사용될 수 있다.
비트라인 센스앰프(100)의 증폭 동작 이전에 비트라인 쌍(BL, BLB)은 동일한 전압 레벨로 프리차지되어 있을 수 있다. 그러다가 0번 워드라인(WL0)이 활성화되면 0번 워드라인(WL0)에 연결되어 있는 메모리 셀(CELL11)의 셀 트랜지스터(T11)의 채널을 통해 캐패시터(C11)에 저장된 데이터가 정비트라인(BL)으로 흘러들어가는 차지 쉐어링(charge sharing) 동작이 수행될 수 있다. 정비트라인(BL)의 전압 레벨은 데이터의 논리값에 따라 프리차지 전압 레벨보다 조금 높아지거나 조금 낮아질 수 있다. 이때 부비트라인(BLB)은 프리차지 전압 레벨을 그대로 유지할 수 있다. 여기서 프리차지 전압 레벨은 풀업 전압(PU)과 풀다운 전압(PD)의 중간 레벨일 수 있다.
차지 쉐어링 동작 이후에, 풀다운 전압 공급 신호(SAEN)가 '하이'로 활성화되고 풀업 전압 공급 신호(SAEP)가 '로우'로 활성화되어 제1인버터(I11)와 제2인버터(I12)로 풀업 전압(PU)과 풀다운 전압(PD)이 공급될 수 있다. 즉, 제1인버터(I11)와 제2인버터(I12)가 활성화될 수 있다. 인버터들(I11, I12)의 활성화에 의해 증폭 동작이 시작되는데, 증폭 동작에 의해 정비트라인(BL)과 부비트라인(/BL) 중 전압 레벨이 높은 곳은 더욱 높게 전압 레벨이 낮은 곳은 더욱 낮게 증폭될 수 있다.
이상적으로 비트라인 센스앰프(100)는 비트라인쌍 양단의 전위차(dV)가 조금이라도 있으면 이를 정확히 센싱하여 증폭할 수 있어야 하나 현실적으로는 그렇지 못하다. 비트라인 센스앰프(100)가 정확하게 동작하기 위한 비트라인쌍(BL, BLB) 양단의 전위차(dV)의 최소값을 오프셋(offset) 전압이라고 한다. 비트라인쌍 양단의 전위차가 오프셋 전압보다 작은 경우에 비트라인 센스앰프는 정확한 증폭 및 센싱 동작을 수행하지 못할 수 있다. 오프셋 전압이 생기는 인자로는 인버터들(I11, I12)의 미스매치(mismatch)를 들 수 있다. 센싱 및 증폭을 담당하는 인버터들(I11, I12)의 PMOS 트랜지스터들(P11, P12)과 NMOS 트랜지스터들(N11, N12)이 동일하게 제작되어야 하나, 현실에서는 구조적으로 레이아웃이 정확히 대칭적으로 그려지지 못하는 문제와 대칭적으로 그렸어도 패턴이 동일하게 형성되지 못하는 문제, 콘텍(contact)이 동일하게 정의(define)되지 못하는 문제 등으로 미스매치는 언제나 존재할 수 있다.
도 2는 본 발명의 제2실시예에 따른 비트라인 센스앰프(200)의 구성도이다.
도 2를 참조하면, 비트라인 센스앰프(200)는, 제1인버터(I21)와 제2인버터(I22), 제1풀업 전압 공급부(211), 제2풀업 전압 공급부(212), 제1풀다운 전압 공급부(221), 제2풀다운 전압 공급부(222), 제1고립 스위치(231), 제2고립 스위치(232) 및 이퀄라이징 스위치(233)를 포함할 수 있다. 설명의 편의를 위해 정비트라인(BL) 측의 메모리 셀(CELL21)과 부비트라인(BLB) 측의 메모리 셀(CELL22)을 비트라인 센스앰프(200)와 같이 도시했다.
제1인버터(I21)와 제2인버터(I22) 각각은 PMOS 트랜지스터(P21, P22)와 NMOS 트랜지스터(N21, N22)를 포함할 수 있다. 제1인버터(I21)와 제2인버터(I22)는 크로스 커플드(cross coupled) 형태, 즉 래치(latch) 형태, 로 연결되어 증폭 동작을 수행할 수 있다.
제1풀업 전압 공급부(211)는 제1풀업 전압 공급 신호(SAEP1)에 응답해 제1인버터(I21)에 풀업 전압(PU)을 공급할 수 있다. 제2풀업 전압 공급부(212)는 제2풀업 전압 공급 신호(SAEP2)에 응답해 제2인버터(I22)에 풀업 전압(PU)을 공급할 수 있다. 제1풀다운 전압 공급부(221)는 제1풀다운 전압 공급 신호(SAEN1)에 응답해 제1인버터(I21)에 풀다운 전압(PD)을 공급할 수 있다. 제2풀다운 전압 공급부(222)는 제2풀다운 전압 공급 신호(SAEN2)에 응답해 제2인버터(I22)에 풀다운 전압을 공급할 수 있다. 풀업 전압(PU)으로는 전원 전압(VDD) 또는 전원 전압(VDD)을 다운 컨버팅한 코어 전압(VCORE)이 사용될 수 있다. 풀다운 전압으로는 접지 전압이 사용될 수 있다. 풀업 전압 공급부들(211, 212) 각각은 PMOS 트랜지스터를 포함할 수 있고, 풀다운 전압 공급부들(221, 222) 각각은 NMOS 트랜지스터를 포함할 수 있다. 제1인버터(I21)는 제1풀업 전압 공급부(211)와 제1풀다운 전압 공급부(221)에 의해 전원을 공급받고, 제2인버터(I22)는 제2풀업 전압 공급부(212)와 제2풀다운 전압 공급부(222)에 의해 전원을 공급받으므로, 제1인버터(I21)와 제2인버터(I22)의 독립적으로 전원을 공급할 수 있다. 즉, 제1인버터(I21)와 제2인버터(I22)의 독립적인 활성화 비활성화가 가능할 수 있다. 여기서는 풀업 전압 공급부들(211, 212) 각각이 PMOS 트랜지스터인 것으로 예시했지만, 이들 각각이 NMOS 트랜지스터일 수도 있다.
제1고립 스위치(231)는 제1고립 신호(ISO1)에 응답해 정비트라인(BL)과 제1인버터(I21)의 출력단을 전기적으로 연결하거나 분리할 수 있다. 제2고립 스위치(232)는 제2고립 신호(ISO2)에 응답해 부비트라인(BLB)과 제2인버터(I22)의 출력단을 전기적으로 연결하거나 분리할 수 있다. 이퀄라이징 스위치(233)는 이퀄라이징 신호(EQ)에 응답해 제1인버터(I21)의 출력단과 제2인버터(I22)의 출력단을 전기적으로 연결하거나 분리할 수 있다. 제1고립 스위치(231), 제2고립 스위치(232) 및 이퀄라이징 스위치(233) 각각은 NMOS 트랜지스터를 포함할 수 있다.
도 3은 비트라인 센스앰프(200)가 메모리 셀(CELL21)의 데이터를 센싱하는 과정에서 신호들(SAEP1, SAEP2, SAEN1, SAEN2, ISO1, ISO2, EQ)이 어떻게 제어되는지를 도시한 타이밍도이다. 도 2와 도 3을 참조하여 비트라인 센스앰프(200)의 동작에 대해 알아보기로 한다.
먼저, 정비트 라인(BL)과 부비트라인(BLB)을 동일한 레벨로 프리차지하기 위한 프리차지 동작 구간(301)에서, 제1풀업 전압 공급 신호(SAEP1)가 '하이'로 비활성화, 제1풀다운 전압 공급 신호(SAEN1)가 '로우'로 비활성화, 제2풀업 전압 공급 신호(SAEP2)가 '하이'로 활성화, 제2풀다운 공급 신호(SAEN2)가 '로우'로 비활성화되어 제1인버터(I21)와 제2인버터(I22)가 비활성화될 수 있다. 그리고 제1고립 신호(ISO1), 제2고립 신호(ISO2) 및 이퀄라이징 신호(EQ)가 '하이'로 활성화되어 제1고립 스위치(231)와 제2고립 스위치(232) 및 이퀄라이징 스위치(233)가 턴온되어 정비트라인(BL)과 부비트라인(BLB)이 동일한 전압 레벨로 프리차지될 수 있다. 프리차지 동작(301) 구간 내에서 프리차지 회로(미도시)에 의해 정비트 라인(BL)과 부비트라인(BLB)에 풀업 전압(PU)과 풀다운 전압(PD)의 중간 레벨을 가지는 프리차지 전압이 공급될 수 있다.
제1인버터(I21)의 오프셋을 보상하기 위한 제1오프셋 보상 동작 구간(302)에서, 제1풀업 전압 공급 신호(SAEP1)가 '로우'로 활성화, 제1풀다운 전압 공급 신호(SAEN1)가 '하이'로 활성화되어 제1인버터(I21)가 활성화될 수 있다. 그리고 제2풀업 전압 공급 신호(SAEP2)가 '하이'로 비활성화, 제2풀다운 전압 공급 신호(SAEN2)가 '로우'로 비활성화되어 제2인버터(I22)가 비활성화될 수 있다. 그리고 제2고립 신호(ISO2)와 이퀄라이징 신호(EQ)가 '하이'로 활성화 제1고립 신호(ISO1)가 '로우'로 비활성화되어, 제2고립 스위치(232)와 이퀄라이징 스위치(233)는 턴온되고 제1고립 스위치(231)는 오프될 수 있다. 이에 의해 제1인버터(I21)의 입력단과 출력단이 부비트라인(BLB)에 연결될 수 있다. 즉, 제1오프셋 보상 동작 구간(302)에서 비트라인 센스앰프(200)는 도 4와 같이 될 수 있다. 제1오프셋 보상 동작 구간(302)에서, 제1인버터(I21)의 입력단과 출력단이 모두 부비트라인(BLB)에 연결되므로, 제1인버터(I21) 내의 트랜지스터들(P21, N21)의 오프셋이 반영된 제1인버터(I21)의 일종의 평형 상태가 부비트라인(BLB)에 저장될 수 있다.
제2인버터(I22)의 오프셋을 보상하기 위한 제2오프셋 보상 동작 구간(303)에서, 제2풀업 전압 공급 신호(SAEP2)가 '로우'로 활성화, 제2풀다운 전압 공급 신호(SAEN2)가 '하이'로 활성화되어 제2인버터(I22)가 활성화될 수 있다. 그리고 제1풀업 전압 공급 신호(SAEP1)가 '하이'로 비활성화, 제1풀다운 전압 공급 신호(SAEN1)가 '로우'로 비활성화되어 제1인버터(I21)가 비활성화될 수 있다. 그리고 제1고립 신호(ISO1)와 이퀄라이징 신호(EQ)가 '하이'로 활성화 제2고립 신호(ISO2)가 '로우'로 비활성화되어, 제1고립 스위치(231)와 이퀄라이징 스위치(233)는 턴온되고 제2고립 스위치(232)는 오프될 수 있다. 이에 의해 제2인버터(I22)의 입력단과 출력단이 정비트라인(BL)에 연결될 수 있다. 즉, 제2오프셋 보상 동작 구간(303)에서 비트라인 센스앰프(200)는 도 5와 같이 될 수 있다. 제2오프셋 보상 동작 구간(303)에서, 제2인버터(I22)의 입력단과 출력단이 모두 정비트라인(BL)에 연결되므로, 제2인버터(I22) 내의 트랜지스터들(P22, N22)의 오프셋이 반영된 제2인버터(I22)의 일종의 평형 상태가 정비트라인(BL)에 저장될 수 있다.
오프셋 보상 동작 구간들(302, 303) 이후에 차지 쉐어링 동작 구간(304)이 시작될 수 있다. 차지 쉐어링 동작 구간(304)에서는 인버터들(I21, I22)이 모두 비활성화되고, 스위치들(231, 232, 233)이 모두 오프된 상태에서, 0번 워드라인(WL0)이 활성화되면 0번 워드라인(WL0)에 연결되어 있는 메모리 셀(CELL21)의 셀트랜지스터(T21)의 채널을 통해 캐패시터(C21)에 저장된 데이터가 정비트라인(BL)으로 흘러들어가는 차지 쉐어링 동작이 수행될 수 있다. 차지 쉐어링 동작에 의해 정비트라인(BL)의 전압 레벨은 제1오프셋 보상 동작에 의한 평형 상태에서 약간 높아지거나 낮아질 수 있다. 차지 쉐어링 동작 구간(304)의 마지막에는 고립 스위치들(231, 232)이 턴온되어 비트라인쌍(BL, BLB)과 인버터들(I21, I22)이 연결될 수 있다. 여기서는 0번 워드라인(WL0)이 활성화되어 메모리 셀(CELL21)의 데이터가 정비트라인(BL)으로 차지 쉐어링되는 것을 예시하였지만, 1번 워드라인(WL1)이 활성화되어 메모리 셀(CELL22)의 데이터가 부비트라인(BLB)으로 차지 쉐어링될 수도 있음은 당연하다.
이제 증폭 동작이 수행될 수 있다. 증폭 동작 구간(305)에서는 고립 스위치들(231, 232)이 턴온된 상태에서, 제1풀업 전압 공급 신호(SAEP1)가 '로우'로 활성화, 제1풀다운 전압 공급 신호(SAEN1)가 '하이'로 활성화, 제2풀업 전압 공급 신호(SAEP2)가 '로우'로 활성화, 제2풀다운 전압 공급 신호(SAEN2)가 '하이'로 활성화되어 인버터들(I21, I22)이 활성화되고, 정비트라인(BL)과 부비트라인(BLB) 간의 전압 차이가 증폭될 수 있다.
제1오프셋 보상 동작을 통해 제1인버터(I21)의 오프셋이 반영된 평형상태가 정비트라인(BL)에 저장되고, 제2오프셋 보상 동작을 통해 제2인버터(I22)의 오프셋이 반영된 평형상태가 부비트라인(BLB)에 저장된 이후에, 차지 쉐어링 및 증폭 동작이 수행되므로, 비트라인 센스앰프(200)가 매우 정확하게 증폭 동작을 수행할 수 있다. 즉, 비트라인 센스앰프(200)의 정확한 동작을 보장하기 위한 오프셋 전압이 줄어들 수 있다.
도 6은 본 발명의 제3실시예에 따른 비트라인 센스앰프(600)의 구성도이다.
도 6을 참조하면, 비트라인 센스앰프(600)는 도 2의 제1풀업 전압 공급부(211)와 제2풀업 전압 공급부(212)가 하나로 통합된 풀업 전압 공급부(610)를 포함할 수 있다. 풀업 전압 공급부(610)는 하나로 통합되어 있지만, 제1풀다운 전압 공급부(221)와 제2풀다운 전압 공급부(222)는 제1인버터(I21)와 제2인버터(I22) 별로 구비되므로, 제1인버터(I21)와 제2인버터(I22)의 독립적인 활성화 비활성화가 가능할 수 있다. 예를 들어, 제1인버터(I21)와 제2인버터(I22)에 풀업 전압(PU)을 공급하고, 제1인버터(I21)에만 풀다운 전압(PD)을 공급하고 제2인버터(I22)에는 풀다운 전압(PD)을 공급하지 않는 것에 의해 제1인버터(I21)를 활성화하고 제2인버터(I22)를 비활성화할 수 있다. 여기서는 풀업 전압 공급부(610)가 PMOS 트랜지스터를 포함하는 것을 예시했지만 풀업 전압 공급부(610)가 NMOS 트랜지스터를 포함할 수도 있다.
비트라인 센스앰프(600)의 동작 제어를 위한 신호들(SAEN1, SAEN2, ISO1, ISO2, EQ)은 도 3과 동일하게 제어될 수 있다. 그리고 도 6의 풀업 전압 공급 신호(SAEP)는 도 3에서 제1풀업 전압 공급 신호(SAEP1)와 제2풀업 전압 공급 신호(SAEP2) 중 하나 이상이 '로우'로 활성화된 구간에서는 '로우'로 활성화되고, 제1풀업 전압 공급 신호(SAEP1)와 제2풀업 전압 공급 신호(SAEP2) 모두가 '하이'로 비활성화된 구간에서는 '하이' 레벨로 비활성화될 수 있다.
도 7은 본 발명의 제4실시예에 따른 비트라인 센스앰프(700)의 구성도이다.
도 7을 참조하면, 비트라인 센스앰프(700)는 도 2의 제1풀다운 전압 공급부(221)와 제2풀다운 전압 공급부(222)가 하나로 통합된 풀다운 전압 공급부(720)를 포함할 수 있다. 풀다운 전압 공급부(720)는 하나로 통합되어 있지만, 제1풀업 전압 공급부(211)와 제2풀업 전압 공급부(212)는 제1인버터(I21)와 제2인버터(I22) 별로 구비되므로, 제1인버터(I21)와 제2인버터(I22)의 독립적인 활성화 비활성화가 가능할 수 있다. 예를 들어, 제1인버터(I21)와 제2인버터(I22)에 풀다운 전압(PD)을 공급하고, 제1인버터(I21)에만 풀업 전압(PU)을 공급하고 제2인버터(I22)에는 풀업 전압(PU)을 공급하지 않는 것에 의해 제1인버터(I21)를 활성화하고 제2인버터(I22)를 비활성화할 수 있다.
비트라인 센스앰프(700)의 동작 제어를 위한 신호들(SAEP1, SAEP2, ISO1, ISO2, EQ)은 도 3과 동일하게 제어될 수 있다. 그리고 도 7의 풀다운 전압 공급 신호(SAEN)는 도 3에서 제1풀다운 전압 공급 신호(SAEN1)와 제2풀다운 전압 공급 신호(SAEN2) 중 하나 이상이 '하이'로 활성화된 구간에서는 '하이'로 활성화되고, 제1풀다운 전압 공급 신호(SAEN1)와 제2풀다운 전압 공급 신호(SAEN2) 모두가 '로우'로 비활성화된 구간에서는 '로우' 레벨로 비활성화될 수 있다.
도 8은 본 발명의 제5실시예에 따른 비트라인 센스 앰프(800)의 구성도이다.
도 8을 참조하면, 비트라인 센스 앰프(800)는 도 6의 풀업 전압 공급부(610)와 도 7의 풀다운 전압 공급부(720)를 포함할 수 있다. 비트라인 센스 앰프(800)의 제어를 위한 신호들(ISO1, ISO2, EQ)은 도 3과 동일하게 제어될 수 있다. 풀업 전압 공급 신호(SAEP)는 도 3에서 제1풀업 전압 공급 신호(SAEP1)와 제2풀업 전압 공급 신호(SAEP2) 중 하나 이상이 '로우'로 활성화된 구간에서는 '로우'로 활성화되고, 제1풀업 전압 공급 신호(SAEP1)와 제2풀업 전압 공급 신호(SAEP2) 모두가 '하이'로 비활성화된 구간에서는 '하이' 레벨로 비활성화될 수 있다.
제5실시예에서는 제1오프셋 보상 동작 구간(302)과 제2오프셋 보상 동작 구간(303)에서 제1인버터(I21)와 제2인버터(I22)가 모두 활성화되므로, 앞선 실시예보다 오프셋 보상 동작의 효과는 떨어질 수 있지만, 제1인버터(I21)와 제2인버터(I22)를 별도로 제어할 필요가 없으므로 비트라인 센스 앰프(800)의 구성이 더욱 간단해질 수 있다.
도 9는 본 발명의 제6실시예에 따른 비트라인 센스 앰프(900)의 구성도이다.
도 9를 참조하면, 비트라인 센스 앰프(900)는 도 8의 비트라인 센스 앰프(800)에서 이퀄라이징 스위치(233)가 제외되고, 제1프리차지 회로(910)와 제2프리차지 회로(920)가 더 포함될 수 있다.
제1프리차지 회로(910)는 이퀄라이징 신호(EQ)에 응답해 제1인버터(I21)의 출력단과 제2인버터(I22)의 출력단에 프리차지 전압(VPCG)을 공급할 수 있다. 프리차지 전압(VPCG)은 풀업 전압(PU)과 풀다운 전압(PD)의 중간 레벨을 가질 수 있다. 제1프리차지 회로(910)는 이퀄라이징 신호(EQ)에 응답해 제1인버터(I21)의 출력단에 프리차지 전압(VPCG)을 공급하기 위한 NMOS 트랜지스터(911), 이퀄라이징 신호(EQ)에 응답해 제2인버터(I22)의 출력단에 프리차지 전압(VPCG)을 공급하기 위한 NMOS 트랜지스터(912) 및 이퀄라이징 신호(EQ)에 응답해 제1인버터(I21)의 출력단과 제2인버터(I22)의 출력단을 전기적으로 연결하기 위한 NMOS 트랜지스터(913)를 포함할 수 있다.
제2프리차지 회로(920)는 전압단 이퀄라이징 신호(RTOSBEQ)에 응답해 제1인버터(I21)와 제2인버터(I22)의 풀업단과 제1인버터(I21)와 제2인버터(I22)의 풀다운단에 프리차지 전압(VPCG)을 공급할 수 있다. 제2프리차지 회로(920)는 전압단 이퀄라이징 신호(RTOSBEQ)에 응답해 제1인버터(I21)와 제2인버터(I22)의 풀업단에 프리차지 전압(VPCG)을 공급하기 위한 NMOS 트랜지스터(921), 전압단 이퀄라이징 신호(RTOSBEQ)에 응답해 제1인버터(I21)와 제2인버터(I22)의 풀다운단에 프리차지 전압(VPCG)을 공급하기 위한 NMOS 트랜지스터(922) 및 전압단 이퀄라이징 신호(RTOSBEQ)에 응답해 제1인버터(I21)와 제2인버터(I22)의 풀업단과 제1인버터(I21)와 제2인버터(I22)의 풀다운단을 전기적으로 연결하기 위한 NMOS 트랜지스터(923)를 포함할 수 있다.
비트라인 센스 앰프(900)의 제어를 위한 신호들(ISO1, ISO2, EQ)은 도 3과 동일하게 제어될 수 있다. 풀업 전압 공급 신호(SAEP)는 도 3에서 제1풀업 전압 공급 신호(SAEP1)와 제2풀업 전압 공급 신호(SAEP2) 중 하나 이상이 '로우'로 활성화된 구간에서는 '로우'로 활성화되고, 제1풀업 전압 공급 신호(SAEP1)와 제2풀업 전압 공급 신호(SAEP2) 모두가 '하이'로 비활성화된 구간에서는 '하이' 레벨로 비활성화될 수 있다. 또한, 전압단 이퀄라이징 신호(RTOSBEQ)는 풀업 전압 공급 신호(SAEP)와 풀다운 전압 공급 신호(SAEN)가 비활성화된 구간에서 '하이' 레벨로 활성화될 수 있다.
이퀄라이징 신호(EQ)의 활성화시에 제1인버터(I21)의 출력단과 제2인버터(I22)의 출력단이 전기적으로 연결될 뿐만이 아니라, 제1인버터(I21)의 출력단과 제2인버터(I22)의 출력단에 프리차지 전압(VPCG이 공급된다는 점과, 제1인버터(I21)와 제2인버터(I22)의 비활성화시에 제1인버터(I21)와 제2인버터(I22)의 풀업단과 풀다운단이 프리차지 전압(VPCG)으로 프리차지된다는 점을 제외하면 비트라인 센스 앰프(900)는 도 8의 비트라인 센스 앰프(800)와 동일하게 동작할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
특히, 본 발명의 실시예들에서는 2개의 비트라인간의 전압 차이를 증폭하는 비트라인 센스앰프를 예시했지만, 비트라인이 아닌 2개의 라인의 전압 차이를 증폭하는 일반적인 증폭기 회로에 본 발명이 적용될 수 있음은 당연하다.
200: 비트라인 센스 앰프 I21, I22: 인버터들
211: 제1풀업 전압 공급부 212: 제2풀업 전압 공급부
221: 제1풀다운 전압 공급부 222: 제2풀다운 전압 공급부
231: 제1고립 스위치 232: 제2고립 스위치
233: 이퀄라이징 스위치

Claims (19)

  1. 증폭 동작시에 크로스 커플드 형태로 연결되어 제1라인과 제2라인의 전압 차이를 증폭하기 위한 제1인버터 및 제2인버터;
    상기 제1라인과 상기 제1인버터의 출력단을 전기적으로 연결하기 위한 제1고립 스위치;
    상기 제2라인과 상기 제2인버터의 출력단을 전기적으로 연결하기 위한 제2고립 스위치; 및
    상기 제1인버터의 출력단과 상기 제2인버터의 출력단을 전기적으로 연결하기 위한 이퀄라이징 스위치를 포함하고,
    상기 증폭 동작 이전에, 상기 제2고립 스위치와 상기 이퀄라이징 스위치를 턴온시키는 제1오프셋 보상 동작과 상기 제1고립 스위치와 상기 이퀄라이징 스위치를 턴온시키는 제2오프셋 보상 동작을 수행하는
    증폭기 회로.
  2. 제 1항에 있어서,
    상기 제1오프셋 보상 동작시에 상기 제1인버터는 활성화되고 상기 제2인버터는 비활성화되고,
    상기 제2오프셋 보상 동작시에 상기 제2인버터는 활성화되고 상기 제1인버터는 비활성화되는
    증폭기 회로.
  3. 제 2항에 있어서,
    상기 제1오프셋 보상 동작과 상기 제2오프셋 보상 동작 이전에,
    상기 제1인버터와 상기 제2인버터를 비활성화하고 상기 제1고립 스위치, 상기, 제2고립 스위치 및 상기 이퀄라이징 스위치를 턴온시키는 프리차지 동작이 수행되는
    증폭기 회로.
  4. 제 3항에 있어서,
    상기 증폭 동작시에,
    상기 제1인버터와 상기 제2인버터가 활성화되고, 상기 제1고립 스위치와 상기 제2고립 스위치가 턴온되는
    증폭기 회로.
  5. 제 3항에 있어서,
    상기 증폭기 회로는 비트라인 센스앰프이고,
    상기 제1라인은 정비트 라인이고 상기 제2라인은 부비트 라인인
    증폭기 회로.
  6. 제 5항에 있어서,
    상기 제1오프셋 보상 동작과 상기 제2오프셋 보상 동작의 수행 이후, 상기 증폭 동작의 수행 이전에,
    선택된 메모리 셀의 데이터가 상기 정비트 라인과 상기 부비트 라인 중 하나의 라인으로 전달되는 차지 쉐어링 동작이 수행되는
    증폭기 회로.
  7. 제 6항에 있어서,
    상기 차지 쉐어링 동작시에
    상기 제1인버터와 상기 제2인버터는 비활성화되고, 상기 제1고립 스위치, 상기 제2고립 스위치 및 상기 이퀄라이징 스위치가 오프되는
    증폭기 회로.
  8. 제 4항에 있어서,
    상기 제1인버터와 상기 제2인버터 각각은
    풀업 전압과 풀다운 전압이 공급되는 것에 의해 활성화되고,
    상기 풀업 전압과 상기 풀다운 전압 중 하나 이상의 전압의 공급이 차단되는 것에 의해 비활성화되는
    증폭기 회로.
  9. 제 8항에 있어서,
    상기 제1인버터에 상기 풀업 전압을 공급하기 위한 제1풀업 스위치;
    상기 제1인버터에 상기 풀다운 전압을 공급하기 위한 제1풀다운 스위치;
    상기 제2인버터에 상기 풀업 전압을 공급하기 위한 제2풀업 스위치; 및
    상기 제2인버터에 상기 풀다운 전압을 공급하기 위한 제2풀다운 스위치를 더 포함하고,
    상기 제1인버터의 활성화시에는 상기 제1풀업 스위치와 상기 제1풀다운 스위치가 턴온되고,
    상기 제2인버터의 활성화시에는 상기 제2풀업 스위치와 상기 제2풀다운 스위치가 턴온되는
    증폭기 회로.
  10. 제 8항에 있어서,
    상기 제1인버터와 상기 제2인버터에 상기 풀업 전압을 공급하기 위한 풀업 스위치;
    상기 제1인버터에 상기 풀다운 전압을 공급하기 위한 제1풀다운 스위치; 및
    상기 제2인버터에 상기 풀다운 전압을 공급하기 위한 제2풀다운 스위치를 더 포함하고,
    상기 제1인버터의 활성화시에는 상기 풀업 스위치와 상기 제1풀다운 스위치가 턴온되고,
    상기 제2인버터의 활성화시에는 상기 풀업 스위치와 상기 제2풀다운 스위치가 턴온되는
    증폭기 회로.
  11. 제 8항에 있어서,
    상기 제1인버터에 상기 풀업 전압을 공급하기 위한 제1풀업 스위치;
    상기 제2인버터에 상기 풀업 전압을 공급하기 위한 제2풀업 스위치; 및
    상기 제1인버터와 상기 제2인버터에 상기 풀다운 전압을 공급하기 위한 풀다운 스위치를 더 포함하고,
    상기 제1인버터의 활성화시에는 상기 제1풀업 스위치와 상기 풀다운 스위치가 턴온되고,
    상기 제2인버터의 활성화시에는 상기 제2풀업 스위치와 상기 풀다운 스위치가 턴온되는
    증폭기 회로.
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