KR102280332B1 - 센스앰프 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

본 발명은 센스앰프 및 이를 포함하는 반도체 장치에 관한 것으로, 반도체 장치의 데이터를 리드하기 위한 센스앰프에 관한 기술이다. 이러한 본 발명은 인에이블 신호의 활성화시 세그먼트 라인 쌍의 데이터를 증폭하여 로컬 라인 쌍에 출력하되, 크로스 커플드 타입으로 연결된 래치를 포함하는 증폭부 및 입출력 스위치 신호에 응답하여 세그먼트 라인 쌍과 로컬 라인 쌍을 선택적으로 연결시키는 스위칭부를 포함한다.

Description

센스앰프 및 이를 포함하는 반도체 장치{Sense amplifier and semiconductor device including the same}
본 발명은 센스앰프 및 이를 포함하는 반도체 장치에 관한 것으로, 반도체 장치의 데이터를 리드하기 위한 센스앰프에 관한 기술이다.
반도체 장치, 특히 메모리는 메모리 셀 및 다수의 데이터 입출력 라인을 구비하여 데이터의 입출력 동작을 수행한다. 데이터가 이동하는 데이터 입출력 라인에는 비트라인, 로컬 입출력 라인 및 글로벌 입출력 라인 등이 존재한다. 데이터 입출력 라인을 통해 데이터가 입출력되는 경로는 상당히 길다.
그리고, 전기적으로 연결되는 데이터 입출력 라인 간의 로드(laod)가 서로 다르다. 즉, 반도체 메모리 장치의 칩 사이즈(chip size)가 증가함에 따라서 데이터를 전송하는 역할을 하는 데이터 라인의 길이도 더불어 증가한다. 따라서, 데이터 라인의 용량성 부하(capacitive loading)에 의한 데이터 라인에서의 데이터 전송 지연의 증가를 피할 수 없게 된다. 반도체 메모리 장치는 원활한 데이터 전송을 위해 데이터의 증폭을 위한 센스앰프를 구비한다.
반도체 메모리 장치에서, 메모리 셀로부터 출력되는 데이터는 아주 미세한 수준의 전위를 갖는다. 이러한 미세한 신호는 1차적으로 비트라인 센스앰프를, 2차적으로는 로컬 라인 센스앰프를 거치고, 그리고 3차적으로 데이터 입출력 라인 센스앰프(IOSA)에 의해 감지 증폭되어 로직 로우와 로직 하이의 데이터로 판별된다.
한편, 반도체 메모리 장치는 소비 전력과 신뢰성 문제 등을 고려하여 동작 전원 전압이 낮아지는 경향으로 개발되고 있다. 메모리 장치의 동작 전원 전압이 낮아짐에 따라, 메모리 셀로부터 출력되는 데이터 신호의 전위가 더욱 미약해져서 센스앰프 입력단으로 인가되는 비트라인 쌍의 전위차도 점점 더 미세해지고 있다.
그리고, 반도체 메모리 장치의 고속화 추세에 의해, 데이터 라인이 활성화되는 시간이 감소 되면서 비트라인 쌍의 전위차가 감소되어 데이터 신호의 센싱 동작이 더욱 어려워지고 있다.
본 발명은 센스앰프의 구조를 개선하여 리드 동작 속도를 향상시키고 전류 소모를 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 센스앰프는, 제 1프리차지 신호의 활성화시 세그먼트 라인 쌍을 프리차지시키는 제 1프리차지부; 제 1인에이블 신호의 활성화시 세그먼트 라인 쌍의 데이터를 증폭하여 로컬 라인 쌍에 출력하되, 크로스 커플드 타입으로 연결된 제 1래치를 포함하는 제 1증폭부; 제 1입출력 스위치 신호에 응답하여 세그먼트 라인 쌍과 로컬 라인 쌍을 선택적으로 연결시키는 제 1스위칭부 제 2프리차지 신호의 활성화시 로컬 라인 쌍을 프리차지시키는 제 2프리차지부; 제 2인에이블 신호의 활성화시 로컬 라인 쌍의 데이터를 증폭하여 출력라인 쌍에 출력하되, 크로스 커플드 타입으로 연결된 제 2래치를 포함하는 제 2증폭부; 및 제 2입출력 스위치 신호에 응답하여 로컬 라인 쌍과 출력라인 쌍을 선택적으로 연결시키는 제 2스위칭부를 포함하고, 제 1입출력 스위치 신호가 활성화되면 제 1스위칭부가 턴 온 되어 세그먼트 라인 쌍과 상기 로컬 라인 쌍이 연결되고, 제 2입출력 스위치 신호가 활성화되면 제 2스위칭부가 턴 온 되어 로컬 라인 쌍과 상기 출력라인 쌍이 연결되며, 제 2입출력 스위치 신호가 비활성화되면 제 2스위칭부가 턴 오프 되어 로컬 라인 쌍과 출력라인 쌍의 연결이 차단되는 것을 특징으로 한다.
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본 발명은 센스앰프의 구조를 개선하여 오프셋 특성 및 리드 동작 속도를 향상시키고 전류 소모를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 로컬 센스앰프 및 입출력 센스앰프에 관한 상세 회로도.
도 3은 도 1의 로컬 센스앰프 및 입출력 센스앰프에 관한 다른 실시예.
도 4는 도 1의 로컬 센스앰프 및 입출력 센스앰프에 관한 또 다른 실시예.
도 5는 본 발명의 실시예에 따른 센스앰프의 신호 파형도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예는 비트라인 센스앰프(BLSA; Bit line sense amplifier, 100), 로컬 센스앰프(LSA; Local sense amplifier, 200), 입출력 센스앰프(IOSA; Input output sense amplifier, 300) 및 출력 버퍼(400)를 포함한다.
컨트롤러로부터 반도체 장치에 어드레스가 인가되면 해당 워드라인(미도시)이 인에이블된다. 이에 따라, 메모리 셀(미도시)에 저장된 데이터는 비트라인 쌍 BLT, BLB에 로딩된다.
그리고, 비트라인 센스앰프(100)는 메모리 셀에 저장되어 있던 전하에 해당하는 전압을 증폭한다. 그리고, 비트라인 센스앰프(100)에 의해 증폭된 데이터는 컬럼 선택신호 Yi가 인에이블 됨에 따라 세그먼트 라인 쌍 SIOT, SIOB으로 전달된다.
로컬 센스앰프(200)는 세그먼트 라인 쌍 SIOT, SIOB에 로딩 된 데이터를 증폭하여 로컬 라인 쌍 LIOT, LIOB을 통해 입출력 센스앰프(300)로 제공한다. 그리고, 입출력 센스앰프(300)는 이를 다시 증폭한 후 출력신호 OUT, OUTB를 글로벌 입출력 라인으로 전송하여 출력 버퍼(400)를 통해 외부로 출력되도록 한다.
출력 버퍼(400)는 출력 인에이블신호의 제어에 따라 활성화되어 데이터를 외부로 출력한다. 데이터의 입력시 데이터 입력 경로를 위의 데이터의 출력 경로와 반대가 된다.
이와 같이, 반도체 메모리 장치, 특히 디램(DRAM)에서 데이터(Data)는 비트라인 센스 앰프(100)에 의해 증폭된 신호가 비트 라인(bit line)으로부터 컬럼 선택에 의해 세그먼트 라인 쌍 SIOT, SIOB에 실린 뒤 로컬 센스앰프(200), 입출력 센스앰프(300)에 의해 다시 증폭되어 출력 버퍼(400)에 다다르는 경로를 리드 경로(read path)라 한다.
도 2는 도 1의 로컬 센스앰프(200) 및 입출력 센스앰프(300)에 관한 상세 회로도이다.
먼저, 로컬 센스앰프(200)는 프리차지부(210)와 센스앰프(220)를 포함한다.
프리차지부(210)는 프리차지 신호 SIOPCGB에 응답하여 세그먼트 라인 쌍 SIOT, SIOB을 프리차지 시킨다. 프리차지부(210)는 프리차지 신호 SIOPCGB에 응답하여 세그먼트 라인 쌍 SIOT, SIOB으로 코아전압 VCORE을 제공하여 세그먼트 라인 쌍 SIOT, SIOB이 코아전압 VCORE 레벨로 프리차지 될 수 있도록 한다. 코아전압 VCORE은 반도체 장치의 메모리 뱅크 및 주변 회로부에서 사용되는 내부전압일 수 있다.
그리고, 프리차지 신호 SIOPCGB는 내부 프리차지 신호로부터 생성될 수 있는 신호로서, 입출력 스위치 신호 IOSW와 마찬가지로 반도체 장치가 외부(또는 컨트롤러)로부터 액티브 커맨드를 수신하는 경우 생성되는 신호이다. 또한, 프리차지 신호 SIOPCGB는 반도체 장치가 외부(또는 컨트롤러)로부터 리드 또는 라이트 커맨드를 수신하여 내부 리드 신호 또는 내부 라이트 신호가 생성되는 경우 비활성화될 수 있는 신호이다.
이러한 프리차지부(210)는 복수의 피모스 트랜지스터 P1~P3를 포함한다. 여기서, 피모스 트랜지스터 P1~P3는 공통 게이트 단자로 프리차지 신호 SIOPCGB를 수신한다. 피모스 트랜지스터 P1, P2는 세그먼트 라인 쌍 SIOT, SIOB 사이에 직렬 연결되어 공통 드레인 단자를 통해 코아전압 VCORE이 인가된다. 그리고, PMOS 트랜지스터 P3는 세그먼트 라인 쌍 SIOT, SIOB 사이에 연결된다.
프리차지부(210)는 프리차지 신호 SIOPCGB가 인에이블 되었을 때 코아전압 VCORE을 세그먼트 라인 쌍 SIOT, SIOB으로 제공하여, 세그먼트 라인 쌍 SIOT, SIOB을 프리차지 시킨다.
그리고, 센스앰프(220)는 증폭부와 스위칭부를 포함한다.
여기서, 증폭부는 세그먼트 라인 쌍 SIOT, SIOB에 로딩된 데이터를 증폭하기 위해 복수의 NMOS 트랜지스터 N1~N3를 포함한다. 그리고, 스위칭부는 세그먼트 라인 쌍 SIOT, SIOB과 로컬 라인 쌍 LIOT, LIOB의 접속 또는 분리시키기 위해 NMOS 트랜지스터 N4, N5를 포함한다.
NMOS 트랜지스터 N1는 NMOS 트랜지스터 N2, N3의 공통 연결 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 인에이블신호 LSA_EN가 인가되는 활성화 소자이다. 인에이블신호 LSA_EN는 센스앰프(220)가 세그먼트 라인 쌍 SIOT, SIOB을 차동 증폭할 수 있도록 하는 활성화 신호이다. NMOS 트랜지스터 N1는 인에이블신호 LSA_EN에 의해 턴 온 되어 전류가 접지전압단으로 흘러나갈 수 있도록 한다.
여기서, 인에이블 신호 LSA_EN는 내부 리드 신호로부터 생성될 수도 있다. 내부 리드 신호는 반도체 장치가 리드 동작을 수행하기 위해 외부(또는 컨트롤러)로부터 리드 커맨드가 인가되는 경우에 내부적으로 생성되는 신호이다. 또한, 인에이블 신호 LSA_EN는 내부 리드 신호 및 내부 센스앰프 인에이블 신호로부터 생성될 수 있다. 반도체 장치는 리드 또는 라이트 동작을 수행하기 위해 리드 또는 라이트 커맨드를 수신하는 경우 반도체 장치 내부적으로 내부 리드 신호 및 내부 라이트 신호를 생성하고, 내부 리드 및 라이트 신호로부터 내부 센스앰프 인에이블 신호를 생성한다.
그리고, NMOS 트랜지스터 N2, N3는 NMOS 트랜지스터 N1의 드레인 단자와 세그먼트 라인 쌍 SIOT, SIOB 사이에 크로스 커플드 타입으로 연결된 NMOS 래치에 해당된다. 즉, NMOS 트랜지스터 N2는 세그먼트 라인 SIOB과 NMOS 트랜지스터 N2의 드레인 단자 사이에 연결되어 게이트 단자가 세그먼트 라인 SIOT에 연결된다. 그리고, NMOS 트랜지스터 N3는 세그먼트 라인 SIOT과 NMOS 트랜지스터 N2의 드레인 단자 사이에 연결되어 게이트 단자가 세그먼트 라인 SIOB에 연결된다.
리드 동작시 인에이블 신호 LSA_EN가 활성화되면 NMOS 트랜지스터 N1가 턴 온 된다. 이때, NMOS 트랜지스터 N2, N3는 세그먼트 라인 쌍 SIOT, SIOB의 데이터 레벨에 따라 상보적으로 턴 온 되어 세그먼트 라인 쌍 SIOT, SIOB의 데이터를 차동 증폭할 수 있다.
본 발명의 실시예에서는 증폭부가 2개의 NMOS 트랜지스터 N2, N3로 이루어진다. 이에 따라, 종래기술보다 증폭부의 트랜지스터의 개수를 줄일 수 있으므로 상대적으로 구동 능력이 큰(예를 들어, 종래기술보다 트랜지스터의 액티브 영역 폭이 2배 큰) NMOS 트랜지스터 N2, N3를 사용할 수 있게 된다. 그러면, NMOS 트랜지스터 N2, N3의 문턱 전압 미스 매치가 줄어들게 된다.
이러한 경우 로컬 센스앰프(200)의 레이아웃 면적을 줄이면서도 오프셋(Offset)을 줄일 수 있게 된다. 그리고, 본 발명의 실시예는 로컬 센스앰프(200)의 증폭부 회로를 단순화시켜 tRCD(RAS to CAS delay time), tAA(Address Access delay time) 특성을 개선하고 셀 데이터의 스트램블(Scramble) 제어를 단순화시킬 수 있게 된다.
또한, NMOS 트랜지스터 N4는 세그먼트 라인 SIOT과 로컬 라인 LIOT 사이에 연결되어 게이트 단자를 통해 입출력 스위치 신호 IOSW가 인가된다. 그리고, NMOS 트랜지스터 N5는 세그먼트 라인 SIOB과 로컬 라인 LIOB 사이에 연결되어 게이트 단자를 통해 입출력 스위치 신호 IOSW가 인가된다.
이러한 스위칭부(NMOS 트랜지스터 N4, N5)는 입출력 스위치 신호 IOSW에 응답하여 세그먼트 라인 쌍 SIOT, SIOB과 로컬 라인 쌍 LIOT, LIOB을 접속 또는 분리한다.
본 발명의 실시예에서, 입출력 스위치 신호 IOSW는 로컬 라인 쌍 LIOT, LIOB을 선택하기 위한 신호로서, 액티브 신호 및 로오(Row) 선택을 위한 신호로부터 생성될 수 있다. 또한, 액티브 신호는 반도체 장치가 프리차지 상태에서, 리드 또는 라이트 동작을 수행하기 위해 활성화되도록 하기 위해 외부(또는 컨트롤러)로부터의 액티브 커맨드에 응답하여 생성될 수 있는 신호이다. 로오 선택 신호는 반도체 장치의 메모리 블록의 로오를 선택하기 위한 신호로서, 예를 들어, 워드라인을 선택하기 위한 신호에 해당할 수 있다.
스위칭부(NMOS 트랜지스터 N4, N5)는 입출력 스위치 신호 IOSW에 응답하여 세그먼트 라인 쌍 SIOT, SIOB과 로컬 라인 쌍 LIOT, LIOB을 연결시킨다. 그러므로, 반도체 장치가 액티브 동작 중일 때 계속해서 세그먼트 라인 쌍 SIOT, SIOB이 로컬 라인 쌍 LIOT, LIOB과 연결되도록 한다.
로컬 센스앰프(200)는 라이트 동작과 리드 동작을 구분하여 수행할 수 있는 구조를 갖는다. 예를 들어, 라이트 동작시에는 세그먼트 라인 쌍 SIOT, SIOB과 로컬 라인 쌍 LIOT, LIOB을 접속시켜 데이터 전송이 이루어지도록 한다. 그리고, 리드 동작시에는 세그먼트 라인 쌍 SIOT, SIOB과 로컬 라인 쌍 LIOT, LIOB을 분리시켜 세그먼트 라인 쌍 SIOT, SIOB에 로딩 된 차동 증폭 신호를 로컬 라인 쌍 LIOT, LIOB으로 전송하도록 한다.
한편, 입출력 센스앰프(300)는 프리차지부(310)와 센스앰프(320)를 포함한다.
프리차지부(310)는 프리차지 신호 LIOPCGB에 응답하여 로컬 라인 쌍 LIOT, LIOB을 프리차지 시킨다. 프리차지부(310)는 프리차지 신호 LIOPCGB에 응답하여 로컬 라인 쌍 LIOT, LIOB으로 코아전압 VCORE을 제공하여 로컬 라인 쌍 LIOT, LIOB이 코아전압 VCORE 레벨로 프리차지 될 수 있도록 한다.
이러한 프리차지부(310)는 복수의 피모스 트랜지스터 P4~P6를 포함한다. 여기서, 피모스 트랜지스터 P4~P6는 공통 게이트 단자로 프리차지 신호 LIOPCGB를 수신한다. 피모스 트랜지스터 P4, P5는 로컬 라인 쌍 LIOT, LIOB 사이에 직렬 연결되어 공통 드레인 단자를 통해 코아전압 VCORE이 인가된다. 그리고, PMOS 트랜지스터 P6는 로컬 라인 쌍 LIOT, LIOB 사이에 연결된다.
프리차지부(310)는 프리차지 신호 LIOPCGB가 인에이블 되었을 때 코아전압 VCORE을 로컬 라인 쌍 LIOT, LIOB으로 제공하여, 로컬 라인 쌍 LIOT, LIOB을 프리차지 시킨다.
그리고, 센스앰프(320)는 증폭부와 스위칭부를 포함한다.
여기서, 증폭부는 로컬 라인 쌍 LIOT, LIOB에 로딩된 데이터를 증폭하기 위해 복수의 NMOS 트랜지스터 N8~N10와 PMOS 트랜지스터 P7, P8를 포함한다. 그리고, 스위칭부는 로컬 라인 쌍 LIOT, LIOB과 출력라인 쌍 OUT, OUTB을 접속 또는 분리시키기 위해 NMOS 트랜지스터 N6, N7를 포함한다.
NMOS 트랜지스터 N8는 NMOS 트랜지스터 N9, N10의 공통 연결 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 인에이블신호 IOSAEN가 인가되는 활성화 소자이다. 인에이블신호 IOSAEN는 센스앰프(320)가 로컬 라인 쌍 LIOT, LIOB을 차동 증폭할 수 있도록 하는 활성화 신호이다. NMOS 트랜지스터 N8는 인에이블신호 IOSAEN에 의해 턴 온 되어 전류가 접지전압단으로 흘러나갈 수 있도록 한다.
그리고, NMOS 트랜지스터 N9, N10와 PMOS 트랜지스터 P7, P8은 서로 크로스 커플드 타입으로 연결된 래치이다. 즉, NMOS 트랜지스터 N9, PMOS 트랜지스터 P7는 게이트 단자가 공통 연결되어 출력라인 OUTB과 연결된다. 그리고, NMOS 트랜지스터 N10와 PMOS 트랜지스터 P8는 게이트 단자가 공통 연결되어 출력라인 OUT과 연결된다.
리드 동작시 인에이블 신호 IOSAEN가 활성화되면 NMOS 트랜지스터 N8가 턴 온 된다. 이때, NMOS 트랜지스터 N9, N10와 PMOS 트랜지스터 P7, P8는 로컬 라인 쌍 LIOT, LIOB의 데이터를 래치 및 증폭하여 출력라인 쌍 OUT, OUTB에 출력하게 된다.
또한, NMOS 트랜지스터 N6는 로컬 라인 LIOT과 출력라인 OUT 사이에 연결되어 게이트 단자를 통해 입출력 스위치 신호 LIOSW가 인가된다. 그리고, NMOS 트랜지스터 N7는 로컬 라인 LIOB과 출력라인 OUTB 사이에 연결되어 게이트 단자를 통해 입출력 스위치 신호 LIOSW가 인가된다.
이러한 스위칭부(NMOS 트랜지스터 N6, N7)는 입출력 스위치 신호 LIOSW에 응답하여 로컬 라인 쌍 LIOT, LIOB과 출력라인 쌍 OUT, OUTB을 접속 또는 분리한다. 그러므로, 반도체 장치가 액티브 동작 중일 때 계속해서 로컬 라인 쌍 LIOT, LIOB이 출력라인 쌍 OUT, OUTB과 연결되도록 한다.
입출력 센스앰프(300)는 라이트 동작과 리드 동작을 구분하여 수행할 수 있는 구조를 갖는다. 예를 들어, 리드 동작시에는 로컬 라인 쌍 LIOT, LIOB과 출력라인 쌍 OUT, OUTB을 분리시켜 로컬 라인 쌍 LIOT, LIOB에 로딩 된 증폭 신호를 출력라인 쌍 OUT, OUTB으로 전송하도록 한다.
도 3은 도 1의 로컬 센스앰프(200_1) 및 입출력 센스앰프(300_1)에 관한 다른 실시예이다.
먼저, 로컬 센스앰프(200_1)는 프리차지부(230)와 센스앰프(240)를 포함한다.
프리차지부(230)는 프리차지 신호 SIOPCGB에 응답하여 세그먼트 라인 쌍 SIOT, SIOB을 프리차지 시킨다. 프리차지부(230)는 프리차지 신호 SIOPCGB에 응답하여 세그먼트 라인 쌍 SIOT, SIOB으로 코아전압 VCORE을 제공하여 세그먼트 라인 쌍 SIOT, SIOB이 코아전압 VCORE 레벨로 프리차지 될 수 있도록 한다.
이러한 프리차지부(230)는 복수의 피모스 트랜지스터 P9~P11를 포함한다. 여기서, 피모스 트랜지스터 P9~P11는 공통 게이트 단자로 프리차지 신호 SIOPCGB를 수신한다. 피모스 트랜지스터 P9, P10는 세그먼트 라인 쌍 SIOT, SIOB 사이에 직렬 연결되어 공통 드레인 단자를 통해 코아전압 VCORE이 인가된다. 그리고, PMOS 트랜지스터 P11는 세그먼트 라인 쌍 SIOT, SIOB 사이에 연결된다.
프리차지부(230)는 프리차지 신호 SIOPCGB가 인에이블 되었을 때 코아전압 VCORE을 세그먼트 라인 쌍 SIOT, SIOB으로 제공하여, 세그먼트 라인 쌍 SIOT, SIOB을 프리차지 시킨다.
그리고, 센스앰프(240)는 세그먼트 라인 쌍 SIOT, SIOB에 로딩된 데이터를 증폭하기 위해 복수의 NMOS 트랜지스터 N11~N14를 포함한다. NMOS 트랜지스터 N11는 NMOS 트랜지스터 N12, N13의 공통 연결 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 인에이블신호 LSA_EN가 인가되는 활성화 소자이다. 인에이블신호 LSA_EN는 센스앰프(240)가 세그먼트 라인 쌍 SIOT, SIOB을 차동 증폭할 수 있도록 하는 활성화 신호이다. NMOS 트랜지스터 N11는 인에이블신호 LSA_EN에 의해 턴 온 되어 전류가 접지전압단으로 흘러나갈 수 있도록 한다.
그리고, NMOS 트랜지스터 N12, N13은 NMOS 트랜지스터 N11의 드레인 단자와 NMOS 트랜지스터 N14, N15 사이에 연결된다. NMOS 트랜지스터 N12의 게이트 단자는 세그먼트 라인 SIOT에 연결되고, NMOS 트랜지스터 N13의 게이트 단자는 세그먼트 라인 SIOB에 연결된다.
또한, NMOS 트랜지스터 N14, N15는 NMOS 트랜지스터 N12, N13과 로컬 라인 쌍 LIOT, LIOB 사이에 크로스 커플드 타입으로 연결된 NMOS 래치에 해당된다. 그리고, NMOS 트랜지스터 N14, N15는 공통 게이트 단자를 통해 인에이블신호 LSA_EN가 인가된다. 그리고, NMOS 트랜지스터 N14는 로컬 라인 LIOB과 NMOS 트랜지스터 N12 사이에 연결된다. 그리고, NMOS 트랜지스터 N15는 로컬 라인 LIOT과 NMOS 트랜지스터 N13의 드레인 단자 사이에 연결된다.
리드 동작시 인에이블 신호 LSA_EN가 활성화되면 NMOS 트랜지스터 N1, N14, N15가 턴 온 된다. 이때, NMOS 트랜지스터 N12, N13는 세그먼트 라인 쌍 SIOT, SIOB의 데이터 레벨에 따라 상보적으로 턴 온 되어 세그먼트 라인 쌍 SIOT, SIOB의 데이터를 차동 증폭할 수 있다. 그리고, NMOS 트랜지스터 N14, N15가 턴 온 되면 NMOS 트랜지스터 N12, N13에 의해 증폭된 데이터가 로컬 라인 쌍 LIOT, LIOB에 전달된다.
한편, 입출력 센스앰프(300_1)는 프리차지부(330)와 센스앰프(340)를 포함한다.
프리차지부(330)는 프리차지 신호 LIOPCGB에 응답하여 로컬 라인 쌍 LIOT, LIOB을 프리차지 시킨다. 프리차지부(330)는 프리차지 신호 LIOPCGB에 응답하여 로컬 라인 쌍 LIOT, LIOB으로 코아전압 VCORE을 제공하여 로컬 라인 쌍 LIOT, LIOB이 코아전압 VCORE 레벨로 프리차지 될 수 있도록 한다.
이러한 프리차지부(330)는 복수의 피모스 트랜지스터 P12~P14를 포함한다. 여기서, 피모스 트랜지스터 P12~P14는 공통 게이트 단자로 프리차지 신호 LIOPCGB를 수신한다. 피모스 트랜지스터 P12, P13는 로컬 라인 쌍 LIOT, LIOB 사이에 직렬 연결되어 공통 드레인 단자를 통해 코아전압 VCORE이 인가된다. 그리고, PMOS 트랜지스터 P14는 로컬 라인 쌍 LIOT, LIOB 사이에 연결된다.
프리차지부(330)는 프리차지 신호 LIOPCGB가 인에이블 되었을 때 코아전압 VCORE을 로컬 라인 쌍 LIOT, LIOB으로 제공하여, 로컬 라인 쌍 LIOT, LIOB을 프리차지 시킨다.
그리고, 센스앰프(340)는 로컬 라인 쌍 LIOT, LIOB에 로딩된 데이터를 증폭하기 위해 복수의 NMOS 트랜지스터 N16~N20와 PMOS 트랜지스터 P15, P16를 포함한다. NMOS 트랜지스터 N16는 NMOS 트랜지스터 N17, N18의 공통 연결 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 인에이블신호 IOSTRB가 인가되는 활성화 소자이다. 인에이블신호 IOSTRB는 센스앰프(340)가 로컬 라인 쌍 LIOT, LIOB을 차동 증폭할 수 있도록 하는 활성화 신호이다. NMOS 트랜지스터 N16는 인에이블신호 IOSTRB에 의해 턴 온 되어 전류가 접지전압단으로 흘러나갈 수 있도록 한다.
그리고, NMOS 트랜지스터 N17, N18는 NMOS 트랜지스터 N16과 NMOS 트랜지스터 N19, N20 사이에 연결된다. NMOS 트랜지스터 N17는 게이트 단자가 로컬 라인 LIOT에 연결된다. NMOS 트랜지스터 N18는 게이트 단자가 로컬 라인 LIOB에 연결된다.
NMOS 트랜지스터 N19, N20와 PMOS 트랜지스터 P15, P16은 서로 크로스 커플드 타입으로 연결된 래치이다. 즉, NMOS 트랜지스터 N19, PMOS 트랜지스터 P15는 게이트 단자가 공통 연결되어 출력라인 OUTB과 연결된다. 그리고, NMOS 트랜지스터 N20와 PMOS 트랜지스터 P16는 게이트 단자가 공통 연결되어 출력라인 OUT과 연결된다.
리드 동작시 인에이블 신호 IOSTRB가 활성화되면 NMOS 트랜지스터 N16가 턴 온 된다. 이때, 로컬 라인 쌍 LIOT, LIOB에 의해 NMOS 트랜지스터 N17, N18이 턴 온 되면, NMOS 트랜지스터 N19, N20와 PMOS 트랜지스터 P15, P16의 증폭 동작이 시작된다. NMOS 트랜지스터 N19, N20와 PMOS 트랜지스터 P15, P16는 로컬 라인 쌍 LIOT, LIOB의 데이터를 래치 및 증폭하여 출력라인 쌍 OUT, OUTB에 출력하게 된다.
이러한 본 발명의 실시예에서는 센스앰프(340)에 2개의 NMOS 트랜지스터 N17, N18를 포함한다. 그리고, 프리차지부(230, 330)가 코아전압 VCORE 레벨로 구동되어 구동 전류가 증가된다. 이에 따라, 본 발명의 실시예는 센스앰프(340)의 구동능력을 높이고 동작 속도를 향상시키게 되므로, tRCD(RAS to CAS delay time), tAA(Address Access delay time) 특성을 개선할 수 있도록 한다.
도 4는 도 1의 로컬 센스앰프(200_2) 및 입출력 센스앰프(300_2)에 관한 상세 회로도이다.
먼저, 로컬 센스앰프(200_2)는 프리차지부(250)와 센스앰프(260)를 포함한다.
프리차지부(250)는 프리차지 신호 SIOPCGB에 응답하여 세그먼트 라인 쌍 SIOT, SIOB을 프리차지 시킨다. 프리차지부(250)는 프리차지 신호 SIOPCGB에 응답하여 세그먼트 라인 쌍 SIOT, SIOB으로 비트라인 프리차지 전압 VBLP을 제공하여 세그먼트 라인 쌍 SIOT, SIOB이 비트라인 프리차지 전압 VBLP 레벨로 프리차지 될 수 있도록 한다. 여기서, 비트라인 프리차지 전압 VBLP은 코아전압 VCORE의 절반 레벨로 설정될 수 있다.
이러한 프리차지부(250)는 복수의 피모스 트랜지스터 P17~P19를 포함한다. 여기서, 피모스 트랜지스터 P17~P19는 공통 게이트 단자로 프리차지 신호 SIOPCGB를 수신한다. 피모스 트랜지스터 P17, P18는 세그먼트 라인 쌍 SIOT, SIOB 사이에 직렬 연결되어 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 인가된다. 그리고, PMOS 트랜지스터 P19는 세그먼트 라인 쌍 SIOT, SIOB 사이에 연결된다.
프리차지부(250)는 프리차지 신호 SIOPCGB가 인에이블 되었을 때 비트라인 프리차지 전압 VBLP을 세그먼트 라인 쌍 SIOT, SIOB으로 제공하여, 세그먼트 라인 쌍 SIOT, SIOB을 프리차지 시킨다.
그리고, 센스앰프(260)는 증폭부와 스위칭부를 포함한다.
여기서, 증폭부는 세그먼트 라인 쌍 SIOT, SIOB에 로딩된 데이터를 증폭하기 위해 복수의 NMOS 트랜지스터 N21~N23를 포함한다. 그리고, 스위칭부는 세그먼트 라인 쌍 SIOT, SIOB과 로컬 라인 쌍 LIOT, LIOB의 접속 또는 분리시키기 위해 NMOS 트랜지스터 N24, N25를 포함한다.
NMOS 트랜지스터 N21는 NMOS 트랜지스터 N22, N23의 공통 연결 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 인에이블신호 LSA_EN가 인가되는 활성화 소자이다. 인에이블신호 LSA_EN는 센스앰프(260)가 세그먼트 라인 쌍 SIOT, SIOB을 차동 증폭할 수 있도록 하는 활성화 신호이다. NMOS 트랜지스터 N21는 인에이블신호 LSA_EN에 의해 턴 온 되어 전류가 접지전압단으로 흘러나갈 수 있도록 한다.
그리고, NMOS 트랜지스터 N22, N23는 NMOS 트랜지스터 N21의 드레인 단자와 세그먼트 라인 쌍 SIOT, SIOB 사이에 크로스 커플드 타입으로 연결된 NMOS 래치에 해당된다. 즉, NMOS 트랜지스터 N22는 세그먼트 라인 SIOB과 NMOS 트랜지스터 N21의 드레인 단자 사이에 연결되어 게이트 단자가 세그먼트 라인 SIOT에 연결된다. 그리고, NMOS 트랜지스터 N23는 세그먼트 라인 SIOT과 NMOS 트랜지스터 N21의 드레인 단자 사이에 연결되어 게이트 단자가 세그먼트 라인 SIOB에 연결된다.
리드 동작시 인에이블 신호 LSA_EN가 활성화되면 NMOS 트랜지스터 N21가 턴 온 된다. 이때, NMOS 트랜지스터 N22, N23는 세그먼트 라인 쌍 SIOT, SIOB의 데이터 레벨에 따라 상보적으로 턴 온 되어 세그먼트 라인 쌍 SIOT, SIOB의 데이터를 차동 증폭할 수 있다.
또한, NMOS 트랜지스터 N24는 세그먼트 라인 SIOT과 로컬 라인 LIOT 사이에 연결되어 게이트 단자를 통해 입출력 스위치 신호 IOSW가 인가된다. 그리고, NMOS 트랜지스터 N25는 세그먼트 라인 SIOB과 로컬 라인 LIOB 사이에 연결되어 게이트 단자를 통해 입출력 스위치 신호 IOSW가 인가된다.
이러한 스위칭부(NMOS 트랜지스터 N24, N25)는 입출력 스위치 신호 IOSW에 응답하여 세그먼트 라인 쌍 SIOT, SIOB과 로컬 라인 쌍 LIOT, LIOB을 접속 또는 분리한다. 그러므로, 반도체 장치가 액티브 동작 중일 때 계속해서 세그먼트 라인 쌍 SIOT, SIOB이 로컬 라인 쌍 LIOT, LIOB과 연결되도록 한다.
로컬 센스앰프(200_2)는 라이트 동작과 리드 동작을 구분하여 수행할 수 있는 구조를 갖는다. 예를 들어, 라이트 동작시에는 세그먼트 라인 쌍 SIOT, SIOB과 로컬 라인 쌍 LIOT, LIOB을 접속시켜 데이터 전송이 이루어지도록 한다. 그리고, 리드 동작시에는 세그먼트 라인 쌍 SIOT, SIOB과 로컬 라인 쌍 LIOT, LIOB을 분리시켜 세그먼트 라인 쌍 SIOT, SIOB에 로딩 된 차동 증폭 신호를 로컬 라인 쌍 LIOT, LIOB으로 전송하도록 한다.
한편, 입출력 센스앰프(300_2)는 프리차지부(350)와 센스앰프(360)를 포함한다.
프리차지부(350)는 프리차지 신호 LIOPCGB에 응답하여 로컬 라인 쌍 LIOT, LIOB을 프리차지 시킨다. 프리차지부(350)는 프리차지 신호 LIOPCGB에 응답하여 로컬 라인 쌍 LIOT, LIOB으로 비트라인 프리차지 전압 VBLP을 제공하여 로컬 라인 쌍 LIOT, LIOB이 비트라인 프리차지 전압 VBLP 레벨로 프리차지 될 수 있도록 한다.
이러한 프리차지부(350)는 복수의 피모스 트랜지스터 P20~P22를 포함한다. 여기서, 피모스 트랜지스터 P20~P22는 공통 게이트 단자로 프리차지 신호 LIOPCGB를 수신한다. 피모스 트랜지스터 P20, P21는 로컬 라인 쌍 LIOT, LIOB 사이에 직렬 연결되어 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 인가된다. 그리고, PMOS 트랜지스터 P22는 로컬 라인 쌍 LIOT, LIOB 사이에 연결된다.
프리차지부(350)는 프리차지 신호 LIOPCGB가 인에이블 되었을 때 비트라인 프리차지 전압 VBLP을 로컬 라인 쌍 LIOT, LIOB으로 제공하여, 로컬 라인 쌍 LIOT, LIOB을 프리차지 시킨다.
그리고, 센스앰프(360)는 증폭부와 스위칭부를 포함한다.
여기서, 증폭부는 로컬 라인 쌍 LIOT, LIOB에 로딩된 데이터를 증폭하기 위해 복수의 NMOS 트랜지스터 N28~N30와 복수의 PMOS 트랜지스터 P23~P25를 포함한다. 그리고, 스위칭부는 로컬 라인 쌍 LIOT, LIOB과 출력라인 쌍 OUT, OUTB을 접속 또는 분리시키기 위해 NMOS 트랜지스터 N26, N27를 포함한다.
NMOS 트랜지스터 N28는 NMOS 트랜지스터 N29, N30의 공통 연결 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 인에이블신호 IOSAN가 인가되는 활성화 소자이다. 인에이블신호 IOSAN는 센스앰프(360)가 로컬 라인 쌍 LIOT, LIOB을 차동 증폭할 수 있도록 하는 활성화 신호이다. NMOS 트랜지스터 N28는 인에이블신호 IOSAN에 의해 턴 온 되어 전류가 접지전압단으로 흘러나갈 수 있도록 한다.
그리고, NMOS 트랜지스터 N29, N30와 PMOS 트랜지스터 P23, P24는 서로 크로스 커플드 타입으로 연결된 래치이다. 즉, NMOS 트랜지스터 N29, PMOS 트랜지스터 P23는 게이트 단자가 공통 연결되어 출력라인 OUTB과 연결된다. 그리고, NMOS 트랜지스터 N30와 PMOS 트랜지스터 P24는 게이트 단자가 공통 연결되어 출력라인 OUT과 연결된다.
PMOS 트랜지스터 N25는 PMOS 트랜지스터 N23, N24의 공통 연결 단자와 코아전압 VCORE 인가단 사이에 연결되어 게이트 단자를 통해 인에이블신호 IOSAP가 인가된다. 인에이블신호 IOSAP는 센스앰프(360)가 로컬 라인 쌍 LIOT, LIOB을 차동 증폭할 수 있도록 하는 활성화 신호이다. 인에이블신호 IOSAP와 IOSAN는 서로 위상이 반대인 신호이다. PMOS 트랜지스터 P25는 인에이블신호 IOSAP에 의해 턴 온 되어 센스앰프(360)에 코아전압 VCORE을 공급하는 활성화 소자이다.
리드 동작시 인에이블 신호 IOSAN, IOSAP가 활성화되면 NMOS 트랜지스터 N8, PMOS 트랜지스터 P25가 턴 온 된다. 이때, NMOS 트랜지스터 N29, N30와 PMOS 트랜지스터 P23, P24는 로컬 라인 쌍 LIOT, LIOB의 데이터를 래치 및 증폭하여 출력라인 쌍 OUT, OUTB에 출력하게 된다.
또한, NMOS 트랜지스터 N26는 로컬 라인 LIOT과 출력라인 OUT 사이에 연결되어 게이트 단자를 통해 입출력 스위치 신호 LIOSW가 인가된다. 그리고, NMOS 트랜지스터 N27는 로컬 라인 LIOB과 출력라인 OUTB 사이에 연결되어 게이트 단자를 통해 입출력 스위치 신호 LIOSW가 인가된다.
이러한 스위칭부(NMOS 트랜지스터 N26, N27)는 입출력 스위치 신호 LIOSW에 응답하여 로컬 라인 쌍 LIOT, LIOB과 출력라인 쌍 OUT, OUTB을 접속 또는 분리한다. 그러므로, 반도체 장치가 액티브 동작 중일 때 계속해서 로컬 라인 쌍 LIOT, LIOB이 출력라인 쌍 OUT, OUTB과 연결되도록 한다.
입출력 센스앰프(300_2)는 라이트 동작과 리드 동작을 구분하여 수행할 수 있는 구조를 갖는다. 예를 들어, 리드 동작시에는 로컬 라인 쌍 LIOT, LIOB과 출력라인 쌍 OUT, OUTB을 분리시켜 로컬 라인 쌍 LIOT, LIOB에 로딩 된 증폭 신호를 출력라인 쌍 OUT, OUTB으로 전송하도록 한다.
구동 전류를 개선하기 위한 한 가지 방법은 프리차지부(250, 350)의 프리차지 전원으로 코아전압 VCORE 대신 비트라인 프리차지 전압 VBLP를 사용하는 것이다. 그러나, 비트라인 프리차지 전압 VBLP을 사용하는 경우 코아전압 VCORE에 대비하여 tRCD(RAS to CAS delay time), tAA(Address Access delay time) 특성과 같은 구동 속도가 열화 될 수도 있다.
하지만, 본 발명의 실시예에서는 프리차지부(250, 350)를 상대적으로 전압 레벨이 낮은 비트라인 프리차지 전압 VBLP로 구동하므로 구동 전류(예를 들면, IDD4R 전류)를 줄일 수 있게 된다. 그리고, 입출력 센스앰프(300_2)의 증폭부에 구동 소자인 NMOS 트랜지스터 N28, PMOS 트랜지스터 P25를 포함한다. 그리고, 로컬 센스앰프(200_2)의 증폭부 구조를 개선하여 저전압 환경에서 증폭부의 구동능력 및 속도를 높이도록 한다. 이에 따라, 본 발명의 실시에는 구동 전류를 줄이면서도 tRCD(RAS to CAS delay time), tAA(Address Access delay time) 특성을 개선할 수 있게 된다.
도 5는 본 발명의 실시예에 따른 센스앰프의 신호 파형도이다. 본 발명의 실시예에서는 도 2의 실시예에 따른 센스앰프의 동작 과정을 그 일 예로 설명하기로 한다.
먼저, 프리차지 신호 SIOPCGB가 활성화 상태인 경우 프리차지부(210)에 응답하여 세그먼트 라인 쌍 SIOT, SIOB이 프리차지 상태를 유지한다.
이후에, 비트라인 센스앰프(100)에 의해 증폭된 데이터는 컬럼 선택신호 Yi가 인에이블 됨에 따라 비트라인 쌍 BLT, BLB에서 세그먼트 라인 쌍 SIOT, SIOB으로 전달된다. 그러면, 로컬 센스앰프(200)의 증폭 동작에 의해 세그먼트 라인 쌍 SIOT, SIOB의 데이터가 차동 증폭되기 시작한다.
이후에, 인에이블신호 LSA_EN가 하이 레벨로 천이하면 센스앰프(200)가 활성화 상태가 된다. 그리고, 입출력 스위치 신호 IOSW가 하이 레벨로 천이하면 스위칭부(NMOS 트랜지스터 N4, N5)가 턴 온 된다. 이에 따라, 세그먼트 라인 쌍 SIOT, SIOB과 로컬 라인 쌍 LIOT, LIOB을 접속시킨다.
이어서, 컬럼 선택신호 Yi가 비활성화되면 비트라인 센스앰프(100)와 로컬 센스앰프(200) 간의 연결이 차단된다. 그리고, 인에이블신호 LSA_EN가 로우 레벨로 천이하면 센스앰프(200)가 비활성화 상태가 된다.
다음에, 입출력 스위치 신호 IOSW가 로우 레벨로 천이하면 스위칭부(NMOS 트랜지스터 N4, N5)가 턴 오프 된다. 이에 따라, 세그먼트 라인 쌍 SIOT, SIOB과 로컬 라인 쌍 LIOT, LIOB의 접속이 차단된다.
이후에, 프리차지 신호 LIOPCGB가 활성화 상태인 경우 프리차지부(310)에 응답하여 로컬 라인 쌍 LIOT, LIOB이 프리차지 상태를 유지한다. 이어서, 입출력 스위치 신호 LIOSW가 하이 레벨로 천이하면 스위칭부(NMOS 트랜지스터 N6, N7)가 턴 온 된다. 그러면, 로컬 라인 쌍 LIOT, LIOB의 데이터가 센스앰프(320)에 전달된다.
이후에, 센스앰프(320)의 증폭부는 인에이블신호 IOSAEN가 활성화되면 로컬 라인 쌍 LIOT, LIOB에 로딩된 데이터를 증폭하여 출력라인 쌍 OUT, OUTB에 출력한다. 이때, 입출력 스위치 신호 LIOSW는 로우 레벨로 천이하게 되어 로컬 라인 쌍 LIOT, LIOB과 출력라인 쌍 OUT, OUTB과의 연결이 차단된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 제 1프리차지 신호의 활성화시 세그먼트 라인 쌍을 프리차지시키는 제 1프리차지부;
    제 1인에이블 신호의 활성화시 상기 세그먼트 라인 쌍의 데이터를 증폭하여 로컬 라인 쌍에 출력하되, 크로스 커플드 타입으로 연결된 제 1래치를 포함하는 제 1증폭부;
    제 1입출력 스위치 신호에 응답하여 상기 세그먼트 라인 쌍과 로컬 라인 쌍을 선택적으로 연결시키는 제 1스위칭부;
    제 2프리차지 신호의 활성화시 상기 로컬 라인 쌍을 프리차지시키는 제 2프리차지부;
    제 2인에이블 신호의 활성화시 상기 로컬 라인 쌍의 데이터를 증폭하여 출력라인 쌍에 출력하되, 크로스 커플드 타입으로 연결된 제 2래치를 포함하는 제 2증폭부; 및
    제 2입출력 스위치 신호에 응답하여 상기 로컬 라인 쌍과 상기 출력라인 쌍을 선택적으로 연결시키는 제 2스위칭부를 포함하고,
    상기 제 1입출력 스위치 신호가 활성화되면 상기 제 1스위칭부가 턴 온 되어 상기 세그먼트 라인 쌍과 상기 로컬 라인 쌍이 연결되고,
    상기 제 2입출력 스위치 신호가 활성화되면 상기 제 2스위칭부가 턴 온 되어 상기 로컬 라인 쌍과 상기 출력라인 쌍이 연결되며,
    상기 제 2입출력 스위치 신호가 비활성화되면 상기 제 2스위칭부가 턴 오프 되어 상기 로컬 라인 쌍과 상기 출력라인 쌍의 연결이 차단되는 것을 특징으로 하는 센스앰프.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1증폭부는
    상기 제 1인에이블 신호의 활성화시 상기 제 1증폭부를 활성화시키는 제 1활성화 소자; 및
    상기 세그먼트 라인 쌍의 데이터를 증폭하는 상기 제 1래치로 구성된 것을 특징으로 하는 센스앰프.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 제 1활성화 소자는
    상기 제 1래치와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 1인에이블 신호가 인가되는 제 1 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스앰프.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 제 1래치는
    제 2세그먼트 라인과 상기 제 1활성화 소자 사이에 연결되어 게이트 단자가 제 1세그먼트 라인과 연결된 제 2 NMOS 트랜지스터; 및
    상기 제 1세그먼트 라인과 상기 제 1활성화 소자 사이에 연결되어 게이트 단자가 상기 제 2세그먼트 라인과 연결된 제 3 NMOS 트랜지스터로 구성된 것을 특징으로 하는 센스앰프.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1스위칭부는
    제 1세그먼트 라인과 제 1로컬 라인 사이에 연결되어 게이트 단자를 통해 상기 제 1입출력 스위치 신호가 인가되는 제 4 NMOS 트랜지스터; 및
    제 2세그먼트 라인과 제 2로컬 라인 사이에 연결되어 게이트 단자를 통해 상기 제 1입출력 스위치 신호가 인가되는 제 5 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스앰프.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1프리차지부는 상기 제 1프리차지 신호의 활성화시 상기 세그먼트 라인 쌍을 코아전압 레벨로 프리차지시키는 것을 특징으로 하는 센스앰프.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 1프리차지부는 상기 제 1프리차지 신호의 활성화시 상기 세그먼트 라인 쌍을 비트라인 프리차지 전압 레벨로 프리차지시키는 것을 특징으로 하는 센스앰프.
  8. 삭제
  9. 삭제
  10. 삭제
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  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 2프리차지부는 상기 제 2프리차지 신호의 활성화시 상기 로컬 라인 쌍을 코아전압 레벨로 프리차지시키는 것을 특징으로 하는 센스앰프.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 2증폭부는
    상기 제 2인에이블 신호에 응답하여 상기 제 2증폭부를 활성화시키는 제 2활성화 소자;
    상기 제 2인에이블 신호에 응답하여 상기 제 2증폭부에 전원전압을 공급하는 제 3활성화 소자; 및
    상기 크로스 커플드 타입으로 연결되어 상기 로컬 라인 쌍의 데이터를 증폭하며 게이트 단자가 공통 연결되는 제 6NMOS 트랜지스터, 제 1PMOS 트랜지스터와, 게이트 단자가 공통 연결되는 제 7NMOS 트랜지스터, 제 2PMOS 트랜지스터로 구성된 것을 특징으로 하는 센스앰프.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서, 상기 제 2활성화 소자는
    상기 제 6NMOS 트랜지스터, 상기 제 7NMOS 트랜지스터와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 2인에이블 신호가 인가되는 제 8NMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스앰프.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14항에 있어서, 상기 제 3활성화 소자는
    상기 제 1PMOS 트랜지스터, 상기 제 2PMOS 트랜지스터와 전원전압단 사이에 연결되어 게이트 단자를 통해 상기 제 2인에이블 신호의 반전신호가 인가되는 제 3 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스앰프.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 2프리차지부는 상기 제 2프리차지 신호의 활성화시 상기 로컬 라인 쌍을 비트라인 프리차지 전압 레벨로 프리차지시키는 것을 특징으로 하는 센스앰프.
  18. 삭제
  19. 삭제
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 제 2스위칭부는
    제 1세그먼트 라인과 제 1로컬 라인 사이에 연결되어 게이트 단자를 통해 상기 제 2입출력 스위치 신호가 인가되는 제 9NMOS 트랜지스터; 및
    제 2세그먼트 라인과 제 2로컬 라인 사이에 연결되어 게이트 단자를 통해 상기 제 2입출력 스위치 신호가 인가되는 제 10NMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스앰프.
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