KR102101994B1 - 데이터입출력회로 및 이를 포함하는 반도체메모리장치 - Google Patents

데이터입출력회로 및 이를 포함하는 반도체메모리장치 Download PDF

Info

Publication number
KR102101994B1
KR102101994B1 KR1020120150087A KR20120150087A KR102101994B1 KR 102101994 B1 KR102101994 B1 KR 102101994B1 KR 1020120150087 A KR1020120150087 A KR 1020120150087A KR 20120150087 A KR20120150087 A KR 20120150087A KR 102101994 B1 KR102101994 B1 KR 102101994B1
Authority
KR
South Korea
Prior art keywords
control signal
input
output line
output
internal voltage
Prior art date
Application number
KR1020120150087A
Other languages
English (en)
Other versions
KR20140080380A (ko
Inventor
지성수
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120150087A priority Critical patent/KR102101994B1/ko
Priority to US14/027,610 priority patent/US9064554B2/en
Publication of KR20140080380A publication Critical patent/KR20140080380A/ko
Application granted granted Critical
Publication of KR102101994B1 publication Critical patent/KR102101994B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

데이터입출력회로는 스탠바이 상태에서 제1 내부전압으로 구동된 프리차지전압을 공급하고, 액티브동작이 수행되는 구간동안 제2 내부전압으로 구동된 프리차지전압을 공급하는 프리차지전압공급부; 상기 프리차지전압을 공급받아, 상기 스탠바이 상태에서는 제1 입출력라인 및 제1 반전입출력라인을 상기 제1 내부전압의 레벨로 프리차지하고, 상기 액티브동작이 수행되는 구간동안 상기 제1 입출력라인 및 제1 반전입출력라인을 상기 제2 내부전압으로 프리차지하는 프리차지부를 포함한다.

Description

데이터입출력회로 및 이를 포함하는 반도체메모리장치{SEMOCONDUCTOR MEMORY DEVICE COMPRISING DATA INPUT AND OUTPUT CIRCUIT}
본 발명은 반도체메모리장치에 관한 것으로, 좀 더 구체적으로는 리드동작을 제어하는 데이터입출력회로에 관한 것이다.
잘 알려진 바와 같이, 디램의 각 메모리 셀은 하나의 셀 트랜지스터와 하나의 데이터 저장 커패시터(data storing capacitor)로 구성된다. 이와 같이 구성된 디램의 메모리 셀은 기본적으로 리드 동작(Read)과 라이트 동작(Write)을 수행하는데, 우선 메모리 셀에 하이 레벨가 저장된 경우를 예를 들어 리드 동작을 설명하면 다음과 같다.
워드라인이 외부전압보다 높은 전압 레벨로 활성화되면 셀 트랜지스터가 턴온되어, 데이터 저장 커패시터와 비트라인(bit line) 커패시터 간에 전하 분배(charge sharing)가 발생한다. 전하 분배에 의해 비트라인(bit line)과 반전 비트라인(inverted bit line) 간에는 전위차(voltage gap, △V)가 발생하게 되고, 이와 같은 전위차는 비트라인 센스앰프에 센싱동작에 의해 증폭(develop)된다. 비트라인 센스앰프에 의해 센싱 증폭된 데이터는 세그먼트입출력라인과 반전세그먼트입출력라인으로 출력되고, 로컬센스앰프를 통해 다시 한번 센싱 증폭된 후 로컬입출력라인 및 글로벌입출력라인에 실려 디램 셀 외부로 전달된다. 이와 같은 일련의 동작을 리드 동작이라 한다.
본 발명은 면적소모를 감소시키고, 리드동작 시 입출력라인에 실린 데이터의 특성을 향상시킬 수 있는 데이터입출력회로를 제공한다.
이를 위해 본 발명은 스탠바이 상태에서 제1 내부전압으로 구동된 프리차지전압을 공급하고, 액티브동작이 수행되는 구간동안 제2 내부전압으로 구동된 프리차지전압을 공급하는 프리차지전압공급부; 상기 프리차지전압을 공급받아, 상기 스탠바이 상태에서는 제1 입출력라인 및 제1 반전입출력라인을 상기 제1 내부전압의 레벨로 프리차지하고, 상기 액티브동작이 수행되는 구간동안 상기 제1 입출력라인 및 제1 반전입출력라인을 상기 제2 내부전압으로 프리차지하는 프리차지부를 포함하는 데이터입출력회로를 제공한다.
또한, 본 발명은 액티브커맨드, 리드커맨드 및 프리차지커맨드에 응답하여 스탠바이 상태에서 인에이블되는 제1 제어신호, 리드동작이 수행되는 구간에서 인에이블되는 제2 제어신호 및 상기 리드동작 중 데이터가 출력되는 구간에서 인에이블되는 제3 제어신호 및 제3 반전제어신호를 생성하는 제어신호생성부; 및 상기 제1 및 제2 제어신호에 응답하여 상기 스탠바이 상태에서 제1 내부전압으로 구동된 프리차지전압을 공급하고, 액티브동작이 수행되는 구간동안 제2 내부전압으로 구동된 프리차지전압을 공급하는 프리차지전압공급부를 포함하는 데이터입출력회로를 제공한다.
또한, 본 발명은 다수의 메모리셀을 포함하는 셀블럭; 상기 셀블럭의 제1 방향으로 인접한 영역에 위치하여, 상기 셀블럭에 포함된 메모리셀에 엑세스하기 위한 워드라인을 구동하는 워드라인 구동부; 상기 셀블럭의 제2 방향으로 인접한 영역에 위치하고, 리드동작 시 출력선택신호에 응답하여 상기 엑세스된 메모리셀로부터 출력된 데이터를 비트라인 및 반전비트라인을 통해 전달받아 센싱 및 증폭하여 제1 입출력라인 및 제1 반전입출력라인으로 전달하는 비트라인센스앰프; 및 상기 워드라인 구동부의 제2 방향 및 상기 비트라인센스앰프의 제1 방향으로 인접한 영역에 위치하고, 제1 입출력라인 및 제1 반전입출력라인에 실린 데이터를 제2 입출력라인 및 제2 반전입출력라인으로 전달하는 데이터입출력회로를 포함하되, 상기 데이터입출력회로는 스탠바이 상태에서는 제1 입출력라인 및 제1 반전입출력라인을 상기 제1 내부전압의 레벨로 프리차지하고, 상기 액티브동작이 수행되는 구간동안 상기 제1 입출력라인 및 제1 반전입출력라인을 상기 제2 내부전압으로 프리차지하는 반도체메모리장치를 제공한다.
본 발명에 의하면 입출력라인을 프리차지하는 구성에 필요한 면적을 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 리드동작 시 입출력라인에 실린 데이터의 특성을 향상시킬 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체메모리장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체메모리장치에 포함된 데이터입출력회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 데이터입출력회로에 포함된 제어신호생성부의 일 실시예에 따른 도면이다.
도 4는 도 2에 도시된 데이터입출력회로에 포함된 프리차지전압공급부의 일 실시예에 따른 도면이다.
도 5는 도 2에 도시된 데이터입출력회로에 포함된 프리차지부의 일 실시예에 따른 도면이다.
도 6은 도 2에 도시된 데이터입출력회로에 포함된 전위유지부의 일 실시예에 따른 도면이다.
도 7은 도 2에 도시된 데이터입출력회로에 포함된 로컬센스앰프의 일 실시예에 따른 도면이다.
도 8은 도 2에 도시된 데이터입출력회로의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체메모리장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체메모리장치는 셀블럭(1), 워드라인드라이버(2), 센스앰프(3) 및 데이터입출력회로(4)를 포함한다.
셀블럭(1)은 다수의 메모리셀들을 포함한다. 워드라인드라이버(2)는 셀블럭(1)에 포함된 메모리셀에 엑세스(acess)하기 위해 워드라인(SWL)을 구동한다. 셀블럭(1)은 엑세스된 메모리셀에 저장된 데이터를 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)으로 출력한다. 워드라인드라이버(2)는 셀블럭(1)의 x 방향으로 인접한 영역에 위치한다. 셀블럭(1)에서 데이터가 출력되는 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)의 수는 다수개가 구비되는 것이 일반적이지만, 본 실시예에서는 설명의 편의상 한쌍의 라인만을 도시하였다.
센스앰프(3)는 리드동작 중 데이터가 출력되는 구간에서 인에이블되는 출력선택신호(YS)에 응답하여 구동되어 제1 입출력라인(SIO) 및 반전입출력라인(SIOB)을 센싱 및 증폭한다. 센스앰프(3)는 셀블럭(1)의 y 방향으로 인접한 영역에 위치한다. 센스앰프(3) 및 출력선택신호(YS)는 셀블럭(1)에서 데이터가 출력되는 입출력라인쌍의 수만큼 구비되는 것이 일반적이지만, 본 실시예에서는 설명의 편의상 하나의 출력선택신호(YS)에 의해 구동되는 센스앰프(3)만을 도시하였다.
데이터입출력회로(4)는 액티브커맨드(ACT), 리드커맨드(RD) 및 프리차지커맨드(PCG)에 응답하여 제1 입출력라인(SIO) 및 반전입출력라인(SIOB)을 스탠바이 상태와 액티브동작이 수행되는 구간 동안 다른 내부전압으로 프리차지한다. 또한, 데이터입출력회로(4)는 리드동작 중 데이터가 출력되는 구간동안 제1 입출력라인(SIO) 및 반전입출력라인(SIOB) 중 데이터가 전달되어 낮은 레벨로 구동되지 않는 입출력라인의 전위를 일정하게 유지한다. 데이터입출력회로(4)는 워드라인드라이버(2)의 y 방향으로 인접한 영역에 위치하고, 센스앰프(3)의 x 방향으로 인접한 영역에 위치한다.
도 2는 데이터입출력회로(4)의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예의 데이터입출력회로(4)는 제어신호생성부(41), 프리차지전압공급부(42), 프리차지부(43), 전위유지부(44) 및 로컬센스앰프(45)로 구성된다.
제어신호생성부(41)는 액티브커맨드(ACT), 리드커맨드(RD) 및 프리차지커맨드(PCG)를 입력받아 제1 제어신호(BLEQ), 제2 제어신호(SIOPRE), 제3 제어신호(LASEN) 및 제3 반전제어신호(LASENB)를 생성한다. 제1 제어신호(BLEQ)는 액티브커맨드(ACT)에 동기하여 로직로우레벨로 디스에이블되고, 프리차지커맨드(PCG)에 동기하여 로직하이레벨로 인에이블된다. 즉, 제1 제어신호(BLEQ)는 스텐바이 상태에서 로직하이레벨로 인에이블되고, 액티브동작 및 리드동작이 수행되는 구간에서 로직로우레벨로 디스에이블된다. 제2 제어신호(SIOPRE)는 리드커맨드(RD)에 동기하여 로직하이레벨로 인에이블되어, 기설정된 구간만큼 인에이블 상태를 유지한다. 즉, 제2 제어신호(SIOPRE)는 리드동작이 수행되는 구간동안 로직하이레벨로 인에이블된 상태를 유지한다. 리드동작이 수행되는 구간은 리드동작에 따른 데이터가 출력되는 구간이 포함되도록 형성된다. 제3 제어신호(LASEN)는 리드동작에 따른 데이터가 출력되는 구간동안 로직하이레벨로 인에이블되고, 제3 반전제어신호(LASENB)는 리드동작에 따른 데이터가 출력되는 구간동안 로직로우레벨로 인에이블된다. 제어신호생성부(41)의 보다 구체적인 구성 및 동작은 도 3을 참고하여 후술한다.
프리차지전압공급부(42)는 제1 제어신호(BLEQ)가 로직하이레벨로 인에이블되는 경우 제1 내부전압(VBLP)으로 프리차지전압(VPCG)을 구동한다. 프리차지전압공급부(42)는 제1 제어신호(BLEQ)가 로직하이레벨로 디스에이블되고, 제2 제어신호(SIOPRE)가 로직로우레벨로 디스에이블되는 경우 제2 내부전압(VCORE)으로 프리차지전압(VPCG)을 구동한다. 즉, 프리차지전압공급부(42)는 스탠바이 상태에서 제1 내부전압(VBLP)으로 프리차지전압(VPCG)을 구동하고, 액티브동작이 수행되는 구간동안 제2 내부전압(VCORE)으로 프리차지전압(VPCG)을 구동한다. 여기서, 제2 내부전압(VCORE)은 메모리셀이 형성되어 있는 셀블럭(1)의 코어영역에 공급되는 전압이고, 제1 내부전압(VBLP)은 제2 내부전압(VCORE)의 절반 레벨로 설정되는 것이 바람직하다. 프리차지전압공급부(42)는 제2 제어신호(SIOPRE)가 로직하이레벨로 인에이블되는 구간, 즉, 리드동작이 수행되는 구간에서는 프리차지전압(VPCG)의 구동을 중단한다. 프리차지전압공급부(42)의 보다 구체적인 구성 및 동작은 도 4를 참고하여 후술한다.
프리차지부(43)는 제2 제어신호(SIOPRE)가 로직하이레벨로 인에이블되는 구간, 즉, 리드동작이 수행되는 구간에서 프리차지전압(VPCG)으로 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)을 프리차지한다. 좀 더 구체적으로, 프리차지부(43)는 스탠바이 상태에서 제1 내부전압(VBLP)으로 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)을 프리차지하고, 리드동작이 수행되는 구간에서는 제2 내부전압(VCORE)으로 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)을 프리차지한다. 프리차지부(43)의 보다 구체적인 구성 및 동작은 도 5를 참고하여 후술한다.
전위유지부(44)는 제3 반전제어신호(LASENB)가 로직로우레벨로 인에이블된 구간, 즉, 리드동작 중 데이터가 출력되는 구간동안 제1 입출력라인(SIO) 또는 제1 반전입출력라인(SIOB)의 전위를 제2 내부전압(VCORE)으로 유지한다. 예를 들어, 제1 입출력라인(SIO)에 로직로우레벨의 데이터가 실려 제1 입출력라인(SIO)이 제2 내부전압(VCORE)보다 낮은 레벨로 구동되는 경우 제1 반전입출력라인(SIOB)의 전위를 제2 내부전압(VCORE)으로 유지한다. 제1 입출력라인(SIO)에 로직로우레벨의 데이터가 실릴 때, 제1 반전입출력라인(SIOB)의 전위는 제1 입출력라인(SIO)의 영향으로 낮아지지 않고, 전위유지부(44)에 의해 제2 내부전압(VCORE)으로 유지되므로 데이터 특성이 열화되는 것이 방지된다. 전위유지부(44)의 보다 구체적인 구성 및 동작은 도 6을 참고하여 후술한다.
로컬센스앰프(45)는 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)을 센싱 및 증폭하여 제2 입출력라인(LIO) 및 제2 반전입출력라인(LIOB)으로 전달한다. 로컬센스앰프(45)의 보다 구체적인 구성 및 동작은 도 7을 참고하여 후술한다.
도 3은 제어신호생성부(41)의 일 실시예에 따른 도면이다.
도 3에 도시된 바와 같이, 본 실시예의 제어신호생성부(41)는 제1 제어신호생성부(411), 제2 제어신호생성부(412), 반전버퍼부(413), 제1 버퍼부(414) 및 제2 버퍼부(415)를 포함한다. 제1 제어신호생성부(411)는 액티브커맨드(ACT)에 동기하여 로직하이레벨로 디스에이블되고, 프리차지커맨드(PCG)에 동기하여 로직로우레벨로 인에이블되는 제1 반전제어신호(BLEQB)를 생성한다. 제2 제어신호생성부(412)는 리드커맨드(RD)에 동기하여 로직로우레벨로 인에이블되어, 리드동작이 수행되는 구간만큼 인에이블 상태를 유지하는 제2 반전제어신호(SIOPREB)를 생성한다. 또한, 제2 제어신호생성부(412)는 리드동작이 수행되는 구간 중 데이터출력이 수행되는 구간동안 로직하이레벨로 인에이블되는 상태를 유지하는 전치제어신호(LASENT)를 생성한다. 반전버퍼부(413)는 제1 반전제어신호(BLEQB)를 반전 버퍼링하여 스탠바이 상태에서 로직하이레로 인에이블되는 제1 제어신호(BLEQ)를 생성한다. 제1 버퍼부(414)는 제1 반전제어신호(BLEQB)가 로직하이레벨로 디스에이블된 상태에서 전치제어신호(LASENT)를 반전 버퍼링하여 제3 반전제어신호(LASENB)를 생성하고, 제3 반전제어신호(LASENB)를 반전 버퍼링하여 제3 제어신호(LASEN)를 생성한다. 제2 버퍼부(415)는 제1 반전제어신호(BLEQB)가 로직하이레벨로 디스에이블된 상태에서 제2 반전제어신호(SIOPREB)를 반전버퍼링하여 제2 제어신호(SIOPRE)를 생성한다. 이상을 정리하면 제어신호생성부(41)에서 생성되는 제1 제어신호(BLEQ)는 스탠바이 상태에서 로직하이레벨로 인에이블되고, 제2 제어신호(SIOPRE)는 리드동작이 수행되는 구간동안 로직하이레벨로 인에이블되며, 제3 제어신호(LASEN) 및 제3 반전제어신호(LASENB)는 리드동작 중 데이터가 출력되는 구간동안 각각 로직하이레벨 및 로직로우레벨로 인에이블된다.
도 4는 프리차지전압공급부(42)의 일 실시예에 따른 도면이다.
도 4에 도시된 바와 같이, 본 실시예의 프리차지전압공급부(42)는 제1 구동부(421) 및 제2 구동부(422)로 구성된다. 제1 구동부(421)는 제1 제어신호(BLEQ) 및 제2 제어신호(SIOPRE)가 모두 로직로우레벨로 디스에이블되는 경우 제2 내부전압(VCORE)으로 프리차지전압(VPCG)을 구동한다. 제2 구동부(422)는 제1 제어신호(BLEQ)가 로직하이레벨로 인에이블되는 경우 제1 내부전압(VBLP)으로 프리차지전압(VPCG)을 구동한다. 이상을 정리하면 프리차지전압공급부(42)는 스탠바이 상태에서 제1 내부전압(VBLP)으로 프리차지전압(VPCG)을 구동하고, 액티브동작이 수행되는 구간동안 제2 내부전압(VCORE)으로 프리차지전압(VPCG)을 구동한다.
도 5는 프리차지부(43)의 일 실시예에 따른 도면이다.
도 5에 도시된 바와 같이, 본 실시예의 프리차지부(43)는 제2 제어신호(SIOPRE)를 반전버퍼링하는 인버터(IV41) 및 인버터(IV41)의 출력신호에 따라 턴온되어 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)에 프리차지전압(VPCG)을 공급하는 NMOS 트랜지스터들(N41, N42)로 구성된다. 프리차지부(43)는 스탠바이 상태에서 제1 내부전압(VBLP)으로 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)을 프리차지하고, 리드동작이 수행되는 구간에서는 제2 내부전압(VCORE)으로 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)을 프리차지한다.
도 6은 전위유지부(44)의 일 실시예에 따른 도면이다.
도 6에 도시된 바와 같이, 본 실시예의 전위유지부(44)는 전압공급부(441) 및 선택스위치부(442)로 구성된다. 전압공급부(441)는 제3 반전제어신호(LASENB)가 로직로우레벨로 인에이블된 구간에서 턴온되는 PMOS 트랜지스터(P41)로 구성되어 노드(nd41)에 제2 내부전압(VCORE)을 공급한다. 선택스위치부(442)는 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)의 레벨에 따라 선택적으로 턴온되는 PMOS 트랜지스터들(P41, P42)로 구성된다. 이와 같은 구성의 전위유지부(44)는 리드동작 중 데이터가 출력되는 구간동안 제1 입출력라인(SIO) 또는 제1 반전입출력라인(SIOB)의 전위를 제2 내부전압(VCORE)으로 유지한다. 예를 들어, 제1 입출력라인(SIO)에 로직로우레벨의 데이터가 실려 제1 입출력라인(SIO)이 제2 내부전압(VCORE)보다 낮은 레벨로 구동되는 경우 제1 반전입출력라인(SIOB)의 전위를 제2 내부전압(VCORE)으로 유지한다.
도 7은 로컬센스앰프(45)의 일 실시예에 따른 도면이다.
도 7에 도시된 바와 같이, 본 실시예의 로컬센스앰프(45)는 인에이블부(451), 입력부(452), 커런트미러부(453), 입출력스위치부(454)로 구성된다. 인에이블부(451)는 제3 제어신호(LASEN)가 로직하이레벨로 인에이블되는 구간동안 턴온되는 NMOS 트랜지스터(N43)를 포함한다. 입력부(452)는 제1 입출력라인(SIO) 또는 제1 반전입출력라인(SIOB)의 신호를 입력받아 턴온되는 NMOS 트랜지스터들(N44, N45)을 포함하여, 노드들(nd43, nd44)의 전위를 결정한다. 커런트미러부(453)는 제3 제어신호(LASEN)를 게이트로 입력받아 턴온되는 NMOS 트랜지스터들(N46, N47)을 포함하여 노드들(nd43, nd44)에 동일한 전류를 공급하는 전류원으로 동작한다. 입출력스위치부(454)는 입출력스위칭신호(IOSW)가 로직하이레벨로 인에이블되는 경우 제1 입출력라인(SIO) 또는 제1 반전입출력라인(SIOB)의 데이터를 제2 입출력라인(LIO) 및 제2 반전입출력라인(LIOB)으로 전달한다. 로컬센스앰프(45)는 리드동작 중 데이터가 출력되는 구간동안 제1 입출력라인(SIO) 또는 제1 반전입출력라인(SIOB)을 센싱 및 증폭하고, 입출력스위칭신호(IOSW)가 인에이블되는 구간동안 센싱 및 증폭된 제1 입출력라인(SIO) 또는 제1 반전입출력라인(SIOB)의 데이터를 제2 입출력라인(LIO) 및 제2 반전입출력라인(LIOB)으로 전달한다.
이상 살펴본 바와 같이 구성된 데이터입출력회로(4)의 동작을 도 8을 참고하여 살펴보되, 스텐바이 상태, 액티브동작이 수행되는 구간 및 리드동작 중 데이터가 출력되는 구간을 나누어 설명한다.
우선, 액티브커맨드(ACT)가 입력되는 t11 시점 이전 구간, 즉, 스탠바이 상태에서는 제1 제어신호(BLEQ)가 로직하이레벨로 인에이블된다. 따라서, 프리차지전압(VPCG)은 제1 내부전압(VBLP)으로 구동되어, 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)은 제1 내부전압(VBLP)으로 프리차지된다.
다음으로, 액티브커맨드(ACT)가 입력되는 t11 시점부터 리드커맨드(RD)가 입력되는 t12 시점까지의 구간, 즉, 액티브동작이 수행되는 구간동안에는 제1 제어신호(BLEQ) 및 제2 제어신호(SIOPRE)가 로직로우레벨로 디스에이블된다. 따라서, 프리차지전압(VPCG)은 제2 내부전압(VCORE)으로 구동되어, 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)은 제2 내부전압(VCORE)으로 프리차지된다.
다음으로, 리드커맨드(RD)가 입력되는 t12 시점부터 t15 시점까지의 구간동안, 즉, 리드동작이 수행되는 구간동안에는 제2 제어신호(SIOPRE)가 로직하이레벨로 인에이블되므로, 프리차지전압(VPCG)이 구동되지 않아 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)의 프리차지는 중단된다. 리드동작 중 데이터가 출력되는 구간, 즉, t13~t14 구간동안에는 제3 제어신호(LASEN)는 로직하이레벨로 인에이블되고, 제3 반전제어신호(LASENB)는 로직로우레벨로 인에이블된다. 따라서, 제1 입출력라인(SIO)에 로직로우레벨의 데이터가 실릴 때, 제1 반전입출력라인(SIOB)의 전위는 제1 입출력라인(SIO)의 영향으로 낮아지지 않고, 전위유지부(44)에 의해 제2 내부전압(VCORE)으로 유지된다. 또한, 로컬센스앰프(45)는 제1 입출력라인(SIO) 또는 제1 반전입출력라인(SIOB)을 센싱 및 증폭하여 제2 입출력라인(LIO) 또는 제2 반전입출력라인(LIOB)으로 전달한다.
다음으로, t15 시점부터 프리차지커맨드(PCG)가 입력되는 t16 시점까지의 구간동안에는 제1 제어신호(BLEQ) 및 제2 제어신호(SIOPRE)가 로직로우레벨로 디스에이블된다. 따라서, 프리차지전압(VPCG)은 제2 내부전압(VCORE)으로 구동되어, 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)은 제2 내부전압(VCORE)으로 프리차지된다.
마지막으로, 프리차지커맨드(PCG)가 입력되는 t16 시점 이후의 구간동안에는 다시 스탠바이 상태에 진입하여 제1 제어신호(BLEQ)가 로직하이레벨로 인에이블된다. 따라서, 프리차지전압(VPCG)은 제1 내부전압(VBLP)으로 구동되어, 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)은 제1 내부전압(VBLP)으로 프리차지된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체메모리장치에 포함된 데이터입출력회로(4)는 스탠바이상태에서와 리드동작이 수행되는 구간동안 프리차지전압(VPCG)을 선택적으로 구동하여 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)을 프리차지하도록 구현함으로써, 프리차지를 위한 회로의 구성을 단순화하였다. 따라서, 본 실시예에 따른 데이터입출력회로(4)는 제1 입출력라인(SIO) 및 제1 반전입출력라인(SIOB)을 프리차지하는 회로를 구성하는데 필요한 면적을 감소시킬 수 있다. 또한, 본 실시예에 따른 데이터입출력회로(4)는 제1 입출력라인(SIO) 또는 제1 반전입출력라인(SIOB)에 로직로우레벨의 데이터가 실릴 때 데이터가 실리지 않는 라인을 제2 내부전압(VCORE)으로 유지함으로써, 데이터 특성을 향상시키고 있다.
1: 셀블럭 2: 워드라인드라이버
3: 센스앰프 4: 데이터입출력회로
41: 제어신호생성부 42: 프리차지전압공급부
43: 프리차지부 44: 전위유지부
45: 로컬센스앰프 411 제어신호생성부
412: 제2 제어신호생성부 413: 반전버퍼부
414: 제1 버퍼부 415: 제2 버퍼부
421: 제1 구동부 422: 제2 구동부
441: 전압공급부 442: 선택스위치부
451: 인에이블부 452: 입력부
453: 커런트미러부 454: 입출력스위치부

Claims (32)

  1. 제1 제어신호 및 제2 제어신호를 토대로 스탠바이 상태에서 제1 내부전압으로 구동된 프리차지전압을 공급하고, 액티브동작이 수행되는 구간동안 제2 내부전압으로 구동된 프리차지전압을 공급하는 프리차지전압공급부;
    상기 프리차지전압을 공급받아, 상기 스탠바이 상태에서는 제1 입출력라인 및 제1 반전입출력라인을 상기 제1 내부전압의 레벨로 프리차지하고, 상기 액티브동작이 수행되는 구간동안 상기 제1 입출력라인 및 제1 반전입출력라인을 상기 제2 내부전압으로 프리차지하는 프리차지부를 포함하되, 상기 제1 제어신호는 상기 스탠바이 상태에서 인에이블되고, 상기 제2 제어신호는 리드동작이 수행되는 구간동안 인에이블되는 데이터입출력회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제2 내부전압의 레벨은 상기 제1 내부전압의 레벨보다 2배만큼 크게 설정되는 데이터입출력회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 프리차지전압공급부는 상기 리드동작이 수행되는 구간동안 상기 프리차지전압의 구동을 중단하는 데이터입출력회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서, 상기 프리차지전압공급부는
    상기 액티브동작 및 상기 리드동작이 수행되는 구간동안 디스에이블되는 제1 제어신호 및 상기 제2 제어신호에 응답하여 상기 제2 내부전압으로 상기 프리차지전압을 구동하는 제1 구동부; 및
    상기 제1 제어신호에 응답하여 상기 제1 내부전압으로 상기 프리차지전압을 구동하는 제2 구동부를 포함하는 데이터입출력회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 제1 구동부는 상기 제1 및 제2 제어신호가 디스에이블되는 구간동안 상기 제2 내부전압으로 상기 프리차지전압을 구동하는 데이터입출력회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서, 상기 제2 구동부는 상기 제1 제어신호가 인에이블되는 구간동안 상기 제1 내부전압으로 상기 프리차지전압을 구동하는 데이터입출력회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4 항에 있어서,
    액티브커맨드, 리드커맨드 및 프리차지커맨드에 응답하여 상기 제1 제어신호, 상기 제2 제어신호, 데이터가 출력되는 구간에서 인에이블되는 제3 제어신호 및 제3 반전제어신호를 생성하는 제어신호생성부를 더 포함하는 데이터입출력회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 제어신호생성부는
    상기 액티브커맨드에 동기하여 인에이블되고, 상기 프리차지커맨드에 동기하여 디스에이블되는 제1 반전제어신호를 생성하는 제1 제어신호생성부; 및
    상기 리드커맨드에 동기하여 제2 반전제어신호 및 상기 리드동작 중 데이터가 출력되는 구간에서 인에이블되는 전치제어신호를 생성하는 제2 제어신호생성부를 포함하는 데이터입출력회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 제어신호생성부는
    상기 제1 반전제어신호를 반전버퍼링하여 상기 제1 제어신호를 생성하는 반전버퍼부;
    상기 제1 반전제어신호에 응답하여 상기 전치제어신호를 반전버퍼링하여 제3 반전제어신호를 생성하고, 상기 제3 반전제어신호를 반전버퍼링하여 상기 제3 제어신호를 생성하는 제1 버퍼부; 및
    상기 제1 반전제어신호에 응답하여 상기 제2 반전제어신호를 반전버퍼링하여 상기 제2 제어신호를 생성하는 제2 버퍼부를 더 포함하는 데이터입출력회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제3 반전제어신호에 응답하여 상기 제1 입출력라인 또는 상기 제1 반전입출력라인을 상기 제2 내부전압으로 구동하는 전위유지부를 더 포함하는 데이터입출력회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 전위유지부는 상기 데이터가 출력되는 구간에서 상기 제1 입출력라인의 레벨이 상기 제2 내부전압보다 낮은 레벨로 구동되는 경우 상기 제1 반전입출력라인을 상기 제2 내부전압으로 구동하는 데이터입출력회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 데이터가 출력되는 구간에서 상기 제1 입출력라인 및 상기 제1 반전입출력라인의 신호를 센싱 및 증폭하여 제2 입출력라인 및 제2 반전입출력라인에 싣는 로컬센스앰프를 더 포함하는 데이터입출력회로.
  13. 액티브커맨드, 리드커맨드 및 프리차지커맨드에 응답하여 스탠바이 상태에서 인에이블되는 제1 제어신호, 리드동작이 수행되는 구간에서 인에이블되는 제2 제어신호 및 상기 리드동작 중 데이터가 출력되는 구간에서 인에이블되는 제3 제어신호 및 제3 반전제어신호를 생성하는 제어신호생성부; 및
    상기 제1 및 제2 제어신호에 응답하여 상기 스탠바이 상태에서 제1 내부전압으로 구동된 프리차지전압을 공급하고, 액티브동작이 수행되는 구간동안 제2 내부전압으로 구동된 프리차지전압을 공급하는 프리차지전압공급부를 포함하는 데이터입출력회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 제어신호생성부는
    상기 액티브커맨드에 동기하여 인에이블되고, 상기 프리차지커맨드에 동기하여 디스에이블되는 제1 반전제어신호를 생성하는 제1 제어신호생성부; 및
    상기 리드커맨드에 동기하여 제2 반전제어신호 및 상기 데이터가 출력되는 구간에서 인에이블되는 전치제어신호를 생성하는 제2 제어신호생성부를 포함하는 데이터입출력회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 제어신호생성부는
    상기 제1 반전제어신호를 반전버퍼링하여 상기 제1 제어신호를 생성하는 반전버퍼부;
    상기 제1 반전제어신호에 응답하여 상기 전치제어신호를 반전버퍼링하여 제3 반전제어신호를 생성하고, 상기 제3 반전제어신호를 반전버퍼링하여 상기 제3 제어신호를 생성하는 제1 버퍼부; 및
    상기 제1 반전제어신호에 응답하여 상기 제2 반전제어신호를 반전버퍼링하여 상기 제2 제어신호를 생성하는 제2 버퍼부를 더 포함하는 데이터입출력회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 제2 내부전압의 레벨은 상기 제1 내부전압의 레벨보다 2배만큼 크게 설정되는 데이터입출력회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 프리차지전압공급부는 상기 리드동작이 수행되는 구간동안 상기 프리차지전압의 구동을 중단하는 데이터입출력회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 프리차지전압공급부는
    상기 액티브동작 및 상기 리드동작이 수행되는 구간동안 디스에이블되는 제1 제어신호 및 상기 제2 제어신호에 응답하여 상기 제2 내부전압으로 상기 프리차지전압을 구동하는 제1 구동부; 및
    상기 제1 제어신호에 응답하여 상기 제1 내부전압으로 상기 프리차지전압을 구동하는 제2 구동부를 포함하는 데이터입출력회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 제1 구동부는 상기 제1 및 제2 제어신호가 디스에이블되는 구간동안 상기 제2 내부전압으로 상기 프리차지전압을 구동하는 데이터입출력회로.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 제2 구동부는 상기 제1 제어신호가 인에이블되는 구간동안 상기 제1 내부전압으로 상기 프리차지전압을 구동하는 데이터입출력회로.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 프리차지전압을 공급받아, 상기 스탠바이 상태에서는 제1 입출력라인 및 제1 반전입출력라인을 상기 제1 내부전압의 레벨로 프리차지하고, 상기 액티브동작이 수행되는 구간동안 상기 제1 입출력라인 및 제1 반전입출력라인을 상기 제2 내부전압으로 프리차지하는 프리차지부를 더 포함하는 데이터입출력회로.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 제3 반전제어신호에 응답하여 상기 제1 입출력라인 또는 상기 제1 반전입출력라인을 상기 제2 내부전압으로 구동하는 전위유지부를 더 포함하는 데이터입출력회로.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서, 상기 전위유지부는 상기 데이터가 출력되는 구간에서 상기 제1 입출력라인의 레벨이 상기 제2 내부전압보다 낮은 레벨로 구동되는 경우 상기 제1 반전입출력라인을 상기 제2 내부전압으로 구동하는 데이터입출력회로.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 21 항에 있어서,
    상기 데이터가 출력되는 구간에서 상기 제1 입출력라인 및 상기 제1 반전입출력라인의 신호를 센싱 및 증폭하여 제2 입출력라인 및 제2 반전입출력라인에 싣는 로컬센스앰프를 더 포함하는 데이터입출력회로.
  25. 다수의 메모리셀을 포함하는 셀블럭;
    상기 셀블럭의 제1 방향으로 인접한 영역에 위치하여, 상기 셀블럭에 포함된 메모리셀에 엑세스하기 위한 워드라인을 구동하는 워드라인드라이버;
    상기 셀블럭의 제2 방향으로 인접한 영역에 위치하고, 리드동작 시 출력선택신호에 응답하여 상기 엑세스된 메모리셀로부터 출력된 데이터가 실린 제1 입출력라인 및 제1 반전입출력라인을 센싱 및 증폭하는 센스앰프; 및
    상기 센스앰프의 제1 방향으로 인접한 영역에 위치하고, 제1 입출력라인 및 제1 반전입출력라인에 실린 데이터를 제2 입출력라인 및 제2 반전입출력라인으로 전달하는 데이터입출력회로를 포함하되,
    상기 데이터입출력회로는 제1 제어신호 및 제2 제어신호를 토대로 스탠바이 상태에서는 제1 입출력라인 및 제1 반전입출력라인을 제1 내부전압의 레벨로 프리차지하고, 액티브동작이 수행되는 구간동안 상기 제1 입출력라인 및 제1 반전입출력라인을 제2 내부전압으로 프리차지하며, 상기 제1 제어신호는 상기 스탠바이 상태에서 인에이블되고, 상기 제2 제어신호는 상기 리드동작이 수행되는 구간동안 인에이블되는 반도체메모리장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 25 항에 있어서, 상기 데이터입출력회로는
    상기 스탠바이 상태에서 상기 제1 내부전압으로 구동된 프리차지전압을 공급하고, 상기 액티브동작이 수행되는 구간동안 상기 제2 내부전압으로 구동된 상기 프리차지전압을 공급하는 프리차지전압공급부;
    상기 프리차지전압을 공급받아, 상기 스탠바이 상태에서는 상기 제1 입출력라인 및 상기 제1 반전입출력라인을 상기 제1 내부전압의 레벨로 프리차지하고, 상기 액티브동작이 수행되는 구간동안 상기 제1 입출력라인 및 상기 제1 반전입출력라인을 상기 제2 내부전압으로 프리차지하는 프리차지부를 포함하는 반도체메모리장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서, 상기 프리차지전압공급부는
    상기 액티브동작 및 상기 리드동작이 수행되는 구간동안 디스에이블되는 제1 제어신호 및 상기 제2 제어신호에 응답하여 상기 제2 내부전압으로 상기 프리차지전압을 구동하는 제1 구동부; 및
    상기 제1 제어신호에 응답하여 상기 제1 내부전압으로 상기 프리차지전압을 구동하는 제2 구동부를 포함하는 반도체메모리장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서, 상기 데이터입출력회로는
    액티브커맨드, 리드커맨드 및 프리차지커맨드에 응답하여 상기 제1 제어신호, 상기 제2 제어신호 및 상기 리드동작 중 데이터가 출력되는 구간에서 인에이블되는 제3 제어신호 및 제3 반전제어신호를 생성하는 제어신호생성부를 더 포함하는 반도체메모리장치.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제 28 항에 있어서, 상기 제어신호생성부는
    상기 액티브커맨드에 동기하여 인에이블되고, 상기 프리차지커맨드에 동기하여 디스에이블되는 제1 반전제어신호를 생성하는 제1 제어신호생성부; 및
    상기 리드커맨드에 동기하여 제2 반전제어신호 및 상기 리드동작 중 데이터가 출력되는 구간에서 인에이블되는 전치제어신호를 생성하는 제2 제어신호생성부를 포함하는 반도체메모리장치.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제 29 항에 있어서, 상기 제어신호생성부는
    상기 제1 반전제어신호를 반전버퍼링하여 상기 제1 제어신호를 생성하는 반전버퍼부;
    상기 제1 반전제어신호에 응답하여 상기 전치제어신호를 반전버퍼링하여 제3 반전제어신호를 생성하고, 상기 제3 반전제어신호를 반전버퍼링하여 상기 제3 제어신호를 생성하는 제1 버퍼부; 및
    상기 제1 반전제어신호에 응답하여 상기 제2 반전제어신호를 반전버퍼링하여 상기 제2 제어신호를 생성하는 제2 버퍼부를 더 포함하는 반도체메모리장치.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제 28 항에 있어서, 상기 데이터입출력회로는
    상기 제3 반전제어신호에 응답하여 상기 제1 입출력라인 또는 상기 제1 반전입출력라인을 상기 제2 내부전압으로 구동하는 전위유지부를 더 포함하는 반도체메모리장치.
  32. ◈청구항 32은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서, 상기 데이터입출력회로는 리드동작 중 데이터가 출력되는 구간에서 상기 제1 입출력라인 및 상기 제1 반전입출력라인의 신호를 센싱 및 증폭하여 제2 입출력라인 및 제2 반전입출력라인에 싣는 로컬센스앰프를 더 포함하는 반도체메모리장치.
KR1020120150087A 2012-12-20 2012-12-20 데이터입출력회로 및 이를 포함하는 반도체메모리장치 KR102101994B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120150087A KR102101994B1 (ko) 2012-12-20 2012-12-20 데이터입출력회로 및 이를 포함하는 반도체메모리장치
US14/027,610 US9064554B2 (en) 2012-12-20 2013-09-16 Data input/output circuit and semiconductor memory device including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120150087A KR102101994B1 (ko) 2012-12-20 2012-12-20 데이터입출력회로 및 이를 포함하는 반도체메모리장치

Publications (2)

Publication Number Publication Date
KR20140080380A KR20140080380A (ko) 2014-06-30
KR102101994B1 true KR102101994B1 (ko) 2020-04-20

Family

ID=50974511

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120150087A KR102101994B1 (ko) 2012-12-20 2012-12-20 데이터입출력회로 및 이를 포함하는 반도체메모리장치

Country Status (2)

Country Link
US (1) US9064554B2 (ko)
KR (1) KR102101994B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102280332B1 (ko) * 2015-01-26 2021-07-22 에스케이하이닉스 주식회사 센스앰프 및 이를 포함하는 반도체 장치
US10236036B2 (en) * 2017-05-09 2019-03-19 Micron Technology, Inc. Sense amplifier signal boost
WO2022123283A1 (en) * 2020-12-09 2022-06-16 Micron Technology, Inc. Memory device with improved driver operation and methods to operate the memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818103B1 (ko) * 2006-12-15 2008-04-01 주식회사 하이닉스반도체 전압 제어 회로와 전압 제어 방법 및 전압 제어 회로를포함하는 반도체 메모리 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8208316B2 (en) 2008-08-19 2012-06-26 Qualcomm Incorporated SRAM yield enhancement by read margin improvement
KR20100052885A (ko) * 2008-11-11 2010-05-20 주식회사 하이닉스반도체 반도체 메모리 장치
KR20100134235A (ko) 2009-06-15 2010-12-23 삼성전자주식회사 반도체 메모리 장치
KR20110002178A (ko) * 2009-07-01 2011-01-07 삼성전자주식회사 Ｄｒａｍ의 비트라인 프리차지 회로
KR20120121309A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체메모리장치
US8542551B2 (en) * 2011-07-29 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method for reducing leakage current

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818103B1 (ko) * 2006-12-15 2008-04-01 주식회사 하이닉스반도체 전압 제어 회로와 전압 제어 방법 및 전압 제어 회로를포함하는 반도체 메모리 장치

Also Published As

Publication number Publication date
US20140177366A1 (en) 2014-06-26
KR20140080380A (ko) 2014-06-30
US9064554B2 (en) 2015-06-23

Similar Documents

Publication Publication Date Title
KR100652414B1 (ko) 딥 파워 다운 모드일 때 일부 데이터를 보존할 수 있는메모리 장치 및 그 동작 방법
US9627033B2 (en) Sense amplifier and semiconductor device for securing operation margin of sense amplifier
US20110075491A1 (en) Semiconductor memory apparatus and method of driving bit-line sense amplifier
JP2012014822A (ja) センスアンプ及びこれを含む半導体装置
US20070153592A1 (en) Over driving control signal generator in semiconductor memory device
US9208831B2 (en) Semiconductor memory device
US9947385B1 (en) Data sense amplification circuit and semiconductor memory device including the same
KR20100052885A (ko) 반도체 메모리 장치
US20170236573A1 (en) Semiconductor device including sense amplifier having power down
KR102087439B1 (ko) 반도체 장치 및 이를 이용한 집적회로
KR102101994B1 (ko) 데이터입출력회로 및 이를 포함하는 반도체메모리장치
KR20150017574A (ko) 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
KR20160148346A (ko) 센스앰프 구동 장치 및 이를 포함하는 반도체 장치
US8743639B2 (en) Semiconductor memory device
KR20150089539A (ko) 프리차지 회로 및 이를 이용하는 반도체 메모리 장치
KR20150064880A (ko) 반도체 장치 및 그의 구동방법
US8971142B2 (en) Semiconductor memory device and method of operating the same
US20080080273A1 (en) Over-drive control signal generator for use in semiconductor memory device
KR20190063885A (ko) 반도체 메모리 장치
KR20140075363A (ko) 센스앰프 및 이를 포함하는 반도체 장치
KR100483003B1 (ko) 반도체 메모리 장치
KR101198252B1 (ko) 반도체 메모리 장치
KR100762904B1 (ko) 뱅크 활성화 시점을 제어할 수 있는 반도체 메모리 장치
KR20100064896A (ko) 워드라인신호 생성회로
KR100396704B1 (ko) 비트라인 프리차지 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right