KR20110002178A - Ｄｒａｍ의 비트라인 프리차지 회로 - Google Patents

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KR20110002178A
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Abstract

전하 공유 방식을 이용한 DRAM의 비트라인 프리차지 회로가 제공된다. 본 발명의 실시예에 따른 DRAM의 비트라인 프리차지 회로는, 다수의 커패시터들을 병렬로 연결하여 스위칭 동작을 통해 전원 전압의 절반에 정확하게 상응하는 전압을 비트라인쌍에 제공함으로써 비트라인 전압의 불확실성을 제거할 수 있다.

Description

ＤＲＡＭ의 비트라인 프리차지 회로{Circuit for precharging a bitline of DRAM}
본 발명에 따른 실시예는 메모리 장치의 전압 제어 기술에 관한 것으로서, 특히 DRAM에서 비트라인을 전원 전압의 절반에 상응하는 전압으로 정확하게 프리차지하기 위한 DRAM의 비트라인 프리차지 회로에 관한 것이다.
반도체 메모리 장치, 특히 다이나믹 랜덤 액세스 메모리(dynamic random access memory; DRAM)는 비트라인쌍을 소정의 전압으로 프리차지하고 센싱 인에이블 신호에 응답하여 변화하는 상기 비트라인쌍의 전압에 기초하여 셀에 기록된 데이터를 센싱할 수 있다.
일반적으로 상기 DRAM은 상기 비트라인쌍을 전원 전압의 절반으로 프리차지하는데, 종래의 프리차지 회로에 구비된 풀업/풀다운 트랜지스터가 풀업/풀다운 동작을 수행함으로써 상기 비트라인쌍의 전압을 상기 전원 전압의 1/2로 프리차지할 수 있다.
그러나, 종래의 프리차지 회로는 트랜지스터들의 미스매치 등의 이유로 풀업/풀다운 트랜지스터가 동시에 턴-온되어 전원 전압과 접지 사이에 직류 전압 패스 가 생기는 위험을 방지하기 위하여 풀업/풀다운 트랜지스터가 모두 오프되는 데드존(dead zone) 영역을 둔다. 이러한 데드존 영역은 대략 수십 밀리 볼트(mV) 정도의 크기로 형성될 수 있으며, 데드존 영역에 의해 종래의 프리차지 회로가 전원 전압을 정확히 1/2로 프리차지할 수 없다.
최근에는 상기 DRAM의 공정이 미세화되고 전원 전압이 점점 감소하고 있으며, 이러한 수십 밀리 볼트 정도의 데드존 영역(deadzone)으로 인해 DRAM의 센싱 마진(sensing margin)이 감소하는 문제점이 있다.
본 발명은 상기의 문제점을 해결하고자 안출된 것으로서, 본 발명에 따른 실시예는 전하 공유를 이용하여 비트라인쌍을 전원 전압의 절반에 상응하는 전압으로 프리차지할 수 있는 비트라인 프리차지 회로를 제공하는 것을 목적으로 한다.
상기의 기술적 과제를 해결하기 위한 DRAM의 비트라인 프리차지 회로는, 비트 라인 전압을 출력하는 출력 노드와 전원 전압을 공급하는 전원 사이에 접속된 다수의 스위치들; 및 각각이, 상기 다수의 스위치들 중에서 인접하는 두 개의 스위치들의 접점과 접지 전압 사이에 접속되는 다수의 커패시터들을 포함하며, 상기 출력 노드의 전압은 상기 다수의 스위치들 각각의 동작에 따라 상기 전원 전압의 절반으로 프리차지될 수 있다.
상기 다수의 스위치들은, 상기 전원 전압을 공급하는 전원과 상기 다수의 커패시터들 중에서 어느 하나의 커패시터 사이에 접속되고, 제1 제어 신호에 응답하여 스위칭되는 제1 스위치; 상기 다수의 커패시터들 사이에 병렬로 접속되고, 상기 제1 제어 신호에 응답하여 스위칭되는 제2 스위치; 상기 다수의 커패시터들 중에서 상기 어느 하나의 커패시터와 상기 제2 스위치 사이에 직렬로 접속되고, 제2 제어 신호에 응답하여 스위칭되는 제3 스위치; 및 상기 다수의 커패시터들 중에서 다른 하나의 커패시터와 상기 출력 노드에 접속되고, 제3 제어 신호에 응답하여 스위칭되는 제4 스위치를 포함할 수 있다.
상기 다수의 커패시터들 각각의 용량은 서로 동일할 수 있다.
상기 제1 제어 신호, 상기 제2 제어 신호, 및 상기 제3 제어 신호는 순차적으로 인에이블될 수 있다.
상기 제3 제어 신호는 프리차지 인에이블 신호일 수 있다.
상기의 기술적 과제를 해결하기 위한 DRAM의 비트라인 프리차지 회로는, 비트 라인 전압을 출력하는 출력 노드를 제1 전압으로 프리차지하기 위한 제1 프리차지 회로; 및 상기 제1 프리차지 회로의 프리차지 동작 이후에 상기 공통 접점을 제2 전압으로 프리차지하기 위한 제2 프리차지 회로를 포함하며, 상기 제2 프리차지 회로는, 상기 출력 노드 및 상기 전원 전압을 공급하는 전원 사이에 접속된 다수의 스위치들; 및 각각이, 상기 다수의 스위치들 중에서 인접하는 두 개의 스위치들의 접점과 접지 전압 사이에 접속되는 다수의 커패시터들을 포함하며, 상기 출력 노드의 전압은 상기 다수의 스위치들 각각의 동작에 따라 상기 전원 전압의 절반으로 프리차지될 수 있다.
상기 제1 프리차지 회로는 상기 DRAM이 스탠바이(stanby) 상태일 때 동작하고, 상기 제2 프리차지 회로는 상기 DRAM이 액티브(active) 상태일 때 동작할 수 있다.
상기 제1 프리차지 회로는 상기 DRAM이 파워 업(power up) 시에 동작하고, 상기 제2 프리차지 회로는 상기 DRAM의 파워 업이 완료된 이후에 동작할 수 있다.
상기의 기술적 과제를 해결하기 위한 반도체 메모리 시스템은, 프로세서; 및 반도체 장치를 포함하며, 상기 반도체 장치는, 비트 라인 전압을 출력하는 출력 노 드와 전원 전압을 공급하는 전원 사이에 접속된 다수의 스위치들; 및 각각이, 상기 다수의 스위치들 중에서 인접하는 두 개의 스위치들의 접점과 접지 전압 사이에 접속되는 다수의 커패시터들을 포함하며, 상기 출력 노드의 전압은 상기 다수의 스위치들 각각의 동작에 따라 상기 전원 전압의 절반으로 프리차지될 수 있다.
본 발명의 실시예에 따른 비트라인 프리차지 회로는, 메모리에 포함된 비트라인 쌍, 즉 비트 라인과 상보 비트 라인을 전원 전압의 절반에 상응하는 전압으로 정확하게 프리차지할 수 있다.
특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어 들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 메모리 장치(10)의 개략적인 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치(10)는, 메모리 셀 어레이(memory cell array), 감지 증폭 회로(sense amplifying circuit, 13), 아이솔레이션 트랜지스터(17)를 포함할 수 있다.
상기 메모리 셀 어레이는, 비트라인(BL, 11)과 상기 비트라인(11)과 평행하게 배열된 상보 비트라인(/BL, 12), 및 상기 비트라인(11)과 상기 상보 비트라인(12)에 연결된 다수의 메모리 셀들(19)을 포함할 수 있다.
상기 비트라인(11)과 상기 상보 비트라인(12) 사이에는 상기 비트라인(11)의 전압과 상기 상보 비트라인(12)의 전압 차이를 감지하기 위한 감지 증폭 회로(13)가 접속될 수 있다.
도 1a에 도시된 바와 같이, 상기 감지 증폭 회로(13)는 센싱 제어신호들(LA 및 /LA)에 의해 제어될 수 있다. 또한, 상기 감지 증폭 회로(13)는 P-래치 감지 증 폭기와 N-래치 감지 증폭기를 포함할 수 있다.
상기 N-래치 감지 증폭기는 두 개의 NMOS 트랜지스터를 포함할 수 있으며, 비트라인쌍, 즉 비트 라인(BL)과 상보 비트 라인(/BL) 중에서 상대적으로 낮은 전위의 비트라인을 접지 전압의 센싱 제어신호(/LA)에 연결할 수 있다. 또한, 상기 P-래치 감지 증폭기는 두 개의 PMOS 트랜지스터를 포함할 수 있으며, 비트라인쌍(BL 및 /BL) 중에서 상대적으로 높은 전위의 비트라인을 전원 전압의 센싱 제어신호(LA)에 연결할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 장치(10)는 상기 비트라인(11) 또는 상기 상보 비트라인(12) 중에서 적어도 하나와 상기 감지 증폭 회로(13) 사이의 전기적 이이솔레이션을 제어하기 위한 아이솔레이션 트랜지스터(17)를 더 포함할 수 있다.
실시예에 따라, 도 1a에 도시된 바와 같이, 상기 아이솔레이션 트랜지스터(17)는 상기 비트라인(11)과 상기 상보 비트라인(12)에 각각 형성될 수 있다. 상기 아이솔레이션 트랜지스터(17)는 아이솔레이션 제어 신호(ISO)에 응답하여 각 비트라인(BL 및 /BL)을 상기 감지 증폭 회로(13)와 전기적으로 연결 또는 분리시킬 수 있다.
도 1b는 도 1a에 도시된 반도체 메모리 장치(10)의 센싱 동작이 진행됨에 따른 상기 비트라인쌍(BL 및 /BL)의 전압 변화를 나타낸 예시 그래프이다. 본 실시예에서는 설명의 편의를 위하여 반도체 메모리 장치(10)의 하나의 셀, 즉 다수의 메모리 셀들 중에서 센싱 동작을 수행하는 하나의 메모리 셀에 데이터 0이 기록되어 있는 경우에 센싱 동작에 따른 비트 라인(BL)과 상보 비트 라인(/BL)의 전압 변화를 나타낸다.
도 1a 및 도 1b를 참조하면, 상기 감지 증폭 회로(13)의 감지 증폭 동작 이전에 상기 비트라인쌍(BL 및 /BL)은 비트라인 프리차지 회로(15)에 의해서 전원 전압(예컨대, Vcc)의 절반에 상응하는 전압으로 프리차지될 수 있는데, 상기한 바와 같이 상기 비트라인쌍(BL 및 /BL)이 정확하게 상기 전원 전압(Vcc)의 절반으로 프리차지되지 못할 경우 센싱 마진 등의 문제점이 발생할 수 있다.
이를 위해, 본 발명의 실시예에 따른 상기 비트라인 프리차지 회로(15)는 전하 공유(charge sharing) 방식을 이용하여 상기 비트라인쌍(BL 및 /BL)을 상기 전원 전압(Vcc)의 절반으로 프리차지할 수 있다. 상기 프리차지 회로(15)의 구체적인 회로 구성 및 동작 원리에 대해서는 도 2a 내지 도 3b에서 상술하기로 한다.
도 2a는 본 발명의 실시예에 따른 비트라인 프리차지 회로(15)의 개략적인 회로도이다.
본 발명의 실시예에 따른 프리차지 회로(15)는, 전원 전압(Vcc)의 노드에 접속되어 상기 전원 전압(Vcc)으로부터 전하를 공급받기 위한 충전 회로(30); 및 상기 충전 회로(30)로부터 상기 전원 전압(Vcc)의 절반에 상응하는 전압(½×Vcc)이 비트라인쌍에 전달될 수 있도록 스위칭되는 스위칭 회로(40)를 포함할 수 있다.
보다 구체적으로, 상기 충전 회로(30)는 각각이 상기 전원 전압(Vcc)의 노드와 상기 비트라인쌍의 노드, 예컨대 비트 라인 전압을 출력하기 위한 출력 노드(VBL)에 병렬로 연결된 다수의 커패시터들(21 및 22)을 포함할 수 있다.
또한, 상기 스위칭 회로(40)는, 상기 전원 전압(Vcc)의 노드와 상기 다수의 커패시터들 중 어느 하나의 커패시터(21) 사이에 접속되고, 제1 제어 신호(SCS1)에 응답하여 스위칭되는 제1 스위칭 소자(23); 상기 다수의 커패시터들(21 및 22) 사이에 병렬로 접속되고, 상기 제1 제어 신호(SCS1)에 응답하여 스위칭되는 제2 스위칭 소자(24); 상기 다수의 커패시터들 중 상기 어느 하나의 커패시터(21)와 상기 제2 스위칭 소자(24) 사이에 직렬로 접속되고, 제2 제어 신호(SCS2)에 응답하여 스위칭되는 제3 스위칭 소자(25); 및 상기 다수의 커패시터들 중 다른 하나의 커패시터(22)와 상기 출력 노드(VBL)에 접속되고, 제3 제어 신호(SCS3)에 응답하여 스위칭되는 제4 스위칭 소자(26)를 포함할 수 있다.
상기 스위칭 소자들(23 내지 26)의 스위칭 동작을 제어하기 위한 상기 스위칭 제어 신호들(SCS1 내지 SCS3)은 본 발명의 실시예에 따른 메모리 장치에 구비된 컨트롤러(90)에서 출력될 수 있다.
도 2b에 도시된 타이밍도를 참조하여 도 2a에 도시된 회로(15)의 동작을 구체적으로 기술하기로 한다.
도 2b에 도시된 바와 같이, 상기 스위칭 제어 신호들(SCS1 내지 SCS3) 각각은 서로 중첩되지 않으면서 순차적으로 인에이블될 수 있다. 또한, 상기 스위칭 소자들(23 내지 26) 각각은 대응하는 스위칭 제어 신호가 제1 레벨(예컨대, 로우 레벨)일 때 오프되고, 대응하는 스위칭 제어 신호가 제2 레벨(예컨대, 하이 레벨)일 때 온 될 수 있다.
도 2b의 예에서, t1의 시간에 제1 스위칭 제어 신호(SCS1)가 제1 레벨(예컨 대, 로우 레벨)에서 제2 레벨(예컨대, 하이 레벨)로 천이되면, 상기 제1 스위칭 소자(23) 및 상기 제2 스위칭 소자(24)가 온 될 수 있다. 따라서, 제1 커패시터(21)의 양단간 전압(즉, A 노드의 전압)은 상기 전원 전압(Vcc)의 크기만큼 증가할 수 있다.
이때, 상기 제2 스위칭 소자(24)도 함께 온 됨으로써 제2 커패시터(22)의 양 단간 전압(즉, B 노드의 전압)이 완전하게 디스차지될 수 있다. 상기 B 노드에 소정의 차지가 존재하게 되면 전하 공유 방식에 의해 비트라인쌍(BL 및 /BL)에 상기 전원 전압(Vcc)의 절반에 상응하는 전압을 제공할 수 없기 때문에, 전하 공유 동작 이전에 상기 B 노드에 존재하는 전하를 모두 디스차지하는 것이 필요하다.
상기 제1 스위칭 제어 신호(SCS1)에 의한 A 노드의 차지 동작과 B 노드의 디스차지 동작이 완료된 이후에, t2의 시간에 제2 스위칭 제어 신호(SCS2)가 제1 레벨(예컨대, 로우 레벨)에서 제2 레벨(예컨대, 하이 레벨)로 천이되면, 상기 제3 스위칭 소자(25)가 온 될 수 있다. 따라서, 두 커패시터들(21 및 22) 간에 전하 공유가 이루어진다.
본 발명의 실시예에 따른 상기 커패시터들(21 및 22)의 용량은 서로 동일할 수 있고, 따라서 상기 제2 스위칭 제어 신호(SCS2)에 응답하여 상기 커패시터들(21 및 22) 간에 전하 공유가 발생하면 상기 A 노드의 전압 및 상기 B 노드의 전압 각각은 상기 전원 전압(Vcc)의 절반으로 서로 동일하게 된다.
상기 제2 스위칭 제어 신호(SCS2)에 의한 상기 A 노드와 상기 B 노드 간의 전하 공유가 완료된 이후에, t3의 시간에 제3 스위칭 제어 신호(SCS3)가 제1 레벨 (예컨대, 로우 레벨)에서 제2 레벨(예컨대, 하이 레벨)로 천이되면, 상기 제4 스위칭 소자(26)가 온 될 수 있다. 따라서, 상기 B 노드의 전압(즉, 전원 전압의 절반)이 출력 노드(VBL)을 통해 상기 비트라인쌍(BL 및 /BL)에 전달될 수 있다. 실시예에 따라, 상기 제3 스위칭 제어 신호(SCS3)는 프리차지 인에이블 신호일 수 있다. 따라서, 프리차지 동작이 개시될 경우에 상기 B 노드에 충전된 전압이 상기 비트라인쌍(BL 및 /BL)에 공급됨으로써, 상기 비트라인쌍(BL 및 /BL)이 상기 전원 전압(Vcc)의 절반으로 정확하게 프리차지될 수 있다.
도 3a는 본 발명의 다른 실시예에 따른 비트라인 프리차지 회로(15´)의 개략적인 회로도이다.
본 발명의 다른 실시예에 따른 비트라인 프리차지 회로(15´)는, 비트라인쌍(BL 및 /BL)을 제1 전압으로 프리차지하기 위한 제1 프리차지 회로(50); 및 상기 제1 프리차지 회로(50)의 프리차지 동작 이후에, 상기 비트라인쌍(BL 및 /BL)을 제2 전압(예컨대, 전원 전압(Vcc)의 ½)으로 프리차지하기 위한 제2 프리자치 회로(15)를 포함할 수 있다. 상기 제2 프리차지 회로(15)는 도 2a에 도시된 회로(15)와 실질적으로 동일하므로 구체적인 동작 및 구성에 대한 기술은 생략하도록 한다.
예컨대, 상기 제1 프리차지 회로(50)는 메모리 장치가 스탠바이(stanby) 상태에 있을 때에 상기 비트라인쌍(BL 및 /BL)의 노드, 즉 출력 노드(VBL)을 제1 전압으로 프리차지할 수 있다. 이때, 상기 제1 전압은 상기 전원 전압(Vcc)의 절반일 수 있고, 또는 상기 전원 전압(Vcc)의 절반이 아닐 수도 있다. 다시 말해, 메모리 장치가 스탠바이 상태에 있을 때, 제1 프리차지 회로(50)의 한 쌍의 스위칭 소자 들(53 및 54)가 모두 턴-오프되기 때문에 제1 프리차지 회로(50)로부터 출력 노드(VBL)에 제공되는 제1 전압은 V1과 V2 사이에 위치하는 다수의 전압들 중에서 하나의 전압일 수 있다.
여기서, 외부로부터 입력된 액티브 신호(ACT) 또는 파워 업 신호(VCCH)에 의해 메모리 장치가 액티브 상태가 되면, 상기 제2 프리차지 회로(15)가 추가로 동작하게 되어 상기 비트라인쌍(BL 및 /BL)을 상기 전원 전압(Vcc)의 절반으로 정확하게 프리차지할 수 있다.
다시 말해, 메모리 장치가 액티브 상태로 되면, 제1 프리차지 회로(50)와 제2 프리차지 회로(15)가 함께 동작하여 상기 비트라인쌍(BL 및 /BL)을 상기 전원 전압(Vcc)의 절반으로 정확하게 프리차지할 수 있다.
그러나, 제1 프리차지 회로(50)와 제2 프리차지 회로(15)가 함께 동작하는 것은 본 발명의 하나의 실시예일수 있다. 즉, 본 발명의 다른 실시예에 따르면 메모리 장치가 액티브 상태가 되면, 제1 프리차지 회로(50)는 동작을 중지하고, 제2 프리차지 회로(15)만 동작하여 상기 비트라인쌍(BL 및 /BL)을 상기 전원 전압(Vcc)의 절반으로 정확하게 프리차지할 수도 있다.
한편, 메모리 장치에 구비된 컨트롤러(90´)는 외부로부터 제공된 액티브 신호(ACT) 또는 파워 업 신호(VCCH)에 의하여 다수의 스위칭 제어 신호들(SCS1 내지 SCS3)을 출력할 수 있다.
다수의 스위칭 제어 신호들(SCS1 내지 SCS3) 각각은 제2 프리차지 회로(15)의 다수의 스위칭 소자들(23 내지 26)의 스위칭 동작을 제어할 수 있으며, 이에 따 라 상기 비트라인쌍(BL 및 /BL)에 상기 전원 전압(Vcc)의 절반에 상응하는 전압이 제공되도록 할 수 있다.
여기서, 컨트롤러(90')에 입력되는 액티브 신호(ACT)는 외부로부터 메모리 장치에 입력되는 다수의 명령 커맨드들, 예컨대 /CS, /RAS, /CAS, /WE 등과 같은 다수의 명령 커맨드들이 조합되어 생성될 수도 있다. 또한, 컨트롤러(90')에 입력되는 파워 업 신호(VCCH)는 메모리 장치의 파워 업 신호 생성 회로(미도시)로부터 생성되어 출력될 수도 있다.
도 3b는 상기 액티브 신호(ACT)에 응답하여 상기 제2 프리차지 회로(15)가 동작하는 경우에서의 비트라인쌍(BL 및 /BL)의 전압 변화를 나타낸 그래프이다. 본 실시예에서는 설명의 편의를 위하여 센싱 동작을 수행하는 하나의 메모리 셀에 데이터 0이 기록되어 있는 경우에 센싱 동작에 따른 비트 라인(BL)과 상보 비트 라인(/BL)의 전압 변화를 나타낸다.
도 3a 및 도 3b을 참조하면, 메모리 장치가 스탠바이 상태에 있을 경우에는 상기 제1 프리차지 회로(50)에 의해 상기 비트라인쌍(BL 및 /BL)이 프리차지되기 때문에 출력 노드(VBL)를 통해 제공되는 상기 비트라인쌍(BL 및 /BL)의 전압이 상기 전원 전압(Vcc)의 절반이 아닌 다른 전압 값(예컨대, 도 3b에서는 ½Vcc + α)으로 차지될 수 있다.
메모리 장치가 액티브 상태가 되면, 컨트롤러(90´)는 외부로부터 입력된 액티브 신호(ACT)에 의해 다수의 스위칭 제어 신호들(SCS1 내지 SCS3)을 출력할 수 있다. 제2 프리차지 회로(15)는 다수의 스위칭 제어 신호들(SCS1 내지 SCS3)에 의 해 추가로 동작을 시작하게 되어 상기 비트라인쌍(BL 및 /BL)을 상기 전원 전압(Vcc)의 절반으로 정확하게 프리차지할 수 있다.
또는, 본 발명의 다른 실시예에 따라, 메모리 장치가 파워 업(power up) 될 때에 상기 제1 프리차지 회로(50)가 동작하여 비트라인쌍(BL 및 /BL)을 차지시키고, 상기 메모리 장치의 파워 업 동작이 완료된 이후에 상기 제2 프리차지 회로(15)가 동작하여 상기 비트라인쌍(BL 및 /BL)을 상기 전원 전압(Vcc)의 절반으로 차지시킬 수 있다.
이 경우에, 상기 컨트롤러(90´)는 외부로부터 입력된 파워 업 신호(VCCH)에 의해 다수의 스위칭 제어 신호들(SCS1 내지 SCS3)을 출력할 수 있다. 이에 따라, 제2 프리차지 회로(15)는 다수의 스위칭 제어 신호들(SCS1 내지 SCS3)에 의해 추가로 동작을 시작하게 되어 상기 비트라인쌍(BL 및 /BL)을 상기 전원 전압(Vcc)의 절반으로 정확하게 프리차지할 수 있다.
도 4는 본 발명의 실시예에 따른 메모리 장치(100)가 포함된 메모리 시스템(200)의 개략적인 블록도이다. 도 1 내지 도 4를 참조하면, 도 4에 도시된 메모리 장치(100)는 본 발명의 실시예에 따른 비트라인 프리차지 회로(15 또는 15´)를 포함할 수 있다.
도 4를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(200)은 시스템 버스(system bus, 110)에 접속된 메모리 장치(100)와 프로세서(processor, 120)를 포함할 수 있다.
프로세서(120)는 상기 메모리 장치(100)의 프로그램 동작(또는 기입 동작), 독출 동작, 또는 검증 동작을 제어하기 위한 제어 신호들(미도시)을 생성할 수 있다. 따라서, 메모리 장치(100)의 제어 블록(미도시)은 상기 프로세서(120)로부터 출력된 제어 신호에 응답하여 프로그램 동작(또는 기입 동작), 독출 동작, 또는 검증 동작 등을 수행할 수 있다.
실시예에 따라, 본 발명의 실시예에 따른 메모리 시스템(200)이 휴대용 어플리케이션(portalble application)으로 구현되는 경우에, 본 발명의 실시예에 따른 메모리 시스템(200)은 메모리 장치(100)와 프로세서(120)로 동작 전원을 공급하기 위한 배터리(battery, 150)를 더 포함할 수 있다.
상기 휴대용 어플리케이션은, 휴대용 컴퓨터(portable computer), 디지털 카메라(digital camera), PDA(personal digital assistance), 휴대 전화기(cellular telephone), MP3 플레이어, PMP(portable multimedia player), 차량자동항법장치(automotive navigation system), 메모리 카드(memory card), 시스템 카드(system card), 게임기, 전자 사전, 또는 솔리드 스테이트 디스크(solid state disk)를 포함할 수 있다.
본 발명의 실시예에 따른 메모리 시스템(200)은 외부의 데이터 처리 장치와 데이터를 주고 받을 수 있도록 하는 인터페이스, 예컨대 입/출력 장치(130)를 더 포함할 수 있다.
본 발명의 실시예에 따른 메모리 시스템(200)이 무선 시스템인 경우, 본 발명의 실시예에 따른 메모리 시스템(200)은 무선 인터페이스(140)를 더 포함할 수 있다. 이 경우 무선 인터페이스(140)는 프로세서(120)에 접속되고 시스템 버 스(110)를 통하여 무선으로 외부 무선 장치와 데이터를 송수신할 수 있다.
상기 무선 시스템은 PDA, 휴대용 컴퓨터, 무선 전화기, 페이저(pager), 디지털 카메라와 같은 무선 장치, RFID 리더, 또는 RFID 시스템일 수 있다. 또한, 상기 무선 시스템은 WLAN(Wireless Local Area Network) 시스템 또는 WPAN(Wireless Personal Area Network) 시스템일 수 있다. 또한, 상기 무선 시스템은 이동 전화 네트워크(Cellular Network)일 수 있다.
본 발명의 실시예에 따른 메모리 시스템(200)이 이미지 촬상 장치(image pick-up device)인 경우, 본 발명의 실시예에 따른 메모리 시스템(200)은 광학 신호를 전기 신호로 변환할 수 있는 이미지 센서(image sensor, 160)를 더 포함할 수 있다. 상기 이미지 센서(160)는 전자 결합 소자(CCD; charge-coupled device)를 이용한 이미지 센서일 수 있고, 또는 CMOS(complementary metal-oxide semiconductor) 이미지 센서일 수 있다. 이 경우 본 발명의 실시예에 따른 메모리 시스템(200)은 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기일 수 있다. 또한, 본 발명의 실시예에 따른 메모리 시스템(200)은 카메라가 부착된 인공 위성 시스템(satellite system)일 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 회로도.
도 1b는 도 1a에 도시된 반도체 메모리 장치의 센싱 동작이 진행됨에 따른 비트라인쌍의 전압 변화를 나타낸 그래프.
도 2a는 본 발명의 실시예에 따른 비트라인 프리차지 회로의 개략적인 회로도.
도 2b에 도 2a에 도시된 회로의 타이밍도.
도 3a는 본 발명의 다른 실시예에 따른 비트라인 프리차지 회로의 개략적인 회로도.
도 3b는 액티브 신호에 응답하여 프리차지 회로가 동작하는 경우에서의 비트라인쌍의 전압 변화를 나타낸 그래프.
도 4는 본 발명의 실시예에 따른 메모리 장치가 포함된 메모리 시스템의 개략적인 블록도.

Claims (9)

  1. 비트 라인 전압을 출력하는 출력 노드와 전원 전압을 공급하는 전원 사이에 접속된 다수의 스위치들; 및
    각각이, 상기 다수의 스위치들 중에서 인접하는 두 개의 스위치들의 접점과 접지 전압 사이에 접속되는 다수의 커패시터들을 포함하며,
    상기 출력 노드의 전압은 상기 다수의 스위치들 각각의 동작에 따라 상기 전원 전압의 절반으로 프리차지되는 DRAM의 비트라인 프리차지 회로.
  2. 제1항에 있어서, 상기 다수의 스위치들은,
    상기 전원 전압을 공급하는 전원과 상기 다수의 커패시터들 중에서 어느 하나의 커패시터 사이에 접속되고, 제1 제어 신호에 응답하여 스위칭되는 제1 스위치;
    상기 다수의 커패시터들 사이에 병렬로 접속되고, 상기 제1 제어 신호에 응답하여 스위칭되는 제2 스위치;
    상기 다수의 커패시터들 중에서 상기 어느 하나의 커패시터와 상기 제2 스위치 사이에 직렬로 접속되고, 제2 제어 신호에 응답하여 스위칭되는 제3 스위치; 및
    상기 다수의 커패시터들 중에서 다른 하나의 커패시터와 상기 출력 노드에 접속되고, 제3 제어 신호에 응답하여 스위칭되는 제4 스위치를 포함하는 DRAM의 비트라인 프리차지 회로.
  3. 제1항에 있어서,
    상기 다수의 커패시터들 각각의 용량은 서로 동일한 DRAM의 비트라인 프리차지 회로.
  4. 제2항에 있어서,
    상기 제1 제어 신호, 상기 제2 제어 신호, 및 상기 제3 제어 신호는 순차적으로 인에이블되는 DRAM의 비트라인 프리차지 회로.
  5. 제2항에 있어서,
    상기 제3 제어 신호는 프리차지 인에이블 신호인 DRAM의 비트라인 프리차지 회로.
  6. 비트 라인 전압을 출력하는 출력 노드를 제1 전압으로 프리차지하기 위한 제1 프리차지 회로; 및
    상기 제1 프리차지 회로의 프리차지 동작 이후에 상기 출력 노드를 제2 전압으로 프리차지하기 위한 제2 프리차지 회로를 포함하며,
    상기 제2 프리차지 회로는,
    상기 출력 노드와 상기 전원 전압을 공급하는 전원 사이에 접속된 다수의 스위치들; 및
    각각이, 상기 다수의 스위치들 중에서 인접하는 두 개의 스위치들의 접점과 접지 전압 사이에 접속되는 다수의 커패시터들을 포함하며,
    상기 출력 노드의 전압은 상기 다수의 스위치들 각각의 동작에 따라 상기 전원 전압의 절반으로 프리차지되는 DRAM의 비트라인 프리차지 회로.
  7. 제6항에 있어서,
    상기 제1 프리차지 회로는 상기 DRAM이 스탠바이(stanby) 상태일 때 동작하고, 상기 제2 프리차지 회로는 상기 DRAM이 액티브(active) 상태일 때 동작하는 DRAM의 비트라인 프리차지 회로.
  8. 제6항에 있어서,
    상기 제1 프리차지 회로는 상기 DRAM이 파워 업(power up) 시에 동작하고, 상기 제2 프리차지 회로는 상기 DRAM의 파워 업이 완료된 이후에 동작하는 DRAM의 비트라인 프리차지 회로.
  9. 프로세서; 및
    반도체 장치를 포함하며,
    상기 반도체 장치는,
    비트 라인 전압을 출력하는 출력 노드와 전원 전압을 공급하는 전원 사이에 접속된 다수의 스위치들; 및
    각각이, 상기 다수의 스위치들 중에서 인접하는 두 개의 스위치들의 접점과 접지 전압 사이에 접속되는 다수의 커패시터들을 포함하며,
    상기 출력 노드의 전압은 상기 다수의 스위치들 각각의 동작에 따라 상기 전원 전압의 절반으로 프리차지되는 반도체 메모리 시스템.
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