JP2008059724A - 正電位変換回路、強誘電体記憶装置および電子機器 - Google Patents

Abstract

【課題】強誘電体記憶装置のデータの読み出しに必要な種々の回路（例えば、センスアンプ回路、イコライズ回路もしくは正電位変換回路等）を提供する。
【解決手段】ビット線(BL-L)と第１ノード(ML-L)との間に接続されたｐチャネル型ＭＩＳＦＥＴ(P1-L)と、ビット線(BL-R)と第２ノード(ML-R)との間に接続されたｐチャネル型ＭＩＳＦＥＴ(P1-R)と、第１ノードに接続された負電位発生回路(ct-L)と、第２ノードに接続された負電位発生回路(Ct-R)と、を有する強誘電体記憶装置（センスアンプ回路）のｐチャネル型ＭＩＳＦＥＴ(P1-L)のゲート端子と第２ノード(ML-R)とを接続し、ｐチャネル型ＭＩＳＦＥＴ(P1-R)のゲート端子と第１ノード(ML-L)とを接続する。また、第１、第２ノード間にイコライズ回路ＥＱ１を設ける。また、第１、第２ノードの電位を正電位変換回路ＴＰにより正電位の出力ＯＵＴとして取り出す。
【選択図】図２

Description

本発明は、強誘電体記憶装置、特に、強誘電体記憶装置の読み出しに関する、センスアンプ回路、イコライズ回路および正電位変換回路などに関する。

強誘電体記憶装置（ＦｅＲＡＭ： Ferroelectric Random Access Memory）の読み出しには、ラッチ型のセンスアンプ回路を用いる方法が一般的である（例えば、下記特許文献１参照）。

しかしながら、この場合、プレート線に印加された電圧が、強誘電体キャパシタ容量（Ｃｓ）とビット線容量（Ｃｂｌ）に分圧される。従って、ビット線容量（Ｃｂｌ）により強誘電体キャパシタに十分な電位が印加されない。また、ビット線電圧の差分をセンスアンプにより増幅し読み出しを行なうため、ビット線容量（Ｃｂｌ）が増加するほど、ビット線電圧は小さくなり、センスマージンが小さくなってしまう。

そこで、ビット線を仮想的に接地電位に固定できる読み出し回路が検討されている（例えば、下記特許文献２および下記非特許文献１参照）。
特開２０００−１８７９９０号公報（US6233170(B1)） 特開２００２−１３３８５７号公報（US6487103(B2)） IEEE JOURNAL OF SOLID STATE CIRCUITS VOL.37.No.5,MAY 2003 "Bitline GND SensingTechnique for Low-Voltage Operation FeRAM"

（１）しかしながら、上記特許文献２等に記載の回路を用いても、追って詳細に説明するように、（ａ）強誘電体特性に応じて回路を構成する各素子の細かいフィッテイングが必要である、（ｂ）センスマージンが最大になるタイミングが変動する恐れがある、（ｃ）読出し動作中にインバータ中に貫通電流が流れる、（ｄ）面積が大きい、等の問題を有する。

（２）また、上記特許文献２に記載の回路においては、メモリセルから読み出した電荷を、負電位にチャージした容量へ転送して読み出し動作を行なっている。よって、負電位ノード［例えば、図３のＶＭＮやＶＴＨなど］が生じる。しかしながら、これらのノードは、スタンバイ時にフローティング状態となるため、初期電位が不安定となる。初期電位が変化すると読み出し時の出力電位も変動し、センスマージンが減少してしまう。

（３）さらに、上記特許文献２に記載の回路においては、メモリセルから読み出した電荷が”０”データの場合のノードＶＭＮと”１”データの場合のノードＶＭＮの電位差を増幅することにより読み出しを行なう。しかし、センスアンプにより電位差を増幅するためには、負電位を正電位に変換した後、増幅する必要がある。このため、上記特許文献２に記載の回路においては、電圧シフト回路［７］を用いて負電位を正電位に変換した後、センスアンプ［５］により読み出しを行なっている。しかしながら、特許文献２に記載の電圧シフト回路［７］では、変換ロスが大きく、ノードＶＭＮの電位差が変換後には小さくなるという問題がある。［かっこ］内は、文献中の符号である。

よって、本発明は、上記の課題を解決することのできる強誘電体記憶装置を提供することを目的とする。より詳しくは、上記課題を解決することができる強誘電体記憶装置のデータの読み出しに必要な種々の回路（例えば、センスアンプ回路、イコライズ回路もしくは正電位変換回路等）を提供することを目的とする。

（１）本発明の正電位変換回路は、第１ノードと第２ノードの電位差に応じた出力を第１および第２インバータの出力部からそれぞれ出力する正電位変換回路であって、電源電位と第３ノードとの間に直列に接続された第１ｐチャネル型ＭＩＳＦＥＴおよび第１ｎチャネル型ＭＩＳＦＥＴよりなる第１インバータと、電源電位と第４ノードとの間に直列に接続された第２ｐチャネル型ＭＩＳＦＥＴおよび第２ｎチャネル型ＭＩＳＦＥＴよりなり、入出力が前記第１インバータと交差接続された第２インバータと、前記第３ノードと接地電位との間に接続され、そのゲート端子が前記第１ノードに接続され、その基板電位が接地電位に接続された第３ｐチャネル型ＭＩＳＦＥＴと、前記第４ノードと接地電位との間に接続され、そのゲート端子が前記第２ノードに接続され、その基板電位が接地電位に接続された第４ｐチャネル型ＭＩＳＦＥＴと、を有する。

かかる構成によれば、前記第１ノードの電位が前記第２ノードの電位より高い場合に、前記第１ノードの電位を正電位である第１電位に変換し、前記第２ノードを前記第１電位より低い第２電位に変換し、前記第２ノードの電位が前記第１ノードの電位より高い場合に、前記第２ノードの電位を前記第１電位に変換し、前記第１ノードを前記第２電位に変換することができる。このように、第１および第２ノードの電位差に応じた出力を第１電位および第２電位として出力することができる。また、第１および第２ノードの電位が負電位（０Ｖ以下）であっても、これらの電位差を正電位（０Ｖ以上）の電位として取り出すことができる。

例えば、前記第３ノードと前記第３ｐチャネル型ＭＩＳＦＥＴとの間に、第１スイッチングトランジスタが接続され、前記第４ノードと前記第４ｐチャネル型ＭＩＳＦＥＴとの間に、第２スイッチングトランジスタが接続されている。かかる構成によれば、これらのスイッチングトランジスタの制御により、第１および第２ノードの電位が確定した後、正電位への変換を図ることができ、電位の変換特性を向上させることができる。

例えば、前記第１および第２インバータの出力部に接続されたプリチャージ回路を有し、前記プリチャージ回路は、電源電位と第１インバータの出力部に接続された第３スイッチングトランジスタと、電源電位と第２インバータの出力部に接続された第４スイッチングトランジスタとを有する。かかる構成によれば、上記出力部の電位を予め所定の電位に設定（プリチャージ）することができる。

例えば、前記電源電位と、前記第１ｐチャネル型ＭＩＳＦＥＴおよび前記第２ｐチャネル型ＭＩＳＦＥＴの接続ノードとの間に、第１スイッチングトランジスタが接続されている。かかる構成によれば、第１スイッチングトランジスタの制御により、第１および第２ノードの電位が確定した後、正電位への変換を図ることができ、電位の変換特性を向上させることができる。

例えば、前記第１および第２インバータの出力部に接続されたディスチャージ回路を有し、前記ディスチャージ回路は、接地電位と第１インバータの出力に接続された第２スイッチングトランジスタと、電源電位と第２インバータの出力に接続された第３スイッチングトランジスタとを有する。かかる構成によれば、上記出力部の電位を予め所定の電位に設定（ディスチャージ）することができる。

（２）本発明の正電位変換回路は、第１ノードと第２ノードの電位差に応じた出力を第１および第２出力部からそれぞれ出力する正電位変換回路であって、前記第１出力部と第３ノードとの間に接続され、そのゲート端子が前記第２出力部に接続された第１ｎチャネル型ＭＩＳＦＥＴと、前記第２出力部と第４ノードとの間に接続され、そのゲート端子が前記第１出力部に接続された第２ｎチャネル型ＭＩＳＦＥＴと、前記第３ノードと接地電位との間に接続され、そのゲート端子が前記第１ノードに接続され、その基板電位が接地電位に接続された第１ｐチャネル型ＭＩＳＦＥＴと、前記第４ノードと接地電位との間に接続され、そのゲート端子が前記第２ノードに接続され、その基板電位が接地電位に接続された第２ｐチャネル型ＭＩＳＦＥＴと、を有する。

かかる構成によれば、前記第１ノードの電位が前記第２ノードの電位より高い場合に、前記第１ノードの電位を正電位である第１電位に変換し、前記第２ノードを前記第１電位より低い第２電位に変換し、前記第２ノードの電位が前記第１ノードの電位より高い場合に、前記第２ノードの電位を前記第１電位に変換し、前記第１ノードを前記第２電位に変換することができる。このように、第１および第２ノードの電位差に応じた出力を第１電位および第２電位として出力することができる。また、第１および第２ノードの電位が負電位（０Ｖ以下）であっても、これらの電位差を正電位（０Ｖ以上）の電位として取り出すことができる。

例えば、前記第３ノードと前記第３ｐチャネル型ＭＩＳＦＥＴとの間に、第１スイッチングトランジスタが接続され、前記第４ノードと前記第４ｐチャネル型ＭＩＳＦＥＴとの間に、第２スイッチングトランジスタが接続されている。かかる構成によれば、これらのスイッチングトランジスタの制御により、第１および第２ノードの電位が確定した後、正電位への変換を図ることができ、電位の変換特性を向上させることができる。

例えば、前記第１および第２出力部に接続されたプリチャージ回路を有し、前記プリチャージ回路は、電源電位と第１出力部に接続された第３スイッチングトランジスタと、電源電位と第２出力部に接続された第４スイッチングトランジスタとを有する。かかる構成によれば、第１および第２出力部を電源電位にプリチャージすることができる。

例えば、前記第１出力部と前記第１ノードとの間に接続された第１キャパシタと、前記第２出力部と前記第２ノードとの間に接続された第２キャパシタと、を有する。かかる構成によれば、出力部の電位の低下を利用して、第１および第２ノードの電位を低下させることができる。よって、これらのノードの電位がｐチャネル型ＭＩＳＦＥＴの閾値以上であり、ｐチャネル型ＭＩＳＦＥＴが当初オフ状態であっても、第１および第２ノードの電位を低下させ、電位の変換動作をさせることができる。

例えば、前記第１ノードと接地電位との間に接続され、そのゲート端子が前記第２ノードに接続され、その基板電位が接地電位に接続された第５ｐチャネル型ＭＩＳＦＥＴと、前記第２ノードと接地電位との間に接続され、そのゲート端子が前記第１ノードに接続され、その基板電位が接地電位に接続された第６ｐチャネル型ＭＩＳＦＥＴと、を有する。かかる構成によれば、２つの入力電位がｐチャネル型ＭＩＳＦＥＴの閾値より低くなることを防止することができる。また、第１および第２ノードのうち、電位の高い方のノードを接地電位まで上昇させることができる。

例えば、その動作時において、前記第１ノードおよび前記第２ノードの電位は、０もしくは負電位である。このように、第１および第２ノードの電位が負電位（０Ｖ以下）であっても、上記構成によれば、これらの電位差を正電位（０Ｖ以上）の電位として取り出すことができる。

（３）本発明の強誘電体記憶装置は、請求項１乃至１１のいずれか一項記載の正電位変換回路と、前記第１ノードと第１ビット線との間に接続された第７ｐチャネル型ＭＩＳＦＥＴと、前記第２ノードと第２ビット線との間に接続された第８ｐチャネル型ＭＩＳＦＥＴと、前記第１ノードに接続された第１負電位発生回路と、前記第２ノードに接続された第２負電位発生回路と、を有する。かかる構成によれば、負電位を第７、第８ｐチャネル型ＭＩＳＦＥＴを介してビット線に転送することができるため、読み出し時のビット線の電位の上昇を抑制することができる。よって、メモリセルを構成する強誘電体キャパシタに印加される電圧を大きくすることができる。強誘電体記憶装置の読み出し特性を向上させることができる。

（４）本発明の強誘電体記憶装置は、上記正電位変換回路と、前記第１ノードと接続される第１ビット線と、前記第２ノードと接続される第２ビット線と、を有し、前記第１および第２ビット線には、それぞれ強誘電体メモリが接続されている。かかる構成によれば、いわゆる２Ｔ２Ｃの強誘電体メモリセルに上記正電位変換回路を適用することができる。

（５）本発明の強誘電体記憶装置は、上記正電位変換回路と、前記第１ノードと接続される第１ビット線と、前記第２ノードと接続される第２ビット線と、を有し、前記第１ビット線には、強誘電体メモリが接続され、前記第２ビット線には、参照電位が印加される。かかる構成によれば、いわゆる１Ｔ１Ｃの強誘電体メモリセルに上記正電位変換回路を適用することができる。

（６）本発明の電子機器は、上記強誘電体記憶装置を有する。電子機器とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。

図１は、強誘電体記憶装置の構成を示すブロック図である。図示するように、強誘電体記憶装置１００は、メモリセルアレイ１１０と、周辺回路部（１２０、１３０、１４０等）を有する。メモリセルアレイ１１０は、アレイ状に配置された複数のメモリセルよりなり、各メモリセルは、ワード線ＷＬおよびビット線ＢＬ−Ｌ、ＢＬ−Ｒの交点に配置される。なお、ここでは、２Ｔ２Ｃセルを例に説明する。よって、ビット線ＢＬ−ＬおよびＢＬ−Ｒにそれぞれ接続された２つのトランジスタと２つの強誘電体キャパシタによって１つのデータが記憶される。また、周辺回路を構成するワード線制御部１２０及びプレート線制御部１３０は、複数のワード線ＷＬ及び複数のプレート線ＰＬの電圧を制御する。これらの制御によって、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに書き込む。このような読み出し、書き込みは、ビット線制御部１４０においてなされる。

以下、本発明の実施の形態をセンスアンプ回路、イコライズ回路および正電位変換回路の順に説明する。
１）センスアンプ回路
（第１センスアンプ回路）
図２は、本発明の一実施の形態である第１センスアンプ回路の構成を示す回路図である。図示するように、ビット線ＢＬ−ＬおよびＢＬ−Ｒは、それぞれ、ｐチャネル型ＭＩＳＦＥＴＰ１−ＬおよびＰ１−Ｒを介して第１ノードＭＬ−Ｌおよび第２ノードＭＬ−Ｒに接続されている。一方、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌのゲート端子は、第２ノードＭＬ−Ｒに接続され、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｒのゲート端子は、第１ノードＭＬ−Ｌに接続されている。このように、２つのｐチャネル型ＭＩＳＦＥＴＰ１−ＬとＰ１−Ｒの一端とゲート端子は、交差接続されている。ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒの基板電位（バックゲート電位）は接地電位とする。より好ましくはビット線側の端子（第１端）と同電位とする。基板電位が高い方がオンしやすくなるためである。なお、本明細書においては、ＭＩＳＦＥＴのソース、ドレイン領域をＭＩＳＦＥＴの第１端、第２端もしくは一端、他端と言うことがある。

また、第１ノードＭＬ−Ｌおよび第２ノードには、負電位発生回路ＭＧが接続されている。この負電位発生回路ＭＧは、第１ノードＭＬ−Ｌに接続された強誘電体キャパシタＣｔ−Ｌおよび第２ノードＭＬ−Ｒに接続された強誘電体キャパシタＣｔ−Ｒよりなり、これらの他端は、ＭＧＥＮ信号線に共通接続されている。なお、以降、信号と信号線とを同じ符号で示す場合がある。

この負電位発生回路ＭＧと交差接続した２つのｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−ＲとでセンスアンプＳＡを構成している（図５参照）。

また、第１ノードＭＬ−Ｌおよび第２ノードＭＬ−Ｒ間には、電荷転送回路（電荷供給回路）ＣＴが接続されている。当該回路は、第１ノードＭＬ−Ｌおよび第２ノードＭＬ−Ｒ間に直列に接続されたｐチャネル型ＭＩＳＦＥＴＰ２−Ｌ、Ｐ２−Ｒよりなる。ｐチャネル型ＭＩＳＦＥＴＰ２−ＬとＰ２−Ｒの接続ノードは、接地電位（グランド、ＧＮＤ）に接続され、ｐチャネル型ＭＩＳＦＥＴＰ２−Ｌのゲート端子は、第２ノードＭＬ−Ｒと接続され、ｐチャネル型ＭＩＳＦＥＴＰ２−Ｒのゲート端子は、第１ノードＭＬ−Ｌと接続されている。ｐチャネル型ＭＩＳＦＥＴＰ２−Ｌ、Ｐ２−Ｒの基板電位（バックゲート電位）は接地電位とする。より好ましくはｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒのビット線側の端子（第１端）と同電位とする。基板電位が高い方がオンしやすくなるためである。

なお、ビット線ＢＬ−Ｌ、ＢＬ−Ｒには、各ビット線を接地電位にディスチャージする回路が接続されている。当該回路は、ビット線ＢＬ−Ｌと接地電位（第１電位）との間に接続されたｎチャネル型ＭＩＳＦＥＴＮ１−Ｌと、ビット線ＢＬ−Ｒと接地電位（第１電位）との間に接続されたｎチャネル型ＭＩＳＦＥＴＮ１−Ｒとからなる。これらのゲート端子は、ＢＬＧＮＤ線と接続されている。

また、ビット線ＢＬ−Ｌ、ＢＬ−Ｒとセンスアンプ回路ＳＡとの間には、スイッチングトランジスタ（Ｎ２−Ｌ、Ｎ２−Ｒ）が接続されている。即ち、ビット線ＢＬ−Ｌとｐチャネル型ＭＩＳＦＥＴＰ１−Ｌとの間に、スイッチングトランジスタＮ２−Ｌが接続され、ビット線ＢＬ−Ｒとｐチャネル型ＭＩＳＦＥＴＰ１−Ｒとの間に、スイッチングトランジスタＮ２−Ｒが接続されている。これらのスイッチングトランジスタのゲート端子は、ＢＬＳＷ線に接続されている。これらのスイッチングトランジスタはｎチャネル型ＭＩＳＦＥＴよりなる。

また、第１ノードＭＬ−Ｌおよび第２ノードＭＬ−Ｒ間には、イコライズ回路ＥＱ１が接続されている。このイコライズ回路ＥＱ１は、負電位ノードとなった第１ノードＭＬ−Ｌおよび第２ノードＭＬ−Ｒの電位を同電位（例えば、接地電位）とする回路である。このイコライズ回路ＥＱ１は、ＭＥＱ線と接続され、ＭＥＱ信号によって制御される。このイコライズ回路の詳細な説明は、「２）イコライズ回路」の欄で詳細に説明する。

また、第１ノードＭＬ−Ｌおよび第２ノードＭＬ−Ｒには、正電位変換回路ＴＰが接続されている。この正電位変換回路ＴＰの入力部は第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒにそれぞれ接続され、第１、第２ノードの電位差に応じた出力を出力部ＯＵＴから出力する。例えば、負電位ノードである第１、第２ノードの電位差に応じた正電位の出力を出力部ＯＵＴ−Ｒ、ＯＵＴ−Ｌから出力する（図４、図１４等参照）。この正電位変換回路ＴＰは、ＭＴＰ線と接続され、ＭＴＰ信号によって制御される。この正電位変換回路の詳細な説明は、「３）正電位変換回路」の欄で詳細に説明する。

図３に、強誘電体記憶装置の読み出し時のタイミングチャートを示す。図示するように、ＢＬＳＷ線をＨレベルとし、センスアンプ回路ＳＡとビット線ＢＬ−Ｌ、ＢＬ−Ｒとを接続する（図３（Ｄ））。次いで、ワード線ＷＬをＨレベルとする（図３（Ａ））。次いで、ＢＬＧＮＤ線をＬレベルとし、接地電位にディスチャージしていたビット線ＢＬ−Ｌ、ＢＬ−Ｒをフローティング状態とする（図３（Ｃ））。次いで、ＭＥＱ線をＬレベルとし、イコライズ回路をオフする（図３（Ｆ））。

次いで、プレート線ＰＬをＨレベルとし（図３（Ｂ））、メモリセルからビット線ＢＬ−Ｌ、ＢＬ−Ｒに電荷を転送する。次いで、ＭＧＥＮ線（第１線）をＨレベルからＬレベルに変化させ、負電位発生回路ＭＧを動作させる（図３（Ｅ））。

上記読み出しの際のビット線ＢＬ−Ｌ、ＢＬ−Ｒと第１、第２ノードＭＬ−Ｌ、ＭＬＲ等の電位のシミュレーション結果を図４に示す。図４（Ａ）に示すように、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位は、メモリセル（強誘電体キャパシタ）からの電荷の転送により徐々に上昇する。この際、”１”データ側のビット線（図４においては、ＢＬ−Ｌ）の電位がより早く上昇する。一方、ＭＧＥＮ線のＬレベルへの変化により、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が急激に低下し、ｐチャネル型ＭＩＳＦＥＴの閾値Ｖｔｈ（ここでは、−０．８Ｖ）以下の負電位となる。その結果、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒがオン状態となる。この後、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位は、ビット線からの電荷転送により上昇する。この際、”１”データ側のビット線（図４においては、ＢＬ−Ｌ）に接続するノード（図４においては、ＭＬ−Ｌ）の電位がより早く上昇する。よって、当該ノード（ＭＬ−Ｌ）の電位が、閾値Ｖｔｈ以上となると、ｐチャネル型ＭＩＳＦＥＴＰ１−Ｒがオフし、他方のノード（ＭＬ−Ｒ）の電位の上昇が停止する。よって、この時点で、読み出しデータが確定する。

次いで、図４（Ｂ）に示すように、ＭＴＰ線をＬレベルからＨレベルに変化させ、正電位変換回路ＴＰをオンさせる。その結果、図４（Ｃ）に示すように、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位差を出力データＯＵＴ−Ｌ、ＯＵＴ−Ｒとして取り出すことができる。図４においては、出力データＯＵＴ−Ｌは、”１”、ＯＵＴ−Ｒは、”０”である。

このように、第１センスアンプ回路によれば、負電位ノード（ＭＬ−Ｌ、ＭＬ−Ｒ）に接続されたｐチャネル型ＭＩＳＦＥＴＰ１−Ｌ、Ｐ１−Ｒのゲート端子を、交差接続させたので、これらのうち”１”データ側のノードからの電位の上昇を利用し、”０”データ側のノードに接続されたｐチャネル型ＭＩＳＦＥＴをオフさせることができる(図５参照）。よって、この時点もしくはこれ以降の負電位ノードの電位差を出力データとして取り出すことができる。図５は、第１センスアンプ回路の主要部の構成を示す回路図である。図２と同じ部位には同符号を付してある。

特に、第１のセンスアンプ回路の構成およびその駆動方法（データの読み出し方法）によれば、次の（１）〜（５）の利点がある。

（１）例えば、前述の特許文献１に記載の回路と比較し、ビット線ＢＬ−Ｌ、ＢＬ−Ｒの電位が接地電位近傍まで下がるため、強誘電体キャパシタに印加される電圧を大きくすることができる。よって、強誘電体キャパシタに蓄積された電荷をより多く読み出すことができる。また、読み出し速度を向上させることができる。

（２）また、ビット線容量の影響を低減できるため、メモリの大容量化にも対応することができる。即ち、メモリ数が多くなりビット線が長くなっても読み出し精度を維持することができる。

（３）また、第１、第２ノード（ＭＬ−Ｌ、ＭＬ−Ｒ）の電位のうち、一方が、閾値Ｖｔｈより上、他方が閾値Ｖｔｈより下で固定されるため、後段の回路（例えば、正電位変換回路）の設計が容易になる。

（４）また、図６に示す回路と比較すると、インバータを用いていないため、貫通電流を低減できる。また、回路を構成する素子数が低減され、本発明者の検討によるとレイアウト面積を約３０％に縮小することができる。また、第１のセンスアンプ回路によれば、回路フィッテイングが容易となる。例えば、図６の回路では、各構成素子の特性（例えば、閾値や容量）の細かな設定が必要であり、その形成が困難となる。これに対し、第１センスアンプ回路では、かかる設定が少なくてすむ。図６は、第１センスアンプ回路の効果を説明するための比較回路である。ＦＢＡおよびＦＢＢは、フィードバック回路、ＰＴＡおとびＰＴＢはｐチャネル型ＭＩＳＦＥＴ、Ｃ１Ａ、Ｃ１Ｂは、キャパシタ、ＮＡ、ＮＢは、ノード、Ｃ２Ａ、Ｃ２Ｂは、キャパシタ、ＧＳＡは、一般的なセンスアンプ回路を示す。

（５）さらに、電荷転送回路ＣＴにより、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位の上昇が促進され、いずれか一方のノードが閾値Ｖｔｈを越えるまでの時間が短縮される。よって、読み出し速度を向上させることができる。また、イコライズ回路ＥＱ１により、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの初期電位が固定されるため、読み出し動作を安定化させることができる。特に、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が双方もと閾値Ｖｔｈより大きい電位までしか下がらないという現象を低減することができる。また、正電位変換回路ＴＰにより、負電位ノードである第１、第２ノードの電位差を正電位の出力ＯＵＴ−Ｌ、ＯＵＴ−Ｒとして効率的に取り出すことができる。
（第２センスアンプ回路）
図７は、本発明の一実施の形態である第２センスアンプ回路の構成を示す回路図である。第１センスアンプ回路との違いは、ｐチャネル型ＭＩＳＦＥＴＰ２−Ｒのゲート端子（ノードＰＧ−Ｒ）と第１ノードＭＬ−Ｌとの間に強誘電体キャパシタＣｔ２−Ｌよりなる電位転送回路を接続し、ｐチャネル型ＭＩＳＦＥＴＰ２−Ｌのゲート端子（ノードＰＧ−Ｌ）と第２ノードＭＬ−Ｒとの間に強誘電体キャパシタＣｔ２−Ｒよりなる電位転送回路を接続した点にある。さらに、ｐチャネル型ＭＩＳＦＥＴＰ１−ＬおよびＰ２−Ｌのゲート端子（ノードＰＧ−Ｌ）とｐチャネル型ＭＩＳＦＥＴＰ１−ＲおよびＰ２−Ｒのゲート端子（ノードＰＧ−Ｒ）との間にイコライズ回路ＥＱ２を接続した点にある。このイコライズ回路ＥＱ２も、ＭＥＱ線と接続され、ＭＥＱ信号によって制御される。

かかる構成によれば、第１もしくは第２ノードの電位の変化を即座にｐチャネル型ＭＩＳＦＥＴのゲート端子に転送することができ、”０”データ側のノード（図８においてはＭＬ−Ｒ）に接続されるｐチャネル型ＭＩＳＦＥＴ（Ｐ２−Ｒ）を素早くオフさせ、”０”データ側のノード（ＭＬ−Ｒ）の電位の上昇をより早く停止させることができる。

第２センスアンプ回路の読み出し時のタイミングチャートは、図３と同じである。読み出しの際のノードＰＧ−Ｌ、ＰＧ−Ｒ等の電位のシミュレーション結果を図８に示す。ビット線ＢＬ−Ｌ、ＢＬ−Ｒと第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位の変化は図４と同様である。図８（Ａ）に示すように、ＭＧＥＮ線のＬレベルへの変化により、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が急激に低下した後、ｐチャネル型ＭＩＳＦＥＴＰ２−Ｌ、Ｐ２−Ｒがオン状態となるため、接地電位からもこれらのＭＩＳＦＥＴを介して第１および第２ノードＭＬ−Ｌ、ＭＬ−Ｒに電荷が注入される。よって、これらのノードの電位上昇が促進される。ここで、”０”データ側のノードＰＧ−Ｒの電位は、第１ノードＭＬ−Ｌより早く電位が上昇する。その結果、前述した通り、”０”データ側のビット線（図８においてはＢＬ−Ｒ）に接続されるｐチャネル型ＭＩＳＦＥＴを素早くオフさせ、”０”データ側のノード（ＭＬ−Ｒ）の電位の上昇をより早く停止させることができる。このように、第２センスアンプ回路においては、第１センスアンプ回路の効果に加え、上記効果を奏する。

ここで、ノードＰＧ−Ｌ、ＰＧ−Ｒも負電位となるため、これらのノード間にイコライズ回路ＥＱ２を設け、初期電位を固定することで、読み出し動作を安定化させることができる。このイコライズ回路ＥＱ２としても、後述する第１、第２もしくは第３イコライズ回路を用いることができる。

なお、第１、第２センスアンプ回路においては、負電位発生回路として強誘電体キャパシタを用いたが、常誘電体キャパシタやゲートキャパシタ等を用いてもよい。また、全く異なる回路方式によって、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒに負電位を印加してもよい。

また、第２センスアンプ回路において、電位転送回路として強誘電体キャパシタを用いたが、常誘電体キャパシタやゲートキャパシタ等を用いてもよい。

また、本発明のセンスアンプ回路は、２Ｔ２Ｃの強誘電体メモリのみならず、一方のビット線に参照電位が印加される１Ｔ１Ｃの強誘電体メモリにも適用可能である。
２）イコライズ回路
次いで、第１、第２センスアンプ回路に用いたイコライズ回路の構成について詳細に説明する。
（第１イコライズ回路）
図９は、本発明の一実施の形態である第１イコライズ回路の構成を示す回路図である。図示するように、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの間にｐチャネル型ＭＩＳＦＥＴＰ４が接続されている。また、第１ノードＭＬ−Ｌと接地電位との間には、ｐチャネル型ＭＩＳＦＥＴＰ３−Ｌが接続され、第２ノードＭＬ−Ｒと接地電位との間には、ｐチャネル型ＭＩＳＦＥＴＰ３−Ｒが接続されている。これらのｐチャネル型ＭＩＳＦＥＴのゲート端子は、強誘電体キャパシタＣ１（負電位発生回路）の一端と接続され、基板電位は、接地電位である。負電位発生回路は、ＭＥＱ線とノードｖｒｓｔとの間に接続された強誘電体キャパシタＣ１よりなる。また、ノードｖｒｓｔには安全装置（クランプ回路）Ｓが接続されている。この安全装置Ｓにより第１イコライズ回路のスタンバイ時において、フローティング状態となるノードｖｒｓｔの電位が所定の電位範囲に位置するよう制御される。なお、第１ノードＭＬ−Ｌと第２ノードＭＬ−Ｒには前述したセンスアンプ回路ＳＡ等を介してビット線が接続される。

図１０に、第１イコライズ回路の動作時のタイミングチャートを示す。図１０（Ａ）に示すように、ＭＥＱ線がＨレベルからＬレベルに変化し、イコライズ動作が開始する。よって、図１０（Ｃ）に示すように、それまで異なる電位であった第１ノードＭＬ−Ｌおよび第２ノードＭＬ−Ｒが、接地電位にイコライズされる。その後、ＭＥＱ線がＨレベルとなると、第１イコライズ回路はオフする。さらに、ＭＧＥＮｂ線がＨレベルからＬレベルに変化すると、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位は、急激に低下し、この後、ビット線電位の上昇の影響を受け上昇する。これらの変化は、「１）センスアンプ回路」の欄において、図４等を参照しながら説明した通りである。なお、ＭＧＥＮｂは、ＭＧＥＮの反転信号（信号線）を示す。また、図中にはノードｖｒｓｔの電位変化も示してある。

このように、当該イコライズ回路においては、ｐチャネル型ＭＩＳＦＥＴを用いたので、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒが負電位ノードとなっても、これらのノードを同電位とすることができる。例えば、ｎチャネル型ＭＩＳＦＥＴを用いた場合には、ＰＮ接合電流によりソース、ドレイン領域の電位が上昇してしまうため、第１、第２ノードの電位が上昇してしまう。また、ｐチャネル型ＭＩＳＦＥＴの基板電位を接地電位としたので、ゲート電位を接地電位とするだけでイコライズ回路をオフすることができる。

このように、当該イコライズ回路においては、簡易な構成で、負電位ノードのイコライズが可能となる。

なお、ｐチャネル型ＭＩＳＦＥＴＰ４のみでイコライズ回路を構成してもよい。但し、ｐチャネル型ＭＩＳＦＥＴＰ３−Ｌ、Ｐ３−Ｒを用いることで、各ノードを接地電位にイコライズすることができる。よって、後段の回路動作、例えば、センスアンプ回路動作の安定化を図ることができる。
（第２イコライズ回路）
図１１は、本発明の一実施の形態である第２イコライズ回路の構成を示す回路図である。第１イコライズ回路との違いは、ｐチャネル型ＭＩＳＦＥＴＰ４を省略した点にある。この場合も、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒを接地電位にイコライズすることができる。第２イコライズ回路の動作時のタイミングチャートは、図１０と同じである。
（第３イコライズ回路）
図１２は、本発明の一実施の形態である第３イコライズ回路の構成を示す回路図である。図示するように、安全装置Ｓとして抵抗Ｒを用いてもよい。この抵抗Ｒとしては、ウエル抵抗、多結晶シリコン抵抗（Ｐｏｌｙ抵抗）やトランジスタ抵抗などを用いることができる。

第３イコライズ回路の動作時のタイミングチャートを図１３に示す。図１３（Ａ）に示すように、ＭＥＱ線がＨレベルからＬレベルに変化し、イコライズ動作が開始する。よって、図１３（Ｃ）に示すように、それまで異なる電位であった第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒが、接地電位にイコライズされる。さらに、ＭＧＥＮｂ線がＨレベルからＬレベルに変化すると、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が急激に低下し、この後、ビット線電位の上昇の影響を受け上昇する。これらの変化は、「１）センスアンプ回路」の欄において、図４等を参照しながら説明した通りである。なお、図中にはノードｖｒｓｔの電位変化も示してある。この場合、ＭＥＱ線の変化から所定の時間経過すると、ノードｖｒｓｔが接地電位となり安定する。よって、ＭＥＱ線をＬレベルからＨレベルに変化させる必要はない。

以上詳細に説明したように、第１〜第３のイコライズ回路においては、簡易な構成で、負電位ノードをイコライズすることができる。よって、第１、第２ノードの初期電位を安定させることができ、後段の回路動作、例えばセンスアンプ回路動作の安定化を図ることができる。特に、本発明のイコライズ回路を前述の第１、第２のセンスアンプ回路に適用した場合には、より効果的である。即ち、第１、第２のセンスアンプ回路においては、第１、第２ノードの電位のいずれかが閾値Ｖｔｈを越えて変化することが必要である。よって、第１、第２ノードの初期電位を安定化することで、上記ノードの電位の変化を確実にすることができる。

また、第１、第２イコライズ回路においては、ＭＥＱ線がＬレベルである期間がイコライズ期間となり、入力パルス（ＭＥＱ信号の変化）によってイコライズ期間を正確に確保することができる。これに対し、第３イコライズ回路は、簡易な回路構成および簡易な入力（ＭＥＱ線をＬレベルとするだけ）で、イコライズを行なうことができる。

なお、本発明のイコライズ回路は、第１および第２センスアンプ回路のみならず、図６や後述する図２３に示す回路にも適用可能である。即ち、ノードＮＡ、ＮＢ間に、本発明のイコライズ回路を接続することにより、これらのノードが負電位ノードとなっても、これらのノードを同電位とすることができる。

また、本発明のイコライズ回路は、２Ｔ２Ｃの強誘電体メモリのみならず、一方のビット線に参照電位が印加される１Ｔ１Ｃの強誘電体メモリにも適用可能である。

また、第１〜第３のイコライズ回路においては、負電位発生回路として強誘電体キャパシタを用いたが、常誘電体キャパシタやゲートキャパシタ等を用いてもよい。また、全く異なる回路方式によって、負電位をノードｖｒｓｔに印加してもよい。
３）正電位変換回路
次いで、第１、第２センスアンプ回路に用いた正電位変換回路の構成について詳細に説明する。
（第１正電位変換回路１）
図１４は、本発明の一実施の形態である第１正電位変換回路の構成を示す回路図である。図示するように、第１、第２ノードの電位差を交差接続されたインバータの出力として取り出す。詳細には、当該回路は、電源電位とノードＮＬとの間に接続されたｐチャネル型ＭＩＳＦＥＴＰ１２−Ｌとｎチャネル型ＭＩＳＦＥＴＮ１２−ＬよりなるインバータＩＮ１と、電源電位とノードＮＬとの間に接続されたｐチャネル型ＭＩＳＦＥＴＰ１２−Ｒとｎチャネル型ＭＩＳＦＥＴＮ１２−ＲよりなるインバータＩＮ２とを有する。ｐチャネル型ＭＩＳＦＥＴＰ１２−Ｌとｎチャネル型ＭＩＳＦＥＴＮ１２−Ｌの接続ノードは出力部ＯＵＴ−Ｌとなり、この出力部ＯＵＴ−Ｌはｐチャネル型ＭＩＳＦＥＴＰ１２−Ｒのゲート端子およびｎチャネル型ＭＩＳＦＥＴＮ１２−Ｒのゲート端子に接続されている。ｐチャネル型ＭＩＳＦＥＴＰ１２−Ｒとｎチャネル型ＭＩＳＦＥＴＮ１２−Ｒの接続ノードは出力部ＯＵＴ−Ｒとなり、この出力部ＯＵＴ−Ｒは、ｐチャネル型ＭＩＳＦＥＴＰ１２−Ｌのゲート端子およびｎチャネル型ＭＩＳＦＥＴＮ１２−Ｌのゲート端子に接続されている。

ノードＮＬと接地電位との間には、ｐチャネル型ＭＩＳＦＥＴＰ１１−Ｌが接続され、そのゲート端子は第１ノードＭＬ−Ｌと接続される。ノードＮＲと接地電位との間には、ｐチャネル型ＭＩＳＦＥＴＰ１１−Ｒが接続され、そのゲート端子は第２ノードＭＬ−Ｒと接続される。ｐチャネル型ＭＩＳＦＥＴＰ１１−Ｌ、１１−Ｒの基板電位は、接地電位である。

ここでは、第１、第２ノードの電位が確定した後、当該正電位変換回路をオンさせるため、ｎチャネル型ＭＩＳＦＥＴＮ１２−Ｌの第１端とノードＮＬとの間にスイッチングトランジスタＮ１１−Ｌが接続され、ｎチャネル型ＭＩＳＦＥＴＮ１２−Ｒの第１端とノードＮＲとの間にスイッチングトランジスタＮ１１−Ｒが接続されている。これらのスイッチングトランジスタは、ｎチャネル型ＭＩＳＦＥよりなり、これらのスイッチングトランジスタのゲート端子は、ＭＴＰ線に接続されている。

また、出力部を予め所定電位に固定するため、電源電位と出力部ＯＵＴ−Ｌとの間にスイッチングトランジスタＰ１３−Ｌが接続され、電源電位と出力部ＯＵＴ−Ｒとの間にスイッチングトランジスタＰ１３−Ｒが接続されている。これらのスイッチングトランジスタは、ｐチャネル型ＭＩＳＦＥよりなり、これらのスイッチングトランジスタのゲート端子は、ＭＴＰ線に接続されている。

図１５に、第１正電位変換回路の動作時のタイミングチャートを示す。図１５（Ａ）に示すように、ＭＴＰ線がＬレベルの間は、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒは、電源電位（Ｈレベル）にプリチャージされている。このようにスタンバイ時に、プリチャージを行なうことで、インバータＩＮ１、ＩＮ２の不所望な動作を防止することができる。この後、図１５（Ｂ）に示すＭＧＥＮｂ線がＨレベルからＬレベルとなると、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が急激に低下し、この後、ビット線電位の上昇の影響を受け、それぞれ上昇する（図１５（Ｃ））。これらの変化は、「１）センスアンプ回路」の欄において、図４等を参照しながら説明した通りである。この際、一方の電位は、閾値Ｖｔｈ以上となり、他方の電位は閾値Ｖｔｈ以下となる。次いで、ＭＴＰ線が、Ｈレベルとなると正電位変換回路が動作する。即ち、”１”データ側のノード（図１５においては、ＭＬ−Ｌ）は、閾値Ｖｔｈ以上であるため、ｐチャネル型ＭＩＳＦＥＴＰ１１−Ｒは、オン状態となる。よって、出力部ＯＵＴ−Ｒは、Ｌレベル（接地電位）となる。一方、出力部ＯＵＴ−Ｌは、Ｈレベル（電源電位）を維持する（図１５（Ｃ））。

このように、第１正電位変換回路においては、負電位ノードである第１、第２ノードの電位差に対応した出力を正電位であるＨレベル、Ｌレベルとして取り出すことができる。ここでは、負電位とは、０以下の電位をいい、正電位とは、０以上の電位をいう。また、動作タイミングによっては、第１もしくは第２ノードの電位が、わずかに０を超えることもある。
（第２正電位変換回路）
図１６は、本発明の一実施の形態である第２正電位変換回路の構成を示す回路図である。この場合も、第１、第２ノードの電位差を交差接続されたインバータの出力として取り出す。詳細には、当該回路は、ノードＮＣとノードＮＬとの間に接続されたｐチャネル型ＭＩＳＦＥＴＰ１２−Ｌとｎチャネル型ＭＩＳＦＥＴＮ１２−ＬよりなるインバータＩＮ１と、ノードＮＣとノードＮＬとの間に接続されたｐチャネル型ＭＩＳＦＥＴＰ１２−Ｒとｎチャネル型ＭＩＳＦＥＴＮ１２−ＲよりなるインバータＩＮ２とを有する。ｐチャネル型ＭＩＳＦＥＴＰ１２−Ｌとｎチャネル型ＭＩＳＦＥＴＮ１２−Ｌの接続ノードは出力部ＯＵＴ−Ｌとなり、この出力部ＯＵＴ−Ｌは、ｐチャネル型ＭＩＳＦＥＴＰ１２−Ｒのゲート端子およびｎチャネル型ＭＩＳＦＥＴＮ１２−Ｒのゲート端子に接続されている。ｐチャネル型ＭＩＳＦＥＴＰ１２−Ｒとｎチャネル型ＭＩＳＦＥＴＮ１２−Ｒの接続ノードは出力部ＯＵＴ−Ｒとなり、この出力部ＯＵＴ−Ｒは、ｐチャネル型ＭＩＳＦＥＴＰ１２−Ｌのゲート端子およびｎチャネル型ＭＩＳＦＥＴＮ１２−Ｌのゲート端子に接続されている。

ノードＮＬと接地電位との間には、ｐチャネル型ＭＩＳＦＥＴＰ１１−Ｌが接続され、そのゲート端子は第１ノードＭＬ−Ｌと接続される。ノードＮＲと接地電位との間には、ｐチャネル型ＭＩＳＦＥＴＰ１１−Ｒが接続され、そのゲート端子は第２ノードＭＬ−Ｒと接続される。ｐチャネル型ＭＩＳＦＥＴＰ１１−Ｌ、１１−Ｒの基板電位は、接地電位である。

ここでは、第１、第２ノードの電位が確定した後、当該正電位変換回路をオンさせるため、電源電位とノードＮＣとの間にスイッチングトランジスタＰ１５が接続されている。このスイッチングトランジスタＰ１５は、ｐチャネル型ＭＩＳＦＥよりなり、このスイッチングトランジスタＰ１５のゲート端子は、ＭＴＰｂ線に接続されている。なお、ＭＴＰｂは、ＭＴＰの反転信号（信号線）を示す。

また、出力部を予め所定電位に固定するため、接地電位と出力部ＯＵＴ−Ｌとの間にスイッチングトランジスタＮ１２−Ｌが接続され、接地電位と出力部ＯＵＴ−Ｒとの間にスイッチングトランジスタＮ１２−Ｒが接続されている。これらのスイッチングトランジスタは、ｎチャネル型ＭＩＳＦＥよりなり、これらのスイッチングトランジスタのゲート端子は、ＭＴＰｂ線に接続されている。

図１７に、第２正電位変換回路の動作時のタイミングチャートを示す。図１７（Ａ）に示すように、ＭＴＰｂ線がＨレベルの間は、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒは、接地電位（Ｌレベル）にディスチャージされている。このようにスタンバイ時に、ディスチャージを行なうことで、インバータＩＮ１、ＩＮ２の不所望な動作を防止することができる。この後、図１７（Ｂ）に示すＭＧＥＮｂ線がＨレベルからＬレベルとなると、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が急激に低下し、この後、ビット線電位の上昇の影響を受け、それぞれ上昇する（図１７（Ｃ））。これらの変化は、「１）センスアンプ回路」の欄において、図４等を参照しながら説明した通りである。この際、一方の電位は、閾値Ｖｔｈ以上となり、他方の電位は閾値Ｖｔｈ以下となる。次いで、ＭＴＰｂ線が、Ｌレベルとなると正電位変換回路が動作する。即ち、”１”データ側のノード（図１７においては、ＭＬ−Ｌ）は、閾値Ｖｔｈ以上であるため、ｐチャネル型ＭＩＳＦＥＴＰ１１−Ｒは、オン状態となる。よって、出力部ＯＵＴ−Ｒは、Ｌレベル（接地電位）となる。一方、出力部ＯＵＴ−ＲがＬレベルとなると、ｐチャネル型ＭＩＳＦＥＴＰ１２−Ｌがオンするため、出力部ＯＵＴ−Ｌは、Ｈレベル（電源電位）となる（図１７（Ｃ））。

このように、第２正電位変換回路においても、負電位ノードである第１、第２ノードの電位差に対応した出力をＨレベル、Ｌレベルとして取り出すことができる。
（第３正電位変換回路）
図１８は、本発明の一実施の形態である第３正電位変換回路の構成を示す回路図である。図示するように、当該回路は、ノードＮＬにその第１端子が接続されたｎチャネル型ＭＩＳＦＥＴＮ１２−Ｌと、ノードＮＲにその第１端子が接続されたｎチャネル型ＭＩＳＦＥＴＮ１２−Ｒを有する。ｎチャネル型ＭＩＳＦＥＴＮ１２−Ｌの第２端子は、出力部ＯＵＴ−Ｌとなり、ｎチャネル型ＭＩＳＦＥＴＮ１２−Ｒのゲート端子に接続されている。ｎチャネル型ＭＩＳＦＥＴＮ１２−Ｒの第２端子は、出力部ＯＵＴ−Ｒとなり、ｎチャネル型ＭＩＳＦＥＴＮ１２−Ｌのゲート端子に接続されている。

ノードＮＬと接地電位との間には、ｐチャネル型ＭＩＳＦＥＴＰ１１−Ｌが接続され、そのゲート端子は第１ノードＭＬ−Ｌと接続される。ノードＮＲと接地電位との間には、ｐチャネル型ＭＩＳＦＥＴＰ１１−Ｒが接続され、そのゲート端子は第２ノードＭＬ−Ｒと接続される。ｐチャネル型ＭＩＳＦＥＴＰ１１−Ｌ、１１−Ｒの基板電位は、接地電位である。

ここでは、第１、第２ノードの電位が確定した後、当該正電位変換回路をオンさせるため、ｎチャネル型ＭＩＳＦＥＴＮ１２−ＬとノードＮＬとの間にスイッチングトランジスタＮ１１−Ｌが接続され、ｎチャネル型ＭＩＳＦＥＴＮ１２−ＲとノードＮＲとの間にスイッチングトランジスタＮ１１−Ｒが接続されている。これらのスイッチングトランジスタは、ｎチャネル型ＭＩＳＦＥよりなり、これらのスイッチングトランジスタのゲート端子は、ＭＴＰ線に接続されている。

また、出力部を予め所定電位に固定するため、電源電位と出力部ＯＵＴ−Ｌとの間にスイッチングトランジスタＰ１３−Ｌが接続され、電源電位と出力部ＯＵＴ−Ｒとの間にスイッチングトランジスタＰ１３−Ｒが接続されている。これらのスイッチングトランジスタは、ｐチャネル型ＭＩＳＦＥよりなり、これらのスイッチングトランジスタのゲート端子は、ＭＴＰ線に接続されている。

図１９に、第３正電位変換回路の動作時のタイミングチャートを示す。図１９（Ｂ）に示すように、ＭＴＰ線がＬレベルの間は、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒは、電源電位（Ｈレベル）にプリチャージされている。この後、図１９（Ｃ）に示すＭＧＥＮｂ線がＨレベルからＬレベルとなると、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が急激に低下し、この後、ビット線電位の上昇の影響を受け、それぞれ上昇する（図１９（Ｄ））。これらの変化は、「１）センスアンプ回路」の欄において、図４等を参照しながら説明した通りである。次いで、図１９（Ｂ）に示すＭＴＰ線が、Ｈレベルとなると第３正電位変換回路が動作する。

図１９においては、上記電位の低下により第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が閾値Ｖｔｈ以下となっているため、ｐチャネル型ＭＩＳＦＥＴＰ１１−ＬおよびＰ１１−Ｒはオン状態となる。よって、出力部ＯＵＴ−ＬおよびＯＵＴ−Ｒの電位は低下する。一方、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位の上昇により、いずれかの電位（図１９においてはＭＬ−Ｌ）が閾値Ｖｔｈを超えると、ｐチャネルトランジスタＰ１１−Ｒがオフ状態となる。よって、出力部ＯＵＴ−Ｌは、その時点での電位を維持する。一方、出力部ＯＵＴ−Ｒは接地電位まで低下する。よって、その後、図１９（Ａ）に示すＳＡＥ信号をＬレベルからＨレベルに変化させ、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒの電位差を一般的なセンスアンプで増幅することにより、ＨレベルのＬＡＴ−Ｌ信号、ＬレベルのＬＡＴ−Ｒ信号を出力信号として取り出すことができる（図１９（Ｄ））。

なお、図１９（Ｄ）においては、出力部ＯＵＴ−Ｌの電位が、ｎチャネル型ＭＩＳＦＥＴＮの閾値Ｖｔｈｎ以下となった時点でｎチャネル型ＭＩＳＦＥＴＮ１２−Ｒがオフし、出力部ＯＵＴ−Ｌの電位の低下が停止している。ｎチャネル型ＭＩＳＦＥＴＮ（１２−Ｌ、Ｎ１２−Ｒ）のオフのタイミングと、ｐチャネル型ＭＩＳＦＥＴ（Ｐ１１−Ｌ、Ｐ１１−Ｒ）のオンのタイミングはどちらが先でもよい。いずれにせよ、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒのいずれかの電位が閾値Ｖｔｈを超えた以降に、ＳＡＥ線を活性化することにより、より確実な読み出しが可能となる。

また、ｎチャネル型ＭＩＳＦＥＴＮ（１２−Ｌ、Ｎ１２−Ｒ）等のゲートのＬ（長さ）、Ｗ（幅）を調整する、又は、それにより閾値電位を調整することで、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒの電位差を大きく確保することができる。

このように、第３正電位変換回路においても、負電位ノードである第１、第２ノードの電位差に対応した出力を正電位の出力（ＯＵＴ−Ｌ、ＯＵＴ−Ｒ）として取り出すことができる。但し、この場合、第１、第２正電位変換回路と異なり、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒの信号をさらにセンスする必要がある。
（第４正電位変換回路）
図２０は、本発明の一実施の形態である第４正電位変換回路の構成を示す回路図である。当該回路は、第３正電位変換回路（図１８）に、さらに、強誘電体キャパシタＣ３−Ｌ、Ｃ３−Ｒを追加した点に特徴がある。図示するように、第１ノードＭＬ−Ｌと出力部ＯＵＴ−Ｌとの間に強誘電体キャパシタＣ３−Ｌが接続され、第１ノードＭＬ−Ｌと出力部ＯＵＴ−Ｌとの間に強誘電体キャパシタＣ３−Ｌが接続されている。他の構成は、第３正電位変換回路と同様である。

第３正電位変換回路においては、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が双方とも閾値Ｖｔｈより大きい場合には、ｐチャネル型ＭＩＦＥＴＰ１１−Ｌ、Ｐ１１−Ｒがオンせず、当該回路が動作しない状況となる。よって、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒが閾値Ｖｔｈより低くなるよう回路設計（回路制御）を行なう必要がある。

これに対し、第４正電位変換回路においては、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒの電位の低下を強誘電体キャパシタＣ３−Ｌ、Ｃ３−Ｒを利用して第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒに伝達することができる。よって、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が低下することとなり、いずれかのノードを閾値Ｖｔｈ以下とすることができる。

図２１に、第４正電位変換回路の動作時のタイミングチャートを示す。図２１（Ｂ）に示すように、ＭＴＰ線がＬレベルの間は、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒは、電源電位（Ｈレベル）にプリチャージされている。この後、図２１（Ｃ）に示すＭＧＥＮｂ線がＨレベルからＬレベルとなると、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が急激に低下し、この後、ビット線からの電荷注入を受け、それぞれ上昇する（図２１（Ｄ））。これらの変化は、「１）センスアンプ回路」の欄において、図４等を参照しながら説明した通りである。

次いで、図２１（Ｂ）に示すＭＴＰ線が、Ｈレベルとなると正電位変換回路が動作する。図２１においては、当初、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が閾値Ｖｔｈ以上であるため、ｐチャネル型ＭＩＳＦＥＴＰ１１−ＬおよびＰ１１−Ｒはオフ状態である。しかしながら、ｐチャネル型ＭＩＳＦＥＴＰ１１−ＬおよびＰ１１−Ｒの基板電位が接地電位であるため、出力部ＯＵＴ−Ｒからｎチャネル型トランジスタＮ１２−ＲおよびスイッチングトランジスタＮ１１−Ｒを介してｐチャネル型ＭＩＳＦＥＰ１１−Ｒの基板に電流が流れ込む。同様に、出力部ＯＵＴ−Ｌからｐチャネル型ＭＩＳＦＥＰ１１−Ｌの基板に電流が流れ込む。よって、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒの電位は低下する。

この出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒの電位の低下が、強誘電体キャパシタＣ３−Ｌ、Ｃ３−Ｒを介して伝達され、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒの電位が低下する。
ここで、より低い電位から電位の低下が起こる”０”データ側のノード（図２１ではＭＬ−Ｒ）の電位が閾値Ｖｔｈを超えると、ｐチャネルトランジスタＰ１１−Ｒがオン状態となる。よって、出力部ＯＵＴ−Ｒが接地電位まで低下する。一方、出力部ＯＵＴ−Ｌは、ｎチャネル型ＭＩＳＦＥＴＮ１２−Ｌがオフするため、その時点での電位を維持する。よって、その後、図２１（Ａ）に示すＳＡＥ信号をＬレベルからＨレベルに変化させ、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒの電位差を一般的なセンスアンプで増幅することにより、ＨレベルのＬＡＴ−Ｌ信号、ＬレベルのＬＡＴ−Ｒ信号を取り出すことができる（図２１（Ｄ））。

このように、第４正電位変換回路においても、負電位ノードである第１、第２ノードの電位差に対応した出力を正電位の出力（ＯＵＴ−Ｌ、ＯＵＴ−Ｒ）として取り出すことができる。但し、この場合、第１、第２正電位変換回路と異なり、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒの信号をさらにセンスする必要がある。

以上詳細に説明したように、第１〜第４の正電位変換回路においては、負電位ノードの電位差を正電位の電位差に変換することができる。ここで、図６の比較回路においては、キャパシタＣ２Ａ、Ｃ２Ｂにより負電位ノードＮＡ、ＮＢを正電位に変換し、この電位差を一般的なセンスアンプＧＳＡで増幅している。しかしながら、キャパシタＣ２Ａ、Ｃ２Ｂによる変換は、ロスが大きい。よって、ノードＮＡおよびＮＢにおいて電位差を大きく確保していても、正電位に変換した後の電位差が減少してしまう。これに対し、上記第１〜第４の正電位変換回路においては、変換ロスを小さくできる。従って、正電位に変換した後も、電位差（出力部ＯＵＴ−ＬとＯＵＴ−Ｒの電位差）を大きく確保できる。言い換えれば、センスマージンを大きくすることができる。

さらに、第１、第２正電位変換回路においては、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒの電位をＨレベルおよびＬレベルとして取り出すことができる。また、その電位をラッチ（維持）することができる。

なお、図２２に示すように、第１〜第４正電位変換回路の入力である第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒと接地電位との間に、それぞれｐチャネル型ＭＩＳＦＥＴＰ１７−ＬおよびＰ１７−Ｒよりなるオプション回路ＯＰを設けてもよい。図２１は、正電位変換回路のオプション回路の構成を示す回路図である。ＴＰは、第１〜第４のいずれかの正電位変換回路を示す。

図示するように、ｐチャネル型ＭＩＳＦＥＴＰ１７−Ｌのゲート端子は、第２ノードＭＬ−Ｒと接続され、ｐチャネル型ＭＩＳＦＥＴＰ１７−Ｒのゲート端子は、第１ノードＭＬ−Ｌに接続されている。また、これらのｐチャネル型ＭＩＳＦＥＴＰ１７−Ｌ、Ｐ１７−Ｒの基板電位は、接地電位である。

このようなオプション回路ＯＰを設けることにより、第１、第２ノードの双方の電位が閾値Ｖｔｈより低くなることを防止できる。よって、第１〜第４正電位変換回路が正常に動作し易くなる。

また、この場合、第１、第２ノードＭＬ−Ｌ、ＭＬ−Ｒのうち、”１”データ側のノードが接地電位まで上昇する。また、これにより、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒのうち、”０”データ側の出力部の電位が接地電位まで下降する。よって、後段の回路設計が容易となる。

以上、詳細に説明したように、本発明の正電位変換回路においては、負電位ノードである第１、第２ノードの電位差に対応した出力を正電位の出力（ＯＵＴ−Ｌ、ＯＵＴ−Ｒ）として取り出すことができる。

なお、本発明のイコライズ回路は、第１および第２センスアンプ回路のみならず、図６に示す回路にも適用可能である。即ち、図２３に示すように、キャパシタＣ２Ａ、Ｃ２Ｂの代わりに、上記正電位変換回路ＴＰを用いる。図２３は、正電位変換回路の他の適用例を示す回路図である。

この場合、ノードＮＡ、ＮＢが入力部と接続され、上記動作によって、負電位ノードであるノードＮＡ、ＮＢの電位差に対応した出力を正電位の出力（ＯＵＴ−Ｌ、ＯＵＴ−Ｒ）として取り出すことができる。但し、この場合、ＴＰ部には、第３、第４正電位変換回路を用いる方がより好ましい。この場合、ノードＮＡ、ＮＢの電位を、閾値Ｖｔｈと無関係に設定できるからである。よって、出力部ＯＵＴ−Ｌ、ＯＵＴ−Ｒの信号をさらに一般的なセンスアンプ回路ＧＳＡによりセンスし、出力信号ＬＡＴ−Ｌ、ＬＡＴ−Ｒを取り出す。

なお、ノードＮＡ、ＮＢの電位と閾値Ｖｔｈの関係によっては、第１、第２正電位変換回路を使用可能である。言い換えれば、一般的なセンスアンプ回路ＧＳＡの省略が可能となる。また、前述のオプション回路ＯＰの追加により第１、第２正電位変換回路を使用可能となる。

また、本発明の正電位変換回路は、２Ｔ２Ｃの強誘電体メモリのみならず、一方のビット線に参照電位が印加される１Ｔ１Ｃの強誘電体メモリにも適用可能である。

また、第３の正電位変換回路においては、電位の転送用に強誘電体キャパシタを用いたが、常誘電体キャパシタやゲートキャパシタ等を用いてもよい。

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

強誘電体記憶装置の構成を示すブロック図である。 本発明の一実施の形態である第１センスアンプ回路の構成を示す回路図である。 強誘電体記憶装置の読み出し時のタイミングチャートである。 読み出しの際のビット線ＢＬ−Ｌ、ＢＬ−Ｒと第１、第２ノードＭＬ−Ｌ、ＭＬＲ等の電位のシミュレーション結果を示す図である。 第１センスアンプ回路の主要部の構成を示す回路図である。 第１センスアンプ回路の効果を説明するための比較回路である。 本発明の一実施の形態である第２センスアンプ回路の構成を示す回路図である。 読み出しの際のノードＰＧ−Ｌ、ＰＧ−Ｒ等の電位のシミュレーション結果を示す図である。 本発明の一実施の形態である第１イコライズ回路の構成を示す回路図である。 第１イコライズ回路の動作時のタイミングチャートである。 本発明の一実施の形態である第２イコライズ回路の構成を示す回路図である。 本発明の一実施の形態である第３イコライズ回路の構成を示す回路図である。 第３イコライズ回路の動作時のタイミングチャートである。 本発明の一実施の形態である第１正電位変換回路の構成を示す回路図である。 第１正電位変換回路の動作時のタイミングチャートである。 本発明の一実施の形態である第２正電位変換回路の構成を示す回路図である。 第２正電位変換回路の動作時のタイミングチャートである。 本発明の一実施の形態である第３正電位変換回路の構成を示す回路図である。 第３正電位変換回路の動作時のタイミングチャートである。 本発明の一実施の形態である第４正電位変換回路の構成を示す回路図である。 第４正電位変換回路の動作時のタイミングチャートである。 正電位変換回路のオプション回路の構成を示す回路図である。 正電位変換回路の他の適用例を示す回路図である。

符号の説明

１００…強誘電体メモリ装置、１１０…メモリセルアレイ、１２０…ワード線制御部、１３０…プレート線制御部、１４０…ビット線制御部、ＢＬ、ＢＬ−Ｌ、ＢＬ−Ｒ…ビット線、Ｃｔ−Ｌ、Ｃｔ−Ｒ、Ｃｔ２−Ｌ、Ｃｔ２−Ｒ…強誘電体キャパシタ、Ｃ３−Ｌ、Ｃ３−Ｒ…強誘電体キャパシタ、Ｃ１Ａ、Ｃ１Ｂ、Ｃ２Ａ、Ｃ２Ｂ…キャパシタ、Ｃ１…強誘電体キャパシタ、ＥＱ１、ＥＱ２…イコライズ回路、ＦＢＡ、ＦＢＢ…フィードバック回路、ＧＳＡ…センスアンプ回路、ＭＬ−Ｌ、ＭＬ−Ｒ…ノード、Ｎ１−Ｌ、Ｎ１−Ｒ、Ｎ２−Ｌ、Ｎ２−Ｒ…スイッチングトランジスタ、Ｎ１１−Ｌ、Ｎ１１−Ｒ、Ｎ１２−Ｌ、Ｎ１２−Ｒ…スイッチングトランジスタ、ＮＬ、ＮＲ、ＮＡ、ＮＢ…ノード、ＯＰ…オプション回路、ＯＵＴ−Ｌ、ＯＵＴ−Ｒ…出力部、Ｐ１−Ｌ、Ｐ１−Ｒ、Ｐ２−Ｌ、Ｐ２−Ｒ…ｐチャネル型ＭＩＳＦＥＴ、Ｐ３−Ｌ、Ｐ３−Ｒ、Ｐ４…ｐチャネル型ＭＩＳＦＥＴ、Ｐ１１−Ｌ、Ｐ１１−Ｒ、Ｐ１２−Ｌ、Ｐ１２−Ｒ、Ｐ１７−Ｌ、Ｐ１７−Ｒ…ｐチャネル型ＭＩＳＦＥＴ、Ｐ１３−Ｌ、Ｐ１３−Ｒ、Ｐ１５…スイッチングトランジスタ、ＰＧ−Ｒ、ＰＧ−Ｌ…ノード、ＰＬ…プレート線、ＰＴＡ、ＰＴＢ…ｐチャネル型ＭＩＳＦＥＴ、Ｒ…抵抗、ＳＡ…センスアンプ回路、ＴＰ…正電位変換回路、ｖｒｓｔ…ノード、ＷＬ…ワード線、ＢＬＧＮＤ、ＢＬＳＷ、ＭＧＥＮ、ＭＧＥＮｂ、ＭＥＱ、ＭＴＰ、ＭＴＰｂ…信号（信号線）

Claims (15)

1. 第１ノードと第２ノードの電位差に応じた出力を第１および第２インバータの出力部からそれぞれ出力する正電位変換回路であって、
   電源電位と第３ノードとの間に直列に接続された第１ｐチャネル型ＭＩＳＦＥＴおよび第１ｎチャネル型ＭＩＳＦＥＴよりなる第１インバータと、
   電源電位と第４ノードとの間に直列に接続された第２ｐチャネル型ＭＩＳＦＥＴおよび第２ｎチャネル型ＭＩＳＦＥＴよりなり、入出力が前記第１インバータと交差接続された第２インバータと、
   前記第３ノードと接地電位との間に接続され、そのゲート端子が前記第１ノードに接続され、その基板電位が接地電位に接続された第３ｐチャネル型ＭＩＳＦＥＴと、
   前記第４ノードと接地電位との間に接続され、そのゲート端子が前記第２ノードに接続され、その基板電位が接地電位に接続された第４ｐチャネル型ＭＩＳＦＥＴと、を有することを特徴とする正電位変換回路。
2. 前記第３ノードと前記第３ｐチャネル型ＭＩＳＦＥＴとの間に、第１スイッチングトランジスタが接続され、
   前記第４ノードと前記第４ｐチャネル型ＭＩＳＦＥＴとの間に、第２スイッチングトランジスタが接続されていることを特徴とする請求項１記載の正電位変換回路。
3. 前記第１および第２インバータの出力部に接続されたプリチャージ回路を有し、
   前記プリチャージ回路は、電源電位と第１インバータの出力部に接続された第３スイッチングトランジスタと、電源電位と第２インバータの出力部に接続された第４スイッチングトランジスタとを有することを特徴とする請求項２記載の正電位変換回路。
4. 前記電源電位と、前記第１ｐチャネル型ＭＩＳＦＥＴおよび前記第２ｐチャネル型ＭＩＳＦＥＴの接続ノードとの間に、第１スイッチングトランジスタが接続されていることを特徴とする請求項１記載の正電位変換回路。
5. 前記第１および第２インバータの出力部に接続されたディスチャージ回路を有し、
   前記ディスチャージ回路は、接地電位と第１インバータの出力に接続された第２スイッチングトランジスタと、電源電位と第２インバータの出力に接続された第３スイッチングトランジスタとを有することを特徴とする請求項４記載の正電位変換回路。
6. 第１ノードと第２ノードの電位差に応じた出力を第１および第２出力部からそれぞれ出力する正電位変換回路であって、
   前記第１出力部と第３ノードとの間に接続され、そのゲート端子が前記第２出力部に接続された第１ｎチャネル型ＭＩＳＦＥＴと、
   前記第２出力部と第４ノードとの間に接続され、そのゲート端子が前記第１出力部に接続された第２ｎチャネル型ＭＩＳＦＥＴと、
   前記第３ノードと接地電位との間に接続され、そのゲート端子が前記第１ノードに接続され、その基板電位が接地電位に接続された第１ｐチャネル型ＭＩＳＦＥＴと、
   前記第４ノードと接地電位との間に接続され、そのゲート端子が前記第２ノードに接続され、その基板電位が接地電位に接続された第２ｐチャネル型ＭＩＳＦＥＴと、を有することを特徴とする正電位変換回路。
7. 前記第３ノードと前記第３ｐチャネル型ＭＩＳＦＥＴとの間に、第１スイッチングトランジスタが接続され、
   前記第４ノードと前記第４ｐチャネル型ＭＩＳＦＥＴとの間に、第２スイッチングトランジスタが接続されていることを特徴とする請求項６記載の正電位変換回路。
8. 前記第１および第２出力部に接続されたプリチャージ回路を有し、
   前記プリチャージ回路は、電源電位と第１出力部に接続された第３スイッチングトランジスタと、電源電位と第２出力部に接続された第４スイッチングトランジスタとを有することを特徴とする請求項７記載の正電位変換回路。
9. 前記第１出力部と前記第１ノードとの間に接続された第１キャパシタと、
   前記第２出力部と前記第２ノードとの間に接続された第２キャパシタと、
   を有することを特徴とする請求項６乃至８のいずれか一項に記載の正電位変換回路。
10. 前記第１ノードと接地電位との間に接続され、そのゲート端子が前記第２ノードに接続され、その基板電位が接地電位に接続された第５ｐチャネル型ＭＩＳＦＥＴと、
    前記第２ノードと接地電位との間に接続され、そのゲート端子が前記第１ノードに接続され、その基板電位が接地電位に接続された第６ｐチャネル型ＭＩＳＦＥＴと、
    を有することを特徴とする請求項１乃至９のいずれか一項に記載の正電位変換回路。
11. その動作時において、前記第１ノードおよび前記第２ノードの電位は、０もしくは負電位であることを特徴とする請求項１乃至１０のいずれか一項記載の正電位変換回路。
12. 請求項１乃至１１のいずれか一項記載の正電位変換回路と、
    前記第１ノードと第１ビット線との間に接続された第７ｐチャネル型ＭＩＳＦＥＴと、
    前記第２ノードと第２ビット線との間に接続された第８ｐチャネル型ＭＩＳＦＥＴと、
    前記第１ノードに接続された第１負電位発生回路と、
    前記第２ノードに接続された第２負電位発生回路と、を有することを特徴とする強誘電体記憶装置。
13. 請求項１乃至１１のいずれか一項記載の正電位変換回路と、
    前記第１ノードと接続される第１ビット線と、
    前記第２ノードと接続される第２ビット線と、を有し、
    前記第１および第２ビット線には、それぞれ強誘電体メモリが接続されていることを特徴とする強誘電体記憶装置。
14. 請求項１乃至１１のいずれか一項記載の正電位変換回路と、
    前記第１ノードと接続される第１ビット線と、
    前記第２ノードと接続される第２ビット線と、を有し、
    前記第１ビット線には、強誘電体メモリが接続され、前記第２ビット線には、参照電位が印加されることを特徴とする強誘電体記憶装置。
15. 請求項１２乃至１４のいずれか一項に記載の強誘電体記憶装置を有することを特徴とする電子機器。

Images