CN108735259B - 半导体存储装置以及半导体存储装置的读出方法 - Google Patents

Abstract

本发明提供一种抑制电路规模和消耗电流的增大，且读出电压的余量更大的半导体存储装置以及半导体存储装置的读出方法。包含：第一位线(GBL)；第二位线(BL)，经由第一开关(26)与第一位线(GBL)连接；电荷传输部，上述电荷传输部包含与第二位线(BL)连接并且保持来自储存有数据的存储部(70)的读出电压的第一保持部(74)和与第一位线(GBL)连接并且保持由于与第一保持部(74)之间的电荷传输而产生的电压的第二保持部(78)，并经由第一位线(GBL)在第一保持部(74)和第二保持部(78)之间传输电荷；以及比较部(40)，对第二保持部(78)所保持的电压和基准电压(Vref)进行比较。

Description

半导体存储装置以及半导体存储装置的读出方法

技术领域

本发明涉及半导体存储装置以及半导体存储装置的读出方法，特别是涉及使用了铁电体的非易失性存储器的半导体存储装置以及半导体存储装置的读出方法。

背景技术

铁电体存储器是指使因铁电体的迟滞(滞后效应)引起的正负的剩余极化(自发极化)对应于数据“1”和“0”的非易失性存储器。作为公开了铁电体存储器的文献，例如已知有专利文献1。专利文献1所公开的数据存储装置如专利文献1的图4所示的那样，是具有连接在板线与位线之间的存储单元的数据存储装置，其具有控制电路，若在将位线设定为第一电位，板线的电位从第一电位迁移至第二电位期间，位线的电位上升，则在该期间，上述控制电路使位线的电位返回到第一电位。在专利文献1中，由于根据这样的结构的铁电体存储器，能够可靠地读出存储单元所存储的电荷，所以能够实现可靠性高的读出动作。

专利文献1：日本专利第4550094号

然而，在半导体存储装置(存储器)中，每单位面积的存储电容的增大，即集成度的提高始终是课题。在铁电体存储器中也不例外，但存在在缩小了铁电体存储器的存储元件亦即铁电体电容器的尺寸，或使用了较低的电源电压，或集成了多个存储单元的情况下，从铁电体电容器读出的电荷量降低，与存储单元连接的读出放大器中的读出余量降低的问题。换句话说，在铁电体存储器中，即使在小尺寸的铁电体电容器、低电压、大电容阵列中也希望确保读出余量。

在这里，对铁电体存储器的读出电路进行说明。在专利文献1的图1中，公开了铁电体存储器的基本结构(以下，称为“第一现有技术所涉及的铁电体存储器”)。第一现有技术所涉及的铁电体存储器的单元由一个N沟道MOS晶体管14和一个铁电体电容器(capacitor)CF构成。而且，该铁电体电容器CF通过采用相反方向的极化状态，非易失性地保持1或者0的数字信息。

在第一现有技术所涉及的铁电体存储器中，将包含通过字线(WL)和板线(CP)选择出的铁电体电容器CF的存储单元的数据读出到位线(BL)，并通过读出放大器对读出的位线电压和参照电位(Vref)进行比较，从而读取存储单元所储存的0/1的信息。此时，能够根据以下所示的(式1)求出被读出到位线的电压(以下，称为“位线读出电压”)Vbl的大小。

其中，Cbl是位线寄生电容(以下，称为“位线电容”)，Cf是铁电体电容器CF的有效电容，Vpl是板线电压。

即，位线读出电压Vbl由铁电体电容器CF的电容Cf和位线电容Cbl的分压来决定。由于铁电体电容器CF的电容Cf会因铁电体电容器CF的保持数据而变化，所以位线中产生与保持数据的0/1相应的电压。通过利用读出放大器对位线读出电压Vbl与参照电位Vref进行比较并放大来进行铁电体存储器的读出。

根据(式1)可知，若板线电压Vpl降低，则被读出到位线的电压(位线读出电压Vbl)降低。另外，由于若铁电体电容器CF的尺寸变小则电容Cf变小，所以同样地位线读出电压Vbl降低。进一步，在位线电容Cbl增大的情况下，位线读出电压Vbl也降低。若想要使铁电体存储器成为低电压、小型、大电容，则必然会降低板线电压Vpl，减小铁电体电容器CF的尺寸，并增大位线电容Cbl，所以存在位线读出电压Vbl降低，读出放大器中的读出余量降低的问题。

换言之，在第一现有技术所涉及的铁电体存储器中，由于在施加了板线电压Vpl时，铁电体电容器CF的电压由位线电容Cbl与铁电体电容器CF的电容Cf的分压比来决定，所以若想要增大位线电容Cbl提高铁电体电容器CF的电压，则位线读出电压Vbl降低，若想要减小位线电容Cbl提高位线读出电压Vbl，则铁电体电容器CF的电压变小。因此，为了对铁电体电容器CF施加充分的电压并且对位线也输出较大的电压，由于存在最佳的铁电体电容器CF的电容Cf与位线电容Cbl之比，所以在存储器阵列的设计上存在制约。

另一方面，在上述的专利文献1所公开的数据存储装置(以下，称为“第二现有技术所涉及的铁电体存储器”)中，相对于第一现有技术所涉及的铁电体存储器，实现了读出动作的改善。图6是仅取出第二现有技术所涉及的铁电体存储器的电荷传输电路来表示的等效电路图。由于在该等效电路图所示的位线上连接有多个存储单元，所以位线电容Cbl较大。若板线CP上升，则在位线上产生与数据相应的电荷，所以电压Vbl试图上升。若对P沟道MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管T2(以下，称为“晶体管T2”)的栅极施加－Vth(栅极阈值电压)，并对漏极侧的电容器亦即C5以及C6充电负电压，则在电压Vbl试图上升时晶体管T2导通，将在位线上产生的电荷传输至C5以及C6。由此，位线几乎维持在GND电平。为了成为这样的结构，需要负电压产生电路，在专利文献1的图4的电路中，由晶体管T4、T5、T6、T7构成负电压产生电路。

在第二现有技术所涉及的铁电体存储器中，由于位线被固定在GND，所以能够对铁电体电容器CF施加板线电压Vpl，增大取出的电荷量。即，可以说第二现有技术所涉及的铁电体存储器解决了上述第一现有技术所涉及的铁电体存储器的课题。

然而，由于来自铁电体电容器CF的电荷向读出放大器的方向流动，所以为了对该电荷进行传输传输，而使用P沟道MOS晶体管(晶体管T2)。为了使P沟道MOS晶体管的源极侧成为GND，需要负电压的栅极电压产生电路、漏极电压产生电路、栅极电压产生电路的开关的驱动电路这3个负电压产生电路，其结果存在电路面积增大的问题。

另一方面，电荷传输电路的P沟道MOS晶体管(晶体管T2)能够视为栅极接地放大电路。栅极接地放大电路的输入阻抗通过将晶体管的互导设为gm，而用1/gm来表示。将位线固定于GND的能力由输入阻抗1/gm来决定，但由于P沟道MOS晶体管的gm一般较小，所以输入阻抗增大。在第二现有技术所涉及的铁电体存储器中，为了弥补该gm的降低，利用反相放大器进行放大，由此，导致由电路规模的进一步的增加和反相放大器引起的消耗电流增加。进一步，在专利文献1的图4所示的电路中，由于通过使对C4充电到－(VDD－Vth)的电荷放电到－Vth来生成－Vth，所以也存在消耗电流较大的问题。综上所述，在第二现有技术所涉及的铁电体存储器中，虽然具有能够可靠地读出存储单元所储存的电荷的效果，但由于需要负电压产生电路，所以电路面积和消耗电流的增大成为课题。

发明内容

本发明鉴于以上的问题点，目的在于提供一种抑制电路规模和消耗电流的增大，并且读出电压的余量更大的半导体存储装置以及半导体存储装置的读出方法。

本发明的半导体存储装置包含：第一位线；第二位线，经由第一开关与上述第一位线连接；电荷传输部，上述电荷传输部包含与上述第二位线连接并且保持来自储存有数据的存储部的读出电压的第一保持部和与上述第一位线连接并且保持由于与上述第一保持部之间的电荷传输而产生的电压的第二保持部，并经由上述第一位线在上述第一保持部和上述第二保持部之间传输电荷；以及比较部，对上述第二保持部所保持的电压和基准电压进行比较。

另一方面，本发明的半导体存储装置的读出方法使用了半导体存储装置的半导体存储装置，上述半导体存储装置包含：第一位线；第二位线，经由第一开关与上述第一位线连接；电荷传输部，上述电荷传输部包含与上述第二位线连接并且保持来自储存有数据的存储部的读出电压的第一保持部和与上述第一位线连接并且保持由于与上述第一保持部之间的电荷传输而产生的电压的第二保持部，并经由上述第一位线在上述第一保持部和上述第二保持部之间传输电荷；以及比较部，对上述第二保持部所保持的电压和基准电压进行比较，通过上述电荷传输部，一边进行切断上述第一开关使上述第一保持部保持上述读出电压，连接上述第一开关将上述第一位线的电位维持恒定的控制，一边进行上述电荷的传输。

根据本发明，能够提供一种抑制电路规模和消耗电流的增大，并且读出电压的余量更大的半导体存储装置以及半导体存储装置的读出方法。

附图说明

图1是表示第一实施方式的半导体存储装置的结构的一个例子的电路图。

图2的(a)是对第一实施方式的半导体存储装置的采样并保持动作进行说明的电路图，图2的(b)是对第一实施方式的半导体存储装置的电荷传输动作进行说明的电路图，图2的(c)是对第一实施方式的半导体存储装置的读出放大器的放大动作进行说明的电路图。

图3是表示第一实施方式的半导体存储装置的存储单元的动作的时序图。

图4是表示第二实施方式的半导体存储装置的结构的一个例子的电路图。

图5是表示第二实施方式的半导体存储装置的动作的图。

图6是现有技术的铁电体存储器的电荷传输电路的等效电路图。

具体实施方式

以下，参照附图，对用于实施本发明的方式进行详细说明。

[第一实施方式]

参照图1～图3，对本实施方式的半导体存储装置以及半导体存储装置的读出方法进行说明。如图1所示，本实施方式的半导体存储装置10包含：铁电体电容器70(电容Cf)；N沟道MOS－FET(Field Effect Transistor：场效应晶体管。以下，称为“晶体管”)12、14、16、18；P沟道MOS－FET(以下，称为“晶体管”)20、22；开关24、26、28、36；电容器72(电容Cbl)、74(电容Ch)、76(电容Cgbl)、78(电容Cblsa)、80(电容Cblsab)；基准电源38；读出放大器40而构成。多个存储单元通过全局位线GBL、局部位线BL、字线WL、板线PL各布线连接。

图1所示的开关30、32、34是相当于各个开关28的开关，连接通过这些开关共享读出放大器的省略了图示的其他存储器块，整体构成存储单元阵列。开关24、26、28、30、32、34、36分别是CMOS开关，切换信号在高电平(以下，称为“H”)下导通，在低电平(以下，称为“L”)下截止。在这里，电容器76等效地表示全局位线GBL的寄生电容Cgbl，电容器72等效地表示局部位线BL的寄生电容Cbl。

全局位线GBL被配置为横穿存储器阵列整体，将全局位线GBL分割为多个而成的局部位线BL与全局位线GBL并行。在局部位线BL上连接有多个铁电体电容器70和选择用晶体管亦即晶体管12(省略图示)。局部位线BL和全局位线GBL被开关24和开关26切断，在开关24和开关26之间连接有对局部位线BL放电的晶体管14和电荷保持用的电容器74(电容Ch)。以下，有将铁电体电容器70和晶体管12的组称为“存储单元”的情况。

多个全局位线GBL经由可根据SEL信号切换的开关28、30、32、34与节点N3(晶体管18的源极、电位Vcts)连接。在这里，本实施方式的逻辑电平除了有特别指定的情况以外，H为电位VDD(电源电位)，L为GND(地线)电位(接地电位)。

由开关24、26、电容器74构成采样并保持电路。即，在使开关24导通、使开关26截止的状态下，将从存储单元读出的电压暂时保持于电容器74。另外，若使开关24截止、使开关26导通，则电容器74与电容器76连接，电荷从电容器76向电容器74的方向移动，节点N2的电位Vgbl(全局位线电位)试图下降。

由晶体管18和20构成各个栅极被TGN信号和TGP信号驱动的晶体管对，晶体管18构成电荷传输路径。作为TGN信号，输入H为电位Vtg，L为GND电平的信号。作为TGP信号，输入H为VDD电平，L为GND电平的信号。若在保持着将TGN信号维持在H(电位Vtg)的状态下，将晶体管22的栅极信号亦即Pchgb信号设为L，则节点N4的电位Vblsa(读出放大器输入电位)被预充电到VDD电平，节点N2的电位Vgbl被预充电到Vtg－Vth。

另一方面，若在将Pchgb信号设为H的状态下晶体管18的源极电位亦即电位Vgbl降低，则以晶体管18导通而将电容器78的电荷传输至节点N2使节点N2的电位保持在Vtg－Vth的恒定电位的方式动作。其结果，由于节点N2的电位Vgbl被保持恒定，所以不会产生向电容器76的充放电，电荷从电容器78向电容器74传输。通过读出放大器40对此时的节点N4的电位Vblsa和基准电源38的电位Vref(读出放大器的基准电位)的差分进行比较并放大，来读出存储单元的数据。以上是半导体存储装置10的读出动作的概略，以下参照图2和图3，更加详细地进行说明。

参照图2的(a)，对半导体存储装置10的读出动作中的采样并保持动作进行说明。首先，根据切换信号SW2成为开关26截止的状态，局部位线BL和全局位线GBL断开。在初始状态下，开关24因切换信号SW1而导通，作为晶体管14的栅极输入信号亦即BLEQ信号输入H，局部位线BL的电位成为GND电平。若在将BLEQ信号设为L后选择存储器阵列中的字线WL、板线PL，则从对应的铁电体电容器70中读出数据。此时，由于通过开关26使局部位线BL与全局位线GBL断开，所以电容器72的电容Cbl成为只有较短的局部位线BL的局部位线电容Cbl。因此，与读出到较长的全局位线GBL的情况相比较，可得到较大的位线电位。若通过切换信号SW1将开关24设为截止，则读出到局部位线BL的电位保持(hold)于电容器74。将该保持电位设为Vh。

接下来，参照图2的(b)，对半导体存储装置10的读出动作中的电荷传输动作进行说明。在初始状态下，设为Pchgb＝L、TGP＝VDD、GBLEQ＝L，从而节点N4的电位Vblsa被预充电为Vblsa＝VDD，节点N3的电位Vcts被预充电为Vcts＝Vtg－Vth。根据由来自外部的地址信号决定的与读出对象的全局位线GBL对应的SEL信号将开关28设为导通，并将节点N2的电位Vgbl预充电为Vgbl＝Vcts＝Vtg－Vth。

若在上述的采样并保持动作之后，将开关24设为截止，将开关26设为导通，则由于电位Vh与电位Vcts的电位差产生电荷的移动，但通过以Vh＜Vcts＝Vgbl的方式设定Vtg，由于从电容器76向电容器74的方向电荷的移动，电位Vcts＝Vgbl试图下降。由于晶体管18的源极电位为Vcts，所以若电位Vcts下降，则栅极与源极间的电位差拉开，晶体管18导通，从电容器78供给电荷从而电位Vcts＝Vgbl上升。若再次上升到Vcts＝Vgbl＝Vtg－Vth，则晶体管18截止，来自电容器78的电荷的供给也停止。

由于通过如以上那样的负反馈动作将电位Vcts＝Vgbl保持恒定，所以不会受到寄生于全局位线GBL的电容器76的电容Cgbl的影响而将电荷从电容器78传输至电容器74。由于传输的电荷为Ch·(Vcts－Vh)，所以在节点N4产生通过以下的(式2)来表示的电位Vblsa。

Vblsa＝VDD－Ch·(Vcts－Vh)/Cblsa … (式2)

如(式2)所示，能够不受全局位线的寄生电容亦即电容器76(电容Cgbl)的影响而将在节点N1产生的电位Vh传递至节点N4的电位Vblsa。

接下来，参照图2的(c)，对半导体存储装置10的读出动作下的读出放大器放大动作进行说明。在初始状态下，在通过refsw信号使开关36导通并使电位Vblsab(读出放大器输入电位)＝Vref之后，通过refsw信号使开关36截止，并将Vref电位作为电位Vblsab保持于电容器80(电容Cblsab)。另一方面，在通过上述电荷传输动作将存储单元的保持电位Vh作为电位Vblsa读出之后，作为TGN＝GND保持于电容器78(电容Cblsa)。接下来，通过将SAe信号(读出放大器激活信号)设为H来使读出放大器40动作，对电位Vblsa与电位Vblsab的电位差进行比较并放大，从而利用逻辑信号电平读出存储单元的数据。

接下来，参照图3，从各信号的时机的角度对半导体存储装置10的读出动作进行说明。图3所示的信号SEL、BLEQ、SW1、SW2、Pchgb、TGN、TGP、refsw、SAe、GBLEQ的波形分别表示图1所示的各信号的波形。图3所示的各信号的逻辑值除了TNG以外为H＝VDD、L＝GND，TGN为H＝Vtg、L＝GND。此外，以下所示的附图标记＜X＞表示在图3中用相同附图标记表示的位置。

到时刻t1，SEL＝H，选择全局位线GBL。此时，节点N2被预充电到电位Vgbl＝Vtg－Vth(＜1＞)。

在时刻t1至t2期间，BLEQ＝L，使局部位线BL的放电结束。

在时刻t2，选择字线WL和板线PL将存储单元的数据读出至(＜2＞)节点N1(节点N1的电位为Vh)。

在时刻t2至t3期间，将SW1信号设为L，并保持节点N1的电位Vh(保持电位)(＜3＞)。将Pchgb信号设为H并使预充电结束。

在时刻t3，将SW2信号设为H，并将电容器78(电容Cblsa)的电荷传输至电容器74(电容Ch)(＜4＞)。

在时刻t3至t4期间，将TGN信号设为L，将refsw信号设为L，使全局位线GBL、基准电源38(电位Vref)与读出放大器40的输入断开。

在时刻t4，将SAe信号设为H使读出放大器40动作，放大节点N4的电位Vblsa与参照电位Vref的电位差。

在时刻t5，将TGN信号设为H，将TGP信号设为L，将被读出放大器40放大后的信号输入至全局位线GBL。

在时刻t5至t6期间，在读出了数据“0”的单元重新写入数据“0”。

在时刻t6，将板线PL的电位固定于GND。

在时刻t6与t7之间，在读出了数据“1”的单元重新写入数据“1”。

在时刻t7与t8之间，字线WL下降(＜5＞)。将TGN信号设为L，将TGP信号设为H，将读出放大器40的输入与全局位线GBL断开，将GBLEQ信号设为H，使全局位线GBL放电。另外，将Pchgb信号设为L，将节点N4的电位Vblsa预充电为VDD。

在时刻t8，将SEL信号设为L，使全局位线GBL与节点N3(电位Vcts)断开。

在时刻t8与t9之间，将GBLEQ信号设为L，使全局位线GBL的放电结束。

在时刻t9，将TGN信号设为H，将节点N3预充电到电位(Vtg－Vth)(＜6＞)。

如以上详细叙述那样，根据本实施方式的半导体存储装置以及半导体存储装置的读出方法，能够起到以下的效果。

(1)能够减小位线BL的寄生电容Cbl。

从存储单元至图2的(a)所示的采样并保持电路的范围来看，与第一现有技术所涉及的铁电体存储器的读出动作没有变化，但由于分割为较短的局部位线BL，所以位线寄生电容Cbl变小，并能够增大在位线BL上产生的电压。

(2)即使延长全局位线GBL，读出余量也不会改变。

由于通过(式2)给出在节点N4上产生的电位Vblsa，所以能够不受全局位线GBL的寄生电容Cgbl的影响而利用读出放大器40读出。

(3)能够减小电路面积。

由于本实施方式的半导体存储装置的各电路是在逻辑电平的电压范围(GND至VDD的范围)内动作的电路，所以不会像第二现有技术所涉及的铁电体存储器那样，因产生负电压而需要较大的电路面积。因此，抑制电路面积的增大并且实现与第二现有技术所涉及的铁电体存储器相同的效果。

(4)抑制位线间的耦合噪声的产生。

在第一现有技术所涉及的铁电体存储器中，由于通过使位线的电压变化将存储单元的数据传送至读出放大器，所以存在读出余量因邻接的位线间的耦合噪声而劣化、或数据突变的问题。与此相对，在本实施方式的半导体存储装置中，由于是不改变全局位线GBL的电位地进行传送的方式，所以可抑制耦合噪声的产生。

通过上述(1)、(2)、(4)的效果，能够增大读出余量。其结果，能够实现铁电体存储器阵列的低电压化、小面积化、大电容化。另外，通过(3)的效果，能够利用面积更小的电路来实现铁电体存储器阵列的低电压化、小面积化、大电容化。

[第二实施方式]

参照图4以及图5，对本实施方式的半导体存储装置以及半导体存储装置的读出方法进行说明。本实施方式是附加了图1所示的半导体存储装置10的电路中的TGN信号的设定电路(以下，称为“TGN设定电路”)，并进一步增大读出余量的方式。因此，由于图1所示的半导体存储装置10的电路图、图3所示的时序图共用，所以在必要的情况下参照图1、图3并省略图示。

如图4所示，本实施方式的半导体存储装置10A具备TGN设定电路90以及与TGN设定电路90连接的多个半导体存储装置10(在图4中，仅示有与半导体存储装置10相同的电路亦即半导体存储装置10－1)。TGN设定电路90包含有运算放大器50、晶体管52、栅极电路54、56、58、电阻60(电阻值R1)、62(电阻值R2)、64(电阻值R3)而构成。栅极电路54、56、58的各个输出端子TGN0、TGN1、TGN2分别与半导体存储装置10－1、10－2(省略图示)、10－3(省略图示)的晶体管18的栅极连接供给TGN信号。即，在图4中，例示有经由栅极电路连接有3个半导体存储装置10的方式，但当然经由栅极电路连接的半导体存储装置10的数量并不局限于此，可以根据半导体存储装置10A的存储电容等连接必要的数量。

图4所示的TGNb0、TGNb1、TGNb2分别是栅极电路54、56、58的输入信号，根据TGNb0、TGNb1、TGNb2的逻辑控制半导体存储装置10的TGN信号。例如，若将TGNb0设为L，则作为第0个半导体存储装置10－1的TGN信号供给Vtg电位，若将TGNb0设为H，则将第0个半导体存储装置10－1的TGN信号固定于GND电平。

另一方面，如图4所示，通过电阻60和62分割电源VDD而生成的电位Vrefg被输入至运算放大器50的非反转端子。此时，通过运算放大器50的负反馈动作，根据电阻值R1与R2之比设定的电位Vrefg与被输入至反转端子的电位Vfb几乎相等。若通过电阻64(电阻值R3)流入晶体管52的电流受到限制，则电位Vfb与(Vtg－Vth)几乎相等，所以Vrefg＝Vtg－Vth即，Vtg＝Vrefg+Vth成立。此时，若采取晶体管18与晶体管52的匹配(若特性几乎相同)，则Vcts＝Vtg－Vth＝Vrefg+Vth－Vth＝Vrefg，在Vcts上产生与根据电阻值R1、R2的电阻分压比设定的电位Vrefg相等的电位。

参照图5，对本实施方式的半导体存储装置10A的读出余量进行说明。图5的(a)、图5的(b)示有上述实施方式的半导体存储装置10的取样保持时的电位Vh的分布和电荷传输时的电位Vblsa的分布，图5的(c)、图5的(d)示有本实施方式的半导体存储装置10A的取样保持时的电位Vh的分布和电荷传输时的电位Vblsa的分布。

如图5的(a)所示，在半导体存储装置10中设定有电位Vtg，使得Vcts＝Vtg－Vth成为比数据“1”的读出时的电位Vh的分布高的电位。由于(式2)成立，所以电位Vcts与电位Vh的电位差较大的数据“0”在Vblsa的分布中分布在低电位侧。在这里，若为了提高读出余量，以如图5的(b)所示增大比率(Ch/Cblsa)，则需要将电位Vref向低电位侧移动。换言之，由于电位Vref取决于比率(Ch/Cblsa)，所以存在若比率(Ch/Cblsa)的值不正确，则读出余量因Vblsa分布中的数据“0”以及“1”的某一个接近电位Vref而降低的问题。

为了解决上述的问题，如图5的(c)所示，在本实施方式中，设定电位Vtg以使电位Vcts＝Vtg－Vth位于Vh分布中的数据“0”与“1”之间。若像这样设定电位Vtg，则由于数据“1”的Vh分布比Vcts高，所以不会产生图2的(b)所示的电荷传输动作，数据“1”读出时的Vblsa电位被固定于VDD。另一方面，数据“0”侧，在Vblsa上产生与Vcts的电位差和比率(Ch/Cblsa)成比例的电位。在这里，若将电位Vref设为比VDD低的一定电位，则即使比率(Ch/Cblsa)改变，电位Vref与数据“1”的Vblsa分布之差也一定，可得到稳定的读出余量。由此，若将比率(Ch/Cblsa)设定为大到某个程度，则能够增大数据“0”的Vblsa分布与电位Vref的电位差，所以能够增大读出余量。

如以上详细叙述的那样，根据本实施方式的半导体存储装置以及半导体存储装置的读出方法，能够起到以下的效果。

(1)无需参照电位Vref的电位调整。

由于若读出放大器确保可放大的电位差(VDD－Vref)即可，所以具有简易的电路，例如(VDD－Vth)等电位产生电路即可，所以无需例如上述实施方式中所需要的高精度的Vref产生电路。

(2)能够增大读出余量。

由于增大比率(Ch/Cblsa)也无需电位Vref的电位调整，所以很容易增大比率(Ch/Cblsa)。由于通过增大比率(Ch/Cblsa)能够增大读出余量，所以假设在读出放大器40的偏移较大的情况下也能够进行准确的读出。Vh分布与Vcts的电位差取决于电位Vcts的精度而发生变化，其结果读出余量发生变化，由于放大了读出余量，所以一定程度的Vcts的误差不会给读出放大器40中的读取带来影响。

附图标记说明

10、10－1、10－2、10－3…半导体存储装置；12、14、16、18、20、22…晶体管；24、26、28、30、32、34、36…开关；38…基准电源；40…读出放大器；50…运算放大器；52…晶体管；54、56、58…栅极电路；60、62、64…电阻；70…铁电体电容器；72、74、76、78、80…电容器；90…TGN设定电路；N1、N2、N3、N4…节点；BL…局部位线；GBL…全局位线；PL…板线；WL…字线；Vref…参照电位。

Claims (8)

1.一种半导体存储装置，包括：

第一位线；

第二位线，经由第一开关与上述第一位线连接；

电荷传输部，包含与上述第二位线连接并且保持来自储存有数据的存储部的读出电压的第一保持部；与上述第一位线连接并且保持由于与上述第一保持部之间的电荷传输而产生的电压的第二保持部；在上述第二位线上且设置在上述存储部与上述第一保持部之间的第二开关；以及在上述第二位线上且设置在上述存储部与上述第二开关之间的第三保持部，并且上述电荷传输部经由上述第一位线在上述第一保持部与上述第二保持部之间传输电荷；以及

比较部，对上述第二保持部所保持的电压和基准电压进行比较。

2.根据权利要求1所述的半导体存储装置，其中，

上述电荷传输部切断上述第一开关使上述第一保持部保持上述读出电压。

3.根据权利要求1或2所述的半导体存储装置，其中，

上述电荷传输部具备在传输上述电荷时使上述第一位线的电位维持恒定的电位控制部。

4.根据权利要求3所述的半导体存储装置，其中，

上述电荷传输部在传输上述电荷之前切断上述第二开关并使上述第二保持部充电到预先决定的电压，以便电荷从上述第二保持部向上述第一保持部传输。

5.根据权利要求4所述的半导体存储装置，其中，

上述第二开关具备具有预先决定出的阈值的场效应晶体管，

上述电位控制部在进行上述电荷的传输时使上述第一位线的电位维持为从上述场效应晶体管的栅极电位减去上述阈值所得的目标电位。

6.根据权利要求5所述的半导体存储装置，其中，

还包含设定上述栅极电位的设定部，

上述设定部设定上述栅极电位，以使上述目标电位位于上述数据为0时的上述读出电压的分布与上述数据为1时的上述读出电压的分布之间。

7.根据权利要求1或2所述的半导体存储装置，其中，

上述存储部具备铁电体电容器。

8.一种半导体存储装置的读出方法，使用了半导体存储装置，上述半导体存储装置包括：第一位线；第二位线，经由第一开关与上述第一位线连接；电荷传输部，上述电荷传输部包含与上述第二位线连接并且保持来自储存有数据的存储部的读出电压的第一保持部；与上述第一位线连接并且保持由于与上述第一保持部之间的电荷传输而产生的电压的第二保持部；在上述第二位线上设置在上述存储部与上述第一保持部之间的第二开关；以及在上述第二位线上设置在上述存储部与上述第二开关之间的第三保持部，并且上述电荷传输部经由上述第一位线在上述第一保持部与上述第二保持部之间传输电荷；以及比较部，对上述第二保持部所保持的电压和基准电压进行比较，

通过上述电荷传输部，一边进行切断上述第一开关使上述第一保持部保持上述读出电压，并连接上述第一开关来将上述第一位线的电位维持恒定的控制，一边进行上述电荷的传输。