JP2009020958A - 強誘電体記憶装置、強誘電体記憶装置の駆動方法および電子機器 - Google Patents

強誘電体記憶装置、強誘電体記憶装置の駆動方法および電子機器 Download PDF

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Abstract

【課題】強誘電体記憶装置の読み出しマージンを向上させる。
【解決手段】強誘電体記憶装置を、ビット線(BL)と第1ノード(VM)との間に接続された第1電荷転送MISFET(PTR1)と、第1ノードと第2ノード(NDLS)との間に接続された第2電荷転送MISFET(PTR4)と、第1ノードに接続された負電位発生回路(10)と、第1ノードと第1信号線(INB)との間に接続された容量(PTR3)と、を有するよう構成する。さらに、ビット線に接続されるメモリセルに第2データ(0データ)が記憶されている場合には、第1ノードを、第2電荷転送MISFET(PTR4)の閾値電位から高電位レベルを引いた電位(VthPTR4−Vcc)以下の電位まで上昇させ、読み出しマージンの向上を図る。
【選択図】図2

Description

本発明は、強誘電体記憶装置、特に、強誘電体記憶装置の読み出しに関する。
強誘電体記憶装置(FeRAM: Ferroelectric Random Access Memory)の読み出しには、ラッチ型のセンスアンプ回路を用いる方法がある(例えば、下記特許文献1参照)。
しかしながら、この場合、プレート線に印加された電圧が、強誘電体キャパシタ容量(Cs)とビット線容量(Cbl)に分圧される。従って、ビット線容量(Cbl)により強誘電体キャパシタに十分な電位が印加されない。また、ビット線電圧の差分をセンスアンプにより増幅し読み出しを行なうため、ビット線容量(Cbl)が増加するほど、ビット線電圧は小さくなり、センスマージンが小さくなってしまう。
そこで、ビット線を仮想的に接地電位に固定する読み出し回路が検討されている(例えば、下記特許文献2参照)。
特開2000−187990号公報 特開2002−133857号公報
上記のように、ビット線を仮想的に接地電位に固定する場合、データの読み出し時に、負電位を正電位に変換する必要がある。例えば、上記特許文献2の回路(図3)においては、電圧シフト回路(7)として、ゲート回路(20)と、反転回路(21)及びキャパシタ(C6)を有する回路が開示されている。なお、括弧内は、特許文献2中の符号および図番号である。
しかしながら、電位の変換効率が低いと読み出しマージンが低下し、誤動作の要因となるため、電位の変換効率の更なる向上が望まれる。
そこで、本発明に係る幾つかの態様は、強誘電体記憶装置の読み出しマージンを向上させることを目的とする。また、強誘電体記憶装置の読み出し特性を向上させることを目的とする。
(1)本発明に係る強誘電体記憶装置は、ビット線と第1ノードとの間に接続された第1電荷転送MISFETと、前記第1ノードと第2ノードとの間に接続された第2電荷転送MISFETと、前記第1ノードに接続された負電位発生回路と、前記第1ノードと第1信号線との間に接続された容量と、を有する。
かかる構成によれば、容量により前記第1ノードの電位を効率よく正電位に変換することができる。よって、簡易な構成で正電位変換を行うことができる。
例えば、前記容量は、前記第1ノードにゲート電極が接続され、前記第1信号線にソース領域、ドレイン領域およびバックゲートが接続されたpチャネル型MISFETである。このように、容量としてゲート容量を用いてもよい。かかる構成によれば、回路設計が容易となる。
例えば、前記第2ノードには、センスアンプが接続されている。かかる構成によれば、容量により前記第1ノードの電位を効率よく正電位に変換することができるため、センスアンプを安定的に動作させることができる。
例えば、前記第1電荷転送用MISFETは、pチャネル型MISFETである。このように、pチャネル型MISFETを用いることができる。
例えば、前記第1電荷転送用MISFETのゲート電極は、第3ノードに接続され、前記第3ノードと電源電位との間に接続された第3電荷転送用MISFETを有する。かかる構成によれば、第3電荷転送用MISFETをオンさせることにより、第1電荷転送MISFETをオフさせることができる。
例えば、前記第2電荷転送用MISFETは、pチャネル型MISFETである。このように、pチャネル型MISFETを用いることができる。
例えば、前記第2ノードと接地電位との間に接続された第4電荷転送用MISFETを有する。かかる構成によれば、前記第2電荷転送用MISFETをオンさせる前に、第4電荷転送用MISFETをオンさせることにより、第2ノードの電位を安定化する(ディスチャージする)ことができる。
例えば、前記第1および第2電荷転送用MISFETは、pチャネル型MISFETであり、前記第1および第2電荷転送MISFETのバックゲートは、第2信号線に接続されている。かかる構成によれば、第1ノードの電位が正電位となっても、第1および第2電荷転送MISFETのバックゲート電位(第2信号線の電位)を高電位レベルとすることができ、リーク電流を防止することができる。
(2)本発明に係る強誘電体記憶装置の駆動方法は、ビット線と第1ノードとの間に接続された第1電荷転送MISFETと、前記第1ノードと第2ノードとの間に接続された第2電荷転送MISFETと、前記第1ノードに接続された負電位発生回路と、前記第1ノードと第1信号線との間に接続された容量と、を有する強誘電体記憶装置の駆動方法であって、第1時刻において、前記第1ノードを負電位とし、前記ビット線を介しメモリセルから前記第1ノードへ電荷を転送した後、第2時刻において、前記第1信号線を低電位レベルから高電位レベルに変化させる。
かかる方法によれば、前記第1信号線を低電位レベルから高電位レベルに変化させことで、前記第1ノードの電位を効率よく正電位に変換することができる。よって、簡易な制御で正電位変換を行うことができる。
例えば、前記第1ノードは、前記第2時刻までに、前記ビット線に接続されるメモリセルに第1データが記憶されている場合には、第1電位まで上昇し、前記ビット線に接続されるメモリセルに第2データが記憶されている場合には、前記第2電荷転送MISFETの閾値電位から前記高電位レベルを引いた電位以下である第2電位まで上昇する。かかる構成によれば、第2データ転送時に、前記第2電荷転送MISFETをオフさせることができ、第2ノードの電位上昇を抑えることができる。その結果、第1データの場合と第2データの場合の第2ノードの電位差が大きくなり、読み出しマージンの向上を図ることができる。
例えば、前記第1および第2電荷転送MISFETは、pチャネル型MISFETであり、前記第1および第2電荷転送MISFETのバックゲートは、前記第2時刻以前に、低電位レベルから高電位レベルに変化するよう制御される。このように、第1および第2電荷転送MISFETのバックゲート電位(第2信号線の電位)を高電位レベルとすることで、第1ノードの電位が正電位となっても、リーク電流を防止することができる。
(3)本発明に係る電子機器は、上記強誘電体記憶装置を有する。かかる構成によれば、電子機器の特性を向上させることができる。ここで、電子機器とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、PHS、PDA、電子手帳、ICカードなど、記憶装置を必要とするあらゆる装置が含まれる。
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
図1は、強誘電体記憶装置の構成を示すブロック図である。図示するように、強誘電体記憶装置100は、メモリセルアレイ110と、周辺回路部(120、130、140等)を有する。メモリセルアレイ110は、アレイ状に配置された複数のメモリセルMCよりなり、各メモリセルMCは、トランジスタと強誘電体キャパシタを有し、ワード線WLおよびビット線BLの交点に配置される。具体的に、トランジスタのゲート電極がワード線WLと接続され、トランジスタの一端がビット線BLに接続される。トランジスタの他端は、強誘電体キャパシタの一端と接続され、強誘電体キャパシタの他端は、プレート線PLに接続される。
また、周辺回路を構成するワード線制御部120及びプレート線制御部130は、複数のワード線WL及び複数のプレート線PLの電圧を制御する。これらの制御によって、メモリセルMCに記憶されたデータをビット線BLに読み出し、また、外部から供給されたデータをビット線BLを介してメモリセルMCに書き込む。このような読み出し、書き込みは、ビット線制御部140においてなされる。
図2は、本実施の形態の読み出し回路の構成を示す回路図である。なお、以後、信号線と信号、ノードの電位とノードを同じ符号で示す場合がある。
図示するように、ビット線BLは、pチャネル型MISFET(電荷転送MISFET:Metal Insulator Semiconductor Field Effect Transistor)PTR1を介してノードVMに接続されている。
このノードVMは、pチャネル型MISFETPTR4を介してノードNDLSに接続されている。このノードNDLSは、更に、センスアンプSAに接続されている。センスアンプは、信号線SAon、Vrefと接続され、信号SAonによって、動作され、その入力(ノードNDLS)を参照電位Vrefと比較しつつ増幅し、出力信号outを出力する。
pチャネル型MISFETPTR1のバックゲートは、信号線INAbに接続され、ゲート電極は、ノードNDVTHを介して閾値電位発生回路20に接続されている。
また、pチャネル型MISFETPTR4のバックゲートは、信号線INAbに接続され、ゲート電極は、信号線SACONに接続されている。
また、ノードVMには負電位発生回路10が接続されている。この負電位発生回路10により、ビット線BLに、メモリセルから電位が転送されても、ビット線を接地電位以下(負電位)とすることができる。
よって、プレート線PLに印加された読み出し電圧の大部分をメモリセルの強誘電体キャパシタに印加することができ、読み出しマージンを向上させることができる。
ここで、本実施の形態の読み出し回路においては、ノードVMと信号線INBとの間にゲート容量を接続した。即ち、pチャネル型MISFETPTR3のソース領域、ドレイン領域およびバックゲートを、信号線INBに接続し、ゲート電極を、ノードVMに接続する。
よって、負電位となったノードVMの電位を、信号線INBの電位変化に対応させて、正電位まで上昇させることができる。
さらに、前述したように、pチャネル型MISFETPTR1、PTR4のバックゲートが、信号線INAbに接続されているため、ノードVMの電位が、正電位となっても、信号線INAbをHレベル(高電位レベル、ハイレベル、Vcc)とすることで、pチャネル型MISFETPTR1、PTR4から基板への放電(リーク電流)を防止することができる。
さらに、ノードNDVTHは、pチャネル型MISFETPTR2を介して電源電位(Vcc)と接続されている。pチャネル型MISFETPTR2のバックゲートは、電源電位(Vcc)に接続され、ゲート電極は、信号線INAに接続されている。この信号INAの電位をインバータ30によって反転させ、上記信号INAbを形成することができる。
かかる構成により、信号線INAを低電位レベルとすることで、pチャネル型MISFETPTR1のゲート電極に電源電位Vccが供給され、pチャネル型MISFETPTR1を完全にオフできる。また、ノードVMからpチャネル型MISFETPTR1を介してバックゲートへの放電を防止できる。即ち、信号線INBを高電位にすることによりノードVMが正電位となるが、その際、信号線INAが高電位のまま、つまりpチャネル型MISFETPTR1のバックゲート電位が低電位であるとPN接合によりノードVMが0V以上にならない。従って、信号線INAを低電位レベルとすることで、ノードVMを正電位まで昇圧できる。また、ノードVMが正電位になって以降は、ビット線BLへの放電を防止することができる。
また、ノードNDLSは、nチャネル型MISFETNTR1およびキャパシタを介して接地電位GND(0V)と接続されている。nチャネル型MISFETNTR1のゲート電極は、信号線DISと接続されている。
かかる構成により、ノードNDLSを接地電位GNDに固定できる。即ち、pチャネル型MISFETNTR1のバックゲート(nウエル)とドレイン(PTR4のノードNDLS側端)との容量カップリングによるノードNDLSの電位の上昇を抑えることができる。特に、pチャネル型MISFETPTR4のバックゲートの、LレベルからHレベルへの変化に対応して、ノードNDLSの電位が上昇することを防止できる。
図3は、本実施の形態の読み出し回路のタイミングチャートである。図3を参照しながら、本実施の形態の読み出し回路の動作(駆動方法)についてさらに詳細に説明する。
まず、時刻T0においてノードVMが、負電位発生回路10により負電位に設定される。なお、この際、ノードNDVTHは、閾値電位発生回路20によりpチャネル型MSIFETPTR1の閾値電位(VthPTR1)に設定されている。よって、pチャネル型MSIFETPTR1はオン状態である。
次いで、プレート線PLが選択され、メモリセルMCに記憶された1データもしくは0データに対応する電荷がビット線BLに転送され、ノードVMの電位がメモリセルに記憶されたデータ(1データもしくは0データ)の電荷に応じて上昇する(図3(F)参照)。
次いで、時刻T1において、信号INAをHレベルからLレベル(低電位レベル、ロウレベル、0V、Vss)に、信号INAbをLレベルからHレベルに変化させる。この際、信号INAがHレベルからLレベルに変化しているため、pチャネル型MSIFETPTR2がオン状態となり、ノードNDVTHの電位が電源電位(Vcc)となるため、pチャネル型MSIFETPTR1を完全にオフ状態とすることができる。
次いで、時刻T2において、信号DISをHレベルからLレベルに変化させ、nチャネル型MSIFETNTR1をオン状態とし、ノードNDLSをディスチャージする(接地電位(GND)に固定する)。なお、信号DISの立ち下げのタイミングは、時刻T2から後述の時刻T4までの間であればよい。
次いで、時刻T3において、信号INBをLレベルからHレベルに変化させる。その結果、1データもしくは0データに対応する電位(差)を保持したまま、ノードVMの電位を、正電位まで上昇させることができる(図3(F)参照)。
ここで、時刻T1において、信号INAbをLレベルからHレベルに変化させ、pチャネル型MSIFETPTR1、PTR4のバックゲート(nウエル)をHレベルとしたので、ノードVMの電位が正電位となっても、pチャネル型MSIFETPTR1、PTR4から基板(nウエル)に電荷が抜ける(放電する)ことを防止できる。
さらに、時刻T3までに、ノードVMの電位が以下の式1に示す電位まで上昇するよう当該読み出し回路の種々のパラメータをセッティングする。例えば、pチャネル型MISFETPTR3の容量を調整する。
即ち、ノードVMの電位であって、1データもしくは0データに対応し上昇する電位の内、高電位側の電位をVM1(VM”1”)、低電位側の電位をVM0(VM”0”)とした場合、VM1は、ほぼ0V、VM0は、pチャネル型MSIFETPTR4の閾値電位VthPTR4から電源電位(Vcc)を差し引いた電位以下(VM0<VthPTR4−Vcc…(式1))となるようセッティングする。詳細は追って説明する。なお、VM1は、VM0以上であれば、0V以下でもよい。
よって、前述の通り時刻T3において、信号INBをLレベルからHレベルに変化させると、1データもしくは0データに対応する電位からVcc上昇する。即ち、VM1は、Vcc(=0V+Vcc)まで、VM0は、VthPTR4(=VthPTR4−Vcc+Vcc)以下の電位まで上昇する。
次いで、時刻T4において、信号SACONを、HレベルからLレベルに変化させ、pチャネル型MISFETPTR4をオンさせることで、ノードVMの電位(VM0またはVM1)をノードNDLSに転送する。
ここで、VM1は、ノードNDLSを充電するため、その電位が若干下がるものの、ノードNDLSの電位は、VM1に対応して上昇する(図3(H)参照)。一方、VM0は、pチャネル型MISFETPTR4の閾値電位(VthPTR4)以下の電位となるため、信号SACONを、HレベルからLレベルに変化させても、pチャネル型MISFETPTR4はオンしない。よって、ノードNDLSは充電されず、0Vのままとなる(図3(H)参照)。
このように、1データの場合、ノードNDLSの電位は上がるが、0データの場合、ノードNDLSの電位が上がらず、0Vに固定されるため、これらの間の電位差が大きくなり、読み出しマージンが向上する。
図4に、本実施の形態の読み出し回路のΔNDLS(B)と比較例のΔNA(A)とを示す。ΔNDLSは、1データの場合と0データの場合のノードNDLSの電位差を意味する。なお、比較例は、例えば、特許文献2の図3に示す回路と類似の回路である。NAは、センスアンプの入力ノードを意味し、ΔNAは、1データの場合と0データの場合の当該ノードの電位差を意味する。
図示するようにΔNDLS>ΔNAとなり、本実施の形態の読み出し回路において、読み出しマージンが向上することが分かる。
次いで、VM0を上記式1(VM0<VthPTR4−Vcc)を満たすようセッティングする理由について説明する。即ち、pチャネル型MISFETPTR4のオフ領域を利用する。
pチャネル型MISFETPTR4をオンさせないためには、
Vgs<Vth…(式2)
とすればよい。Vgsは、pチャネル型MISFETPTR4のゲート、ソース間電位である。
ここで、Vgs=Vs−Vg=VM−SACONとすれば、
VM−SACON<VthPTR4…(式3)となる。
さらに、時刻T3において、ノードVMをVcc分上昇させるため、
VM+Vcc−SACON<VthPTR4…(式4)となる。
次いで、時刻T4においては、SACON=0V(接地電位)となるため、
VM+Vcc−0V<VthPTR4となり、
結果として、VM<VthPTR4−Vccとなる。
よって、VM0<VthPTR4−Vcc…(式1)とすることで、0データの場合にpチャネル型MISFETPTR4をオンさせず、ノードNDLSの電位上昇を抑え、読み出しマージンの向上を図ることができる。
次いで、時刻T5(図3)において、信号SAonをLレベルからHレベルとし、センスアンプSAを動作させ、ノードNDLSの電位を参照電位Vrefと比較しつつ増幅し、出力信号outを出力する。
図5に、本実施の形態の読み出し回路のΔNDLS(ΔVNDLS)とVM0の設定電位との関係を示す。(a)は、本実施の形態の読み出し回路のシュミュレーション結果であり、(b)は上記比較例のシュミュレーション結果である。
グラフ(a)に示すように、今回のシュミュレーションにおいては、VthPTR4−Vccである約−2.0V近傍でΔNDLSが最大となり、VthPTR4−Vccを−2.0V以下とすることでΔNDLSを大きく維持できることが確認された。また、VthPTR4−Vccが約−1.7V以上で、ΔNDLSが上記比較例のΔNAを越えることが判明した。
このように、本実施の形態においては、簡易な構成および制御でノードVMの電位を負電位から正電位に変換することができる。さらに、ノードVMの電位を式1を満たすように調整することで、読み出しマージンの向上を図ることができる。よって、強誘電体記憶装置の読み出し特性を向上させることができる。
なお、上記実施の形態においては、ゲート容量を例に説明したが、他の容量素子(強誘電体キャパシタなど)を用いてもよい。
また、本発明は、1T1Cのメモリセル(強誘電体記憶装置)および2T2Cのメモリセル(強誘電体記憶装置)に適用可能である。
特に、各素子や信号の接続関係、信号の変化などは、上記回路構成およびタイミングチャートに限定されるものではなく、本発明の目的を達する範囲において、適宜変更可能である。
例えば、pチャネル型MISFETPTR1、PTR4のバックゲートには異なる信号線が接続されてもよい。また、これらのバックゲートに印加される電位の変化は同時である必要はなく、信号INBの立ち上がり以前であれば、異なるタイミングで変化させてもよい。
このように、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
強誘電体記憶装置の構成を示すブロック図である。 本実施の形態の読み出し回路の構成を示す回路図である。 本実施の形態の読み出し回路のタイミングチャートである。 本実施の形態の読み出し回路のΔNDLS(B)と比較例のΔNA(A)とを示す図である。 本実施の形態の読み出し回路のΔNDLSとVM0の設定電位との関係を示す図である。
符号の説明
10…負電位変換回路、20…閾値電位発生回路、30…インバータ、100…強誘電体記憶装置、110…メモリセルアレイ、120…ワード線制御部、130…プレート線制御部、140…ビット線制御部、BL…ビット線、DIS…信号(線)、GND…接地電位、INA…信号(線)、INAb…信号(線)、INB…信号(線)、MC…メモリセル、NDVTH…ノード、NDLS…ノード、NTR1…nチャネル型MISFET、out…出力信号、PTR1、PTR2、PTR3、PTR4…pチャネル型MISFET、PL…プレート線、SA…センスアンプ、SAon…信号(信号線)、SACON…信号(線)、T1〜T5…時刻、Vref…参照電位、VM…ノード、Vcc…電源電位、VM1、VM0…電位、Vth…閾値電位、WL…ワード線

Claims (12)

  1. ビット線と第1ノードとの間に接続された第1電荷転送MISFETと、
    前記第1ノードと第2ノードとの間に接続された第2電荷転送MISFETと、
    前記第1ノードに接続された負電位発生回路と、
    前記第1ノードと第1信号線との間に接続された容量と、
    を有することを特徴とする強誘電体記憶装置。
  2. 前記容量は、前記第1ノードにゲート電極が接続され、前記第1信号線にソース領域、ドレイン領域およびバックゲートが接続されたpチャネル型MISFETであることを特徴とする請求項1記載の強誘電体記憶装置。
  3. 前記第2ノードには、センスアンプが接続されていることを特徴とする請求項1記載の強誘電体記憶装置。
  4. 前記第1電荷転送用MISFETは、pチャネル型MISFETであることを特徴とする請求項1乃至3のいずれか一項記載の強誘電体記憶装置。
  5. 前記第1電荷転送用MISFETのゲート電極は、第3ノードに接続され、前記第3ノードと電源電位との間に接続された第3電荷転送用MISFETを有することを特徴とする請求項4記載の強誘電体記憶装置。
  6. 前記第2電荷転送用MISFETは、pチャネル型MISFETであることを特徴とする請求項1乃至3のいずれか一項記載の強誘電体記憶装置。
  7. 前記第2ノードと接地電位との間に接続された第4電荷転送用MISFETを有することを特徴とする請求項6記載の強誘電体記憶装置。
  8. 前記第1および第2電荷転送用MISFETは、pチャネル型MISFETであり、
    前記第1および第2電荷転送MISFETのバックゲートは、第2信号線に接続されていることを特徴とする請求項1乃至3のいずれか一項記載の強誘電体記憶装置。
  9. ビット線と第1ノードとの間に接続された第1電荷転送MISFETと、
    前記第1ノードと第2ノードとの間に接続された第2電荷転送MISFETと、
    前記第1ノードに接続された負電位発生回路と、
    前記第1ノードと第1信号線との間に接続された容量と、
    を有する強誘電体記憶装置の駆動方法であって、
    第1時刻において、前記第1ノードを負電位とし、
    前記ビット線を介しメモリセルから前記第1ノードへ電荷を転送した後、
    第2時刻において、前記第1信号線を低電位レベルから高電位レベルに変化させることを特徴とする強誘電体記憶装置の駆動方法。
  10. 前記第1ノードは、前記第2時刻までに、
    前記ビット線に接続されるメモリセルに第1データが記憶されている場合には、第1電位まで上昇し、
    前記ビット線に接続されるメモリセルに第2データが記憶されている場合には、前記第2電荷転送MISFETの閾値電位から前記高電位レベルを引いた電位以下である第2電位まで上昇することを特徴とする請求項9記載の強誘電体記憶装置の駆動方法。
  11. 前記第1および第2電荷転送MISFETは、pチャネル型MISFETであり、
    前記第1および第2電荷転送MISFETのバックゲートは、
    前記第2時刻以前に、低電位レベルから高電位レベルに変化するよう制御されることを特徴とする請求項9または10記載の強誘電体記憶装置の駆動方法。
  12. 請求項1乃至8のいずれか一項に記載の強誘電体記憶装置を有することを特徴とする電子機器。
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