KR20190063885A - 반도체 메모리 장치 - Google Patents

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Abstract

액티브 신호, 프리차지 신호 및 라이트 펄스에 응답하여 제 1 센스 앰프 구동 전압 인가 신호, 제 2 센스 앰프 구동 전압 인가 신호 및 제 3 센스 앰프 구동 전압 인가 신호를 생성하는 센스 앰프 제어 회로; 및 상기 제 1 내지 제 3 센스 앰프 구동 전압 인가 신호의 인에이블 구간동안 제 1 및 제 2 구동 전압 인가 라인을 통해 구동전압들을 센스 앰프에 제공하는 센스 앰프 구동 전압 제공 회로를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 입력 받아 저장하고, 저장된 데이터를 출력하도록 구성된다.
반도체 메모리 장치가 저전력화 및 고속화 추세에 따라 개발되면서, 데이터를 입력 받아 저장할 때 소모되는 전력 감소 및 데이터 저장 속도를 향상시키는 노력에 계속되고 있다.
본 발명은 데이터 저장 속도를 향상시키면서도 데이터 저장에 소모되는 전력을 감소시키기 위한 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 액티브 신호, 프리차지 신호 및 라이트 펄스에 응답하여 제 1 센스 앰프 구동 전압 인가 신호, 제 2 센스 앰프 구동 전압 인가 신호 및 제 3 센스 앰프 구동 전압 인가 신호를 생성하는 센스 앰프 제어 회로; 및 상기 제 1 내지 제 3 센스 앰프 구동 전압 인가 신호의 인에이블 구간동안 제 1 및 제 2 구동 전압 인가 라인을 통해 구동전압들을 센스 앰프에 제공하는 센스 앰프 구동 전압 제공 회로를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 액티브 신호에 응답하여 센스 앰프 구동 전압 인가 신호를 인에이블시키며, 프리차지 신호 및 라이트 펄스에 응답하여 상기 센스 앰프 구동 전압 인가 신호를 디스에이블시키는 센스 앰프 제어 회로; 및 상기 센스 앰프 구동 전압 인가 신호의 인에이블 구간동안 센스 앰프에 전압을 제공하는 센스 앰프 구동 전압 제공 회로를 포함한다.
본 발명에 따른 반도체 장치는 데이터 저장 속도를 향상시키면서도 데이터 저장에 소모되는 전력을 감소시키는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치,
도 2는 도 1의 센스 앰프 제어 회로의 구성도,
도 3은 도 1의 센스 앰프 구동 전압 제공 회로의 구성도,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 커맨드 판단 회로(100), 라이트 펄스 생성 회로(200), 센스 앰프 제어 회로(300), 센스 앰프 구동 전압 제공 회로(400) 및 센스 앰프를 포함할 수 있다.
상기 커맨드 판단 회로(100)는 커맨드(CMD)에 응답하여 액티브 신호(ACT), 프리차지 신호(PCG) 및 라이트 신호(WR)를 생성할 수 있다. 이때, 상기 커맨드 판단 회로(100)는 외부로부터 입력되는 상기 커맨드(CMD)에 응답하여 반도체 메모리 장치의 동작을 제어하기 위한 복수개의 신호들을 생성하는 회로로서, 상기 액티브 신호(ACT), 상기 프리차지 신호(PCG) 및 상기 라이트 신호(WR) 이외에 도 1에는 미도시된 리드 신호 및 리프레쉬 신호등을 생성할 수 있다. 본 발명에서는 상기 커맨드 판단 회로(100)가 상기 커맨드(CMD)에 응답하여 상기 액티브 신호(ACT), 상기 프리차지 신호(PCG) 및 상기 라이트 신호(WR)를 생성하는 것을 실시예로 도시한 것이다.
상기 커맨드 판단 회로(100)는 상기 커맨드(CMD)를 디코딩하여 상기 액티브(ACT), 상기 프리차지 신호(PCG) 및 상기 라이트 신호(WR)를 생성할 수 있는 디코더를 포함할 수 있다.
상기 라이트 펄스 생성 회로(200)는 상기 라이트 신호(WR)에 응답하여 라이트 펄스(WR_p)를 생성할 수 있다. 예를 들어, 상기 라이트 펄스 생성 회로(200)는 상기 라이트 신호(WR)가 생성된 이후 설정된 시간(설정된 라이트 레이턴시 값에 따른 시간)이 경과되면 상기 라이트 펄스(WR_p)를 생성할 수 있다.
상기 센스 앰프 제어 회로(300)는 상기 액티브 신호(ACT), 상기 프리차지 신호(PCG) 및 상기 라이트 펄스(WR_p)에 응답하여 제 1 내지 제 3 센스 앰프 구동 전압 인가 신호(SAP1, SAP2, SAN)를 생성할 수 있다. 예를 들어, 상기 센스 앰프 제어 회로(300)는 상기 액티브 신호(ACT)에 응답하여 상기 제 1 및 제 3 센스 앰프 구동 전압 인가 신호(SAP1, SAN)를 인에이블시킬 수 있다. 상기 센스 앰프 제어 회로(300)는 상기 제 1 센스 앰프 구동 전압 인가 신호(SAP1)가 디스에이블되면 상기 제 2 센스 앰프 구동 전압 인가 신호(SAP2)를 인에이블시킬 수 있다. 상기 센스 앰프 제어 회로(300)는 상기 프리차지 신호(PCG) 및 상기 라이트 펄스(WR_p)에 응답하여 상기 제 2 및 제 3 센스 앰프 구동 전압 인가 신호(SAP2, SAN)를 설정된 시간동안 디스에이블시키고, 상기 설정된 시간 이후 인에이블시킬 수 있다. 상기 센스 앰프 제어 회로(300)는 상기 프리차지 신호(PCG)에 응답하여 인에이블된 상기 제 2 및 제 3 센스 앰프 구동 전압 인가 신호(SAP2, SAN)를 디스에이블시킬 수 있다.
상기 센스 앰프 구동 전압 제공 회로(400)는 상기 제 1 내지 제 3 센스 앰프 구동 전압 인가 신호(SAP1, SAP2, SAN)에 응답하여 제 1 및 제 2 구동 전압 인가 라인(RTO, SB)에 구동 전압들 예를 들어, 외부 전압(VDD), 코어 전압(Vcore) 및 접지 전압(VSS)을 선택적으로 인가시킬 수 있다. 예를 들어, 상기 센스 앰프 구동 전압 제공 회로(400)는 상기 제 1 센스 앰프 구동 전압 인가 신호(SAP1)에 응답하여 상기 제 1 구동 전압 인가 라인(RTO)에 상기 외부 전압(VDD)을 인가시킬 수 있다. 상기 센스 앰프 구동 전압 제공 회로(400)는 상기 제 2 센스 앰프 구동 전압 인가 신호(SAP2)에 응답하여 상기 제 1 구동 전압 인가 라인(RTO)에 상기 코어 전압(Vcore)을 인가시킬 수 있다. 상기 센스 앰프 구동 전압 제공 회로(400)는 상기 제 3 구동 전압 인가 신호(SAN)에 응답하여 상기 제 2 구동 전압 인가 라인(SB)에 상기 접지 전압(VSS)을 인가시킬 수 있다.
상기 센스 앰프(500)는 상기 제 1 및 제 2 구동 전압 인가 라인(RTO, SB)을 통해 구동 전압들(VDD, Vcore, VSS)을 인가 받으면 활성화된다. 활성화된 상기 센스 앰프(500)는 비트라인(BL) 및 비트라인 바(BLb)의 전압 차를 감지 및 증폭시킬 수 있다.
상기 센스 앰프 제어 회로(300)는 도 2에 도시된 바와 같이, 센스 앰프 구동 신호 생성 회로(310), 프리차지 펄스 생성 회로(320), 마지막 라이트 펄스 감지 회로(330), 플로팅 펄스 생성 회로(340) 및 플로팅 제어 회로(350)를 포함할 수 있다.
상기 센스 앰프 구동 신호 생성 회로(310)는 상기 액티브 신호(ACT) 및 상기 프리차지 신호(PCG)에 응답하여 상기 제 1 센스 앰프 구동 전압 인가 신호(SAP1), 제 2 예비 센스 앰프 구동 전압 인가 신호(SAP2_pre) 및 제 3 예비 센스 앰프 구동 전압 인가 신호(SAN_pre)를 생성할 수 있다. 예를 들어, 상기 센스 앰프 구동 신호 생성 회로(310)는 상기 액티브 신호(ACT)에 응답하여 상기 제 1 센스 앰프 구동 전압 인가 신호(SAP1)를 설정된 시간동안 인에이블시킬 수 있다. 상기 센스 앰프 구동 신호 생성 회로(310)는 상기 액티브 신호(ACT)에 응답하여 상기 제 3 예비 센스 앰프 구동 전압 인가 신호(SAN_pre)를 인에이블시킬 수 있다. 상기 센스 앰프 구동 신호 생성 회로(310)는 상기 제 1 센스 앰프 구동 전압 인가 신호(SAP1)가 디스에이블되면 상기 제 2 예비 센스 앰프 구동 전압 인가 신호(SAP2_pre)를 인에이블시킬 수 있다. 상기 센스 앰프 구동 신호 생성 회로(310)는 상기 프리차지 신호(PCG)에 응답하여 상기 제 2 및 제3 예비 센스 앰프 구동 전압 인가 신호(SAP2_pre, SAN_pre)를 디스에이블시킬 수 있다.
상기 프리차지 펄스 생성 회로(320)는 상기 프리차지 신호(PCG)에 응답하여 프리차지 펄스(P_p)를 생성할 수 있다. 이때, 상기 프리차지 펄스 생성 회로(320)는 상기 프리차지 신호(PCG)가 입력된 이후 설정된 시간이 경과하면 상기 프리차지 펄스(P_p)를 생성할 수 있다.
상기 마지막 라이트 펄스 감지 회로(330)는 상기 프리차지 펄스(P_p) 및 상기 라이트 펄스(WR_p)에 응답하여 감지 펄스(WR_lp)를 생성할 수 있다. 예를 들어, 상기 마지막 라이트 펄스 감지 회로(330)는 상기 프리차지 펄스(P_p)의 인에이블 구간동안 상기 라이트 펄스(WR_p)가 입력되면, 상기 라이트 펄스(WR_p)를 상기 감지 펄스(WR_lp)로서 출력할 수 있다.
상기 마지막 라이트 펄스 감지 회로(330)는 제 1 낸드 게이트(ND1) 및 제 1 인버터(IV1)를 포함할 수 있다. 상기 제 1 낸드 게이트(ND1)는 상기 프리차지 펄스(P_p) 및 상기 라이트 펄스(WR_p)를 입력 받는다. 상기 제 1 인버터(IV1)는 상기 제 1 낸드 게이트(ND1)의 출력을 입력 받아 상기 감지 펄스(WR_lp)로서 출력한다.
상기 플로팅 펄스 생성 회로(340)는 상기 감지 펄스(WR_lp)에 응답하여 플로팅 펄스(F_p)를 생성할 수 있다. 예를 들어, 상기 플로팅 펄스 생성 회로(340)는 상기 감지 펄스(WR_lp)가 입력되면 상기 플로팅 펄스(F_p)를 생성할 수 있다.
상기 플로팅 제어 회로(350)는 상기 제 2 및 제 3 예비 센스 앰프 구동 전압 인가 신호(SAP2_pre, SAN_pre) 및 플로팅 펄스(F_p)에 응답하여 상기 제 2 및 제 3 센스 앰프 구동 전압 인가 신호(SAP2, SAN)를 생성할 수 있다. 예를 들어, 상기 플로팅 제어 회로(350)는 인에이블된 상기 제 2 및 제 3 예비 센스 앰프 구동 전압 인가 신호(SAP2_pre, SAN_pre)를 상기 플로팅 펄스(F_p)의 인에이블 구간동안 디스에이블시켜 상기 제 2 및 제 3 센스 앰프 구동 전압 인가 신호(SAP2, SAN)로서 출력할 수 있다.
상기 플로팅 제어 회로(350)는 제 2 및 제 3 낸드 게이트(ND2, ND3) 및 제 2 내지 제 5 인버터(IV2, IV3, IV4, IV5)를 포함할 수 있다. 상기 제 2 인버터(IV2)는 상기 플로팅 펄스(F_p)를 입력 받는다. 상기 제 2 낸드 게이트(ND2)는 상기 제 2 인버터(IV2)의 출력 신호 및 상기 제 2 예비 센스 앰프 구동 전압 인가 신호(SAP2_pre)를 입력 받는다. 상기 제 3 인버터(IV3)는 상기 제 2 낸드 게이트(ND2)의 출력 신호를 입력 받아 상기 제 2 센스 앰프 구동 전압 인가 신호(SAP2)로서 출력한다. 상기 제 4 인버터(IV4)는 상기 플로팅 펄스(F_p)를 입력 받는다. 상기 제 3 낸드 게이트(ND3)는 상기 제 4 인버터(IV4)의 출력 신호 및 상기 제 3 예비 센스 앰프 구동 전압 인가 신호(SAN_pre)를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 3 낸드 게이트(ND3)의 출력 신호를 입력 받아 상기 제 3 센스 앰프 구동 전압 인가 신호(SAN)로서 출력한다.
상기 센스 앰프 구동 전압 제공 회로(400)는 도 3에 도시된 바와 같이, 제 1 내지 제 3 전압 스위치 회로(410, 420, 430)를 포함할 수 있다.
상기 제 1 전압 스위치 회로(410)는 상기 제 1 센스 앰프 구동 전압 인가 신호(SAP1)에 응답하여 상기 제 1 구동 전압 인가 라인(RTO)에 상기 외부 전압(VDD)을 제공할 수 있다. 예를 들어, 상기 제 1 전압 스위치 회로(410)는 상기 제 1 센스 앰프 구동 전압 인가 신호(SAP1)의 인에이블 구간동안 상기 외부 전압(VDD)을 상기 제1 구동 전압 인가 라인(RTO)에 제공할 수 있다.
상기 제 1 전압 스위치 회로(410)는 제 1 트랜지스터(N1)를 포함할 수 있다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 제 1 센스 앰프 구동 전압 인가 신호(SAP1)를 입력 받고, 드레인에 상기 외부 전압(VDD)을 인가 받으며, 소오스에 상기 제 1 구동 전압 인가 라인(RTO)이 연결된다.
상기 제 2 전압 스위치 회로(420)는 상기 제 2 센스 앰프 구동 전압 인가 신호(SAP2)에 응답하여 상기 제 1 구동 전압 인가 라인(RTO)에 상기 코어 전압(Vcore)을 제공할 수 있다. 예를 들어, 상기 제 2 전압 스위치 회로(420)는 상기 제 2 센스 앰프 구동 전압 인가 신호(SAP2)의 인에이블 구간동안 상기 코어 전압(Vcore)을 상기 제 1 구동 전압 인가 라인(RTO)에 제공할 수 있다.
상기 제 2 전압 스위치 회로(420)는 제 2 트랜지스터(N2)를 포함할 수 있다. 상기 제 2 트랜지스터(N2)는 게이트에 상기 제 2 센스 앰프 구동 전압 인가 신호(SAP2)를 입력 받고, 드레인에 상기 코어 전압(Vcore)을 인가 받으며, 소오스에 상기 제 1 구동 전압 인가 라인(RTO)이 연결된다.
상기 제 3 전압 스위치 회로(430)는 상기 제 3 센스 앰프 구동 전압 인가 신호(SAN)에 응답하여 상기 제 2 구동 전압 인가 라인(SB)에 상기 접지 전압(VSS)을 제공할 수 있다. 예를 들어, 상기 제 3 전압 스위치 회로(430)는 상기 제 3 센스 앰프 구동 전압 인가 신호(SAN)의 인에이블 구간동안 상기 접지 전압(VSS)을 상기 제 2 구동 전압 인가 라인(SB)에 제공할 수 있다.
상기 제 3 전압 스위치 회로(430)는 상기 제 3 트랜지스터(N3)를 포함할 수 있다. 상기 제 3 트랜지스터(N3)는 게이트에 상기 제 3 센스 앰프 구동 전압 인가 신호(SAN)를 입력 받고, 드레인에 상기 제 2 구동 전압 인가 라인(SB)이 연결되며, 소오스에 상기 접지 전압(VSS)을 인가 받는다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 4를 참조하여 설명하면 다음과 같다. 도 4에 도시된 타이밍도는 본 발명의 실시예에 따른 동작의 일 예이다.
커맨드 판단 회로(100)는 커맨드(CMD)를 입력 받는다. 이때, 상기 커맨드 판단 회로(100)는 도 4에 도시된 바와 같이, 액티브 커맨드, 라이트 커맨드, 라이트 커맨드, 라이트 커맨드 및 프리차지 커맨드를 순차적으로 입력 받는다고 가정한다.
상기 커맨드 판단 회로(100)는 입력되는 상기 커맨드(CMD)에 응답하여 액티브 신호(ACT), 라이트 신호(WR), 라이트 신호(WR), 라이트 신호(WR) 및 프리차지 신호(PCG)를 순차적으로 생성한다.
센스 앰프 제어 회로(200)는 상기 커맨드 판단 회로(100)에서 순차적으로 생성되는 상기 액티브 신호(ACT), 3번의 상기 라이트 신호(WR) 및 상기 프리차지 신호(PCG)에 응답하여 제 1 내지 제 3 센스 앰프 구동 전압 인가 신호(SAP1, SAP2, SAN)를 생성한다.
상기 센스 앰프 제어 회로(200)의 동작을 도 2를 참조하여 설명한다.
상기 액티브 신호(ACT)에 응답하여 센스 앰프 구동 신호 생성 회로(310)는 소정시간동안 상기 제 1 센스 앰프 전압 인가 신호(SAP1)를 하이 레벨로 인에이블시키고, 예비 제 3 센스 앰프 전압 인가 신호(SAN_pre)를 하이 레벨로 인에이블시킨다. 상기 센스 앰프 구동 신호 생성 회로(310)는 상기 제 1 센스 앰프 전압 인가 신호(SAP1)가 로우 레벨로 디스에이블되면 예비 제 2 센스 앰프 전압 인가 신호(SAP2_pre)를 하이 레벨로 인에이블시킨다. 상기 센스 앰프 구동 신호 생성 회로(310)는 상기 프리차지 신호(PCG)에 응답하여 상기 예비 제 2 및 제 3 센스 앰프 전압 인가 신호(SAP2, SAN)를 로우 레벨로 디스에이블시킨다.
도 1의 라이트 펄스 생성 회로(200)는 3번의 라이트 신호(WR)에 응답하여 도 4의 타이밍도에 도시된 바와 같이, 하이 레벨로 3번 인에이블되는 라이트 펄스(WR_p)를 생성한다.
도 2의 프리차지 펄스 생성 회로(320)는 상기 프리차지 신호(PCG)에 응답하여 도 4의 타이밍도에 도시된 바와 같이, 프리차지 펄스(P_p)를 생성한다. 이때, 상기 프리차지 펄스 생성 회로(320)는 상기 제 2 및 제 3 예비 센스 앰프 구동 전압 인가 신호(SAP2_pre, SAN_pre)가 디스에이블되는 타이밍에서 A 시간만큼의 빠른 타이밍에 인에이블되는 상기 프리차지 펄스(P_p)를 생성한다. 이때, 상기 프리차지 펄스 생성 회로(320)가 상기 제 2 및 제 3 예비 센스 앰프 구동 전압 인가 신호(SAP2_pre, SAN_pre)가 디스에이블되는 타이밍에서 A 시간만큼의 빠른 타이밍에 소정시간 인에이블되는 상기 프리차지 펄스(P_p)를 생성하는 이유는 상기 프리차지 펄스(P_p)의 인에이블 구간 중 연속적으로 생성된 라이트 펄스 중 마지막에 생성된 라이트 펄스가 존재하도록 하기 위함이다.
도 2의 마지막 라이트 펄스 감지 회로(330)는 상기 프리차지 펄스(P_p)의 인에이블 구간에서 생성되는 라이트 펄스(WR_p)가 있는지를 감지하는 회로로서, 도 4와 같이, 상기 프리차지 펄스(P_p)의 인에이블 구간에서 생성된 상기 라이트 펄스(WR_p)를 감지 펄스(WR_lp)로서 출력한다. 결국, 상기 프리차지 펄스(P_p)의 인에이블 구간 중 상기 라이트 펄스(WR_p)가 있다면 상기 감지 펄스(WR_lp)가 생성된다. 상기 감지 펄스(WR_p)가 생성되었다는 것은 연속적으로 생성된 라이트 펄스 중 마지막으로 입력된 라이트 커맨드에 의해 라이트 펄스가 생성되었다는 것을 의미한다.
도 2의 플로팅 펄스 생성 회로(340)는 상기 감지 펄스(WR_lp)가 입력되면, 도 4의 타이밍도에 도시된 바와 같이, 플로팅 펄스(F_p)를 생성한다.
도 2의 플로팅 제어 회로(350)는 상기 플로팅 펄스(F_p)가 인에이블된 구간에서 인에이블된 상기 제 2 및 제 3 예비 센스 앰프 구동 전압 인가 신호(SAP2_pre, SAN_pre)를 디스에이블시켜 상기 제 2 및 제 3 센스 앰프 구동 전압 인가 신호(SAP2, SAN)로서 출력한다.
결국, 상기 제 2 및 제 3 센스 앰프 구동 전압 인가 신호(SAP2, SAN)는 상기 제 2 및 제 3 예비 센스 앰프 구동 전압 인가 신호(SAP2_pre, SAN_pre)와 동일한 인에이블 타이밍을 갖고, 상기 플로팅 펄스(F_p)가 인에이블된 구간에서 디스에이블되었다가 상기 플로팅 펄스(F_p)가 디스에이블되면 인에이블된다. 이후, 상기 제 2 및 제 3 예비 센스 앰프 구동 전압 인가 신호(SAP2_pre, SAN_pre)가 디스에이블되면 상기 제 2 및 제 3 센스 앰프 구동 전압 인가 신호(SAP2, SAN)도 디스에이블된다.
도 4에 도시된 타이밍도와 같이, 상기 제 1 내지 제 3 센스 앰프 구동 전압 인가 신호(SAP1, SAP2, SAN)가 생성되며, 이와 같이 생성된 상기 제 1 내지 제 3 센스 앰프 구동 전압 인가 신호(SAP1, SAP2, SAN)에 응답하여 도 1의 센스 앰프 구동 전압 제공 회로(400)는 다음과 같이 동작한다.
상기 제 1 센스 앰프 구동 전압 인가 신호(SAP1)의 인에이블 구간동안 상기 센스 앰프 구동 전압 제공 회로(400)는 제 1 구동 전압 인가 라인(RTO)에 외부 전압(VDD)을 제공한다.
상기 제 2 센스 앰프 구동 전압 인가 신호(SAP2)의 인에이블 구간동안 상기 센스 앰프 구동 전압 제공 회로(400)는 상기 제 1 구동 전압 인가 라인(RTO)에 코어 전압(Vcore)을 제공한다.
상기 제 3 센스 앰프 구동 전압 인가 신호(SAN)의 인에이블 구간동안 상기 센스 앰프 구동 전압 제공 회로(400)는 제 2 구동 전압 인가 라인(SB)에 접지 전압(VSS)을 인가 받는다.
상기 제 1 및 제 2 구동 전압 인가 라인(RTO, SB)을 통해 구동 전압들(VDD, Vcore, VSS)을 인가 받을 때 도 1의 센스 앰프(500)는 활성화된다. 활성화된 상기 센스 앰프(500)는 비트라인(BL)과 비트라인 바(BLb)의 전압 차를 감지 및 증폭하여, 상기 센스 앰프(500)가 활성화된 동안 증폭된 상기 비트라인(BL)과 상기 비트라인 바(BLb)의 전압 레벨을 유지한다. 상기 제 2 및 제 3 센스 앰프 구동 전압 인가 신호(SAP2, SAN)가 디스에이블된 구간에서는 상기 제 1 및 제 2 구동 전압 인가 라인(RTO, SB)을 통해 구동 전압들(VDD, Vcore, VSS)의 제공이 차단되며, 상기 제 1 및 제 2 구동 전압 인가 라인(RTO, SB)에 구동 전압들(VDD, Vcore, VSS)의 제공이 차단되면 상기 센스 앰프(500)는 비활성화되고 상기 비트라인(BL) 및 상기 비트라인 바(BLb)는 플로팅 상태가 된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 액티브 커맨드가 입력되어 뱅크가 활성화된 이후 연속적으로 라이트 커맨드가 입력되어 활성화된 뱅크에 데이터가 저장될 때, 마지막으로 입력된 라이트 커맨드에 의해 센스 앰프를 설정된 시간동안 비활성화시켜 비트라인과 비트라인 바를 플로팅시킨다. 플로팅된 비트라인과 비트라인 바는 입력된 데이터에 의해 전압 레벨이 가변되기 쉬움으로, 라이트 동작 시간을 줄일 수 있어 고속 동작에 유리하다. 또한 일반적인 반도체 메모리 장치는 라이트 동작이 수행되는 동안 센스 앰프를 활성화시킴으로써, 비트라인과 비트라인 바는 이전 데이터 값에 의해 감지 및 증폭된 전압 레벨을 가지며, 증폭된 레벨을 유지한다. 비트라인과 비트라인 바가 증폭된 레벨을 유지할 경우 라이트 동작에 의해 입력된 데이터가 비트라인과 비트라인바의 전압 레벨이 반전되는데 소모되는 전력이 크다. 하지만 본 발명의 실시예에 따른 반도체 메모리 장치는 라이트 동작이 수행되는 동안 마지막 라이트 동작에서 비트라인과 비트라인 바를 플로팅시킴으로써, 마지막 입력된 라이트 커맨드에 의해 마지막 라이트 동작이 수행될 때 비트라인과 비트라인 바를 플로팅시켜 데이터에 의해 비트라인과 비트라인 바의 전압 레벨을 반전시키는데 소모되는 전력을 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (9)

  1. 액티브 신호, 프리차지 신호 및 라이트 펄스에 응답하여 제 1 센스 앰프 구동 전압 인가 신호, 제 2 센스 앰프 구동 전압 인가 신호 및 제 3 센스 앰프 구동 전압 인가 신호를 생성하는 센스 앰프 제어 회로; 및
    상기 제 1 내지 제 3 센스 앰프 구동 전압 인가 신호의 인에이블 구간동안 제 1 및 제 2 구동 전압 인가 라인을 통해 구동전압들을 센스 앰프에 제공하는 센스 앰프 구동 전압 제공 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 센스 앰프 제어 회로는
    상기 액티브 신호에 응답하여 상기 제 1 및 제 3 센스 앰프 구동 전압 인가 신호를 인에이블시키고, 상기 라이트 펄스 및 상기 프리차지 신호에 응답하여 상기 제 2 및 제 3 센스 앰프 구동 전압 인가 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 센스 앰프 제어 회로는
    상기 액티브 신호 및 상기 프리차지 신호에 응답하여 상기 제 1 센스 앰프 구동 전압 인가 신호, 제 2 예비 센스 앰프 구동 전압 인가 신호 및 제 3 예비 센스 앰프 구동 전압 인가 신호를 생성하는 센스 앰프 구동 신호 생성 회로,
    상기 프리차지 신호에 응답하여 상기 프리차지 펄스를 생성하는 프리차지 펄스 생성 회로,
    상기 라이트 펄스 및 상기 프리차지 펄스에 응답하여 감지 펄스를 생성하는 마지막 라이트 펄스 감지 회로,
    상기 감지 펄스에 응답하여 플로팅 펄스를 생성하는 플로팅 펄스 생성 회로, 및
    상기 제 2 및 제 3 예비 센스 앰프 구동 전압 인가 신호 및 상기 플로팅 펄스에 응답하여 상기 제 2 및 제 3 센스 앰프 구동 전압 인가 신호를 생성하는 플로팅 제어 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 센스 앰프 구동 신호 생성 회로는
    상기 액티브 신호에 응답하여 상기 제 1 센스 앰프 구동 전압 인가 신호를 인에이블시키고, 상기 제 3 예비 센스 앰프 구동 전압 인가 신호를 인에이블시키며, 상기 제 1 센스 앰프 구동 전압 인가 신호가 디스에이블되면 상기 제 2 예비 센스 앰프 구동 전압 인가 신호를 인에이블시키고, 상기 프리차지 신호에 응답하여 상기 제 2 및 제 3 예비 센스 앰프 구동 전압 인가 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 마지막 라이트 펄스 감지 회로는
    상기 프리차지 펄스의 인에이블 구간동안 상기 라이트 펄스가 입력되면 상기 라이트 펄스를 상기 감지 펄스로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서,
    상기 플로팅 제어 회로는
    상기 플로팅 펄스의 디스에이블 구간동안 상기 제 2 및 제 3 예비 센스 앰프 구동 전압 인가 신호를 상기 제 2 및 제 3 센스 앰프 구동 전압 인가 신호로서 출력하고,
    상기 플로팅 펄스의 인에이블 구간동안 상기 제 2 및 제 3 예비 센스 앰프 구동 전압 인가 신호가 인에이블되었을 경우에도 상기 제 2 및 제 3 센스 앰프 구동 전압 인가 신호를 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  7. 액티브 신호에 응답하여 센스 앰프 구동 전압 인가 신호를 인에이블시키며, 프리차지 신호 및 라이트 펄스에 응답하여 상기 센스 앰프 구동 전압 인가 신호를 디스에이블시키는 센스 앰프 제어 회로; 및
    상기 센스 앰프 구동 전압 인가 신호의 인에이블 구간동안 센스 앰프에 전압을 제공하는 센스 앰프 구동 전압 제공 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 센스 앰프 제어 회로는
    상기 액티브 신호, 상기 프리차지 신호 및 상기 라이트 펄스에 응답하여 상기 센스 앰프 구동 전압 인가 신호를 복수 번 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 센스 앰프 제어 회로는
    상기 액티브 신호에 응답하여 상기 센스 앰프 구동 전압 인가 신호를 인에이블시키고, 상기 라이트 펄스에 응답하여 인에이블된 상기 센스 앰프 구동 전압 신호를 설정된 시간동안 디스에이블시키며, 다시 인에이블된 상기 센스 앰프 구동 전압 인가 신호를 상기 프리차지 신호에 응답하여 디스에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
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