KR20060116045A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는 모드별로 최적화된 전원을 공급하여 구동 능력 대비 공급 능력의 차이에 의해 발생되는 전류 소모를 줄이고, 동작 특성을 향상시키는 기술을 개시한다. 이를 위해, 메모리 셀에 저장된 데이터를 센싱 및 증폭하는 다수의 센스앰프; 다수의 센스앰프를 구동하는 구동 전압을 발생하는 센스앰프 제어부; 및 본딩 옵션에 의해 반도체의 I/O 구조를 선택 및 판별하는 구성 판별 신호를 발생하여 센스앰프 제어부로 출력하는 판별부를 포함하는데, 센스앰프 제어부는 구성 판별 신호에 따라 구동전압의 레벨을 조절하는 것을 특징으로 한다.

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 종래 기술에 따른 SDRAM을 나타낸 블록도이다.
도 2는 도 1에 도시된 센스앰프 제어부(17)를 나타낸 상세 회로도이다.
도 3a 및 도 3b는 도 1에 도시된 종래 기술에 따른 SDRAM의 동작을 나타낸 타이밍도이다.
도 4는 본 발명에 따른 SDRAM을 나타낸 블록도이다.
도 5는 도 4에 도시된 센스앰프 제어부(23)를 나타낸 상세 회로도이다.
도 6은 구성 판별 신호 SORGC를 생성하는 신호 발생부(28)를 나타낸 상세 회로도이다.
도 7a 및 도 7b는 도 5에 도시된 센스앰프 제어부(23)의 동작을 나타낸 타이밍도이다.
본 발명은 반도체 메모리 장치의 리프레시 회로에 관한 것으로, 보다 상세하게는 모드별로 최적화된 전원을 공급하여 구동 능력 대비 공급 능력의 차이에 의해 발생되는 전류 소모를 줄이고, 동작 특성을 향상시키는 기술에 관한 것이다.
DRAM은 집적도가 점점 증가하며, 동작 속도가 고속화 된다. 최근 DRAM은 DDR1 SDRAM을 거쳐 DDR2 SDRAM으로 발전하고 있다.
DDR1의 경우 장치의 동일 밀도에서 IO 구성(X4, X8, X16)에 관계없이 액티브시 항상 같은 수의 워드라인이 인에이블 된다. 하지만 DDR2의 경우 JEDEC Spec 상 512M 이상의 장치에서는 동일한 밀도라 해도 액티브시 구성별로 인에이블되는 워드라인의 수가 상이하다.
도 1은 종래 기술에 따른 SDRAM을 나타낸 블록도이다.
SDRAM은 입력 버퍼 및 명령 디코더(Input Buffer & Command Decoder)(11), 로우 어드레스 래치(ROW Add. Latch)(12), 칼럼 어드레스 래치(Column Add. Latch)(13), 로우 프리디코더(ROW Predecoder)(14), 칼럼 프리디코더(COLUMN Predecoder)(15), 내부 어드레스 카운터(Internal Add. Counter)(16), 센스앰프 제어부(SAC: Sense Amp. Control)(17), 로우 디코더(Row Decoder)(18), 센스앰프 어레이(Sense Amplifier Array)(19), 메모리 어레이(Memory Array)(20), 칼럼 디코더(Column Decoder)(21) 및 로우 제어부(Row Control Circuit)(22)를 포함한다.
입력 버퍼 및 명령 디코더(11)는 외부 장치로부터 어드레스 및 명령 신호를 입력 받아 동작 신호를 생성한다.
로우 어드레스 래치(12)는 뱅크 액티브 명령에 의해 로우 어드레스를 래치한다.
칼럼 어드레스 래치(13)는 리드 및 라이트 명령에 의해 칼럼 어드레스를 래치한다.
로우 프리디코더(14)는 로우 어드레스 래치(12)로부터 출력된 어드레스 AX(0~i)를 프리디코딩한다.
칼럼 프리디코더(15)는 칼럼 어드레스 래치(13)로부터 출력된 어드레스 AY(0~i)를 프리디코딩한다.
내부 어드레스 카운터(16)는 리프레시를 수행하기 위한 내부 어드레스 IAX(0~i)를 발생한다.
센스앰프 제어부(17)는 센스앰프 어레이(19)의 센스앰프들의 동작을 제어한다.
로우 디코더(19)는 로우 프리디코더(14)로부터 출력된 어드레스를 이용하여 해당하는 로우(워드라인)을 선택한다.
칼럼 디코더(21)는 칼럼 프리디코더(15)로부터 출력된 어드레스를 이용하여 해당하는 칼럼(비트 라인)을 선택한다.
로우 제어부(22)는 뱅크 액티브 명령 ACT을 이용하여 센스앰프 어레이(19)의 센스앰프들을 인에이블 시키는 센스앰프 인에이블 신호 SAEN를 센스앰프 제어부(17)로 출력한다.
도 2는 도 1에 도시된 센스앰프 제어부(17)를 나타낸 상세 회로도이다.
센스앰프 제어부(17)는 센스앰프 제어신호들을 발생하는 신호 발생부(23) 및 센스앰프 제어신호들에 따라 센스앰프 제어전압들을 구동하는 구동부(24)를 포함한다.
신호 발생부(23)는 인버터들 IV1~IV12, 노아게이트들 NOR1, NOR2, 낸드게이 트 ND1, 및 지연부(25)를 포함한다.
센스앰프 인에이블 신호 SAEN가 인에이블 되면 제 1 하이 레벨 제어신호 SAP1가 로우 레벨이 되고, 로우 레벨 제어신호 SAN가 하이 레벨이 된다.
센스앰프 인에이블 신호 SAEN가 인에이블 되고 지연부(25)의 지연시간(D1)만큼 지난 후에 제 1 하이 레벨 제어신호 SAP1은 하이 레벨이 되고, 제 2 하이 레벨 제어신호 SAP2가 로우 레벨이 된다.
구동부(24)는 제1 하이 레벨 제어신호 SAP1에 의해 제어되어 제 1 코어 전압 Vcore1을 구동하여 하이 레벨 구동전압 CSP을 출력하는 제 1 NMOS 트랜지스터 NT1, 제2 하이 레벨 제어신호 SAP2에 의해 제어되어 제 2 코어 전압 Vcore2을 구동하여 하이 레벨 구동전압 CSP을 출력하는 제 2 NMOS 트랜지스터 NT2, 및 로우 레벨 제어신호 SAN에 의해 제어되어 접지전압을 구동하여 로우 레벨 구동전압 CSN을 출력하는 NOS 트랜지스터 NT3을 포함한다. 여기서, 제 1 코어 전압 Vcore1은 제 2 코어 전압 Vcore2보다 높은 전압을 갖는다.
도 3a 및 도 3b는 도 1에 도시된 종래 기술에 따른 SDRAM의 동작을 나타낸 타이밍도이다. 도 3a는 X4/X8 모드인 경우 동작 타이밍도이고, 도 3b는 X16 모드인 경우 동작 타이밍도이다.
종래 기술에 따른 SDRAM 및 DDR1 SDRAM의 경우 동일 밀도(density)의 경우 X4/X8/X16 구조(organization)에 상관없이 액티브 명령이 인에이블 되면 뱅크당 선택되는 워드라인 수는 동일하다.
하지만, DDR2인 경우 512Mb급 이상 밀도(density)에서 X4/X8과 X16 구조 (organization)별 액티브 명령이 인에이블 되어 동작하는 뱅크당 워드라인의 수는 동일하지 않고, X16 모드인 경우 X4/X8 모드인 경우 보다 2배 많다. 이는 DDR2 특성상 X4/X8 모드 시 A13 어드레스를 사용하여 I/O 라인을 선택하기 때문에, A13 어드레스의 상태에 따라 두 그룹의 8K 워드라인 중에서 한 그룹을 선택할 수 있도록 설계되기 때문이다.
일반적으로 DRAM을 설계할 때 동일 밀도에 대해 X4/X8/X16 구조(organization)별로 디자인하지 않고, 동일한 마스크(mask)를 사용하여 디자인하고 메탈 마스크 옵션(metal mask option)이나 본딩 옵션(bonding option) 등으로 구조(organization)를 구별하도록 설계한다.
X4/X8 모드에서는 제 1 하이 레벨 제어신호 SAP1의 활성화 구간(D1)을 도 3a에 도시된 바와 같이 설정하면 뱅크당 1개의 워드라인이 액티브되어 비트 라인의 레벨이 제 2 코어 전압 레벨(Vcore2)까지 충분히 증폭된다.
그러나, X16 모드에서는 제 1 하이 레벨 제어신호 SAP1의 활성화 구간(D1)을 도 3b에 도시된 바와 같이 설정하면 뱅크당 2개의 워드라인이 액티브되어 비트 라인의 레벨이 제 2 코어 전압 레벨(Vcore2)까지 충분히 증폭되지 못한다. 특히, 최소 RAS 사이클 동작 시간(tRCmin)에서 동작하는 경우 프리차지 시 비트 라인 레벨이 제 2 코어 전압(Vcore2)와 약 ΔV만큼 차이가 발생하여 리프레시 특성이 저하되는 원인이 된다.
또한, X16 모드 시 기준으로 제 1 하이 레벨 제어신호 SAP1의 동작 구간(D1)을 늘리면 X4/X8 모드 시 센스앰프 전원인 제 1 코어 전압(Vcore1)에 의해 비트 라 인 증폭이 빨라져 과도한 전류가 흐르게 되는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 구조별 모드에 따라 패키지 시 본딩 옵션에 따라 자동으로 모드를 선택하여 센스앰프 제어신호의 활성화 구간을 서로 다르게 제어할 수 있는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 메모리 장치는 메모리 셀에 저장된 데이터를 센싱 및 증폭하는 다수의 센스앰프; 상기 다수의 센스앰프를 구동하는 구동 전압을 발생하는 센스앰프 제어부; 및 I/O 구조를 나타내는 구성 판별 신호를 발생하여 상기 센스앰프 제어부로 출력하는 판별부를 포함하는데, 상기 센스앰프 제어부는 상기 구성 판별 신호에 따라 상기 구동전압의 레벨을 조절하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 4는 본 발명에 따른 SDRAM을 나타낸 블록도이다.
SDRAM은 입력 버퍼 및 명령 디코더(Input Buffer & Command Decoder)(11), 로우 어드레스 래치(ROW Add. Latch)(12), 칼럼 어드레스 래치(Column Add. Latch)(13), 로우 프리디코더(ROW Predecoder)(14), 칼럼 프리디코더(COLUMN Predecoder)(15), 내부 어드레스 카운터(Internal Add. Counter)(16), 로우 디코더(Row Decoder)(18), 센스앰프 어레이(Sense Amplifier Array)(19), 메모리 어레이(Memory Array)(20), 칼럼 디코더(Column Decoder)(21), 로우 제어부(Row Control Circuit)(22) 및 센스앰프 제어부(SAC: Sense Amp. Control)(26)를 포함한다.
입력 버퍼 및 명령 디코더(11)는 외부 장치로부터 어드레스 및 명령 신호를 입력 받아 동작 신호를 생성한다.
로우 어드레스 래치(12)는 뱅크 액티브 명령에 의해 로우 어드레스를 래치한다.
칼럼 어드레스 래치(13)는 리드 및 라이트 명령에 의해 칼럼 어드레스를 래치한다.
로우 프리디코더(14)는 로우 어드레스 래치(12)로부터 출력된 어드레스 AX(0~i)를 프리디코딩한다.
칼럼 프리디코더(15)는 칼럼 어드레스 래치(13)로부터 출력된 어드레스 AY(0~i)를 프리디코딩한다.
내부 어드레스 카운터(16)는 리프레시를 수행하기 위한 내부 어드레스 IAX(0~i)를 발생한다.
로우 디코더(18)는 로우 프리디코더(14)로부터 출력된 어드레스를 이용하여 해당하는 로우(워드라인)을 선택한다.
칼럼 디코더(21)는 칼럼 프리디코더(15)로부터 출력된 어드레스를 이용하여 해당하는 칼럼(비트 라인)을 선택한다.
로우 제어부(22)는 뱅크 액티브 명령 ACT을 이용하여 센스앰프 어레이(19)의 센스앰프들을 인에이블 시키는 센스앰프 인에이블 신호 SAEN를 센스앰프 제어부(26)로 출력한다.
센스앰프 제어부(26)는 센스앰프 어레이(19)의 센스앰프들의 동작을 제어한다.
도 5는 도 4에 도시된 센스앰프 제어부(26)를 나타낸 상세 회로도이다.
센스앰프 제어부(26)는 센스앰프 제어신호들을 발생하는 신호 발생부(27) 및 센스앰프 제어신호들에 따라 센스앰프 제어전압들을 구동하는 구동부(28)를 포함한다.
신호 발생부(27)는 인버터들 IV101~IV114, 노아게이트들 NOR101~NOR104, 낸드게이트 ND101, 및 지연부들(29, 30)을 포함한다.
센스앰프 인에이블 신호 SAEN가 인에이블 되면 제 1 하이 레벨 제어신호 SAP1가 로우 레벨이 되고, 로우 레벨 제어신호 SAN가 하이 레벨이 된다.
X4/X8 모드 시에 구성 판별 신호 SORGC가 로우 레벨이 되어 센스앰프 인에이블 신호 SAEN가 인에이블 되고 제 1 지연부(29)의 지연시간(D1) 후에 제 1 하이 레벨 제어신호 SAP1가 하이 레벨이 되고, 제 2 하이 레벨 인에이블 신호 SAP2가 로우 레벨이 된다. 이때 로우 레벨 제어신호 SAN은 하이 레벨을 유지한다.
한편, X16 모드 시에 구성 판별 신호 SORGC가 하이 레벨이 되어 센스앰프 인 에이블 신호 SAEN가 인에이블 되고 제 1 지연부(29)의 지연부(D1) 및 제 2 지연부(30)의 지연시간(D2)을 더한 시간 후에 제 1 하이 레벨 제어신호 SAP1가 하이 레벨이 되고, 제 2 하이 레벨 인에이블 신호 SAP2가 로우 레벨이 된다. 이때 로우 레벨 제어신호 SAN은 하이 레벨을 유지한다.
여기서, 구성 판별 신호 SORGC의 레벨은 외부 제어핀으로부터 입력된 신호들 VBOP1/VBOP2의 상태에 따라 결정된다.
구동부(27)는 제1 하이 레벨 제어신호 SAP1에 의해 제어되어 제 1 코어 전압 Vcore1을 구동하여 하이 레벨 구동전압 CSP을 출력하는 제 1 NMOS 트랜지스터 NT101, 제2 하이 레벨 제어신호 SAP2에 의해 제어되어 제 2 코어 전압 Vcore2을 구동하여 하이 레벨 구동전압 CSP을 출력하는 제 2 NMOS 트랜지스터 NT102, 및 로우 레벨 제어신호 SAN에 의해 제어되어 접지전압을 구동하여 로우 레벨 구동전압 CSN을 출력하는 NOS 트랜지스터 NT103을 포함한다. 여기서, 제 1 코어 전압 Vcore1은 제 2 코어 전압 Vcore2보다 높은 전압을 갖는다.
도 6은 구성 판별 신호 SORGC를 생성하는 본딩 옵션부(31)를 나타낸 상세 회로도이다.
본딩 옵션부(31)는 외부 제어신호들 VBOP1, VBOP2이 인가되는 패드들, 부하 저항들 R1, R2, 인버터들 IV201~IV205 및 낸드게이트 ND201를 포함한다.
패드들을 통해 입력된 외부 제어신호들 VBOP1, VBOP2는 부하 저항들 R1, R2 및 인버터들 IV201~IV204을 통해 안정화 된다.
안정화된 제어신호들 BOPO1, BOPO2은 낸드게이트 ND201 및 인버터 IV205를 통해 조합되어 구성 판별 신호 SORGC를 발생한다.
여기서, 외부 제어신호들 VBOP1, VBOP2의 상태에 따라 구성 판별 신호 SORGC의 상태가 결정된다.
[표 1]은 외부 제어신호들 VBOP1, VBOP2의 상태와 구성 판별 신호 SORGC의 상태의 관계를 나타낸다.
VBOP1 VBOP2 BOPO1 BOPO2 SORGC Organization
L L L L L -
H L H L L X4 모드
L H L H L X8 모드
H H H H H X16 모드
도 6 및 [표 1]을 참조하여 구성 판별 신호 SORGC의 생성 과정을 설명하면 다음과 같다.
먼저, X4/X8 모드시에는 외부 제어신호들 VBOP1, VBOP2이 서로 다른 상태로 인가된다. 즉, 제 1 외부 제어신호 VBOP1가 하이 레벨이고, 제 2 외부 제어신호 VBOP2가 로우 레벨이면, 구성 판별 신호 SORGC가 로우 레벨로 생성되어 X4 모드를 나타내고, 제 1 외부 제어신호 VBOP1가 로우 레벨이고, 제 2 외부 제어신호 VBOP2가 하이 레벨이면, 구성 판별 신호 SORGC가 로우 레벨로 생성되어 X8 모드를 나타낸다.
한편, X16 모드시에는 외부 제어신호들 VBOP1, VBOP2이 모두 하이 레벨이 되어 구성 판별 신호 SORGC가 하이 레벨로 생성되어 X16 모드를 나타낸다.
도 7a 및 도 7b는 도 5에 도시된 센스앰프 제어부(23)의 동작을 나타낸 타이밍도이다. 여기서, 도 7a는 X4/X8 모드인 경우 동작 타이밍도이고, 도 7b는 X16 모드인 경우 동작 타이밍도이다.
X4/X8 모드인 경우 도 7a에 도시된 바와 같이, 액티브 명령 ACT에 의해 뱅크 액티브 신호 BA가 활성화 되면, 센스앰프 인에이블 신호 SAEN가 활성화 된다.
구성 판별 신호 SORGC가 로우 레벨이 되어 센스앰프 인에이블 신호 SAEN가 활성화될 때, 제 1 하이 레벨 제어신호 SAP1가 제 1 지연부(26)의 지연시간(D1)동안 하이 레벨로 활성화 된다.
제 1 하이 레벨 제어신호 SAP1가 하이 레벨이 되면, 하이 레벨 구동전압 CSP이 제 1 코어 전압 Vcore1으로 구동된다.
제 1 하이 레벨 제어신호 SAP1가 로우 레벨이 되면, 제 2 하이 레벨 제어신호 SAP2는 하이 레벨로 활성화 된다.
제 2 하이 레벨 제어신호 SAP2가 하이 레벨이 되면, 하이 레벨 구동 전압 CSP이 제 1 코어 전압 Vcore1보다 낮은 제 2 코어 전압 Vcore2으로 구동된다.
이때, 로우 레벨 제어신호 SAN는 센스앰프 인에이블 신호 SAEN가 활성화 구간 동안 하이 레벨로 활성화 된다.
로우 레벨 제어신호 SAN가 하이 레벨이 되면, 로우 레벨 구동 전압 CSN이 접지전압으로 구동된다.
한편, X16 모드일 경우 도 7b에 도시된 바와 같이, 액티브 명령 ACT에 의해 뱅크 액티브 신호 BA가 활성화 되면, 센스앰프 인에이블 신호 SAEN가 활성화 된다.
구성 판별 신호 SORGC가 하이 레벨이 되어 센스앰프 인에이블 신호 SAEN가 할성화될 때, 제 1 하이 레벨 제어신호 SAP1가 제 1 지연부(29) 및 제 2 지연부(30)의 지연시간(D1+D2)동안 하이 레벨로 활성화 된다.
제 1 하이 레벨 제어신호 SAP1가 하이 레벨이 되면, 하이 레벨 구동전압 CSP이 제 1 코어 전압 Vcore1으로 구동된다.
제 1 하이 레벨 제어신호 SAP1가 로우 레벨이 되면, 제 2 하이 레벨 제어신호 SAP2는 하이 레벨로 활성화 된다.
제 2 하이 레벨 제어신호 SAP2가 하이 레벨이 되면, 하이 레벨 구동 전압 CSP이 제 1 코어 전압 Vcore1보다 낮은 제 2 코어 전압 Vcore2으로 구동된다.
이때, 로우 레벨 제어신호 SAN는 센스앰프 인에이블 신호 SAEN가 활성화 구간 동안 하이 레벨로 활성화 된다.
로우 레벨 제어신호 SAN가 하이 레벨이 되면, 로우 레벨 구동 전압 CSN이 접지전압으로 구동된다.
즉, X4/X8 모드 액티브 시에는 뱅크당 1개의 워드라인이 인에이블되는 상황에 최적화 되도록 본딩 옵션에 의해 구성 판별 신호 SORGC가 로우 레벨이 되어 제 1 하이 레벨 제어신호 SAP1의 활성화 구간은 제 1 지연부(29)의 지연시간(D1)동안이 된다.
한편, X16 모드 액티브 시에는 뱅크당 2개의 워드라인이 인에이블되는 상황에 최적화 되도록 본딩 옵션에 의해 구성 판별 신호 SORGC가 하이 레벨이 되어 제 1 하이 레벨 제어신호 SAP1의 활성화 구간은 제 1 지연부(29) 및 제 2 지연부(30)의 지연시간들의 합(D1+D2)동안이 된다.
상기한 실시예에서는 본딩 옵션(bonding option)에 의해 구성 판별 신호 SORGC의 상태를 결정하는 경우를 나타내었지만, 필요에 따라 퓨즈 옵션(fuse option), 즉 다수의 퓨즈를 프로그래밍하여 구성 판별 신호 SORGC의 상태를 결정하여 본 발명의 다른 실시예를 구성할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 동일 밀도의 구성별 특성을 본딩 옵션에 따라 자동으로 센스앰프 구동전압을 제어하여 전류 소모를 최적화 할 수 있는 효과가 있다.
또한, 본 발명에 따른 반도체 메모리 장치는 동일 밀도의 구성별 특성을 본딩 옵션에 따라 자동으로 센스앰프 구동전압을 제어하여 동작 특성을 향상 시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부각가 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (11)

  1. 메모리 셀에 저장된 데이터를 센싱 및 증폭하는 다수의 센스앰프;
    상기 다수의 센스앰프를 구동하는 구동 전압을 발생하는 센스앰프 제어부; 및
    I/O 구조를 나타내는 구성 판별 신호를 발생하여 상기 센스앰프 제어부로 출력하는 판별부를 포함하는데,
    상기 센스앰프 제어부는 상기 구성 판별 신호에 따라 상기 구동전압의 레벨을 조절하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 센스앰프 제어부는
    상기 구동전압의 레벨을 조절하는 레벨 조절부; 및
    상기 레벨 조절 수단으로부터 출력된 제어신호들의 상태에 따라 다수의 전원전압으로 상기 구동 전압을 구동하는 구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 레벨 조절부는
    상기 구동전압의 레벨을 높이는 제 1 하이 레벨 제어신호를 발생하는 제 1 신호 발생수단;
    상기 구동전압의 레벨을 높이는 제 2 하이 레벨 제어신호를 발생하는 제 2 신호 발생수단; 및
    상기 구동전압의 레벨을 낮추는 로우 레벨 제어신호를 발생하는 제 3 신호 발생수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 구동부는
    상기 제 1 하이 레벨 제어신호에 의해 상기 다수의 전원전압 중에서 제 1 하이 레벨 전원전압으로 상기 구동전압을 구동하는 제 1 구동수단;
    상기 제 2 하이 레벨 제어신호에 의해 상기 다수의 전원전압 중에서 상기 제 1 하이 레벨 전원전압보다 낮은 제 2 하이 레벨 전원전압으로 상기 구동전압을 구동하는 제 2 구동수단; 및
    상기 로우 레벨 제어신호에 의해 상기 다수의 전원전압 중에서 접지전압으로 상기 구동전압을 구동하는 제 3 구동수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 제 1 신호 발생수단은
    상기 구성 판별 신호에 따라 상기 제 1 하이 레벨 신호의 활성화 구간을 조절하는 지연부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 지연부는
    다수의 지연수단; 및
    상기 구성 판별 신호에 따라 상기 다수의 지연수단으로부터 출력된 신호들을 선택적으로 전송하는 논리수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 구성 판별 신호는 본딩 옵션에 의해 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 판별부는
    외부 패드들로부터 입력된 신호들의 상태에 따라 상기 구성 판별 신호의 상태를 결정하는 논리수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 판별부는 상기 외부 패드들로부터 입력된 신호들의 상태를 안정화 시키는 안정화 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 구성 판별 신호는 퓨즈 옵션에 의해 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 판별부는
    다수의 퓨즈의 프로그램 상태에 따라 상기 구성 판별 신호의 상태를 결정하는 논리수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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