KR102624192B1 - 프리차지 방법 및 이를 이용하는 프리차지 회로 - Google Patents

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Abstract

본 실시예에 의한 프리차지 회로는 필터를 통과한 입력 신호를 시간차를 두고 적어도 두 번 샘플하되, 동일한 위상에서 샘플하는 샘플부; 샘플 값들의 크기를 비교하여 비교 결과를 연산하는 비교부; 상기 비교 결과에 상응하는 보정값과 프리차지 레벨을 도합하여 상기 프리차지 레벨을 업데이트하는 누적기 및 업데이트된 상기 프리차지 레벨에 상응하는 프리차지 전압으로 상기 입력 노드를 프리차지부를 포함한다.

Description

프리차지 방법 및 이를 이용하는 프리차지 회로{PRECHARGE METHOD AND PRECHARGE CIRCUIT USING THE SAME}
본 기술은 프리차지 방법 및 이를 이용하는 프리차지 회로와 관련된다.
통신회로의 저전력 구현은 무선 센서 노드의 수명 연장, 발열 완화 등에 기인하기 때문에 중요히 요구되며, 저전력 통신단 집적회로를 구현하기 위하여 통신 중에만 회로를 켜고, 그렇지 않으면 회로를 끄는 방식인 듀티사이클링(duty cycling)을 사용한다. 듀티 사이클링에서는 구동시 스타트 업(start-up)이 빠를수록, 스타트 업 에너지가 0에 가까울수록 그 동작 효율이 높다. 전력증폭기는 송신단 내에서 전력을 제일 많이 소모하기 때문에, 전력증폭기의 스타트업 특성을 개선함으로써 송신단 전체의 스타트업 에너지를 상당히 낮출 수 있다.
종래의 전력 증폭기는 저항과 커패시터로 이루어진 바이어스 회로를 사용하여 전달 컨덕턴스(gm)를 얻으나, 바이어스 회로의 시정수(time constant)에 의하여 구동 스타트 업이 느려진다. 또한, 전력 증폭기 입력 노드가 올바르게 프리차지(precharge)되지 않았다면, 스타트업 시 과도한 교류 성분이 전력 증폭기 입력단으로 전달되어 직류 성분 오류를 초래하고, 이는 결국 출력단 신호 오류로 이어지며, 이와 같이 발생하는 오류가 감쇠하는 시간은 바이어스 회로의 시정수에 비례하고, 그에 따라 듀티사이클링의 효율이 감소한다는 난점이 있다.
본 실시예는 상술한 종래 기술에 의한 문제점을 해결하기 위한 것으로, 구동시 스타트 업을 단축시켜 전력 증폭기를 즉발적(immediate)으로 구동할 수 있는 프리 차지 회로 및 프리차지 회로를 포함하는 전력 증폭기를 제공하기 위한 것이다.
본 실시예는 입력 노드를 프리차지하는 방법으로, 상기 방법은: 필터를 통과한 입력 신호를 시간차를 두고 적어도 두 번 샘플하되, 동일한 위상에서 샘플하는 단계와, 샘플 값들의 크기를 비교하여 비교 결과를 연산하는 단계와, 상기 비교 결과에 상응하는 보정값과 프리차지 레벨을 도합하여 프리차지 레벨을 업데이트하는 단계 및 업데이트된 상기 프리차지 레벨에 상응하는 상기 프리차지 전압으로 상기 입력 노드를 프리차지하는 단계를 포함한다.
본 실시예의 어느 한 측면에 의하면, 상기 샘플하는 단계는, 상기 필터를 통과한 입력 신호들을 샘플한 결과를 저장하여 수행하고, 상기 비교 결과를 연산하는 단계는, 아날로그 비교기 및 감지 증폭기 중 어느 하나를 이용하여 수행한다.
본 실시예의 어느 한 측면에 의하면, 상기 샘플하는 단계는, 상기 보정값과 도합되는 상기 프리차지 레벨은, 이전에 수행된 프리차지 방법에서 형성된 프리차지 레벨이다.
본 실시예의 어느 한 측면에 의하면, 상기 프리차지 방법은, 거친 조정 모드(coarse calibration mode)와 미세 조정 모드(fine calibration mode)를 포함한다.
본 실시예의 어느 한 측면에 의하면, 상기 거친 조정 모드에서 상기 프리차지 레벨과 도합되는 상기 보정값의 크기는, 상기 미세 조정 모드에서 상기 프리차지 레벨과 도합되는 상기 보정값의 크기에 비하여 크다.
본 실시예의 어느 한 측면에 의하면, 상기 비교 결과에 상응하는 보정값과 상기 프리차지 레벨을 도합하는 단계는, 상기 보정값과 상기 프리차지 레벨 사이의 감산(subtraction) 연산 및 합산(summation) 연산 수행 중 어느 하나로 수행되며, 상기 감산 연산 및 합산 연산 수행시 각각 상응하는 캐리 신호(carrry signal)가 형성되고, 상기 거친 조정 모드에서 상기 캐리 신호의 진동(oscillate)을 검출하면 상기 미세 조정 모드로 전환된다.
본 실시예의 어느 한 측면에 의하면, 상기 미세 조정 모드에서 상기 캐리 신호의 진동을 검출하면 상기 프리차지 방법을 종료한다.
본 실시예의 어느 한 측면에 의하면, 상기 미세 조정 모드에서 상기 필터를 통과한 입력 신호를 동일한 위상에서 적어도 두 번 샘플하는 시간 간격이 상기 거친 조정 모드에서의 시간 간격에 비하여 더 길다.
본 실시예의 어느 한 측면에 의하면, 상기 필터를 통과한 입력 신호를 동일한 위상에서 적어도 두 번 샘플하는 단계는, 제1 트리거 펄스를 형성하는 단계와, 상기 제1 트리거 펄스를 샘플러에 제공하여 상기 샘플러를 활성화하는 단계와, 상기 입력 신호를 샘플링 클록으로 하여 미리 정해진 레벨의 전압을 샘플링하여 리타이밍된 클록 신호를 형성하는 단계 및 상기 리타이밍된 클록 신호로 상기 필터를 통과한 입력 신호를 샘플하는 단계를 포함한다.
본 실시예의 어느 한 측면에 의하면, 상기 필터를 통과한 입력 신호를 동일한 위상에서 적어도 두 번 샘플하는 단계는, 제1 트리거 펄스를 지연하여 제2 트리거 펄스를 형성하는 단계와, 상기 제2 트리거 펄스를 샘플러에 제공하여 상기 샘플러를 활성화하는 단계 및 상기 입력 신호를 샘플링 클록으로 하여 미리 정해진 레벨의 전압을 샘플링하여 제2 리타이밍된 클록 신호를 형성하는 단계 및 상기 제2 리타이밍된 클록 신호로 상기 필터를 통과한 입력 신호를 샘플하는 단계를 포함한다.
본 실시예의 어느 한 측면에 의하면, 상기 프리차지 방법이 종료되면, 연산된 상기 프리차지 레벨은 저장되며, 상기 프리차지 방법이 다시 수행되지 않고 저장된 상기 프리차지 레벨로 상기 입력 노드의 프리차지가 수행된다.
본 실시예에 의한 프리차지 회로는: 필터를 통과한 입력 신호를 시간차를 두고 적어도 두 번 샘플하되, 동일한 위상에서 샘플하는 샘플부; 샘플 값들의 크기를 비교하여 비교 결과를 연산하는 비교부; 상기 비교 결과에 상응하는 보정값과 프리차지 레벨을 도합하여 상기 프리차지 레벨을 업데이트하는 누적기 및 업데이트된 상기 프리차지 레벨에 상응하는 프리차지 전압으로 상기 입력 노드를 프리차지부를 포함한다.
본 실시예의 어느 한 측면에 의하면, 상기 샘플부는, 샘플링 클록이 제공되어 도통되는 반도체 스위치를 포함하여 상기 필터를 통과한 입력 신호들을 샘플한 결과를 저장하고, 상기 비교부는, 아날로그 비교기 및 감지 증폭기 중 어느 하나를 포함한다.
본 실시예의 어느 한 측면에 의하면, 상기 누적기에서 상기 보정값과 도합되는 프리차지 레벨은 이전에 수행된 프리차지 레벨이다.
본 실시예의 어느 한 측면에 의하면, 상기 프리차지 회로는 거친 조정 모드(coarse calibration mode)와 미세 조정 모드(fine calibration mode)로 프리차지 전압을 연산한다.
본 실시예의 어느 한 측면에 의하면, 상기 누적기는 상기 거친 조정 모드에서 상기 프리차지 레벨과 도합되는 상기 보정값의 크기를 상기 미세 조정 모드에서 상기 프리차지 레벨과 도합되는 상기 보정값의 크기에 비하여 크게 하여 도합한다.
본 실시예의 어느 한 측면에 의하면, 상기 누적기는 상기 보정값과 상기 프리차지 레벨 사이의 감산(subtraction) 연산 및 합산(summation) 연산 중 어느 하나를 수행하고, 각 연산에 상응하는 캐리 신호(carry signal)를 츨력한다.
본 실시예의 어느 한 측면에 의하면, 상기 프리차지 회로는, 판단부를 더 포함하고, 상기 판단부는, 상기 거친 조정 모드에서 상기 캐리 신호의 진동(oscillate) 검출시 상기 미세 조정 모드로 전환한다.
본 실시예의 어느 한 측면에 의하면, 상기 판단부는, 상기 미세 조정 모드에서 상기 캐리 신호의 진동(oscillate) 검출시 프리차지 방법을 종료한다.
본 실시예의 어느 한 측면에 의하면, 상기 샘플부는, 상기 미세 조정 모드에서의 상기 시간차가 상기 거친 조정 모드에서의 상기 시간차에 비하여 크도록 샘플한다.
본 실시예의 어느 한 측면에 의하면, 상기 프리차지 회로는, 트리거 펄스를 생성하는 트리거 형성부와, 상기 트리거 펄스로 활성화되며, 상기 입력 신호를 샘플링 클록으로 미리 정해진 전압을 샘플하여 리타이밍 클록을 형성하여 상기 샘플부에 제공하는 제1 샘플러를 포함하는 클록 리타이머를 포함한다.
본 실시예의 어느 한 측면에 의하면, 상기 트리거 형성부는, 상기 트리거 펄스가 상기 시간차 만큼 지연된 제2 트리거 펄스를 형성하는 지연 선로를 더 포함하고, 상기 클록 리타이머는, 상기 제2 트리거 펄스에 의하여 활성화되고, 상기 입력 신호를 샘플링 클록으로 상기 미리 정해진 전압을 샘플하여 제2 리타이밍 클록을 형성하고, 상기 샘플부에 제공하는 제2 샘플러를 더 포함한다.
본 실시예의 어느 한 측면에 의하면, 상기 프리차지 방법이 종료되면 연산된 상기 프리차지 레벨은 저장되며, 상기 프리차지 방법이 다시 수행되지 않고 저장된 프리차지 레벨로 상기 입력 노드의 프리차지가 수행된다.
본 실시예의 어느 한 측면에 의하면, 상기 프리차지 회로는, 무선 전송 회로에 포함된 전력 증폭기의 입력단을 프리차지한다.
본 실시예에 의하면 소자의 공정 차이, 소자에 제공되는 전압 변동 및 온도 등의 환경 변화에도 불구하고 정확한 프리차지 전압을 형성할 수 있다는 장점이 제공되며, 프리차지 레벨 연산 후에는 즉발적인 시동(start up)이 가능하다는 장점이 제공된다.
도 1은 본 실시예에 의한 프리차지 방법의 개요를 도시한 순서도이다.
도 2는 본 실시예에 의한 프리차지 회로의 개요를 도시한 블록도이다.
도 3A는 입력 노드로 제공되는 입력 신호의 개요를 도시한 도면이고, 도 3B는 대역 통과 필터(BPF)를 통과한 신호의 개요를 도시한 도면이다.
도 4는 프리차지부의 일 실시예를 도시한 도면이다.
도 5는 트리거 형성부 및 클록 리타이머의 개요를 도시한 블록도이다.
도 6은 트리거 형성부 및 클록 리타이머의 개요적 타이밍도이다.
도 7을 본 실시예의 구현예의 실험 결과를 예시한 도면이다.
도 8은 프리차지 레벨 연산이 종료된 후, 저장된 프리차지 레벨로부터 프리차지 전압을 형성하여 입력 노드에 제공할 때의 입력 노드의 전압 변화를 도시한 도면이다.
이하에서는 첨부된 도면들을 참조하여 본 실시예에 의한 프리차지 방법 및 프리차지 회로를 설명한다. 도 1은 본 실시예에 의한 프리차지 방법의 개요를 도시한 순서도이고, 도 2는 본 실시예에 의한 프리차지 회로(1)의 개요를 도시한 블록도이다. 도 1을 참조하면, 본 실시예의 입력 노드를 프리차지하는 방법은: 필터를 통과한 입력 신호를 시간차를 두고 적어도 두 번 샘플하되, 동일한 위상에서 샘플하는 단계(S100)와, 샘플 값들의 크기를 비교하여 비교 결과를 연산하는 단계(S200)와, 상기 비교 결과에 상응하는 보정값과 프리차지 레벨을 도합하는 단계(S300) 및 상기 프리차지 레벨에 상응하는 상기 프리차지 전압으로 상기 입력 노드를 프리차지하는 단계(S400)를 포함한다.
도 2를 참조하면, 본 실시예에 의한 프리차지 회로(1)는 필터를 통과한 입력 신호를 시간차를 두고 적어도 두 번 샘플하되, 동일한 위상에서 샘플하는 샘플부(100)와, 샘플 값들의 크기를 비교하여 비교 결과를 연산하는 비교부(200)와, 상기 비교 결과에 상응하는 보정값과 프리차지 레벨을 도합하는 누적기(300) 및 상기 프리차지 레벨에 상응하는 상기 프리차지 전압으로 상기 입력 노드를 프리차지부(500)를 포함한다.
도 3A는 입력 노드(X)로 제공되는 입력 신호(input)의 개요를 도시한 도면이고, 도 3B는 대역 통과 필터(BPF)를 통과한 신호의 개요를 도시한 도면이다.
도 1 내지 도 3A를 참조하면, 입력 노드(X)에 제공되는 입력 신호(input)는 국부 발진기(미도시)가 출력한 통신을 위한 반송파(carrier) 신호일 수 있다. 입력 신호(input)가 제공되는 입력 노드(X)가 충분히 프리차지(precharge) 되지 않으면 대역 통과 필터(BPF)의 출력 노드(Y)에는 도 3B로 예시된 것과 같이 직류(DC) 성분에 의한 영향으로 오버슈트(overshoot)가 발생한다.
반대로, 도시되지 않은 예에서, 입력 신호(input)가 제공되는 입력 노드(X)가 과도하게 프리차지(precharge) 되면 대역 통과 필터(BPF)의 출력 노드(Y)에는 직류(DC) 성분에 의한 영향으로 언더슈트(undershoot)가 발생한다.
샘플부(100)는 대역 통과 필터(BPF)의 출력 신호를 2회 이상 샘플하되, 각각 동일한 위상에서 샘플한다(S100). 샘플부(100)는 리타이밍된 클록 신호(CLK_r1, CLK_r2)를 제공받고 도통되어 대역 통과 필터(BPF)의 출력 신호를 샘플하는 반도체 스위치와, 반도체 스위치와 연결되어 샘플된 값을 저장하는 커패시터를 포함할 수 있다. 일 예로, 커패시터는 반도체 스위치와 연결된 커패시터일 수 있으며, 다른 예로, 커패시터는 반도체 스위치에 형성된 기생 커패시터(parasitic capacitor)일 수 있다.
도 3B로 예시된 실시예에서, 샘플부(100)가 샘플한 값들은 S1과 S2의 청색 점들(S1, S2)로 도시되었으며, 샘플부(100)가 필터를 통과한 입력 신호를 두 번 샘플하는 경우를 예시한다. 다만, 이는 실시예일 따름이며, 샘플부(100)는 필터를 통과한 입력 신호를 3회 이상 샘플할 수 있다.
일 실시예에서, 샘플부(100)가 필터(BPF)를 통과한 입력 신호를 두 번 샘플하는 실시예에서, 샘플부(100)는 각각 샘플을 수행하는 두 개의 반도체 스위치를 포함할 수 있으며, 반도체 스위치들은 리타이밍된 클록 신호(CLK_r1, CLK_r2)가 제어 전극에 제공되어 샘플을 수행한다. 또한, 샘플부(100)는 각 스위치와 연결되어 스위치가 샘플한 값을 저장하는 커패시터를 더 포함할 수 있다.
일 실시예로, 샘플부(100)에 포함된 반도체 스위치들은 도통된 상태에서 샘플부(100)로 입력된 신호가 제공된다. 리타이밍된 클록 신호(CLK_r1, CLK_r2)가 제어 전극에 제공됨에 따라 반도체 스위치들이 도통 상태에서 차단 상태로 변화하고, 샘플링 시점에서 제공된 신호를 저장하여 샘플할 수 있다.
다른 실시예로, 샘플부(100)에 포함된 반도체 스위치들은 차단된 상태에 있을 수 있다. 차단된 상태의 반도체 스위치들은 리타이밍된 클록 신호(CLK_r1, CLK_r2)가 제어 전극에 제공됨에 따라 차단 상태에서 도통 상태로 변화하고, 샘플링 시점에서 제공된 신호를 샘플할 수 있다.
샘플부(100)가 샘플한 값은 비교부(200)에 제공되어 비교된다(S200). 일 실시예로, 비교부(200)는 아날로그 비교기(alanlog comparator) 및 감지 증폭기(sense amplifier) 중 어느 하나일 수 있다. 상술한 바와 같이 입력 노드(X)가 충분히 프리차지 되지 않으면 도 3B와 같이 대역 통과 필터(BPF)가 출력한 신호는 오버 슈트에 의하여 최초 샘플된 값(S1)의 크기가 이후 샘플된 값(S2)의 크기에 비하여 크다. 반대로 입력 노드(X)가 과도하게 프리차지 되면 최초 샘플된 값의 크기가 이후 샘플된 값(S2)에 비하여 작다.
비교부(200)는 트리거 형성부(600)가 출력한 활성화 신호(en)에 의하여 활성화되고, 입력된 샘플된 값(S1, S2)를 비교한다. 비교부(200)는 비교 결과에 상응하는 비교 신호(C)를 누적기(ACC, 300)에 출력한다. 일 실시예로, 누적기(300)는 이전 수행된 프리차지 전압 연산 단계에서 형성된 프리차지 레벨(PC_LEVEL)을 저장한다.
누적기(300)는 이전 단계에서 형성된 프리차지 레벨(PC_LEVEL)과 비교 결과 신호에 상응하는 보정값을 도합하여 새로이 프리차지 레벨(PC_LEVEL)을 연산한다(S300). 도합되는 과정은 보정값을 이전 단계에서 형성된 프리차지 레벨(PC_LEVEL)에 합산(addition)하거나, 이전 단계에서 형성된 프리차지 레벨(PC_LEVEL)에서 보정값을 감산(subtraction)하여 이루어질 수 있다.
일 실시예로, 비교기(200)가 출력한 신호가 입력 노드(X)가 충분히 프리차지 되지 않은 경우에 상응하면 보정값은 이전 단계에서 형성된 프리차지 레벨(PC_LEVEL)을 증가시키도록 형성될 수 있다. 반대로, 비교기(200)가 출력한 신호가 입력 노드(X)가 과도하게 프리차지된 경우에 상응하면 보정값은 이전 단계에서 형성된 프리차지 레벨(PC_LEVEL)을 감소시키도록 형성될 수 있다.
또한, 프리차지 방법 및 프리차지 회로는 거친 조정 모드(coarse calibration mode)와 미세 조정 모드(fine calibration mode)의 두 동작 모드 중 어느 하나로 동작한다.
누적기(300)는 비교기(200)로부터 동일한 비교 결과 신호(C)를 제공받아도 거친 조정 모드와 미세 조정 모드별로 이전 단계에서 형성된 프리차지 레벨(PC_LEVEL)과 도합되는 보정값을 달리할 수 있다. 일 예로, 거친 조정 모드에서는 적합한 프리차지 전압에 빠르게 도달하도록 프리차지 레벨(PC_LEVEL)을 크게 변화시킨다. 따라서, 거친 조정 모드에서 이전 단계에서 형성된 프리차지 레벨(PC_LEVEL)과 도합되는 보정값은 미세 조정 모드에서 도합되는 보정값보다 크다.
이에 반하여 미세 조정 모드에서는 적합한 프리차지 전압에 도달하도록 프리차지 레벨(PC_LEVEL)을 미세하게 변화시킨다. 따라서, 미세 조정 모드에서 이전 단계에서 형성된 프리차지 레벨(PC_LEVEL)과 도합되는 보정값은 거친 조정 모드에서의 보정 값보다 작다.
일 실시예로, 입력 노드(X)가 충분히 프리차지 되지 않은 경우에 프리차지 레벨(PC_LEVEL)을 연산하면 누적기(300)는 목적하는 프리차지 레벨(PC_LEVEL)에 도달하도록 보정값을 이전 연산된 프리차지 레벨(PC_LEVEL)과 합산할 수 있다. 반면에 입력 노드(X)가 과도하게 프리차지된 경우에 프리차지 레벨(PC_LEVEL)을 연산하면 누적기(300)는 목적하는 프리차지 레벨(PC_LEVEL)에 도달하도록 보정값을 이전 연산된 프리차지 레벨(PC_LEVEL)에서 감산할 수 있다.
보정값이 도합되어 형성된 프리차지 레벨(PC_LEVEL)은 프리차지부(500)에 제공된다. 도 4는 프리차지부(500)의 일 실시예를 도시한 도면이다. 도 4를 참조하면, 프리차지부(500)는 상위 전압(VH)와 하위 전압(VL) 사이에서 직렬로 연결되어 분압된 전압들을 제공하는 저항 스트링(resistor string, 510)과 분압된 전압들과 프리차지 레벨(PC_LEVEL)을 제공받고, 프리차지 레벨(PC_LEVEL)에 상응하는 프리차지 전압을 출력하는 다중화기(MUX)를 포함한다. 일 실시예에서, 프리차지부(500)는 도통되어 프리차지 전압을 입력 노드(X)에 제공하여 입력 노드(X)를 프리차지하는 프리차지 스위치(530)를 더 포함한다. 일 예로, 프리차지 스위치(530)는 트리거 형성부(600)에 의하여 도통 및 차단이 제어될 수 있다.
도시되지 않은 다른 실시예에서, 프리차지 부는 디지털 코드인 프리차지 레벨 신호를 제공받고 상응하는 전압을 출력하는 디지털 아날로그 변환기(DAC)으로 형성될 수 있다.
도시된 실시예에서, 상위 전압(VH)는 구동 전압(Vdd)일 수 있으며, 하위 전압(VL)은 양의 기준 전압(VSS), 음의 기준 전압 및 접지 전압중 어느 하나일 수 있다. 또한, 도 4로 예시된 실시예에서, 단일한 다중화기(MUX)를 예시하였으나, 다중화기는 프리차지 레벨(PC_LEVEL)의 일부 비트 혹은 프리차지 레벨(PC_LEVEL)을 논리 연산하여 형성된 신호(미도시)로 제어되는 복수의 다중화기를 포함할 수 있다.
프리차지 레벨(PC_LEVEL)에 상응하는 프리차지 전압(PC_V)은 도통된 프리차지 스위치(530)를 통하여 입력 노드(X)에 제공되어 입력 노드(X)를 프리차지 한다(S400).
도 1 내지 도 4를 참조하면, 누적부(300)가 프리차지 레벨(PC_LEVEL)을 연산하여 목적하는 프리차지 레벨(PC_LEVEL)에 수렴하는 경우에, 이전 단계에서 연산된 프리차지 레벨(PC_LEVEL)과 보정값을 도합하는 연산은 보정값의 합산과 감산이 반복된다. 누적기(300)는 이전 단계에서 연산된 프리차지 레벨(PC_LEVEL)과 보정값을 합산할 때, 제1 상태의 캐리 신호(carry)를 출력한다. 반면에 누적기(300)가 감산연산을 수행할 때에는 제2 상태의 캐리 신호(carry)를 출력하여 캐리 신호는 제1 상태와 제2 상태에서 진동(oscillate)한다.
판단부(400)는 누적기(300)로부터 캐리 신호를 제공받고 프리차지 방법 및 프리차지 회로를 제어한다. 일 예로, 판단부(400)는 거친 조정 모드에서 진동하는 캐리 신호를 검출하면, 프리차지 방법 및 프리차지 회로를 미세 조정 모드로 전환한다. 또한, 판단부(400)는 미세 조정 모드에서 진동하는 캐리 신호를 검출하면, 프리차지 방법 및 프리차지 회로를 종료한다.
도 5는 트리거 형성부(Trigger generator, 600) 및 클록 리타이머(clock retimer, 700)의 개요를 도시한 블록도이고, 도 6은 트리거 형성부(600) 및 클록 리타이머(700)의 개요적 타이밍도이다. 도 5 및 도 6을 참조하면, 트리거 형성부(600)는 펄스 형성부(pulse generator, 610)와, 펄스 형성부(610)가 형성한 펄스를 제1 지연 시간만큼 지연하는 제1 지연 선로(620), 펄스 형성부가 형성한 펄스를 제2 지연 시간만큼 지연하는 제2 지연 선로(630) 및 제어 신호에 따라 제1 지연 선로(610)와 제2 지연 선로(620)가 출력한 신호 중 어느 하나를 출력하는 트리거 다중화기(640)를 포함한다.
일 실시예로, 펄스 형성부(610)는 논리 하이 상태에서 논리 로우 상태로 천이하는 신호를 출력할 수 있다. 다른 실시예로, 펄스 형성부(610)는 논리 하이 상태에서 논리 로우 상태로 천이하는 신호를 출력하되, 인버터(미도시)와 연결되어 논리 하이 상태에서 논리 로우 상태로 천이하는 신호를 형성할 수 있다. 따라서, 도 6에 도시된 것과 같이 제1 트리거 신호(T1) 및 제2 트리거 신호(T2)는 논리 하이 상태에서 논리 로우 상태로 천이하는 하강 에지(falling edge)를 가지는 신호일 수 있다.
도시된 실시예에서, 펄스 형성부(610)가 출력한 신호는 제1 트리거 신호(T1)로 클록 리타이머(700)에 입력되고, 트리거 다중화기(640)가 출력한 신호는 제2 트리거 신호(T2)로 클록 리타이머(700)에 입력된다.
제1 지연 선로(620)는 펄스 형성부(610)가 출력한 펄스를 거친 조정 단계에서 필터를 통과한 입력 신호를 샘플하는 시간차에 상응하는 지연 시간(delay) 만큼 지연하여 출력한다. 또한, 제2 지연 선로(630)는 펄스 형성부(610)가 출력한 펄스를 미세 조정 단계에서 필터를 통과한 입력 신호를 샘플하는 시간차에 상응하는 지연 시간 만큼 지연하여 출력한다. 일 실시예로, 미세 조정 단계에서 필터를 통과한 입력 신호를 샘플하는 시간차(delay)는 거친 조정 단계에서의 시간차에 비하여 길 수 있으며, 높은 민감도로 샘플 값을 얻을 수 있다는 장점이 제공된다.
따라서, 거친 조정 단계에서 트리거 다중화기(640)는 제어 신호로 제어되어 제1 지연 선로(620)가 출력한 신호를 제2 트리거 신호(T2)로 클록 리타이머(700)에 출력한다. 미세 조정 단계에서 트리거 다중화기(640)는 제어 신호로 제어되어 제2 지연 선로(630)가 출력한 신호를 제2 트리거 신호(T2)로 클록 리타이머(700)에 출력한다.
도시되지 않은 실시예에서, 트리거 형성부(600)는 거친 조정 플래그, 미세 조정 플래그 및 조정 완료 플래그 신호를 형성한다. 거친 조정 단계에서 트리거 형성부(600)는 거친 조정 플래그를 활성화하고, 미세 조정 단계에서 트리거 형성부(600)는 미세 조정 플래그를 활성화하며 미세 조정 단계가 종료되면 트리거 형성부(600)는 조정 완료 플래그를 활성화한다.
따라서, 조정 완료 플래그가 활성화된 상태에서는 다시 프리 차지 레벨과정을 수행하지 않고 연산된 프리차지 레벨(PC_LEVEL)을 이용하여 즉시 프리차지를 수행할 수 있다.
또한, 트리거 형성부(600)는 트리거 다중화기(640)를 제어하는 제어 신호를 형성하여 트리거 다중화기(640)에 제공한다. 트리거 형성부(600)는 샘플부(100)가 샘플링을 수행하고 미리 정해진 시간 경과한 후 활성화 신호(en)를 제공하여 비교부(200)가 활성화되도록 한다.
클록 리타이머(700)는 제1 샘플러(710)와 제2 샘플러(720)를 포함한다. 도시된 실시예에서, 제1 샘플러(710) 및 제2 샘플러(720)는 D 플립플롭이다. 다만, 도시되지 않은 실시예에서, 제1 및 제2 샘플러는 입력된 신호를 샘플하는 샘플링 소자로 구현될 수 있다.
제1 샘플러(710)와 제2 샘플러(720)의 입력(D)에는 논리 하이 상태의 전압이 제공되며, 입력 신호(input)가 클록으로 제공된다. 제1 샘플러(710)에는 제1 트리거 신호(T1)가 리셋 입력으로 제공되고, 제2 샘플러에는 제2 트리거 신호(T2)가 리셋 입력으로 제공된다.
제1 트리거 신호(T1)가 논리 하이 상태이면 제1 샘플러(710)는 리셋 상태로 논리 로우를 출력한다. 제1 트리거 신호(T1)가 논리 로우 상태로 천이함에 따라 제1 샘플러(710)는 리셋 상태에서 벗어나고, 클록으로 제공된 입력 신호(input)의 상승 에지에서 입력을 샘플하여 출력한다. 제1 샘플러(710)가 출력한 신호는 리타이밍된 클록 신호(CLK_r1)로 샘플부(100)에 제공된다. 샘플부(100)에 포함된 반도체 스위치는 제어 전극에 리타이밍된 클록 신호(CLK_r1)가 제공되어 샘플을 수행한다.
이어서, 미리 정해진 시간차(delay) 만큼 지연된 제2 트리거 신호(T2)가 논리 로우 상태로 천이하면 제2 샘플러(720)는 리셋 상태에서 벗어나고, 클록으로 제공된 입력 신호(input)의 상승 에지에서 입력을 샘플하여 출력한다. 제2 샘플러(710)가 출력한 신호는 리타이밍된 클록 신호(CLK_r2)로 샘플부(100)에 제공된다. 샘플부(100)에 포함된 반도체 스위치는 제어 전극에 리타이밍된 클록 신호(CLK_r2)가 제공되어 샘플을 수행한다.
클록 리타이머(700)가 출력하는 리타이밍된 클록 신호들(CLK_r1, CLKr2)은 모두 입력 신호(input)의 동일한 상승 에지로 샘플되어 형성된 클록 신호이므로 리타이밍된 클록 신호들(CLK_r1, CLKr2)로 입력 신호(input)을 샘플하면 필터를 통과한 입력 신호를 동일한 위상에서 샘플할 수 있다.
일 실시예로, 리타이밍된 클록 신호들(CLK_r1, CLK_r2)은 누적부(300)가 프리차지 레벨(PC_LEVEL) 연산을 수행한 후, 논리 로우 상태로 리셋될 수 있다.
구현예
이하에서는 도 7을 참조하여 본 실시예의 구현예를 살펴본다. 도 7을 참조하면, 프리차지 회로의 구동시부터 10 μsec 까지 프리차지 전압을 연산하며, 0 ~ 4.5μsec에서는 거친 조정이 이루어지며, 4.5μsec ~ 10 μsec에서는 미세 조정이 이루어진다.
0 ~ 0.5μsec에서 최초 거친 조정이 이루어지며, 입력 노드(X)에서 목적하는 프리차지 레벨에 비하여 과도하게 프리차지되어 좌상단에 적색 파선으로 도시된 포락선(envelope)과 같이 파형에 언더슈트가 형성된 것을 알 수 있다. 이를 보상하기 위하여 이후 거친 조정 단계를 수행하여 프리차지 레벨을 증가시킨다.
이후 계속되는 거친 조정 단계에서 적색으로 도시된 파선 원 ①, ②, ③을 참조하면 언더 슈트의 정도가 점차 감소하는 것을 확인할 수 있다. 이어서, 파선 원 ④을 참조하면 입력 노드(X)에서 목적하는 프리차지 레벨에 비하여 낮은 정도로 프리차지되어 좌상단에 오버슈트가 형성된 것을 알 수 있다. 파선 원 ⑤에서 입력 노드(X)는 목적하는 프리차지 레벨에 비하여 높게 프리차지되어 언더 슈트가 발생하며, 거친 조정 단계를 통하여 목적하는 프리차지 레벨에 수렴하는 것을 알 수 있다. 또한, 이 과정에서 캐리값이 제1 상태와 제2 상태로 진동하므로, 판단부(400)는 거친 조정 단계를 종료하고, 후속하여 미세 조정 단계를 수행하도록 한다.
4.5μsec ~ 10μsec에서 미세 조정 단계가 수행된다. 도시된 바와 같이 미세 조정의 각 단계는 거친 조정의 각 단계에 비하여 지속시간이 길다. 이것은 미세 조정 단계에서 필터를 통과한 입력 신호들을 샘플하는 시간차가 거친 조정 단계에서의 시간차에 비하여 크기 때문이며, 이를 통하여 더 긴 시간동안 신호의 변화를 민감하게 파악할 수 있다.
미세 조정 단계의 파선 원 ⑥, ⑦, ⑧로 예시된 단계들에서 입력 노드(X)에서 프리차지되는 전압이 목적하는 프리차지 레벨에 비하여 낮아 오버슈트가 형성되나, 미세 조정 단계를 수행함에 따라 오버슈트가 점차 감소하는 것을 확인할 수 있으며, 파선 원 ⑨의 과정에서는 입력 노드(X)가 프리차지 레벨에 비하여 높게 프리차지되어 언더 슈트가 발생하는 것을 확인할 수 있다.
검정 직사각형으로 예시된 ⑩의 과정에서는 오버 슈트가 발생하나, ⑧의 과정과 ⑨의 과정에서 오버슈트와 언더슈트가 반복되며, 누적부는 진동하는 캐리 신호를 출력한다. 판단부(400)는 누적부가 출력한 캐리신호로부터 목적하는 프리차지 레벨에 수렴한 것으로 판단하여 절차를 종료한다.
이와 같이 프리차지 레벨이 연산되면 누적부(300)는 연산된 프리차지 레벨(PC_LEVEL)을 저장하고, 다음 구동시 저장된 프리차지 레벨(PC_LEVEL)을 출력하고, 프리차지부(500)는 상응하는 프리차지 전압(PC_V)를 형성하여 입력 노드(X)에 제공하여 프리차지한다. 도 8은 누적부(300)에 저장된 프리차지 레벨(PC_LEVEL)로부터 프리차지부(500)가 프리차지 전압(PC_V)를 형성하여 입력 노드(X)에 제공할 때의 입력 노드(X)의 전압 변화를 도시한 도면이다.
도 8로 예시된 바와 같이 프리차지 전압의 연산이 완료된 후에는 스타트업 시간으로 18nsec가 소요되는 것을 확인할 수 있다. 본 실시예는 무선 통신에서의 전력 증폭기의 입력 노드를 프리차지할 수 있으며, 이로부터 직발적인 구동이 가능하다는 장점이 제공된다.
본 실시예에 의하면, 프리차지 레벨 연산 과정이 종료된 후에는 회로를 즉발적으로 구동할 수 있다는 장점이 제공된다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100: 샘플부
200: 비교부 300: ACC
400: 판단부 500: 프리차지부
510: 레지스터 스트링 520: 프리차지 다중화기
530: 프리차지 스위치 600: 트리거 형성부
610: 펄스 형성부 620: 제1 지연 선로
630: 제2 지연 선로 640: 트리거 다중화기
700: 클록 리타이머 710: 제1 샘플러
720: 제2 샘플러

Claims (24)

  1. 입력 노드를 프리차지하는 방법으로, 상기 방법은:
    필터를 통과한 입력 신호를 시간차를 두고 적어도 두 번 샘플하되, 동일한 위상에서 샘플하는 단계와,
    샘플 값들의 크기를 비교하여 비교 결과를 연산하는 단계와,
    상기 비교 결과에 상응하는 보정값과 프리차지 레벨을 도합하여 프리차지 레벨을 업데이트하는 단계 및
    업데이트된 상기 프리차지 레벨에 상응하는 상기 프리차지 전압으로 상기 입력 노드를 프리차지하는 단계를 포함하며,
    상기 방법은,
    거친 조정 모드(coarse calibration mode)와 미세 조정 모드(fine calibration mode)를 포함하는 프리차지 방법.
  2. 제1항에 있어서,
    상기 샘플하는 단계는,
    상기 필터를 통과한 입력 신호들을 샘플한 결과를 저장하여 수행하고,
    상기 비교 결과를 연산하는 단계는,
    아날로그 비교기 및 감지 증폭기 중 어느 하나를 이용하여 수행하는 프리차지 방법.
  3. 제1항에 있어서,
    상기 보정값과 도합되는 상기 프리차지 레벨은,
    이전에 수행된 프리차지 방법에서 형성된 프리차지 레벨인 프리차지 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 거친 조정 모드에서 상기 프리차지 레벨과 도합되는 상기 보정값의 크기는,
    상기 미세 조정 모드에서 상기 프리차지 레벨과 도합되는 상기 보정값의 크기에 비하여 큰 프리차지 방법.
  6. 제1항에 있어서,
    상기 비교 결과에 상응하는 보정값과 상기 프리차지 레벨을 도합하는 단계는,
    상기 보정값과 상기 프리차지 레벨 사이의 감산(subtraction) 연산 및 합산(summation) 연산 수행 중 어느 하나로 수행되며,
    상기 감산 연산 및 합산 연산 수행시 각각 상응하는 캐리 신호(carrry signal)가 형성되고,
    상기 거친 조정 모드에서 상기 캐리 신호의 진동(oscillate)을 검출하면 상기 미세 조정 모드로 전환되는 프리차지 방법.
  7. 제6항에 있어서,
    상기 미세 조정 모드에서 상기 캐리 신호의 진동을 검출하면
    상기 프리차지 방법을 종료하는 프리차지 방법.
  8. 제1항에 있어서,
    상기 미세 조정 모드에서 상기 필터를 통과한 입력 신호를 동일한 위상에서 적어도 두 번 샘플하는 시간 간격이 상기 거친 조정 모드에서의 시간 간격에 비하여 더 긴 프리차지 방법.
  9. 제1항에 있어서,
    필터를 통과한 입력 신호를 동일한 위상에서 적어도 두 번 샘플하는 단계는,
    제1 트리거 펄스를 형성하는 단계와,
    상기 제1 트리거 펄스를 샘플러에 제공하여 상기 샘플러를 활성화하는 단계 및
    상기 입력 신호를 샘플링 클록으로 하여 미리 정해진 레벨의 전압을 샘플링하여 리타이밍된 클록 신호를 형성하는 단계 및
    상기 리타이밍된 클록 신호로 상기 필터를 통과한 입력 신호를 샘플하는 단계를 포함하는 프리차지 방법.
  10. 제9항에 있어서,
    상기 필터를 통과한 입력 신호를 동일한 위상에서 적어도 두 번 샘플하는 단계는,
    제1 트리거 펄스를 지연하여 제2 트리거 펄스를 형성하는 단계와,
    상기 제2 트리거 펄스를 샘플러에 제공하여 상기 샘플러를 활성화하는 단계 및
    상기 입력 신호를 샘플링 클록으로 하여 미리 정해진 레벨의 전압을 샘플링하여 제2 리타이밍된 클록 신호를 형성하는 단계 및
    상기 제2 리타이밍된 클록 신호로 상기 필터를 통과한 입력 신호를 샘플하는 단계를 포함하는 프리차지 방법.
  11. 제7항에 있어서,
    상기 프리차지 방법이 종료되면,
    연산된 상기 프리 차지 레벨은 저장되며,
    상기 프리차지 방법이 다시 수행되지 않고 저장된 상기 프리차지 레벨로 상기 입력 노드의 프리차지가 수행되는 프리차지 방법.
  12. 입력 노드를 프리차지하는 프리차지 회로로, 상기 프리차지 회로는:
    필터를 통과한 입력 신호를 시간차를 두고 적어도 두 번 샘플하되, 동일한 위상에서 샘플하는 샘플부;
    샘플 값들의 크기를 비교하여 비교 결과를 연산하는 비교부;
    상기 비교 결과에 상응하는 보정값과 프리차지 레벨을 도합하여 상기 프리차지 레벨을 업데이트하는 누적기 및
    업데이트된 상기 프리차지 레벨에 상응하는 프리차지 전압으로 상기 입력 노드를 프리차지 하는 프리차지부를 포함하고,
    상기 프리차지 회로는
    거친 조정 모드(coarse calibration mode)와 미세 조정 모드(fine calibration mode)로 프리차지 전압을 연산하는 프리차지 회로.
  13. 제12항에 있어서,
    상기 샘플부는,
    샘플링 클록이 제공되어 도통되는 반도체 스위치를 포함하여 상기 필터를 통과한 입력 신호들을 샘플한 결과를 저장하고,
    상기 비교부는,
    아날로그 비교기 및 감지 증폭기 중 어느 하나를 포함하는 프리차지 회로.
  14. 제12항에 있어서,
    상기 누적기는
    상기 보정값과 도합되는 프리차지 레벨은 이전에 수행된 프리차지 레벨인 프리차지 회로.
  15. 삭제
  16. 제12항에 있어서,
    상기 누적기는
    상기 거친 조정 모드에서 상기 프리차지 레벨과 도합되는 상기 보정값의 크기를 상기 미세 조정 모드에서 상기 프리차지 레벨과 도합되는 상기 보정값의 크기에 비하여 크게 하여 도합하는 프리차지 회로.
  17. 제12항에 있어서,
    상기 누적기는
    상기 보정값과 상기 프리차지 레벨 사이의 감산(subtraction) 연산 및 합산(summation) 연산 중 어느 하나를 수행하고,
    각 연산에 상응하는 캐리 신호(carry signal)를 츨력하는 프리차지 회로.
  18. 제17항에 있어서,
    상기 프리차지 회로는,
    판단부를 더 포함하고,
    상기 판단부는,
    상기 거친 조정 모드에서 상기 캐리 신호의 진동(oscillate) 검출시 상기 미세 조정 모드로 전환하는 프리차지 회로.
  19. 제18항에 있어서,
    상기 판단부는,
    상기 미세 조정 모드에서 상기 캐리 신호의 진동(oscillate) 검출시 프리 차지 방법을 종료하는 프리차지 회로.
  20. 제17항에 있어서,
    상기 샘플부는,
    상기 미세 조정 모드에서의 상기 시간차가
    상기 거친 조정 모드에서의 상기 시간차에 비하여 크도록 샘플하는 프리차지 회로.
  21. 제12항에 있어서,
    상기 프리차지 회로는,
    트리거 펄스를 생성하는 트리거 형성부와,
    상기 트리거 펄스로 활성화되며, 상기 입력 신호를 샘플링 클록으로 미리 정해진 전압을 샘플하여 리타이밍 클록을 형성하여 상기 샘플부에 제공하는 제1 샘플러를 포함하는 클록 리타이머를 포함하는 프리차지 회로.
  22. 제21항에 있어서,
    상기 트리거 형성부는,
    상기 트리거 펄스가 상기 시간차 만큼 지연된 제2 트리거 펄스를 형성하는 지연 선로를 더 포함하고,
    상기 클록 리타이머는,
    상기 제2 트리거 펄스에 의하여 활성화되고, 상기 입력 신호를 샘플링 클록으로 상기 미리 정해진 전압을 샘플하여 제2 리타이밍 클록을 형성하고, 상기 샘플부에 제공하는 제2 샘플러를 더 포함하는 프리차지 회로.
  23. 제12항에 있어서,
    상기 프리차지 전압으로 상기 입력 노드의 프리차지가 종료되면
    연산된 상기 프리 차지 레벨은 저장되며,
    상기 입력 노드의 프리차지가 다시 수행되지 않고 저장된 프리차지 레벨로 상기 입력 노드의 프리차지가 수행되는 프리차지 회로.
  24. 제12항에 있어서,
    상기 프리차지 회로는,
    무선 전송 회로에 포함된 전력 증폭기의 입력단을 프리차지하는 프리차지 회로.
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