KR20060082320A - 반도체 메모리 장치 - Google Patents

Abstract

반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는 로우 및 컬럼으로 배열되어 각각이 로컬 입출력 라인과 연결되어져 있는 복수 개의 데이터 버스 센스 앰프들 중 소정의 로우의 데이터 버스 센스 앰프들을 선택하기 위한 로우 인에이블 신호; 상기 로우 인에이블 신호에 의해 온 되어 선택된 로우의 데이터 버스 센스 앰프들 중 소정의 컬럼의 데이터 버스 센스들을 선택하기 위한 컬럼 인에이블 신호; 및 로컬 입출력 라인에 의하여 전송되는 데이터를 수신하여 감지 증폭하며, 상기 로우 인에이블 신호 및 상기 컬럼 인에이블 신호에 의해 제어되는 데이터 버스 센스 앰프를 구비한다. 그리하여, 인에이블 신호에 의하여 선택된 특정 로우(row)의 모든 데이터 버스 센스 앰프가 동작하게 되어 상기 특정 로우(row)의 모드 데이터 버스 센스 앰프를 동작하게 할 필요가 없는 경우에는 이를 동작하지 않게 제어할 수 있게 된다.

데이터 버스 센스 앰프, 로컬 입출력 라인, 컬럼 입출력 라인

Description

반도체 메모리 장치{Semiconductor memory device}

도 1은 종래의 데이터 버스 센스 앰프를 개략적으로 보인 등가 회로도.

도 2는 도 1의 데이터 버스 센스 앰프에 의하여 로우 어드레스에 의하여 특정한 로우가 선택되는 상태를 IO가 X8인 경우를 예로써 설명하기 위한 블록도.

도 3은 본 발명의 실시예에 따른 데이터 버스 센스 앰프를 개략적으로 보인 등가 회로도.

도 4는 도 3의 데이터 버스 센스 앰프가 사용되어져 로우 어드레스에 의하여 특정한 로우가 선택되는 상태를 IO가 X8인 경우를 예로써 설명하기 위한 블록도.

<도면의 주요부분에 대한 부호의 설명>

GIO, GIOB : 글로벌 입출력 라인 LIO, LIOB : 로컬 입출력 라인

TR1, TR2, TR3, TR4, TR5, TR6, TR7 : 트랜지스터

DBSA : 데이터 버스 센스 앰프

DBSA_EN : 데이터 버스 센스 앰프 인에이블 신호

SA_EN_ROW : 로우 인에이블 신호 SA_EN_COL : 컬럼 인에이블 신호

RAD : 로우 어드레스 디코더 COL_CON : 컬럼 어드레스 디코더

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에서의 데이터 버스 센스 앰프에 관한 것이다.

일반적으로 반도체 메모리 장치, 특히 디램(DRAM)에서 데이터(Data)는 비트 라인 센스 앰프(Bit Line Sense Amp;BLSA)에 의해 증폭된 신호가 비트 라인(bit line)으로부터 컬럼 선택선의 선택에 의해 데이터 버스 라인(data bus line)에 실린 뒤 데이터 버스 센스 앰프(Data Bus Sense Amp;DBSA)에 의해 다시 증폭되어 데이터 아웃 버퍼에 다다르는 경로를 리드 경로(read path)라 하며, 데이터 입력 버퍼(data input buffer)로부터 입력된 데이터가 비트라인 센스 앰프에 이르는 경로를 라이트 경로(write path)라고 한다. 그리고, 상기 리드 경로 및 라이트 경로를 합쳐서 데이터 경로라 한다. 여기서, 상기 비트 라인 센스 앰프는 흔히 센스 앰프라 불려지고, 상기 데이터 버스 센스 앰프는 로컬 센스 앰프 혹은 입출력 센스 앰프라고도 불려지는데, 이하에서는 비트 라인 센스 앰프, 데이터 버스 센스 앰프로 칭하도록 한다.

여기서, 비트 라인 센스 앰프(Bit Line Sense Amp;BLSA)는 상기 비트 라인 센스 앰프를 구성하는 트랜지스터의 드레인 단자에 데이터 버스 라인(IO, IOB)가 연결되어져 있는 반면, 데이터 버스 센스 앰프(Data Bus Sense Amp;DBSA)는 상기 데이터 버스 센스 앰프를 구성하는 트랜지스터의 게이트 단자에 데이터 버스 라인 이 연결되어져 있다.

또한, 상기 비트 라인 센스 앰프는 그 동작시 프리챠지 전까지 로우(low) 신호를 유지하는 비트라인 등화 신호에 의해 충분한 센싱 시간을 벌 수 있는 반면에, 상기 데이터 버스 센스 앰프는 펄스 신호인 센스 앰피 인에이블 신호에 의존하여 동작하는 차이점이 있다.

상기 리드 경로는 먼저, 로우 어드레스(row address)경로에서 상기 비트 라인 센스 앰프에 의해 증폭된 데이터가 컬럼 디코더의 출력이 데이터 버스 게이트를 온 함에 따라 비트 라인으로부터 데이터 버스 라인에 전달된다. 상기 데이터가 상기 데이터 버스 센스 앰프에 입력되면 다시 증폭되어 데이터 출력의 비트 구조에 따라 선택된 드라이브만이 활성화되어 데이터 출력 버퍼로 전송된다. 그리고, 데이터 출력 버퍼는 /OE 및 /CAS의 제어를 받아 활성화되어 데이터를 외부로 출력한다.

상기 비트 라인 센스 앰프에 의해 증폭된 신호는 비트 라인으로부터 컬럼 선택선의 선택에 의해 데이터 버스 라인으로 전달된다. 상기 데이터 버스 라인은 통상적으로 하나의 셀 어레이 블록 내의 전체 비트 라인 센스 앰프가 공통으로 연결되어 있기 때문에(이러한 이유로 공통 데이터 버스 라인이라고도 함) 배선의 길이가 길어서 신호 전달을 고속으로 하기가 매우 어렵다. 따라서, 배선의 기생 용량과 저항을 감소시키는 배선 구조를 통해 신호를 저진폭으로 전송하는 방법 및 작은 신호도 확실하게 감지해 내는 고감도 데이터 버스 센스 앰프가 필요한 것이다.

여기서, 상기 데이터 버스 센스 앰프에 대하여 첨부된 도면을 참조하여 설명하도록 한다.

도 1은 종래의 데이터 버스 센스 앰프를 개략적으로 보인 등가 회로도이다.

도 1을 참조하면, 데이터 리드 경로에 있어서는 라이트 명령(WR)은 로우(low)로 되어 트랜지스터(TR1, TR2)는 턴 오프 상태로 된다. 따라서, 글로벌 입출력 라인(GIO, GIOB)와 로컬 입출력 라인(LIO, LIOB)의 직접적인 연결 경로는 차단된다. 그리고, 인에이블 신호(SA_EN)가 하이(high) 상태로 되면 트랜지스터(TR5, TR6, TR7)는 턴 온 상태로 되고, 비트 라인 센스 앰프에 의해 감지 증폭된 데이터는 트랜지스터(TR3, TR4)의 게이트 단에 연결되어 그 데이터의 상태(0 또는 1)에 의하여 어느 하나가 턴 온된다. 예를 들어, 상기 데이터가 '0'(LIO 측이 0, LIOB 측은 1)인 경우라면, 트랜지스터(TR3)는 오프 상태이고, 트랜지스터(TR4)는 턴 온 된다. 그리고, 트랜지스터(TR6, TR7)은 턴 온 된 상태이므로 글로블 입출력 라인(GIO)측으로 '0'이 전달되는 반면, 트랜지스터(TR3)는 오프 상태에 있으므로 Vcc(미도시)가 글로블 입출력 라인(GIOB)측으로 전달되어, 상기 비트 라인 센스 앰프에 의해 감지 증폭된 상기 로컬 입출력 라인(LIO, LIOB)측의 데이터가 한번 더 증폭된다.

도 2는 도 1의 데이터 버스 센스 앰프에 의하여 로우 어드레스에 의하여 특정한 로우가 선택되는 상태를 IO가 X8인 경우를 예로써 설명하기 위한 블록도이다.

도 2를 참조하면, 복 수 개의 데이터 버스 센스 앰프(DBSA)가 배열되어져 있고, 데이터 버스 센스 앰프 인에이블 신호(DBSA_EN)와 특정 로우(row)를 선택하기 위한 로우 어드레스 디코더(RAD)가 블록으로 도시되어져 있다.

상기 데이터 버스 센스 앰프 인에이블 신호(DBSA_EN)와 상기 로우 어드레스 디코더(RAD)의 출력 신호의 조합에 의하여 특정 로우(row)의 전 데이터 버스 센스 앰프(DBSA)가 동작하게 된다. IO가 X8이므로 8개의 데이터 버스 센스 앰프가 모두 동작하게 된다. 이 경우, 상기 데이터 버스 센스 앰프 인에이블 신호(DBSA_EN) 와 상기 로우 어드레스 디코더(RAD)의 출력 신호의 조합인 인에이블 신호(SA_EN)에 연결되어진 모든 센스 앰프가 동작하게 된다.

상술한 바와 같이, 종래에는 데이터 버스 센스 앰프를 동작하기 위하여 인에이블 신호에 의하여 선택된 특정 로우(row)의 모든 데이터 버스 센스 앰프가 동작하게 된다. 그리하여, 특정 로우(row)의 모든 데이터 버스 센스 앰프를 동작시킬 필요가 없는 경우, 즉 턴 온 하는 것이 필요 없는 데이터 버스 센스 앰프를 오프 상태로 두는 것과 비교할 때, 전류의 소모가 많은 문제점이 있었다.

따라서, 본 발명의 목적은 상기의 문제점을 해결하기 위한 개선된 데이터 버스 센스 앰프를 구비한 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 인에이블 신호에 의하여 선택된 특정 로우(row)의 모든 데이터 버스 센스 앰프가 동작하게 되어 상기 특정 로우(row)의 모든 데이터 버스 센스 앰프를 동작하게 할 필요가 없는 경우에는 이를 동작하지 않게 제어할 수 있도록 하는 데이터 버스 센스 앰프를 구비한 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 필요한 IO 수 만큼의 데이터 버스 센스 앰프를 동 작하게 할 수 있어 전류의 소모를 감소시킬 수 있는 데이터 버스 센스 앰프를 구비한 반도체 메모리 장치를 제공함에 있다.

상기의 목적들을 달성하기 위하여 본 발명의 실시예적 구체화에 따른 반도체 메모리 장치는, 로우 및 컬럼으로 배열되어 각각이 로컬 입출력 라인과 연결되어져 있는 복수 개의 데이터 버스 센스 앰프들 중 소정의 로우의 데이터 버스 센스 앰프들을 선택하기 위한 로우 인에이블 신호; 상기 로우 인에이블 신호에 의해 온 되어 선택된 로우의 데이터 버스 센스 앰프들 중 소정의 컬럼의 데이터 버스 센스들을 선택하기 위한 컬럼 인에이블 신호; 및 로컬 입출력 라인에 의하여 전송되는 데이터를 수신하여 감지 증폭하며, 상기 로우 인에이블 신호 및 상기 컬럼 인에이블 신호에 의해 제어되는 데이터 버스 센스 앰프를 구비하는 것을 특징으로 한다.

여기서, 상기 로우 인에이블 신호는 상기 데이터 버스 센스 앰프들을 인에이블 하기 위한 데이터 버스 센스 앰프 인에이블 신호 및 소정의 로우의 데이터 버스 센스 앰프들을 선택하기 위한 신호를 출력하는 로우 어드레스 디코더의 조합에 의하여 생성되는 것이 바람직하다.

또한, 상기 컬럼 인에이블 신호는 상기 데이터 버스 센스 앰프 인에이블 신호 및 소정의 컬럼의 데이터 버스 센스 앰프들을 선택하기 위한 신호를 출력하는 컬럼 제어부의 조합에 의하여 생성되는 것이 바람직하다.

또한, 상기 데이터 버스 센스 앰프들은 하나의 로우가 16개로 이루어질 수 있고, 상기 16개의 데이터 버스 센스 앰프들 중, 상기 컬럼 인에이블 신호에 의하여 8개만 선택되어질 수 있어 입출력(IO) 수에 따라 제어될 수 있다.

이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.

도 3은 본 발명의 실시예에 따른 데이터 버스 센스 앰프를 개략적으로 보인 등가 회로도이다.

도 3을 참조하면, 데이터 리드 경로에 있어서는 라이트 명령(WR)은 로우(low)로 되어 트랜지스터(TR1, TR2)는 턴 오프 상태로 된다. 따라서, 글로벌 입출력 라인(GIO, GIOB)와 로컬 입출력 라인(LIO, LIOB)의 직접적인 연결 경로는 차단된다. 그리고, 컬럼 인에이블 신호(SA_EN_COL)가 하이(high) 상태이고, 로우 인에이블 신호(SA_EN_ROW)가 하이(high) 상태로 되면 트랜지스터(TR5, TR6, TR7)는 턴 온 상태로 되고, 비트 라인 센스 앰프에 의해 감지 증폭된 데이터는 트랜지스터(TR3, TR4)의 게이트 단에 연결되어 그 데이터의 상태(0 또는 1)에 의하여 어느 하나가 턴 온된다. 예를 들어, 상기 데이터가 '0'(LIO 측이 0, LIOB 측은 1)인 경우라면, 트랜지스터(TR3)는 오프 상태이고, 트랜지스터(TR4)는 턴 온 된다. 그리고, 트랜지스터(TR6, TR7)은 턴 온 된 상태이므로 글로블 입출력 라인(GIO)측으로 '0'이 전달되는 반면, 트랜지스터(TR3)는 오프 상태에 있으므로 Vcc(미도시)가 글로블 입출력 라인(GIOB)측으로 전달되어, 상기 비트 라인 센스 앰프에 의해 감지 증폭된 상기 로컬 입출력 라인(LIO, LIOB)측의 데이터가 한번 더 증폭된다.

그러나, 트랜지스터(TR7)가 오프 상태인 경우 즉 상기 컬럼 인에이블 신호(SA_EN_COL)가 로우 상태인 경우라면 상기 데이터 버스 센스 앰프는 동작하지 않게 된다.

도 4는 도 3의 데이터 버스 센스 앰프가 사용되어져 로우 어드레스에 의하여 특정한 로우가 선택되는 상태를 IO가 X8인 경우를 예로써 설명하기 위한 블록도이다.

도 4를 참조하면, 로우 인에이블 신호(SA_EN_ROW) 및 컬럼 인에이블 신호(SA_EN_COL)에 의해 제어되는 복수 개의 데이터 버스 센스 앰프(DBSA)들이 도시되어 있다. 여기서 단위 데이터 버스 센스 앰프(DBSA)는 도 3에 도시된 바와 같다.

상기 로우 인에이블 신호(SA_EN_ROW)는 로우(row) 및 컬럼(column)으로 배열되어 각각이 로컬 입출력 라인(LIO, LIOB)과 연결되어져 있는 복수 개의 데이터 버스 센스 앰프(DBSA)들 중 소정의 로우의 데이터 버스 센스 앰프(DBSA)들을 선택하는 역할을 한다. 그리고, 상기 로우 인에이블 신호(SA_EN_ROW)는 상기 데이터 버스 센스 앰프(DBSA)들을 인에이블 하기 위한 데이터 버스 센스 앰프 인에이블 신호(DBSA_EN) 및 소정의 로우의 데이터 버스 센스 앰프(DBSA)들을 선택하기 위한 신호를 출력하는 로우 어드레스 디코더(RAD)의 조합에 의하여 생성된다.

상기 컬럼 인에이블 신호(SA_EN_COL)는 상기 로우 인에이블 신호(SA_EN_ROW)에 의해 온 되어 선택된 로우의 데이터 버스 센스 앰프(DBSA)들 중 소정의 컬럼의 데이터 버스 센스 앰프(DBSA)들을 선택하는 역할을 한다. 여기서, 상기 컬럼 인에 이블 신호(SA_EN_COL)는 상기 데이터 버스 센스 앰프 인에이블 신호(DBSA_EN) 및 소정의 컬럼의 데이터 버스 센스 앰프(DBSA)들을 선택하기 위한 신호를 출력하는 컬럼 제어부(COL_CON)의 조합에 의하여 생성된다. 상기 컬럼 제어부(COL_CON)는 하나의 로우에서의 모든 데이터 버스 센스 앰프(DBSA)들 중 원하는 입출력 수 만큼의 데이터 버스 센스 앰프(DBSA)를 선택할 수 있는 회로로 구성되는 것이 바람직하다. 그리하여 한 로우의 전체 데이터 버스 센스 앰프(DBSA)들이 상기 로우 인에이블 신호(SA_EN_ROW)에 의해 모두 동작하게 됨으로 인하여 소모되던 불필요한 전류를 줄일 수 있게 되었다.

결국, 상기 데이터 버스 센스 앰프(DBSA)들은 상기 로컬 입출력 라인(LIO, LIOB)에 의하여 전송되는 데이터를 수신하여 감지 증폭하며, 상기 로우 인에이블 신호(SA_EN_ROW) 및 상기 컬럼 인에이블 신호(SA_EN_COL)에 의해 제어되는 데이터 버스 센스 앰프(DBSA)들을 구비하는 것을 특징으로 한다.

도 4에 도시된 바와 같이, 입출력 라인(IO) 수가 X8인 경우를 예를 들면, 복 수 개의 데이터 버스 센스 앰프(DBSA)가 배열되어져 있고, 데이터 버스 센스 앰프 인에이블 신호(DBSA_EN)와 특정 로우(row)를 선택하기 위한 로우 어드레스 디코더(RAD)가 블록으로 도시되어져 있다. 입출력 라인(IO) 수가 X8이므로 가로 방향으로는 8개의 단위 데이터 버스 센스 앰프(DBSA)가 배열되어 있다.

로우 인에이블 신호(SA_EN_ROW)가 하이 상태로 되면 특정 로우의 8개의 데이터 버스 센스 앰프가 모두 동작하게 된다. 이 경우, 상기 로우 인에이블 신호(SA_EN_ROW)는 상기 데이터 버스 센스 앰프 인에이블 신호(DBSA_EN) 와 상기 로우 어드레스 디코더(RAD)의 출력 신호의 조합에 의해 생성된다.

이 때, 상기 컬럼 인에이블 신호(SA_EN_COL)는 상기 로우 인에이블 신호(SA_EN_ROW)에 의해 온 되어 선택된 특정 로우의 8개의 데이터 버스 센스 앰프(DBSA)들 중 선택하고자 하는 수만큼의 단위 데이터 버스 센스 앰프(DBSA)를 선택하게 된다.

또 다른 실시예로 입출력 라인(IO) 수가 X16인 경우, 상기 컬럼 인에이블 신호(SA_EN_COL)는 상기 로우 인에이블 신호(SA_EN_ROW)에 의해 온 되어 선택된 특정 로우의 16개의 데이터 버스 센스 앰프(DBSA)들 중 선택하고자 하는 수만큼의 단위 데이터 버스 센스 앰프(DBSA)를 선택하게 된다. 이 경우, 입출력 라인(IO)수를 X8로 동작시키고자 하면, 상기 컬럼 인에이블 신호(SA_EN_COL)에 의하여 단위 데이터 버스 센스 앰프(DBSA) 8개가 선택되도록 하면 된다. 따라서, 단위 데이터 버스 센스 앰프(DBSA)가 8개씩 두 쌍으로 지정할 수 있도록 하여 그 중 하나씩 제어할 수 있도록 상기 컬럼 제어부(COL_CON)가 구성되어지면 된다.

본 발명의 실시예에 따른 반도체 메모리 장치는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.

상술한 바와 같이 본 발명은 개선된 데이터 버스 센스 앰프를 구비한 반도체 메모리 장치를 제공함으로써, 인에이블 신호에 의하여 선택된 특정 로우(row)의 모든 데이터 버스 센스 앰프가 동작하게 되어 상기 특정 로우(row)의 모든 데이터 버스 센스 앰프를 동작하게 할 필요가 없는 경우에는 이를 동작하지 않게 제어할 수 있는 효과가 있다.

또한, 본 발명은 필요한 IO 수 만큼의 데이터 버스 센스 앰프를 동작하게 할 수 있는 데이터 버스 센스 앰프가 구비된 반도체 메모리 장치를 제공함으로써 전류의 소모를 감소시키는 효과가 있다.

Claims (5)

1. 로우 및 컬럼으로 배열되어 각각이 로컬 입출력 라인과 연결되어져 있는 복수 개의 데이터 버스 센스 앰프들 중 소정의 로우의 데이터 버스 센스 앰프들을 선택하기 위한 로우 인에이블 신호;

   상기 로우 인에이블 신호에 의해 온 되어 선택된 로우의 데이터 버스 센스 앰프들 중 소정의 컬럼의 데이터 버스 센스들을 선택하기 위한 컬럼 인에이블 신호; 및

   로컬 입출력 라인에 의하여 전송되는 데이터를 수신하여 감지 증폭하며, 상기 로우 인에이블 신호 및 상기 컬럼 인에이블 신호에 의해 제어되는 데이터 버스 센스 앰프를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서,

   상기 로우 인에이블 신호는 상기 데이터 버스 센스 앰프들을 인에이블 하기 위한 데이터 버스 센스 앰프 인에이블 신호 및 소정의 로우의 데이터 버스 센스 앰프들을 선택하기 위한 신호를 출력하는 로우 어드레스 디코더의 조합에 의하여 생성되는 것을 특징으로 하는 반도체 메모리 장치.
3. 제2항에 있어서,

   상기 컬럼 인에이블 신호는 상기 데이터 버스 센스 앰프 인에이블 신호 및 소정의 컬럼의 데이터 버스 센스 앰프들을 선택하기 위한 신호를 출력하는 컬럼 제어부의 조합에 의하여 생성되는 것을 특징으로 하는 반도체 메모리 장치.
4. 제3항에 있어서,

   상기 데이터 버스 센스 앰프들은 하나의 로우가 16개로 이루어짐을 특징으로 하는 반도체 메모리 장치.
5. 제4항에 있어서,

   상기 16개의 데이터 버스 센스 앰프들 중, 상기 컬럼 인에이블 신호에 의하여 8개만 선택되어지는 것을 특징으로 하는 반도체 메모리 장치.

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