KR100848060B1 - 반도체 기억 장치 - Google Patents

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후지쯔 가부시끼가이샤
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Abstract

본 발명은 동일한 칼럼 블록에서 상이한 로우 블록으로의 액세스를 가능하게 하는 다중 포트 DRAM을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억 장치는 제1 입출력 포트 및 제2 입출력 포트와, 센스 앰프를 포함하는 셀 어레이 회로와, 제1 및 제2 입출력 포트에 각각 대응하는 제1 및 제2 칼럼 라인과, 칼럼 블록마다 설치되는 제1 및 제2 입출력 포트에 각각 대응하는 제1 및 제2 글로벌 데이터 버스와, 제1 입출력 포트로부터의 액세스에 따라서 선택된 로우 블록에 있어서 제1 칼럼 라인에서 선택되는 센스 앰프를 제1 글로벌 데이터 버스에 접속하고 제2 입출력 포트로부터의 액세스에 따라서 선택된 로우 블록에 있어서 제2 칼럼 라인에서 선택되는 센스 앰프를 제2 글로벌 데이터 버스에 접속하는 버스 접속 게이트 회로를 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY APPARATUS}
도 1은 본 발명에 따른 듀얼 포트 메모리의 개략 구성을 도시하는 블록도이다.
도 2는 셀 어레이 회로의 구성의 일례를 도시한 도면이다.
도 3은 메모리 블록의 구성의 일례를 도시한 도면이다.
도 4는 셀 어레이 회로에 있어서의 데이터 버스의 배치를 도시한 도면이다.
도 5는 센스 앰프, 글로벌 데이터 버스 및 로컬 데이터 버스의 접속을 도시한 도면이다.
도 6은 로컬 데이터 버스를 통해 센스 앰프와 글로벌 데이터 버스를 접속하는 회로 구성을 도시한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
11 : 좌측 포트용의 어드레스 디코더
12 : 우측 포트용의 어드레스 디코더
13 : 좌측 포트용의 입출력 제어 회로
14 : 우측 포트용의 입출력 제어 회로
15 : 타이밍 제어 중재자
16 : 셀 어레이 회로
본 발명은 일반적으로 반도체 기억 장치에 관한 것으로, 특히 듀얼 포트 타입의 반도체 기억 장치에 관한 것이다.
종래의 DRAM(Dynamic Random Access Memory)에 있어서, 메모리 셀 어레이를 포함하는 메모리 코어 회로는 복수의 로우 블록과 복수의 칼럼 블록으로 분할되어, 로우 블록과 칼럼 블록의 교점으로서 정의되는 메모리 블록이 종횡으로 배치되는 구성으로 된다. 각 로우 블록 내에서는 복수의 메모리 블록이 동일한 워드선을 공유하며, 각 칼럼 블록 내에서는 복수의 메모리 블록이 동일한 칼럼선을 공유한다. 이러한 구성의 코어 회로에 판독 또는 기록 등의 액세스 동작을 할 때, 워드선을 공유하는 동일한 로우 블록내에서라면 페이지 모드 등의 연속된 데이터의 교환이 가능하지만, 현재 액세스 중인 로우 블록에 대한 액세스 동작을 종료하지 않으면, 상이한 로우 블록에 액세스하는 것은 불가능하다.
2개의 입출력 포트를 갖는 듀얼 포트 메모리에서는 칩의 제어 핀, 어드레스 핀 및 DQ 핀을 2계통 설치하여, 각각의 입출력 포트에는 독립적으로 액세스 요구가 입력된다. 양쪽의 포트로부터 동시에 판독 또는 기록 액세스 동작이 요구된 경우, 종래의 기술에서는 한쪽의 포트로부터의 액세스를 코어 회로에 대하여 실행하면, 그 액세스가 종료될 때까지 다른 포트로부터의 액세스 요구는 대기하지 않으면 안 된다. 이 때, 기다리게 된 쪽의 포트에 대해서는 비지(busy) 상태를 알리는 신호를 출력하여, 판독 동작 요구의 경우에는 비지 상태의 종료를 기다리게 하고, 기록 동작 요구의 경우에는 재차 명령을 입력할 것을 요구한다. 이와 같이, 한쪽의 포트로부터 명령이 입력되고 있는 동안에는 다른 쪽으로부터의 명령의 입력에 대하여 비지 상태가 될 확률은 100%이다. 이러한 듀얼 포트 메모리의 예가 일본 특허 공개 공보 평2001-43674호에 기재되어 있다. 이 문헌에서는 동일한 칼럼 블록으로의 동시 액세스는 불가능하며, 동일한 칼럼 블록으로의 액세스는 앞의 액세스의 종료를 기다려야만 한다.
이와 같은 점을 감안하여, 본 발명은 DRAM 코어 회로 및 복수의 포트를 갖는 구성이며, 동일한 칼럼 블록에서 상이한 로우 블록으로의 액세스를 가능하게 하는 다중 포트 DRAM을 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체 기억 장치는 제1 입출력 포트 및 제2 입출력 포트와, 센스 앰프를 포함하며 복수의 칼럼 블록과 복수의 로우 블록으로 분할되는 셀 어레이 회로와, 상기 제1 및 제2 입출력 포트에 각각 대응하는 제1 및 제2 칼럼 라인과, 상기 칼럼 블록마다 설치되는 상기 제1 및 제2 입출력 포트에 각각 대응하는 제1 및 제2 글로벌 데이터 버스와, 상기 제1 입출력 포트로부터의 액세스에 따라서 선택된 로우 블록에 있어서 상기 제1 칼럼 라인에서 선택되는 센스 앰프를 상기 제1 글로벌 데이터 버스에 접속하는 제1 버스 접속 게이트 회로와, 상기 제2 입출력 포트로부터의 액세스에 따라서 선택된 로우 블록에 있어서 상기 제2 칼럼 라인 에서 선택되는 센스 앰프를 상기 제2 글로벌 데이터 버스에 접속하는 제2 버스 접속 게이트 회로를 포함하는 것을 특징으로 한다.
상기 발명에서는, 예컨대 좌우의 2포트 구성이라면, 글로벌 데이터 버스를 좌측 포트용과 우측 포트용의 2계통을 설치한다. 따라서 하나의 칼럼 블록 내에서, 좌측의 포트에 대하여 1 개의 칼럼 라인을 선택적으로 활성화하는 동시에 우측의 포트에 대하여 1 개의 칼럼 라인을 선택적으로 활성화하여, 좌우의 포트로부터 각각 상이한 로우 블록에 대하여 액세스하는 것이 가능해진다. 예컨대 판독 동작의 경우라면, 좌측의 포트에 대하여 1 개의 칼럼 라인을 선택적으로 활성화함으로써 어느 로우 블록으로부터 좌측의 포트에 대응하는 글로벌 데이터 버스 상에 데이터를 판독하고, 또한 우측의 포트에 대하여 1 개의 칼럼 라인을 선택적으로 활성함으로써 다른 로우 블록으로부터 우측의 포트에 대응하는 글로벌 데이터 버스 상에 데이터를 판독할 수 있다.
이와 같이 본 발명에서는, 어떤 로우 블록을 활성화하는 중이라도 다른 로우 블록에 액세스하는 것이 가능하기 때문에, 비지 상태가 되는 확률을 종래에 비해서 현저히 낮게 할 수 있다. 구체적으로는, 로우 블록을 지정하는 어드레스가 복수의 포트 사이에서 일치하고 있지 않는 한 각각의 포트로부터 독립적으로 코어 회로에 액세스를 실행하는 것이 가능해진다.
이하에, 본 발명의 실시예를 첨부 도면을 이용하여 상세히 설명한다.
도 1은 본 발명에 의한 듀얼 포트 메모리의 개략적인 구성을 도시하는 블록도이다.
도 1의 듀얼 포트 메모리(10)는 좌측 포트용의 어드레스 디코더(11), 우측 포트용의 어드레스 디코더(12), 좌측 포트용의 입출력 제어 회로(13), 우측 포트용의 입출력 제어 회로(14), 타이밍 제어 중재자(15) 및 셀 어레이 회로(16)를 포함한다. 듀얼 포트 메모리(10)에는 좌측 포트용으로서 어드레스 핀(ADDL), 데이터 입출력 핀(DQL), 제어 신호 핀(CNTLL), 비지 출력 핀(BUSYL)이 설치되는 동시에, 우측 포트용으로서 어드레스 핀(ADDR), 데이터 입출력 핀(DQR), 제어 신호 핀(CNTLR ), 비지 출력 핀(BUSYR)이 설치된다. 제어 신호로부터 입력되는 명령에는 판독 명령(READ), 기록 명령(WRITE), 대기 명령(STANDBY) 등이 있다. 듀얼 포트 메모리(10)에서는, 셀 어레이 회로(16)에 대하여 좌우 포트로부터 독립적으로 액세스를 행할 수 있는 구성으로 되어 있다.
어드레스 디코더(11, 12)는 대응하는 포트로부터 입력된 어드레스를 디코드하여, 셀 어레이 회로(16)의 지정 어드레스 부분을 선택한다. 입출력 제어 회로(13 , 14)는 타이밍 제어 중재자(15)와 외부 명령에 기초하여 제어되며, 대응하는 포트를 통해 외부와 데이터를 교환한다.
타이밍 제어 중재자(15)는 외부 명령을 수신하여, 듀얼 포트 메모리(10)의 각 부분의 동작 타이밍을 결정한다. 또한, 좌우 포트로부터 입력되는 명령의 입력 순서를 결정하는 동시에 좌우 포트로부터 입력되는 어드레스가 일치하는지의 여부를 판정하여, 어드레스가 일치하는 경우에는 뒤에서부터 명령이 입력된 쪽의 포트로 비지 신호를 출력한다.
도 2는 셀 어레이 회로(16)의 구성의 일례를 도시한 도면이다.
셀 어레이 회로(16)는 세로 방향으로 연장되는 복수의 칼럼 블록(CBLK0 ∼ CBLK3)과 가로 방향으로 연장되는 복수의 로우 블록(RBLK0∼RBLK15)에 의해서 종횡으로 구획되어, 메모리 블록(24)이 종횡으로 배치된 구성으로 되어 있다. 하나의 칼럼 블록 내에서 복수의 메모리 블록은 칼럼 라인(CL)을 공유하고(도면에서는 1 개의 칼럼 라인(CL)만을 나타냄), 하나의 로우 블록 내에서 복수의 메모리 블록은 메인 워드 라인(MWL)을 공유한다(도면에서는 1 개의 메인 워드 라인(MWL)만을 도시함).
각 로우 블록(RBLK0∼RBLK15)에는 메인 워드 디코더(21)가 설치되어, 로우 어드레스를 디코드하여 지정 로우 어드레스에 대응하는 메인 워드 라인(MWL)을 선택적으로 활성화한다. 각 칼럼 블록(CBLK0∼CBLK3)에는 칼럼 디코더(CLDEC)가 설치되고, 칼럼 어드레스를 디코드하여 지정 칼럼 어드레스에 대응하는 칼럼 라인(CL)을 선택적으로 활성화한다. 또한, 각 칼럼 블록(CBLK0∼CBLK3)에는 증폭기(23)가 설치되어, 메모리 블록으로부터 판독되는 데이터를 증폭하여, 입출력 제어 회로(13, 14)에 공급한다.
도 3은 메모리 블록(24)의 구성의 일례를 도시한 도면이다.
도 3의 메모리 블록(24)은 복수의 센스 앰프(S/A)(31)와 복수의 서브 워드 디코더(swdec)(32)가 셀 어레이(33)의 주변에 배치되는 구성으로 되어 있다. 하나의 메모리 블록(24)에는 예컨대 128 개의 칼럼 라인(CL)이 대응한다. 128 개의 칼 럼 라인(CL)은 좌측 포트로부터의 액세스에 대응하는 64 개의 칼럼 라인(CLL)과 우측 포트로부터의 액세스에 대응하는 64 개의 칼럼 라인(CLR)을 포함한다. 또 하나의 메모리 블록(24)에는 또한 예컨대 64 개의 메인 워드 라인(MWL)이 대응한다.
1 개의 메인 워드 라인(MWL)에는 예컨대 8개의 서브 워드 디코더(32)가 접속되어 있다. 하나의 서브 워드 디코더(32)로부터는 1 개의 서브 워드 라인(swl)이 셀 어레이(33) 상으로 연장되어, 각 메모리 셀에 접속되는 셀 트랜지스터의 게이트를 구동한다. 1 개의 메인 워드 라인(MWL)을 선택적으로 활성화하고, 또한 그곳에 접속되는 하나의 서브 워드 디코더(32)를 선택적으로 구동함으로써, 하나의 서브 워드 라인(swl)을 선택적으로 활성화한다. 이에 따라, 활성화된 서브 워드 라인(swl)에 접속되는 DRAM 메모리 셀(MC)을 비트선쌍(bl, /bl)에 접속한다.
1 개의 칼럼 라인(CL)(CLL, CLR)은 도 3에 도시된 바와 같이 예컨대 8개의 센스 앰프(31)에 접속되어 있다. 1 개의 칼럼 라인(CLL)은 1 개의 칼럼 라인(CLR)과 쌍을 이뤄, 이 칼럼 라인(CLL)이 접속되는 것과 동일한 8개의 센스 앰프(31)에 쌍을 이루는 칼럼 라인(CLR)이 공통으로 접속된다. 각 센스 앰프(31)는 비트선쌍(bl, /b1)에 접속되어 있고, 비트선(bl, /b1) 상에 나타나는 메모리 셀의 데이터 전위를 증폭한다.
도 4는 셀 어레이 회로(16)에 있어서의 데이터 버스의 배치를 도시한 도면이다. 도 4에서, 도 2와 동일한 구성 요소에는 동일한 참조 부호를 사용하여, 그 설 명은 생략한다.
도 4에 도시된 바와 같이, 글로벌 데이터 버스(40)가 각 칼럼 블록의 연장 방향을 따라서 각 칼럼 블록의 양쪽 부위에 배치된다. 또한, 로컬 데이터 버스(41)가 각 로우 블록의 연장 방향을 따라서 각 로우 블록의 양쪽 부위에 각 메모리 블록(24)마다 개별적으로 설치된다. 로컬 데이터 버스(41)는 글로벌 데이터 버스(40)에 접속되어 대응하는 메모리 블록(24)으로부터 데이터를 판독하는 경우에는, 이 데이터를 센스 앰프(31)로부터 로컬 데이터 버스(41) 및 글로벌 데이터 버스(40)를 통해 증폭기(23)에 공급한다.
본 발명에서는 글로벌 데이터 버스(40) 및 로컬 데이터 버스(41)가 좌측 포트용과 우측 포트용의 2계통으로 설치된다.
도 5는 센스 앰프(31), 글로벌 데이터 버스(40) 및 로컬 데이터 버스(41)의 접속을 도시한 도면이다.
도 5에 도시된 바와 같이, 동일한 CLR 및 CLL에 접속되는 4개의 센스 앰프(31)가 8쌍의 로컬 데이터 버스(41)에 접속된다. 즉, 하나의 센스 앰프(31)가 우측 포트에 대응하는 1쌍의 로컬 데이터 버스(41)와 좌측 포트에 대응하는 1쌍의 로컬 데이터 버스(41)에 접속된다. 구체적으로는, 4개의 센스 앰프(31) 중의 n번째의 센스 앰프(31)가 좌측 포트에 대응하는 로컬 데이터 버스(41)의 n번째의 쌍(LDBLn)과, 우측 포트에 대응하는 로컬 데이터 버스(41)의 n번째의 쌍(LDBRn)에 접속된다. 64쌍이 있는 칼럼 라인(CLR 및 CLL)의 임의의 1쌍에 대해서, 이 1쌍에 접 속되는 4개의 센스 앰프(31)가 도 5에 나타낸 8쌍의 로컬 데이터 버스(41)에 동일한 방식으로 접속된다.
판독 동작시에는 선택적으로 활성화되는 칼럼 라인(CLR, CLL)에 의해서 선택되는 4개의 센스 앰프(31)가 대응하는 비트선의 데이터 전위를 증폭하여, 그 데이터를 각 로컬 데이터 버스(41)에 공급한다. 이 때 셀 어레이(33)의 위아래에 배열되는 센스 앰프(31)는 메모리 셀과 비트선과 센스 앰프(31)와의 배선 접속 상태에 따라서 위나 아래의 어느 한쪽으로만 활성화되지 않도록 구성된다. 센스 앰프(31)에서 로컬 데이터 버스(41)로 출력된 데이터는 로컬 데이터 버스(41)를 통해 글로벌 데이터 버스(40)로 전송된다. 그 후, 글로벌 데이터 버스(40)의 데이터는 증폭기(23)에서 더욱 증폭되어, 셀 어레이 회로(16)의 외부로 출력된다.
기록 동작시에는 데이터의 흐름이 역으로, 증폭기(23)에서 글로벌 데이터 버스(40)로 데이터가 공급되고, 또한 글로벌 데이터 버스(40)에서 로컬 데이터 버스(41)로 데이터가 전송된다. 활성화되는 칼럼 라인(CLR, CLL)에 의해서 선택된 센스 앰프(31)에 로컬 데이터 버스(41)의 데이터가 수신되고, 메모리 셀에 그 데이터가 기록된다.
이들 동작시에는 하나의 로우 블록이 선택되어, 그 로우 블록의 범위 내에서 1 개의 메인 워드 라인(MWL)이 선택적으로 활성화된다. 또한, 각 컬럼 블록에 있어서는, 하나의 포트에 대하여 1 개의 칼럼 라인(CLR, CLL)이 선택적으로 활성화된다. 1 개의 칼럼 라인(CLR, CLL)에는 센스 앰프(31)가 4개 접속되어 있기 때문에, 도 2 및 도 4와 같이 4개의 칼럼 블록이 설치되는 구성에서는, 한쪽의 포트에 대하여 셀 어레이 전체에서 동시에 16 비트의 데이터를 입출력할 수 있게 된다.
본 발명에서는 도 5에 도시된 바와 같이, 글로벌 데이터 버스(40) 및 로컬 데이터 버스(41)가 좌측 포트용과 우측 포트용의 2계통으로 설치된다. 따라서, 하나의 칼럼 블록 내에서 좌측의 포트에 대하여 1 개의 칼럼 라인(CLL)을 선택적으로 활성화하는 동시에 우측의 포트에 대하여 1 개의 칼럼 라인(CLR)을 선택적으로 활성화하여, 좌우의 포트로부터 각각 상이한 로우 블록에 대하여 액세스하는 것이 가능해진다. 예컨대, 판독 동작의 경우라면, 좌측의 포트에 대하여 1 개의 칼럼 라인(CLL)을 선택적으로 활성화함으로써 어느 로우 블록으로부터 좌측의 포트에 대응하는 글로벌 데이터 버스(40) 상에 데이터를 판독하고, 또한 우측의 포트에 대하여 1 개의 칼럼 라인(CLR)을 선택적으로 활성화함으로써 다른 로우 블록으로부터 우측의 포트에 대응하는 글로벌 데이터 버스(40) 상에 데이터를 판독할 수 있다.
도 6은 로컬 데이터 버스(41)를 통해 센스 앰프(31)와 글로벌 데이터 버스(40)를 접속하는 회로 구성을 도시한 도면이다.
도 6의 회로는 좌측 포트용의 버스 접속 신호 생성 회로(51), 우측 포트용의 버스 접속 신호 생성 회로(52), 좌측 포트용의 버스 접속 게이트 회로(53), 우측 포트용의 버스 접속 게이트 회로(54) 및 센스 앰프(31)를 포함한다. 센스 앰프(31)는 PMOS 트랜지스터(61, 62)와 NMOS 트랜지스터(63, 64)로 이루어지는 센스 앰프 회로와, NMOS 트랜지스터(65∼72)로 이루어지는 칼럼 게이트 회로를 포함한다. 센 스 앰프 회로는 센스 앰프 구동 신호(psa, nsa)가 각각 하이 및 로우가 되면, 비트선쌍(bl, /bl)의 데이터 전위를 증폭한다.
좌측 포트용의 버스 접속 신호 생성 회로(51)는 액세스 요구가 좌측 포트로부터인 경우에 하이가 되는 신호(sellz)와 상기 로우 블록 선택시에 하이가 되는 로우 블록 활성화 신호(sbkez)를 수신한다. 버스 접속 신호 생성 회로(51)는 PMOS 트랜지스터(81∼83) 및 NMOS 트랜지스터(84∼86)를 포함하며, 신호(sellz)와 로우 블록 활성화 신호(sbkez)가 양쪽 모두 하이가 되면 버스 접속 신호(lx, lz)를 각각 로우 및 하이로 한다. 여기서 신호(sellz)는 좌측 포트로부터의 액세스 요구가 있는 경우 도 1의 타이밍 제어 중재자(15)가 어서트하는 신호이다.
이와 마찬가지로, 우측 포트용의 버스 접속 신호 생성 회로(52)는 액세스 요구가 우측 포트로부터인 경우에 하이가 되는 신호(selrz)와 상기 로우 블록 선택시에 하이가 되는 로우 블록 활성화 신호(sbkez)를 수신한다. 버스 접속 신호 생성 회로(52)는 PMOS 트랜지스터(91∼93) 및 NMOS 트랜지스터(94∼96)를 포함하며, 신호(selrz)와 로우 블록 활성화 신호(sbkez)가 양쪽 모두 하이가 되면 버스 접속 신호(rx, rz)를 각각 로우 및 하이로 한다. 여기서 신호(selrz)는 우측 포트로부터의 액세스 요구가 있으면 도 1의 타이밍 제어 중재자(15)가 어서트하는 신호이다.
버스 접속 게이트 회로(53)는 PMOS 트랜지스터 및 NMOS 트랜지스터의 병렬 접속으로 이루어지는 전송 게이트(101, 102)와, NMOS 트랜지스터(103∼105)를 포함한다. NMOS 트랜지스터(103∼105)는 신호(lx)가 하이일 때에 로컬 데이터 버스(41)를 프리차지 전위(vpr)에 접속하는 동시에, 1쌍의 로컬 데이터 버스(41)를 서로 접 속함으로써 동일한 전위로 이퀄라이즈한다.
버스 접속 신호 생성 회로(51)로부터의 버스 접속 신호(lx, lz)가 각각 로우 및 하이가 되면, 전송 게이트(101, 102)가 도통되어, 글로벌 데이터 버스(40)와 로컬 데이터 버스(41)를 접속한다. 또한 이 때 센스 앰프(31)에 있어서, NMOS 트랜지스터(69, 70)가 버스 접속 신호(lz)의 HIGH에 따라서 도통된다. 따라서, 좌측 포트에 대응하는 칼럼 라인(cllz)이 하이인 경우에는, 칼럼 게이트인 NMOS 트랜지스터(65, 66)가 도통되어, 비트 라인(bl, /bl)이 로컬 데이터 버스(41)에 접속된다. 이에 따라, 센스 앰프에 의해 증폭된 데이터가 로컬 데이터 버스(41)를 통해, 글로벌 데이터 버스(40)의 좌측 포트에 대응하는 버스(GDBL)에 공급된다.
버스 접속 게이트 회로(54)는 PMOS 트랜지스터 및 NMOS 트랜지스터의 병렬 접속으로 이루어지는 전송 게이트(111, 112)와, NMOS 트랜지스터(113∼115)를 포함한다. NMOS 트랜지스터(113∼115)는 신호(rx)가 하이일 때에 로컬 데이터 버스(41)를 프리차지 전위(vpr)에 접속하는 동시에, 1쌍의 로컬 데이터 버스(41)를 서로 접속함으로써 동일한 전위로 이퀄라이즈한다.
버스 접속 신호 생성 회로(52)로부터의 버스 접속 신호(rx, rz)가 각각 로우 및 하이가 되면, 전송 게이트(111, 112)가 도통되어, 글로벌 데이터 버스(40)와 로컬 데이터 버스(41)를 접속한다. 또한, 이 때 센스 앰프(31)에 있어서, NMOS 트랜지스터(71, 72)가 버스 접속 신호(rz)의 하이에 따라서 도통된다. 따라서, 우측 포트에 대응하는 칼럼 라인(clrz)이 하이인 경우에는, 칼럼 게이트인 NMOS 트랜지스터(67, 68)가 도통되어, 비트 라인(bl, /b1)이 로컬 데이터 버스(41)에 접속된다. 이에 따라, 센스 앰프에 의해 증폭된 데이터가 로컬 데이터 버스(41)를 통해 글로벌 데이터 버스(40)의 우측 포트에 대응하는 버스(GDBR)에 공급된다.
이와 같이 본 발명에 의한 구성에서는, 센스 앰프(31)는 대응 로우 블록이 선택적으로 활성화되고 또 좌측 포트로부터의 액세스에 의해 대응 칼럼 라인이 선택적으로 활성화되는 경우에는, 좌측 포트에 대응하는 글로벌 데이터 버스(GDBL)에 접속된다. 또 센스 앰프(31)는 대응 로우 블록이 선택적으로 활성화되고 또 우측 포트로부터의 액세스에 의해 대응 칼럼 라인이 선택적으로 활성화되는 경우에는, 우측 포트에 대응하는 글로벌 데이터 버스(GDBR)에 접속된다. 도 4 및 도 5에 도시된 바와 같이, 글로벌 데이터 버스(40)는 각 칼럼 블록마다 좌측 포트용과 우측 포트용이 독립적으로 설치된다. 따라서, 어떤 칼럼 블록의 제1 로우 블록에 대응하는 메모리 블록으로부터 데이터를 좌측 포트용의 글로벌 데이터 버스에 판독하고, 또한 동일한 칼럼 블록의 제2 로우 블록에 대응하는 메모리 블록으로부터 데이터를 우측 포트용의 글로벌 데이터 버스에 판독하는 것이 가능해진다.
또한, 센스 앰프(31)에 있어서 NMOS 트랜지스터(69∼72)는 액세스에 대응하는 로우 블록 이외에서는 로컬 데이터 버스(41)를 비트선(bl, /bl)에 접속하지 않는 것을 목적으로 하여 설치된다. 이들 트랜지스터가 설치되지 않는 경우, 액세스 대상이 아닌 로우 블록에 있어서도 로컬 데이터 버스(41)가 비트선(bl, /bl)에 접속되게 되어, 로컬 데이터 버스(41)의 프리차지 전위에 의해서 비트선(bl, /bl) 상의 데이터가 영향을 받을 가능성이 있기 때문이다.
이상, 본 발명을 실시예에 기초하여 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 특허청구범위에 기재한 범위 내에서 여러 가지 변형이 가능하다.
본 발명에서는, 예컨대 좌우의 2포트 구성이라면, 글로벌 데이터 버스를 좌측 포트용과 우측 포트용 2계통으로 설치한다. 따라서, 하나의 칼럼 블록 내에서 좌측의 포트에 대하여 1 개의 칼럼 라인을 선택적으로 활성화하는 동시에 우측의 포트에 대하여 1 개의 칼럼 라인을 선택적으로 활성화하여, 좌우의 포트로부터 각각 상이한 로우 블록에 대하여 액세스하는 것이 가능해진다. 예컨대, 판독 동작의 경우라면, 좌측의 포트에 대하여 1 개의 칼럼 라인을 선택적으로 활성화함으로써 어느 로우 블록으로부터 좌측의 포트에 대응하는 글로벌 데이터 버스 상에 데이터를 판독하고, 또한 우측의 포트에 대하여 1 개의 칼럼 라인을 선택적으로 활성화함으로써 다른 로우 블록으로부터 우측의 포트에 대응하는 글로벌 데이터 버스 상에 데이터를 판독할 수 있다.
본 발명에 따르면, 어떤 로우 블록을 활성화하는 중이라도 다른 로우 블록에 액세스하는 것이 가능하기 때문에, 비지 상태로 될 확률을 종래와 비교해서 현저히 낮출 수 있다. 구체적으로는, 로우 블록을 지정하는 어드레스가 복수의 포트 사이에서 일치하고 있지 않는 한, 각각의 포트로부터 독립적으로 코어 회로에 액세스를 실행하는 것이 가능해진다.

Claims (7)

  1. 제1 입출력 포트 및 제2 입출력 포트와;
    센스 앰프를 포함하며 복수의 칼럼 블록과 복수의 로우 블록으로 분할되는 셀 어레이 회로와;
    상기 제1 및 제2 입출력 포트에 각각 대응하는 제1 및 제2 칼럼 라인과;
    상기 칼럼 블록마다 설치되는 상기 제1 및 제2 입출력 포트에 각각 대응하는 제1 및 제2 글로벌 데이터 버스와;
    상기 제1 입출력 포트로부터의 액세스에 따라서 선택된 로우 블록에 있어서 상기 제1 칼럼 라인에서 선택되는 센스 앰프를 상기 제1 글로벌 데이터 버스에 접속하는 제1 버스 접속 게이트 회로와;
    상기 제2 입출력 포트로부터의 액세스에 따라서 선택된 로우 블록에 있어서 상기 제2 칼럼 라인에서 선택되는 센스 앰프를 상기 제2 글로벌 데이터 버스에 접속하는 제2 버스 접속 게이트 회로
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 칼럼 라인에 각각 대응하여 설치되며 칼럼 라인이 활성화하면 도통하는 제1 및 제2 칼럼 게이트와;
    각 센스 앰프에 각각 상기 제1 및 제2 칼럼 게이트를 통해 접속되는 상기 제1 및 제2 입출력 포트에 대응하는 제1 및 제2 로컬 데이터 버스를 더 포함하며,
    상기 제1 로컬 데이터 버스는 상기 제1 버스 접속 게이트 회로를 통해 상기 제1 글로벌 데이터 버스에 접속되고, 상기 제2 로컬 데이터 버스는 상기 제2 버스 접속 게이트 회로를 통해 상기 제2 글로벌 데이터 버스에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 제1 입출력 포트로부터의 액세스에 따라서 선택된 로우 블록에서 제1 버스 접속 신호를 어서트하는 제1 버스 접속 신호 생성 회로와,
    상기 제2 입출력 포트로부터의 액세스에 따라서 선택된 로우 블록에서 제2 버스 접속 신호를 어서트하는 제2 버스 접속 신호 생성 회로를 더 포함하며,
    상기 제1 버스 접속 신호의 어서트 상태에 따라서 상기 제1 버스 접속 게이트 회로가 도통되는 동시에 상기 제2 버스 접속 신호의 어서트 상태에 따라서 상기 제2 버스 접속 게이트 회로가 도통되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 제1 로컬 데이터 버스와 각 센스 앰프 사이에 상기 제1 칼럼 게이트와 직렬로 설치되는 제1 트랜지스터와,
    상기 제2 로컬 데이터 버스와 각 센스 앰프 사이에 상기 제2 칼럼 게이트와 직렬로 설치되는 제2 트랜지스터를 더 포함하며,
    상기 제1 트랜지스터는 상기 제1 버스 접속 신호의 어서트 상태에 응답하여 도통되고, 상기 제2 트랜지스터는 상기 제2 버스 접속 신호의 어서트 상태에 응답하여 도통되는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1 입출력 포트 및 제2 입출력 포트와;
    비트선의 데이터 전위를 증폭하는 센스 앰프와;
    상기 제1 및 제2 입출력 포트에 대응하는 제1 및 제2 칼럼 라인과;
    상기 제1 및 제2 칼럼 라인에 각각 대응하여 설치되어 칼럼 라인이 활성화하면 도통되는 제1 및 제2 칼럼 게이트와;
    상기 제1 및 제2 칼럼 게이트를 통해 상기 센스 앰프에 각각 접속되는 상기 제1 및 제2 입출력 포트에 대응하는 제1 및 제2 로컬 데이터 버스와;
    상기 제1 및 제2 입출력 포트에 대응하는 제1 및 제2 글로벌 데이터 버스와;
    상기 제1 및 제2 로컬 데이터 버스를 각각 상기 제1 및 제2 글로벌 데이터 버스에 접속하는 제1 및 제2 버스 접속 게이트 회로
    를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 제1 버스 접속 게이트 회로는 상기 제1 입출력 포트로부터의 액세스에 따라서 선택되는 로우 블록에 있어서 상기 제1 로컬 데이터 버스를 상기 제1 글로벌 데이터 버스에 접속하고, 제2 버스 접속 게이트 회로는 상기 제2 입출력 포트로부터의 액세스에 따라서 선택되는 로우 블록에 있어서 상기 제2 로컬 데이터 버스를 상기 제2 글로벌 데이터 버스에 접속하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 제1 로컬 데이터 버스와 상기 센스 앰프 사이에 상기 제1 칼럼 게이트와 직렬로 설치되는 제1 트랜지스터와,
    상기 제2 로컬 데이터 버스와 상기 센스 앰프 사이에 상기 제2 칼럼 게이트와 직렬로 설치되는 제2 트랜지스터를 더 포함하며,
    상기 제1 트랜지스터는 상기 제1 입출력 포트로부터의 액세스에 따라서 선택되는 로우 블록에 있어서 도통되고, 상기 제2 트랜지스터는 상기 제2 입출력 포트로부터의 액세스에 따라서 선택되는 로우 블록에 있어서 도통되는 것을 특징으로 하는 반도체 기억 장치.
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