JPH10269779A - 同期式ランダムアクセスメモリ - Google Patents

同期式ランダムアクセスメモリ

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JPH10269779A
JPH10269779A JP9066742A JP6674297A JPH10269779A JP H10269779 A JPH10269779 A JP H10269779A JP 9066742 A JP9066742 A JP 9066742A JP 6674297 A JP6674297 A JP 6674297A JP H10269779 A JPH10269779 A JP H10269779A
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【課題】 この発明は、ビット線間のクロストークによ
る読み出し時間の悪化を防止した同期式ランダムアクセ
スメモリを提供することを課題とする。 【解決手段】 この発明は、読み出し期間、書き込み期
間、プリチャージ期間がこの順序で循環して動作サイク
ルが構成され、読み出し動作と書き込み動作が時間的に
重ならないように制御されて構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロックに同期し
てデータのアクセス（読み出し／書き込み）を行うメモ
リに関し、読み出し期間、書き込み期間及びリセット期
間でメモリサイクルを構成してなる同期式ランダムアク
セスメモリに関する。
【０００２】
【従来の技術】近年、ＣＰＵなどに搭載されるキャッシ
ュメモリでは、パイプライン動作との相性がよい同期式
ランダムアクセスメモリが使われてきている。また、オ
フチップメモリにおいても、同期式ランダムアクセスメ
モリは信号のスキューを隠蔽することができ高速なシス
テムを構築できるため、徐々に主流になりつつある。
【０００３】このような同期式ランダムアクセスメモリ
の構成を図３に示し、その動作タイミングを図４に示
す。
【０００４】図３に示すメモリは、読み出し及び書き込
みのポートが１つの最も簡単な構成のメモリである。図
３において、メモリアレイ１０１はｍ×（ｎ×ｄ）個の
メモリセルで構成されている。ここで、ｍはＸ方向の行
（ロー）数、ｎはＹ方向の列（カラム）数、ｂはビット
数である。メモリアレイ１０１をアクセスするために与
えられるアドレス信号は、それぞれ行を選択するローデ
コーダ１０２、列を選択するカラムデコーダ１０３に供
給される。ローデコーダ１０２の出力はｍ本のワード線
１０４に接続されており、選択されたワード線１０４の
みがクロック信号の立ち上がりエッジに同期して活性化
される。同時にすべてのビット線１０５に接続されたプ
リチャージ回路１０６が非活性化され、ビット線１０５
のリセットが解除される。これにより、メモリセル１０
７の記憶データが列方向に配置された（ｎ×ｂ）対のビ
ット線１０５に微少信号として出力される。
【０００５】一方、カラムデコーダ１０３により選択さ
れたカラム選択信号により、各ビットのｎ対のビット線
１０５のうち１つが選択される。選択されたｂ対のビッ
ト線１０５の微少信号はｂ個のセンスアンプ１０８に入
力され、センスアンプ活性化信号によりセンスアンプ１
０８が活性化される。ビット線１０５に与えられた微少
な信号はセンスアンプ１０８で増幅され、ｂビットのＣ
ＭＯＳレベルのデータ出力信号が得られる。ワード線１
０４はクロック信号の立ち下がりエッジに同期して非活
性状態となり、すべてのメモリセル１０７が非活性状態
となる。同時にプリチャージ回路１０６が活性化され、
ビット線１０５に残存する信号がすべてリセットされ
る。このようにして読み出し動作が行われる。
【０００６】これに対して、書き込み動作時は、各ビッ
トの書き込みバッファ１０９がカラムデコーダ１０３か
ら出力されるカラムデコード信号により選択されたビッ
ト線１０５に接続される。書き込みバッファ１０９は書
き込み制御信号に同期して活性化され、ビット線１０５
に書き込みデータが転送されて書き込み動作が行われ
る。活性化された各ビット線１０５とローデコーダ１０
２により活性化されたワード線１０４の動作タイミング
は、基本的に読み出し動作と同様である。
【０００７】また最近では、並列処理を行うことにより
処理能力を向上させる方法が多用されている。このよう
なシステムの場合はメモリを共有するため、多ポートの
メモリが使用される場合が増えてきている。このような
多ポートのメモリを使用することにより、リソースコン
フリクトによる性能の低下を抑えられ、かつ並列処理す
るユニット間でのコヒーレンシの管理が容易になるとい
う利点がある。このようなシステムにおいては、大容量
かつ高速のメモリを搭載することが性能の向上に直結す
る。このため、近年では、プロセスのスケーリングによ
り大容量のメモリを搭載するシステムが登場している。
【０００８】このようメモリとして、２ポートの従来の
同期式ランダムアクセスメモリの構成を図５に示し、そ
の動作タイミングを図６に示す。
【０００９】図５において、各ポートがそれぞれ独立し
て動作可能となるように、図３に示す構成に対して、メ
モリセル１０７を除くすべての回路、すなわちローデコ
ーダＡ，Ｂ１１１、カラムデコーダＡ，Ｂ１１２、セン
スアンプＡ，Ｂ１１３、書き込みバッファＡ，Ｂ１１
４、プリチャージ回路Ａ，Ｂ１１５、ワード線Ａ，Ｂ１
１６、ビット線Ａ，Ｂ１１７が二重化（ポートＡ用・ポ
ートＢ用）されている。これらの回路が、各ポートの制
御信号となるアドレス信号、センスアンプ活性化信号、
書き込み制御信号等に対応して独立に動作し、メモリセ
ル１１８がアレイ状に配列されてなるメモリアレイ１１
９を共有している。各ポートの動作は、上述した１ポー
トメモリの場合と同様なのでここでは省略する。
【００１０】このような多ポートのメモリでは、微細化
プロセスの導入により以下に示すような問題点が顕著化
してきている。微細化による遅延のスケーリングは、配
線遅延においてトレンドから逸脱しはじめている。この
最大の原因は、配線抵抗の増加によるＲＣ伝播遅延の増
加である。配線抵抗の増大を防ぐため、配線の縦構造は
スケーリングが困難である。このため、配線のアスペク
ト比（膜厚／配線幅）は大きくなると同時に、層間膜厚
の対配線膜厚比は大きくなってきている。この結果、配
線の対地容量に比べ配線間のカップリング容量が相対的
に大きくなる傾向にある。
【００１１】したがって、このような微細化プロセスを
用いて多ポートのメモリを設計した場合に、ポート間の
信号のクロストークにより誤動作が発生する可能性が高
くなる。その理由を図７に示す２ポートメモリセルを一
例にとり詳細に説明する。
【００１２】２組のビット線対Ａ，Ａ￣１１７及びＢ，
Ｂ￣１１７は、一般的にメモリセルに対して図７に示す
ように配置される。すなわち、異なるポートのビット線
Ａ，Ｂ及びＡ￣，Ｂ￣は互いに隣接して配置されること
になる。もちろん、隣接したメモリセルにおけるビット
線間での信号のクロストロークも同様の問題を有してい
る。
【００１３】前述したように、プロセスが微細化される
につれ、ビット線の配線間容量は対地容量よりも支配的
になってくる。図６の動作タイミングに示すよう、１ポ
ートが読み出し動作、他のポートが書き込み動作を同時
に行った場合は、数１０ｍＶ程度の微小振幅の信号が伝
播される読み出し動作のビット線に、ＣＭＯＳレベル、
例えば３．３Ｖ（３．３Ｖ電源時）で動作する書き込み
動作のビット線からのクロストークノイズが印加される
ことになる。通常、読み出し時のビット線は、メモリセ
ルの微少な電流により放電されるのみであり、かなりイ
ンピーダンスの高いラインとなっている。したがって、
このノイズにより、読み出し動作のビット線は容易に反
転してしまう。仮にビット線の配線間容量が総容量の１
／３程度とすれば、このクロストークノイズにより読み
出し動作のビット線は約１Ｖものノイズを受けることに
なる。読み出し動作のビット線は、メモリセルの微少な
電流で駆動されており、データの復元には多大な時間を
要し、読み出し時間が増大するという問題があった。さ
らに、最悪の場合には、ビット線の出力電位が反転して
しまい誤動作が生じるおそれがあった。
【００１４】このような配線間のクロストークを防止す
るため、レイアウトを工夫してビット線間に電源／接地
線をシールドとして配置することがある。これにより、
クロストークは約１０％程度に減少させることができ
る。しかしながら、依然クロストークノイズによる読み
出し時間の増大を完全に抑えることはできず、また面積
が増加するという問題を招いてしまう。
【００１５】このような不具合は、一般的な１ポートの
メモリにおいても発生する。メモリセルアレイを複数の
バンクに分割し、各バンクが独立に書き込み／読み出し
動作を行った場合に、バンク境界のメモリセル間で同様
のクロストークの問題が生じることになる。また、ビッ
ト単位で独立に書き込み／読み出し動作を行えるメモリ
においても同様である。
【００１６】
【発明が解決しようとする課題】以上説明したように、
読み出し動作と書き込み動作がそれぞれ独立して行える
従来のメモリにあっては、プロセスの微細化によりビッ
ト線の配線間容量が増大している。このため、ビット線
間のクロストークノイズの大きくなり、隣接するビット
線間で読み出し動作と書き込み動作を同時に行った場合
に、書き込み動作時のビット線の電位変化が読み出し動
作に影響を及ぼし、読み出し時間が著しく遅くなった
り、誤読み出しが発生するという不具合を招いていた。
【００１７】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、にある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、記憶データを格納する複数
のメモリセルと、入力アドレスに基づいて前記メモリセ
ルを選択する選択手段と、前記選択手段により選択され
たメモリセルに記憶されたデータを読み出す読み出し手
段と、前記選択手段により選択されたメモリセルにデー
タを書き込む書き込み手段と、メモリを読み出し又は書
き込みが可能な状態にリセットするリセット手段を有
し、クロック信号に同期してメモリアクセスが行われる
同期式ランダムアクセスメモリにおいて、メモリが読み
出し又は書き込みが可能な状態にリセットされるリセッ
ト期間と、前記リセット期間の終了に続いて開始され前
記選択手段によって選択されたメモリセルの記憶データ
を前記読み出し手段により読み出す読み出し期間と、前
記読み出し期間の終了に続いて開始され前記選択手段に
よって選択されたメモリセルに記憶データを前記書き込
み手段により書き込む書き込み期間を有し、リセット期
間、読み出し期間、書き込み期間がこの順序で循環して
メモリサイクルが構成され、メモリにおけるすべてのア
クセス動作が前記読み出し期間又は書き込み期間に行わ
れることを特徴とする。
【００１９】請求項２記載の発明は、請求項１記載の同
期式ランダムアクセスメモリにおいて、クロック信号が
一方のレベルから他方のレベルに変化することにより前
記リセット期間から前記読み出し期間に移行し、前記ク
ロック信号が一方のレベルから他方のレベルに変化して
所定の時間が経過したことにより前記読み出し期間から
前記書き込み期間に移行し、前記クロック信号が他方の
レベルから一方のレベルに変化したことにより又は前記
クロック信号が他方のレベルから一方のレベルに変化し
て所定の時間が経過したこよにより前記書き込み期間か
らリセット期間に移行することを特徴とする。
【００２０】請求項３記載の発明は、請求項１記載の同
期式ランダムアクセスメモリにおいて、クロック信号が
一方のレベルから他方のレベルに変化することにより前
記リセット期間から前記読み出し期間に移行し、前記メ
モリセルからビット線に読み出された記憶データをラッ
チしてセンス増幅する動作を開始させる信号に同期して
前記読み出し期間から前記書き込み期間に移行し、書き
込みを開始指示し書き込み時間を規定する書き込み制御
信号に同期して前記書き込み期間からリセット期間に移
行することを特徴とする。
【００２１】請求項４記載の発明は、請求項１，２又は
３記載の同期式ランダムアクセスメモリにおいて、前記
メモリセルは、複数のポートを有し、複数の異なるメモ
リセルに対して同時にアクセスが可能であることを特徴
とする。
【００２２】請求項５記載の発明は、請求項１，２，３
又は４記載の同期式ランダムアクセスメモリにおいて、
前記複数のメモリセルは、複数のバンクに分割され、そ
れぞれのバンクが独立してアクセスできることを特徴と
する。
【００２３】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
【００２４】図１は請求項１記載の発明の一実施形態に
係る同期式ランダムアクセスメモリの構成を示す図であ
り、図２は図１に示すメモリの一動作タイミングを示す
図である。
【００２５】図１において、この実施形態の同期式ラン
ダムアクセスメモリは、それぞれ独立してアクセスが可
能な２つのポートを備えた２ポートメモリであり、図５
に示すと同様に、記憶データを格納するメモリセル１が
アレイ状に配置されてなるメモリアレイ２と、入力アド
レスに基づいてメモリセル１を選択する選択手段となる
ローデコーダ（Ａ，ポートＡ用、Ｂ，ポートＢ用）３及
びカラムデコーダ（Ａ、Ｂ）４と、ローデコーダ３及び
カラムデコーダ４により選択されたメモリセル１からビ
ット線を介して出力された記憶データをセンス増幅して
読み出す読み出し手段となる例えばラッチ型のセンスア
ンプ（Ａ、Ｂ）５と、ローデコーダ３及びカラムデコー
ダ４により選択されたメモリセル１にデータを書き込む
書き込み手段となる書き込みバッファ（Ａ、Ｂ）６と、
メモリを読み出し又は書き込みが可能な状態にリセット
するリセット手段となるプリチャージ回路（Ａ、Ｂ）７
を備えている。メモリセル１は、図７に示すように２組
のワード線（Ａ、Ｂ）８と、２対のビット線（Ａ，Ａ
￣、Ｂ，Ｂ￣）９を有している。また、図１に示すメモ
リは、センスアンプ活性化信号発生回路１１と、書き込
み制御信号発生回路１２及びリセット信号発生回路１３
を備え、読み出し期間、書き込み期間、リセット期間の
３つの期間がこの順序で連続して動作サイクルが構成さ
れている。
【００２６】センスアンプ活性化信号発生回路１１は、
外部から与えられるクロック信号を受けて、クロック信
号の立ち上がりエッジをトリガにしてワード線８が立ち
上がった後センスアンプ５を活性化させるセンスアンプ
活性化信号を発生する。このセンスアンプ活性化信号は
書き込み制御信号発生回路１２に与えられる。書き込み
制御信号発生回路１２は、書き込みを行う書き込みイネ
ーブル（ＷＥ）信号と、センスアンプ活性化信号発生回
路１１から与えられるセンスアンプ活性化信号を受け
て、この信号の立ち上がりエッジをトリガにして書き込
み動作を行い得るに必要なパルス幅を有する書き込み制
御信号を発生する。この書き込み制御信号はリセット信
号発生回路１３にに与えられる。リセット信号発生回路
１３は、書き込み制御信号発生回路１２から与えられる
書き込み制御信号を受けて、この書き込み制御信号の立
ち下がりエッジをトリガにしてビット線９をプリチャー
ジするプロチャージ回路７を活性化してメモリをリセッ
ト状態とするリセット信号を発生する。このリセット信
号は次の動作サイクルの開始を示すクロック信号の立ち
上がりエッジをトリガに出力が停止される。
【００２７】また、このメモリは、ダミーの読み出し系
回路（図示せず）とダミーの書き込み系回路（図示せ
ず）を備えており、書き込み動作のみが行われ読み出し
動作が行われない場合であっても、ダミーの読み出し系
回路が動作してダミーのセンスアンプ活性化信号が発生
され、このダミーのセンスアンプ活性化信号が正規のセ
ンスアンプ活性化信号に代えて書き込み制御信号発生回
路１２に与えられ、書き込み制御信号が発生される。一
方、読み出し動作のみが行われ書き込み動作が行われな
い場合であっても、ダミーの書き込み系回路が動作して
ダミーの書き込み制御信号が発生され、このダミーの書
き込み制御信号が正規の書き込み制御信号に代えてリセ
ット信号発生回路１３に与えられ、リセット信号が発生
される。
【００２８】このような構成において、動作サイクルを
構成する読み出し期間は、クロック信号の立ち上がりか
らセンスアンプ活性化信号が発生するまでの間に設定さ
れ、書き込み期間は書き込み制御信号が発生されている
間に設定され、リセット期間はリセット信号が発生して
いる間に設定される。
【００２９】このような３つの期間から構成される動作
サイクルにおいて、まずアクセスアドレスが与えられる
と、図２に示すようにアドレスＡ、Ｂに対応したワード
線Ａ８、Ｂ８が、クロック信号の立ち上がりエッジをト
リガにして立ち上がる。これにより、メモリセル１の記
憶データがビット線９に微小信号として出力される。前
述したように、読み出し動作は書き込み動作に先行して
実行される。ここで、ポートＡが読み出しでポートＢが
書き込みの場合には、ポートＡのみのセンスアンプ活性
化信号が立ち上がる。これにより、ビット線９の微少な
データはセンスアンプＡ５により増幅されてデータ出力
される。
【００３０】センスアンプ５としては、高速性かつ低消
費電力を達成するためにラッチ型のものが主流となって
いる。このタイプのものは、ひとたびセンスアンプ活性
化信号が活性化されると、ビット線のデータを例えばＣ
ＭＯＳレベルに瞬時に増幅する。すなわち、センスアン
プ活性化信号が活性化された時点でビット線に出力され
ているデータの値で読み出しデータが確定してしまう。
言い換えれば、活性化信号の活性化後はビット線にノイ
ズが注入されても読み出しデータに影響がないというこ
とになる。したがって、センスアンプ活性化信号が活性
化された時点で読み出し期間が終了し、読み出し期間の
終了に続いて書き込み期間が開始される。
【００３１】書き込み制御信号は、センスアンプ活性化
信号の立ち上がりエッジによりトリガされ、書き込みに
必要なパルス幅が生成される。この場合は、ポートＢの
書き込み制御信号のみが活性化され、ビット線Ｂ，Ｂ￣
９に書き込みデータが転送される。ここで、ポートＢの
ビット線Ｂ，Ｂ￣９からポートＡのビット線Ａ，Ａ￣９
へカップリングノイズが注入されるが、前述したように
センスアンプ５の増幅動作が完了しているので、読み出
しデータへの影響はない。また、ワード線８は書き込み
制御信号の立ち下がりエッジによりトリガされて非活性
状態になる。これにより、書き込み期間が終了し、書き
込み期間の終了に引き続いてリセット期間が開始され、
リセット信号が発生されてプリチャージ回路６が活性化
され、すべてのビット線９が読み出し又は書き込みが可
能な状態にリセットされる。
【００３２】一方、ポートＡ，Ｂともに読み出し動作を
行う場合は、読み出し期間でセンスアンプ活性化信号
Ａ，Ｂがともに活性化されてデータＡ，Ｂが出力され、
ダミーの書き込み制御信号によりリセット期間が開始さ
れる。また、ポートＡ，Ｂともに書き込み動作を行う場
合には、ダミーのセンスアンプ活性化信号により読み出
し期間から書き込み期間に移行し、書き込み期間で書き
込み制御信号Ａ，Ｂがともに活性化され、ポートＡ，Ｂ
ともに書き込み動作が実行される。
【００３３】このように、“読み出し”“書き込み”動
作が、時間的に区別されているため、隣接するビット線
間での読み出し動作と書き込み動作であっても両者は重
複することはなく、読み出し動作はビット線９のカップ
リングによるノイズの影響を受けることはない。また、
“書き込み”動作の後に“プリチャージ”の期間を挿入
しているので、書き込み終了の際に発生するビット線の
カップリングノイズの影響を読み出し動作が受けること
もない。したがって、図２に示すように、隣接するビッ
ト線間での読み出し動作と書き込み動作であっても、セ
ンスアンプ活性化信号を従来（破線で示す）に比べて早
く活性化することができるので、データ出力も従来（破
線で示す）に比べて早くなり、読み出し時間の悪化を抑
制することができる。
【００３４】なお、動作サイクルを構成する読み出し期
間、書き込み期間ならびにリセット期間を、クロック信
号発生回路１０から発生されるクロック信号により規定
するようにしてもよい。この場合に、例えばクロック信
号の立ち上がりからビット線に出力されたデータがセン
スアンプにラッチされるまでの所定の時間を読み出し期
間とし、読み出し期間が終了してクロック信号が立ち下
がるまでの間、又はクロック信号が立ち下がった後所定
の時間が経過するまでの間を書き込み期間とし、書き込
み期間が終了した後クロック信号が立ち上がるまでの間
をリセット期間とするようにしてもよい。このように、
それぞれの期間の設定は、適用するメモリの仕様や用途
等に応じて適宜設定するようにすればよい。
【００３５】また、上記実施形態は、この発明を２ポー
トメモリに適用したものであるが、２ポートに限らず多
ポートのメモリにおいても適用可能であり、同様の効果
を得ることができる。さらに、メモリセルアレイが複数
のバンクに分割されて各々のバンクが独立に制御される
１ポート又は２ポートのメモリにおいても、バンクの境
界で２ポートのメモリと同様のカップリングノイズが存
在するので、この発明を適用することにより、同様の効
果を得ることができる。すなわち、隣接するビット線間
で読み出し動作と書き込み動作が同時に行うことが可能
な同期式のメモリにおいて有効となる。
【００３６】
【発明の効果】以上説明したように、この発明によれ
ば、リセット期間、読み出し期間、書き込み期間をこの
順序で循環させてメモリサイクルを構成し、読み出し動
作と書き込み動作が時間的に重複しないように制御した
ので、隣接するビット線間での読み出し動作と書き込み
動作であっても、ビット線間でのカップリングノイズの
影響は防止される。これにより、読み出し速度を悪化さ
せることなく、ビット線間のカップリングノイズによる
誤動作を防止することができる。また、これによる面積
や消費電力のオーバヘッドはほとんどない。
【図面の簡単な説明】
【図１】請求項１又は３記載の発明の一実施形態に係わ
る同期式ランダムアクセスメモリの構成を示す図であ
る。
【図２】図１に示すメモリの動作タイミングを示す図で
ある。
【図３】従来の同期式ランダムアクセスメモリの構成を
示す図である。
【図４】図３に示すメモリの動作タイミングを示す図で
ある。
【図５】従来の２ポート同期式ランダムアクセスメモリ
の構成を示す図である。
【図６】図５に示すメモリの動作タイミングを示す図で
ある。
【図７】図５に示すメモリのメモリセルの構成を示す図
である。
【符号の説明】
１ メモリセル ２ メモリアレイ ３ ローデコーダ ４ カラムデコーダ ５ センスアンプ ６ 書き込みバッファ ７ プリチャージ回路 ８ ワード線 ９ ビット線 １１ センスアンプ活性化信号発生回路 １２ 書き込み制御信号発生回路 １３ リセット信号発生回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 記憶データを格納する複数のメモリセル
    と、 入力アドレスに基づいて前記メモリセルを選択する選択
    手段と、 前記選択手段により選択されたメモリセルに記憶された
    データを読み出す読み出し手段と、 前記選択手段により選択されたメモリセルにデータを書
    き込む書き込み手段と、 メモリを読み出し又は書き込
    みが可能な状態にリセットするリセット手段を有し、 クロック信号に同期してメモリアクセスが行われる同期
    式ランダムアクセスメモリにおいて、 メモリが読み出し又は書き込みが可能な状態にリセット
    されるリセット期間と、前記リセット期間の終了に続い
    て開始され前記選択手段によって選択されたメモリセル
    の記憶データを前記読み出し手段により読み出す読み出
    し期間と、前記読み出し期間の終了に続いて開始され前
    記選択手段によって選択されたメモリセルに記憶データ
    を前記書き込み手段により書き込む書き込み期間を有
    し、リセット期間、読み出し期間、書き込み期間がこの
    順序で循環してメモリサイクルが構成され、メモリにお
    けるすべてのアクセス動作が前記読み出し期間又は書き
    込み期間に行われることを特徴とする同期式ランダムア
    クセスメモリ。
  2. 【請求項２】 クロック信号が一方のレベルから他方の
    レベルに変化することにより前記リセット期間から前記
    読み出し期間に移行し、前記クロック信号が一方のレベ
    ルから他方のレベルに変化して所定の時間が経過したこ
    とにより前記読み出し期間から前記書き込み期間に移行
    し、前記クロック信号が他方のレベルから一方のレベル
    に変化したことにより又は前記クロック信号が他方のレ
    ベルから一方のレベルに変化して所定の時間が経過した
    こよにより前記書き込み期間からリセット期間に移行す
    ることを特徴とする請求項１記載の同期式ランダムアク
    セスメモリ。
  3. 【請求項３】 クロック信号が一方のレベルから他方の
    レベルに変化することにより前記リセット期間から前記
    読み出し期間に移行し、前記メモリセルからビット線に
    読み出された記憶データをラッチしてセンス増幅する動
    作を開始させる信号に同期して前記読み出し期間から前
    記書き込み期間に移行し、書き込みを開始指示し書き込
    み時間を規定する書き込み制御信号に同期して前記書き
    込み期間からリセット期間に移行することを特徴とする
    請求項１記載の同期式ランダムアクセスメモリ。
  4. 【請求項４】 前記メモリセルは、複数のポートを有
    し、複数の異なるメモリセルに対して同時にアクセスが
    可能であることを特徴とする請求項１，２又は３記載の
    同期式ランダムアクセスメモリ。
  5. 【請求項５】 前記複数のメモリセルは、複数のバンク
    に分割され、それぞれのバンクが独立してアクセスでき
    ることを特徴とする請求項１，２，３又は４記載の同期
    式ランダムアクセスメモリ。
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