KR19980080293A - 동기식 랜덤 액세스 메모리 - Google Patents

동기식 랜덤 액세스 메모리 Download PDF

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Abstract

본 발명은 비트선 사이의 크로스토크에 의한 판독 시간의 악화를 방지한 동기식 랜덤 액세스 메모리를 제공하는 것을 과제로 한다.
본 발명은 판독 기간, 기록 기간, 프리차지 기간이 이 순서로 순환하여 동작 사이클이 구성되고, 판독 동작과 기록 동작이 시간적으로 겹치지 않도록 제어되어 구성된다.

Description

동기식 랜덤 액세스 메모리
본 발명은 클록에 동기하여 데이타의 액세스(판독/기록)를 행하는 메모리에 관한 것이며, 특히 판독 기간, 입력 기간 및 리셋 기간으로 메모리 사이클을 구성하여 이루어지는 동기식 랜덤 액세스 메모리에 관한 것이다.
최근, CPU등에 탑재되는 캐시 메모리에는 파이프 라인 동작과의 양립성이 좋은 동기식 랜덤 액세스 메모리가 사용되고 있다. 또한, 오프 칩 메모리에서 동기식 랜덤 액세스 메모리는 신호의 스큐를 은폐할 수 있는 고속의 시스템을 구축할 수 있기 때문에 서서히 주류가 되어 가고 있다.
이러한 동기식 랜덤 액세스 메모리의 구성을 도 3에 나타내고, 그 동작 타이밍을 도 4에 나타낸다.
도 3에 나타내는 메모리는 판독 및 기록의 포트가 1개인 가장 간단한 구성의 메모리이다. 도 3에 있어서, 메모리 어레이(101)는 m×(n×d)개의 메모리 셀 로 구성되어 있다. 여기서, m은 X 방향의 행(로우)수, n은 Y 방향의 형(컬럼)수, b는 비트수이다. 메모리 어레이(101)를 액세스하기 위해서 부여되는 어드레스 신호는, 각각 행을 선택하는 로우 디코더(102), 열을 선택하는 컬럼 디코더(103)에 공급된다. 로우 디코더(102)의 출력은 m개의 워드선(104)에 접속되어 있고, 선택된 워드선(104)만이 클록 신호의 상승 에지에 동기하여 활성화된다. 동시에 모든 비트선(105)에 접속된 프리차지 회로(106)가 비활성화되어, 비트선(105)의 리셋이 해제된다. 이로써, 메모리 셀(107)의 기억 데이타가 열 방향으로 배치된(n×b) 쌍의 비트선(105)에 미소한 신호로서 출력된다.
한편, 컬럼 디코더(103)에 의해 선택된 컬럼 선택 신호에 의해, 각 비트의 n 쌍의 비트선(105) 중 1개가 선택된다. 선택된 b쌍의 비트선(105)의 미소 신호는 b개의 센스 앰프(108)에 입력되어, 센스 앰프 활성화 신호에 의해 센스 앰프(108)가 활성화된다. 비트선(105)에 부여된 미소한 신호는 센스 앰프(108)로 증폭되어, b 비트의 CM0S 레벨의 데이타 출력 신호를 얻을 수 있다. 워드선(104)은 클록 신호의 하강 에지에 동기하여 비활성 상태가 되고, 모든 메모리 셀(107)이 비활성 상태가 된다. 동시에 프리차지 회로(106)가 활성화되고, 비트선(105)에 남아있는 신호가 전부 리셋된다. 이렇게 하여 판독 동작이 행하여진다.
이에 대하여, 기록 동작 시간은 각 비트의 기록 버퍼(109)가 컬럼 디코더(103)로부터 출력되는 컬럼 디코드 신호에 의해 선택된 비트선(105)에 접속된다. 기록 버퍼(109)는 기록 제어 신호에 동기하여 활성화되고, 비트선(105)에 기록 데이타가 전송되어 기록 동작이 행하여진다. 활성화된 각비트선(105)과 로우 디코더(102)에 의해 활성화된 워드선(104)의 동작 타이밍은 기본적으로 판독 동작과 동일하다.
또한 최근에는, 병렬 처리를 행함으로써 처리 능력을 향상시키는 방법이 다용되고 있다. 이러한 시스템의 경우는 메모리를 공유하기 위해서, 다중 포트의 메모리가 사용되는 경우가 늘어나고 있다. 이러한 다중 포트의 메모리를 사용함으로써, 리소스 컨플릭트(resource conflict)에 의한 성능의 저하를 억제하고, 또한 병렬 처리하는 유닛 사이에서의 간섭성(coherency)의 관리가 용이하게 되는 이점이 있다. 이러한 시스템에 있어서는, 대용량이고 또한 고속의 메모리를 탑재하는 것이 성능의 향상에 직결된다. 이 때문에, 근래에는, 공정의 스케일링에 의해 대용량의 메모리를 탑재하는 시스템이 등장하고 있다.
이러한 메모리로서, 2포트인 종래의 동기식 랜덤 액세스 메모리의 구성을 도 5에 나타내고, 그 동작 타이밍을 도 6에 나타낸다.
도 5에 있어서, 각 포트가 각각 독립하여 동작 가능하도록, 도 3에 나타내는 구성에 대하여, 메모리 셀(107)을 제외한 모든 회로, 즉 로우 디코더(A,B111), 컬럼 디코더(A,B112), 센스 앰프(A,B113), 기록 버퍼(A,B114), 프리차지 회로(A,B115), 워드선(A,B116), 비트선(A,B117)가 2중화(포트 A용·포트 B용)되어 있다. 이들 회로가 각 포트의 제어 신호가 되는 어드레스 신호, 센스 앰프 활성화 신호, 기록 제어 신호등에 대응하여 독립적으로 동작하고, 메모리 셀(118)이 어레이형으로 배열되어 이루어지는 메모리 어레이(119)를 공유하고 있다. 각 포트의 동작은, 상술한 1포트 메모리의 경우와 동일하기 때문에 여기에서는 생략한다.
이러한 다중 포트의 메모리에서는 미세화 공정의 도입에 의해 이하에 나타내는 것과 같은 문제점이 대두되어 왔다. 미세화에 의한 지연 스케일링은, 배선 지연에 있어서 트랜드로부터 일탈하기 시작하고 있다. 이 최대의 원인은, 배선 저항의 증가에 의한 RC 전파 지연의 증가이다. 배선 저항의 증대를 막기 때문에, 배선의 세로 구조는 비례 축소가 곤란하다. 이 때문에, 배선의 종횡비(막두께/ 배선폭)는 커지는 동시에, 층간 막두께의 대 배선 막두께비는 커져 왔다. 이 결과, 배선의 대지(對地) 용량에 비하여 배선 사이의 커플링 용량이 상대적으로 커지는 경향에 있다.
따라서, 이러한 미세화 공정을 이용하여 다중 포트의 메모리를 설계한 경우에, 포트 사이의 신호의 크로스토크에 의해 오동작이 발생할 가능성이 높아진다. 그 이유를 도 7에 나타내는 2포트 메모리 셀을 일례로 들어 상세히 설명한다.
2조의 비트선쌍 (A, A-117) 및 (B,B-117)는 일반적으로 메모리 셀에 대하여 도 7에 도시된 바와 같이 배치된다. 즉, 다른 포트의 비트선 (A,B) 및 (A-,B-)는 서로 인접하여 배치되게 된다. 물론, 인접한 메모리 셀에 있어서의 비트선 사이에서의 신호의 크로스토크도 동일한 문제를 가지고 있다.
전술한 바와 같이, 공정이 미세화됨에 따라서, 비트선의 배선간 용량은 대지 용량보다도 지배적이게 된다. 도 6의 동작 타이밍으로 나타내는 것과 같이, 1포트가 판독 동작, 다른 포트가 기록 동작을 동시에 행한 경우는, 수십 mV 정도의 미소 진폭의 신호가 전파되는 판독 동작의 비트선에 CMOS 레벨, 예컨대 3.3V(3.3V 전원시)로 동작하는 기록 동작의 비트선으로부터의 크로스토크 노이즈가 인가되게 된다. 통상, 판독시의 비트선은 메모리 셀이 미소한 전류에 의해 방전될 뿐이고, 상당히 임피던스가 높은 라인으로 되어 있다. 따라서, 이 노이즈에 의해, 판독 동작의 비트선은 용이하게 반전되어 버린다. 만일 비트선의 배선간 용량이 총용량의 1/3정도라고 하면, 이 크로스토크 노이즈에 의해 판독 동작의 비트선은 약 1V나 노이즈를 받는 것이 된다. 판독 동작의 비트선은 메모리 셀이 미소한 전류로 구동되어 있고, 데이타의 복원에는 막대한 시간을 요하며, 판독 시간이 증대된다고 하는 문제가 있었다. 또한, 최악의 경우에는, 비트선의 출력 전위가 반전되어 버려 에러 동작이 생길 우려가 있었다.
이러한 배선 사이의 크로스토크를 방지하기 위해서 설계도를 고안하여 비트선 사이에 전원/접지선을 시일드로서 배치하는 일이 있다. 이로써, 크로스토크는 약 10% 정도로 감소시킬 수 있다. 그러나, 여전히 크로스토크 노이즈에 의한 판독 시간의 증대를 완전히 억제할 수 없고, 또한 면적이 증가한다고 하는 문제를 초래하여 버린다.
이러한 부적합함은, 일반적인 1포트의 메모리에 있어서도 발생한다. 메모리 셀 어레이를 복수의 뱅크로 분할하고, 각 뱅크가 독립적으로 기록/판독 동작을 한 경우에, 뱅크 경계의 메모리 셀 사이에서 동일한 크로스토크의 문제가 생기는 것이 된다. 또한, 비트 단위로 독립적으로 기록/판독 동작을 할 수 있는 메모리에 있어서도 마찬가지이다.
이상 설명한 바와 같이, 판독 동작과 기록 동작을 각각 독립하여 행할 수 있는 종래의 메모리에서는, 공정의 미세화에 의해 비트선의 배선간 용량이 증대하고 있다. 이 때문에, 비트선 사이의 크로스토크 노이즈가 커지고, 인접하는 비트선 사이에서 판독 동작과 기록 동작을 동시에 행한 경우에, 기록 동작 시간의 비트선의 전위 변화가 판독 동작에 영향을 미쳐, 판독 시간이 현저하게 느리게 되거나, 에러 판독이 발생하는 부적합함을 초래하고 있었다.
그래서, 본 발명은, 상기에 감안하여 행하여진 것으로서, 그 목적으로 하는 바는, 비트선 사이의 크로스토크에 의한 판독 시간의 악화를 방지한 동기식 랜더 액세스 메모리를 제공하는 것에 있다.
도 1은 청구항 1 또는 청구항 3에 기재된 발명의 일실시 형태에 관련된 동기식 랜덤 액세스 메모리의 구성도.
도 2는 도 1에 나타내는 메모리의 동작 타이밍도.
도 3은 종래의 동기식 랜덤 액세스 메모리의 구성도.
도 4는 도 3에 나타내는 메모리의 동작 타이밍도
도 5는 종래의 2포트 동기식 랜덤 액세스 메모리의 구성도.
도 6은 도 5에 나타내는 메모리의 동작 타이밍도.
도 7은 도 5에 나타내는 메모리의 메모리 셀의 구성도.
〈도면의 주요부분에 대한 부호의 설명〉
1: 메모리 셀
2: 메모리 어레이
3: 로우 디코더
4: 컬럼 디코더
5: 센스 앰프
6: 기록 버퍼
7: 프리차지 회로
8: 워드선
9: 비트선
11: 센스 앰프 활성화 신호 발생 회로
12: 기록 제어 신호 발생 회로
13: 리셋 신호 발생 회로
상기 목적을 달성하기 위해서, 청구범위 제1항의 발명은 기억 데이타를 격납하는 복수의 메모리 셀과, 입력 어드레스에 기초하여 상기 메모리 셀을 선택하는 선택 수단과, 상기 선택 수단에 의해 선택된 메모리 셀에 기억된 데이타를 판독하는 판독 수단과, 상기 선택 수단에 의해 선택된 메모리 셀에 데이타를 기록하는 기록 수단과, 메모리를 판독 또는 기록이 가능한 상태로 리셋하는 리셋 수단을 가지고, 클록 신호에 동기하여 메모리 액세스가 행하여지는 동기식 랜덤 액세스 메모리에 있어서, 메모리가 판독 또는 기록이 가능한 상태로 리셋되는 리셋 기간과, 상기 리셋 기간의 종료에 이어서 개시되어 상기 선택 수단에 의해서 선택된 메모리 셀의 기억 데이타를 상기 판독 수단에 의해 판독하는 판독 기간과, 상기 판독 기간의 종료에 이어서 개시되어 상기 선택 수단에 의해서 선택된 메모리 셀에 기억 데이타를 상기 기록 수단에 의해 기록하는 기록 기간을 가지고, 리셋 기간, 판독 기간, 기록 기간이 이 순서로 순환하여 메모리 사이클이 구성되며, 메모리에 있어서의 모든 액세스 동작이 상기 판독 기간 또는 기록 기간에 행하여지는 것을 특징으로 한다.
청구범위 제2항의 발명은 청구범위 제1항의 동기식 랜덤 액세스 메모리에 있어서, 클록 신호가 한쪽의 레벨로부터 다른쪽의 레벨로 변화함으로써 상기 리셋 기간으로부터 상기 판독 기간으로 이행하고, 상기 클록 신호가 한쪽의 레벨로부터 다른쪽의 레벨로 변화하여 소정 시간이 경과함으로써 상기 판독 기간으로부터 상기 기록 기간으로 이행하여, 상기 클록 신호가 다른쪽의 레벨로부터 한쪽의 레벨로 변화함으로써 또는 상기 클록 신호가 다른쪽의 레벨로부터 한쪽의 레벨로 변화하여 소정 시간이 경과함으로써 상기 기록 기간으로부터 리셋 기간으로 이행하는 것을 특징으로 한다.
청구범위 제3항의 발명은, 청구범위 제1항의 동기식 랜덤 액세스 메모리에 있어서, 클록 신호가 한쪽의 레벨로부터 다른쪽의 레벨로 변화함으로써 상기 리셋기간으로부터 상기 판독 기간으로 이행하여, 상기 메모리 셀에서 비트선으로 판독된 기억 데이타를 래치하여 센스 증폭하는 동작을 개시시키는 신호에 동기하고 상기 판독 기간으로부터 상기 기록 기간에 이행하여, 기록을 개시하도록 지시하고 기록 시간을 규정하는 기록 제어 신호에 동기하여 상기 기록 기간으로부터 리셋 기간으로 이행하는 것을 특징으로 한다.
청구범위 제4항의 발명은 청구범위 제1,2항 또는 제3항의 동기식 랜덤 액세스 메모리에 있어서, 상기 메모리 셀은 복수의 포트를 가지고, 복수의 다른 메모리 셀에 대하여 동시에 액세스가 가능한 것을 특징으로 한다.
청구범위 제5항의 발명은, 청구범위 제1,2,3항 또는 제4항의 동기식 랜덤 액세스 메모리에 있어서, 상기 복수의 메모리 셀은 복수의 뱅크로 분할되고, 각각의 뱅크가 독립하여 액세스할 수 있는 것을 특징으로 한다.
이하, 도면을 이용하여 본 발명의 실시 형태를 설명한다.
도 1은 청구범위 제1항의 발명의 일실시 형태에 관한 동기식 랜덤 액세스 메모리의 구성을 나타내는 도면이고, 도 2는 도 1에 나타내는 메모리의 동작 타이밍을 나타내는 도면이다.
도 1에 있어서, 이 실시 형태의 동기식 랜덤 액세스 메모리는 각각 독립하여 액세스가 가능한 2개의 포트를 구비한 2포트 메모리이고, 도 5에 나타낸 바와 같이, 기억 데이타를 격납하는 메모리 셀(1)이 어레이형으로 배치되어 이루어지는 메모리 어레이(2)와, 입력 어드레스에 기초하여 메모리 셀(1)을 선택하는 선택 수단이 되는 로우 디코더(A; 포트 A용, B; 포트 B용)(3) 및 컬럼 디코더(A,B)(4)와, 로우 디코더(3) 및 컬럼 디코더(4)에 의해 선택된 메모리 셀(1)로부터 비트선을 통해 출력된 기억 데이타를 센스 증폭 하여 판독하는 판독 수단이 되는 예컨대 래치형의 센스 앰프(A,B)(5)와, 로우 디코더(3) 및 컬럼 디코더(4)에 의해 선택된 메모리 셀(1)에 데이타를 기록하는 기록 수단이 되는 기록 버퍼(A,B)(6)와, 메모리를 판독 또는 기록이 가능한 상태로 리셋하는 리셋 수단이 되는 프리차지 회로(A,B)(7)를 구비하고 있다. 메모리 셀(1)은, 도 7에 도시된 바와 같이 2조의 워드선(A,B)(8)와, 2쌍의 비트선(A,A-, B,B-)(9)를 가지고 있다. 또한, 도 1에 나타내는 메모리는, 센스 앰프 활성화 신호 발생 회로(11)와, 기록 제어 신호 발생 회로(12) 및 리셋 신호 발생 회로(13)를 구비하고, 판독 기간, 기록 기간, 리셋 기간의 3개의 기간이 이 순서로 연속하여 동작 사이클이 구성되어 있다.
센스 앰프 활성화 신호 발생 회로(11)는, 외부에서 부여되는 클록 신호를 받아, 클록 신호의 상승 에지를 트리거로 하여 워드선(8)이 상승한 후에 센스 앰프(5)를 활성화시키는 센스 앰프 활성화 신호를 발생시킨다. 이 센스 앰프 활성화 신호는 기록 제어 신호 발생 회로(12)에 부여된다. 기록 제어 신호 발생 회로(12)는, 기록을 행하는 기록 이네이블(WE) 신호와, 센스 앰프 활성화 신호 발생 회로(11)로부터 부여되는 센스 앰프 활성화 신호를 받아, 이 신호의 상승 에지를 트리거로 하여 기록 동작을 행할 수 있는데 필요한 펄스폭을 가지고 있는 기록 제어 신호를 발생시킨다. 이 기록 제어 신호는 리셋 신호 발생 회로(13)에 부여된다. 리셋 신호 발생 회로(13)는 기록 제어 신호 발생 회로(12)로부터 부여되는 기록 제어 신호를 받아, 이 기록 제어 신호의 하강 에지를 트리거로 하여 비트선(9)을 프리차지하는 프리차지 회로(7)를 활성화하여 메모리를 리셋 상태로 하는 리셋 신호를 발생시킨다. 이 리셋 신호는 다음 동작 사이클의 개시를 나타내는 클록 신호의 상승 에지를 트리거로 하여 출력이 정지된다.
또한, 이 메모리는 더미의 판독계 회로(도시하지 않음)와 더미의 기록계 회로(도시하지 않음)를 구비하고 있고, 기록 동작만이 행하여지고 판독 동작이 행하여지지 않은 경우에도, 더미의 판독계 회로가 동작하여 더미의 센스 앰프 활성화 신호가 발생되고, 이 더미의 센스 앰프 활성화 신호가 정규의 센스 앰프 활성화 신호를 대신하여 기록 제어 신호 발생 회로(12)에 부여되고, 기록 제어 신호가 발생된다. 한편, 판독 동작만이 행하여지고 기록 동작이 행하여지지 않은 경우라도, 더미의 기록계 회로가 동작하여 더미의 기록 제어 신호가 발생되고, 이 더미의 기록 제어 신호가 정규의 기록 제어 신호를 대신하여 리셋 신호 발생 회로(13)에 부여되어 리셋 신호가 발생된다.
이러한 구성에 있어서, 동작 사이클을 구성하는 판독 기간은, 클록 신호의 상승으로부터 센스 앰프 활성화 신호가 발생할 때까지의 사이에 설정되고, 기록 기간은 기록 제어 신호가 발생되어 있는 사이에 설정되고, 리셋 기간 신호가 발생하고 있는 사이에 설정된다.
이러한 3개의 기간으로부터 구성되는 동작 사이클에 있어서, 우선 액세스 어드레스가 부여되면, 도 2에 도시된 바와 같이 어드레스(A,B)에 대응한 워드선(A8, B8)이, 클록 신호의 상승 에지를 트리거로 하여 상승한다. 이로써, 메모리 셀(1)의 기억 데이타가 비트선(9)에 미소 신호로서 출력된다. 전술한 바와 같이, 판독 동작은 기록 동작에 선행하여 실행된다. 여기에서, 포트 A가 판독이고 포트 B가 기록인 경우에는, 포트 A만의 센스 앰프 활성화 신호가 상승한다. 이로써, 비트선(9)의 미소한 데이타는 센스 앰프(A5)에 의해 증폭되어 데이타 출력된다.
센스 앰프(5)로서는, 고속성이고 또한 저소비 전력을 달성하기 위해서 래치형의 것이 주류로 되어 있다. 이 타입의 센스 앰프는 일단, 센스 앰프 활성화 신호가 활성화되면, 비트선의 데이타를 예컨대, CMOS 레벨로 순간적으로 증폭한다. 즉, 센스 앰프 활성화 신호가 활성화된 시점에서 비트선에 출력되어 있는 데이타의 값으로 판독 데이타가 확정되어 버린다. 바꿔 말하면, 활성화 신호의 활성화 후에는 비트선에 노이즈가 주입되더라도 판독 데이타에 영향이 없는 것이 된다. 따라서, 센스 앰프 활성화 신호가 활성화된 시점에서 판독 기간이 종료되고, 판독 기간의 종료에 이어서 기록 기간이 개시된다.
기록 제어 신호는, 센스 앰프 활성화 신호의 상승 에지에 의해 트리거되어, 기록에 필요한 펄스폭이 생성된다. 이 경우는, 포트 B의 기록 제어 신호만이 활성화되어, 비트선(B,B-9)에 기록 데이타가 전송된다. 여기서, 포트 B의 비트선(B,B-9)로부터 포트 A의 비트선(A,A-9)로 커플링 노이즈가 주입되지만, 전술한 바와 같이 센스 앰프(5)의 증폭 동작이 완료되어 있기 때문에, 판독 데이타에의 영향은 없다. 또한, 워드선(8)은 기록 제어 신호의 하강 에지에 의해 트리거되고 비활성상태가 된다. 이로써, 기록 기간이 종료되고, 기록 기간의 종료에 이어서 리셋 기간이 개시되어, 리셋 신호가 발생되어 프리차지 회로(6)가 활성화되고, 모든 비트선(9)이 판독 또는 기록이 가능한 상태로 리셋된다.
한편, 포트(A,B) 모두 판독 동작을 하는 경우는, 판독 기간에서 센스 앰프 활성화 신호(A,B)가 동시에 활성화되어 데이타(A,B)가 출력되고, 더미의 기록 제어 신호에 의해 리셋 기간이 개시된다. 또한, 포트(A,B) 모두 기록 동작을 하는 경우에는, 더미의 센스 앰프 활성화 신호에 의해 판독 기간으로부터 기록 기간에 이행하여, 기록 기간에서 기록 제어 신호(A,B)가 동시에 활성화되어, 포트(A,B) 모두 기록 동작이 실행된다.
이와 같이, “판독”“기록” 동작이, 시간적으로 구별되어 있기 때문에, 인접하는 비트선 사이에서의 판독 동작과 기록 동작만으로도 양쪽은 중복하는 일이 없고, 판독 동작은 비트선(9)의 커플링에 의한 노이즈의 영향을 받는 일이 없다. 또한, “기록” 동작 후에 “프리차지”의 기간을 삽입하고 있기 때문에, 기록 종료시에 발생하는 비트선의 커플링 노이즈의 영향을 판독 동작이 받는 일도 없다. 따라서, 도 2에 도시된 바와 같이, 인접하는 비트선 사이에서의 판독 동작과 기록 동작이라도, 센스 앰프 활성화 신호를 종래(절선으로 나타냄)에 비하여 빨리 활성화할 수 있기 때문에, 데이타 출력도 종래(절선으로 나타냄)에 비하여 빨라져, 판독 시간의 악화를 억제할 수 있다.
또, 동작 사이클을 구성하는 판독 기간, 기록 기간 및 리셋 기간을, 클록 신호 발생 회로(10)로부터 발생되는 클록 신호에 의해 규정하도록 하여도 좋다. 이 경우에, 예컨대 클록 신호의 상승으로부터 비트선에 출력된 데이타가 센스 앰프에 래치될 때까지의 소정 시간을 판독 기간으로 하고, 판독 기간이 종료하여 클록 신호가 하강할 때까지의 사이, 또는 클록 신호가 하강한 후 소정 시간이 경과할 때까지의 사이를 기록 기간으로 하여, 기록 기간이 종료한 뒤 클록 신호가 상승할 때까지까지의 사이를 리셋 기간으로 하여도 좋다. 이와 같이, 각각의 기간 설정은 적용된 메모리의 규정이라든지 용도등에 따라서 적절히 설정하도록 하면 좋다.
또한, 상기 실시 형태는 본 발명을 2포트 메모리에 적용한 것이지만, 2포트에 한하지 않고 다중 포트의 메모리에 있어서도 적용 가능하고, 같은 효과를 얻을 수 있다. 또한, 메모리 셀 어레이가 복수의 뱅크로 분할되어 각각의 뱅크가 독립적으로 제어되는 1포트 또는 2포트의 메모리에 있어서도, 뱅크의 경계에서 2포트의 메모리와 동일한 커플링 노이즈가 존재하기 때문에, 본 발명을 적용함으로써, 동일한 효과를 얻을 수 있다. 즉, 인접하는 비트선 사이에서 판독 동작과 기록 동작을 동시에 행하는 것이 가능한 동기식의 메모리에 있어서 유효하게 된다.
이상, 설명한 바와 같이, 본 발명에 의하면 리셋 기간, 판독 기간, 기록 기간을 이 순서로 순환시키어 메모리 사이클을 구성하고, 판독 동작과 기록 동작이 시간적으로 중복하지 않도록 제어하였기 때문에, 인접하는 비트선 사이에서의 판독 동작과 기록 동작만으로도, 비트선 사이에서의 커플링 노이즈의 영향은 방지된다. 이로써, 판독 속도를 악화시키는 일 없이, 비트선 사이의 커플링 노이즈에 의한 에러 동작을 방지할 수 있다. 또한, 이것에 의한 면적이라든지 소비 전력의 오버헤드(over head)는 거의 없다.

Claims (6)

  1. 기억 데이타를 격납하는 복수의 메모리 셀과, 입력 어드레스에 기초하여 상기 메모리 셀을 선택하는 선택 수단과,
    상기 선택 수단에 의해 선택된 메모리 셀에 기억된 데이타를 판독하는 판독 수단과,
    상기 선택 수단에 의해 선택된 메모리 셀에 데이타를 기록하는 기록 수단과, 메모리를 판독 또는 기록이 가능한 상태로 리셋하는 리셋 수단을 가지고,
    클록 신호에 동기하여 메모리 액세스가 행하여지는 동기식 랜덤 액세스 메모리에 있어서,
    메모리가 판독 또는 기록이 가능한 상태로 리셋되는 리셋 기간과, 상기 리셋 기간의 종료에 이어서 개시되어 상기 선택 수단에 의해서 선택된 메모리 셀의 기억 데이타를 상기 판독 수단에 의해 판독하는 판독 기간과, 상기판독 기간의 종료에 이어서 개시되어 상기 선택 수단에 의해서 선택된 메모리 셀에 기억 데이타를 상기기록 수단에 의해 기록하는 기록 기간을 가지고, 리셋 기간, 판독 기간, 기록 기간이 이 순서로 순환하여 메모리 사이클이 구성되며, 메모리에 있어서의 모든 액세스동작이 상기 판독 기간 또는 기록 기간에 행하여지는 것을 특징으로 하는 동기식 랜덤 액세스 메모리.
  2. 제1항에 있어서, 클록 신호가 한쪽의 레벨로부터 다른쪽의 레벨로 변화함으로써 상기 리셋 기간으로부터 상기 판독 기간으로 이행하여, 상기 클록 신호가 한쪽의 레벨로부터 다른쪽의 레벨로 변화하여 소정 시간이 경과함으로써 상기 판독 기간으로부터 상기 기록 기간으로 이행하여, 상기 클록 신호가 다른쪽의 레벨로부터 한쪽의 레벨로 변화함으로써 또는 상기 클록 신호가 다른쪽의 레벨로부터 한쪽의 레벨로 변화하여 소정 시간이 경과함으로써 상기 기록 기간으로부터 리셋 기간으로 이행하는 것을 특징으로 하는 동기식 랜덤 액세스 메모리.
  3. 제1항에 있어서, 클록 신호가 한쪽의 레벨로부터 다른 쪽의 레벨로 변화함으로써 상기 리셋 기간으로부터 상기 판독 기간으로 이행하고, 상기 메모리 셀로부터 비트선까지 판독된 기억 데이타를 래치하여 센스 증폭하는 동작을 개시시킨 신호에 동기하여 상기 판독 기간으로부터 상기 판독 기간으로 이행하고, 기록을 개시하도록 지시하고 기록 시간을 규정하는 기록 제어 신호에 동기하여 상기 기록 기간으로부너 리셋 기간으로 이행하는 것을 특징으로 하는 랜덤 엑세스 메모리.
  4. 제1,2항 또는 제3항에 있어서, 상기 메모리 셀은 복수의 포트를 가지고, 복수의 다른 메모리 셀에 대하여 동기로 엑세스 가능한 것을 특징으로 하는 동기식 랜덤 엑세스 메모리.
  5. 제1항에 있어서, 상기 메모리 셀은 복수의 뱅크로 분할되고, 각각의 뱅크를 독립하여 액세스 할 수 있는 것을 특징으로 하는 랜덤 액세스 메모리.
  6. 제4항에 있어서, 상기 복수의 메모리 셀은 복수의 뱅크로 분할되고, 각각의 뱅크가 독립하여 액세스 할 수 있는 것을 특징으로 하는 랜덤 액세스 메모리.
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