KR100586558B1 - 컬럼 경로회로 - Google Patents

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Abstract

본 발명은 페이지 어드레스 신호의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 천이검출신호를 출력하는 복수의 어드레스 천이 검출부와; 상기 복수의 어드레스 천이 검출부로부터의 천이검출신호를 논리연산하여 출력하는 검출신호 결합부와; 상기 검출신호 결합부로부터의 신호의 인에이블에 응답하여 소정 인에이블 구간을 갖는 스트로브 준비신호를 출력하는 준비신호 발생부와; 상기 스트로브 준비신호에 응답하여, 소정 리드 스트로브 신호와, 상기 페이지 어드레스 신호를 래치하기 위한 페이지 어드레스 스트로브 신호를 생성하는 스트로브 신호 생성부와; 상기 페이지 어드레스 스트로브 신호에 의해 인에이블되어 페이지 어드레스 신호를 래치하여 버퍼링하는 복수의 페이지 어드레스 버퍼와; 상기 복수의 페이지 어드레스 버퍼에 의해 버퍼링된 페이지 어드레스 신호를 디코딩하는 페이지 어드레스 디코더와; 상기 리드 스트로브 신호에 동기하여, 상기 디코딩된 페이지 어드레스 신호에 대응하는 컬럼 선택신호를 출력하는 컬럼 선택신호 발생부를 포함하여 구성되는 컬럼 경로회로에 관한 것이다.
컬럼 경로회로, 페이지 어드레스

Description

컬럼 경로회로{Column Path Circuit}
도 1은 종래 기술에 의한 컬럼 경로회로의 구성을 도시한 것이다.
도 2는 종래 기술에 의한 컬럼 경로회로에 사용되는 각 신호의 타이밍도를 도시한 것이다.
도 3은 본 발명에 의한 일 실시예에 따른 컬럼 경로회로의 구성을 도시한 것이다.
도 4는 본 발명에 의한 컬럼 경로회로에 사용되는 어드레스 천이 검출부의 구성을 도시한 것이다.
도 5는 본 발명에 의한 컬럼 경로회로에 사용되는 검출신호 결합부의 구성을 도시한 것이다.
도 6은 본 발명에 의한 컬럼 경로회로에 사용되는 준비신호 발생부의 구성을 도시한 것이다.
도 7은 본 발명에 의한 컬럼 경로회로에 사용되는 스트로브 신호 생성부에 포함된 리셋 신호 생성부의 구성을 도시한 것이다.
도 8은 본 발명에 의한 컬럼 경로회로에 사용되는 스트로브 신호 생성부에 포함된 리드 스트로브 출력부의 구성을 도시한 것이다.
도 9는 본 발명에 의한 컬럼 경로회로에 사용되는 페이지 어드레스 버퍼의 구성을 도시한 것이다.
도 10은 상기 리셋 신호 생성부에 포함된 신호발생부의 구성을 도시한 것이다.
도 11은 상기 리드 스트로브 출력부에 포함된 신호발생부의 구성을 도시한 것이다.
도 12는 본 발명에 의한 일 실시예에 따른 컬럼 경로회로에 사용되는 각 신호의 타이밍도를 도시한 것이다.
본 발명은 컬럼 경로회로에 관한 것으로, 더욱 구체적으로는 특히 슈도 에스램(pseudo SRAM) 등에 있어서, 외부로부터 입력되는 페이지 어드레스 신호에 대한 스큐발생에 의하여 리드 스트로브 신호가 인에이블되어 있는 구간 동안에 페이지 어드레스 신호의 레벨이 천이되는 경우, 페이지 어드레스 신호를 새로이 래치시켜 디코딩함과 아울러 리드 스트로브 신호를 다시 생성하여 컬럼 선택신호를 생성함으로써, 하나의 리드 스트로브 신호에 대하여 서로 다른 컬럼 선택신호가 2개씩 생성되지 않도록 하여 정상적인 데이터 리딩동작이 가능하도록 한 컬럼 경로회로에 관한 것이다.
일반적으로, 슈도 에스램(pseudo SRAM)이란 반도체 메모리의 일종으로서, 디램(DRAM) 셀을 메모리 셀로 가지나 겉보기로는 에스램(SRAM)과 같은 사용법으로 사용할 수 있는 램, 즉 메모리 셀은 DRAM 구조를 이루고 있으나 제어회로에 있어서는 에스램 방식을 채용한 외관상 에스램인 메모리 장치를 말한다.
도 1은 종래 컬럼 경로회로, 특히 슈도 에스램 장치에서 외부로부터 페이지 어드레스 신호를 입력받아 이를 디코딩하여 컬럼 선택신호를 출력하는 컬럼 경로회로의 구성을 도시한 것이고, 도 2는 여기에 사용되는 각 신호의 타이밍도를 나타낸 것으로서, 이를 참조하여 종래의 컬럼 경로회로의 동작을 설명하면 다음과 같다.
도 1에 도시된 바와 같이, 외부로부터 페이지 어드레스 신호(page address<0>, page address<1>,...)가 입력되면, 페이지 어드레스 버퍼(111, 112,...)는 이를 버퍼링하여 페이지 어드레스 디코더(130)로 공급한다. 그러면, 페이지 어드레스 디코더(130)는 페이지 어드레스 버퍼(111, 112,...)로부터의 신호들<page_add_out>을 디코딩하여, 도 2에 도시된 바와 같이 디코딩된 페이지 어드레스 신호(decoded address<0>, decoded address<1>,...)를 출력한다.
한편, 어드레스 천이 검출부(121, 122,...)는 페이지 어드레스 신호(page address<1>, page address<2>,...)를 입력받아 그 레벨 천이를 검출하여, 도 2에 도시된 바와 같이 소정 인에이블 구간을 갖는 천이검출 신호(atd<0>, atd<1>,...)를 출력한다. 그러면, 검출신호 결합부(140)는 천이검출 신호들(atd<0>, atd<1>,...)을 입력받아 이를 논리합 연산함으로써, 도 2에 도시된 바와 같은 신호 (atd_sum)를 출력한다. 이어서, 리드 스트로브 발생부(150)는 신호(atd_sum)를 입력받아 상기 디코딩된 페이지 어드레스 신호(decoded address<0>, decoded address<1>,...)를 래치하기 위한 리드 스트로브 신호(read_strobe)를 출력한다. 여기서, 리드 스트로브 신호(read_strobe)는 상기 디코딩된 페이지 어드레스 신호를 이용하여 컬럼 선택신호를 생성함에 있어 기준이 되는 스트로브신호(strobe signal) 또는 동기신호를 말한다.
다음으로, 컬럼 선택신호 발생부(160)는 상기 리드 스트로브 신호(read_strobe)에 동기하여, 즉 상기 리드 스트로브 신호(read_strobe)가 인에이블되어 있는 구간을 기준으로 하여 상기 디코딩된 페이지 어드레스 신호(decoded address<0>, decoded address<1>,...)에 대응하는 컬럼 선택신호(Yi<0>, Yi<1>,...)를 출력하게 된다.
그런데, 상기와 같은 종래의 컬럼 경로회로는 외부로부터 입력되는 페이지 어드레스 신호에 대한 스큐발생에 의하여, 리드 스트로브 신호가 인에이블되어 있는 구간 동안에 디코딩된 페이지 어드레스가 바뀌게 되는 경우, 하나의 리드 스트로브 신호에 대하여 서로 다른 컬럼 선택신호가 2개씩 생성되는 문제점이 있었다. 즉, 도 2에 도시된 바와 같이, 페이지 어드레스 신호(page address<0>, page address<1>,...)에 대한 스큐발생에 의하여, 리드 스트로브신호(read_strobe)가 인에이블되어 있는 구간에 대해 디코딩된 페이지 어드레스(decoded address<0>, decoded address<1>,...)가 바뀌게 되면, 컬럼 선택신호 발생부(160)는 두 개의 서로 다른 컬럼 선택신호(Yi<1>, Yi<3>)를 출력하게 된다. 이에 따라, 종래에는 두 개의 컬럼이 선택되어 정상적인 리드동작이 수행되지 못하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 외부로부터 입력되는 페이지 어드레스 신호에 대한 스큐발생에 의하여 리드 스트로브 신호의 인에이블 구간 동안에 디코딩된 페이지 어드레스가 바뀌게 되는 경우, 페이지 어드레스 신호를 새로이 래치시켜 디코딩함과 아울러 리드 스트로브 신호를 다시 생성하여 컬럼 선택신호를 생성함으로써, 하나의 리드 스트로브 신호에 대하여 서로 다른 컬럼 선택신호가 2개씩 생성되지 않도록 하여 정상적인 데이터 리딩동작이 가능하도록 한 컬럼 경로회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 페이지 어드레스 신호의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 천이검출신호를 출력하는 복수의 어드레스 천이 검출부와; 상기 복수의 어드레스 천이 검출부로부터의 천이검출신호를 논리연산하여 출력하는 검출신호 결합부와; 상기 검출신호 결합부로부터의 신호의 인에이블에 응답하여 소정 인에이블 구간을 갖는 스트로브 준비신호를 출력하는 준비신호 발생부와; 상기 스트로브 준비신호에 응답하여, 소정 리드 스트로브 신호와, 상기 페이지 어드레스 신호를 래치하기 위한 페이지 어드레스 스트로브 신호를 생성하는 스트로브 신호 생성부와; 상기 페이지 어드레스 스트로브 신호에 의해 인 에이블되어 페이지 어드레스 신호를 래치하여 버퍼링하는 복수의 페이지 어드레스 버퍼와; 상기 복수의 페이지 어드레스 버퍼에 의해 버퍼링된 페이지 어드레스 신호를 디코딩하는 페이지 어드레스 디코더와; 상기 리드 스트로브 신호에 동기하여, 상기 디코딩된 페이지 어드레스 신호에 대응하는 컬럼 선택신호를 출력하는 컬럼 선택신호 발생부를 포함하여 구성되는 컬럼 경로회로를 제공한다.
본 발명에서, 상기 검출신호 결합부는 상기 복수의 어드레스 천이 검출부로부터의 천이검출신호를 논리합연산하여 출력하는 것이 바람직하다.
본 발명에서, 상기 스트로브 신호 생성부는 상기 스트로브 준비신호에 응답하여 상기 리드 스트로브 신호와 페이지 어드레스 스트로브 신호의 생성을 위한 리셋 신호를 출력하는 리셋신호 생성부와; 상기 리셋 신호에 응답하여 상기 리드 스트로브 신호와 페이지 어드레스 스트로브 신호를 출력하는 리드 스트로브 출력부를 포함하는 것이 바람직하다.
본 발명에서, 상기 리셋 신호 생성부는 피드백되는 상기 페이지 어드레스 스트로브신호를 소정시간 지연시킨 신호에 응답하여 제 1 노드를 풀-다운 구동하는 제 1 풀-다운소자와; 피드백되는 상기 리드 스트로브 신호의 반전 신호에 응답하여 상기 제 1 노드를 풀-업 구동하는 제 1 풀-업 소자와; 상기 제 1 노드로부터의 신호와 상기 스트로브 준비신호를 논리연산하여 출력하는 제 1 논리부와; 상기 제 1 논리부로부터의 신호에 응답하여 소정 인에이블 구간을 갖는 상기 리셋신호를 생성하는 제 1 신호발생부를 포함하여 구성되는 것을 특징으로 한다.
본 발명에서, 상기 리셋 신호 생성부는 상기 제 1 노드의 신호를 소정시간 래치시키는 제 1 래치부를 상기 제 1 노드와 상기 제 1 논리부 사이에 더 포함하는 것이 바람직하다.
본 발명에서, 상기 리셋 신호 생성부는 상기 리드 스트로브 신호의 반전신호에 응답하여 상기 제 1 노드와 제 1 풀-다운 소자 간을 스위칭하는 제 1 스위치소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 스위치 소자는 NMOS 소자인 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 1 신호발생부는 상기 제 1 논리부로부터의 신호를 소정시간 지연시키는 제 1 지연부와, 상기 제 1 지연부로부터의 신호를 버퍼링하는 제 1 버퍼와, 상기 제 1 논리부로부터의 신호와 상기 제 1 버퍼로부터의 신호를 논리연산하여 출력하는 제 2 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 버퍼는 인버팅동작을 수행하고, 상기 제 2 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 리셋 신호 생성부는 소정 초기화 신호에 응답하여 상기 제 1 노드를 풀-업구동하는 제 2 풀-업 소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 리드 스트로브 출력부는 상기 리셋 신호에 응답하여 제 2 노드를 풀-다운 구동하는 제 2 풀-다운소자와, 피드백되는 상기 리드 스트로브 신호의 반전 신호에 응답하여 상기 제 2 노드를 풀-업 구동하는 제 3 풀-업 소자와, 상기 제 2 노드로부터의 신호를 소정시간 래치시키는 제 2 래치부와, 상기 제 2 래치부로부터의 신호에 응답하여 소정 인에이블 구간을 갖는 상기 페이지 어드레스 스트로브 신호를 출력하는 제 2 신호발생부와, 상기 페이지 어드레스 스트로브 신호를 소정시간 지연시켜 상기 리드 스트로브 신호를 출력하는 제 2 지연부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 리드 스트로브 출력부는 상기 리드 스트로브 신호의 반전신호에 응답하여 상기 제 2 노드와 제 2 풀-다운 소자 간을 스위칭하는 제 2 스위치소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 스위치 소자는 NMOS 소자인 것이 바람직하다.
본 발명에서, 상기 제 2 래치부는 상기 제 2 노드의 신호를 반전시켜 출력하는 반전 래치인 것이 바람직하다.
본 발명에서, 상기 제 2 신호발생부는 상기 제 2 래치부로부터의 신호를 소정시간 지연시키는 제 3 지연부와, 상기 제 3 지연부로부터의 신호를 버퍼링하는 제 2 버퍼와, 상기 제 2 래치부로부터의 신호와 상기 제 2 버퍼로부터의 신호를 논리연산하여 출력하는 제 3 논리부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 2 버퍼는 인버팅동작을 수행하고, 상기 제 3 논리부는 논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 리드 스트로브 출력부는 소정 초기화 신호에 응답하여 상기 제 2 노드를 풀-업구동하는 제 4 풀-업 소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 준비신호 발생부는 상기 검출신호 결합부로부터의 신호에 응답하여 제 3 노드를 풀-다운 구동하는 제 3 풀-다운소자와, 상기 리셋 신호의 반전신호에 응답하여 상기 제 3 노드를 풀-업 구동하는 제 5 풀-업 소자와, 상기 제 3 노드로부터의 신호를 소정시간 래치시키고 상기 스트로브 준비신호를 출력하는 제 3 래치부를 포함하는 것이 바람직하다.
본 발명에서, 상기 준비신호 발생부는 상기 리셋 신호의 반전신호에 응답하여 상기 제 3 노드와 제 3 풀-다운 소자 간을 스위칭하는 제 3 스위치소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 3 스위치 소자는 NMOS 소자인 것이 바람직하다.
본 발명에서, 상기 제 3 래치부는 상기 제 3 노드의 신호를 반전시켜 출력하는 반전 래치인 것이 바람직하다.
본 발명에서, 상기 준비신호 발생부는 소정 초기화 신호에 응답하여 상기 제 3 노드를 풀-업구동하는 제 6 풀-업 소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 페이지 어드레스 버퍼는 상기 페이지 어드레스 스트로브 신호에 응답하여 제 4노드를 풀-업구동하는 제 7 풀-업 소자와, 상기 페이지 어드레스 스트로브 신호에 응답하여 제 5노드를 풀-업구동하는 제 8 풀-업 소자와, 상기 페이지 어드레스 신호에 응답하여 상기 제 4노드를 풀-다운 구동하는 제 4 풀-다운 소자와, 상기 페이지 어드레스 신호의 반전신호에 응답하여 상기 제 5노드를 풀-다운 구동하는 제 5 풀-다운 소자와, 상기 제 4 노드로부터의 신호에 응답하여 상기 제 5 노드를 풀-업 구동하는 제 9 풀-업 소자와, 상기 제 5 노드로부터의 신호에 응답하여 상기 제 4 노드를 풀-업 구동하는 제 10 풀-업 소자와, 상기 제 4 노드로부터의 신호의 반전신호에 응답하여 제 6노드를 풀-다운 구동하는 제 6 풀-다운 소자와, 상기 제 5 노드로부터의 신호에 응답하여 제 6노드를 풀-업 구동하는 제 11 풀-업 소자를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 페이지 어드레스 버퍼는 상기 페이지 어드레스 스트로브 신호에 응답하여 동작하고, 상기 제 4 풀-다운소자와 제 5 풀-다운 소자의 공동 접속노드와 접지단 간을 스위칭하는 제 4 스위치를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 페이지 어드레스 버퍼는 상기 제 6노드로부터의 신호를 반전시켜 상기 버퍼링된 페이지 어드레스 신호를 출력하는 인버터 소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 페이지 어드레스 버퍼는 상기 제 6 노드의 신호를 소정시간 래치시키는 제 4 래치부를 더 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 3은 본 발명에 의한 일 실시예에 따른 컬럼 경로회로의 구성을 도시한 것이고, 도 4 내지 도 11은 상기 컬럼 경로회로에 포함된 각 구성요소의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도시된 바와 같이, 본 발명에 따른 컬럼 경로회로는 페이지 어드레스 신호(page address<0>, page address<1>,...)의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 천이검출신호(atd<0>, atd<1>,...)를 출력하는 복수의 어드레스 천이 검출부(301, 302,...)와; 상기 복수의 어드레스 천이 검출부(301, 302,...)로부터의 천이검출신호(atd<0>, atd<1>,...)를 논리합연산하여 출력하는 검출신호 결합부(500)와; 검출신호 결합부(500)로부터의 신호(atd_sum)의 인에이블에 응답하여 소정 인에이블 구간을 갖는 스트로브 준비신호(ready)를 출력하는 준비신호 발생부(600)와; 상기 스트로브 준비신호(ready)에 응답하여, 소정 리드 스트로브 신호(read_strobe)와, 상기 페이지 어드레스 신호(page address<0>, page address<1>,...)를 래치하기 위한 페이지 어드레스 스트로브 신호(p_add_stb)를 생성하는 스트로브 신호 생성부(700)와; 페이지 어드레스 스트로브 신호(p_add_stb)에 의해 인에이블되어 페이지 어드레스 신호(page address<0>, page address<1>,...)를 래치하여 버퍼링하는 복수의 페이지 어드레스 버퍼(201, 202,...)와; 상기 복수의 페이지 어드레스 버퍼(201, 202,...)에 의해 버퍼링된 페이지 어드레스 신호들(page_add_out)을 디코딩하는 페이지 어드레스 디코더(400)와; 상기 리드 스트로브 신호(read_strobe)에 동기하여, 상기 디코딩된 페이지 어드레스 신호(decoded address<0>, decoded address<1>,...)에 대응하는 컬럼 선택신호(Yi<0>, Yi<1>,...)를 출력하는 컬럼 선택신호 발생부(800)를 포함하여 구성된다.
상기 스트로브 신호 생성부(700)는 상기 스트로브 준비신호(ready)에 응답하여 리드 스트로브 신호(read_strobe)와 페이지 어드레스 스트로브 신호(p_add_stb)의 생성을 위한 리셋 신호(reset)를 출력하는 리셋신호 생성부(710)와, 상기 리셋 신호(reset)에 응답하여 리드 스트로브 신호(read_strobe)와 페이지 어드레스 스트 로브 신호(p_add_stb)를 출력하는 리드 스트로브 출력부(720)를 포함한다.
도 7에 도시된 바와 같이, 리셋 신호 생성부(710)는 피드백되는 페이지 어드레스 스트로브신호(p_add_stb)를 소정시간 지연시킨 신호에 응답하여 노드(B)를 풀-다운 구동하는 NMOS(N71)와, 피드백되는 리드 스트로브 신호(read_strobe)의 반전 신호에 응답하여 노드(B)를 풀-업 구동하는 PMOS(P71)와, 노드(B)로부터의 신호와 상기 스트로브 준비신호(ready)를 논리곱연산하여 출력하는 논리부(713)와, 논리부(713)로부터의 신호에 응답하여 소정 인에이블 구간을 갖는 리셋신호(reset)를 생성하는 신호발생부(714)를 포함하여 구성된다.
도 8에 도시된 바와 같이, 리드 스트로브 출력부(720)는 리셋 신호(reset)에 응답하여 노드(C)를 풀-다운 구동하는 NMOS(N81)와, 피드백되는 리드 스트로브 신호(read_strobe)의 반전 신호에 응답하여 노드(C)를 풀-업 구동하는 PMOS(P81)와, 노드(C)로부터의 신호를 소정시간 래치시키는 래치부(723)와, 래치부(723)로부터의 신호에 응답하여 소정 인에이블 구간을 갖는 페이지 어드레스 스트로브 신호(p_add_stb)를 출력하는 신호발생부(721)와, 페이지 어드레스 스트로브 신호(p_add_stb)를 소정시간 지연시켜 리드 스트로브 신호(read_strobe)를 출력하는 지연부(722)를 포함하여 구성된다.
도 6에 도시된 바와 같이, 준비신호 발생부(600)는 검출신호 결합부(500)로부터의 신호(std_sum)에 응답하여 노드(A)를 풀-다운 구동하는 NMOS(N61)와, 상기 리셋 신호(reset)의 반전신호에 응답하여 노드(A)를 풀-업 구동하는 PMOS(P61)와, 노드(A)로부터의 신호를 소정시간 래치시키고 상기 스트로브 준비신호(ready)를 출 력하는 래치부(601)를 포함한다.
도 9에 도시된 바와 같이, 페이지 어드레스 버퍼(111, 112,...)의 각각은 페이지 어드레스 스트로브 신호(p_add_strobe)에 응답하여 노드(D)를 풀-업구동하는 PMOS(P91)와, 페이지 어드레스 스트로브 신호(p_add_strobe)에 응답하여 노드(E)를 풀-업구동하는 PMOS(P94)와, 페이지 어드레스 신호(page_address)에 응답하여 노드(D)를 풀-다운 구동하는 NMOS(N91)와, 페이지 어드레스 신호(page_address)의 반전신호에 응답하여 노드(E)를 풀-다운 구동하는 NMOS(N92)와, 노드(D)로부터의 신호에 응답하여 노드(E)를 풀-업 구동하는 PMOS(P93)와, 노드(E)로부터의 신호에 응답하여 노드(D)를 풀-업 구동하는 PMOS(P92)와, 노드(D)로부터의 신호의 반전신호에 응답하여 노드(G)를 풀-다운 구동하는 NMOS(N94)와, 노드(E)로부터의 신호에 응답하여 노드(G)를 풀-업 구동하는 PMOS(P95)를 포함하여 구성된다.
이와 같이 구성된 본 실시예의 동작을 도 3 내지 도 12를 참조하여 구체적으로 설명한다.
도 3에 도시된 바와 같이, 외부로부터 페이지 어드레스 신호(page address<0>, page address<1>,...)가 입력되면, 페이지 어드레스 버퍼(201, 202,...)는 이를 버퍼링하여 페이지 어드레스 디코더(400)로 공급하게 된다. 그런데, 도 9에 도시된 바와 같이 페이지 어드레스 버퍼(201, 202,...)는 페이지 어드레스 스트로브 신호(p_add_strobe)에 의하여 인에이블되어 동작되도록 되어 있기 때문에, 페이지 어드레스 스트로브 신호(p_add_strobe)가 하이레벨로 인에이블되기 전까지는 버퍼링을 수행하지 않으며, 따라서, 초기에는 버퍼링을 수행하지 않는다.
한편, 어드레스 천이 검출부(301, 302,...)의 각각은 페이지 어드레스 신호(page_address)를 입력받아 그 레벨 천이를 검출하여, 도 3에 도시된 바와 같이 소정 인에이블 구간을 갖는 천이검출 신호(atd<0>, atd<1>,...)를 각각 출력한다. 도 4를 참조하여 이를 구체적으로 살펴 보면, 페이지 어드레스 신호(page_address)가 로우레벨에서 하이레벨로 천이되면 상승천이 감지부(350)에 의하여, 하이레벨에서 로우레벨로 천이되면 하강천이 감지부(360)에 의하여 각각 그 천이여부가 감지되고, 소정 인에이블 구간을 갖는 천이검출신호(atd)가 출력된다.
먼저, 페이지 어드레스 신호(page_address)가 로우레벨의 상태에 있는 경우 낸드 게이트(ND35)는 하이레벨의 신호를 출력하고, 노어게이트(NR35)로부터 로우레벨의 신호를 인가받는 인버터(IV41)도 하이레벨의 신호를 출력하므로, 낸드게이트(ND36)는 로우레벨의 신호를 출력한다. 이 때, 만약 페이지 어드레스 신호(page_address)가 하이레벨로 천이되면, 낸드게이트(ND35)의 일측 입력단으로의 신호는 그 즉시 하이레벨로 천이되나, 낸드게이트(ND34)로부터 타측 입력단으로 입력되는 신호는 인버터(IV31~IV35) 등에 의한 지연시간 동안에는 당분간 이전 상태인 하이레벨을 계속 유지한다. 따라서, 낸드게이트(ND35)는 로우레벨의 신호를 출력하고 낸드게이트(ND36)는 하이레벨의 천이검출신호(atd)를 출력한다. 그리고, 이후 상기 지연시간이 경과하면, 낸드게이트(ND34)로부터 출력되는 신호는 로우레벨로 천이되므로, 낸드게이트(ND35)는 하이레벨의 신호를 출력하고, 낸드게이트(ND36)로부터 출력되는 천이검출신호(atd)는 로우레벨로 천이된다. 결국, 페이지 어드레스 신호(page_address)가 로우레벨에서 하이레벨로 천이되면, 어드레스 천이 검출부(301, 302,...)는 상기 지연시간 동안 인에이블되는 천이검출신호(atd)를 출력한다.
한편, 페이지 어드레스 신호(page_address)가 하이레벨의 상태에 있는 경우 낸드 게이트(ND35)는 하이레벨의 신호를 출력하고, 노어게이트(NR35)로부터 로우레벨의 신호를 인가받는 인버터(IV41)도 하이레벨의 신호를 출력하므로, 낸드게이트(ND36)는 로우레벨의 신호를 출력한다. 이 때, 만약 페이지 어드레스 신호(page_address)가 로우레벨로 천이되면, 노어게이트(NR35)의 일측 입력단으로의 신호는 그 즉시 로우레벨로 천이되나, 노어게이트(NR34)로부터 타측 입력단으로 입력되는 신호는 인버터(IV36~IV40) 등에 의한 지연시간 동안에는 당분간 이전 상태인 로우레벨을 계속 유지한다. 따라서, 노어게이트(NR35)는 하이레벨의 신호를 출력하고 인버터(IV41)는 로우레벨의 신호를 출력하므로, 낸드게이트(ND36)는 하이레벨의 천이검출신호(atd)를 출력한다. 그리고, 이후 상기 지연시간이 경과하면, 노어게이트(NR34)로부터 출력되는 신호는 하이레벨로 천이되므로, 노어게이트(NR35)는 로우레벨의 신호를 출력하고 인버터(IV41)는 하이레벨의 신호를 출력하므로, 낸드게이트(ND36)로부터 출력되는 천이검출신호(atd)는 로우레벨로 천이된다. 결국, 페이지 어드레스 신호(page_address)가 하이레벨에서 로우레벨로 천이되면, 어드레스 천이 검출부(301, 302,...)는 상기 지연시간 동안 인에이블되는 천이검출신호(atd)를 출력한다.
이어서, 검출신호 결합부(500)는 천이검출신호(atd<0>, atd<1>,...)를 입력받아 이를 논리합 연산하여 도 12에 도시된 바와 같이 신호(std_sum)를 출력한다. 도 5는 이러한 논리합 연산을 수행하는 일 실시예를 나타낸 것으로서, 상기 천이검출신호(atd<0>, atd<1>,...) 중 어느 하나라도 하이레벨이 되면 그에 대응하는 노어게이트는 로우레벨의 신호를 출력하고, 그 신호를 인가받는 낸드게이트는 하이레벨의 신호를 출력하여 결과적으로 논리합 연산을 수행하는 경우를 나타낸 것이다.
다음으로, 준비신호 발생부(600)는 신호(atd_sum)를 입력받아, 이에 응답하여 소정 인에이블구간을 갖는 스트로브 준비신호(ready)를 출력하며, 이 스트로브 준비신호(ready)는 이후 설명될 스트로브 신호 생성부(700)가 페이지 어드레스 스트로브 신호(p_add_stb)와 리드 스트로브 신호(read_strobe)를 생성하는데 있어 준비신호가 된다. 도 6을 참조하여 준비신호 발생부(600)의 동작을 설명하면 다음과 같다.
먼저, 초기 상태에서는 노드(A)는 초기화신호(pwrup)에 의하여 동작하는 PMOS(P62) 및 래치부(601)의 동작에 의하여 하이레벨의 상태에 있다. 그리고, 리셋신호(reset)는 아직 로우레벨로 디스에이블될 상태에 있으므로, NMOS(N62)는 턴-온상태에 있고 PMOS(P61)는 턴-오프상태에 있다. 그런데, 이 때, 임의의 페이지 어드레스 신호(page address<0>, page address<1>,...)가 레벨천이되어 신호(adt_sum)가 하이레벨로 천이되면, NMOS(N61)가 턴-온된다. 이에 따라, 노드(A)는 로우레벨로 천이되므로, 도 12에 도시된 바와 같이, 스트로브 준비신호(ready)는 하이레벨 로 인에이블되어 출력된다. 그리고, 이 상태는 이후 리셋신호 생성부(710)로부터 피드백되는 리셋신호(reset)가 하이레벨로 인에이블되어 노드(A)가 하이레벨로 리셋될 때까지 유지된다.
이어서, 스트로브 신호 생성부(700)는 상기 스트로브 준비신호(ready)를 입력받아, 리드스트로브 신호(read_strobe)와 페이지 어드레스 스트로브 신호(p_add_stb), 및 상기 리셋신호(reset)를 출력한다. 그 동작을 도 7과 도 8을 참조하여 설명한다.
먼저, 도 7에 도시된 바와 같이, 스트로브 준비신호(ready)는 리셋신호 생성부(710)의 낸드게이트(ND71)의 일측단으로 입력된다. 한편, 이 때 노드(B)는 초기화신호(pwrup)에 의하여 동작하는 PMOS(P72) 및 래치부(712)의 동작에 의하여 하이레벨의 상태에 있으므로, 인버터(IV74)로부터 낸드게이트(ND71)로 입력되는 신호는 하이레벨의 상태에 있다. 따라서, 스트로브 준비신호(ready)가 하이레벨로 입력되면, 낸드게이트(ND71)와 인버터(IV75)로 구성된 논리부(713)로부터 출력되는 신호는 로우레벨에서 하이레벨로 천이된다. 그리고, 신호발생부(714)는 하이레벨의 신호에 인에이블되어 소정 인에이블구간을 갖는 리셋신호(reset)를 출력한다. 신호발생부(714)의 구체적인 동작은 도 10을 참조하여 설명한다.
도 10에 도시된 바와 같이, 인버터(IV75)로부터 출력되는 신호는 낸드게이트(ND72)의 일측단에 입력됨과 동시에, 지연부(715)로 입력된다. 스트로브 준비신호(ready)가 로우레벨인 상태, 즉 인버터(IV75)로부터의 신호가 로우레벨인 상태에서 는 인버터(IV76)로부터의 신호는 하이레벨로 입력되고 낸드게이트(ND72)는 하이레벨의 신호를 출력하므로, 인버터(IV77)의 출력인 리셋신호(reset)는 로우레벨의 상태에 있다. 이 때, 스트로브 준비신호(ready)가 하이레벨로 인에이블되면, 인버터(IV75)로부터는 하이레벨의 신호가 입력된다.
그런데, 이 때 지연부(715)에 의한 지연시간이 경과하기 이전에는 인버터(IV76)의 출력은 아직은 이전 상태인 하이레벨의 상태를 유지한다. 따라서, 상기 지연시간이 경과하기 이전에는 논리부(716)는 하이레벨의 두 신호를 인가받아 하이레벨의 신호를 출력한다. 그리고, 이후 상기 지연시간이 경과하면 인버터(IV76)의 출력은 로우레벨로 천이되므로, 논리부(716)의 출력은 로우레벨로 천이된다. 정리하면, 리셋 신호 생성부(710)는 상기 스트로브 준비신호(ready)가 인에이블되면, 도 12에 도시된 바와 같이 소정 인에이블구간을 갖는 리셋신호(reset)를 출력한다.
한편, 이후 설명될 리드 스트로브 출력부(720)로부터 페이지 어드레스 스트로브 신호(p_add_stb)가 인에이블 상태로 지연부(711)에 입력되면, 노드(B)는 로우레벨로 천이되고 논리부(713)는 로우레벨의 신호를 출력하므로, 도 12에 도시된 바와 같이 신호발생부(714)로부터 출력되는 리셋 신호(reset)는 로우레벨로 디스에이블된다. 그리고, 리드 스트로브신호(read_strobe)가 리셋신호 생성부(710)의 인버터(IV71)로 인가되면, 노드(B)는 다시 하이레벨로 천이되어 상기 스트로브 준비신호(ready)가 입력되기 이전의 상태로 복귀된다.
다음으로, 도 8에 도시된 바와 같이, 리셋신호(reset)는 리드 스트로브 출력 부(720)의 NMOS(N81)에 입력된다. 한편, 이 때 피드백되는 리드 스트로브 신호(read_strobe)는 아직 로우레벨로 디스에이블상태에 있으므로, NMOS(N82)는 턴-온상태에 있다. 따라서, 리셋신호(reset)가 하이레벨로 인에이블됨에 따라, 노드(C)는 로우레벨로 풀-다운되고, 신호발생부(721)는 하이레벨의 신호를 인가받아 소정 인에이블구간을 갖는 페이지 어드레스 스트로브 신호(p_add_stb)를 출력한다. 신호발생부(721)의 구체적인 동작은 도 11을 참조하여 설명한다.
도 11에 도시된 바와 같이, 신호 발생부(721)의 기본적인 구성은 리셋신호생성부(710)의 신호발생부(714)와 동일하다. 따라서, 상기에서 설명한 신호발생부(714)의 동작과 동일한 동작 원리에 의하여 신호발생부(721)는 하이레벨의 신호를 인가받아 소정 인에이블구간을 갖는 페이지 어드레스 스트로브 신호(p_add_stb)를 출력한다. 즉, 먼저, 초기상태에서는 노드(C)는 초기화신호(pwrup)에 의하여 동작하는 PMOS(P82) 및 래치부(723)의 동작에 의하여 하이레벨의 상태에 있으므로, 신호발생부(721)는 로우레벨의 신호를 인가받아 디스에이블상태에 있다. 이후, 리셋신호(reset)가 하이레벨로 인에이블되면, 신호발생부(721)는 인에이블되어 도 11에 도시된 지연부(724)에 의한 지연시간 동안 인에이블되는 페이지 어드레스 스트로브 신호(p_add_stb)를 출력한다(도 12 참조). 아울러, 도 12에 도시된 바와 같이, 페이지 어드레스 스트로브 신호(p_add_stb)는 지연부(722)에 의하여 소정시간 지연된 후 리드 스트로브 신호(read_strobe)로서 출력된다.
이와 같이, 스트로브 신호 생성부(700)는 스트로브 준비신호(ready)에 응답하여 리드스트로브 신호(read_strobe)와 페이지 어드레스 스트로브 신호 (p_add_stb)를 출력한다. 이 때 생성된 페이지 어드레스 스트로브 신호(p_add_stb)는 도 3에 도시된 바와 같이 페이지 어드레스 버퍼(201, 202,...)로 공급되고, 페이지 어드레스 버퍼(201, 202,...)는 페이지 어드레스 스트로브 신호(p_add_stb)에 인에이블되어 페이지 어드레스 신호(page_address)를 래치하여 버퍼링한다. 그리고, 리드 스트로브신호(read_strobe)는 컬럼 선택신호 발생부(800)로 공급되고, 컬럼선택신호 발생부(800)는 리드 스트로브신호(read_strobe)에 동기하여 컬럼선택신호를 출력한다. 이를 자세히 살펴 보면 다음과 같다.
먼저, 페이지 어드레스 버퍼(201, 202,...)의 동작을 도 9를 참조하여 설명한다. 페이지 어드레스 스트로브 신호(p_add_stb)가 인에이블되기 이전에는 NMOS(N93)는 턴-오프 상태에 있고, PMOS(P91)와 PMOS(P94)는 턴-온상태에 있다. 이에 따라, 노드(D)와 노드(E)는 하이레벨로 풀-업구동되고 PMOS(P95)와 NMOS(N94)는 턴-오프 상태에 있으므로, 페이지 어드레스 버퍼(201, 202,...)는 버퍼링동작을 수행하지 않는 상태에 있다.
이 때, 상기에서 본 바와 같이, 페이지 어드레스 신호(page address<0>, page address<1>,...)에 레벨 천이가 발생하면, 신호(atd_sum), 스트로브 준비신호(ready) 등이 생성되고 페이지 어드레스 스트로브 신호(p_add_stb)가 인에이블된다. 그리고, 페이지 어드레스 스트로브 신호(p_add_stb)는 페이지 어드레스 버퍼(201, 202,...) 각각에 인가된다. 그러면, NMOS(N93)는 턴-온되고, PMOS(P91)와 PMOS(P94)는 턴-오프됨으로써, 페이지 어드레스 버퍼(201, 202,...)는 버퍼링동작 을 수행한다.
즉, 만약, 페이지 어드레스 신호(page_address)가 하이레벨인 경우, NMOS(N91)가 턴-온되어 노드(D)는 로우레벨로 천이되고, NMOS(N92)는 턴-오프된다. 그리고, 노드(D)의 신호에 응답하여 PMOS(P93)가 턴-온되어 노드(E)는 하이레벨로 된다. 이에 따라, NMOS(N94)는 턴-온되고 PMOS(P95)는 턴-오프되므로, 하이레벨로 버퍼링된 페이지 어드레스 신호(page_add_out)가 출력된다. 반면, 만약, 페이지 어드레스 신호(page_address)가 로우레벨인 경우에는, NMOS(N92)가 턴-온되어 노드(E)는 로우레벨로 천이되고, NMOS(N91)는 턴-오프된다. 그리고, 노드(E)의 신호에 응답하여 PMOS(P92)가 턴-온되어 노드(D)는 하이레벨로 된다. 이에 따라, NMOS(N94)는 턴-오프되고 PMOS(P95)는 턴-온되므로, 로우레벨로 버퍼링된 페이지 어드레스 신호(page_add_out)가 출력된다. 상기에서, 래치부(901)는 노드(G)의 신호를 소정시간 래치시키는 역할을 한다.
이와 같이, 페이지 어드레스 버퍼(201)는 페이지 어드레스 스트로브 신호(p_add_stb)에 인에이블되어 페이지 어드레스 신호(page_address)를 래치하여 버퍼링한다.
다음으로, 도 3에 도시된 바와 같이, 페이지 어드레스 디코더(400)는 상기 복수의 페이지 어드레스 버퍼(201, 202,...)에 의하여 버퍼링된 페이지 어드레스 신호들(page_add_out)을 디코딩하여 디코딩된 페이지 어드레스 신호(decoded address<0>, decoded address<1>,...)를 출력한다.
마지막으로, 컬럼 선택신호 발생부(800)는 상기 리드 스트로브 신호(read_strobe)에 동기하여, 즉 상기 리드 스트로브 신호(read_strobe)가 인에이블되어 있는 구간을 기준으로 하여 상기 디코딩된 페이지 어드레스 신호(decoded address<0>, decoded address<1>,...)에 대응하는 컬럼 선택신호(Yi<0>, Yi<1>,...)를 출력한다.
이와 같이, 본 발명에서는 페이지 어드레스 신호에 레벨 천이가 발생할 때마다 페이지 어드레스 스트로브 신호와 리드 스트로브신호를 새로이 생성하고, 이를 이용하여 컬럼선택신호를 생성함으로써, 하나의 리드 스트로브 신호에 대하여 서로 다른 컬럼 선택신호가 2개씩 생성되는 현상이 발생하지 않는다.
즉, 본 발명에서는, 하나의 컬럼 선택신호가 출력되고 있는 동안에 페이지 어드레스 신호에 대한 스큐가 발생함으로 인하여 페이지 어드레스 신호에 레벨 천이가 발생하는 경우에는, 그 천이 여부를 검출하여 새로운 페이지 어드레스 스트로브 신호와 리드 스트로브 신호를 생성한다. 그리고, 페이지 어드레스 버퍼에서는 레벨 천이된 페이지 어드레스 신호를 상기 페이지 어드레스 스트로브 신호를 이용하여 다시 래치하여 버퍼링하고, 페이지 어드레스 디코더에서는 이를 디코딩한다. 그리고, 최종적으로 컬럼 선택신호 발생부에서는 상기 새로이 생성된 리드 스트로브 신호에 동기하여 상기 디코딩된 페이지 어드레스 신호에 대응하는 컬럼 선택신호를 생성하여 출력한다. 따라서, 도 12에 도시된 바와 같이, 본 발명에서는 하나의 리드 스트로브 신호에 대해서는 하나의 컬럼 선택신호만 출력되므로, 2개의 서로 다른 컬럼이 동시에 선택됨으로 인하여 데이터 리딩동작의 오류가 발생하는 것 을 원천적으로 막을 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 컬럼 경로회로는 외부로부터 입력되는 페이지 어드레스 신호에 대한 스큐발생에 의하여 리드 스트로브 신호가 인에이블되어 있는 구간 동안에 페이지 어드레스 신호의 레벨이 천이되는 경우, 페이지 어드레스 신호를 새로이 래치시켜 디코딩함과 아울러 리드 스트로브 신호를 다시 생성하여 컬럼 선택신호를 생성함으로써, 하나의 리드 스트로브 신호에 대하여 서로 다른 컬럼 선택신호가 2개씩 생성되지 않도록 하여 정상적인 데이터 리딩동작이 가능하도록 한다.

Claims (28)

  1. 페이지 어드레스 신호의 레벨천이를 검출하여 소정의 인에이블 구간을 갖는 천이검출신호를 출력하는 복수의 어드레스 천이 검출부와;
    상기 복수의 어드레스 천이 검출부로부터의 천이검출신호를 논리연산하여 출력하는 검출신호 결합부와;
    상기 검출신호 결합부로부터의 신호의 인에이블에 응답하여 소정 인에이블 구간을 갖는 스트로브 준비신호를 출력하는 준비신호 발생부와;
    상기 스트로브 준비신호에 응답하여, 소정 리드 스트로브 신호와, 상기 페이지 어드레스 신호를 래치하기 위한 페이지 어드레스 스트로브 신호를 생성하는 스트로브 신호 생성부와;
    상기 페이지 어드레스 스트로브 신호에 의해 인에이블되어 페이지 어드레스 신호를 래치하여 버퍼링하는 복수의 페이지 어드레스 버퍼와;
    상기 복수의 페이지 어드레스 버퍼에 의해 버퍼링된 페이지 어드레스 신호를 디코딩하는 페이지 어드레스 디코더와;
    상기 리드 스트로브 신호에 동기하여, 상기 디코딩된 페이지 어드레스 신호에 대응하는 컬럼 선택신호를 출력하는 컬럼 선택신호 발생부를 포함하여 구성되는 컬럼 경로회로.
  2. 제 1 항에 있어서,
    상기 검출신호 결합부는 상기 복수의 어드레스 천이 검출부로부터의 천이검출신호를 논리합연산하여 출력하는 컬럼 경로회로.
  3. 제 1 항에 있어서,
    상기 스트로브 신호 생성부는 상기 스트로브 준비신호에 응답하여 상기 리드 스트로브 신호와 페이지 어드레스 스트로브 신호의 생성을 위한 리셋 신호를 출력하는 리셋신호 생성부와,
    상기 리셋 신호에 응답하여 상기 리드 스트로브 신호와 페이지 어드레스 스트로브 신호를 출력하는 리드 스트로브 출력부를 포함하는 컬럼 경로회로.
  4. 제 3항에 있어서,
    상기 리셋 신호 생성부는
    피드백되는 상기 페이지 어드레스 스트로브신호를 소정시간 지연시킨 신호에 응답하여 제 1 노드를 풀-다운 구동하는 제 1 풀-다운소자와,
    피드백되는 상기 리드 스트로브 신호의 반전 신호에 응답하여 상기 제 1 노드를 풀-업 구동하는 제 1 풀-업 소자와,
    상기 제 1 노드로부터의 신호와 상기 스트로브 준비신호를 논리연산하여 출 력하는 제 1 논리부와,
    상기 제 1 논리부로부터의 신호에 응답하여 소정 인에이블 구간을 갖는 상기 리셋신호를 생성하는 제 1 신호발생부를 포함하여 구성되는 것을 특징으로 하는 컬럼 경로회로.
  5. 제 4항에 있어서,
    상기 리셋 신호 생성부는 상기 제 1 노드의 신호를 소정시간 래치시키는 제 1 래치부를 상기 제 1 노드와 상기 제 1 논리부 사이에 더 포함하는 컬럼 경로회로.
  6. 제 4항에 있어서,
    상기 리셋 신호 생성부는 상기 리드 스트로브 신호의 반전신호에 응답하여 상기 제 1 노드와 제 1 풀-다운 소자 간을 스위칭하는 제 1 스위치소자를 더 포함하는 컬럼 경로회로.
  7. 제 6항에 있어서,
    상기 제 1 스위치 소자는 NMOS 소자인 컬럼 경로회로.
  8. 제 4항에 있어서,
    상기 제 1 논리부는 논리곱 연산을 수행하는 컬럼 경로회로.
  9. 제 4항에 있어서,
    상기 제 1 신호발생부는
    상기 제 1 논리부로부터의 신호를 소정시간 지연시키는 제 1 지연부와,
    상기 제 1 지연부로부터의 신호를 버퍼링하는 제 1 버퍼와,
    상기 제 1 논리부로부터의 신호와 상기 제 1 버퍼로부터의 신호를 논리연산하여 출력하는 제 2 논리부를 포함하여 구성되는 컬럼 경로회로.
  10. 제 9항에 있어서,
    상기 제 1 버퍼는 인버팅동작을 수행하고, 상기 제 2 논리부는 논리곱 연산을 수행하는 컬럼 경로회로.
  11. 제 4항에 있어서,
    상기 리셋 신호 생성부는
    소정 초기화 신호에 응답하여 상기 제 1 노드를 풀-업구동하는 제 2 풀-업 소자를 더 포함하는 컬럼 경로회로.
  12. 제 3항에 있어서,
    상기 리드 스트로브 출력부는
    상기 리셋 신호에 응답하여 제 2 노드를 풀-다운 구동하는 제 2 풀-다운소자와,
    피드백되는 상기 리드 스트로브 신호의 반전 신호에 응답하여 상기 제 2 노드를 풀-업 구동하는 제 3 풀-업 소자와,
    상기 제 2 노드로부터의 신호를 소정시간 래치시키는 제 2 래치부와,
    상기 제 2 래치부로부터의 신호에 응답하여 소정 인에이블 구간을 갖는 상기 페이지 어드레스 스트로브 신호를 출력하는 제 2 신호발생부와,
    상기 페이지 어드레스 스트로브 신호를 소정시간 지연시켜 상기 리드 스트로브 신호를 출력하는 제 2 지연부를 포함하여 구성되는 컬럼 경로회로.
  13. 제 12항에 있어서,
    상기 리드 스트로브 출력부는 상기 리드 스트로브 신호의 반전신호에 응답하 여 상기 제 2 노드와 제 2 풀-다운 소자 간을 스위칭하는 제 2 스위치소자를 더 포함하는 컬럼 경로회로.
  14. 제 13항에 있어서,
    상기 제 2 스위치 소자는 NMOS 소자인 컬럼 경로회로.
  15. 제 12항에 있어서,
    상기 제 2 래치부는 상기 제 2 노드의 신호를 반전시켜 출력하는 반전 래치인 컬럼 경로회로.
  16. 제 12항에 있어서,
    상기 제 2 신호발생부는
    상기 제 2 래치부로부터의 신호를 소정시간 지연시키는 제 3 지연부와,
    상기 제 3 지연부로부터의 신호를 버퍼링하는 제 2 버퍼와,
    상기 제 2 래치부로부터의 신호와 상기 제 2 버퍼로부터의 신호를 논리연산하여 출력하는 제 3 논리부를 포함하여 구성되는 컬럼 경로회로.
  17. 제 16항에 있어서,
    상기 제 2 버퍼는 인버팅동작을 수행하고, 상기 제 3 논리부는 논리곱 연산을 수행하는 컬럼 경로회로.
  18. 제 12항에 있어서,
    상기 리드 스트로브 출력부는 소정 초기화 신호에 응답하여 상기 제 2 노드를 풀-업구동하는 제 4 풀-업 소자를 더 포함하는 컬럼 경로회로.
  19. 제 3항에 있어서,
    상기 준비신호 발생부는
    상기 검출신호 결합부로부터의 신호에 응답하여 제 3 노드를 풀-다운 구동하는 제 3 풀-다운소자와,
    상기 리셋 신호의 반전신호에 응답하여 상기 제 3 노드를 풀-업 구동하는 제 5 풀-업 소자와,
    상기 제 3 노드로부터의 신호를 소정시간 래치시키고 상기 스트로브 준비신호를 출력하는 제 3 래치부를 포함하는 컬럼 경로회로.
  20. 제 19항에 있어서,
    상기 준비신호 발생부는 상기 리셋 신호의 반전신호에 응답하여 상기 제 3 노드와 제 3 풀-다운 소자 간을 스위칭하는 제 3 스위치소자를 더 포함하는 컬럼 경로회로.
  21. 제 20항에 있어서,
    상기 제 3 스위치 소자는 NMOS 소자인 컬럼 경로회로.
  22. 제 19항에 있어서,
    상기 제 3 래치부는 상기 제 3 노드의 신호를 반전시켜 출력하는 반전 래치인 컬럼 경로회로.
  23. 제 19항에 있어서,
    상기 준비신호 발생부는 소정 초기화 신호에 응답하여 상기 제 3 노드를 풀-업구동하는 제 6 풀-업 소자를 더 포함하는 컬럼 경로회로.
  24. 제 1 항에 있어서,
    상기 페이지 어드레스 버퍼는
    상기 페이지 어드레스 스트로브 신호에 응답하여 제 4노드를 풀-업구동하는 제 7 풀-업 소자와,
    상기 페이지 어드레스 스트로브 신호에 응답하여 제 5노드를 풀-업구동하는 제 8 풀-업 소자와,
    상기 페이지 어드레스 신호에 응답하여 상기 제 4노드를 풀-다운 구동하는 제 4 풀-다운 소자와,
    상기 페이지 어드레스 신호를 버퍼링한 신호에 응답하여 상기 제 5노드를 풀-다운 구동하는 제 5 풀-다운 소자와,
    상기 제 4 노드로부터의 신호에 응답하여 상기 제 5 노드를 풀-업 구동하는 제 9 풀-업 소자와,
    상기 제 5 노드로부터의 신호에 응답하여 상기 제 4 노드를 풀-업 구동하는 제 10 풀-업 소자와,
    상기 제 4 노드로부터의 신호를 버퍼링한 신호에 응답하여 제 6노드를 풀-다운 구동하는 제 6 풀-다운 소자와,
    상기 제 5 노드로부터의 신호에 응답하여 제 6노드를 풀-업 구동하는 제 11 풀-업 소자를 포함하여 구성되는 컬럼 경로회로.
  25. 제 24 항에 있어서,
    상기 페이지 어드레스 버퍼는 상기 페이지 어드레스 스트로브 신호에 응답하여 동작하고, 상기 제 4 풀-다운소자와 제 5 풀-다운 소자의 공동 접속노드와 접지단 간을 스위칭하는 제 4 스위치를 더 포함하는 컬럼 경로회로.
  26. 제 24항에 있어서,
    상기 제 5 풀-다운 소자는 상기 페이지 어드레스 신호의 반전 신호에 응답하여 동작하고, 상기 제 6 풀-다운 소자는 상기 제 4 노드로부터의 신호의 반전신호에 응답하여 동작하는 컬럼 경로회로.
  27. 제 24항에 있어서,
    상기 페이지 어드레스 버퍼는 상기 제 6노드로부터의 신호를 반전시켜 상기 버퍼링된 페이지 어드레스 신호를 출력하는 인버터 소자를 더 포함하는 컬럼 경로회로.
  28. 제 24항에 있어서,
    상기 페이지 어드레스 버퍼는 상기 제 6 노드의 신호를 소정시간 래치시키는 제 4 래치부를 더 포함하는 컬럼 경로회로.
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