JP2006294228A - コラム経路回路 - Google Patents

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Abstract

【課題】一つのリードストローブ信号に対して２つの異なるコラム選択信号が生成されることのないコラム経路回路を提供する。
【解決手段】ページアドレス信号のレベル遷移を検出して所定のイネーブル区間を持つアドレス遷移検出信号の生成部と、前記複数のアドレス遷移検出信号を論理演算する検出信号結合部と、前記結合部出力のイネーブルに応答した所定のイネーブル区間を持つストローブ準備信号の発生部と、前記ストローブ準備信号に応答した所定リードストローブ信号及び前記ページアドレス信号をラッチするためのページアドレスストローブ信号の生成部と、前記ページアドレスストローブ信号によってイネーブルされてページアドレス信号をラッチする複数のバッファーと、前記複数のラッチされたページアドレス信号のデコーダと、前記リードストローブ信号に同期して前記デコードされたページアドレス信号に対応したコラム選択信号の発生部と、を備える。
【選択図】図３

Description

本発明は、コラム経路回路に係り、より具体的には、擬似ＳＲＡＭ(pseudo Static Random Access Memory)などにおいて、外部から入力されるページアドレス信号に対するスキュー発生から、リードストローブ信号のイネーブル区間においてページアドレス信号のレベルが遷移する場合、ページアドレス信号を新たにラッチしデコーディングするとともに、リードストローブ信号を再び生成してコラム選択信号を生成することによって、一つのリードストローブ信号に対して２つの異なるコラム選択信号が生成されるのを防止し、正常のデータリード動作を可能にしたコラム経路回路に関する。
一般に、擬似ＳＲＡＭ(pseudo SRAM)とは、半導体メモリの一つで、ＤＲＡＭ(Dynamic RAM)セルをメモリセルとして持つが、ＳＲＡＭのような方式で動作するＲＡＭ、すなわちメモリセルはＤＲＡＭ構造となっているが、ＳＲＡＭ方式によって動作するメモリ装置のことをいう。
図１は、従来のコラム経路回路、特に、擬似ＳＲＡＭ装置において、外部からページアドレス信号を取り込み、これをデコーディングしてコラム選択信号を出力するコラム経路回路の構成を示す図で、図２は、ここに使われる各信号のタイミング図を示す。以下、これら図面を参照して従来のコラム経路回路の動作について説明する。
図１に示すように、外部からページアドレス信号ｐａｇｅ ａｄｄｒｅｓｓ＜０＞，ｐａｇｅ ａｄｄｒｅｓｓ＜１＞，…が入力されると、ページアドレスバッファー１１１，１１２，…はこれら信号をそれぞれバッファリングし、バッファリングした信号ｐａｇｅ＿ａｄｄ＿ｏｕｔをページアドレスデコーダ１３０に供給する。すると、ページアドレスデコーダ１３０は、ページアドレスバッファー１１１，１１２，…からの信号ｐａｇｅ＿ａｄｄ＿ｏｕｔをデコーディングし、図２示すようにデコーディングされたページアドレス信号ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜０＞、ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜１＞，…を出力する。
一方、アドレス遷移検出部１２１，１２２，…は、ページアドレス信号(ｐａｇｅ ａｄｄｒｅｓｓ＜１＞、ｐａｇｅ ａｄｄｒｅｓｓ＜２＞，…を受信してそのレベル遷移を検出し、図２に示すように、所定のイネーブル区間を持つ遷移検出信号ａｔｄ＜０＞，ａｔｄ＜１＞，…を出力する。すると、検出信号結合部１４０は、これら遷移検出信号ａｔｄ＜０＞，ａｔｄ＜１＞，…を受信し、これらを論理和演算し、図２に示すような信号ａｔｄ＿ｓｕｍを出力する。続いて、リードストローブ発生部１５０は、信号ａｔｄ＿ｓｕｍを受信し、上記デコーディングされたページアドレス信号ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜０＞，ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜１＞，…をラッチするためのリードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅを出力する。ここで、リードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅは、上記デコーディングされたページアドレス信号を用いてコラム選択信号を生成する際に基準となるストローブ信号(strobe signal)または同期信号のことをいう。
続いて、コラム選択信号発生部１６０は、リードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅに同期して、すなわち、リードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅがイネーブルされている区間を基準としてデコーディングされたページアドレス信号ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜０＞，ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜１＞，…に対応するコラム選択信号Ｙｉ＜０＞，Ｙｉ＜１＞，…を出力する。
本出願と関連のある技術が、特許文献１〜７に開示されている。
米国特許第5768215号明細書 日本特許出願公開番号第2004/38705号明細書 米国特許第6564284B2号明細書 米国特許第6507534B2号明細書 米国特許第6389520B2号明細書 米国特許出願公開第2004/0015663A1号明細書 日本特許出願公開番号第2002/149486号明細書
しかしながら、かかる従来のコラム経路回路は、外部から入力されるページアドレス信号に対するスキュー発生によって、リードストローブ信号のイネーブル区間においてデコーディングされたページアドレスが変わる場合、一つのリードストローブ信号に対して２つの異なるコラム選択信号が生成されるという問題点があった。すなわち、図２に示すように、ページアドレス信号ｐａｇｅ ａｄｄｒｅｓｓ＜０＞，ｐａｇｅ ａｄｄｒｅｓｓ＜１＞，…に対するスキュー発生によって、リードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅがイネーブルされている区間において、デコーディングされたページアドレスｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜０＞，ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜１＞，…が変わると、コラム選択信号発生部１６０は、２つの異なるコラム選択信号Ｙｉ＜１＞，Ｙｉ＜３＞を出力し、この場合、２つのコラムが選択されるがために正常のリード動作が不可能になるという問題点があった。
本発明は、上記問題点を解決するためのもので、その目的は、外部から入力されるページアドレス信号に対するスキュー発生によって、リードストローブ信号のイネーブル区間においてデコーディングされたページアドレスが変わる場合、ページアドレス信号を新たにラッチしデコーディングするとともに、リードストローブ信号を再び生成してコラム選択信号を生成することによって、一つのリードストローブ信号に対して２つの異なるコラム選択信号が生成されるのを防止し、正常のデータリード動作を可能にしたコラム経路回路を提供することにある。
上記目的を達成する本発明は、ページアドレス信号のレベル遷移を検出して所定のイネーブル区間を持つ遷移検出信号を出力する複数のアドレス遷移検出部と、前記複数のアドレス遷移検出部からの遷移検出信号を論理演算して出力する検出信号結合部と、前記検出信号結合部からの信号のイネーブルに応答して、所定イネーブル区間を持つストローブ準備信号を出力する準備信号発生部と、前記ストローブ準備信号に応答して、所定のリードストローブ信号と、前記ページアドレス信号をラッチするためのページアドレスストローブ信号とを生成するストローブ信号生成部と、前記ページアドレスストローブ信号によってイネーブルされ、前記ページアドレス信号をラッチしバッファリングする複数のページアドレスバッファーと、前記複数のページアドレスバッファーによりバッファリングされたページアドレス信号をデコーディングするページアドレスデコーダと、
前記リードストローブ信号に同期して、前記デコーディングされたページアドレス信号に対応するコラム選択信号を出力するコラム選択信号発生部と、を備えて構成されるコラム経路回路とした。
好ましくは、前記検出信号結合部は、前記複数のアドレス遷移検出部からの遷移検出信号を論理和演算して出力する。
好ましくは、前記ストローブ信号生成部は、前記ストローブ準備信号に応答して、前記リードストローブ信号及びページアドレスストローブ信号の生成のためのリセット信号を出力するリセット信号生成部と、前記リセット信号に応答して、前記リードストローブ信号及びページアドレスストローブ信号を出力するリードストローブ出力部と、を備える。
また、前記リセット信号生成部は、フィードバックされる前記ページアドレスストローブ信号を所定時間遅延させた信号に応答して、第１ノードをプルダウン駆動する第１プルダウン素子と、フィードバックされる前記リードストローブ信号の反転信号に応答して、前記第１ノードをプルアップ駆動する第１プルアップ素子と、前記第１ノードからの信号と前記ストローブ準備信号とを論理演算して出力する第１論理部と、前記第１論理部からの信号に応答して、所定のイネーブル区間を持つ前記リセット信号を生成する第１信号発生部と、を備えて構成されることを特徴とする。
好ましくは、前記リセット信号生成部は、前記第１ノードと前記第１論理部との間に配置され、前記第１ノードの信号を所定時間ラッチする第１ラッチ部をさらに備える。
前記リセット信号生成部は、前記リードストローブ信号の反転信号に応答して、前記第１ノードと第１プルダウン素子間のスイッチングを行う第１スイッチ素子をさらに備えると好ましい。
前記第１スイッチ素子は、ＮＭＯＳ（n-channel metal oxide semiconductor）素子であると好ましい。
好ましくは、前記第１論理部は、論理積演算を行う。
前記第１信号発生部は、前記第１論理部からの信号を所定時間遅延させる第１遅延部と、前記第１遅延部からの信号をバッファリングする第１バッファーと、前記第１論理部からの信号と前記第１バッファーからの信号とを論理演算して出力する第２論理部と、を備えて構成されることが好ましい。
好ましくは、前記第１バッファーはインバーティング動作を行い、前記第２論理部は論理積演算を行う。
前記リセット信号生成部は、所定の初期化信号に応答して前記第１ノードをプルアップ駆動する第２プルアップ素子をさらに備えることが好ましい。
好ましくは、前記リードストローブ出力部は、前記リセット信号に応答して第２ノードをプルダウン駆動する第２プルダウン素子と、フィードバックされる前記リードストローブ信号の反転信号に応答して、前記第２ノードをプルアップ駆動する第３プルアップ素子と、前記第２ノードからの信号を所定時間ラッチさせる第２ラッチ部と、前記第２ラッチ部からの信号に応答して、所定のイネーブル区間を持つ前記ページアドレスストローブ信号を出力する第２信号発生部と、前記ページアドレスストローブ信号を所定時間遅延させて前記リードストローブ信号を出力する第２遅延部と、を備えて構成される。
前記リードストローブ出力部は、前記リードストローブ信号の反転信号に応答して、前記第２ノードと第２プルダウン素子間のスイッチングを行う第２スイッチ素子をさらに備えることが好ましい。
好ましくは、前記第２スイッチ素子はＮＭＯＳ素子である。
前記第２ラッチ部は、前記第２ノードの信号を反転させて出力する反転ラッチであると好ましい。
好ましくは、前記第２信号発生部は、前記第２ラッチ部からの信号を所定時間遅延させる第３遅延部と、前記第３遅延部からの信号をバッファリングする第２バッファーと、前記第２ラッチ部からの信号と前記第２バッファーからの信号とを論理演算して出力する第３論理部と、を備えて構成される。
好ましくは、前記第２バッファーはインバーティング動作を行い、前記第３論理部は論理積演算を行う。
前記リードストローブ出力部は、所定の初期化信号に応答して前記第２ノードをプルアップ駆動する第４プルアップ素子をさらに備えることが好ましい。
好ましくは、前記準備信号発生部は、前記検出信号結合部からの信号に応答して、第３ノードをプルダウン駆動する第３プルダウン素子と、前記リセット信号の反転信号に応答して、前記第３ノードをプルアップ駆動する第５プルアップ素子と、前記第３ノードからの信号を所定時間ラッチし、前記ストローブ準備信号を出力する第３ラッチ部と、を備えて構成される。
前記準備信号発生部は、前記リセット信号の反転信号に応答して前記第３ノードと第３プルダウン素子間のスイッチングを行う第３スイッチ素子をさらに備えることが好ましい。
前記第３スイッチ素子はＮＭＯＳ素子であると好ましい。
前記第３ラッチ部は、前記第３ノードの信号を反転させて出力する反転ラッチであると好ましい。
前記準備信号発生部は、所定の初期化信号に応答して、前記第３ノードをプルアップ駆動する第６プルアップ素子をさらに備えることが好ましい。
前記ページアドレスバッファーは、前記ページアドレスストローブ信号に応答して、第４ノードをプルアップ駆動する第７プルアップ素子と、前記ページアドレスストローブ信号に応答して、第５ノードをプルアップ駆動する第８プルアップ素子と、前記ページアドレス信号に応答して、前記第４ノードをプルダウン駆動する第４プルダウン素子と、前記ページアドレス信号をバッファリングした信号に応答して、前記第５ノードをプルダウン駆動する第５プルダウン素子と、前記第４ノードからの信号に応答して、前記第５ノードをプルアップ駆動する第９プルアップ素子と、前記第５ノードからの信号に応答して、前記第４ノードをプルアップ駆動する第１０プルアップ素子と、前記第４ノードからの信号をバッファリングした信号に応答して、第６ノードをプルダウン駆動する第６プルダウン素子と、前記第５ノードからの信号に応答して、第６ノードをプルアップ駆動する第１１プルアップ素子と、を備えて構成されることが好ましい。
前記ページアドレスバッファーは、前記ページアドレスストローブ信号に応答して、前記第４プールダウン素子及び第５プルダウン素子の共通接続ノードと接地端間のスイッチングを行う第４スイッチをさらに備えると好ましい。
前記ページアドレスバッファーは、前記第６ノードからの信号を反転させて、前記バッファリングされたページアドレス信号として出力するインバータ素子をさらに備えると好ましい。
好ましくは、前記ページアドレスバッファーは、前記第６ノードの信号を所定時間ラッチする第４ラッチ部をさらに備える。
本発明に係るコラム経路回路は、外部から入力されるページアドレス信号に対するスキュー発生によって、リードストローブ信号がイネーブルされている区間においてページアドレス信号のレベルが遷移する場合、ページアドレス信号を新たにラッチしデコーディングするとともに、リードストローブ信号を再び生成してコラム選択信号を生成するため、１つのリードストローブ信号について２つの異なるコラム選択信号が生成されるのを防止し、正常のデータリード動作を可能にすることができる。
以下、本発明の好適な実施形態について、添付の図面を参照しつつ詳細に説明する。ただし、下記の実施形態は、本発明を例示するためのもので、本発明の権利保護範囲を制限するためのものでない。
図３は、本発明の一実施形態によるコラム経路回路の構成を示す図で、図４乃至図１１は、図３のコラム経路回路に含まれた各構成要素の構成を示す図である。
図３に示すように、本発明によるコラム経路回路は、ページアドレス信号ｐａｇｅ ａｄｄｒｅｓｓ＜０＞，ｐａｇｅ ａｄｄｒｅｓｓ＜１＞，…のレベル遷移を検出して所定のイネーブル区間を持つ遷移検出信号ａｔｄ＜０＞，ａｔｄ＜１＞，…を出力する複数のアドレス遷移検出部３０１，３０２，…と、各アドレス遷移検出部３０１，３０２，…から出力される遷移検出信号ａｔｄ＜０＞，ａｔｄ＜１＞，…を論理和演算しａｔｄ＿ｓｕｍ信号として出力する検出信号結合部５００と、検出信号結合部５００からの信号ａｔｄ＿ｓｕｍのイネーブルに応答して、所定のイネーブル区間を持つストローブ準備信号ｒｅａｄｙを出力する準備信号発生部６００と、該ストローブ準備信号ｒｅａｄｙに応答して、所定のリードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅ、及びページアドレス信号ｐａｇｅ ａｄｄｒｅｓｓ＜０＞，ｐａｇｅ ａｄｄｒｅｓｓ＜１＞，…をラッチするためのページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂを生成するストローブ信号生成部７００と、ページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂによってイネーブルされてページアドレス信号ｐａｇｅ ａｄｄｒｅｓｓ＜０＞，ｐａｇｅ ａｄｄｒｅｓｓ＜１＞，…をラッチしバッファリングして、バッファリングされたページアドレス信号ｐａｇｅ＿ａｄｄ＿ｏｕｔをそれぞれ出力する複数のページアドレスバッファー２０１，２０２，…と、各ページアドレスバッファー２０１，２０２，…によりバッファリングされたページアドレス信号ｐａｇｅ＿ａｄｄ＿ｏｕｔをデコーディングするページアドレスデコーダ４００と、リードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅに同期して、デコーディングされたページアドレス信号ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜０＞，ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜１＞，…に対応するコラム選択信号Ｙｉ＜０＞，Ｙｉ＜１＞，…を出力するコラム選択信号発生部８００と、を備えて構成される。
ストローブ信号生成部７００は、ストローブ準備信号ｒｅａｄｙに応答してリードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅとページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂの生成のためのリセット信号ｒｅｓｅｔを出力するリセット信号生成部７１０と、該リセット信号ｒｅｓｅｔに応答してリードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅとページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂを出力するリードストローブ出力部７２０と、を備える。
図７に示すように、リセット信号生成部７１０は、フィードバックされるページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂを所定時間遅延させた信号に応答してノードＢをプルダウン駆動するプルダウン素子の一例としてのＮＭＯＳ Ｎ７１と、フィードバックされるリードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅの反転信号に応答してノードＢをプルアップ駆動する第１プルアップ素子の一例としてのＰＭＯＳ Ｐ７１と、ノードＢからの信号とストローブ準備信号ｒｅａｄｙを論理演算して出力する第1論理部の一例としての論理部７１３と、論理部７１３からの信号に応答して所定のイネーブル区間を持つリセット信号ｒｅｓｅｔを生成する信号発生部７１４と、を備えて構成される。
図８に示すように、リードストローブ出力部７２０は、リセット信号ｒｅｓｅｔに応答してノードＣをプルダウン駆動するプルダウン素子の一例としてのＮＭＯＳ Ｎ８１と、フィードバックされるリードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅの反転信号に応答してノードＣをプルアップ駆動する第１プルアップ素子の一例としてのＰＭＯＳ Ｐ８１と、ノードＣからの信号を所定時間ラッチさせるラッチ部７２３と、ラッチ部７２３からの信号に応答して、所定のイネーブル区間を持つページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂを出力する信号発生部７２１と、ページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂを所定時間遅延させてリードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅを出力する第1遅延部の一例としての遅延部７２２と、を備えて構成される。
図６に示すように、準備信号発生部６００は、検出信号結合部５００からの信号ａｔｄ＿ｓｕｍに応答してノードＡをプルダウン駆動するプルダウン素子の一例としてのＮＭＯＳ Ｎ６１と、リセット信号ｒｅｓｅｔの反転信号に応答してノードＡをプルアップ駆動する第１プルアップ素子の一例としてのＰＭＯＳ Ｐ６１と、ノードＡからの信号を所定時間ラッチさせ、ストローブ準備信号ｒｅａｄｙを出力するラッチ部６０１と、を備える。
図９に示すように、ページアドレスバッファー２０１，２０２，…のそれぞれは、ページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂに応答して第１ノードの一例としてのノードＤをプルアップ駆動する第１プルアップ素子の一例としてのＰＭＯＳ Ｐ９１と、ページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂに応答して第２ノードの一例としてのノードＥをプルアップ駆動する第２プルアップ素子の一例としてのＰＭＯＳ Ｐ９４と、ページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓに応答して第１ノードの一例としてのノードＤをプルダウン駆動する第１プルダウン素子の一例としてのＮＭＯＳ Ｎ９１と、ページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓの反転信号（ページアドレス信号をバッファリングした信号）に応答して第２ノードの一例としてのノードＥをプルダウン駆動する第２プルダウン素子の一例としてのＮＭＯＳ Ｎ９２と、第１ノードの一例としてのノードＤからの信号に応答して第２ノードの一例としてのノードＥをプルアップ駆動する第３プルアップ素子の一例としてのＰＭＯＳ Ｐ９３と、第２ノードの一例としてのノードＥからの信号に応答して第１ノードの一例としてのノードＤをプルアップ駆動する第４プルアップ素子の一例としてのＰＭＯＳ Ｐ９２と、第１ノードの一例としてのノードＤからの信号の反転信号（ノードＤからの信号をバッファリングした信号）に応答して第３ノードの一例としてのノードＧをプルダウン駆動する第３プルダウン素子の一例としてのＮＭＯＳ Ｎ９４と、第２ノードの一例としてのノードＥからの信号に応答して第３ノードの一例としてのノードＧをプルアップ駆動する第５プルアップ素子の一例としてのＰＭＯＳ Ｐ９５と、を備えて構成される。
このように構成された本実施形態による動作を、図３乃至図１２を参照して具体的に説明する。
図３に示すように、外部からページアドレス信号ｐａｇｅ ａｄｄｒｅｓｓ＜０＞，ｐａｇｅ ａｄｄｒｅｓｓ＜１＞，…が入力されると、ページアドレスバッファー２０１，２０２，…は、これをバッファリングして信号ｐａｇｅ＿ａｄｄ＿ｏｕｔとしてページアドレスデコーダ４００にそれぞれ供給する。ところが、図９に示すように、ページアドレスバッファー２０１，２０２，…はページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂによってイネーブルされて動作するようになっているため、ページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂがハイレベルとイネーブルされるまではバッファリングを行わず、よって、初期にはバッファリングを行わない。
一方、アドレス遷移検出部３０１，３０２，…のそれぞれは、ページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓを取り込んでそのレベル遷移を検出し、図３に示すように所定のイネーブル区間を持つ遷移検出信号ａｔｄ＜０＞，ａｔｄ＜１＞，…をそれぞれ出力する。これを図４を参照して具体的に説明すると、ページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓがローレベルからハイレベルに遷移する場合には立上り遷移感知部３５０によって、ハイレベルからローレベルに遷移する場合には立下り遷移感知部３６０によってそれぞれその遷移が感知され、所定のイネーブル区間を持つ遷移検出信号ａｔｄが出力される。
まず、ページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓがローレベルの状態にある場合、ＮＡＮＤゲートＮＤ３５はハイレベルの信号を出力し、ＮＯＲゲートＮＲ３５からローレベルの信号が印加されるインバータＩＶ４１もハイレベルの信号を出力するので、ＮＡＮＤゲートＮＤ３６はローレベルの信号を出力する。このときに、仮にページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓがハイレベルに遷移すると、ＮＡＮＤゲートＮＤ３５の一側入力端への信号は直ちにハイレベルに遷移するが、ＮＡＮＤゲートＮＤ３４から他側入力端へ入力される信号はインバータＩＶ３１〜ＩＶ３５などによる遅延時間の間にはしばらく以前状態のハイレベルを維持する。したがって、ＮＡＮＤゲートＮＤ３５はローレベルの信号を出力し、ＮＡＮＤゲートＮＤ３６はハイレベルの遷移検出信号ａｔｄを出力する。この後当該遅延時間が経過すると、ＮＡＮＤゲートＮＤ３４から出力される信号はローレベルに遷移するので、ＮＡＮＤゲートＮＤ３５はハイレベルの信号を出力し、ＮＡＮＤゲートＮＤ３６から出力される遷移検出信号ａｔｄはローレベルに遷移する。したがって、ページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓがローレベルからハイレベルに遷移すると、該当するアドレス遷移検出部は、当該遅延時間の間にイネーブルされる遷移検出信号ａｔｄを出力する。
一方、ページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓがハイレベルの状態にある場合、ＮＡＮＤゲートＮＤ３５はハイレベルの信号を出力し、ＮＯＲゲートＮＲ３５からローレベルの信号が印加されるインバータＩＶ４１もハイレベルの信号を出力するので、ＮＡＮＤゲートＮＤ３６はローレベルの信号を出力する。このときに、仮にページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓがローレベルに遷移すると、ＮＯＲゲートＮＲ３５の一側入力端への信号は直ちにローレベルに遷移するが、ＮＯＲゲートＮＲ３４から他側入力端へ入力される信号は、インバータＩＶ３６〜ＩＶ４０などによる遅延時間の間にはしばらく以前状態のローレベルを維持する。このため、ＮＯＲゲートＮＲ３５はハイレベルの信号を出力し、インバータＩＶ４１はローレベルの信号を出力するので、ＮＡＮＤゲートＮＤ３６はハイレベルの遷移検出信号ａｔｄを出力する。この後当該遅延時間が経過すると、ＮＯＲゲートＮＲ３４から出力される信号はハイレベルに遷移するので、ＮＯＲゲートＮＲ３５はローレベルの信号を出力し、インバータＩＶ４１はハイレベルの信号を出力するので、ＮＡＮＤゲートＮＤ３６から出力される遷移検出信号ａｔｄはローレベルに遷移する。したがって、ページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓがハイレベルからローレベルに遷移すると、該当するアドレス遷移検出部は、当該遅延時間の間にイネーブルされる遷移検出信号ａｔｄを出力する。
続いて、検出信号結合部５００は、遷移検出信号ａｔｄ＜０＞，ａｔｄ＜１＞，…を受信してこれらを論理和演算し、図１２に示すように信号ａｔｄ＿ｓｕｍを出力する。図５は、このような論理和演算を行う一例を示す図で、遷移検出信号ａｔｄ＜０＞，ａｔｄ＜１＞，…のいずれか一つでもハイレベルになると、それに対応するＮＯＲゲートはローレベルの信号を出力し、その信号が印加されたＮＡＮＤゲートはハイレベルの信号を出力し、結果として論理和演算が行われる場合を示している。
また、準備信号発生部６００は、信号ａｔｄ＿ｓｕｍを受信し、これに応答して所定のイネーブル区間を持つストローブ準備信号ｒｅａｄｙを出力し、このストローブ準備信号ｒｅａｄｙは、後述するストローブ信号生成部７００がページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂとリードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅを生成するにおいて準備信号となる。次に、この準備信号発生部６００の動作を、図６に基づいて説明する。
まず、初期状態においては、ノードＡは、初期化信号ｐｗｒｕｐによって動作するＰＭＯＳ Ｐ６２及びラッチ部６０１の動作によってハイレベルの状態にある。このときに、リセット信号生成部７１０からフィードバックされたリセット信号ｒｅｓｅｔは、未だローレベルとディセーブル状態にあるので、ＮＭＯＳ Ｎ６２はオン状態にあり、ＰＭＯＳ Ｐ６１はオフ状態にある。この条件で、任意のページアドレス信号ｐａｇｅ ａｄｄｒｅｓｓ＜０＞，ｐａｇｅ ａｄｄｒｅｓｓ＜１＞，…がレベル遷移し信号ａｔｄ＿ｓｕｍがハイレベルに遷移すると、ＮＭＯＳ Ｎ６１がターンオンする。これにより、ノードＡはローレベルに遷移するので、図１２に示すように、ストローブ準備信号ｒｅａｄｙはハイレベルとイネーブルされて出力される。そして、この状態は、以降リセット信号生成部７１０からフィードバックされるリセット信号ｒｅｓｅｔがハイレベルとイネーブルされてノードＡがハイレベルにリセットされるまで維持される。
続いて、ストローブ信号生成部７００は、ストローブ準備信号ｒｅａｄｙを受信し、リードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅ、ページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂ、及びリセット信号ｒｅｓｅｔとして出力する。この動作を、図７及び図８を参照して説明する。
まず、図７に示すように、ストローブ準備信号ｒｅａｄｙはリセット信号生成部７１０のＮＡＮＤゲートＮＤ７１の一側端に入力される。このときに、ノードＢは、初期化信号ｐｗｒｕｐによって動作するＰＭＯＳ Ｐ７２及びラッチ部７１２の動作によってハイレベルの状態にあるので、インバータＩＶ７４からＮＡＮＤゲートＮＤ７１に入力される信号は、ハイレベルの状態にある。したがって、ストローブ準備信号ｒｅａｄｙがハイレベルで入力されると、ＮＡＮＤゲートＮＤ７１及びインバータＩＶ７５からなる論理部７１３から出力される信号は、ローレベルからハイレベルに遷移する。その結果、信号発生部７１４は、論理部７１３からのハイレベル信号に応じてイネーブルされることで、所定のイネーブル区間を持つリセット信号ｒｅｓｅｔを出力する。信号発生部７１４の具体的な動作を、図１０を参照して説明する。
図１０に示すように、インバータＩＶ７５から出力される信号は、ＮＡＮＤゲートＮＤ７２の一側端に入力されると同時に、遅延部７１５に入力される。ストローブ準備信号ｒｅａｄｙがローレベルである状態、すなわちインバータＩＶ７５からの信号がローレベルである状態では、インバータＩＶ７６からの信号はハイレベルとして入力され、ＮＡＮＤゲートＮＤ７２はハイレベルの信号を出力するので、インバータＩＶ７７の出力であるリセット信号ｒｅｓｅｔは、ローレベルの状態にある。このときに、ストローブ準備信号ｒｅａｄｙがハイレベルとイネーブルされると、インバータＩＶ７５からはハイレベルの信号が信号発生部７１４に入力される。
この条件下で、遅延部７１５による遅延時間が経過する前では、インバータＩＶ７６の出力は未だ以前状態のハイレベル状態を維持する。したがって、当該遅延時間が経過する前には、論理部７１６は２つのハイレベル信号を受信してハイレベルの信号を出力する。その後、当該遅延時間が経過すると、インバータＩＶ７６の出力はローレベルに遷移するので、論理部７１６の出力はローレベルに遷移する。要するに、リセット信号生成部７１０は、ストローブ準備信号ｒｅａｄｙがイネーブルされると、図１２に示すように所定のイネーブル区間を持つリセット信号ｒｅｓｅｔを出力する。
一方、後述するリードストローブ出力部７２０からページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂがイネーブル状態として遅延部７１１に入力されると、ノードＢはローレベルに遷移し、論理部７１３はローレベルの信号を出力するので、図１２に示すように、信号発生部７１４から出力されるリセット信号ｒｅｓｅｔはローレベルとディセーブルされる。そして、リードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅがリセット信号生成部７１０のインバータＩＶ７１に印加されると、ノードＢは再びハイレベルに遷移してストローブ準備信号ｒｅａｄｙが入力される以前の状態に復帰する。
次に、図８に示すように、リセット信号ｒｅｓｅｔはリードストローブ出力部７２０のＮＭＯＳ Ｎ８１に入力される。このときに、リードストローブ出力部７２０にフィードバックされるリードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅは、未だローレベルとディセーブル状態にあり、したがって、リセット信号ｒｅｓｅｔがハイレベルとイネーブルされると、ノードＣはローレベルにプルダウンされ、信号発生部７２１はハイレベルの信号を受信して所定のイネーブル区間を持つページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂを出力する。信号発生部７２１の具体的な動作を、図１１を参照して説明する。
図１１に示すように、信号発生部７２１の基本的な構成は、リセット信号生成部７１０の信号発生部７１４と同様である。したがって、上述した信号発生部７１４の動作と同じ動作原理によって、信号発生部７２１はハイレベルの信号を受信して所定のイネーブル区間を持つページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂを出力する。すなわち、まず、初期状態においては、ノードＣは初期化信号ｐｗｒｕｐによって動作するＰＭＯＳ Ｐ８２及びラッチ部７２３の動作によってハイレベルの状態にあるので、信号発生部７２１はローレベルの信号を受信しディセーブル状態にある。以降、リセット信号ｒｅｓｅｔがハイレベルとイネーブルされることで信号発生部７２１はイネーブルされ、図１１の遅延部７２４による遅延時間の間にイネーブルされるページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂを出力する（図１２参照）。なお、図１２に示すように、ページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂは遅延部７２２によって所定時間遅延された後にリードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅとして出力される。
このように、ストローブ信号生成部７００は、ストローブ準備信号ｒｅａｄｙに応答してリードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅ及びページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂを出力する。このときに生成されたページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂは、図３に示すようにページアドレスバッファー２０１，２０２，…に供給され、ページアドレスバッファー２０１，２０２，…はページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂによりイネーブルされて（ページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂに同期して）ページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓ＜０＞，ｐａｇｅ＿ａｄｄｒｅｓｓ＜１＞， ｐａｇｅ＿ａｄｄｒｅｓｓ＜２＞，…をそれぞれラッチしバッファリングする。一方、リードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅはコラム選択信号発生部８００に供給されて、コラム選択信号発生部８００は、リードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅに同期してコラム選択信号を出力する。これについて詳細に説明すると、下記の通りである。
まず、ページアドレスバッファー２０１，２０２，…の動作を、図９に基づいて説明する。ページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂがイネーブルされる前には、ＮＭＯＳ Ｎ９３はオフ状態にあり、ＰＭＯＳ Ｐ９１とＰＭＯＳ Ｐ９４はオン状態にある。これにより、ノードＤ及びノードＥはハイレベルにプルアップ駆動され、ＰＭＯＳ Ｐ９５及びＮＭＯＳ Ｎ９４はオフ状態にあるので、ページアドレスバッファー２０１，２０２，…はバッファリング動作を行わずにいる。
このときに、ページアドレスバッファーに印加されるページアドレス信号ｐａｇｅ ａｄｄｒｅｓｓ＜０＞，ｐａｇｅ ａｄｄｒｅｓｓ＜１＞，…にレベル遷移が発生すると、信号ａｔｄ＿ｓｕｍ、ストローブ準備信号ｒｅａｄｙなどが生成され、ページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂがイネーブルされる。そして、ページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂはページアドレスバッファー２０１，２０２，…のそれぞれに印加される。こうなると、ＮＭＯＳ Ｎ９３はターンオンされ、ＰＭＯＳ Ｐ９１とＰＭＯＳ Ｐ９４はターンオフされることで、ページアドレスバッファー２０１，２０２，…はバッファリング動作を行う。
すなわち、仮に、ページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓがハイレベルである場合、ＮＭＯＳ Ｎ９１がターンオンされてノードＤはローレベルに遷移し、ＮＭＯＳ Ｎ９２はターンオフされる。また、ノードＤの信号に応答してＰＭＯＳ Ｐ９３がターンオンされてノードＥはハイレベルになる。これにより、ＮＭＯＳ Ｎ９４はターンオンされ、ＰＭＯＳ Ｐ９５はターンオフされるので、ハイレベルにバッファリングされたページアドレス信号ｐａｇｅ＿ａｄｄ＿ｏｕｔが出力される。一方、もしページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓがローレベルである場合には、ＮＭＯＳ Ｎ９２がターンオンされてノードＥはローレベルに遷移し、ＮＭＯＳ Ｎ９１はターンオフされる。そして、ノードＥの信号に応答してＰＭＯＳ Ｐ９２がターンオンされてノードＤはハイレベルになる。これにより、ＮＭＯＳ Ｎ９４はターンオフされ、ＰＭＯＳ Ｐ９５はターンオンされるので、ローレベルにバッファリングされたページアドレス信号ｐａｇｅ＿ａｄｄ＿ｏｕｔが出力される。ここで、ラッチ部９０１はノードＧの信号を所定時間ラッチする役割を担う。
このように、ページアドレスバッファー２０１，２０２，２０３，…は、ページアドレスストローブ信号ｐ＿ａｄｄ＿ｓｔｂによりイネーブルされ、ページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓをラッチすることによって該当するページアドレス信号ｐａｇｅ＿ａｄｄｒｅｓｓをバッファリングする。
続いて、図３に示すように、ページアドレスデコーダ４００は、ページアドレスバッファー２０１，２０２，…からそれぞれ出力されたページアドレス信号ｐａｇｅ＿ａｄｄ＿ｏｕｔを順にデコーディングし、デコーディングされたページアドレス信号ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜０＞，ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜１＞，…を出力する。
最後に、コラム選択信号発生部８００は、リードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅに同期して、すなわちリードストローブ信号ｒｅａｄ＿ｓｔｒｏｂｅのイネーブル区間において、デコーディングされたページアドレス信号ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜０＞，ｄｅｃｏｄｅｄ ａｄｄｒｅｓｓ＜１＞，…に対応するコラム選択信号Ｙｉ＜０＞，Ｙｉ＜１＞，…を出力する。
このように、本発明ではページアドレス信号にレベル遷移が発生する度にページアドレスストローブ信号及びリードストローブ信号を新たに生成し、これを用いてコラム選択信号を生成しているため、１つのリードストローブ信号に対して２つの異なるコラム選択信号が生成されることがない。
すなわち、本発明では、１つのコラム選択信号が出力されている中にページアドレス信号に対するスキュー発生からページアドレス信号にレベル遷移が発生する場合には、その遷移の検出によって新たにページアドレスストローブ信号及びリードストローブ信号を生成する。続いて、ページアドレスバッファーでは、レベル遷移したページアドレス信号を前記ページアドレスストローブ信号を用いて再びラッチしてバッファリングし、ページアドレスデコーダではそれらバッファリングされたページアドレス信号をデコーディングする。最終的に、コラム選択信号発生部では前記新たに生成されたリードストローブ信号に同期して前記デコーディングされたページアドレス信号に対応するコラム選択信号を生成して出力する。したがって、図１２に示すように、本発明では、１つのリードストローブ信号については１つのコラム選択信号のみ出力されるので、２つの異なるコラムが同時に選択されることから生じるデータリード動作のエラーを根本的に防ぐことが可能になる。
従来の技術に係るコラム経路回路の構成を示す図である。 従来の技術に係るコラム経路回路に用いられる各信号のタイミング図である。 本発明による一実施形態によるコラム経路回路の構成を示す図である。 本発明によるコラム経路回路に用いられるアドレス遷移検出部の構成を示す図である。 本発明によるコラム経路回路に用いられる検出信号結合部の構成を示す図である。 本発明によるコラム経路回路に用いられる準備信号発生部の構成を示す図である。 本発明によるコラム経路回路に用いられるストローブ信号生成部のリセット信号生成部の構成を示す図である。 本発明によるコラム経路回路に用いられるストローブ信号生成部のリードストローブ出力部の構成を示す図である。 本発明によるコラム経路回路に用いられるページアドレスバッファーの構成を示す図である。 リセット信号生成部に含まれた信号発生部の構成を示す図である。 リードストローブ出力部に含まれた信号発生部の構成を示す図である。 本発明の一実施形態によるコラム経路回路に用いられる各信号のタイミング図である。
符号の説明
２０１，２０２、２０３・・・ページアドレスバッファ
３０１，３０２、３０３・・・アドレス遷移検出部
４００・・・ページアドレスデコーダ
５００・・・検出信号結合部
６００・・・準備信号発生部
７００・・・ストローブ信号生成部
７１０・・・リセット信号発生部
７２０・・・リードストローブ出力部
８００・・・コラム選択信号発生部

Claims (47)

  1. ページアドレス信号のレベル遷移を検出して所定のイネーブル区間を持つ遷移検出信号を出力する複数のアドレス遷移検出部と、
    前記複数のアドレス遷移検出部からの遷移検出信号を論理演算して出力する検出信号結合部と、
    前記検出信号結合部からの信号のイネーブルに応答して、所定イネーブル区間を持つストローブ準備信号を出力する準備信号発生部と、
    前記ストローブ準備信号に応答して、所定のリードストローブ信号と、前記ページアドレス信号をラッチするためのページアドレスストローブ信号とを生成するストローブ信号生成部と、
    前記ページアドレスストローブ信号によってイネーブルされ、前記ページアドレス信号をラッチしバッファリングする複数のページアドレスバッファーと、
    前記複数のページアドレスバッファーによりバッファリングされたページアドレス信号をデコーディングするページアドレスデコーダと、
    前記リードストローブ信号に同期して、前記デコーディングされたページアドレス信号に対応するコラム選択信号を出力するコラム選択信号発生部と、
    を備えて構成されるコラム経路回路。
  2. 前記検出信号結合部は、前記複数のアドレス遷移検出部からの遷移検出信号を論理和演算して出力する、請求項１に記載のコラム経路回路。
  3. 前記ストローブ信号生成部は、
    前記ストローブ準備信号に応答して、前記リードストローブ信号及びページアドレスストローブ信号の生成のためのリセット信号を出力するリセット信号生成部と、
    前記リセット信号に応答して、前記リードストローブ信号及びページアドレスストローブ信号を出力するリードストローブ出力部と、
    を備えてなる、請求項１に記載のコラム経路回路。
  4. 前記リセット信号生成部は、
    フィードバックされる前記ページアドレスストローブ信号を所定時間遅延させた信号に応答して、所定のノードをプルダウン駆動するプルダウン素子と、
    フィードバックされる前記リードストローブ信号の反転信号に応答して、前記ノードをプルアップ駆動する第１プルアップ素子と、
    前記ノードからの信号と前記ストローブ準備信号とを論理演算して出力する第１論理部と、
    前記第１論理部からの信号に応答して、所定のイネーブル区間を持つ前記リセット信号を生成する信号発生部と、
    を備えて構成される、請求項３に記載のコラム経路回路。
  5. 前記リセット信号生成部は、前記ノードと前記第１論理部との間に配置され、前記ノードの信号を所定時間ラッチするラッチ部をさらに備える、請求項４に記載のコラム経路回路。
  6. 前記リセット信号生成部は、前記リードストローブ信号の反転信号に応答して、前記ノードとプルダウン素子間のスイッチングを行うスイッチ素子をさらに備える、請求項４に記載のコラム経路回路。
  7. 前記スイッチ素子は、ＮＭＯＳ（n-channel metal oxide semiconductor）素子である、請求項６に記載のコラム経路回路。
  8. 前記第１論理部は、論理積演算を行う、請求項４に記載のコラム経路回路。
  9. 前記信号発生部は、
    前記第１論理部からの信号を所定時間遅延させる遅延部と、
    前記遅延部からの信号をバッファリングするバッファーと、
    前記第１論理部からの信号と前記バッファーからの信号とを論理演算して出力する第２論理部と、
    を備えて構成される、請求項４に記載のコラム経路回路。
  10. 前記バッファーはインバーティング動作を行い、前記第２論理部は論理積演算を行う、請求項９に記載のコラム経路回路。
  11. 前記リセット信号生成部は、所定の初期化信号に応答して前記ノードをプルアップ駆動する第２プルアップ素子をさらに備える、請求項４に記載のコラム経路回路。
  12. 前記リードストローブ出力部は、
    前記リセット信号に応答して所定のノードをプルダウン駆動するプルダウン素子と、
    フィードバックされる前記リードストローブ信号の反転信号に応答して、前記ノードをプルアップ駆動する第１プルアップ素子と、
    前記ノードからの信号を所定時間ラッチさせるラッチ部と、
    前記ラッチ部からの信号に応答して、所定のイネーブル区間を持つ前記ページアドレスストローブ信号を出力する信号発生部と、
    前記ページアドレスストローブ信号を所定時間遅延させて前記リードストローブ信号を出力する第１遅延部と、
    を備えて構成される、請求項３に記載のコラム経路回路。
  13. 前記リードストローブ出力部は、前記リードストローブ信号の反転信号に応答して、前記ノードとプルダウン素子間のスイッチングを行うスイッチ素子をさらに備える、請求項１２に記載のコラム経路回路。
  14. 前記スイッチ素子はＮＭＯＳ素子である、請求項１３に記載のコラム経路回路。
  15. 前記ラッチ部は、前記ノードの信号を反転させて出力する反転ラッチである、請求項１２に記載のコラム経路回路。
  16. 前記信号発生部は、
    前記ラッチ部からの信号を所定時間遅延させる第２遅延部と、
    前記第２遅延部からの信号をバッファリングするバッファーと、
    前記ラッチ部からの信号と前記バッファーからの信号とを論理演算して出力する論理部と、
    を備えて構成される、請求項１２に記載のコラム経路回路。
  17. 前記バッファーは、インバーティング動作を行い、前記論理部は論理積演算を行う、請求項１６に記載のコラム経路回路。
  18. 前記リードストローブ出力部は、所定の初期化信号に応答して前記ノードをプルアップ駆動する第２プルアップ素子をさらに備える、請求項１２に記載のコラム経路回路。
  19. 前記準備信号発生部は、
    前記検出信号結合部からの信号に応答して、所定のノードをプルダウン駆動するプルダウン素子と、
    前記リセット信号の反転信号に応答して、前記ノードをプルアップ駆動する第１プルアップ素子と、
    前記ノードからの信号を所定時間ラッチし、前記ストローブ準備信号を出力するラッチ部と、
    を備えて構成される、請求項３に記載のコラム経路回路。
  20. 前記準備信号発生部は、前記リセット信号の反転信号に応答して前記ノードとプルダウン素子間のスイッチングを行うスイッチ素子をさらに備える、請求項１９に記載のコラム経路回路。
  21. 前記スイッチ素子はＮＭＯＳ素子である、請求項２０に記載のコラム経路回路。
  22. 前記ラッチ部は、前記ノードの信号を反転させて出力する反転ラッチである、請求項１９に記載のコラム経路回路。
  23. 前記準備信号発生部は、所定の初期化信号に応答して、前記ノードをプルアップ駆動する第２プルアップ素子をさらに備える、請求項１９に記載のコラム経路回路。
  24. 前記ページアドレスバッファーは、
    前記ページアドレスストローブ信号に応答して、第１ノードをプルアップ駆動する第１プルアップ素子と、
    前記ページアドレスストローブ信号に応答して、第２ノードをプルアップ駆動する第２プルアップ素子と、
    前記ページアドレス信号に応答して、前記第１ノードをプルダウン駆動する第１プルダウン素子と、
    前記ページアドレス信号をバッファリングした信号に応答して、前記第２ノードをプルダウン駆動する第２プルダウン素子と、
    前記第１ノードからの信号に応答して、前記第２ノードをプルアップ駆動する第３プルアップ素子と、
    前記第２ノードからの信号に応答して、前記第１ノードをプルアップ駆動する第４プルアップ素子と、
    前記第１ノードからの信号をバッファリングした信号に応答して、第３ノードをプルダウン駆動する第３プルダウン素子と、
    前記第２ノードからの信号に応答して、第３ノードをプルアップ駆動する第５プルアップ素子と、
    を備えて構成される、請求項１に記載のコラム経路回路。
  25. 前記ページアドレスバッファーは、前記ページアドレスストローブ信号に応答して、前記第１プルダウン素子及び第２プルダウン素子の共通接続ノードと接地端間のスイッチングを行うスイッチをさらに備える、請求項２４に記載のコラム経路回路。
  26. 前記第２プルダウン素子は、前記ページアドレス信号の反転信号に応答して動作し、前記第３プルダウン素子は、前記第１ノードからの信号の反転信号に応答して動作する、請求項２４に記載のコラム経路回路。
  27. 前記ページアドレスバッファーは、前記第３ノードからの信号を反転させて、前記バッファリングされたページアドレス信号として出力するインバータ素子をさらに備える、請求項２４に記載のコラム経路回路。
  28. 前記ページアドレスバッファーは、前記第３ノードの信号を所定時間ラッチするラッチ部をさらに備える、請求項２４に記載のコラム経路回路。
  29. それぞれのページアドレス信号をラッチしてバッファリングする複数のページアドレスバッファーと、
    前記少なくとも一つのページアドレス信号のレベル遷移に応答して、所定のイネーブル区間を持つストローブ準備信号を出力する準備信号発生部と、
    前記ストローブ準備信号に応答して、所定リードストローブ信号、及び前記ページアドレス信号をラッチするためのページアドレスストローブ信号を生成するストローブ信号生成部と、を備えて構成され、
    それぞれのページアドレスバッファーは、前記ページアドレスストローブ信号に同期してバッファリング動作を行う、コラム経路回路。
  30. 前記複数のページアドレスバッファーによりバッファリングされたページアドレス信号をデコーディングするページアドレスデコーダと、
    前記リードストローブ信号に同期して、前記デコーディングされたページアドレス信号に対応するコラム選択信号を出力するコラム選択信号発生部と、
    をさらに備える、請求項２９に記載のコラム経路回路。
  31. 前記ストローブ信号生成部は、
    前記ストローブ準備信号に応答して、前記リードストローブ信号、及びページアドレスストローブ信号の生成のためのリセット信号を出力するリセット信号生成部と、
    前記リセット信号に応答して、前記リードストローブ信号及びページアドレスストローブ信号を出力するリードストローブ出力部と、
    を備えてなる、請求項２９に記載のコラム経路回路。
  32. 前記リセット信号生成部は、
    フィードバックされる前記ページアドレスストローブ信号を所定時間遅延させた信号に応答して、所定のノードをプルダウン駆動するプルダウン素子と、
    フィードバックされる前記リードストローブ信号の反転信号に応答して、前記ノードをプルアップ駆動する第１プルアップ素子と、
    前記ノードからの信号と前記ストローブ準備信号とを論理演算して出力する第１論理部と、
    前記第１論理部からの信号に応答して、所定のイネーブル区間を持つ前記リセット信号を生成する信号発生部と、
    を備えて構成される、請求項３１に記載のコラム経路回路。
  33. 前記リセット信号生成部は、前記リードストローブ信号の反転信号に応答して、前記ノードとプルダウン素子間のスイッチングを行うスイッチ素子をさらに備える、請求項３２に記載のコラム経路回路。
  34. 前記第１論理部は論理積演算を行う、請求項３２に記載のコラム経路回路。
  35. 前記信号発生部は
    前記第１論理部からの信号を所定時間遅延させる遅延部と、
    前記遅延部からの信号をバッファリングするバッファーと、
    前記第１論理部からの信号と前記バッファーからの信号とを論理演算して出力する第２論理部と、
    を備えて構成される、請求項３２に記載のコラム経路回路。
  36. 前記バッファーはインバーティング動作を行い、前記第２論理部は論理積演算を行う、請求項３５に記載のコラム経路回路。
  37. 前記リードストローブ出力部は、
    前記リセット信号に応答して、所定のノードをプルダウン駆動するプルダウン素子と、
    フィードバックされる前記リードストローブ信号の反転信号に応答して、前記ノードをプルアップ駆動する第１プルアップ素子と、
    前記ノードからの信号を所定時間ラッチさせるラッチ部と、
    前記ラッチ部からの信号に応答して、所定のイネーブル区間を持つ前記ページアドレスストローブ信号を出力する信号発生部と、
    前記ページアドレスストローブ信号を所定時間遅延させて前記リードストローブ信号を出力する第１遅延部と、
    を備えて構成される、請求項３１に記載のコラム経路回路。
  38. 前記リードストローブ出力部は、前記リードストローブ信号の反転信号に応答して前記ノードとプルダウン素子間のスイッチングを行うスイッチ素子をさらに備える、請求項３７に記載のコラム経路回路。
  39. 前記ラッチ部は、前記ノードの信号を反転させて出力する反転ラッチである、請求項３７に記載のコラム経路回路。
  40. 前記信号発生部は、
    前記ラッチ部からの信号を所定時間遅延させる第２遅延部と、
    前記第２遅延部からの信号をバッファリングするバッファーと、
    前記ラッチ部からの信号と前記バッファーからの信号とを論理演算して出力する論理部と、
    を備えて構成される、請求項３７に記載のコラム経路回路。
  41. 前記バッファーはインバーティング動作を行い、前記論理部は論理積演算を行う、請求項４０に記載のコラム経路回路。
  42. 前記準備信号発生部は、
    前記ページアドレス信号のレベル遷移を検出した検出信号に応答して、ノードをプルダウン駆動するプルダウン素子と、
    前記リセット信号の反転信号に応答して、前記ノードをプルアップ駆動する第１プルアップ素子と、
    前記ノードからの信号を所定時間ラッチして前記ストローブ準備信号を出力するラッチ部と、
    を備える、請求項３１に記載のコラム経路回路。
  43. 前記準備信号発生部は、前記リセット信号の反転信号に応答して、前記ノードとプルダウン素子間のスイッチングを行うスイッチ素子をさらに備える、請求項４２に記載のコラム経路回路。
  44. 前記ラッチ部は、前記ノードの信号を反転させて出力する反転ラッチである、請求項４２に記載のコラム経路回路。
  45. 前記ページアドレスバッファーは、
    前記ページアドレスストローブ信号に応答して、第１ノードをプルアップ駆動する第１プルアップ素子と、
    前記ページアドレスストローブ信号に応答して、第２ノードをプルアップ駆動する第２プルアップ素子と、
    前記ページアドレス信号に応答して、前記第１ノードをプルダウン駆動する第１プルダウン素子と、
    前記ページアドレス信号をバッファリングした信号に応答して、前記第２ノードをプルダウン駆動する第２プルダウン素子と、
    前記第１ノードからの信号に応答して、前記第２ノードをプルアップ駆動する第３プルアップ素子と、
    前記第２ノードからの信号に応答して、前記第１ノードをプルアップ駆動する第４プルアップ素子と、
    前記第１ノードからの信号をバッファリングした信号に応答して、第３ノードをプルダウン駆動する第３プルダウン素子と、
    前記第２ノードからの信号に応答して、第３ノードをプルアップ駆動する第５プルアップ素子と、
    を備えて構成される、請求項２９に記載のコラム経路回路。
  46. 前記ページアドレスバッファーは、前記ページアドレスストローブ信号に応答して、前記第１プルダウン素子及び第２プルダウン素子の共通接続ノードと接地端間のスイッチングを行うスイッチをさらに備える、請求項４５に記載のコラム経路回路。
  47. 前記ページアドレスバッファーは、前記第３ノードからの信号を反転させて前記バッファリングされたページアドレス信号として出力するインバータ素子をさらに備える、請求項４５に記載のコラム経路回路。
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