KR100206063B1 - 동기 낸드 디램 구조 - Google Patents

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Abstract

집적회로 메모리 장치는 제어, 어드레스 및 데이터 신호를 동기적으로 래치하는 클럭 입력 및 두 뱅크의 NAND 구조 메모리 셀을 구비한다. NAND 구조에서 연속적으로 액세스하고 복원하는데 있어서의 메모리 비트의 타임 지연은 이중 뱅크 구조 및 동기 타이밍의 사용을 통해 마스크된다. NAND 구조 메모리 셀은 높은 용량 메모리 장치용으로 최고로 밀도 높은 메모리를 제공한다. 동기 워드 라인 발생기를 구동하는 입력 클럭 신호는 배열에 단순화된 고속 액세스를 제공한다. 랜덤 액세스 저장 레지스터 세트는 배열로부터의 데이터를 일시적으로 저장하고 각 뱅크의 메모리로부터의 데이터 전체 페이지에 고속 액세스를 제공한다. 다른 뱅크의 행을 동시에 개방 또는 폐쇄하면서 하나의 뱅크를 액세스하는 능력은 한정되지 않은 수의 고속 연속 데이터 액세스를 허용한다.

Description

동기 NAND DRAM 구조
본 발명은 고속 판독 및 기록 데이터 액세스로 고밀도 데이터 저장을 하도록 설계된 집적회로 메모리 장치 구조에 관한 것이다.
제1도는 본 발명의 한 실시예에 따른 메모리 장치의 전기적인 개략도.
제2도는 본 발명의 다른 실시예에 따른 메모리 장치의 전기적인 개략도.
제3도는 제1도에 도시된 본 발명의 실시예에 따라 설계된 메모리 장치의 판독 동작에 관한 타이밍도.
제4도는 제1도에 도시된 본 발명의 실시예에 따라 설계된 메모리 장치의 기록 동작에 관한 타이밍도.
제5도는 제2도에 도시된 본 발명의 실시예에 따라 설계된 메모리 장치의 판독 동작에 관한 타이밍도.
제6도는 본 발명의 다른 실시예에 따라 설계된 메모리 장치의 개략도.
더빠르고 더 높은 밀도 랜덤 액세스 메모리 집적 회로에 대한 요구가 지금 현재까지 계속되고 있다. 이 요구를 만족시키기 위한 현안에서, 표준 DRAM 구조에 관한 수많은 방안이 제안되어 왔다. 불행히도, 더 높은 밀도 및 속도 요구 조건에 부합되는 것은 상당히 비싸다는 것이 입증되어 왔다. 데이터 흐름을 가속시키는 회로는 메모리 장치에 영역을 부가하는 경향이 있고 그리고 비용을 부가한다. 더 비싼 값의 고속 장치는 대중적으로 사용할 수 없기 때문에, 한정된 양만이 제조된다. 상기 한정된 제조는 대량 생산과 관련된 제조 개선 및 효율을 통해 통상적으로 발생될 수 있는 가격 인하를 막기도 한다. 초고밀도 장치 구조는 배열내의 데이터를 액세스하기 위해 타이밍 신호의 복잡한 시퀀스를 종종 요구한다. 상기 복잡한 시퀀스는 비교적 저속 장치의 액세스 타임에 오버헤드를 부가한다. 상기 구조와 관련된 속도 패널티(panalty) 역시 구조의 폭넓은 승인을 막아왔다. 제조 비용 및 용이성면에서 표준 DRAM을 완성할 수 있는 고속, 고밀도 메모리 장치에 대한 요구는 여전하다.
동기 NAND형 다이나믹 메모리 셀은 고밀도 및 고속 액세스를 제공하는데 사용된다. 이중 뱅크 구조는 행 액세스 및 프리차지(precharge)형을 마스크함으로써 배열에 연속 시퀀스 액세스를 제공하는데 사용된다. 배열내의 데이터를 판독 및 저장하기 위한 워드 라인 발생 회로의 설계가 클럭 입력 신호 사용으로 인해 상당히 단순화된다.
일시적인 고속 랜덤 액세스 레지스터에서 배열내의 데이터를 래치함으로써, 데이터는 랜덤 페이지 모든 액세스, 또는 집적화된 컬럼 어드레스 카운터의 사용을 통한 연속적인 페이지 모드 액세스 중 어느 한쪽으로부터 빠르게 판독될 수 있다.
클럭 신호를 가지는 동기 데이터 입력/출력은 메모리와 외부 회로 사이의 인터페이스를 단순화시키고, 랜덤 액세스 레지스터와 입력/출력 버퍼 사이의 고속 데이터 파이프만을 허용한다. 프로그램 가능한 버스트 길이 카운터는 소정의 개재형(interleaved) 또는 선형 데이터 액세스를 허용하도록 포함될 수 있다.
본 발명의 특징 및 목적, 이점은 특정 실시예 및 첨부도면의 상세한 설명, 첨부된 청구항을 참고하면 잘 이해될 것이다.
제1도에 관하여, 100메가헤르츠 16메가비트 동기 NAND 다이나믹 메모리 장치는 노드(20)의 어드레스 신호를, 노드(30)의 데이터 신호를 그리고 노드(40)의 제어 신호를 입력 래치(50,60,70,80)로 래칭하는데 사용되는 클럭 신호를 수신하는 클럭 신호 입력 노드(10)를 구비한다.
행 어드레스 래치(50)는 노드(90)에서 행 어드레스를 발생한다. 클럭 신호는 행 어드레스로 사용되고 노드(100)에서 입력으로서 워드 라인 발생기(110)에 래치된다. 메모리의 행을 액세스하기 위해 커맨드가 제어 노드(40)에 수신되는 경우, 워드 라인 발생기는 일련의 워드 라인(120,122,124,126)을 기동할 것이고, 저장 엘리먼트(140,142,144,146)에 저장된 데이터를 연속적으로 액세스하는 액세스 장치(130,132,134,136)를 차례로 동작시킨다. 더미(dummy) 액세스 장치(148,149)는 신호 분리를 위해 근접 NAND 구조 사이에 임의로 배치된다. 일련의 NAND 구조 단부에서, 더미 장치는 다음 NAND 구조에 정상적으로 결합하는 기준 또는 공급 전압에 결합된다. 저장 엘리먼트로부터의 데이터는 기준으로 비트 라인(152)을 사용하여 비트 라인(150)에서 검출된다. 센스 증폭기(154)는 비트 라인(150,152)에서 차분 신호를 증폭한다.
저장 엘리먼트로부터 판독되고 센스 증폭기에서 증폭된 데이터는 레지스터(156)에 래치된다. 레지스터(156)는 열 어드레스 래치(60)로부터 처음 열 어드레스를 수신하는 열 어드레스 디코더/카운터(160)를 경유하여 액세스 가능하다. 버스트 모뎀 동작에서, 클럭 신호는 열 어드레스 카운터(160)가 각각의 클럭 펄스 또는 다중 펄스를 전진시키게 한다. 열 어드레스는 선형 또는 개재형 패턴으로 전진할 수 있다. 각각의 열 어드레스는 레지스터(156)로부터 데이터의 워드를 선택한다. 레지스터(156)로부터의 데이터는 데이터 판독 사이클동안 출력 버퍼(70)에 래치된다.
메모리 사이클 끝에서, 커맨드는 개방 행(open row)을 폐쇄하기 위해 싱글 또는 버스트 액세스중 어느 하나에 전송된다.
개방 행에서는 워드 라인이 기동 중이고 행에서의 데이터가 액세스에 사용 가능하다. 폐쇄 행에서는 워드 라인이 비기동되고, 데이터는 메모리 셀에 저장된다. 행을 폐쇄하기 위해, 레지스터(156)로부터의 데이터는 데이터는 비트 라인(150)으로 순차적으로 되돌려 보내지고 저장 엘리먼트에 저장된다. 워드 라인(120,122,124)은 적절한 저장 엘리먼트에 저장된 데이터를 트랩하기 위해 역방향 순서로 비기동된다.
이 도면은 본 발명의 기능을 각각 설명하기 위해 4개 비트의 두 NAND 메모리 구조(162,164)만을 도시한다. 실제 16메가비트 장치는 데이터의 4개 비트를 각각 저장할 수 있는 4백만 이상의 NAND 구조로 구성된다. 다중 NAND 구조은 일차원 배열의 공동 비트 라인을 공유하고, 다중 NAND 구조는 다른 차원의 워드 라인을 공유한다.
p-채널 액세스 장치를 기동하는 기동 저라인 신호를 요구하는 4개 비트 NOR형 메모리 셀이 사용될 수도 있다. 부가로, NAND 또는 NOR 메모리 셀당 4개 비트가 있어야 한다는 요구 조건은 없다. 싱글 비트보다 더 큰 다른 셀 용량은 액세스 커맨드에 응하여 발생되는 많은 연속적인 워드 라인이 NAND 또는 NOR 메모리 셀 구조 비트 수와 같은 것에 사용될 수 있다.
제2도는 두 뱅크의 NAND 구조 다이나믹 장치(170,172)를 구비한 본 발명의 상호 실시예를 도시한다. 두 뱅크에 부가하여, 메모리 각각의 뱅크에 대해 두 세트의 레지스터(156,158)가 있다. 제1도와 제2도 사이의 기능과 같은 엘리먼트는 대응 엘리먼트 부재를 갖는다. 메모리 뱅크의 설명은 도시되지 않았다. 제2도의 메모리 장치는 어떤 이점을 가지는 제1도의 장치와 유사한 방식으로 동작한다. 제2도의 두 뱅크 장치는 데이터가 다른 뱅크에서 액세스되는 동안에, 개방되거나 폐쇄되는 행을 허용함으로써 연속적인 데이터 액세스를 제공한다. 예를 들면, 버스트 판독 사이클은 뱅크 1에서 초기화될 수 있다.
데이터는 뱅크 1로부터의 버스트인 경우에, 뱅크 2의 행을 개방하기 위한 커맨드는 뱅크 1의 버스트 판독을 인터페이스하지 않을 것이다. 뱅크 2의 버스트 판독을 실행하기 위한 커맨드는 뱅크 1의 버스트 판독을 중지할 것이고, 뱅크 1은 뱅크 2로부터 데이터 흐름을 인터럽트하지 않고 개방 행 및 다른 개방 행을 폐쇄하도록 구조화될 수 있다. 버스트 판독은 뱅크 1에서 실행될 수 있고, 뱅크 2의 판독을 중지할 것이다. 상기 방법으로 뱅크를 인터리브하는 것은 메모리 장치의 인터럽트되지 않은 고속 데이터 액세스를 위헤 제공한다.
제3도는 버스트 길이 4의 판독 사이클에서 제1도의 메모리 장치의 동기 동작을 도시하는 타이밍도이다. 각 클럭 펄스는 참고로 번호를 붙인다. 클럭 펄스 사이의 타임은 100MHz 장치의 상기 예에 대해서 10 nanosecond 이다. t=1인 경우, 메모리의 행을 개방하기 위한 커맨드는 제어 래치에 래치되고, 행 어드레스는 행 어드레스 래치에 래치된다. t=2인 경우, 제1 워드 라인이 기동된다. 제2 내지 제4 워드 라인이 연속 클럭 펄스에 기동된다. 각 워드 라인 다음의 클럭 주기는 기동되고, 그 워드 라인과 관련된 데이터는 비트 라인으로부터 레지스터로 래치된다. 개방 커맨드를 수신한 후의 5 클럭은 되풀이하고, 모든 워드 라인 데이터는 레지스터에 사용 가능하다. 개방 커맨드를 수신한 후의 4 이상의 클럭은 되풀이하고, 장치는 커맨드 및 열 어드레스를 수신할 준비가 되어 있다. t=6인 경우, 판독 커맨드와 함께 수신된 열 어드레스에 대응하는 제1 데이터 워드는 클럭이 다음의 판독 커맨드를 되풀이한 후 출력 버퍼를 통해 흐른다. 다음 클럭 펄스 t=7에서, 제1 판독 데이터 워드는 장치 출력 핀에 유효하고, 다음 판독 워드는 출력 버퍼에 래치된다. 연속 데이타 워드는 연속 클럭 펄스에 사용 가능하다. t=9에서, 개방 행을 폐쇄하기 위한 커맨드가 수신된다. t=10에서, 제4 워드 라인은 폐쇄되어 메모리 셀에 관련된 레지스터로부터 비트 라인의 데이터를 트랩한다. 또한, t=10에서, 최후 유효 데이터 워드는 장치 출력 핀에서 사용 가능하고, 출력은 t=11 이 되기전에 턴오프된다. t=11에서, 제3 워드는 폐쇄되어, 제4 셀 NAND 구조의 제3 메모리 셀의 제3 데이터 레지스터로부터 비트 라인의 데이터를 트랩한다. t=12 및 t=13 워드 라인(1,2)은 레지스터(1,2)로부터의 데이타를 전송하는 비트 라인으로부터의 데이타를 트랩하게 폐쇄된다. t=13에서 레지스터의 모든 데이타는 메모리 셀에 저장되고, 행은 폐쇄된다.
제4도는 버스트 길이 4의 기록 사이클에서 제1도의 메모리 장치의 동기 동작을 도시하는 타이밍도이다. 각 클럭 펄스는 참고로 번호가 붙여진다. 클럭 펄스 사이의 타임은 100메가헤르츠 장치의 상기 예에서 10나노초이다. t=1에서, 메모리의 래치에 래치된다. t=2에서, 제1워드 라인은 기동된다. 제2 내지 제4워드 라인은 연속펄스로 기동된다. 각 워드 라인 다음의 클럭 주기는 기동되고, 워드 라인에 관련된 데이타는 비트 라인으로부터 레지스터에 래치된다. 5클럭은 개방 커맨드를 수신한 후에 되풀이하고, 모든 워드 라인 데이타는 레지스터에 사용가능하다. 4이상의 클럭은 개방 커맨드를 수신한 후에 되풀이하고, 장치는 기록 커맨드 및 열 에드레스를 수신할 준비가 되어 있다. t=5에서, 기록 커맨드와 수신된 열 어드레스에 대응하는 제1데이타 워드는 기록 커맨드의 클럭에 대하여 데이타 버퍼에 래치된다. 다음 클럭 펄스 t=6에서, 제1기록 데이타 워드는 열 어드레스에 대응하는 적절한 레지스터에 래치된다. 또한 t=6에서, 메모리에서 마지막 데이타 워드는 레지스터에 래치된다. 만약 제1 기록 데이터가 배열로부터 최후 데이터와 같은 동일 레지스터에 타겟으로 정해진다면, 기록 데이터는 레지스터에 래치되지 못하게 된다. 그렇지않으면, 제1 기록 데이터는 다른 레지스터 중 하나의 데이터에 겹쳐쓰기할 것이다. 연속 데이터 워드는 연속 클럭 펄스에서 레지스터에 래치된다. t=9에서, 커맨드는 개방 행을 폐쇄하도록 수신된다. t=9에서, 최후 기록 데이터 워드는 레지스터에 래치된다. t=10 내지 t=13에서, 워드 라인은 제3도의 버스트 판독의 경우와 같은 NAND 구조에 레지스터로부터 데이터를 트랩하기 위해 역방향 순서로 폐쇄된다. t=13에서 레지스터의 모든 데이터는 메모리 셀에 저장되고, 행은 폐쇄된다.
제5도는 제2도의 메모리 장치의 이중 뱅크 연속 버스트 판독을 도시한 타이밍도이다. t=1에서, WL11 내지 WL14의 워드 라인은 높고, 뱅크의 행은 개방된다. 또한 t=1에서, 뱅크 1의 버스트 판독은 연속 클럭 사이클에 출력되는 데이터 워드와 진행중에 있다. t=2에서 뱅크의 행을 개방하기 위한 커맨드가 수신된다. t=2 내지 t=7에서, 뱅크 2로부터의 데이터는 액세스되고 있고 레지스터에 래치된다. t=6에서, 커맨드는 뱅크 2로부터 버스트 판독을 실행하도록 수신된다. 뱅크 2에 대한 상기 판독 커맨드는 한 클럭의 대기 시간을 가지는 뱅크 1의 판독을 중지한다. t=7에서, 뱅크 1로부터의 최후 유효 판독 데이터 워드는 장치 출력 핀에 사용가능하다. t=8에서, 뱅크 2로부터의 제1 판독 데이터는 사용가능하다. t=8에서, 뱅크 1을 페쇄하기 위한 커맨드가 수신된다. t=8 내지 t=12에서, 뱅크 1의 데이터는 뱅크 2로부터의 데이터가 판독되는 반면에 레지스터로부터 메모리 셀에 저장된다. t=14에서 뱅크 1의 또다른 행을 개방하기 위한 커맨드가 수신된다. 상기 방법으로 데이터의 연속적인 흐름은 클럭 주파수에 대응하는 높은 데이터율로 실현화될 수 있다.
이중 뱅크 연속 기록 사이클은 제4도의 타이밍도에서 상세히 설명된 바와 같이 실행되고, 제5도에 상세히 설명된 바와 같이 발생하는 뱅크를 교환한다.
제6도는 본 발명의 다른 실시예를 도시한다. 제6도에서, NAND 메모리 셀(202)의 차원 배열(200)은 배열의 크기에 따라 공통 비트 라인(204)을 분배하고, 다중 NAND 셀의 비트 저장 위치(206)는 배열의 다른 크기에 따라 공통 워드 라인(208)을 분배한다. 메모리 배열과 두 포트 데이터 레지스터 사이의 데이터 전송은 일련 방법으로 완성된다. 임의의 파이프라인 레지스터(212)는 두 포트 데이터 레지스터와 데이터 래치 사이의 최적 데이터 전송 속도를 위해 두 포트 데이터 레지스터와 데이터 래치(214) 사이에 배치된다. 데이터 래치와 두 포트 레지스터 사이의 데이터 전송은 열 어드레스 카운터(216)에 의해 공급되는 두 포트 데이터 레지스터의 어드레스를 가지고 랜덤 액세스 방법으로 완성된다.
동작에서, 워드 라인 발생기(218)는 노드(220)에서 클럭 신호, 노드(222)에서의 행 어드레스 및 노드(224)에서의 제어 신호를 수신하고, 행 어드레스에 의해 결정되는 위치에서 메모리 셀 구조에 워드 라인의 수에 대응하는 일련의 워드 라인(226)을 기동한다. 각 워드 라인은 기동됨에 따라 각각 대응하는 메모리 셀로부터의 데이터 비트는 두 포트 데이터 레지스터에 저장된다. 각 메모리 셀로부터의 데이터는 워드 라인이 기동되는 각 연속 클럭 펄스에 각 셀로부터 한 비트씩 두 포트 데이터 레지스터로 일련으로 전송된다.
판독 사이클동안, 두 포트 데이터 레지스터로부터의 데이터는 열 어드레스 카운터로부터 어드레스에 따라 랜덤하게 액세스된다. 두 포트 데이터 레지스터로부터의 데이터는 파이프라인 레지스터로 클럭되고, 데이터 래치에 클럭된다. 버스트 판독 동작에서, 많은 파이프라인 단계, 두 포트 데이터 레지스터 및 출력 래치에 대응하는 대기시간 이후 연속 열 어드레스로부터의 데이터는 연속적인 클럭 간격에서 데이터 래치를 통해 출력된다. 파이프라인 레지스터는 다수 단계를 포함하고, 파이프라인의 일부 또는 모두가 메모리 배열과 두 포트 데이터 레지스터 사이에 각각 배치된다.
기록 사이클동안, 데이터는 데이터 래치에 래치되고 파이프라인을 통해 두 포트 데이터 레지스터에 래치되고, 또는 어떠한 파이프라인 단계도 데이터 래치와 두 포트 데이터 레지스터 사이에 있지 않는 경우에는 데이터 래치에서 두 포트 데이터 레지스터로 직접 래치된다. 다수 데이터 워드는 연속 클럭 간격으로 두 포트 데이터 레지스터에 기록되어질 수 있다.
메모리 배열에서 행을 폐쇄하기 위한 커맨드를 수신되면, 워드 라인 발생기는 적절한 데이터가 두 포트 데이터 레지스터로부터 메모리 셀에 전송되어 온 후에 역방향 순서로 각각의 워드 라인을 폐쇄할 것이다. 폐쇄 커맨드 수신과 제1 행 라인의 비활동 사이의 지연은 파이프라인 레지스터가 두 포트 데이터 레지스터와 메모리 배열 사이에 있는 경우에 발생될 수 있다.
싱글 데이터 래치는 상기 본 발명의 실시에의 기술에 관련되어 있다. 그러나, 데이터 래치는 분리된 입출력 래치 또는 양방향 래치를 포함할 수 있다. 본 발명의 상기 특정 실시예는 제2도에 관련하여 기술된 이중 뱅크 장치에 호환성도 있다. 다중 뱅크 메모리 장치에 대하여, 다중 두 포트 데이터 레지스터가 요구되지만, 다중 두 포트 데이터 레지스터는 두 포트 데이터 레지스터와 데이터 래치 사이의 공동 파이프라인을 공유할 수 있다.
비록 본 발명의 특정 실시예에 관하여 기술되어 왔어도, 다른 버전(version)도 가능하고 각각의 당업자에게 명백할 것이다. 예를 들면, 본 발명의 메모리 셀은 4비트 NAND 구조에 제한되지 않는다. 싱글 비트가 데이터 액세스를 하는데 요구하는 다중 워드 라인보다 더 많은 용량을 가지는 어떠한 NAND 또는 NOR형 메모리 셀 구조도 적용가능하다. 부가적으로, 연속 클럭 사이클에 연속 워드 라인을 기동하기 보다도 오히려 다중 클럭 사이클은 워드 라인의 활동에 요구될 수 있다. 타이밍도 및 장치 개략도로부터의 다른 상당한 이탈은 본 발명의 사상 및 범위를 벗어나지 않을 때 가능하다. 그러므로, 본 발명은 도시된 특정 특징 및 엘리먼트에 한정되지 않는다. 본 발명의 범위가 첨부된 청구항에 의해 그리고 본 발명의 원리에 따라 규정되도록 의도된다.

Claims (19)

  1. 클럭 신호를 수신하는 클럭 노드와; 상기 클럭 노드에 접속되어, 클럭 신호와 동기하여 메모리 장치의 어드레스 신호, 데이터 신호 및 제어 신호를 래치하는 다수의 래치와; 상기 클럭 노드 및 메모리 장치의 출력 노드에 접속되어 클럭 신호와 동기하고 제어 신호에 응답하여 출력 신호를 출력 노드에 래치하는 데이터 래치와; 다수의 워드 라인과; 상기 다수의 워드 라인에 접속되어, 어드레스 신호 및 제어 신호에 응답하여 순차적으로 상기 다수의 워드 라인을 기동하는 워드 라인 활동 회로와; 비트 라인 및 상기 다수의 워드 라인에 접속되는 NAND 구조 메모리 셀과; 비트 라인에 접속되는 센스 증폭기와; 상기 데이터 래치 및 상기 센스 증폭기에 접속되는 다수의 랜덤 액세스 저장 레지스터를 포함하는 것을 특징으로 하는 집적 회로 메모리 장치.
  2. 제1항에 있어서, 상기 다수의 랜덤 액세스 저장 레지스터는 정적 랜덤 액세스 저장 셀을 포함하는 것을 특징으로 하는 집적 회로 메모리 장치.
  3. 제1항에 있어서, 상기 NAND 구조 메모리 셀은 다수의 행 및 열 NAND 구조 메모리 셀을 포함하는 배열의 NAND 구조 메모리 셀 중 하나이고, 상기 다수의 랜덤 액세스 저장 레지스터는 다수의 행 중 한 행의 각각의 데이터 비트에 대하여 레지스터를 포함하는 것을 특징으로 하는 집적 회로 메모리 장치.
  4. 제1항에 있어서, 클럭 신호, 제어 신호 및 어드레스 신호에 응답하여 어드레스 신호에 의해 지정되는 어드레스에 대응하는 상기 랜덤 액세스 저장 레지스터의 위치를 선택하여 그 위치에 있는 데이터를 판독 및 기록하는 열 어드레스 디코드 회로를 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 장치.
  5. 제4항에 있어서, 상기 열 어드레스 디코드 회로는 어드레스 신호로부터 위치를 수신하는 회로와; 클럭 신호에 응답하여 위치를 전진시켜서 데이터를 판독하고 기록하는 상기 랜덤 액세스 저장 레지스터의 다른 위치를 선택하는 회로를 포함하는 것을 특징으로 하는 집적 회로 메모리 장치.
  6. 제1항에 있어서, 제어 신호 및 클럭 신호는 시작과 끝을 가지는 액세스 사이클을 결정하고, 상기 워드 라인 활동 회로는 액세스 사이클의 시작에 응답하여 최하위에서 최상위 순서로 워드 라인의 시퀀스를 기동하는 수단과, 액세스 사이클의 끝에 응답하여 최상위에서 최하위 순서로 워드 라인 시퀀스를 비기동하는 수단을 추가로 포함하는 것을 특징으로 하는 집적 회로 메모리 장치.
  7. 클럭 신호를 수신하는 클럭 노드와; 상기 클럭 노드에 접속되어, 클럭 신호의 전이에 각각 응답하여 제어 신호 및 데이터 신호, 어드레스 신호를 래치하는 어드레스 래치, 데이터 래치 및 제어 래치와; 상기 클럭 노드에 접속되는 출력 래치와; 제1 및 제2 다수의 워드 라인과; 상기 제1 다수의 워드 라인 및 제1 비트 라인에 접속되는 제1 뱅크 NAND 구조 메모리 셀과; 상기 제2 다수의 워드 라인 및 제2 비트 라인에 접속되는 제2 뱅크 NAND 구조 메모리 셀과; 상기 제1 다수의 워드 라인, 상기 제어 래치 및 상기 어드레스 래치에 접속되어 클럭 신호 및 어드레스 신호, 제어 신호에 응답하여, 상기 제1 다수의 워드 라인의 시퀀스를 기동하는 제1 워드 라인 기동 회로와; 상기 제2 다수의 워드 라인, 상기 어드레스 래치 및 상기 제어 래치에 접속되어 클럭 신호 및 어드레스 신호, 제어 신호에 응답하여, 상기 제2 다수의 워드 라인의 시퀀스를 기동하는 제2 워드 라인 기동 회로와; 상기 제1 비트 라인, 상기 데이터 래치, 상기 어드레스 래치 및 상기 출력 래치에 접속되는 제1 다수의 랜덤 액세스 저장 레지스터와; 상기 비트 라인, 상기 데이터 래치, 상기 어드레스 래치 및 상기 출력 래치에 접속되는 제2 다수의 랜덤 액세스 저장 레지스터를 포함하는 것을 특징으로 하는 집적 회로 메모리 장치.
  8. 제7항에 있어서, 상기 제1 뱅크 메모리 셀로부터의 제1 데이터는 상기 제1 다수의 랜덤 액세스 저장 레지스터로부터 액세스될 수 있는 반면에, 제2 데이터는 상기 제2 다수의 액세스 저장 레지스터로부터 상기 제2 뱅크의 메모리 셀에 저장되는 것을 특징으로 하는 집적 회로 메모리 장치.
  9. 클럭 신호를 수신하는 클럭 노드와; 일련으로 접속된 각각 다수의 저장 셀 액세스 장치를 가지는 일련 액세스 메모리 엘리먼트의 1차원 및 2차원 배열과; 상기 배열의 제1 차원에 따른 각각의 일련 액세스 메모리 엘리먼트의 다수의 저장 액세스 중 하나에 각각 접속되는 다수의 워드 라인과; 상기 제2 차원 배열에 따른 각각의 일련 액세스 메모리 엘리먼트에 접속되어 상기 제1 차원 배열에 따른 각각의 일련 액세스 메모리 엘리먼트당 하나의 비트 라인을 가지는 상기 다수의 비트 라인과; 상기 배열 및 랜덤 액세스 포트에 접속되는 일련 포트를 포함하는 두 포트 데이터 레지스터와; 메모리 장치의 외부 액세스 포인트 및 상기 두 데이터 레지스터의 랜덤 액세스 포트에 접속되는 데이터 래치를 포함하는데, 상기 데이터 래치는 클럭 신호와 동기하여 상기 데이터 래치에 상기 두 포트 데이터 레지스터로부터의 데이터를 래치하는 것을 특징으로 하는 집적 회로 메모리 장치.
  10. 제9항에 있어서, 상기 두 포트 데이터 레지스터와 상기 데이타 래치 사이에 전기적으로 개재되어 있는 파이프라인 데이터 레지스터를 추가로 포함하는 것을 특징으로 하는 데이타 저장용 회로 메모리 장치.
  11. 제9항에 있어서, 클럭 신호에 응답하여 일련의 워드 라인을 동기적으로 기동하는 워드 라인 기동 회로를 추가로 포함하는 것을 특징으로 하는 데이타 저장용 메모리 장치.
  12. 제9항에 있어서, 데이터를 액세스하기 위한 커맨드 및 어드레스에 응답하여 클럭 신호와 동기하는 데이터의 일련 액세스를 제공하기 위하여 클럭 신호와 동기하여 메모리 장치내의 어드레스를 증가시키는 어드레스 카운터를 추가로 포함하는 것을 특징으로 하는 데이타 저장용 메모리 장치.
  13. 주기적인 클럭 신호를 수신하는 클럭 신호 입력 노드와; 제어 신호를 수신하는 제어 신호 입력 노드와; 어드레스 신호를 수신하는 어드레스 신호 입력 노드와; 다수의 워드 라인과; 어드레스 신호 및 제어 신호에 응답하여, 주기적인 클럭 신호와 동기하여 기동 및 비기동되는 일련의 상기 다수 워드 라인을 비기동 및 기동하는 메카니즘을 포함하는 것을 특징으로 하는 워드 라인 기동 회로.
  14. 클럭 신호, 제어 신호 및 어드레스 신호를 수신하는 입력 노드 및 NAND 구조 메모리 셀의 배열을 구비하는 메모리 장치내의 데이터의 고속 액세스 방법에 있어서, NAND 구조 메모리 셀로부터의 다수의 데이터 비트가 순차적으로 비트 라인에 전송되는 배열의 일련 워드 라인을 기동하는 단계와; 저장 레지스터의 다수의 데이터 비트를 저장하는 단계와; 클럭 신호, 제어 신호 및 어드레스 신호에 응답하여 저장 레지스터로부터의 다수의 데이터 비트 중 제1 데이터 비트를 액세스하는 단계와; 제2 데이터 비트를 액세스하기 위해 클럭 신호에 응답하여 어드레스 카운터를 진전시키는 단계와; 저장 레지스터로부터의 다수의 데이터 비트 중 제2 데이터 비트를 액세스하는 단계와; 비트 라인에 저장 레지스터로부터 다수의 데이터 비트를 전송하는 단계와; 메모리 셀 배열의 일련 워드 라인을 비기동하는 단계를 포함하는 것을 특징으로 하는 고속 액세스 방법.
  15. 클럭 신호, 제어 신호 및 어드레스 신호를 수신하는 입력 노드와, 제1 및 제2 뱅크의 NAND 구조 메모리 셀을 구비하는 메모리 장치내의 데이터의 고속 액세스 방법에 있어서, 제1 뱅크의 NAND 구조 메모리 셀의 제1 일련 워드 라인을 기동하는 단계와; 클럭, 제어 및 어드레스 신호에 응답하여 제1 뱅크의 NAND 구조 메모리 셀로부터 제1 데이터 워드를 액세스 하는 단계와, 어드레스 카운터를 진전시키는 단계와, 제1 뱅크의 NAND 구조 메모리 셀로부터 제2 데이터 워드를 액세스하는 단계와, 제1 뱅크의 NAND 구조 메모리 셀로부터의 데이터가 액세스되는 제2 뱅크의 NAND 구조 메모리 셀의 두 번째 일련 워드 라인을 기동하는 단계와, 클럭, 제어 및 어드레스 신호에 응답하여 제2 뱅크의 뱅크의 NAND 구조 메모리 셀로부터 제3 데이터를 액세스하는 단계를 포함하는 것을 특징으로 하는 고속 액세스 방법.
  16. 제15항에 있어서, 제2 뱅크의 NAND 구조 메모리 셀로부터 제3 데이터를 액세스하는 반면에 제1 뱅크의 NAND 구조 메모리 셀내의 일련 워드 라인을 비기동하는 단계를 추가로 포함하는 것을 특징으로 하는 고속 액세스 방법.
  17. 제16항에 있어서, 제2 뱅크의 NAND 구조 메모리 셀로부터 제4 데이터 워드를 액세스하는 반면에 제1 뱅크의 NAND 구조 메모리 셀내의 제3 일련 워드 라인을 비기동하는 단계를 포함하는 것을 특징으로 하는 고속 액세스 방법.
  18. 클럭 신호, 제어 신호 및 어드레스 신호를 수신하는 제1 및 제2 뱅크의 NAND 구조 메모리 셀 및 입력 노드를 구비하는 메모리 장치내의 데이터의 고속 액세스 방법에 있어서, 제1 뱅크의 NAND 구조 메모리 셀내의 제1 일련의 워드 라인을 기동하는 단계와; 기동된 제1 일련 워드 라인, 클럭 신호, 제어 신호 및 어드레스 신호에 응답하여 제1 뱅크의 NAND 구조 메모리 셀로부터 제1 데이터를 액세스하는 단계와; 제1 일련의 워드 라인을 비기동하는 단계와; 제1 일련 워드 라인이 비기동되는 반면에 제2 뱅크의 NAND 구조내의 제2 일련의 워드 라인을 기동하는 단계와; 기동된 제2 일련 워드 라인, 클럭 신호, 제어 신호 및 어드레스 신호에 응답하여 제2 뱅크의 뱅크의 NAND 구조 메모리 셀로부터 제2 데이터 워드를 액세스하는 단계를 포함하는 것을 특징으로 하는 고속 액세스 방법.
  19. 제18항에 있어서, NAND 구조 메모리 셀의 하나의 뱅크로부터 제3 데이터를 액세스하기 위해 클럭 신호에 응답하여 메모리 장치내의 어드레스를 증가하는 단계를 추가로 포함하는 것을 특징으로 하는 고속 액세스 방법.
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