JPH09320269A - アドレス装置 - Google Patents
アドレス装置Info
- Publication number
- JPH09320269A JPH09320269A JP8161064A JP16106496A JPH09320269A JP H09320269 A JPH09320269 A JP H09320269A JP 8161064 A JP8161064 A JP 8161064A JP 16106496 A JP16106496 A JP 16106496A JP H09320269 A JPH09320269 A JP H09320269A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- address signal
- latch circuit
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 アドレスラッチまでに生じていた無駄な遅延
時間を削減し、処理の高速化を実現できるようにする。 【解決手段】 ＸアドレスとＹアドレスとの両方につい
てプリデコード処理を行うプリデコーダ３を各アドレス
ラッチ４，５の前段に設置し、上記プリデコーダ３によ
りプリデコードしたアドレス信号を上記各アドレスラッ
チ４，５にラッチし、このラッチしたアドレス信号を各
デコーダ６，７によりデコードするようにすることによ
り、アドレスラッチ回路の後段にプリデコーダが配置さ
れていた従来例の場合にアドレス信号をラッチするまで
にかかっていた時間と同じ時間内にプリデコード処理も
行えるようにするとともに、アドレスラッチが行われた
後はデコード処理だけを行えば済むようにする。
時間を削減し、処理の高速化を実現できるようにする。 【解決手段】 ＸアドレスとＹアドレスとの両方につい
てプリデコード処理を行うプリデコーダ３を各アドレス
ラッチ４，５の前段に設置し、上記プリデコーダ３によ
りプリデコードしたアドレス信号を上記各アドレスラッ
チ４，５にラッチし、このラッチしたアドレス信号を各
デコーダ６，７によりデコードするようにすることによ
り、アドレスラッチ回路の後段にプリデコーダが配置さ
れていた従来例の場合にアドレス信号をラッチするまで
にかかっていた時間と同じ時間内にプリデコード処理も
行えるようにするとともに、アドレスラッチが行われた
後はデコード処理だけを行えば済むようにする。
Description
【０００１】
【発明の属する技術分野】本発明はアドレス装置に関
し、特に、ＸアドレスとＹアドレスとを用いて情報の読
み書きを行う記憶装置に適用して好適なものである。
し、特に、ＸアドレスとＹアドレスとを用いて情報の読
み書きを行う記憶装置に適用して好適なものである。
【０００２】
【従来の技術】従来、情報を記憶するための記憶装置が
種々提案されているが、その中に、Ｘアドレス（行アド
レス）とＹアドレス（列アドレス）とを用いて情報を読
み書きするようになされたものがある。ここで、上記Ｘ
アドレスとＹアドレスとを用いたアドレス装置の従来例
を図４に示す。
種々提案されているが、その中に、Ｘアドレス（行アド
レス）とＹアドレス（列アドレス）とを用いて情報を読
み書きするようになされたものがある。ここで、上記Ｘ
アドレスとＹアドレスとを用いたアドレス装置の従来例
を図４に示す。
【０００３】この図４は、ＤＲＡＭ等に代表される記憶
装置に用いられるアドレス装置を示したものである。す
なわち、アドレス入力端子の数を減らしてプリント基板
上の実装密度を向上させるために、ＸアドレスとＹアド
レスとを多重化したアドレス信号を、行と列に共通のア
ドレス入力端子から時分割的に複数回に分けて入力す
る、いわゆるアドレスマルチプレクス方式のアドレス装
置を示している。
装置に用いられるアドレス装置を示したものである。す
なわち、アドレス入力端子の数を減らしてプリント基板
上の実装密度を向上させるために、ＸアドレスとＹアド
レスとを多重化したアドレス信号を、行と列に共通のア
ドレス入力端子から時分割的に複数回に分けて入力す
る、いわゆるアドレスマルチプレクス方式のアドレス装
置を示している。
【０００４】図４において、４１はバッファであり、ア
ドレス入力端子８より入力されるアドレス信号ａｄ０
を、Ｘデコーダ６側に送る内部Ｘアドレス信号ａｄ１や
Ｙデコーダ７側に送る内部Ｙアドレス信号ａｄ２に変換
するためのものである。この変換処理のために、アドレ
ス入力端子８より入力されたアドレス信号ａｄ０は、一
定の遅延を受ける。
ドレス入力端子８より入力されるアドレス信号ａｄ０
を、Ｘデコーダ６側に送る内部Ｘアドレス信号ａｄ１や
Ｙデコーダ７側に送る内部Ｙアドレス信号ａｄ２に変換
するためのものである。この変換処理のために、アドレ
ス入力端子８より入力されたアドレス信号ａｄ０は、一
定の遅延を受ける。
【０００５】２は内部コントロール信号発生回路であ
り、入力されるコントロール信号φ０をもとに、Ｘアド
レスを取り込むための制御信号（Ｘラッチ信号）φＸ０
と、Ｙアドレスを取り込むための制御信号（Ｙラッチ信
号）φＹ０とを発生するものである。
り、入力されるコントロール信号φ０をもとに、Ｘアド
レスを取り込むための制御信号（Ｘラッチ信号）φＸ０
と、Ｙアドレスを取り込むための制御信号（Ｙラッチ信
号）φＹ０とを発生するものである。
【０００６】上記内部コントロール信号発生回路２は、
Ｘアドレスを取り込む場合は、Ｘラッチ信号φＸ０をＸ
アドレスラッチ４３に供給する。これにより、バッファ
４１より出力された内部Ｘアドレス信号ａｄ１がＸアド
レスラッチ４３にラッチされる。また、Ｙアドレスを取
り込む場合は、Ｙラッチ信号φＹ０をＹアドレスラッチ
４４に供給する。これにより、バッファ４１より出力さ
れた内部Ｙアドレス信号ａｄ２がＹアドレスラッチ４４
にラッチされる。
Ｘアドレスを取り込む場合は、Ｘラッチ信号φＸ０をＸ
アドレスラッチ４３に供給する。これにより、バッファ
４１より出力された内部Ｘアドレス信号ａｄ１がＸアド
レスラッチ４３にラッチされる。また、Ｙアドレスを取
り込む場合は、Ｙラッチ信号φＹ０をＹアドレスラッチ
４４に供給する。これにより、バッファ４１より出力さ
れた内部Ｙアドレス信号ａｄ２がＹアドレスラッチ４４
にラッチされる。
【０００７】４５はＸプリデコーダであり、上記Ｘアド
レスラッチ４３にラッチされた内部Ｘアドレス信号ａｄ
１を、Ｘデコーダ６に入る前に一旦２ビットずつデコー
ドするものである。例えば、Ｘアドレスラッチ４３にラ
ッチされる内部Ｘアドレス信号ａｄ１が３ビット信号で
ある場合、Ｘプリデコーダ４５からは８ビットのＸプリ
デコード信号ａｄ３が出力される。
レスラッチ４３にラッチされた内部Ｘアドレス信号ａｄ
１を、Ｘデコーダ６に入る前に一旦２ビットずつデコー
ドするものである。例えば、Ｘアドレスラッチ４３にラ
ッチされる内部Ｘアドレス信号ａｄ１が３ビット信号で
ある場合、Ｘプリデコーダ４５からは８ビットのＸプリ
デコード信号ａｄ３が出力される。
【０００８】４６はＹプリデコーダであり、上記Ｙアド
レスラッチ４４にラッチされた内部Ｙアドレス信号ａｄ
２を、Ｙデコーダ７に入る前に一旦２ビットずつデコー
ドするものである。例えば、Ｙアドレスラッチ４４にラ
ッチされる内部Ｙアドレス信号ａｄ２が３ビット信号で
ある場合、Ｙプリデコーダ４６からは８ビットのＹプリ
デコード信号ａｄ４が出力される。
レスラッチ４４にラッチされた内部Ｙアドレス信号ａｄ
２を、Ｙデコーダ７に入る前に一旦２ビットずつデコー
ドするものである。例えば、Ｙアドレスラッチ４４にラ
ッチされる内部Ｙアドレス信号ａｄ２が３ビット信号で
ある場合、Ｙプリデコーダ４６からは８ビットのＹプリ
デコード信号ａｄ４が出力される。
【０００９】上記Ｘデコーダ６は、上記Ｘプリデコーダ
４５から供給されるＸプリデコード信号ａｄ３をもと
に、メモリセル（図示せず）のワード線の選択を行うた
めのＸ選択信号ａｄＸを生成して出力する。また、上記
Ｙデコーダ７は、上記Ｙプリデコーダ４６から供給され
るＹプリデコード信号ａｄ４をもとに、メモリセル（図
示せず）ビット線の選択を行うためのＹ選択信号ａｄＹ
を生成して出力する。
４５から供給されるＸプリデコード信号ａｄ３をもと
に、メモリセル（図示せず）のワード線の選択を行うた
めのＸ選択信号ａｄＸを生成して出力する。また、上記
Ｙデコーダ７は、上記Ｙプリデコーダ４６から供給され
るＹプリデコード信号ａｄ４をもとに、メモリセル（図
示せず）ビット線の選択を行うためのＹ選択信号ａｄＹ
を生成して出力する。
【００１０】このように、デコーダ６，７の前にプリデ
コーダ４５，４６を設けると、バッファ４１で発生した
内部アドレス信号ａｄ１，ａｄ２をそのままデコーダ
６，７に入力した場合に比べて、デコーダ６，７を構成
するトランジスタ数を少なくすることができるととも
に、処理を高速にできるという利点がある。
コーダ４５，４６を設けると、バッファ４１で発生した
内部アドレス信号ａｄ１，ａｄ２をそのままデコーダ
６，７に入力した場合に比べて、デコーダ６，７を構成
するトランジスタ数を少なくすることができるととも
に、処理を高速にできるという利点がある。
【００１１】図５は、ＸアドレスとＹアドレスとを用い
た従来のアドレス装置の他の例を示す図である。この図
５は、シンクロナスなアドレス装置について示したもの
であり、図４に示したアドレス装置中のブロックと同じ
ブロックには同一の符号を付している。すなわち、図５
のアドレス装置では、図４のＹアドレスラッチ４４の代
わりにバーストカウンタ５１を用いている。このバース
トカウンタ５１は、バイナリカウンタで構成されてい
る。
た従来のアドレス装置の他の例を示す図である。この図
５は、シンクロナスなアドレス装置について示したもの
であり、図４に示したアドレス装置中のブロックと同じ
ブロックには同一の符号を付している。すなわち、図５
のアドレス装置では、図４のＹアドレスラッチ４４の代
わりにバーストカウンタ５１を用いている。このバース
トカウンタ５１は、バイナリカウンタで構成されてい
る。
【００１２】図４の例では、バッファ４１からＹアドレ
スラッチ４４に内部Ｙアドレス信号ａｄ２が順次与えら
れてラッチされるが、図５の例では、最初の内部Ｙアド
レス信号ａｄ２′をバーストカウンタ５１でラッチした
後は、その内部Ｙアドレス信号ａｄ２′がバーストカウ
ンタ５１でカウントアップされることにより内部Ｙアド
レス信号ａｄ２が順次生成される。
スラッチ４４に内部Ｙアドレス信号ａｄ２が順次与えら
れてラッチされるが、図５の例では、最初の内部Ｙアド
レス信号ａｄ２′をバーストカウンタ５１でラッチした
後は、その内部Ｙアドレス信号ａｄ２′がバーストカウ
ンタ５１でカウントアップされることにより内部Ｙアド
レス信号ａｄ２が順次生成される。
【００１３】図５のように、バーストカウンタ５１を用
いてアドレス装置をシンクロナスに構成した場合には、
図４に示したアドレス装置よりも更に処理の高速化を図
ることができるようになる。
いてアドレス装置をシンクロナスに構成した場合には、
図４に示したアドレス装置よりも更に処理の高速化を図
ることができるようになる。
【００１４】
【発明が解決しようとする課題】図６は、図４および図
５に示したアドレス装置において、内部Ｘアドレス信号
ａｄ１をＸアドレスラッチ４３にラッチするまでの動作
を示すタイムチャートである。図６において、まず、コ
ントロール信号φ０の立ち下がりエッジに同期して、ア
ドレス信号ａｄ０（Varid-data）が、セットアップ期間
ｔＳ０およびホールド期間ｔＨ０において規定値以上の
値に確保される（図６（ａ）（ｂ））。
５に示したアドレス装置において、内部Ｘアドレス信号
ａｄ１をＸアドレスラッチ４３にラッチするまでの動作
を示すタイムチャートである。図６において、まず、コ
ントロール信号φ０の立ち下がりエッジに同期して、ア
ドレス信号ａｄ０（Varid-data）が、セットアップ期間
ｔＳ０およびホールド期間ｔＨ０において規定値以上の
値に確保される（図６（ａ）（ｂ））。
【００１５】上記アドレス信号ａｄ０は、バッファ４１
により内部Ｘアドレス信号ａｄ１に変換され、Ｘアドレ
スラッチ４３にラッチされるが、このラッチは、内部コ
ントロール信号発生回路２よりＸアドレスラッチ４３に
供給されるＸラッチ信号φＸ０の立ち下がりエッジに同
期して行われる（図６（ｃ）（ｄ））。ここで、Ｘラッ
チ信号φＸ０は、コントロール信号φ０が内部コントロ
ール信号発生回路２で処理されて発生された信号であ
り、コントロール信号φ０が入力されてからＸラッチ信
号φＸ０が得られるまでに一定の遅延時間ｄｔ０が生じ
る。
により内部Ｘアドレス信号ａｄ１に変換され、Ｘアドレ
スラッチ４３にラッチされるが、このラッチは、内部コ
ントロール信号発生回路２よりＸアドレスラッチ４３に
供給されるＸラッチ信号φＸ０の立ち下がりエッジに同
期して行われる（図６（ｃ）（ｄ））。ここで、Ｘラッ
チ信号φＸ０は、コントロール信号φ０が内部コントロ
ール信号発生回路２で処理されて発生された信号であ
り、コントロール信号φ０が入力されてからＸラッチ信
号φＸ０が得られるまでに一定の遅延時間ｄｔ０が生じ
る。
【００１６】このような状況の下で、Ｘラッチ信号φＸ
０の立ち下がりエッジに同期して内部Ｘアドレス信号ａ
ｄ１をＸアドレスラッチ４３にラッチさせるためには、
すなわち、内部Ｘアドレス信号ａｄ１（Varid-data）の
セットアップ期間ｔＳ１およびホールド期間ｔＨ１にお
ける値を、Ｘラッチ信号φＸ０の立ち下がりエッジに同
期して一定値以上に確保するためには、バッファ４１で
アドレス信号ａｄ０から内部Ｘアドレス信号ａｄ１を発
生する際の遅延時間ｄｔ１を、内部コントロール信号発
生回路２での遅延時間ｄｔ０に合わせる必要がある。
０の立ち下がりエッジに同期して内部Ｘアドレス信号ａ
ｄ１をＸアドレスラッチ４３にラッチさせるためには、
すなわち、内部Ｘアドレス信号ａｄ１（Varid-data）の
セットアップ期間ｔＳ１およびホールド期間ｔＨ１にお
ける値を、Ｘラッチ信号φＸ０の立ち下がりエッジに同
期して一定値以上に確保するためには、バッファ４１で
アドレス信号ａｄ０から内部Ｘアドレス信号ａｄ１を発
生する際の遅延時間ｄｔ１を、内部コントロール信号発
生回路２での遅延時間ｄｔ０に合わせる必要がある。
【００１７】しかしながら、一般に、バッファ４１で内
部Ｘアドレス信号ａｄ１を発生するために生じる遅延時
間は、内部コントロール信号発生回路２でＸラッチ信号
φＸ０を発生するために生じる遅延時間ｄｔ０より短
い。したがって、従来は、Ｘラッチ信号φＸ０の立ち下
がりエッジに同期して内部Ｘアドレス信号ａｄ１をＸア
ドレスラッチ４３にラッチさせるために、バッファ４１
での遅延時間を無駄に長くしなければならなかった。
部Ｘアドレス信号ａｄ１を発生するために生じる遅延時
間は、内部コントロール信号発生回路２でＸラッチ信号
φＸ０を発生するために生じる遅延時間ｄｔ０より短
い。したがって、従来は、Ｘラッチ信号φＸ０の立ち下
がりエッジに同期して内部Ｘアドレス信号ａｄ１をＸア
ドレスラッチ４３にラッチさせるために、バッファ４１
での遅延時間を無駄に長くしなければならなかった。
【００１８】すなわち、バッファ４１においてアドレス
信号ａｄ０から内部Ｘアドレス信号ａｄ１に変換する処
理が終了し、Ｘアドレスラッチ４３にラッチする準備が
できているにもかかわらず、そのときは未だＸラッチ信
号φＸ０が発生していないために、バッファ４１のディ
レイを無駄に大きくしなければならず、処理の高速化を
実現することを困難にしていた。このような問題は、図
４に示したアドレス装置ではもちろんのこと、処理の更
なる高速化を狙った図５のアドレス装置では深刻な問題
となっていた。
信号ａｄ０から内部Ｘアドレス信号ａｄ１に変換する処
理が終了し、Ｘアドレスラッチ４３にラッチする準備が
できているにもかかわらず、そのときは未だＸラッチ信
号φＸ０が発生していないために、バッファ４１のディ
レイを無駄に大きくしなければならず、処理の高速化を
実現することを困難にしていた。このような問題は、図
４に示したアドレス装置ではもちろんのこと、処理の更
なる高速化を狙った図５のアドレス装置では深刻な問題
となっていた。
【００１９】本発明は、このような問題を解決するため
に成されたものであり、バッファ４１で生じている無駄
な遅延時間を削減し、処理の高速化を実現するアドレス
装置を提供することを目的とする。
に成されたものであり、バッファ４１で生じている無駄
な遅延時間を削減し、処理の高速化を実現するアドレス
装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明のアドレス装置
は、アドレス信号をラッチするアドレスラッチ回路と、
アドレス信号をプリデコードするプリデコーダと、プリ
デコードされた信号をデコードするアドレスデコーダと
を有するアドレス装置において、上記プリデコーダを上
記アドレスラッチ回路の前段に設置し、上記プリデコー
ダによりプリデコードした信号を上記アドレスラッチ回
路にラッチし、ラッチした信号を上記アドレスデコーダ
によりデコードするようにしたことを特徴とする。
は、アドレス信号をラッチするアドレスラッチ回路と、
アドレス信号をプリデコードするプリデコーダと、プリ
デコードされた信号をデコードするアドレスデコーダと
を有するアドレス装置において、上記プリデコーダを上
記アドレスラッチ回路の前段に設置し、上記プリデコー
ダによりプリデコードした信号を上記アドレスラッチ回
路にラッチし、ラッチした信号を上記アドレスデコーダ
によりデコードするようにしたことを特徴とする。
【００２１】本発明の他の特徴とするところは、入力さ
れるＸアドレス信号とＹアドレス信号との両方を時分割
でプリデコードするプリデコーダと、上記プリデコーダ
によりプリデコードされたアドレス信号をラッチするア
ドレスラッチ回路と、上記アドレスラッチ回路にラッチ
されたアドレス信号をデコードするアドレスデコーダ
と、上記プリデコードされた信号をラッチするタイミン
グを制御するための制御信号を発生して上記アドレスラ
ッチ回路に供給する制御信号発生回路とを備えたことを
特徴とする。
れるＸアドレス信号とＹアドレス信号との両方を時分割
でプリデコードするプリデコーダと、上記プリデコーダ
によりプリデコードされたアドレス信号をラッチするア
ドレスラッチ回路と、上記アドレスラッチ回路にラッチ
されたアドレス信号をデコードするアドレスデコーダ
と、上記プリデコードされた信号をラッチするタイミン
グを制御するための制御信号を発生して上記アドレスラ
ッチ回路に供給する制御信号発生回路とを備えたことを
特徴とする。
【００２２】本発明のその他の特徴とするところは、上
記アドレスラッチ回路は、上記Ｘアドレス信号について
プリデコードされたアドレス信号をラッチするＸアドレ
スラッチ回路と、上記Ｙアドレス信号についてプリデコ
ードされたアドレス信号をラッチするＹアドレスラッチ
回路とを具備し、上記アドレスデコーダは、上記Ｘアド
レスラッチ回路より出力されるアドレス信号をデコード
するＸデコーダと、上記Ｙアドレスラッチ回路より出力
されるアドレス信号をデコードするＹデコーダとを具備
することを特徴とする。
記アドレスラッチ回路は、上記Ｘアドレス信号について
プリデコードされたアドレス信号をラッチするＸアドレ
スラッチ回路と、上記Ｙアドレス信号についてプリデコ
ードされたアドレス信号をラッチするＹアドレスラッチ
回路とを具備し、上記アドレスデコーダは、上記Ｘアド
レスラッチ回路より出力されるアドレス信号をデコード
するＸデコーダと、上記Ｙアドレスラッチ回路より出力
されるアドレス信号をデコードするＹデコーダとを具備
することを特徴とする。
【００２３】本発明のその他の特徴とするところは、上
記プリデコーダは、順次入力されるＸアドレス信号を順
次プリデコードするとともに、最初に入力されるＹアド
レス信号をプリデコードするようになされ、上記アドレ
スラッチ回路は、上記Ｘアドレス信号について順次プリ
デコードされたアドレス信号をラッチするＸアドレスラ
ッチ回路と、上記最初のＹアドレス信号についてプリデ
コードされたアドレス信号をラッチしてそれを順次シフ
ト処理していくシフトレジスタとを具備し、上記アドレ
スデコーダは、上記Ｘアドレスラッチ回路より出力され
るアドレス信号をデコードするＸデコーダと、上記シフ
トレジスタより出力されるアドレス信号をデコードする
Ｙデコーダとを具備することを特徴とする。
記プリデコーダは、順次入力されるＸアドレス信号を順
次プリデコードするとともに、最初に入力されるＹアド
レス信号をプリデコードするようになされ、上記アドレ
スラッチ回路は、上記Ｘアドレス信号について順次プリ
デコードされたアドレス信号をラッチするＸアドレスラ
ッチ回路と、上記最初のＹアドレス信号についてプリデ
コードされたアドレス信号をラッチしてそれを順次シフ
ト処理していくシフトレジスタとを具備し、上記アドレ
スデコーダは、上記Ｘアドレスラッチ回路より出力され
るアドレス信号をデコードするＸデコーダと、上記シフ
トレジスタより出力されるアドレス信号をデコードする
Ｙデコーダとを具備することを特徴とする。
【００２４】本発明のその他の特徴とするところは、外
部より入力されるＸアドレス信号とＹアドレス信号とが
多重化されたアドレス信号から、内部Ｘアドレス信号と
内部Ｙアドレス信号とを得るアドレスバッファと、上記
アドレスバッファより順次出力される内部Ｘアドレス信
号と内部Ｙアドレス信号との両方を時分割でプリデコー
ドするプリデコーダと、上記プリデコーダにより上記内
部Ｘアドレス信号についてプリデコードされたアドレス
信号をラッチするＸアドレスラッチ回路と、上記プリデ
コーダにより上記内部Ｙアドレス信号についてプリデコ
ードされたアドレス信号をラッチするＹアドレスラッチ
回路と、上記プリデコードされたアドレス信号をラッチ
するタイミングを制御するための制御信号を発生して上
記Ｘアドレスラッチ回路および上記Ｘアドレスラッチ回
路に供給する制御信号発生回路と、上記Ｘアドレスラッ
チ回路より出力されるアドレス信号をデコードするＸデ
コーダと、上記Ｙアドレスラッチ回路より出力されるア
ドレス信号をデコードするＹデコーダとを備えたことを
特徴とする。
部より入力されるＸアドレス信号とＹアドレス信号とが
多重化されたアドレス信号から、内部Ｘアドレス信号と
内部Ｙアドレス信号とを得るアドレスバッファと、上記
アドレスバッファより順次出力される内部Ｘアドレス信
号と内部Ｙアドレス信号との両方を時分割でプリデコー
ドするプリデコーダと、上記プリデコーダにより上記内
部Ｘアドレス信号についてプリデコードされたアドレス
信号をラッチするＸアドレスラッチ回路と、上記プリデ
コーダにより上記内部Ｙアドレス信号についてプリデコ
ードされたアドレス信号をラッチするＹアドレスラッチ
回路と、上記プリデコードされたアドレス信号をラッチ
するタイミングを制御するための制御信号を発生して上
記Ｘアドレスラッチ回路および上記Ｘアドレスラッチ回
路に供給する制御信号発生回路と、上記Ｘアドレスラッ
チ回路より出力されるアドレス信号をデコードするＸデ
コーダと、上記Ｙアドレスラッチ回路より出力されるア
ドレス信号をデコードするＹデコーダとを備えたことを
特徴とする。
【００２５】本発明のその他の特徴とするところは、外
部より入力されるＸアドレス信号とＹアドレス信号とが
多重化されたアドレス信号から、内部Ｘアドレス信号と
内部Ｙアドレス信号とを得るアドレスバッファと、上記
アドレスバッファより順次出力される内部Ｘアドレス信
号を順次プリデコードするとともに、上記アドレスバッ
ファより最初に出力される内部Ｙアドレス信号をプリデ
コードするプリデコーダと、上記プリデコーダにより上
記内部Ｘアドレス信号について順次プリデコードされた
アドレス信号をラッチするＸアドレスラッチ回路と、上
記プリデコーダにより上記最初の内部Ｙアドレス信号に
ついてプリデコードされたアドレス信号をラッチしてそ
れを順次シフト処理していくシフトレジスタと、上記プ
リデコードされたアドレス信号をラッチするタイミング
を制御するための制御信号を発生して上記Ｘアドレスラ
ッチ回路および上記シフトレジスタに供給する制御信号
発生回路と、上記Ｘアドレスラッチ回路より出力される
アドレス信号をデコードするＸデコーダと、上記シフト
レジスタより出力されるアドレス信号をデコードするＹ
デコーダとを備えたことを特徴とする。
部より入力されるＸアドレス信号とＹアドレス信号とが
多重化されたアドレス信号から、内部Ｘアドレス信号と
内部Ｙアドレス信号とを得るアドレスバッファと、上記
アドレスバッファより順次出力される内部Ｘアドレス信
号を順次プリデコードするとともに、上記アドレスバッ
ファより最初に出力される内部Ｙアドレス信号をプリデ
コードするプリデコーダと、上記プリデコーダにより上
記内部Ｘアドレス信号について順次プリデコードされた
アドレス信号をラッチするＸアドレスラッチ回路と、上
記プリデコーダにより上記最初の内部Ｙアドレス信号に
ついてプリデコードされたアドレス信号をラッチしてそ
れを順次シフト処理していくシフトレジスタと、上記プ
リデコードされたアドレス信号をラッチするタイミング
を制御するための制御信号を発生して上記Ｘアドレスラ
ッチ回路および上記シフトレジスタに供給する制御信号
発生回路と、上記Ｘアドレスラッチ回路より出力される
アドレス信号をデコードするＸデコーダと、上記シフト
レジスタより出力されるアドレス信号をデコードするＹ
デコーダとを備えたことを特徴とする。
【００２６】本発明は上記技術手段より成るので、アド
レスラッチ回路の後段にプリデコーダが配置されていた
従来例の場合にアドレス信号をラッチするまでに生じて
いた空き時間を利用してプリデコード処理が行われるよ
うになり、従来アドレスラッチまでにかかっていた時間
と同じ時間内にプリデコード処理も行ってしまうように
することが可能となるとともに、アドレスラッチが行わ
れた後は、プリデコード処理を行うことなくデコード処
理だけを行えば済むようになる。
レスラッチ回路の後段にプリデコーダが配置されていた
従来例の場合にアドレス信号をラッチするまでに生じて
いた空き時間を利用してプリデコード処理が行われるよ
うになり、従来アドレスラッチまでにかかっていた時間
と同じ時間内にプリデコード処理も行ってしまうように
することが可能となるとともに、アドレスラッチが行わ
れた後は、プリデコード処理を行うことなくデコード処
理だけを行えば済むようになる。
【００２７】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、第１の実施形態に係るア
ドレス装置の構成を示すブロック図である。この図１
は、図４に示した従来例に対応するものである。
に基づいて説明する。図１は、第１の実施形態に係るア
ドレス装置の構成を示すブロック図である。この図１
は、図４に示した従来例に対応するものである。
【００２８】図１において、１はバッファであり、アド
レス入力端子８より入力されるアドレス信号ａｄ０を、
Ｘデコーダ６側に送る内部Ｘアドレス信号ａｄ１やＹデ
コーダ７側に送る内部Ｙアドレス信号ａｄ２に変換する
ためのものである。このバッファ１での変換処理の内容
は図４に示した従来のバッファ４１と同じであるが、後
述するように、本実施形態のバッファ１では、その内部
に含まれている時間遅延のためのゲート数が従来よりも
少なくなっている。
レス入力端子８より入力されるアドレス信号ａｄ０を、
Ｘデコーダ６側に送る内部Ｘアドレス信号ａｄ１やＹデ
コーダ７側に送る内部Ｙアドレス信号ａｄ２に変換する
ためのものである。このバッファ１での変換処理の内容
は図４に示した従来のバッファ４１と同じであるが、後
述するように、本実施形態のバッファ１では、その内部
に含まれている時間遅延のためのゲート数が従来よりも
少なくなっている。
【００２９】上記バッファ１により変換された内部Ｘア
ドレス信号ａｄ１および内部Ｙアドレス信号ａｄ２は、
共にプリデコーダ３に供給される。プリデコーダ３は、
バッファ１より供給される内部Ｘアドレス信号ａｄ１お
よび内部Ｙアドレス信号ａｄ２を、時分割的に、Ｘデコ
ーダ６やＹデコーダ７に入る前に一旦２ビットずつデコ
ードするものである。例えば、バッファ１より出力され
る内部Ｘアドレス信号ａｄ１および内部Ｙアドレス信号
ａｄ２が３ビット信号である場合、プリデコーダ３から
は８ビットのＸプリデコード信号ａｄ３およびＹプリデ
コード信号ａｄ４が出力される。
ドレス信号ａｄ１および内部Ｙアドレス信号ａｄ２は、
共にプリデコーダ３に供給される。プリデコーダ３は、
バッファ１より供給される内部Ｘアドレス信号ａｄ１お
よび内部Ｙアドレス信号ａｄ２を、時分割的に、Ｘデコ
ーダ６やＹデコーダ７に入る前に一旦２ビットずつデコ
ードするものである。例えば、バッファ１より出力され
る内部Ｘアドレス信号ａｄ１および内部Ｙアドレス信号
ａｄ２が３ビット信号である場合、プリデコーダ３から
は８ビットのＸプリデコード信号ａｄ３およびＹプリデ
コード信号ａｄ４が出力される。
【００３０】４はＸアドレスラッチであり、上記プリデ
コーダ３より出力されるＸプリデコード信号ａｄ３をラ
ッチするためのものである。また、５はＹアドレスラッ
チであり、上記プリデコーダ３より出力されるＹプリデ
コード信号ａｄ４をラッチするためのものである。図４
の従来例に示した各アドレスラッチ４３，４４では、３
ビットの内部アドレス信号ａｄ１，ａｄ２をラッチして
いたのに対し、本実施形態の各アドレスラッチ４，５で
は、８ビットのプリデコード信号ａｄ３，ａｄ４をラッ
チするようにしている。
コーダ３より出力されるＸプリデコード信号ａｄ３をラ
ッチするためのものである。また、５はＹアドレスラッ
チであり、上記プリデコーダ３より出力されるＹプリデ
コード信号ａｄ４をラッチするためのものである。図４
の従来例に示した各アドレスラッチ４３，４４では、３
ビットの内部アドレス信号ａｄ１，ａｄ２をラッチして
いたのに対し、本実施形態の各アドレスラッチ４，５で
は、８ビットのプリデコード信号ａｄ３，ａｄ４をラッ
チするようにしている。
【００３１】上記Ｘプリデコード信号ａｄ３およびＹプ
リデコード信号ａｄ４の各アドレスラッチ４，５へのラ
ッチは、図４の場合と同様に、内部コントロール信号発
生回路２がコントロール信号φ０を処理して発生するＸ
ラッチ信号φＸ０とＹラッチ信号φＹ０とに同期して行
われる。
リデコード信号ａｄ４の各アドレスラッチ４，５へのラ
ッチは、図４の場合と同様に、内部コントロール信号発
生回路２がコントロール信号φ０を処理して発生するＸ
ラッチ信号φＸ０とＹラッチ信号φＹ０とに同期して行
われる。
【００３２】このようにしてＸプリデコード信号ａｄ３
がＸアドレスラッチ４にラッチされると、上記Ｘデコー
ダ６は、そのラッチされたＸプリデコード信号ａｄ３を
もとに、メモリセル（図示せず）のワード線の選択を行
うためのＸ選択信号ａｄＸを生成して出力する。また、
Ｙプリデコード信号ａｄ４がＹアドレスラッチ５にラッ
チされると、上記Ｙデコーダ７は、そのラッチされたＹ
プリデコード信号ａｄ４をもとに、メモリセル（図示せ
ず）のビット線の選択を行うためのＹ選択信号ａｄＹを
生成して出力する。
がＸアドレスラッチ４にラッチされると、上記Ｘデコー
ダ６は、そのラッチされたＸプリデコード信号ａｄ３を
もとに、メモリセル（図示せず）のワード線の選択を行
うためのＸ選択信号ａｄＸを生成して出力する。また、
Ｙプリデコード信号ａｄ４がＹアドレスラッチ５にラッ
チされると、上記Ｙデコーダ７は、そのラッチされたＹ
プリデコード信号ａｄ４をもとに、メモリセル（図示せ
ず）のビット線の選択を行うためのＹ選択信号ａｄＹを
生成して出力する。
【００３３】以上のように、本実施形態のアドレス装置
は、従来Ｘアドレス用とＹアドレス用とで別々に持って
いたＸプリデコーダ４５およびＹプリデコーダ４６を共
通化して１つのプリデコーダ３とし、そのプリデコーダ
３をＸアドレスラッチ４およびＹアドレスラッチ５の前
段に設置することにより、プリデコードした信号をラッ
チするようにしているところを最も特徴としている。
は、従来Ｘアドレス用とＹアドレス用とで別々に持って
いたＸプリデコーダ４５およびＹプリデコーダ４６を共
通化して１つのプリデコーダ３とし、そのプリデコーダ
３をＸアドレスラッチ４およびＹアドレスラッチ５の前
段に設置することにより、プリデコードした信号をラッ
チするようにしているところを最も特徴としている。
【００３４】このように構成することにより、内部コン
トロール信号発生回路２がコントロール信号φ０を処理
してＸラッチ信号φＸ０やＹラッチ信号φＹ０を発生
し、それらをＸアドレスラッチ４やＹアドレスラッチ５
に供給するまでにかかる遅延時間の中で、バッファ１お
よびプリデコーダ３の処理を行うようにすることができ
るようになる。
トロール信号発生回路２がコントロール信号φ０を処理
してＸラッチ信号φＸ０やＹラッチ信号φＹ０を発生
し、それらをＸアドレスラッチ４やＹアドレスラッチ５
に供給するまでにかかる遅延時間の中で、バッファ１お
よびプリデコーダ３の処理を行うようにすることができ
るようになる。
【００３５】すなわち、従来例でも述べたように、バッ
ファ１の変換処理で生じる遅延時間は、内部コントロー
ル信号発生回路２の処理で生じる遅延時間よりも短い。
したがって、バッファ１で変換処理が終了してからラッ
チが実際に行われるまでには空き時間が生じる。そし
て、プリデコーダ３での処理にかかる時間は、この空き
時間とほぼ等しいかそれよりも短いので、その空き時間
を利用してプリデコード処理を行うことが可能である。
ファ１の変換処理で生じる遅延時間は、内部コントロー
ル信号発生回路２の処理で生じる遅延時間よりも短い。
したがって、バッファ１で変換処理が終了してからラッ
チが実際に行われるまでには空き時間が生じる。そし
て、プリデコーダ３での処理にかかる時間は、この空き
時間とほぼ等しいかそれよりも短いので、その空き時間
を利用してプリデコード処理を行うことが可能である。
【００３６】このことを、Ｘプリデコード信号ａｄ３を
Ｘアドレスラッチ４にラッチするまでの動作を示す図３
のタイムチャートを参照しながら詳しく説明する。図３
において、コントロール信号φ０の立ち下がりエッジに
同期して、アドレス信号ａｄ０（Varid-data）がセット
アップ期間ｔＳ０およびホールド期間ｔＨ０に規定値以
上の値に確保されることは従来の図６の場合と同じであ
る（図３（ａ）（ｂ））。
Ｘアドレスラッチ４にラッチするまでの動作を示す図３
のタイムチャートを参照しながら詳しく説明する。図３
において、コントロール信号φ０の立ち下がりエッジに
同期して、アドレス信号ａｄ０（Varid-data）がセット
アップ期間ｔＳ０およびホールド期間ｔＨ０に規定値以
上の値に確保されることは従来の図６の場合と同じであ
る（図３（ａ）（ｂ））。
【００３７】上記アドレス信号ａｄ０は、バッファ１に
より内部Ｘアドレス信号ａｄ１に変換されるが、この変
換処理は、コントロール信号φ０が立ち下がってからＸ
ラッチ信号φＸ０が立ち下がるまでの遅延時間ｄｔ０よ
りも短い時間で終了する（図３（ｃ）（ｄ））。よっ
て、内部Ｘアドレス信号ａｄ１が発生してからＸラッチ
信号φＸ０が立ち下がるまでの間に、Ｘプリデコーダ３
でプリデコード処理を行い、それにより得られるＸプリ
デコード信号ａｄ３をコントロール信号φ０が立ち下が
ったときにＸアドレスラッチ４にラッチする（図３
（ｃ）（ｅ））。
より内部Ｘアドレス信号ａｄ１に変換されるが、この変
換処理は、コントロール信号φ０が立ち下がってからＸ
ラッチ信号φＸ０が立ち下がるまでの遅延時間ｄｔ０よ
りも短い時間で終了する（図３（ｃ）（ｄ））。よっ
て、内部Ｘアドレス信号ａｄ１が発生してからＸラッチ
信号φＸ０が立ち下がるまでの間に、Ｘプリデコーダ３
でプリデコード処理を行い、それにより得られるＸプリ
デコード信号ａｄ３をコントロール信号φ０が立ち下が
ったときにＸアドレスラッチ４にラッチする（図３
（ｃ）（ｅ））。
【００３８】この結果、本実施形態の場合、ラッチが行
われた後は、Ｘデコーダ６またはＹデコーダ７での処理
を行うだけで良くなる。ラッチを行うまでにかかる時間
は従来例でも本実施形態でも同じであるので、本実施形
態では、ラッチの後にプリデコード処理とデコード処理
とを行っていた従来例に比べて処理をより高速にするこ
とができる。
われた後は、Ｘデコーダ６またはＹデコーダ７での処理
を行うだけで良くなる。ラッチを行うまでにかかる時間
は従来例でも本実施形態でも同じであるので、本実施形
態では、ラッチの後にプリデコード処理とデコード処理
とを行っていた従来例に比べて処理をより高速にするこ
とができる。
【００３９】また、図１と図４とを比べれば一目瞭然の
ように、本実施形態ではプリデコーダを１つだけ設けれ
ば良く、構成が簡単であるという利点もある。また、本
実施形態によれば、バッファ１に余分なディレイを設定
するためのゲートを設ける必要もない。すなわち、従来
のバッファ４１では５，６段必要であったゲートが、本
実施形態のバッファ１では２段程度で済み、バッファ１
の構成自体が簡単で、消費電流も少なくなるという利点
もある。
ように、本実施形態ではプリデコーダを１つだけ設けれ
ば良く、構成が簡単であるという利点もある。また、本
実施形態によれば、バッファ１に余分なディレイを設定
するためのゲートを設ける必要もない。すなわち、従来
のバッファ４１では５，６段必要であったゲートが、本
実施形態のバッファ１では２段程度で済み、バッファ１
の構成自体が簡単で、消費電流も少なくなるという利点
もある。
【００４０】次に、本発明の第２の実施形態について説
明する。図２は、第２の実施形態に係るアドレス装置の
構成を示すブロック図であり、図５に示した従来例に対
応するものである。なお、図２において、図１に示した
ブロックと同じブロックには同一の符号を付し、重複す
る説明は省略する。
明する。図２は、第２の実施形態に係るアドレス装置の
構成を示すブロック図であり、図５に示した従来例に対
応するものである。なお、図２において、図１に示した
ブロックと同じブロックには同一の符号を付し、重複す
る説明は省略する。
【００４１】図２に示す第２の実施形態に係るアドレス
装置では、図５の場合と同様に、図１のＹアドレスラッ
チ５の代わりにバーストカウンタ１０を用いている。た
だし、図５に示した従来のバーストカウンタ５１は３ビ
ットのバイナリカウンタであったが、本実施形態ではバ
ーストカウンタ１０の前段に設けたプリデコーダ９で既
にプリデコード処理を行っているので、このバーストカ
ウンタ１０は、８ビットのシフトレジスタで構成され
る。
装置では、図５の場合と同様に、図１のＹアドレスラッ
チ５の代わりにバーストカウンタ１０を用いている。た
だし、図５に示した従来のバーストカウンタ５１は３ビ
ットのバイナリカウンタであったが、本実施形態ではバ
ーストカウンタ１０の前段に設けたプリデコーダ９で既
にプリデコード処理を行っているので、このバーストカ
ウンタ１０は、８ビットのシフトレジスタで構成され
る。
【００４２】上述のように、本実施形態では図１のＹア
ドレスラッチ５の代わりにバーストカウンタ１０を用い
ているので、プリデコーダ９では、Ｙアドレスについて
の処理に関しては、バッファ１で発生される最初の３ビ
ット信号“000 ”（内部Ｙアドレス信号ａｄ２′）を８
ビット信号“00000001”（Ｙプリデコード信号ａｄ
４′）に変換する処理を行う。その後は、バーストカウ
ンタ１０がプリデコーダ３から供給された最初のＹプリ
デコード信号ａｄ４′をシフト処理していくことによ
り、Ｙプリデコード信号ａｄ４を順次生成する。
ドレスラッチ５の代わりにバーストカウンタ１０を用い
ているので、プリデコーダ９では、Ｙアドレスについて
の処理に関しては、バッファ１で発生される最初の３ビ
ット信号“000 ”（内部Ｙアドレス信号ａｄ２′）を８
ビット信号“00000001”（Ｙプリデコード信号ａｄ
４′）に変換する処理を行う。その後は、バーストカウ
ンタ１０がプリデコーダ３から供給された最初のＹプリ
デコード信号ａｄ４′をシフト処理していくことによ
り、Ｙプリデコード信号ａｄ４を順次生成する。
【００４３】このように、本実施形態のプリデコーダ９
は、最初に入力される３ビットの内部Ｙアドレス信号ａ
ｄ２′のみを８ビットのＹプリデコード信号ａｄ４′に
変換している点で、従来のＹプリデコーダ４６とも図１
のプリデコーダ３とも異なるものである。
は、最初に入力される３ビットの内部Ｙアドレス信号ａ
ｄ２′のみを８ビットのＹプリデコード信号ａｄ４′に
変換している点で、従来のＹプリデコーダ４６とも図１
のプリデコーダ３とも異なるものである。
【００４４】この第２の実施形態においても第１の実施
形態と同様に、内部コントロール信号発生回路２がコン
トロール信号φ０を処理してＸラッチ信号φＸ０やＹラ
ッチ信号φＹ０を発生し、それらをＸアドレスラッチ４
やバーストカウンタ１０に供給するまでにかかる遅延時
間の中で、バッファ１およびプリデコーダ３の処理を行
うことができるようになる。したがって、本実施形態で
は、図５の従来例に比べて処理速度を格段に速くするこ
とができる。
形態と同様に、内部コントロール信号発生回路２がコン
トロール信号φ０を処理してＸラッチ信号φＸ０やＹラ
ッチ信号φＹ０を発生し、それらをＸアドレスラッチ４
やバーストカウンタ１０に供給するまでにかかる遅延時
間の中で、バッファ１およびプリデコーダ３の処理を行
うことができるようになる。したがって、本実施形態で
は、図５の従来例に比べて処理速度を格段に速くするこ
とができる。
【００４５】また、図２と図５とを比べれば一目瞭然の
ように、本実施形態でもプリデコーダを１つだけ設けれ
ば良く、構成が簡単であるという利点がある。また、本
実施形態によれば、バッファ１に余分なディレイを設定
するためのゲートを設ける必要がないので、バッファ１
の構成自体を簡単にし、消費電流を少なくすることがで
きるという利点もある。
ように、本実施形態でもプリデコーダを１つだけ設けれ
ば良く、構成が簡単であるという利点がある。また、本
実施形態によれば、バッファ１に余分なディレイを設定
するためのゲートを設ける必要がないので、バッファ１
の構成自体を簡単にし、消費電流を少なくすることがで
きるという利点もある。
【００４６】なお、以上に述べた第１の実施形態および
第２の実施形態に係るアドレス装置は、アドレスラッチ
回路、プリデコーダ、およびデコーダを備えた記憶装置
であれば、ＤＲＡＭだけでなく、ＳＲＡＭその他の記憶
装置一般に適用することが可能である。
第２の実施形態に係るアドレス装置は、アドレスラッチ
回路、プリデコーダ、およびデコーダを備えた記憶装置
であれば、ＤＲＡＭだけでなく、ＳＲＡＭその他の記憶
装置一般に適用することが可能である。
【００４７】
【発明の効果】本発明は上述したように、プリデコーダ
をアドレスラッチ回路の前段に設置して、上記プリデコ
ーダによりプリデコードした信号を上記アドレスラッチ
回路にラッチし、このラッチした信号を上記アドレスデ
コーダによりデコードするようにしたので、従来アドレ
スラッチまでにかかっていた時間と同じ時間内にプリデ
コード処理も行うようにすることができるとともに、ア
ドレスラッチが行われた後は、プリデコード処理を行う
ことなくデコード処理だけを行えば済むようにでき、こ
れにより、ラッチの後にプリデコード処理とデコード処
理とを行っていた従来例に比べて処理を高速にすること
ができる。
をアドレスラッチ回路の前段に設置して、上記プリデコ
ーダによりプリデコードした信号を上記アドレスラッチ
回路にラッチし、このラッチした信号を上記アドレスデ
コーダによりデコードするようにしたので、従来アドレ
スラッチまでにかかっていた時間と同じ時間内にプリデ
コード処理も行うようにすることができるとともに、ア
ドレスラッチが行われた後は、プリデコード処理を行う
ことなくデコード処理だけを行えば済むようにでき、こ
れにより、ラッチの後にプリデコード処理とデコード処
理とを行っていた従来例に比べて処理を高速にすること
ができる。
【図１】第１の実施形態に係るアドレス装置の構成を示
すブロック図である。
すブロック図である。
【図２】第２の実施形態に係るアドレス装置の構成を示
すブロック図である。
すブロック図である。
【図３】第１の実施形態および第２の実施形態におい
て、Ｘプリデコード信号をＸアドレスラッチにラッチす
るまでの動作を示すタイムチャートである。
て、Ｘプリデコード信号をＸアドレスラッチにラッチす
るまでの動作を示すタイムチャートである。
【図４】従来のアドレス装置の一構成例を示すブロック
図である。
図である。
【図５】従来のアドレス装置の他の構成例を示すブロッ
ク図である。
ク図である。
【図６】従来のアドレス装置において、内部Ｘアドレス
信号をＸアドレスラッチにラッチするまでの動作を示す
タイムチャートである。
信号をＸアドレスラッチにラッチするまでの動作を示す
タイムチャートである。
１ バッファ ２ 内部コントロール信号発生回路 ３ プリデコーダ ４ Ｘアドレスラッチ ５ Ｙアドレスラッチ ６ Ｘデコーダ ７ Ｙデコーダ ９ プリデコーダ １０ バーストカウンタ（シフトレジスタ）
Claims (6)
- 【請求項１】 アドレス信号をラッチするアドレスラッ
チ回路と、アドレス信号をプリデコードするプリデコー
ダと、プリデコードされた信号をデコードするアドレス
デコーダとを有するアドレス装置において、 上記プリデコーダを上記アドレスラッチ回路の前段に設
置し、 上記プリデコーダによりプリデコードした信号を上記ア
ドレスラッチ回路にラッチし、ラッチした信号を上記ア
ドレスデコーダによりデコードするようにしたことを特
徴とするアドレス装置。 - 【請求項２】 入力されるＸアドレス信号とＹアドレス
信号との両方を時分割でプリデコードするプリデコーダ
と、 上記プリデコーダによりプリデコードされたアドレス信
号をラッチするアドレスラッチ回路と、 上記アドレスラッチ回路にラッチされたアドレス信号を
デコードするアドレスデコーダと、 上記プリデコードされた信号をラッチするタイミングを
制御するための制御信号を発生して上記アドレスラッチ
回路に供給する制御信号発生回路とを備えたことを特徴
とするアドレス装置。 - 【請求項３】 上記アドレスラッチ回路は、上記Ｘアド
レス信号についてプリデコードされたアドレス信号をラ
ッチするＸアドレスラッチ回路と、 上記Ｙアドレス信号についてプリデコードされたアドレ
ス信号をラッチするＹアドレスラッチ回路とを具備し、 上記アドレスデコーダは、上記Ｘアドレスラッチ回路よ
り出力されるアドレス信号をデコードするＸデコーダ
と、 上記Ｙアドレスラッチ回路より出力されるアドレス信号
をデコードするＹデコーダとを具備することを特徴とす
る請求項２に記載のアドレス装置。 - 【請求項４】 上記プリデコーダは、順次入力されるＸ
アドレス信号を順次プリデコードするとともに、最初に
入力されるＹアドレス信号をプリデコードするようにな
され、 上記アドレスラッチ回路は、上記Ｘアドレス信号につい
て順次プリデコードされたアドレス信号をラッチするＸ
アドレスラッチ回路と、 上記最初のＹアドレス信号についてプリデコードされた
アドレス信号をラッチしてそれを順次シフト処理してい
くシフトレジスタとを具備し、 上記アドレスデコーダは、上記Ｘアドレスラッチ回路よ
り出力されるアドレス信号をデコードするＸデコーダ
と、 上記シフトレジスタより出力されるアドレス信号をデコ
ードするＹデコーダとを具備することを特徴とする請求
項２に記載のアドレス装置。 - 【請求項５】 外部より入力されるＸアドレス信号とＹ
アドレス信号とが多重化されたアドレス信号から、内部
Ｘアドレス信号と内部Ｙアドレス信号とを得るアドレス
バッファと、 上記アドレスバッファより順次出力される内部Ｘアドレ
ス信号と内部Ｙアドレス信号との両方を時分割でプリデ
コードするプリデコーダと、 上記プリデコーダにより上記内部Ｘアドレス信号につい
てプリデコードされたアドレス信号をラッチするＸアド
レスラッチ回路と、 上記プリデコーダにより上記内部Ｙアドレス信号につい
てプリデコードされたアドレス信号をラッチするＹアド
レスラッチ回路と、 上記プリデコードされたアドレス信号をラッチするタイ
ミングを制御するための制御信号を発生して上記Ｘアド
レスラッチ回路および上記Ｘアドレスラッチ回路に供給
する制御信号発生回路と、 上記Ｘアドレスラッチ回路より出力されるアドレス信号
をデコードするＸデコーダと、 上記Ｙアドレスラッチ回路より出力されるアドレス信号
をデコードするＹデコーダとを備えたことを特徴とする
アドレス装置。 - 【請求項６】 外部より入力されるＸアドレス信号とＹ
アドレス信号とが多重化されたアドレス信号から、内部
Ｘアドレス信号と内部Ｙアドレス信号とを得るアドレス
バッファと、 上記アドレスバッファより順次出力される内部Ｘアドレ
ス信号を順次プリデコードするとともに、上記アドレス
バッファより最初に出力される内部Ｙアドレス信号をプ
リデコードするプリデコーダと、 上記プリデコーダにより上記内部Ｘアドレス信号につい
て順次プリデコードされたアドレス信号をラッチするＸ
アドレスラッチ回路と、 上記プリデコーダにより上記最初の内部Ｙアドレス信号
についてプリデコードされたアドレス信号をラッチして
それを順次シフト処理していくシフトレジスタと、 上記プリデコードされたアドレス信号をラッチするタイ
ミングを制御するための制御信号を発生して上記Ｘアド
レスラッチ回路および上記シフトレジスタに供給する制
御信号発生回路と、 上記Ｘアドレスラッチ回路より出力されるアドレス信号
をデコードするＸデコーダと、 上記シフトレジスタより出力されるアドレス信号をデコ
ードするＹデコーダとを備えたことを特徴とするアドレ
ス装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161064A JPH09320269A (ja) | 1996-05-31 | 1996-05-31 | アドレス装置 |
| US08/864,924 US5852585A (en) | 1996-05-31 | 1997-05-29 | Addressing unit |
| US09/172,370 US6009038A (en) | 1996-05-31 | 1998-10-14 | Addressing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8161064A JPH09320269A (ja) | 1996-05-31 | 1996-05-31 | アドレス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09320269A true JPH09320269A (ja) | 1997-12-12 |
Family
ID=15727936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8161064A Pending JPH09320269A (ja) | 1996-05-31 | 1996-05-31 | アドレス装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5852585A (ja) |
| JP (1) | JPH09320269A (ja) |
Cited By (4)
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| JPH11328976A (ja) * | 1998-03-20 | 1999-11-30 | Cypress Semiconductor Corp | 単一サイクル読み取り／書き込み動作を実施する回路と方法、並びに上記回路を備えて上記方法を実行するランダムアクセスメモリ |
| US6385100B2 (en) | 2000-02-24 | 2002-05-07 | Hitachi, Ltd. | Semiconductor memory device with improved column selecting operation |
| JP2006079796A (ja) * | 2004-08-13 | 2006-03-23 | Renesas Technology Corp | 不揮発性半導体記憶装置および半導体記憶装置 |
| US8149643B2 (en) | 2008-10-23 | 2012-04-03 | Cypress Semiconductor Corporation | Memory device and method |
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| KR100252056B1 (ko) * | 1997-12-27 | 2000-05-01 | 윤종용 | 반도체 메모리의 어드레스 디코우딩 장치 |
| US6700822B1 (en) | 2002-05-15 | 2004-03-02 | Taiwan Semiconductor Manufacturing Company | Pre-decoder for glitch free word line addressing in a memory device |
| JP4278937B2 (ja) * | 2002-09-05 | 2009-06-17 | Ｏｋｉセミコンダクタ株式会社 | アドレス選択回路および半導体記憶装置 |
| US20100076294A1 (en) * | 2008-09-25 | 2010-03-25 | Tyco Healthcare Group Lp | System and Method of Prepping Skin Prior to Electrode Application |
| US20100072060A1 (en) * | 2008-09-25 | 2010-03-25 | Tyco Healthcare Group Lp | Biomedical Electrode and Method of Formation Thereof |
Family Cites Families (11)
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|---|---|---|---|---|
| JPH0713879B2 (ja) * | 1985-06-21 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS6355797A (ja) * | 1986-08-27 | 1988-03-10 | Fujitsu Ltd | メモリ |
| KR940008295B1 (ko) * | 1989-08-28 | 1994-09-10 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체메모리 |
| JPH06290582A (ja) * | 1993-04-02 | 1994-10-18 | Nec Corp | 半導体記憶装置 |
| KR100309800B1 (ko) * | 1993-11-08 | 2001-12-15 | 윤종용 | 동기랜덤액세스메모리장치 |
| US5513148A (en) * | 1994-12-01 | 1996-04-30 | Micron Technology Inc. | Synchronous NAND DRAM architecture |
| US5526320A (en) * | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
| JP3380828B2 (ja) * | 1995-04-18 | 2003-02-24 | 松下電器産業株式会社 | 半導体メモリ装置 |
| KR100209364B1 (ko) * | 1995-10-27 | 1999-07-15 | 김영환 | 메모리장치 |
| US5604714A (en) * | 1995-11-30 | 1997-02-18 | Micron Technology, Inc. | DRAM having multiple column address strobe operation |
| KR0167298B1 (ko) * | 1995-12-20 | 1999-01-15 | 문정환 | 메모리의 데이타 고속 억세스장치 |
-
1996
- 1996-05-31 JP JP8161064A patent/JPH09320269A/ja active Pending
-
1997
- 1997-05-29 US US08/864,924 patent/US5852585A/en not_active Expired - Lifetime
Cited By (7)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5852585A (en) | 1998-12-22 |
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