JP2003233987A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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Abstract

(57)【要約】 （修正有） 【課題】Ｎビットプリフェッチ方式及び２Ｎバースト長
を支援できる半導体メモリ装置を提供する。 【解決手段】Ｎ（Ｎは２以上の自然数）ビットプリフェ
ッチ方式を使用する半導体メモリ装置は、直列／並列変
換器、並列／直列変換器及びカラムデコーダを具備す
る。直列／並列変換器は、外部から連続的に入力される
２Ｎ個のデータをＮ個ずつの並列データに変換する。並
列／直列変換器は、外部に出力される並列データを直列
に変換する。カラムデコーダは、カラムアドレスを構成
する複数のビットのうち所定数のビットを利用して２Ｎ
個のプリデコーディング信号を発生することによって、
２Ｎ個の並列データを入／出力させるべきカラムを指定
するカラム選択ラインを活性化する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は同期式半導体メモリ
装置（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ、以下ＳＤＲ
ＡＭ）に係り、より詳細にはプリフェッチ方式を使用す
るＳＤＲＡＭに関する。
【０００２】
【従来の技術】半導体メモリ装置は、動作速度の向上の
ためにファストページモードＤＲＡＭやＥＤＯ（ｅｘｔ
ｅｎｄｅｄ ｄａｔａ ｏｕｔｐｕｔ）ＤＲＡＭのよう
な高速動作モードＤＲＡＭからＳＤＲＡＭに、更にはＳ
ＤＲＡＭからＤＤＲ（ｄｏｕｂｌｅ ｄａｔａ ｒａｔ
ｅ）ＳＤＲＡＭに発展してきた。そして現在は、ＤＤＲ
ＳＤＲＡＭ以後の次世代メモリ装置について多くの企業
が活発な議論を続けている。次世代メモリ装置は、現在
の２ビットプリフェッチ方式を使用するＤＤＲＳＤＲＡ
Ｍの代わりに４ビットプリフェッチ方式を使用するＤＤ
Ｒ２ ＳＤＲＡＭになる可能性が高い。
【０００３】国際電子標準化機構であるＪＥＤＥＣ（Ｊ
ｏｉｎｔ ＥｌｅｃｔｒｏｎｉｃＤｅｖｉｃｅ Ｅｎｇ
ｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）では、ＤＤＲ２
ＳＤＲＡＭの場合に４ビットプリフェッチ方式を使用し
ながらバースト長を４に固定して使用するようにした。
【０００４】４ビットプリフェッチ方式及びバースト長
＝４を使用する半導体メモリ装置では、入力されるカラ
ムアドレスビットのうち下位２ビットが無視されてカラ
ム選択ラインが活性化される。すなわち、カラムアドレ
スの下位２ビットを無視すれば自動的にこれらアドレス
に対応する４個のカラム選択ラインが活性化される。す
ると、最初に入るカラムアドレスと、順次的アドレス方
式かインターリーブアドレス方式かによってデータの順
序を定めればよい。
【０００５】バースト長が４であるモードでは、開始カ
ラムアドレスが如何なるものでも下位２ビットが００、
０１、１０、１１に該当する４個のカラム選択ラインが
活性化されるからである。開始アドレスが００である場
合に共に発生しなければならないカラム選択ラインに該
当するカラムアドレスは下位２ビットが０１、１０、１
１であり、開始アドレスが０１である場合に１０、１
１、００も共に発生しなければならない。
【０００６】前記のように、４ビットプリフェッチ方式
でバースト長が４であれば、プリフェッチされるビット
の数も４であり、連続的に入／出力されるデータの数
（バースト長）も４でこの数字が一致するために、４ビ
ットプリフェッチ方式を使用する半導体メモリ装置でバ
ースト長４のモードの具現は容易である。
【０００７】ところで、バースト長が８の場合にはカラ
ムアドレスの下位２ビットを無視してカラム選択ライン
を発生させることができない。インターリーブアドレス
方式の場合には関係ないが、順次的アドレス方式を使用
する場合には下位３ビットを考慮しなければならないか
らである。
【０００８】２ビットプリフェッチ方式及びバースト長
＝４を使用する既存の半導体メモリ装置は、アドレスカ
ウンタを備え、カラムアドレスの下位２ビット情報を以
って次の周期に発生させるべきカラム選択ラインに対応
するアドレスを内部的に発生していた。
【０００９】４ビットプリフェッチ方式の場合にもアド
レスカウンタなどを備えて、次に発生させるべきカラム
選択ラインに対応するアドレスを内部的に発生させれば
よいが、この方式は相当に複雑なだけでなくクロックの
周期が短くなると内部マージンが足りなくなって動作周
波数に限界があると考えられる。
【００１０】前記のような理由によって、４ビットプリ
フェッチ方式でバースト長＝８を具現することは容易で
はなく、特に既存に４ビットプリフェッチ方式及びバー
スト長＝４を採用する半導体メモリ装置で使われる順次
的アドレス増加方式を支援するように具現し難い。した
がって、ＪＥＤＥＣはＤＤＲ２ ＳＤＲＡＭでバースト
長を４に固定させている。
【００１１】しかし、バースト長＝８への要求は増加し
つつある。バースト長＝８が使われれば、バースト長＝
４に比べて速度が向上するからである。半導体メモリ装
置の速度向上のためにプリフェッチされるビット数を増
加させれば内部データ入出力ラインの数も増加させなけ
ればならないなどの短所がある。したがって、４ビット
プリフェッチ方式を使用しながらバースト長はプリフェ
ッチされるビット数＝４の２倍である８を支援するＳＤ
ＲＡＭが要求される。
【００１２】このようなバースト長＝８への要求を満足
するためにニブル順次的方式のアドレス増加方式を採択
するバースト長＝８のモードで動作する従来のＳＤＲＡ
Ｍもある。ところで、従来のバースト長＝８のモードを
支援するＳＤＲＡＭは具現が複雑なだけでなく、プリフ
ェッチ方式を使用するＳＤＲＡＭが一般的に使用するア
ドレス増加方式である順次的方式を支援できない。
【００１３】プリフェッチ方式を使用するＳＤＲＡＭは
一般的に順次的方式とインターリーブ方式とを多く使用
する。ところで、ニブル順次的方式のＳＤＲＡＭは正常
な順次的方式を支援できない。
【００１４】したがって、４ビットプリフェッチを使用
する半導体メモリ装置で具現が容易ながらも既存の順次
的アドレス増加方式やインターリーブアドレス増加方式
をすべて支援できるバースト長＝８のモードの具現が要
求される。
【００１５】
【発明が解決しようとする課題】したがって本発明が解
決しようとする技術的課題は、プリフェッチ方式を使用
する半導体メモリ装置で既存の順次的アドレス増加方式
とインターリーブアドレス増加方式とをすべて支援で
き、プリフェッチされるデータビット数よりもバースト
長が大きいモード、特にバースト長がプリフェッチされ
るデータビット数の２倍であるモードを容易に支援でき
る半導体メモリ装置を提供することである。
【００１６】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明の一面は、４ビットプリフェッチ方式を
使用する半導体メモリ装置に関する。本発明の一面によ
る半導体メモリ装置は、連続的に入力される直列データ
を４個ずつの並列データに変換する直列／並列変換器
と、外部に出力される並列データを直列に変換する並列
／直列変換器と、カラムアドレスを構成する複数のビッ
トのうち３個のビットを利用して第１ないし第８プリデ
コーディング信号を発生することによって、８個の前記
並列データを入／出力させるべきカラムを指定するカラ
ム選択ラインを活性化するカラムデコーダとを具備し、
前記カラムデコーダは、第１周期では前記第１ないし第
８プリデコーディング信号を利用して前記８個の並列デ
ータのうち先に並列に変換される４個のデータを入／出
力させるべきカラムを指定する第１グループのカラム選
択ラインを同時に活性化し、第２周期では前記第１ない
し第８プリデコーディング信号の反転信号を利用して前
記８個の並列データのうち残りの４個のデータを入／出
力させるべきカラムを指定する第２グループのカラム選
択ラインを同時に活性化することを特徴とする。
【００１７】望ましくは、前記カラムデコーダは、前記
第１ないし第８プリデコーディング信号を発生するプリ
デコーダと、前記第１ないし第８プリデコーディング信
号を受信して前記カラム選択ラインを活性化する主デコ
ーダとを具備し、前記プリデコーダは、前記第１ないし
第８プリデコーディング信号に対応するラインをハード
ワイヤ的に連結することによって連続する４個のプリデ
コーディング信号を同時に活性化する。
【００１８】前記技術的課題を達成するための本発明の
他の一面は、２ビットプリフェッチ方式を使用する半導
体メモリ装置に関する。本発明の他の一面による半導体
メモリ装置は、連続的に入力される直列データを前記２
個ずつの並列データに変換する直列／並列変換器と、外
部に出力される並列データを直列に変換する並列／直列
変換器と、カラムアドレスを構成する複数のビットのう
ち２個のビットを利用して４個のプリデコーディング信
号を発生することによって、４個の前記並列データを入
／出力させるべきカラムを指定するカラム選択ラインを
活性化するカラムデコーダとを具備し、前記カラムデコ
ーダは、第１周期では前記４個のプリデコーディング信
号を利用して前記４個の並列データのうち先に並列に変
換される２個のデータを入／出力させるべきカラムを指
定する第１グループのカラム選択ラインを同時に活性化
し、第２周期では前記４個のプリデコーディング信号の
反転信号を利用して前記４個の並列データのうち残りの
２個のデータを入／出力させるべきカラムを指定する第
２グループのカラム選択ラインを同時に活性化すること
を特徴とする。
【００１９】前記技術的課題を達成するための本発明の
さらに他の一面は、Ｎ（Ｎは２以上の自然数）ビットプ
リフェッチ方式を使用する半導体メモリ装置に関する。
本発明のさらに他の一面による半導体メモリ装置は、外
部から連続的に入力される前記２Ｎ個のデータを前記Ｎ
個ずつの並列データに変換する直列／並列変換器と、外
部に出力される並列データを直列に変換する並列／直列
変換器と、カラムアドレスを構成する複数のビットのう
ち所定数のビットを利用して前記２Ｎ個のプリデコーデ
ィング信号を発生することによって、前記２Ｎ個の前記
並列データを入／出力させるべきカラムを指定するカラ
ム選択ラインを活性化するカラムデコーダを具備し、前
記カラムデコーダは、第１周期では前記２Ｎ個のプリデ
コーディング信号を利用して前記２Ｎ個の並列データの
うち先に並列に変換される前記Ｎ個のデータを入／出力
させるべきカラムを指定する第１グループのカラム選択
ラインを同時に活性化し、第２周期では前記２Ｎ個のプ
リデコーディング信号の反転信号を利用して前記２Ｎ個
の並列データのうち残りのＮ個のデータを入／出力させ
るべきカラムを指定する第２グループのカラム選択ライ
ンを同時に活性化することを特徴とする。
【００２０】望ましくは、前記カラムデコーダは、前記
２Ｎ個のプリデコーディング信号を発生するプリデコー
ダと、前記２Ｎ個のプリデコーディング信号を受信して
前記カラム選択ラインを活性化する主デコーダとを具備
し、前記プリデコーダは、前記２Ｎ個のプリデコーディ
ング信号に対応するラインをハードワイヤ的に連結する
ことによって連続する前記Ｎ個のプリデコーディング信
号を同時に活性化する。
【００２１】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施によって達成される目的を十分に理解す
るためには本発明の望ましい実施形態を例示する添付図
面及び添付図面に記載された内容を参照せねばならな
い。
【００２２】以下、添付した図面を参照して本発明の望
ましい実施形態を説明することによって本発明を詳細に
説明する。各図面に提示された同じ参照符号は同じ構成
要素を示す。
【００２３】図１は、４ビットプリフェッチ方式を採用
してバースト長が８である同期式ＤＲＡＭの動作を説明
するための図面である。
【００２４】バースト長が８であるため、半導体メモリ
装置の一つであるデータピンＤＱを通じて８個のデータ
Ｄ０〜Ｄ７が連続的に入／出力される。ここではデータ
が入力される場合を説明する。
【００２５】データが入力される前に、データの入力を
知らせる命令語と共にデータが入力されるメモリセルを
指定するためのアドレスが入力される。すなわち、８個
のデータＤ０〜Ｄ７に対して一つのアドレスが入力され
る。
【００２６】８個の入力データＤ０〜Ｄ７はデータスト
ローブ信号ＤＱＳの上昇エッジ及び下降エッジに合せて
入力される。データストローブ信号ＤＱＳはデータの入
力を知らせてデータの同期を合せるための信号であっ
て、データが入力される間はクロックＣＬＫと同じ周期
及び波形を有する信号であるが、データが入力されない
場合には所定レベルの信号である。
【００２７】連続的に入力される８個のデータを説明の
便宜上Ｄ０〜Ｄ７という。最初に入力されるデータがＤ
０であり、８番目に入力されるデータがＤ７である。４
ビットプリフェッチ方式が使われるので、４個のデータ
Ｄ０〜Ｄ３が入力されれば４個の直列データは並列デー
タに変換される。
【００２８】直列／並列変換は、４番目のデータＤ３が
入力される時点の次のクロックＣＬＫの上昇エッジに同
期されてなされる。並列に変換されたデータは４個のメ
モリセルアレイブロック１００＿ｉ（ｉ＝１〜４）に同
時に入力される。したがって、４ビットプリフェッチ方
式を採用するＳＤＲＡＭの全体メモリセルアレイは４個
のメモリセルアレイブロック１００＿ｉ（ｉ＝１〜４）
に区分されることが望ましい。
【００２９】５番目ないし８番目のデータＤ４〜Ｄ７が
連続的に入力されれば、８番目のデータＤ７の入力時点
の次のクロックの上昇エッジに同期して再び４個の直列
データが並列データに変換される。４個の並列データは
４個のメモリセルアレイブロック１００＿ｉ（ｉ＝１〜
４）に同時に入力される。
【００３０】データの出力時には前記データ入力過程を
逆順に行う。すなわち、４個のメモリセルアレイブロッ
ク１００＿ｉ（ｉ＝１〜４）から同時に４個のデータが
並列にセンシングされ、センシングされた並列データが
直列データに変換されてデータピンＤＱを通じて半導体
メモリ装置の外部に出力される。
【００３１】図１には一つのデータピンＤＱを通じて入
出力されるデータが示されるが、多数のデータピンＤＱ
を具備する半導体メモリ装置では各データピンＤＱに対
して前述した過程が行われる。
【００３２】図２は本発明の一実施形態としての半導体
メモリ装置を示すブロック図である。これを参照すれ
ば、半導体メモリ装置はメモリセルアレイ１００、バッ
ファ回路２００、デコーダ回路３００、直列／並列変換
回路４１０、並列／直列変換回路４２０、データ位置制
御回路４３０及びセンスアンプ４４０を具備する。
【００３３】メモリセルアレイ１００は複数のメモリセ
ルアレイブロックに分けられるが、本実施形態では４個
のメモリセルアレイ１００＿ｉ（ｉ＝１，２，３，４）
に分けられる。
【００３４】直列／並列変換回路４１０は、連続的に入
力される直列データをＮ個ずつの並列データに変換する
役割をする。そして、並列／直列変換回路４２０はメモ
リセルアレイ１００から出力されるＮ個の並列データを
直列に変換する回路である。
【００３５】バースト長が８である半導体メモリ装置
は、一つのデータピンＤＱｉを通じて連続して８個のデ
ータが直列に入／出力される。したがって、データピン
ＤＱｉを通じて連続的に受信される４個の直列データは
直列／並列変換回路４１０を経て並列データに変換さ
れ、データピンＤＱｉを通じて連続的に出力される４個
の並列データは並列／直列変換回路４２０を経て直列デ
ータに変換される。
【００３６】データ位置制御回路４３０は、アドレス増
加方式が順次的方式かインターリーブ方式かによって４
個のデータの位置を制御する役割をする。すなわち、４
個のデータが４個のメモリブロック１００＿ｉ（ｉ＝
１，２，３，４）のうちいずれのブロックに各々入力さ
れるかを決定する役割をする。
【００３７】デコーダ回路３００は、アドレスをデコー
ディングして、メモリセルアレイ１００中のデータを入
力すべきメモリセル、またはデータを出力すべきメモリ
セルを指定する役割をする。デコーダ回路３００は詳細
にはローアドレスプリデコーダ３１０、ローデコーダ３
２０、カラムアドレスプリデコーダ３３０及び第１ない
し第４カラムデコーダ３４０＿ｉ（ｉ＝１，２，３，
４）を含む。
【００３８】ローアドレスプリデコーダ３１０は、外部
から半導体メモリ装置に入力されるローアドレスＲＡを
プリデコーディングする役割をする。この時、複数のビ
ットで構成されるローアドレスＲＡは所定数のビットに
分けられてプリデコーディングされうる。
【００３９】ローデコーダ３２０はローアドレスプリデ
コーダ３１０の出力信号をデコーディングして、各メモ
リセルアレイブロック１００＿ｉ（ｉ＝１，２，３，
４）について一つのロー（ワードライン）を選択して活
性化する。
【００４０】カラムアドレスプリデコーダ３３０は、外
部から半導体メモリ装置に入力されるカラムアドレスを
プリデコーディングする役割をする。カラムアドレスプ
リデコーダ３３０は複数のビットで構成されるカラムア
ドレスＣＡを所定数のビットに分け、これらのビットを
デコーディングしてプリデコーディング信号ＤＣＡを発
生する。カラムアドレスプリデコーダ３３０は図３で後
述される本発明の１つの特徴的な回路である０１２プリ
デコーディング回路（図２では図示せず）を含む。
【００４１】第１ないし第４カラムデコーダ３４０＿ｉ
（ｉ＝１，２，３，４）は各々カラムアドレスプリデコ
ーダ３３０から出力されるプリデコーディング信号ＤＣ
Ａを受信し、これをデコーディングして該当メモリセル
アレイブロック３４０＿ｉ（ｉ＝１〜４）中の一つのカ
ラム選択ラインを活性化する役割をする。
【００４２】センスアンプ４４０はメモリセルアレイ１
００から出力されるデータを増幅する。センスアンプ４
４０はまたメモリセルアレイ１００から出力される４個
の並列データの位置、すなわち、順序を制御する役割も
行うが、これは入力データの順序を制御するデータ位置
制御回路４３０と同じ役割である。
【００４３】バッファ回路２００は外部から入力される
信号を受信して内部信号に変換するか、ラッチする役割
をし、必要に応じて内部信号を外部信号に変換する役割
もする。バッファ回路２００は、詳細には、アドレスバ
ッファ２１０、ローアドレスバッファ２２０、カラムア
ドレスバッファ２３０、命令語バッファ２４０、クロッ
クバッファ２５０、データバッファ２６０及びデータス
トローブ信号バッファ２７０を含む。
【００４４】アドレスバッファ２１０はアドレスピンを
通じて入力されるアドレス信号をバッファリングし、ロ
ーアドレスバッファ２２０及びカラムアドレスバッファ
２３０は所定の命令語によって各々ローアドレス信号及
びカラムアドレス信号をバッファリングしてローアドレ
スＲＡ及びカラムアドレスＣＡを出力する。
【００４５】クロックバッファ２５０はクロックピンを
通じて入力されるクロックＣＬＫをバッファリングし、
データストローブ信号バッファ２７０はデータストロー
ブ信号ＤＱＳをバッファリングする。そして、データバ
ッファ２６０は各データピンＤＱｉについて設けられ、
入／出力されるデータをバッファリングする。
【００４６】図３は、図２に示されたカラムアドレスプ
リデコーダの一部を示す回路図である。図３に示された
回路はカラムアドレスの下位３ビットＣＡ２、ＣＡ１、
ＣＡ０を受信してこれをプリデコーディングする回路で
あって、カラムアドレスプリデコーダ（図２の３３０）
に含まれる回路である。図３に示された回路を説明の便
宜上０１２プリデコーダ５００と呼ぶことにする。
【００４７】０１２プリデコーダ５００は、カラムアド
レスの下位３ビットＣＡ２，ＣＡ１，ＣＡ０をプリデコ
ーディングして第１ないし第８プリデコーディング信号
ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）を発生する。第１な
いし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞
（ｉ＝０〜７）は、他のプリデコーディング信号と共に
第１ないし第４カラムデコーダ（図２の３４０＿ｉ、ｉ
＝１，２，３，４）に入力されて８個の並列データが入
／出力されるカラムを指定するカラム選択ラインを活性
化する。
【００４８】図３を参照して０１２プリデコーダ５００
の構成を説明すると、０１２プリデコーダ５００はデコ
ーディング部５１０、ロジック部５２０、グループ化部
５３０及びプリデコーディング信号発生部５４０を含
む。
【００４９】デコーディング部５１０は、カラムアドレ
スＣＡの下位３ビットＣＡｉ（ｉ＝０〜２）をデコーデ
ィングして第１ないし第８出力信号ＤＳｉ（ｉ＝０〜
７）のうち一つだけ活性化される出力信号を発生する。
カラムアドレスＣＡの下位３ビットであるＣＡ２，ＣＡ
１，ＣＡ０が０００，００１，０１０，．．．，または
１１１であれば、第１出力信号ＤＳ０、第２出力信号Ｄ
Ｓ１、第３出力信号ＤＳ２，．．．，または第８出力信
号ＤＳ７が各々デコーディング部５００により活性化さ
れる。
【００５０】前記のような機能を行うために、デコーデ
ィング部５１０は、図３に示されたように、例えば多数
のインバータ及び多数の論理積ゲートで構成できる。論
理積ゲートは各々３入力ＮＡＮＤゲート及びインバータ
で具現される。各ＮＡＮＤゲートには、カラムアドレス
ＣＡの下位の最初のビットＣＡ０またはその反転信号、
カラムアドレスＣＡの下位２番目のビットＣＡ１または
その反転信号及びカラムアドレスＣＡの下位３番目のビ
ットＣＡ２またはその反転信号が入力される。
【００５１】ロジック部５２０は、デコーディング部５
１０の第１ないし第８出力信号ＤＳｉ（ｉ＝０〜７）を
受信して第１ないし第８ロジック信号ＬＳｉ（ｉ＝０〜
７）を出力するが、所定のモード制御信号によって第１
ないし第８ロジック信号ＬＳｉ（ｉ＝０〜７）のうちい
ずれか一つだけを活性化する。
【００５２】モード制御信号は、半導体メモリ装置のバ
ースト長を示すバースト長制御信号ＢＬ４、順次的アド
レス増加方式を示す順次的モード信号ＳＥＱＵＥＮＴＩ
ＡＬ及びインターリーブアドレス増加方式を示すインタ
ーリーブモード信号ＩＮＴＥＲＬＥＡＶＥを含む。
【００５３】バースト長制御信号ＢＬ４は、バースト長
が４に設定される時にハイレベルになる信号である。順
次的モード信号ＳＥＱＵＥＮＴＩＡＬ及びインターリー
ブモード信号ＩＮＴＥＲＬＥＡＶＥは、それぞれアドレ
ス増加方式が順次的増加方式である場合と、インターリ
ーブ増加方式である場合にこれを各々示すためにハイレ
ベルになる信号である。
【００５４】バースト長が８であり順次的アドレス増加
方式が使われる場合にはデコーディング部５１０の出力
信号のうち活性化された出力信号ＤＳｉ（ｉ＝０〜７）
に対応するロジック信号ＬＳｉ（ｉ＝０〜７）が活性化
される。すなわち、カラムアドレスの下位３ビットＣＡ
２，ＣＡ１，ＣＡ０に対応するロジック信号ＬＳｉ（ｉ
＝０〜７）が活性化される。ＣＡ２，ＣＡ１，ＣＡ０が
０００，００１，０１０，．．．，または１１１であれ
ば第１ロジック信号ＬＳ０、第２ロジック信号ＬＳ１、
第３ロジック信号ＬＳ２、．．．、または第８ロジック
信号ＬＳ７が各々活性化される。
【００５５】バースト長が４であるか、インターリーブ
増加方式が使われる場合にはカラムアドレスの下位３番
目のビットＣＡ２，ＣＡ１，ＣＡ０によって第１ロジッ
ク信号ＬＳ０が活性化されるか、第５ロジック信号ＬＳ
４が活性化される。すなわち、カラムアドレスの下位二
ビットＣＡ１、ＣＡ０は無視され、下位３番目のビット
ＣＡ２が０であれば第１ロジック信号ＬＳ０が、１であ
れば第５ロジック信号ＬＳ４が活性化される。
【００５６】前記のような機能を行うためにロジック部
５２０は、図３に示されたように、例えば多数の２入力
ＡＮＤ、ＮＯＲゲート及びインバータで構成される。
【００５７】グループ化部５３０は、ロジック部５２０
から出力される第１ないし第８ロジック信号ＬＳｉ（ｉ
＝０〜７）を連続する４個の信号ずつハードワイヤ的に
束ねる（グループ化する）役割をする。すなわち、活性
化されたロジック信号と活性化されたロジック信号に連
続する３個のロジック信号とを第１グループとして束ね
て（グループ化して）第１グループに属する信号を全て
同時に活性化させる。
【００５８】例えば、第１ロジック信号ＬＳ０がハイレ
ベルに活性化された状態であれば、第１ないし第４ロジ
ック信号ＬＳ０〜ＬＳ３に対応する信号ＧＳ０〜ＧＳ３
が第１グループ信号になって同時にローレベルに活性化
される。残りの信号、すなわち、第５ないし第８ロジッ
ク信号ＬＳ４〜ＬＳ７に対応する信号ＧＳ４〜ＧＳ７は
第２グループ信号になり、これらはハイレベルに非活性
化される信号である。第２ロジック信号ＬＳ１が活性化
された状態であれば、第２ないし第５ロジック信号ＬＳ
１〜ＬＳ４に対応する信号ＧＳ１〜ＧＳ４が第１グルー
プ信号になると同時にローレベルに活性化される。そし
て、残りの信号ＧＳ５〜ＧＳ７、ＧＳ０は第２グループ
信号になって出力される。前記のような方式で活性化さ
れたロジック信号によって活性化される第１グループ信
号及び非活性化される第２グループ信号が決定される。
【００５９】第１グループ信号及び第２グループ信号を
発生するためにグループ化部５３０は、図３に示された
ように、例えば４入力ＮＯＲゲートで構成される。４入
力ＮＯＲゲートは各信号ＧＳｉ（ｉ＝０〜７）に対応し
て設けられる。
【００６０】各ＮＯＲゲートは連続する４個のロジック
信号を受信し、これらを否定論理和演算（ＮＯＲ演算）
して第１グループ信号または第２グループ信号に属する
信号ＧＳｉ（ｉ＝０〜７）を各々出力する。すなわち、
各ＮＯＲゲートは、Ｋ＝１〜８の自然数として、１）第
１ないし第８ロジック信号ＬＳｉ（ｉ＝０〜７）のうち
第Ｋ（Ｋが４〜８の自然数の場合）ロジック信号、第
（Ｋ−１）ロジック信号、第（Ｋ−２）ロジック信号及
び第（Ｋ−３）ロジック信号を受信するか、２）第Ｋ
（Ｋが１〜３の自然数の場合）ロジック信号、第（Ｋ＋
７）ロジック信号、第（Ｋ＋６）ロジック信号及び第
（Ｋ＋５）ロジック信号を受信する。
【００６１】Ｋが４である場合、ＮＯＲゲートは第４ロ
ジック信号ＧＳ３、第３ロジック信号ＧＳ２、第２ロジ
ック信号ＧＳ１及び第１ロジック信号ＧＳ０を否定論理
和演算して対応する信号ＧＳ３を出力する。Ｋが５、
６、７または８である場合にはＫが４である場合と同じ
である。Ｋが１である場合には、第１ロジック信号ＬＳ
０、第８ロジック信号ＬＳ７、第７ロジック信号ＬＳ６
及び第６ロジック信号ＬＳ５を否定論理和演算して対応
する信号ＧＳ０を出力する。Ｋが２または３である場合
にはＫが１である場合と同じである。
【００６２】プリデコーディング信号発生部５４０は、
第１制御信号ＣＳＬＥＰ０及び第２制御信号ＣＳＬＥＰ
０に応答して各々ターンオン／ターンオフされる第１ス
イッチグループ５４１及び第２スイッチグループ５４２
を含む。
【００６３】第１スイッチグループ５４１に属するスイ
ッチは、第１制御信号ＣＳＬＥＰ０に応答してターンオ
ンされて第１及び第２グループ信号ＧＳ０〜ＧＳ７を第
１ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ
＞（ｉ＝０〜７）として出力する。したがって、第１制
御信号ＣＳＬＥＰ０が活性化されれば、第１ないし第８
プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜
７）のうち第１グループ信号に該当するプリデコーディ
ング信号がハイレベルに活性化され、第２グループ信号
に該当するプリデコーディング信号はローレベルに非活
性化される。
【００６４】第２スイッチグループ５４２に属するスイ
ッチは、第２制御信号ＣＳＬＥＰ１に応答してターンオ
ンされて第１及び第２グループ信号ＧＳ０〜ＧＳ７の反
転信号を第１ないし第８プリデコーディング信号ＤＣＡ
０１２＜ｉ＞（ｉ＝０〜７）として出力する。したがっ
て、第２制御信号ＣＳＬＥＰ１が活性化されれば、第１
ないし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞
（ｉ＝０〜７）のうち第１グループ信号に該当するプリ
デコーディング信号は非活性化され、第２グループ信号
に該当するプリデコーディング信号はハイレベルに活性
化される。
【００６５】第１ないし第８プリデコーディング信号Ｄ
ＣＡ０１２＜ｉ＞（ｉ＝０〜７）をラッチするために、
プリデコーディング信号発生部５４０はインバータの出
力を他のインバータの入力で構成されるラッチ部５４３
をさらに含んで構成されることが望ましい。
【００６６】第１及び第２制御信号ＣＳＬＥＰ０、ＣＳ
ＬＥＰ１は、各々最初の周期及び２番目の周期で発生す
る信号である。最初の周期は、８個の並列データのうち
先に並列に変換された４個のデータが入／出力される周
期である。そして、２番目の周期は残りの４個のデータ
が入／出力される周期である。最初の周期と２番目の周
期とは約２クロックＣＬＫサイクルの差がある。
【００６７】例えば、グループ化部５３０から出力され
る信号ＧＳ０〜ＧＳ７のうち４個の信号ＧＳ０〜ＧＳ３
が第１グループ信号であれば、最初の周期では第１ない
し第４プリデコーディング信号ＤＣＡ０１２＜ｉ＞（ｉ
＝０〜３）がハイレベルに活性化される。第１グループ
に属しない信号ＧＳ４〜ＧＳ７は第２グループ信号にな
って非活性化された状態である。
【００６８】グループ化部５３０から出力される信号Ｇ
Ｓ０〜ＧＳ７、すなわち、第１及び第２グループ信号が
各々インバータにより反転されることによって、第１グ
ループ信号は非活性化され、第２グループ信号が活性化
される。第１及び第２グループ信号の反転信号は第２周
期で活性化される第２制御信号ＣＳＬＥＰ１に応答して
第１ないし第８プリデコーディング信号ＤＣＡ０１２＜
ｉ＞（ｉ＝０〜７）として発生することによって、第２
周期では第５ないし第８プリデコーディング信号ＤＣＡ
０１２＜ｉ＞（ｉ＝４〜７）が活性化される。すなわ
ち、２番目の周期では第２グループ信号によって第５な
いし第８プリデコーディング信号ＤＣＡ０１２＜ｉ＞
（ｉ＝４〜７）がハイレベルに活性化される。
【００６９】第１ないし第８プリデコーディング信号Ｄ
ＣＡ０１２＜ｉ＞（ｉ＝０〜７）によりデータが入／出
力されるカラムが選択される過程を図２及び図３を参照
して説明する。
【００７０】第１ないし第８プリデコーディング信号Ｄ
ＣＡ０１２＜ｉ＞（ｉ＝０〜７）のうち第１及び第５プ
リデコーディング信号ＤＣＡ０１２＜０＞、ＤＣＡ０１
２＜４＞は第１カラムデコーダ（図２の３４０＿１）に
入力される。第２及び第６プリデコーディング信号ＤＣ
Ａ０１２＜１＞、ＤＣＡ０１２＜５＞は第２カラムデコ
ーダ（図２の３４０＿２）に入力される。第３及び第７
プリデコーディング信号ＤＣＡ０１２＜２＞、ＤＣＡ０
１２＜６＞は第３カラムデコーダ（図２の３４０＿３）
に入力される。そして、第４及び第８プリデコーディン
グ信号ＤＣＡ０１２＜３＞、ＤＣＡ０１２＜７＞は第４
カラムデコーダ（図２の３４０＿４）に入力される。第
１ないし第４カラムデコーダ３４０＿ｉ（ｉ＝１〜４）
は詳細に図示されなかったが、他のプリデコーディング
信号も各々受信する。
【００７１】第１ないし第４カラムデコーダ３４０＿ｉ
（ｉ＝１〜４）は各々受信したプリデコーディング信号
ＤＣＡに従って該当メモリセルアレイブロック１００＿
ｉ（ｉ＝１〜４）のうちの一つのカラムを指定するカラ
ム選択ラインＣＳＬｉ，ＣＳＬｊ，ＣＳＬｋ，ＣＳＬｌ
を各々活性化する。第１カラムデコーダ３４０＿１は第
１メモリセルアレイブロック１００＿１のうちの一つの
カラム選択ラインＣＳＬｉを、第２カラムデコーダ３４
０＿２は第２メモリセルアレイブロック１００＿２のう
ちの一つのカラム選択ラインＣＳＬｊを、第３カラムデ
コーダ３４０＿３は第３メモリセルアレイブロック１０
０＿３のうちの一つのカラム選択ラインＣＳＬｋを、そ
して第４カラムデコーダ３４０＿４は第４メモリセルア
レイブロック１００＿４のうちの一つのカラム選択ライ
ンＣＳＬｌを活性化する。
【００７２】活性化されたカラム選択ラインＣＳＬｉ，
ＣＳＬｊ，ＣＳＬｋ，ＣＳＬｌが指定するカラムに各々
どのようなデータが入出力されるかは、後述されるデー
タ位置制御回路４３０により制御される。
【００７３】図４は、図３に示された０１２プリデコー
ダ５００の動作を一例をあげて説明するための図面であ
る。図４を共に参照して０１２プリデコーダ５００の動
作を説明すれば次の通りである。
【００７４】０１２プリデコーダ５００はカラムアドレ
スの下位３ビットＣＡ２，ＣＡ１，ＣＡ０を受信する。
カラムアドレスの下位３ビットＣＡ２，ＣＡ１，ＣＡ０
では０００から１１１まで８つの相異なる組合わせが得
られる。図４では、８個のデータが入力される前に読出
し／書込み命令語と共に入力されるカラムアドレスの下
位３ビットＣＡ２，ＣＡ１，ＣＡ０、すなわち、選択さ
れたアドレスが００１であり、アドレス増加方式として
順次的増加方式が使われると仮定される。
【００７５】図４と共に図３を参照すれば、カラムアド
レスの下位３ビットＣＡ２，ＣＡ１，ＣＡ０として００
１が入力されれば、デコーディング部５１０はこれをデ
コーディングして第２出力信号ＤＳ１だけを活性化す
る。
【００７６】バースト長制御信号ＢＬ４及びインターリ
ーブモード信号ＩＮＴＥＲＬＥＡＶＥはローレベルであ
り、順次的モード信号ＳＥＱＵＥＮＴＩＡＬはハイレベ
ルであるため、これらモード制御信号により制御される
ロジック部５２０は第２出力信号ＤＳ１に対応する第２
ロジック信号ＬＳ１を活性化する。
【００７７】第２ロジック信号ＬＳ１が活性化されれ
ば、グループ化部５３０により第２ロジック信号ＬＳ１
に対応する信号ＧＳ１及びこの信号ＧＳ１に連続する３
信号ＧＳ２，ＧＳ３，ＧＳ４が第１グループ信号になっ
て活性化される。
【００７８】すると、最初の周期では第１制御信号ＣＳ
ＬＥＰ０により制御されて第１グループ信号ＧＳ１〜Ｇ
Ｓ４に対応する第２ないし第５プリデコーディング信号
ＤＣＡ０１２＜ｉ＞（ｉ＝１〜４）がハイレベル（１）
に活性化され、第２グループ信号ＧＳ５〜ＧＳ７、ＧＳ
０に対応するプリデコーディング信号ＤＣＡ０１２＜ｉ
＞（ｉ＝０，５，６，７）はローレベル（０）に非活性
化された状態である。
【００７９】第２ないし第５プリデコーディング信号Ｄ
ＣＡ０１２＜ｉ＞（ｉ＝１〜４）は、各々カラムアドレ
スの下位３ビットＣＡ２，ＣＡ１，ＣＡ０が００１、０
１０、０１１、１００に対応するプリデコーディング信
号である。第１、第６ないし第８プリデコーディング信
号ＤＣＡ０１２＜ｉ＞（ｉ＝０，５，６，７）は、各々
カラムアドレスの下位３ビットが０００、１０１、１１
０、１１１に対応するプリデコーディング信号である。
【００８０】２番目の周期では、第１ないし第８プリデ
コーディング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）の
反転によって最初の周期で非活性化状態であった第１、
第６ないし第８プリデコーディング信号ＤＣＡ０１２＜
ｉ＞（ｉ＝０，５，６，７）がハイレベル（１）に活性
化される。第１ないし第８プリデコーディング信号ＤＣ
Ａ０１２＜ｉ＞（ｉ＝０〜７）の反転は、第１グループ
信号ＧＳ１〜ＧＳ４及び第２グループ信号ＧＳ５〜ＧＳ
７、ＧＳ０を反転させることによって行われる。
【００８１】図５は、図２に示されたデータ位置制御回
路４３０の動作を説明するための図面である。図５を参
照して一つのデータピンを通じて連続的に入力される４
個のデータＤ０〜Ｄ３の位置が制御される過程を説明す
れば次の通りである。
【００８２】バースト長が８の場合にも、データ位置制
御回路４３０は、バースト長が４の場合と同様にカラム
アドレスの下位２ビットＣＡ１、ＣＡ０だけを利用して
４個の並列データＤ０〜Ｄ３の位置を制御できる。
【００８３】外部からデータが入力される場合、すなわ
ち、データの書込み過程を例として説明する。連続的に
入力される４個の直列データＤ０〜Ｄ３は直／並列変換
によって並列データＤ０〜Ｄ３に変換される。データ位
置制御回路４３０は、４個の並列データＤ０〜Ｄ３が４
個のメモリセルアレイブロック１００＿ｉ（ｉ＝１〜
４）のうちいずれのブロックに各々入力されるかを制御
する役割をする。データの入出力のために、各メモリセ
ルアレイブロック１００＿ｉ（ｉ＝１〜４）に対応して
一つの入出力ラインＱｉ（ｉ＝０〜３）が備えられてい
て、第１入出力ラインＱ０、第２入出力ラインＱ１、第
３入出力ラインＱ２及び第４入出力ラインＱ３は各々第
１メモリセルアレイブロック１００＿１、第２メモリセ
ルアレイブロック１００＿２、第３メモリセルアレイブ
ロック１００＿３及び第４メモリセルアレイブロック１
００＿４に連結される。
【００８４】図６は、アドレス方式によるデータの位置
を説明するための図面である。前述したように、アドレ
ス方式は順次的方式とインターリーブ方式とに大別され
る。
【００８５】まず、カラムアドレスの下位２ビットＣＡ
１、ＣＡ０が００である場合には順次的アドレス方式で
も、インターリーブアドレス方式でも、第１データＤ０
は第１入出力ラインＱ０に、第２データＤ１は第２入出
力ラインＤ２に、第３データＤ２は第３入出力ラインＱ
２に、そして第４データＤ３は第４入出力ラインＱ３に
各々入力される。
【００８６】カラムアドレスの下位２ビットＣＡ１、Ｃ
Ａ０が０１である場合、順次的アドレス方式の場合には
各データＤ０、Ｄ１、Ｄ２及びＤ３は入出力ラインＱ
１、Ｑ２、Ｑ３及びＱ０に各々入力され、インターリー
ブアドレス方式の場合には各データＤ０、Ｄ１、Ｄ２及
びＤ３は入出力ラインＱ１、Ｑ０、Ｑ３及びＱ２に各々
入力される。
【００８７】カラムアドレスの下位２ビットＣＡ１、Ｃ
Ａ０が１０である場合、順次的アドレス方式でも、イン
ターリーブアドレス方式でも、各データＤ０、Ｄ１、Ｄ
２及びＤ３は入出力ラインＱ２、Ｑ３、Ｑ０及びＱ１に
各々入力される。
【００８８】カラムアドレスの下位２ビットＣＡ１、Ｃ
Ａ０が１１である場合、順次的アドレス方式の場合には
各データＤ０、Ｄ１、Ｄ２及びＤ３は入出力ラインＱ
３、Ｑ０、Ｑ１及びＱ２に各々入力され、インターリー
ブアドレス方式の場合には各データＤ０、Ｄ１、Ｄ２及
びＤ３は入出力ラインＱ３、Ｑ２、Ｑ１及びＱ０に各々
入力される。
【００８９】図５及び図６では最初の４個の並列データ
Ｄ０〜Ｄ３を基準に記述されたが、次の４個の並列デー
タＤ４〜Ｄ７にも同様に適用される。また図５及び図６
ではメモリセルアレイに入力されるデータを基準に記述
されたが、メモリセルアレイから出力されるデータにも
同一に適用され、出力データの位置制御はセンスアンプ
（図２の４４０）で行われる。
【００９０】本発明の１つの特徴を再び例示的に整理す
れば、本発明の一適用例では、８個のデータが入／出力
されるカラムを指定するカラム選択ラインを制御するた
めにカラムアドレスの下位３ビットＣＡ２，ＣＡ１，Ｃ
Ａ０を利用して第１ないし第８プリデコーディング信号
ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）を出力する０１２プ
リデコーダ５００が備えられている。０１２プリデコー
ダ５００から出力される第１ないし第８プリデコーディ
ング信号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）のうち４個
は開始カラムアドレスによって最初の周期で活性化さ
れ、残りの４個は第１ないし第８プリデコーディング信
号ＤＣＡ０１２＜ｉ＞（ｉ＝０〜７）を反転させて次の
周期で活性化される。すなわち、最初に開始カラムアド
レスと共に活性化された４個以外の残りのプリデコーデ
ィング信号は次の周期に活性化させればよい。
【００９１】したがって、本発明を適用した場合、半導
体メモリ装置の内部でのカラムアドレスの発生のための
カウンタなどの複雑な回路を必要としない。
【００９２】そして、データの順序は、カラムアドレス
の下位２ビットＣＡ１、ＣＡ０だけでも調節できるた
め、バースト長が４でもそのまま利用できる。
【００９３】本発明は図面に示された一実施形態を参考
として説明されたが、これは例示的なものに過ぎず、本
技術分野の当業者であればこれより多様な変形及び均等
な他の実施形態が可能であるという点を理解できる。本
明細書では４ビットプリフェッチ方式を使用し、かつバ
ースト長が８である半導体メモリ装置を一実施形態とし
て詳細に記述した。しかし、本発明は、例えば、２ビッ
トプリフェッチ方式及びバースト長＝４を使用する半導
体メモリ装置、さらにバースト長がプリフェッチされる
ビットの数の２倍になる半導体メモリ装置にもそのまま
適用できる。したがって、本発明の真の技術的保護範囲
は特許請求の範囲の技術的思想により定められるべきで
ある。
【００９４】
【発明の効果】本発明によれば、バースト長がプリフェ
ッチされるビットの数の２倍になるモードの半導体メモ
リ装置が容易に具現できる。また、本発明の半導体メモ
リ装置で既存の順次的アドレス増加方式とインターリー
ブアドレス増加方式とがすべて支援できる。
【図面の簡単な説明】
【図１】４ビットプリフェッチ方式を採用してバースト
長が８である同期式ＤＲＡＭの動作を説明するための図
面である。
【図２】本発明の一実施形態による半導体メモリ装置を
示すブロック図である。
【図３】図２に示されたカラムアドレスプリデコーダの
一部を示す回路図である。
【図４】図３に示された０１２プリデコーダの動作を一
例をあげて説明するための図面である。
【図５】図２に示されたデータ位置制御回路の動作を説
明するための図面である。
【図６】アドレス方式によるデータの位置を説明するた
めの図面である。
【符号の説明】
１００ メモリセルアレイ １００＿１ないし１００＿４ 第１ないし第４メモリセ
ルアレイブロック ２００ バッファ回路 ２１０ アドレスバッファ ２２０ ローアドレスバッファ ２３０ カラムアドレスバッファ ２４０ 命令語バッファ ２５０ クロックバッファ ２６０ データバッファ ２７０ データストローブ信号バッファ ３００ デコーダ回路 ３１０ ローアドレスプリデコーダ ３２０ ローデコーダ ３３０ カラムアドレスプリデコーダ ３４０＿１ないし３４０＿４ 第１ないし第４カラムデ
コーダ ４１０ 直／並列変換回路 ４２０ 並／直列変換回路 ４３０ データ位置制御回路 ４４０ センスアンプ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 ４ビットプリフェッチ方式を使用する半
    導体メモリ装置において、 連続的に入力される直列データを４個ずつの並列データ
    に変換する直列／並列変換器と、 外部に出力される並列データを直列に変換する並列／直
    列変換器と、 カラムアドレスを構成する複数のビットのうち３個のビ
    ットを利用して第１ないし第８プリデコーディング信号
    を発生することによって、８個の前記並列データを入／
    出力させるべきカラムを指定するカラム選択ラインを活
    性化するカラムデコーダとを具備し、 前記カラムデコーダは、 第１周期では前記第１ないし第８プリデコーディング信
    号を利用して前記８個の並列データのうち先に並列に変
    換される４個のデータを入／出力させるべきカラムを指
    定する第１グループのカラム選択ラインを同時に活性化
    し、第２周期では前記第１ないし第８プリデコーディン
    グ信号の反転信号を利用して前記８個の並列データのう
    ち残りの４個のデータを入／出力させるべきカラムを指
    定する第２グループのカラム選択ラインを同時に活性化
    することを特徴とする半導体メモリ装置。
  2. 【請求項２】 前記カラムデコーダは、 前記第１ないし第８プリデコーディング信号を発生する
    プリデコーダと、 前記第１ないし第８プリデコーディング信号を受信して
    前記カラム選択ラインを活性化する主デコーダとを具備
    し、 前記プリデコーダは、前記第１ないし第８プリデコーデ
    ィング信号のうち連続する４個のプリデコーディング信
    号を同時に活性化することを特徴とする請求項１に記載
    の半導体メモリ装置。
  3. 【請求項３】 前記プリデコーダは、 前記カラムアドレスの下位３個のビットをデコーディン
    グして第１ないし第８出力信号のうち一つを活性化する
    デコーディング部と、 前記デコーディング部の前記第１ないし第８出力信号及
    び所定の制御信号に応答して第１ないし第８ロジック信
    号のうち一つを活性化するロジック部と、 前記第１ないし第８ロジック信号のラインをハードワイ
    ヤ的に連結して、前記活性化されたロジック信号及び前
    記活性化されたロジック信号に連続するロジック信号で
    構成される第１グループ信号を活性化するグループ化部
    と、 前記第１周期で活性化する第１制御信号に応答して前記
    第１グループ信号に対応する前記プリデコーディング信
    号を同時に活性化し、前記第２周期で活性化する第２制
    御信号に応答して第２グループ信号に対応する前記プリ
    デコーディング信号を同時に活性化するプリデコーディ
    ング信号発生部とを含むことを特徴とする請求項２に記
    載の半導体メモリ装置。
  4. 【請求項４】 前記ロジック部は、前記半導体メモリ装
    置のバースト長が８である場合において、 前記半導体メモリ装置が順次的アドレス方式である場合
    には前記活性化された出力信号に対応する前記ロジック
    信号を活性化し、 前記半導体メモリ装置がインターリーブアドレス方式で
    ある場合には前記カラムアドレスの下位３番目のビット
    によって前記第１ロジック信号または第５ロジック信号
    を活性化することを特徴とする請求項３に記載の半導体
    メモリ装置。
  5. 【請求項５】 前記ロジック部は、前記半導体メモリ装
    置のバースト長が４である場合は、前記半導体メモリ装
    置のアドレス方式に関係なく前記カラムアドレスの下位
    ３番目のビットによって前記第１ロジック信号または第
    ５ロジック信号を活性化することを特徴とする請求項３
    に記載の半導体メモリ装置。
  6. 【請求項６】 前記制御信号は、 前記半導体メモリ装置のバースト長を示すバースト長制
    御信号、順次的アドレス増加方式を示す順次的モード信
    号及びインターリーブアドレス増加方式を示すインター
    リーブモード信号を含むことを特徴とする請求項３に記
    載の半導体メモリ装置。
  7. 【請求項７】 前記グループ化部は、前記第１または第
    ２グループ信号を発生する第１ないし第８ゲートを含
    み、 前記第１ないし第８ゲートにおける第Ｋ（Ｋは１〜８の
    自然数）ゲートは、Ｋの値に応じて、 前記第１ないし第８ロジック信号のうち第Ｋ（Ｋが４〜
    ８の自然数の場合）ロジック信号、第（Ｋ−１）ロジッ
    ク信号、第（Ｋ−２）ロジック信号及び第（Ｋ−３）ロ
    ジック信号を受信するか、 前記第１ないし第８ロジック信号のうち第Ｋ（Ｋが１〜
    ３の自然数の場合）ロジック信号、第（Ｋ＋７）ロジッ
    ク信号、第（Ｋ＋６）ロジック信号及び第（Ｋ＋５）ロ
    ジック信号を受信するように構成されていることを特徴
    とする請求項３に記載の半導体メモリ装置。
  8. 【請求項８】 第２グループ信号は、 前記グループ化部で発生する前記第１グループ信号及び
    前記第２グループ信号の反転によって活性化されること
    を特徴とする請求項３に記載の半導体メモリ装置。
  9. 【請求項９】 前記プリデコーディング信号発生部は、 前記第１グループ制御信号に応答してターンオンされる
    スイッチと、 前記第２グループ制御信号に応答してターンオンされる
    スイッチとを含むことを特徴とする請求項３に記載の半
    導体メモリ装置。
  10. 【請求項１０】 前記半導体メモリ装置は、 前記並列データの順序を制御するデータ位置制御回路を
    さらに具備することを特徴とする請求項１に記載の半導
    体メモリ装置。
  11. 【請求項１１】 前記データ位置制御回路は、 前記カラムアドレスの下位２ビットを利用することを特
    徴とする請求項１０に記載の半導体メモリ装置。
  12. 【請求項１２】 ２ビットプリフェッチ方式を使用する
    半導体メモリ装置において、 連続的に入力される直列データを２個ずつの並列データ
    に変換する直列／並列変換器と、 外部に出力される並列データを直列に変換する並列／直
    列変換器と、 カラムアドレスを構成する複数のビットのうち２個のビ
    ットを利用して４個のプリデコーディング信号を発生す
    ることによって、４個の前記並列データを入／出力させ
    るべきカラムを指定するカラム選択ラインを活性化する
    カラムデコーダとを具備し、 前記カラムデコーダは、 第１周期では前記４個のプリデコーディング信号を利用
    して前記４個の並列データのうち先に並列に変換される
    ２個のデータを入／出力させるべきカラムを指定する第
    １グループのカラム選択ラインを同時に活性化し、第２
    周期では前記４個のプリデコーディング信号の反転信号
    を利用して前記４個の並列データのうち残りの２個のデ
    ータを入／出力させるべきカラムを指定する第２グルー
    プのカラム選択ラインを同時に活性化することを特徴と
    する半導体メモリ装置。
  13. 【請求項１３】 前記カラムデコーダは、 前記４個のプリデコーディング信号を発生するプリデコ
    ーダと、 前記４個のプリデコーディング信号を受信して前記カラ
    ム選択ラインを活性化する主デコーダとを具備し、 前記プリデコーダは、前記４個のプリデコーディング信
    号のうち連続する２個のプリデコーディング信号を同時
    に活性化することを特徴とする請求項１２に記載の半導
    体メモリ装置。
  14. 【請求項１４】 Ｎ（Ｎは２以上の自然数）ビットプリ
    フェッチ方式を使用してバースト長が２Ｎである半導体
    メモリ装置において、 外部から連続的に入力される２Ｎ個のデータをＮ個ずつ
    の並列データに変換する直／並列変換器と、 外部に出力される並列データを直列に変換する並列／直
    列変換器と、 カラムアドレスを構成する複数のビットのうち所定数の
    ビットを利用して前記２Ｎ個のプリデコーディング信号
    を発生することによって、前記２Ｎ個の前記並列データ
    を入／出力させるべきカラムを指定するカラム選択ライ
    ンを活性化するカラムデコーダを具備し、 前記カラムデコーダは、 第１周期では前記２Ｎ個のプリデコーディング信号を利
    用して前記２Ｎ個の並列データのうち先に並列に変換さ
    れる前記Ｎ個のデータを入／出力させるべきカラムを指
    定する第１グループのカラム選択ラインを同時に活性化
    し、第２周期では前記２Ｎ個のプリデコーディング信号
    の反転信号を利用して前記２Ｎ個の並列データのうち残
    りのＮ個のデータを入／出力させるべきカラムを指定す
    る第２グループのカラム選択ラインを同時に活性化する
    ことを特徴とする半導体メモリ装置。
  15. 【請求項１５】 前記カラムデコーダは、 前記２Ｎ個のプリデコーディング信号を発生するプリデ
    コーダと、 前記２Ｎ個のプリデコーディング信号を受信して前記カ
    ラム選択ラインを活性化する主デコーダとを具備し、 前記プリデコーダは、前記２Ｎ個のプリデコーディング
    信号のうち連続する前記Ｎ個のプリデコーディング信号
    を同時に活性化することを特徴とする請求項１４に記載
    の半導体メモリ装置。
  16. 【請求項１６】 前記Ｎは、 ４であることを特徴とする請求項１４に記載の半導体メ
    モリ装置。
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