KR102591124B1 - 반도체장치 - Google Patents

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KR102591124B1 KR1020180086339A KR20180086339A KR102591124B1 KR 102591124 B1 KR102591124 B1 KR 102591124B1 KR 1020180086339 A KR1020180086339 A KR 1020180086339A KR 20180086339 A KR20180086339 A KR 20180086339A KR 102591124 B1 KR102591124 B1 KR 102591124B1
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Abstract

반도체장치는 제1 버스트모드커맨드와 제2 버스트모드커맨드에 응답하여 래치제어신호로부터 버스트순서를 결정하기 위한 합성제어신호를 생성하는 합성제어신호생성회로; 및 상기 합성제어신호에 응답하여 뱅크그룹신호 및 내부어드레스에 의해 엑세스되는 뱅크그룹에 포함된 데이터를 내부데이터로 출력하는 데이터출력제어회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 뱅크그룹들의 데이터 출력동작을 제어하는 반도체장치에 관한 것이다.
일반적으로, 디램 등의 반도체장치는 동일 어드레스에 의해 엑세스되는 셀어레이들로 구성된 다수의 뱅크그룹들을 포함한다. 뱅크그룹은 다수의 뱅크를 포함하도록 구현될 수 있다. 반도체장치는 다수의 뱅크그룹들 중 하나를 선택하고, 선택된 뱅크그룹에 포함된 셀어레이에 저장된 데이터를 입출력라인에 실어 출력하는 리드동작과 입출력라인을 통해 입력된 데이터를 셀어레이에 저장하는 라이트동작을 수행한다.
본 발명의 배경기술은 미국공개특허 제2015-0310904호에 개시되어 있다.
본 발명은 버스트순서(burst sequence)에 따라 뱅크그룹들의 데이터 출력동작을 제어하는 반도체장치를 제공한다.
이를 위해 본 발명은 제1 버스트모드커맨드와 제2 버스트모드커맨드에 응답하여 래치제어신호로부터 버스트순서를 결정하기 위한 합성제어신호를 생성하는 합성제어신호생성회로; 및 상기 합성제어신호에 응답하여 뱅크그룹에 포함된 데이터를 내부데이터로 출력하는 데이터출력제어회로를 포함한다. 본 발명에서 상기 제2 버스트모드커맨드가 발생하는 경우 상기 합성제어신호는 버블구간 전후 동일한 로직레벨로 설정된다.
또한, 본 발명은 제1 버스트모드커맨드 및 제2 버스트모드커맨드에 응답하여 분배펄스 및 합성분배펄스를 생성하는 펄스분배회로; 및 상기 제1 버스트모드커맨드, 상기 제2 버스트모드커맨드, 상기 분배펄스 및 상기 합성분배펄스에 응답하여 래치제어신호로부터 버스트순서를 결정하기 위한 합성제어신호를 생성하는 합성제어신호생성회로를 포함한다.
본 발명에 의하면 버블구간 전 후에 각각 기설정된 비트수만큼의 데이터를 출력하는 버스트모드에서 버스트순서(burst sequence)를 결정하는 제어신호를 래치함으로써, 버블구간 전 후 버스트순서가 동일하게 유지될 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 내부클럭생성회로의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 커맨드디코더 및 어드레스디코더의 동작을 설명하기 위한 표이다.
도 4는 도 1에 도시된 반도체장치에 포함된 래치제어신호생성회로의 일 실시예에 따른 회로도이다.
도 5는 도 1에 도시된 반도체장치에 포함된 펄스분배회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 6은 도 5에 도시된 펄스분배회로에 포함된 리드펄스생성회로의 일 실시예에 따른 회로도이다.
도 7은 도 5에 도시된 펄스분배회로에 포함된 레벨신호생성회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 8은 도 5에 도시된 펄스분배회로에 포함된 버스트펄스생성회로의 일 실시예에 따른 회로도이다.
도 9는 도 5에 도시된 펄스분배회로에 포함된 내부리드펄스생성회로의 일 실시예에 따른 도면이다.
도 10은 도 5에 도시된 펄스분배회로에 포함된 분배펄스생성회로의 일 실시예에 따른 회로도이다.
도 11은 도 5에 도시된 펄스분배회로에 포함된 내부분배펄스생성회로의 일 실시예에 따른 회로도이다.
도 12는 도 5에 도시된 펄스분배회로에 포함된 펄스합성회로의 일 실시예에 따른 회로도이다.
도 13은 도 1에 도시된 반도체장치에 포함된 합성제어신호생성회로의 일 실시예에 따른 회로도이다.
도 14 내지 도 17은 도 1에 도시된 반도체장치의 동작을 설명하기 위한 타이밍도들이다.
도 18은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치(1)는 내부클럭생성회로(10), 커맨드디코더(11), 래치제어신호생성회로(12), 펄스분배회로(13), 합성제어신호생성회로(14), 어드레스디코더(15) 및 데이터출력제어회로(16)를 포함할 수 있다.
내부클럭생성회로(10)는 클럭(CLK)으로부터 제1 내부클럭(CLKr) 및 제2 내부클럭(CLKf)을 생성할 수 있다. 내부클럭생성회로(10)는 클럭(CLK)을 버퍼링하여 제1 내부클럭(CLKr)을 생성하고, 클럭(CLK)을 반전버퍼링하여 제2 내부클럭(CLKf)을 생성할 수 있다. 제1 내부클럭(CLKr)의 위상은 클럭(CLK)의 위상과 동일하게 생성될 수 있고, 제2 내부클럭(CLKf)의 위상은 클럭(CLK)의 위상과 반전되게 생성될 수 있다. 내부클럭생성회로(10)의 보다 구체적인 동작에 대한 설명은 도 2를 참고하여 후술한다.
커맨드디코더(11)는 커맨드어드레스(CA<1:7>), 칩선택신호(CS) 및 제1 내부클럭(CLKr)에 응답하여 제1 버스트모드커맨드(RD16), 제2 버스트모드커맨드(RD32) 및 카스커맨드(CAS)를 생성할 수 있다. 커맨드디코더(11)는 칩선택신호(CS)가 기설정된 로직레벨로 입력되는 구간에서, 제1 내부클럭(CLKr)의 기설정된 에지에 동기하여 제1 로직레벨조합을 갖는 커맨드어드레스(CA<1:7>)가 입력되는 경우, 제1 버스트모드커맨드(RD16)를 발생시킬 수 있다. 제1 버스트모드커맨드(RD16)는 선택된 뱅크그룹에 저장된 16비트의 데이터가 한번에 출력되는 버스트랭쓰 16으로 설정된 버스트동작을 위해 발생될 수 있다. 버스트랭쓰 16으로 설정된 버스트동작에서 16비트의 데이터는 뱅크그룹어드레스(도 3의 BG1, BG2) 뱅크어드레스(도 3의 BA1, BA2) 및 컬럼어드레스(C1~C6) 등에 의해 엑세스되는 뱅크그룹에 포함된 셀어레이에 저장된 데이터일 수 있다. 칩선택신호(CS)의 기설정된 로직레벨은 실시예에 따라서 로직로우레벨 또는 로직하이레벨로 설정될 수 있다. 제1 내부클럭(CLKr)의 기설정된 에지는 실시예에 따라서 라이징에지 또는 폴링에지로 설정될 수 있다. 커맨드어드레스(CA<1:7>)가 제1 로직레벨조합을 갖는 경우는 실시예에 따라서 커맨드어드레스(CA<1:7>)에 포함된 일부 비트들이 제1 로직레벨조합을 갖는 경우를 포함할 수 있다. 커맨드디코더(11)는 칩선택신호(CS)가 기설정된 로직레벨로 입력되는 구간에서 제1 내부클럭(CLKr)의 기설정된 에지에 동기하여 제2 로직레벨조합을 갖는 커맨드어드레스(CA<1:7>)가 입력되는 경우, 제2 버스트모드커맨드(RD32)를 발생시킬 수 있다. 제2 버스트모드커맨드(RD32)는 선택된 뱅크그룹에 저장된 32비트의 데이터가 한번에 출력되는 버스트랭쓰 32로 설정된 버스트동작을 위해 발생될 수 있다. 커맨드어드레스(CA<1:7>)가 제2 로직레벨조합을 갖는 경우는 실시예에 따라서 커맨드어드레스(CA<1:7>)에 포함된 일부 비트들이 제2 로직레벨조합을 갖는 경우를 포함할 수 있다. 커맨드디코더(11)는 칩선택신호(CS)가 기설정된 로직레벨로 입력되는 구간에서 제1 내부클럭(CLKr)의 기설정된 에지에 동기하여 제3 로직레벨조합을 갖는 커맨드어드레스(CA<1:7>)가 입력되는 경우 카스커맨드(CAS)를 발생시킬 수 있다. 커맨드어드레스(CA<1:7>)가 제3 로직레벨조합을 갖는 경우는 실시예에 따라서 커맨드어드레스(CA<1:7>)에 포함된 일부 비트들이 제3 로직레벨조합을 갖는 경우를 포함할 수 있다. 커맨드디코더(11)의 보다 구체적인 동작에 대한 설명은 도 3을 참고하여 후술한다.
래치제어신호생성회로(12)는 카스커맨드(CAS) 및 제2 내부클럭(CLKf)에 응답하여 커맨드어드레스의 제7 비트(CA<7>)로부터 래치제어신호(B3LAT)를 생성할 수 있다. 래치제어신호생성회로(12)는 제2 내부클럭(CLKf) 및 카스커맨드(CAS)에 동기하여 커맨드어드레스의 제7 비트(CA<7>)를 순차적으로 래치하여 래치제어신호(B3LAT)를 생성할 수 있다. 래치제어신호생성회로(12)의 보다 구체적인 구성 및 동작에 대한 설명은 도 4를 참고하여 후술한다.
펄스분배회로(13)는 제1 버스트모드커맨드(RD16) 및 제2 버스트모드커맨드(RD32)에 응답하여 분배펄스(DVP<1:2>) 및 합성분배펄스(DSUM<1:2>)를 생성할 수 있다. 펄스분배회로(13)는 제2 버스트모드커맨드(RD32)가 발생되어 버스트랭쓰 32로 설정된 버스트동작이 수행되는 경우 분배펄스(DVP<1:2>) 및 합성분배펄스(DSUM<1:2>)를 발생시킬 수 있다. 펄스분배회로(13)의 보다 구체적인 구성 및 동작에 대한 설명은 도 5 내지 도 12를 참고하여 후술한다.
합성제어신호생성회로(14)는 제1 버스트모드커맨드(RD16), 분배펄스(DVP<1:2>), 및 합성분배펄스(DSUM<1:2>)에 응답하여 래치제어신호(B3LAT)로부터 합성제어신호(B3LSUM)를 생성할 수 있다. 합성제어신호생성회로(14)는 제1 버스트모드커맨드(RD16)에 동기하여 래치제어신호(B3LAT)를 래치하고, 래치된 래치제어신호(B3LAT)를 합성제어신호(B3LSUM)로 출력할 수 있다. 합성제어신호생성회로(14)는 분배펄스의 제1 비트(DVP<1>)에 동기하여 래치제어신호(B3LAT)를 래치할 수 있다. 합성제어신호생성회로(14)는 분배펄스의 제1 비트(DVP<1>)에 의해 래치된 래치제어신호(B3LAT)를 합성분배펄스의 제1 비트(DSUM<1>)에 따라 래치하여 합성제어신호(B3LSUM)를 생성할 수 있다. 합성제어신호생성회로(14)는 분배펄스의 제2 비트(DVP<2>)에 동기하여 래치제어신호(B3LAT)를 래치할 수 있다. 합성제어신호생성회로(14)는 분배펄스의 제2 비트(DVP<2>)에 의해 래치된 래치제어신호(B3LAT)를 합성분배펄스의 제2 비트(DSUM<2>)에 따라 래치하여 합성제어신호(B3LSUM)를 생성할 수 있다. 합성제어신호생성회로(14)의 보다 구체적인 구성 및 동작에 대한 설명은 도 13을 참고하여 후술한다.
어드레스디코더(15)는 제1 내부클럭(CLKr), 제2 내부클럭(CLKf), 제1 버스트모드커맨드(RD16) 및 제2 버스트모드커맨드(RD32)에 응답하여 커맨드어드레스(CA<1:7>)로부터 뱅크그룹신호(BG<1:4>)와 내부어드레스(ADD_C<1:L>)를 생성할 수 있다. 내부어드레스(ADD_C<1:L>)는 선택된 뱅크그룹에 포함된 뱅크를 선택하기 위한 뱅크어드레스(도 3의 BA1, BA2) 및 선택된 뱅크에 포함된 셀어레이의 컬럼경로를 선택하기 위한 컬럼어드레스(도 3의 C1~C6)를 포함할 수 있다. 어드레스디코더(15)는 버스트랭쓰 16으로 설정된 버스트동작을 위해 제1 버스트모드커맨드(RD16)가 발생하는 경우 제1 내부클럭(CLKr) 또는 제2 내부클럭(CLKf)에 동기하여 커맨드어드레스(CA<1:7>)에 의해 뱅크그룹을 선택하고, 선택된 뱅크그룹에서 16 비트를 출력하기 위해 뱅크그룹신호(BG<1:4>)와 내부어드레스(ADD_C<1:L>)를 생성할 수 있다. 어드레스디코더(15)는 버스트랭쓰 32로 설정된 버스트동작을 위해 제2 버스트모드커맨드(RD32)가 발생하는 경우 제1 내부클럭(CLKr) 또는 제2 내부클럭(CLKf)에 동기하여 커맨드어드레스(CA<1:7>)에 의해 뱅크그룹을 선택하고 선택된 뱅크그룹에서 32 비트를 출력하기 위해 뱅크그룹신호(BG<1:4>)와 내부어드레스(ADD_C<1:L>)를 생성할 수 있다.
데이터출력제어회로(16)는 뱅크그룹신호(BG<1:4>), 내부어드레스(ADD_C<1:L>) 및 합성제어신호(B3LSUM)에 응답하여 내부데이터(DQ)를 생성할 수 있다. 데이터출력제어회로(16)는 합성제어신호(B3LSUM)에 의해 설정된 버스트순서(burst sequence)에 따라 뱅크그룹신호(BG<1:4>) 및 내부어드레스(ADD_C<1:L>)에 응답하여 선택된 뱅크그룹에 저장된 데이터로부터 내부데이터(DQ)를 생성할 수 있다. 데이터출력제어회로(16)는 버스트랭쓰 16으로 설정된 버스트동작이 수행되는 경우 뱅크그룹신호(BG<1:4>)와 내부어드레스(ADD_C<1:L>)에 의해 선택된 뱅크그룹에 저장된 16 비트의 데이터를 내부데이터(DQ)로 출력할 수 있다. 데이터출력제어회로(16)는 버스트랭쓰 32로 설정된 버스트동작이 수행되는 경우 뱅크그룹신호(BG<1:4>)와 내부어드레스(ADD_C<1:L>)에 의해 선택된 뱅크그룹에 저장된 32 비트의 데이터를 합성제어신호(B3LSUM)에 의해 설정된 버스트순서에 따라 16 비트의 데이터 2개로 나누고, 한 세트의 16 비트의 데이터를 버블구간(Bubble period) 전에 내부데이터(DQ)로 출력할 수 있고, 버블구간 후에 나머지 세트의 16 비트의 데이터를 내부데이터(DQ)로 출력할 수 있다. 좀 더 구체적으로, 버스트랭쓰 32로 설정된 버스트동작이 수행되는 경우 뱅크그룹신호(BG<1:4>)와 내부어드레스(ADD_C<1:L>)에 의해 선택된 뱅크그룹에 저장된 32 비트의 데이터를 반으로 나누어 각각 16 비트의 데이터를 포함하는 제1 그룹데이터와 제2 그룹데이터로 구분할 수 있다. 이 경우에, 합성제어신호(B3LSUM)가 제1 로직레벨인 상태인 경우 제1 그룹데이터가 먼저 내부데이터(DQ)로 출력되고 제1 그룹데이터가 내부데이터(DQ)로 출력된 시점으로부터 버블구간이 경과된 후 제2 그룹데이터가 내부데이터(DQ)로 출력될 수 있다. 이와는 다르게, 합성제어신호(B3LSUM)가 제1 로직레벨과 다른 제2 로직레벨인 상태인 경우 제2 그룹데이터가 먼저 내부데이터(DQ)로 출력되고 제2 그룹데이터가 내부데이터(DQ)로 출력된 시점으로부터 버블구간이 경과된 후 제1 그룹데이터가 내부데이터(DQ)로 출력될 수 있다. 버블구간은 16 비트의 데이터가 출력될 수 있는 구간으로 설정될 수 있다. 따라서, 버스트랭쓰 32로 설정된 버스트동작에 포함되는 버블구간동안 버스트랭쓰 16으로 설정된 버스트동작이 수행될 수 있다.
도 2를 참고하면 내부클럭생성회로(10)에서 클럭(CLK)으로부터 생성되는 제1 내부클럭(CLKr) 및 제2 내부클럭(CLKf)이 도시되어 있다. 제1 내부클럭(CLKr)의 위상은 클럭(CLK)의 위상과 동일하게 생성될 수 있고, 제2 내부클럭(CLKf)의 위상은 클럭(CLK)의 위상과 반전되게 생성될 수 있다.
도 3을 참고하면 커맨드디코더(11) 및 어드레스디코더(15)의 동작이 도시되어 있다.
칩선택신호(CS)가 로직하이레벨이고, 제1 내부클럭(CLKr)의 라이징에지에 동기하여 커맨드어드레스의 제1 내지 제3 비트(CA<1:3>)가 'H, L, L'의 로직레벨조합을 갖는 경우, 제1 버스트모드커맨드(RD16)가 발생된다. 이 경우에, 제1 내부클럭(CLKr)의 라이징에지에 동기하여 커맨드어드레스의 제4 비트(CA<4>)는 제1 컬럼어드레스(C1)로 설정되고, 커맨드어드레스의 제5 비트(CA<5>)는 제4 컬럼어드레스(C4)로 설정되며, 커맨드어드레스의 제6 비트(CA<6>)는 제5 컬럼어드레스(C5)로 설정되고, 커맨드어드레스의 제7 비트(CA<7>)는 제6 컬럼어드레스(C6)로 설정된다. 제1 버스트모드커맨드(RD16)가 발생된 후 제2 내부클럭(CLKf)의 라이징에지에 동기하여 커맨드어드레스의 제1 비트(CA<1>)는 제1 뱅크어드레스(BA1)로 설정되고, 커맨드어드레스의 제2 비트(CA<2>)는 제2 뱅크어드레스(BA2)로 설정되며, 커맨드어드레스의 제3 비트(CA<3>)는 제1 뱅크그룹어드레스(BG1)로 설정되고, 커맨드어드레스의 제4 비트(CA<4>)는 제2 뱅크그룹어드레스(BG2)로 설정되며, 커맨드어드레스의 제5 비트(CA<5>)는 제2 컬럼어드레스(C2)로 설정되고, 커맨드어드레스의 제6 비트(CA<6>)는 제3 컬럼어드레스(C3)로 설정되며, 커맨드어드레스의 제7 비트(CA<7>)는 오토프리차지신호(AP)로 설정된다. 어드레스디코더(15)에서 생성된 뱅크그룹신호(BG<1:4>)에는 제1 및 제2 뱅크그룹어드레스(BG1, BG2)가 포함될 수 있다. 어드레스디코더(15)에서 생성된 내부어드레스(ADD_C<1:L>)에는 제1 및 제2 뱅크어드레스(BA1, BA2)와 제1 내지 제6 컬럼어드레스(C1~C6)가 포함될 수 있다.
칩선택신호(CS)가 로직하이레벨이고, 제1 내부클럭(CLKr)의 라이징에지에 동기하여 커맨드어드레스의 제1 내지 제3 비트(CA<1:3>)가 'H, L, H'의 로직레벨조합을 갖는 경우, 제2 버스트모드커맨드(RD32)가 발생된다. 이 경우에, 제1 내부클럭(CLKr)의 라이징에지에 동기하여 커맨드어드레스의 제4 비트(CA<4>)는 제1 컬럼어드레스(C1)로 설정되고, 커맨드어드레스의 제5 비트(CA<5>)는 제4 컬럼어드레스(C4)로 설정되며, 커맨드어드레스의 제6 비트(CA<6>)는 제5 컬럼어드레스(C5)로 설정되고, 커맨드어드레스의 제7 비트(CA<7>)는 제6 컬럼어드레스(C6)로 설정된다. 제2 버스트모드커맨드(RD32)가 발생된 후 제2 내부클럭(CLKf)의 라이징에지에 동기하여 커맨드어드레스의 제1 비트(CA<1>)는 제1 뱅크어드레스(BA1)로 설정되고, 커맨드어드레스의 제2 비트(CA<2>)는 제2 뱅크어드레스(BA2)로 설정되며, 커맨드어드레스의 제3 비트(CA<3>)는 제1 뱅크그룹어드레스(BG1)로 설정되고, 커맨드어드레스의 제4 비트(CA<4>)는 제2 뱅크그룹어드레스(BG2)로 설정되며, 커맨드어드레스의 제5 비트(CA<5>)는 제2 컬럼어드레스(C2)로 설정되고, 커맨드어드레스의 제6 비트(CA<6>)는 제3 컬럼어드레스(C3)로 설정되며, 커맨드어드레스의 제7 비트(CA<7>)는 오토프리차지신호(AP)로 설정된다. 어드레스디코더(15)에서 생성된 뱅크그룹신호(BG<1:4>)에는 제1 및 제2 뱅크그룹어드레스(BG1, BG2)가 포함될 수 있다. 어드레스디코더(15)에서 생성된 내부어드레스(ADD_C<1:L>)에는 제1 및 제2 뱅크어드레스(BA1, BA2)와 제1 내지 제6 컬럼어드레스(C1~C6)가 포함될 수 있다.
칩선택신호(CS)가 로직하이레벨이고, 제1 내부클럭(CLKr)의 라이징에지에 동기하여 커맨드어드레스의 제1 내지 제4 비트(CA<1:4>)가 'L, L, H, H'로 설정되는 경우 카스커맨드(CAS)가 발생된다. 이 경우에, 제1 내부클럭(CLKr)의 라이징에지에 동기하여 커맨드어드레스의 제5 비트(CA<5>)는 제1 설정커맨드(WS_WR)로 설정되고, 커맨드어드레스의 제6 비트(CA<6>)는 제2 설정커맨드(WS_RD)로 설정되며, 커맨드어드레스의 제7 비트(CA<7>)는 제3 설정커맨드(WS_FS)로 설정된다. 제1 설정커맨드(WS_WR)는 라이트동작 시 데이터 입출력에 사용되는 클럭을 입력받기 위해 발생될 수 있다. 제2 설정커맨드(WS_RD)는 리드동작 시 데이터 입출력에 사용되는 클럭을 입력받기 위해 발생될 수 있다. 제3 설정커맨드(WS_FS)는 멀티랭크(multi-rank) 동작을 위해 발생될 수 있다. 카스커맨드(CAS)가 발생된 후 제2 내부클럭(CLKf)의 라이징에지에 동기하여 커맨드어드레스의 제1 비트(CA<1>)는 제1 패턴데이터(DC1)로 설정되고, 커맨드어드레스의 제2 비트(CA<2>)는 제2 패턴데이터(DC2)로 설정되며, 커맨드어드레스의 제3 비트(CA<3>)는 제3 패턴데이터(DC3)로 설정되고, 커맨드어드레스의 제4 비트(CA<4>)는 제4 패턴데이터(DC4)로 설정되며, 커맨드어드레스의 제5 비트(CA<5>)는 고정패턴커맨드(WRX)로 설정되고, 커맨드어드레스의 제6 비트(CA<6>)는 유효 로직레벨(V)을 갖는 신호로 설정되며, 커맨드어드레스의 제7 비트(CA<7>)는 버스트순서(burst sequence)를 결정하기 위한 제어신호(B3)로 설정된다. 고정패턴커맨드(WRX)는 제1 내지 제4 패턴데이터(DC1~DC4)를 뱅크그룹에 저장하기 위해 발생될 수 있다. 유효 로직레벨(V)은 로직하이레벨 또는 로직로우레벨로 설정될 수 있다.
도 4에 도시된 바와 같이, 래치제어신호생성회로(12)는 제1 커맨드어드레스래치(21) 및 제2 커맨드어드레스래치(22)를 포함할 수 있다. 제1 커맨드어드레스래치(21)는 제2 내부클럭(CLKf)의 라이징에지에 동기하여 커맨드어드레스의 제7 비트(CA<7>)를 래치하고, 래치된 커맨드어드레스의 제7 비트(CA<7>)를 래치커맨드어드레스(CAF<7>)로 출력할 수 있다. 제2 커맨드어드레스래치(22)는 카스커맨드(CAS)에 동기하여 래치커맨드어드레스(CAF<7>)를 래치하고, 래치된 래치커맨드어드레스(CAF<7>)를 래치제어신호(B3LAT)로 출력할 수 있다. 제1 커맨드어드레스래치(21) 및 제2 커맨드어드레스래치(22)는 D 플립플롭으로 구현될 수 있다.
도 5에 도시된 바와 같이, 펄스분배회로(13)는 리드펄스생성회로(31), 레벨신호생성회로(32), 버스트펄스생성회로(33), 내부리드펄스생성회로(34), 분배펄스생성회로(35), 내부분배펄스생성회로(36) 및 펄스합성회로(37)를 포함할 수 있다.
리드펄스생성회로(31)는 제1 버스트모드커맨드(RD16) 및 제2 버스트모드커맨드(RD32)에 응답하여 리드펄스(RDT)를 생성할 수 있다. 리드펄스생성회로(31)는 제1 버스트모드커맨드(RD16) 또는 제2 버스트모드커맨드(RD32)가 발생될 때마다 리드펄스(RDT)를 발생시킬 수 있다. 리드펄스(RDT)의 펄스폭은 실시예에 따라서 다양하게 설정될 수 있다. 리드펄스생성회로(31)의 보다 구체적인 구성 및 동작에 대한 설명은 도 6을 참고하여 후술한다.
레벨신호생성회로(32)는 제1 버스트모드커맨드(RD16) 및 제2 버스트모드커맨드(RD32)에 응답하여 버스트모드레벨신호(LRD32)를 생성할 수 있다. 레벨신호생성회로(32)는 제1 버스트모드커맨드(RD16)가 발생하는 경우 버스트모드레벨신호(LRD32)를 제1 로직레벨로 설정할 수 있다. 레벨신호생성회로(32)는 제2 버스트모드커맨드(RD32)가 발생하는 경우 버스트모드레벨신호(LRD32)를 제2 로직레벨로 설정할 수 있다. 레벨신호생성회로(32)는 제2 버스트모드커맨드(RD32)가 발생한 시점부터 버스트랭쓰 32로 설정된 버스트동작이 수행되는 구간이 경과된 시점에서 버스트모드레벨신호(LRD32)를 제2 로직레벨로 설정할 수 있다. 본 실시예에서 제1 로직레벨은 로직로우레벨일 수 있고, 제2 로직레벨은 로직하이레벨일 수 있다. 레벨신호생성회로(32)의 보다 구체적인 구성 및 동작에 대한 설명은 도 7을 참고하여 후술한다.
버스트펄스생성회로(33)는 버스트모드레벨신호(LRD32)에 응답하여 리드펄스(RDT)로부터 제1 버스터펄스(RDT16) 및 제2 버스트펄스(RDT32)를 생성할 수 있다. 버스트펄스생성회로(33)는 버스트모드레벨신호(LRD32)가 제1 로직레벨인 경우 리드펄스(RDT)를 제1 버스터펄스(RDT16)로 출력할 수 있다. 버스트펄스생성회로(33)는 버스트모드레벨신호(LRD32)가 제2 로직레벨인 경우 리드펄스(RDT)를 제2 버스트펄스(RDT32)로 출력할 수 있다. 버스트펄스생성회로(33)는 제1 버스트모드커맨드(RD16)에 의해 발생된 리드펄스(RDT)를 제1 버스터펄스(RDT16)로 출력할 수 있고, 제2 버스트모드커맨드(RD32)에 의해 발생된 리드펄스(RDT)를 제2 버스트펄스(RDT32)로 출력할 수 있다. 버스트펄스생성회로(33)의 보다 구체적인 구성 및 동작에 대한 설명은 도 8을 참고하여 후술한다.
내부리드펄스생성회로(34)는 제2 버스트펄스(RDT32)를 버스트랭쓰 32로 설정된 버스트동작이 수행되는 구간만큼 지연시켜 내부리드펄스(IRDT)를 생성할 수 있다. 클럭(CLK)의 한주기 구간동안 8비트의 데이터가 출력되는 경우, 내부리드펄스생성회로(34)는 제2 버스트펄스(RDT32)를 클럭(CLK)의 4주기 구간만큼 지연시켜 내부리드펄스(IRDT)를 생성할 수 있다. 내부리드펄스생성회로(34)의 보다 구체적인 구성 및 동작에 대한 설명은 도 9를 참고하여 후술한다.
분배펄스생성회로(35)는 제2 버스트펄스(RDT32)를 분배하여 분배펄스(DVP<1:2>)를 생성할 수 있다. 분배펄스생성회로(35)는 제2 버스트펄스(RDT32)가 첫번째 발생하는 경우 분배펄스의 제1 비트(DVP<1>)를 발생시킬 수 있다. 분배펄스생성회로(35)는 제2 버스트펄스(RDT32)가 두번째 발생하는 경우 분배펄스의 제2 비트(DVP<2>)를 발생시킬 수 있다. 분배펄스생성회로(35)의 보다 구체적인 구성 및 동작에 대한 설명은 도 10을 참고하여 후술한다.
내부분배펄스생성회로(36)는 내부리드펄스(IRDT)를 분배하여 내부분배펄스(IDVP<1:2>)를 생성할 수 있다. 내부분배펄스생성회로(36)는 내부리드펄스(IRDT)가 첫번째 발생하는 경우 내부분배펄스의 제1 비트(IDVP<1>)를 발생시킬 수 있다. 내부분배펄스생성회로(36)는 내부리드펄스(IRDT)가 두번째 발생하는 경우 내부분배펄스의 제2 비트(IDVP<2>)를 발생시킬 수 있다. 내부분배펄스생성회로(36)의 보다 구체적인 구성 및 동작에 대한 설명은 도 11을 참고하여 후술한다.
펄스합성회로(37)는 분배펄스(DVP<1:2>) 및 내부분배펄스(IDVP<1:2>)를 합성하여 합성분배펄스(DSUM<1:2>)를 생성할 수 있다. 펄스합성회로(37)는 분배펄스의 제1 비트(DVP<1>) 및 내부분배펄스의 제1 비트(IDVP<1>)를 합성하여 합성분배펄스의 제1 비트(DSUM<1>)를 생성할 수 있다. 합성분배펄스의 제1 비트(DSUM<1>)는 분배펄스의 제1 비트(DVP<1>) 또는 내부분배펄스의 제1 비트(IDVP<1>)가 발생하는 경우 발생될 수 있다. 펄스합성회로(37)는 분배펄스의 제2 비트(DVP<2>) 및 내부분배펄스의 제2 비트(IDVP<2>)를 합성하여 합성분배펄스의 제2 비트(DSUM<2>)를 생성할 수 있다. 합성분배펄스의 제2 비트(DSUM<2>)는 분배펄스의 제2 비트(DVP<2>) 또는 내부분배펄스의 제2 비트(IDVP<2>)가 발생하는 경우 발생될 수 있다. 펄스합성회로(37)의 보다 구체적인 구성 및 동작에 대한 설명은 도 12를 참고하여 후술한다.
도 6에 도시된 바와 같이, 리드펄스생성회로(31)는 커맨드입력부(311), 커맨드지연기(312) 및 펄스출력기(313)를 포함할 수 있다. 커맨드입력부(311)는 제1 버스트모드커맨드(RD16) 및 제2 버스트모드커맨드(RD32)를 입력받아 논리합 연산을 수행하는 오어게이트(OR311)를 포함할 수 있다. 커맨드입력부(311)는 제1 버스트모드커맨드(RD16) 또는 제2 버스트모드커맨드(RD32)가 발생하는 경우 로직하이레벨의 신호를 출력할 수 있다. 커맨드지연기(312)는 직렬 접속된 인버터들(IV311~IV314)을 포함하여 커맨드입력부(311)의 출력신호를 인버터들(IV311~IV314)에 의해 설정되는 지연구간만큼 지연시켜 출력할 수 있다. 펄스출력기(313)는 커맨드입력부(311)의 출력신호와 커맨드지연기(312)의 출력신호를 입력받아 논리합 연산을 수행하여 리드펄스(RDT)를 출력하는 오어게이트(OR312)를 포함할 수 있다. 결과적으로, 리드펄스생성회로(31)는 제1 버스트모드커맨드(RD16) 또는 제2 버스트모드커맨드(RD32)가 발생될 때마다 인버터들(IV311~IV314)에 의해 설정되는 지연구간만큼의 펄스폭을 갖는 리드펄스(RDT)를 발생시킬 수 있다.
도 7에 도시된 바와 같이, 레벨신호생성회로(32)는 시프트레지스터(321), 커맨드합성기(322), 제1 버스트래치(323) 및 제2 버스트래치(324)를 포함할 수 있다. 시프트레지스터(321)는 제2 버스트모드커맨드(RD32)를 클럭(CLK)에 따라 버스트랭쓰 32로 설정된 버스트동작이 수행되는 구간만큼 시프팅하여 시프팅버스트모드커맨드(SRD32)를 생성할 수 있다. 커맨드합성기(322)는 제2 버스트모드커맨드(RD32) 및 시프팅버스트모드커맨드(SRD32)를 입력받아 논리합 연산을 수행하는 오어게이트(OR32)를 포함할 수 있다. 커맨드합성기(322)는 제2 버스트모드커맨드(RD32) 또는 시프팅버스트모드커맨드(SRD32)가 발생하는 경우 로직하이레벨을 갖는 신호를 출력할 수 있다. 제1 버스트래치(323)는 커맨드합성기(322)의 출력신호가 로직하이레벨로 천이하는 시점에 동기하여 전원전압(VDD)을 래치하고, 래치된 전원전압(VDD)을 버스트모드레벨신호(LRD32)로 출력할 수 있다. 제2 버스트래치(324)는 제1 버스트모드커맨드(RD16)가 발생하는 경우 접지전압(VSS)을 래치하고, 래치된 접지전압(VSS)을 버스트모드레벨신호(LRD32)로 출력할 수 있다. 제1 버스트래치(323) 및 제2 버스트래치(324)는 D 플립플롭으로 구현될 수 있다.
레벨신호생성회로(32)는 제1 버스트모드커맨드(RD16)가 발생하는 경우 버스트모드레벨신호(LRD32)를 로직로우레벨로 설정할 수 있다. 레벨신호생성회로(32)는 제2 버스트모드커맨드(RD32)가 발생하는 경우 버스트모드레벨신호(LRD32)를 로직하이레벨로 설정할 수 있다. 레벨신호생성회로(32)는 제2 버스트모드커맨드(RD32)가 발생한 시점부터 버스트랭쓰 32로 설정된 버스트동작이 수행되는 구간이 경과된 시점에서 버스트모드레벨신호(LRD32)를 로직하이레벨로 설정할 수 있다.
도 8에 도시된 바와 같이, 버스트펄스생성회로(33)는 인버터(IV331) 및 앤드게이트들(AND331, AND332)을 포함할 수 있다. 인버터(IV331)는 버스트모드레벨신호(LRD32)를 반전버퍼링하여 출력할 수 있다. 앤드게이트(AND331)는 리드펄스(RDT) 및 인버터(IV331)의 출력신호를 입력받아 논리곱 연산을 수행하여 제1 버스터펄스(RDT16)를 생성할 수 있다. 앤드게이트(AND332)는 리드펄스(RDT) 및 버스트모드레벨신호(LRD32)를 입력받아 논리곱 연산을 수행하여 제2 버스터펄스(RDT32)를 생성할 수 있다. 버스트펄스생성회로(33)는 버스트모드레벨신호(LRD32)가 로직로우레벨인 경우 리드펄스(RDT)를 제1 버스터펄스(RDT16)로 출력할 수 있다. 버스트펄스생성회로(33)는 버스트모드레벨신호(LRD32)가 로직하이레벨인 경우 리드펄스(RDT)를 제2 버스트펄스(RDT32)로 출력할 수 있다. 버스트펄스생성회로(33)는 제1 버스트모드커맨드(RD16)에 의해 발생된 리드펄스(RDT)를 제1 버스터펄스(RDT16)로 출력할 수 있고, 제2 버스트모드커맨드(RD32)에 의해 발생된 리드펄스(RDT)를 제2 버스트펄스(RDT32)로 출력할 수 있다.
도 9에 도시된 바와 같이, 내부리드펄스생성회로(34)는 버스트지연기(341)를 포함할 수 있다. 버스트지연기(341)는 제2 버스트펄스(RDT32)를 버스트랭쓰 32로 설정된 버스트동작이 수행되는 구간만큼 지연시켜 내부리드펄스(IRDT)를 생성할 수 있다. 버스트지연기(341)는 인버터체인 또는 시프트레지스터 등의 회로로 구현될 수 있다. 클럭(CLK)의 한주기 구간동안 8비트의 데이터가 출력되는 경우, 내부리드펄스생성회로(34)는 제2 버스트펄스(RDT32)를 클럭(CLK)의 4주기 구간만큼 지연시켜 내부리드펄스(IRDT)를 생성할 수 있다.
도 10에 도시된 바와 같이, 분배펄스생성회로(35)는 초기화신호처리회로(351), 버스트펄스반전회로(352), 래치신호생성회로(353), 분배펄스출력회로(354)를 포함할 수 있다.
초기화신호처리회로(351)는 인버터들(IV351, IV352)을 포함할 수 있다. 인버터(IV351)는 초기화신호(INT)를 반전버퍼링하여 리셋신호(RSTB)를 생성할 수 있다. 인버터(IV352)는 리셋신호(RSTB)를 반전버퍼링하여 셋신호(RST)를 생성할 수 있다. 초기화신호(INT)는 반도체장치(1)의 초기화동작을 위해 로직하이레벨로 인에이블될 수 있다. 초기화신호처리회로(351)는 초기화신호(INT)가 로직하이레벨로 인에이블되어 초기화동작이 수행되는 경우 로직로우레벨로 인에이블되는 리셋신호(RSTB)와 로직하이레벨로 인에이블되는 셋신호(RST)를 생성할 수 있다.
버스트펄스반전회로(352)는 인버터(IV353)를 포함할 수 있다. 인버터(IV353)는 제2 버스트펄스(RDT32)를 반전버퍼링하여 반전버스트펄스(RDT32B)를 생성할 수 있다. 버스트펄스반전회로(352)는 제2 버스트펄스(RDT32)가 로직하이레벨에서 로직로우레벨로 천이하는 시점에서 로직로우레벨에서 로직하이레벨로 천이하는 반전버스트펄스(RDT32B)를 생성할 수 있다. 즉, 반전버스트펄스(RDT32B)의 라이징에지는 제2 버스트펄스(RDT32)의 발생이 종료되는 시점, 즉, 제2 버스트펄스(RDT32)의 폴링에지에 동기하여 발생될 수 있다.
래치신호생성회로(353)는 제1 버스트펄스래치(355), 제2 버스트펄스래치(356), 제3 버스트펄스래치(357) 및 제4 버스트펄스래치(358)를 포함할 수 있다. 제1 버스트펄스래치(355)는 초기화동작에서 셋신호(SET)가 로직하이레벨로 발생하는 경우 로직로우레벨의 반전출력신호(QB)를 출력할 수 있다. 제1 버스트펄스래치(355)는 제2 버스트펄스(RDT32)가 발생하는 시점에 동기하여 제2 래치신호(LAT2)를 래치하고, 래치된 제2 래치신호(LAT2)를 반전버퍼링하여 반전출력신호(QB)로 출력할 수 있다. 제2 버스트펄스래치(356)는 반전버스트펄스(RDT32B)가 발생하는 시점에 동기하여 제1 버스트펄스래치(355)의 반전출력신호(QB)를 래치하고, 래치된 제1 버스트펄스래치(355)의 반전출력신호(QB)를 반전버퍼링하여 제1 래치신호(LAT1)로 출력할 수 있다. 제3 버스트펄스래치(357)는 초기화동작에서 리셋신호(RSTB)가 로직로우레벨로 발생하는 경우 로직하이레벨의 반전출력신호(QB)를 출력할 수 있다. 제3 버스트펄스래치(357)는 제2 버스트펄스(RDT32)가 발생하는 시점에 동기하여 제1 래치신호(LAT1)를 래치하고, 래치된 제1 래치신호(LAT1)를 반전버퍼링하여 제3 버스트펄스래치(357)의 반전출력신호(QB)로 출력할 수 있다. 제4 버스트펄스래치(358)는 반전버스트펄스(RDT32B)가 발생하는 시점에 동기하여 제3 버스트펄스래치(357)의 반전출력신호(QB)를 래치하고, 래치된 제3 버스트펄스래치(357)의 반전출력신호(QB)를 반전버퍼링하여 제2 래치신호(LAT2)로 출력할 수 있다. 결과적으로, 래치신호생성회로(353)는 초기화동작에서 로직하이레벨로 설정되는 제1 래치신호(LAT1)와 로직로우레벨로 설정되는 제2 래치신호(LAT2)를 생성할 수 있다. 래치신호생성회로(353)는 제2 버스트펄스(RDT32)가 첫번째 발생된 후 로직로우레벨로 설정되는 제1 래치신호(LAT1)와 로직하이레벨로 설정되는 제2 래치신호(LAT2)를 생성할 수 있다. 래치신호생성회로(353)는 제2 버스트펄스(RDT32)가 두번째 발생된 후 로직하이레벨로 설정되는 제1 래치신호(LAT1)와 로직로우레벨로 설정되는 제2 래치신호(LAT2)를 생성할 수 있다. 제1 버스트펄스래치(355), 제2 버스트펄스래치(356), 제3 버스트펄스래치(357) 및 제4 버스트펄스래치(358)는 D 플립플롭으로 구현될 수 있다.
분배펄스출력회로(354)는 낸드게이트들(NAND354, NAND355) 및 인버터들(IV354, IV355)을 포함할 수 있다. 낸드게이트(NAND354)는 제1 래치신호(LAT1)와 제2 버스트펄스(RDT32)를 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV354)는 낸드게이트(NAND354)의 출력신호를 반전버퍼링하여 분배펄스의 제1 비트(DVP<1>)를 출력할 수 있다. 낸드게이트(NAND355)는 제2 래치신호(LAT2)와 제2 버스트펄스(RDT32)를 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV355)는 낸드게이트(NAND355)의 출력신호를 반전버퍼링하여 분배펄스의 제2 비트(DVP<2>)를 출력할 수 있다. 분배펄스출력회로(354)는 제2 버스트펄스(RDT32)가 첫번째 발생하는 경우 초기화동작 시 로직하이레벨로 설정되는 제1 래치신호(LAT1)를 버퍼링하여 분배펄스의 제1 비트(DVP<1>)로 출력할 수 있다. 분배펄스출력회로(354)는 제2 버스트펄스(RDT32)가 두번째 발생하는 경우 제2 버스트펄스(RDT32)가 첫번째 발생한 후 로직하이레벨로 설정되는 제2 래치신호(LAT2)를 버퍼링하여 분배펄스의 제2 비트(DVP<2>)로 출력할 수 있다.
분배펄스생성회로(35)는 제2 버스트펄스(RDT32)가 첫번째 발생하는 경우 분배펄스의 제1 비트(DVP<1>)를 발생시킬 수 있다. 분배펄스생성회로(35)는 제2 버스트펄스(RDT32)가 두번째 발생하는 경우 분배펄스의 제2 비트(DVP<2>)를 발생시킬 수 있다.
도 11에 도시된 바와 같이, 내부분배펄스생성회로(36)는 내부초기화신호처리회로(361), 내부버스트펄스반전회로(362), 내부래치신호생성회로(363), 내부분배펄스출력회로(364)를 포함할 수 있다.
내부초기화신호처리회로(361)는 인버터들(IV361, IV362)을 포함할 수 있다. 인버터(IV361)는 초기화신호(INT)를 반전버퍼링하여 리셋신호(RSTB)를 생성할 수 있다. 인버터(IV362)는 리셋신호(RSTB)를 반전버퍼링하여 셋신호(RST)를 생성할 수 있다. 초기화신호(INT)는 반도체장치(1)의 초기화동작을 위해 로직하이레벨로 인에이블될 수 있다. 내부초기화신호처리회로(361)는 초기화동작이 수행되어 초기화신호(INT)가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 인에이블되는 리셋신호(RSTB)와 로직하이레벨로 인에이블되는 셋신호(RST)를 생성할 수 있다.
내부버스트펄스반전회로(362)는 인버터(IV363)를 포함할 수 있다. 인버터(IV363)는 내부리드펄스(IRDT)를 반전버퍼링하여 반전내부리드펄스(IRDTB)를 생성할 수 있다. 내부버스트펄스반전회로(362)는 내부리드펄스(IRDT)가 로직하이레벨에서 로직로우레벨로 천이하는 시점에서 로직로우레벨에서 로직하이레벨로 천이하는 반전내부리드펄스(IRDTB)를 생성할 수 있다. 즉, 반전내부리드펄스(IRDTB)의 라이징에지는 내부리드펄스(IRDT)의 발생이 종료되는 시점, 즉, 내부리드펄스(IRDT)의 폴링에지에 동기하여 발생될 수 있다.
내부래치신호생성회로(363)는 제1 내부버스트펄스래치(365), 제2 내부버스트펄스래치(366), 제3 내부버스트펄스래치(367) 및 제4 내부버스트펄스래치(368)를 포함할 수 있다. 제1 내부버스트펄스래치(365)는 초기화동작에서 셋신호(SET)가 로직하이레벨로 발생하는 경우 로직로우레벨의 반전출력신호(QB)를 출력할 수 있다. 제1 내부버스트펄스래치(365)는 내부리드펄스(IRDT)가 발생하는 시점에 동기하여 제2 내부래치신호(ILAT2)를 래치하고, 래치된 제2 내부래치신호(ILAT2)를 반전버퍼링하여 제1 내부버스트펄스래치(365)의 반전출력신호(QB)로 출력할 수 있다. 제2 내부버스트펄스래치(366)는 반전내부리드펄스(IRDTB)가 발생하는 시점에 동기하여 제1 내부버스트펄스래치(365)의 반전출력신호(QB)를 래치하고, 래치된 제1 내부버스트펄스래치(365)의 반전출력신호(QB)를 반전버퍼링하여 제1 내부래치신호(ILAT1)로 출력할 수 있다. 제3 내부버스트펄스래치(367)는 초기화동작에서 리셋신호(RSTB)가 로직로우레벨로 발생하는 경우 로직하이레벨의 반전출력신호(QB)를 출력할 수 있다. 제3 내부버스트펄스래치(367)는 내부리드펄스(IRDT)가 발생하는 시점에 동기하여 제1 내부래치신호(ILAT1)를 래치하고, 래치된 제1 내부래치신호(ILAT1)를 반전버퍼링하여 제3 내부버스트펄스래치(367)의 반전출력신호(QB)로 출력할 수 있다. 제4 내부버스트펄스래치(368)는 반전내부리드펄스(IRDTB)가 발생하는 시점에 동기하여 제3 내부버스트펄스래치(367)의 반전출력신호(QB)를 래치하고, 래치된 제3 내부버스트펄스래치(367)의 반전출력신호(QB)를 반전버퍼링하여 제2 내부래치신호(ILAT2)로 출력할 수 있다. 내부래치신호생성회로(363)는 초기화동작에서 로직하이레벨로 설정되는 제1 내부래치신호(ILAT1)와 로직로우레벨로 설정되는 제2 내부래치신호(ILAT2)를 생성할 수 있다. 결과적으로, 내부래치신호생성회로(363)는 내부리드펄스(IRDT)가 첫번째 발생된 후 로직로우레벨로 설정되는 제1 내부래치신호(ILAT1)와 로직하이레벨로 설정되는 제2 내부래치신호(ILAT2)를 생성할 수 있다. 내부래치신호생성회로(363)는 내부리드펄스(IRDT)가 두번째 발생된 후 로직하이레벨로 설정되는 제1 내부래치신호(ILAT1)와 로직로우레벨로 설정되는 제2 내부래치신호(ILAT2)를 생성할 수 있다. 제1 내부버스트펄스래치(365), 제2 내부버스트펄스래치(366), 제3 내부버스트펄스래치(367) 및 제4 내부버스트펄스래치(368)는 D 플립플롭으로 구현될 수 있다.
내부분배펄스출력회로(364)는 낸드게이트들(NAND364, NAND365) 및 인버터들(IV364, IV365)을 포함할 수 있다. 낸드게이트(NAND364)는 제1 내부래치신호(ILAT1)와 내부리드펄스(IRDT)를 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV364)는 낸드게이트(NAND364)의 출력신호를 반전버퍼링하여 내부분배펄스의 제1 비트(IDVP<1>)를 출력할 수 있다. 낸드게이트(NAND365)는 제2 내부래치신호(ILAT2)와 내부리드펄스(IRDT)를 입력받아 부정논리곱 연산을 수행할 수 있다. 인버터(IV365)는 낸드게이트(NAND365)의 출력신호를 반전버퍼링하여 내부분배펄스의 제2 비트(IDVP<2>)를 출력할 수 있다. 내부분배펄스출력회로(364)는 내부리드펄스(IRDT)가 첫번째 발생하는 경우 초기화동작 시 로직하이레벨로 설정되는 제1 내부래치신호(ILAT1)를 버퍼링하여 내부분배펄스의 제1 비트(IDVP<1>)로 출력할 수 있다. 내부분배펄스출력회로(364)는 내부리드펄스(IRDT)가 두번째 발생하는 경우 내부리드펄스(IRDT)가 첫번째 발생한 후 로직하이레벨로 설정되는 제2 내부래치신호(ILAT2)를 버퍼링하여 내부분배펄스의 제2 비트(IDVP<2>)로 출력할 수 있다.
내부분배펄스생성회로(36)는 내부리드펄스(IRDT)가 첫번째 발생하는 경우 내부분배펄스의 제1 비트(IDVP<1>)를 발생시킬 수 있다. 내부분배펄스생성회로(36)는 내부리드펄스(IRDT)가 두번째 발생하는 경우 내부분배펄스의 제2 비트(IDVP<2>)를 발생시킬 수 있다.
도 12에 도시된 바와 같이, 펄스합성회로(37)는 오어게이트들(OR371, OR372)을 포함할 수 있다. 오어게이트(OR371)는 분배펄스의 제1 비트(DVP<1>) 및 내부분배펄스의 제1 비트(IDVP<1>)를 입력받아 논리합 연산을 수행하여 합성분배펄스의 제1 비트(DSUM<1>)를 생성할 수 있다. 오어게이트(OR372)는 분배펄스의 제2 비트(DVP<2>) 및 내부분배펄스의 제2 비트(IDVP<2>)를 입력받아 논리합 연산을 수행하여 합성분배펄스의 제2 비트(DSUM<2>)를 생성할 수 있다. 펄스합성회로(37)는 분배펄스의 제1 비트(DVP<1>) 또는 내부분배펄스의 제1 비트(IDVP<1>)가 발생하는 경우 합성분배펄스의 제1 비트(DSUM<1>)를 발생시킬 수 있다. 펄스합성회로(37)는 분배펄스의 제2 비트(DVP<2>) 또는 내부분배펄스의 제2 비트(IDVP<2>)가 발생하는 경우 합성분배펄스의 제2 비트(DSUM<2>)를 발생시킬 수 있다.
도 13에 도시된 바와 같이, 합성제어신호생성회로(14)는 제1 제어신호래치(41), 제2 제어신호래치(42), 제3 제어신호래치(43), 제4 제어신호래치(44) 및 제5 제어신호래치(45)를 포함할 수 있다. 제1 제어신호래치(41)는 제1 버스트모드커맨드(RD16)가 발생하는 경우 래치제어신호(B3LAT)를 래치하고, 래치된 래치제어신호(B3LAT)를 합성제어신호(B3LSUM)로 출력할 수 있다. 제2 제어신호래치(42)는 분배펄스의 제1 비트(DVP<1>)에 동기하여 래치제어신호(B3LAT)를 래치하여 제1 분배래치신호(DLAT1)를 생성할 수 있다. 제3 제어신호래치(43)는 분배펄스의 제2 비트(DVP<2>)에 동기하여 래치제어신호(B3LAT)를 래치하여 제2 분배래치신호(DLAT2)를 생성할 수 있다. 제4 제어신호래치(44)는 합성분배펄스의 제1 비트(DSUM<1>)에 동기하여 제1 분배래치신호(DLAT1)를 래치하고, 래치된 제1 분배래치신호(DLAT1)를 합성제어신호(B3LSUM)로 출력할 수 있다. 제5 제어신호래치(45)는 합성분배펄스의 제2 비트(DSUM<2>)에 동기하여 제2 분배래치신호(DLAT2)를 래치하고, 래치된 제2 분배래치신호(DLAT2)를 합성제어신호(B3LSUM)로 출력할 수 있다. 제1 제어신호래치(41), 제2 제어신호래치(42), 제3 제어신호래치(43), 제4 제어신호래치(44) 및 제5 제어신호래치(45)는 D 플립플롭으로 구현될 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 동작을 도 14 내지 도 17을 참고하여 살펴보면 다음과 같다. 도 14 및 도 15를 참고하면 래치제어신호(B3LAT)가 로직로우레벨로 설정된 상태에서 제1 뱅크그룹어드레스(BG1)에 의해 선택되는 제1 뱅크그룹에 저장된 16비트의 데이터가 출력되는 리드동작이 수행되고, 래치제어신호(B3LAT)가 로직하이레벨로 설정된 상태에서 제2 뱅크그룹어드레스(BG2)에 의해 선택되는 제2 뱅크그룹에 저장된 32비트의 데이터가 출력되는 리드동작이 수행되며, 래치제어신호(B3LAT)가 로직로우레벨로 설정된 상태에서 제3 뱅크그룹어드레스(BG3)에 의해 선택되는 제3 뱅크그룹에 저장된 32비트의 데이터가 출력되는 리드동작이 수행되는 경우에 있어 내부데이터(DQ)의 버스트순서(burst sequence)가 도시되어 있다.
도 14에 도시된 바와 같이, 카스커맨드(CAS)가 발생된 상태에서 커맨드어드레스의 제7 비트(CA<7>)가 래치되어 래치제어신호(B3LAT)가 생성될 수 있다. 카스커맨드(CAS)가 첫번째 발생된 상태에서 커맨드어드레스의 제7 비트(CA<7>)가 로직로우레벨이므로, T11 시점에서 래치제어신호(B3LAT)는 로직로우레벨로 생성될 수 있다. 래치제어신호(B3LAT)가 로직로우레벨로 설정된 것은 '0'으로 표시할 수 있다. 카스커맨드(CAS)가 두번째 발생된 상태에서 커맨드어드레스의 제7 비트(CA<7>)가 로직하이레벨이므로, 래치제어신호(B3LAT)는 로직하이레벨로 생성될 수 있다. 래치제어신호(B3LAT)가 로직하이레벨로 설정된 것은 '1'로 표시할 수 있다. 커맨드(CAS)가 세번째 발생된 상태에서 커맨드어드레스의 제7 비트(CA<7>)가 로직로우레벨이므로, 래치제어신호(B3LAT)는 로직로우레벨로 생성될 수 있다.
도 14에 도시된 바와 같이, 제1 뱅크그룹어드레스(BG1)에 의해 선택된 제1 뱅크그룹에 대한 제1 버스트모드커맨드(RD16)가 발생되면 제1 뱅크그룹에 저장된 16비트를 출력하기 위한 버스트동작을 수행하기 위해 T12 시점에서 리드펄스(RDT)가 발생될 수 있다. 제2 뱅크그룹(BG2)에 대한 제2 버스트모드커맨드(RD32)가 발생되면 제2 뱅크그룹(BG2)에 저장된 32비트가 출력되는 버스트동작을 위해 T13 시점에서 리드펄스(RDT)가 발생될 수 있다. 제2 뱅크그룹(BG2)에 대한 제2 버스트모드커맨드(RD32)가 발생되면 버스트모드레벨신호(LRD32)가 로직로우레벨에서 로직하이레벨로 천이할 수 있다. 제3 뱅크그룹(BG3)에 대한 제2 버스트모드커맨드(RD32)가 발생되면 제3 뱅크그룹(BG3)에 저장된 32비트가 출력되는 버스트동작을 위해 T14 시점에서 리드펄스(RDT)가 발생될 수 있다.
도 14에 도시된 바와 같이, 버스트레벨신호(LRD32)가 로직로우레벨인 구간동안 리드펄스(RDT)는 제1 버스트펄스(RDT16)로 출력될 수 있다. 버스트레벨신호(LRD32)가 로직하이레벨인 구간동안 리드펄스(RDT)는 제2 버스트펄스(RDT32)로 출력될 수 있다. 제2 버스트펄스(RDT32)는 버스트랭쓰 32로 설정된 버스트동작이 수행되는 구간만큼 지연되어 내부리드펄스(IRDT)로 출력될 수 있다. 본 실시예에서 클럭(CLK)의 한주기 구간동안 8비트의 데이터가 출력되도록 설정되는 경우 내부리드펄스생성회로(34)는 제2 버스트펄스(RDT32)를 클럭(CLK)의 4주기 구간만큼 지연시켜 내부리드펄스(IRDT)로 출력할 수 있다. 제2 버스트펄스(RDT32)가 t13 시점 및 t14 시점에서 각각 발생되므로, 내부리드펄스(IRDT)는 t13 시점 및 t14 시점으로부터 각각 클럭(CLK)의 4주기 구간만큼 경과된 t15 시점 및 t16 시점에서 발생될 수 있다.
도 14에 도시된 바와 같이, 제2 버스트펄스(RDT32)가 분배되어 분배펄스(DVP<1:2>)로 출력될 수 있다. t13 시점에서 발생된 제2 버스트펄스(RDT32)는 분배펄스의 제1 비트(DVP<1>)로 출력될 수 있다. t14 시점에서 발생된 제2 버스트펄스(RDT32)는 분배펄스의 제2 비트(DVP<2>)로 출력될 수 있다. 내부리드펄스(IRDT)가 분배되어 내부분배펄스(IDVP<1:2>)로 출력될 수 있다. t15 시점에서 발생된 내부리드펄스(IRDT)는 내부분배펄스의 제1 비트(IDVP<1>)로 출력될 수 있다. t16 시점에서 발생된 내부리드펄스(IRDT)는 내부분배펄스의 제2 비트(IDVP<2>)로 출력될 수 있다. 합성분배펄스의 제1 비트(DSUM<1>)는 분배펄스의 제1 비트(DVP<1>) 및 내부분배펄스의 제1 비트(IDVP<1>)가 합성되어 t13 시점 및 t15 시점에서 발생될 수 있다. 합성분배펄스의 제2 비트(DSUM<2>)는 분배펄스의 제2 비트(DVP<2>) 및 내부분배펄스의 제2 비트(IDVP<2>)가 합성되어 t14 시점 및 t16 시점에서 발생될 수 있다.
도 14에 도시된 바와 같이, 분배펄스의 제1 비트(DVP<1>)에 동기하여 래치제어신호(B3LAT)가 래치되어 제1 분배래치신호(DLAT1)로 출력된다. T13 시점에서 제1 분배래치신호(DLAT1)는 로직하이레벨로 설정될 수 있다. 분배펄스의 제2 비트(DVP<2>)에 동기하여 래치제어신호(B3LAT)가 래치되어 제2 분배래치신호(DLAT2)로 출력된다. T14 시점에서 제2 분배래치신호(DLAT2)는 로직로우레벨로 설정될 수 있다. 제1 버스트펄스(RDT16)에 동기하여 래치제어신호(B3LAT)가 래치되어 합성제어신호(B3LSUM)로 출력된다. T12 시점에서 합성제어신호(B3LSUM)는 로직로우레벨로 설정될 수 있다. 합성분배펄스의 제1 비트(DSUM<1>)에 동기하여 제1 분배래치신호(DLAT1)가 래치되어 합성제어신호(B3LSUM)로 출력된다. T13 시점 및 T15 시점에서 합성제어신호(B3LSUM)는 로직하이레벨로 설정될 수 있다. 합성분배펄스의 제2 비트(DSUM<2>)에 동기하여 제2 분배래치신호(DLAT2)가 래치되어 합성제어신호(B3LSUM)로 출력된다. T14 시점 및 T16 시점에서 합성제어신호(B3LSUM)는 로직로우레벨로 설정될 수 있다.
도 15를 참고하여 내부데이터(DQ)가 생성되는 동작을 살펴보되, 라이트레인턴시가 2로 설정되고, 도 14에 도시된 바와 같이 합성제어신호(B3LSUM)가 T12 시점부터 T13 시점까지의 구간동안 로직로우레벨로 설정되며, T13 시점부터 T14 시점까지의 구간동안 로직하이레벨로 설정되고, T14 시점부터 T15 시점까지의 구간동안 로직로우레벨로 설정되며, T15 시점부터 T16 시점까지의 구간동안 로직하이레벨로 설정되고, T16 시점이 후 로직로우레벨로 설정된 경우를 가정한다.
도 15에 도시된 바와 같이, 제1 뱅크그룹어드레스(BG1)에 의해 선택된 제1 뱅크그룹에 저장된 16비트의 데이터가 출력되는 리드동작을 위한 제1 버스트모드커맨드(RD16)가 발생된 T21시점부터 라이트레이턴시에 의해 설정된 구간(클럭(CLK)의 2주기 구간)만큼 경과된 T22 시점에서 제1 뱅크그룹(BG1)에 저장된 제1 그룹데이터(D1~D16)가 내부데이터(DQ)로 출력될 수 있다.
도 15에 도시된 바와 같이, 제2 뱅크그룹(BG2)에 저장된 32비트의 데이터가 출력되는 리드동작을 위한 제2 버스트모드커맨드(RD32)가 발생된 T22시점부터 라이트레이턴시에 의해 설정된 구간(클럭(CLK)의 2주기 구간)만큼 경과된 T23 시점에서 제2 뱅크그룹(BG2)에 저장된 제2 그룹데이터(D17~D32)가 내부데이터(DQ)로 출력될 수 있다. T24 시점에서 제2 뱅크그룹(BG2)에 저장된 제2 그룹데이터(D17~D32)가 내부데이터(DQ)로 출력되는 동작이 종료되고, T24 시점부터 버블구간이 경과된 T25 시점에서 제2 뱅크그룹(BG2)에 저장된 제1 그룹데이터(D1~D16)가 내부데이터(DQ)로 출력된다. 버블구간은 16비트의 데이터가 출력되는 버스트동작이 수행되는 구간인 클럭(CLK)의 2주기 구간으로 설정될 수 있다. T23 시점 및 T25 시점에서 합성제어신호(B3LSUM)가 로직하이레벨이므로, 제2 뱅크그룹(BG2)에 저장된 제2 그룹데이터(D17~D32)가 출력된 후 제2 뱅크그룹(BG2)에 저장된 제1 그룹데이터(D1~D16)가 출력되는 버스트순서(burst sequence)를 갖는 리드동작이 수행된다.
도 15에 도시된 바와 같이, 제3 뱅크그룹어드레스(BG3)에 의해 선택된 제3 뱅크그룹에 저장된 32비트의 데이터가 출력되는 리드동작을 위한 제2 버스트모드커맨드(RD32)가 발생된 T23시점부터 라이트레이턴시에 의해 설정된 구간(클럭(CLK)의 2주기 구간)만큼 경과된 T24 시점에서 제3 뱅크그룹(BG3)에 저장된 제1 그룹데이터(D1~D16)가 내부데이터(DQ)로 출력된다. T25 시점에서 제3 뱅크그룹(BG3)에 저장된 제1 그룹데이터(D1~D16)가 내부데이터(DQ)로 출력되는 동작이 종료되고, T25 시점부터 버블구간이 종료되는 T26 시점에서 제3 뱅크그룹(BG3)에 저장된 제2 그룹데이터(D17~D32)가 내부데이터(DQ)로 출력된다. T24 시점 및 T26 시점에서 합성제어신호(B3LSUM)가 로직로우레벨이므로, 제3 뱅크그룹(BG3)에 저장된 제1 그룹데이터(D1~D16)가 출력된 후 제3 뱅크그룹(BG3)에 저장된 제2 그룹데이터(D17~D32)가 출력되는 버스트순서(burst sequence)를 갖는 리드동작이 수행된다.
도 16 및 도 17을 참고하면 래치제어신호(B3LAT)가 로직로우레벨로 설정된 상태에서 제1 뱅크그룹어드레스(BG1)에 의해 선택된 제1 뱅크그룹에 저장된 16비트의 데이터가 출력되는 리드동작이 수행되고, 래치제어신호(B3LAT)가 로직하이레벨로 설정된 상태에서 제2 뱅크그룹어드레스(BG2)에 의해 선택된 제2 뱅크그룹에 저장된 32비트의 데이터가 출력되는 리드동작이 수행되며, 래치제어신호(B3LAT)가 로직로우레벨로 설정된 상태에서 제3 뱅크그룹어드레스(BG3)에 의해 선택된 제3 뱅크그룹에 저장된 16비트의 데이터가 출력되는 리드동작이 수행되는 경우에 있어 내부데이터(DQ)의 버스트순서(burst sequence)가 도시되어 있다.
도 16에 도시된 바와 같이, 카스커맨드(CAS)가 발생된 상태에서 커맨드어드레스의 제7 비트(CA<7>)가 래치되어 래치제어신호(B3LAT)가 생성될 수 있다. 카스커맨드(CAS)가 첫번째 발생된 상태에서 커맨드어드레스의 제7 비트(CA<7>)가 로직로우레벨이므로, T31 시점에서 래치제어신호(B3LAT)는 로직로우레벨로 생성될 수 있다. 카스커맨드(CAS)가 두번째 발생된 상태에서 커맨드어드레스의 제7 비트(CA<7>)가 로직하이레벨이므로, 래치제어신호(B3LAT)는 로직하이레벨로 생성될 수 있다. 커맨드(CAS)가 세번째 발생된 상태에서 커맨드어드레스의 제7 비트(CA<7>)가 로직로우레벨이므로, 래치제어신호(B3LAT)는 로직로우레벨로 생성될 수 있다.
도 16에 도시된 바와 같이, 제1 뱅크그룹(BG1)에 대한 제1 버스트모드커맨드(RD16)가 발생되면 제1 뱅크그룹(BG1)에 저장된 16비트가 출력되는 버스트동작을 위해 T32 시점에서 리드펄스(RDT)가 발생될 수 있다. 제2 뱅크그룹(BG2)에 대한 제2 버스트모드커맨드(RD32)가 발생되면 제2 뱅크그룹(BG2)에 저장된 32비트가 출력되는 버스트동작을 위해 T33 시점에서 리드펄스(RDT)가 발생될 수 있다. 제2 뱅크그룹(BG2)에 대한 제2 버스트모드커맨드(RD32)가 발생되면 버스트모드레벨신호(LRD32)가 로직로우레벨에서 로직하이레벨로 천이할 수 있다. 제3 뱅크그룹(BG3)에 대한 제1 버스트모드커맨드(RD16)가 발생되면 제3 뱅크그룹(BG3)에 저장된 16비트가 출력되는 버스트동작을 위해 T34 시점에서 리드펄스(RDT)가 발생될 수 있다. 제3 뱅크그룹(BG3)에 대한 제1 버스트모드커맨드(RD16)가 발생되면 버스트모드레벨신호(LRD32)가 로직하이레벨에서 로직로우레벨로 천이할 수 있다. 제2 뱅크그룹(BG2)에 대한 제2 버스트모드커맨드(RD32)가 발생된 시점부터 버스트랭쓰 32로 설정된 버스트동작이 수행되는 구간만큼 경과된 시점에서 버스트모드레벨신호(LRD32)가 로직로우레벨에서 로직하이레벨로 천이할 수 있다.
도 16에 도시된 바와 같이, 버스트레벨신호(LRD32)가 로직로우레벨인 구간동안 리드펄스(RDT)는 제1 버스트펄스(RDT16)로 출력될 수 있다. 버스트레벨신호(LRD32)가 로직하이레벨인 구간동안 리드펄스(RDT)는 제2 버스트펄스(RDT32)로 출력될 수 있다. 제2 버스트펄스(RDT32)는 버스트랭쓰 32로 설정된 버스트동작이 수행되는 구간만큼 지연되어 내부리드펄스(IRDT)로 출력될 수 있다. 본 실시예에서 클럭(CLK)의 한주기 구간동안 8비트의 데이터가 출력되도록 설정되는 경우 내부리드펄스생성회로(34)는 제2 버스트펄스(RDT32)를 클럭(CLK)의 4주기 구간만큼 지연시켜 내부리드펄스(IRDT)로 출력할 수 있다. 제2 버스트펄스(RDT32)가 t33 시점에서 발생되므로, 내부리드펄스(IRDT)는 t33 시점으로부터 클럭(CLK)의 4주기 구간만큼 경과된 t35 시점에서 발생될 수 있다.
도 16 도시된 바와 같이, 제2 버스트펄스(RDT32)가 분배되어 분배펄스(DVP<1:2>)로 출력될 수 있다. t33 시점에서 발생된 제2 버스트펄스(RDT32)는 분배펄스의 제1 비트(DVP<1>)로 출력될 수 있다. 내부리드펄스(IRDT)가 분배되어 내부분배펄스(IDVP<1:2>)로 출력될 수 있다. t35 시점에서 발생된 내부리드펄스(IRDT)는 내부분배펄스의 제1 비트(IDVP<1>)로 출력될 수 있다. 합성분배펄스의 제1 비트(DSUM<1>)는 분배펄스의 제1 비트(DVP<1>) 및 내부분배펄스의 제1 비트(IDVP<1>)가 합성되어 T33 시점 및 T35 시점에서 발생될 수 있다.
도 16에 도시된 바와 같이, 분배펄스의 제1 비트(DVP<1>)에 동기하여 래치제어신호(B3LAT)가 래치되어 제1 분배래치신호(DLAT1)로 출력된다. T33 시점에서 제1 분배래치신호(DLAT1)는 로직하이레벨로 설정될 수 있다. 제1 버스트펄스(RDT16)에 동기하여 래치제어신호(B3LAT)가 래치되어 합성제어신호(B3LSUM)로 출력된다. T32 시점 및 T34 시점에서 합성제어신호(B3LSUM)는 로직로우레벨로 설정될 수 있다. 합성분배펄스의 제1 비트(DSUM<1>)에 동기하여 제1 분배래치신호(DLAT1)가 래치되어 합성제어신호(B3LSUM)로 출력된다. T33 시점 및 T35 시점에서 합성제어신호(B3LSUM)는 로직하이레벨로 설정될 수 있다.
이하에서, 도 17을 참고하여 내부데이터(DQ)가 생성되는 동작을 살펴보기로 한다. 이 경우에, 라이트레인턴시가 2로 설정되고, 도 16에 도시된 바와 같이 합성제어신호(B3LSUM)가 T32 시점부터 T33 시점까지의 구간동안 로직로우레벨로 설정되며, T33 시점부터 T34 시점까지의 구간동안 로직하이레벨로 설정되고, T34 시점부터 T35 시점까지의 구간동안 로직로우레벨로 설정되며, T35 시점 이후 로직하이레벨로 설정된 경우를 가정한다.
도 17에 도시된 바와 같이, 제1 뱅크그룹어드레스(BG1)에 의해 선택된 제1 뱅크그룹에 저장된 16비트의 데이터가 출력되는 리드동작을 위한 제1 버스트모드커맨드(RD16)가 발생된 T41시점부터 라이트레이턴시에 의해 설정된 구간(클럭(CLK)의 2주기 구간)만큼 경과된 T42 시점에서 제1 뱅크그룹(BG1)에 저장된 제1 그룹데이터(D1~D16)가 내부데이터(DQ)로 출력될 수 있다.
도 17에 도시된 바와 같이, 제2 뱅크그룹어드레스(BG2)에 의해 선택된 제2 뱅크그룹에 저장된 32비트의 데이터가 출력되는 리드동작을 위한 제2 버스트모드커맨드(RD32)가 발생된 T42시점부터 라이트레이턴시에 의해 설정된 구간(클럭(CLK)의 2주기 구간)만큼 경과된 T43 시점에서 제2 뱅크그룹(BG2)에 저장된 제2 그룹데이터(D17~D32)가 내부데이터(DQ)로 출력될 수 있다. T44 시점에서 제2 뱅크그룹(BG2)에 저장된 제2 그룹데이터(D17~D32)가 내부데이터(DQ)로 출력되는 동작이 종료되고, T44 시점부터 버블구간이 경과된 T45 시점에서 제2 뱅크그룹(BG2)에 저장된 제1 그룹데이터(D1~D16)가 내부데이터(DQ)로 출력된다. 버블구간은 16비트의 데이터가 출력되는 버스트동작이 수행되는 구간인 클럭(CLK)의 2주기 구간으로 설정될 수 있다. T43 시점 및 T45 시점에서 합성제어신호(B3LSUM)가 로직하이레벨이므로, 제2 뱅크그룹(BG2)에 저장된 제2 그룹데이터(D17~D32)가 출력된 후 제2 뱅크그룹(BG2)에 저장된 제1 그룹데이터(D1~D16)가 출력되는 버스트순서(burst sequence)를 갖는 리드동작이 수행된다.
도 17에 도시된 바와 같이, 제3 뱅크그룹어드레스(BG3)에 의해 선택된 제3 뱅크그룹에 저장된 16비트의 데이터가 출력되는 리드동작을 위한 제1 버스트모드커맨드(RD16)가 발생된 T43시점부터 라이트레이턴시에 의해 설정된 구간(클럭(CLK)의 2주기 구간)만큼 경과된 T44 시점에서 제3 뱅크그룹(BG3)에 저장된 제1 그룹데이터(D1~D16)가 내부데이터(DQ)로 출력된다.
이상 살펴본 바와 같이, 일 실시예에 따른 반도체장치는 제2 버스트모드커맨드(RD32)가 발생되어 선택된 뱅크그룹에서 32 비트의 데이터가 출력되는 리드동작이 수행되는 경우 버블구간 전 후 제어신호를 래치하여 일정하게 유지함으로써, 버블구간 전 후 동일한 버스트순서에 따라 16 비트의 데이터가 각각 출력될 수 있다. 일 예로, 제2 버스트모드커맨드(RD32)가 발생될 때 버블구간 전 후 동일한 버스트순서에 따라 합성제어신호(B3LSUM)는 버스트 구간 전 후 동일한 로직레벨로 설정된다. 본 실시예의 경우 16 비트의 데이터가 출력되는 리드동작과 32 비트의 데이터가 버블구간 전후에 출력되는 리드동작을 예를 들어 설명하였지만 실시예에 따라서 N 비트의 데이터가 출력되는 리드동작과 M 비트의 데이터가 버블구간 전후에 출력되는 리드동작에도 적용될 수 있다. 여기서, N 및 M은 자연수로 설정되는 것이 바람직하다. 본 발명에 의하면 버블구간 전 후에 각각 기설정된 비트수만큼의 데이터를 출력하는 버스트모드에서 버스트순서(burst sequence)를 결정하는 제어신호를 래치함으로써, 버블구간 전 후 버스트순서가 동일하게 유지될 수 있다.
앞서, 도 1에서 살펴본 반도체장치(1)는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 18을 참고하면 본 발명의 일 실시 예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치(1)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 18에서는 메모리컨트롤러(1002)가 하나의 블럭으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 반도체장치 10: 내부클럭생성회로
11: 커맨드디코더 12: 래치제어신호생성회로
13: 펄스분배회로 14: 합성제어신호생성회로
15: 어드레스디코더 16: 데이터출력제어회로
21: 제1 커맨드어드레스래치 22: 제2 커맨드어드레스래치
31: 리드펄스생성회로 32: 레벨신호생성회로
33: 버스트펄스생성회로 34: 내부리드펄스생성회로
35: 분배펄스생성회로 36: 내부분배펄스생성회로
37: 펄스합성회로 311: 커맨드입력부
312: 커맨드지연기 313: 펄스출력기
351: 초기화신호처리회로 352: 버스트펄스반전회로
353: 래치신호생성회로 354: 분배펄스출력회로
361: 내부초기화신호처리회로 362: 내부버스트펄스반전회로
363: 내부래치신호생성회로 364: 내부분배펄스출력회로

Claims (20)

  1. 제1 버스트모드커맨드와 제2 버스트모드커맨드에 응답하여 래치제어신호로부터 버스트순서를 결정하기 위한 합성제어신호를 생성하는 합성제어신호생성회로; 및
    상기 합성제어신호에 응답하여 뱅크그룹에 포함된 데이터를 내부데이터로 출력하는 데이터출력제어회로를 포함하되,
    상기 제2 버스트모드커맨드가 발생하는 경우, 버블구간 이후의 상기 합성제어신호는 상기 버블구간 이전의 상기 합성제어신호와 동일한 로직레벨을 갖도록 설정되고,
    상기 합성제어신호생성회로는 분배펄스 및 합성분배펄스를 입력받아 상기 합성제어신호를 생성하는 반도체장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 버스트모드커맨드는 상기 뱅크그룹에 저장된 N비트의 데이터가 출력되는 버스트랭쓰 N으로 설정된 제1 버스트동작을 위해 발생하고,
    상기 제2 버스트모드커맨드는 상기 뱅크그룹에 저장된 M비트의 데이터가 출력되는 버스트랭쓰 M으로 설정된 제2 버스트동작을 위해 발생하되,
    상기 N 및 M은 자연수로 설정되는 반도체장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 M은 2N으로 설정되고,
    상기 제2 버스트동작은 상기 버블구간 전 상기 뱅크그룹에 저장된 상기 M비트의 데이터 중 상기 버스트순서에 따라 선택된 N비트의 데이터를 출력하도록 수행되고, 상기 버블구간이 경과된 후 상기 뱅크그룹에 저장된 상기M 비트의 데이터 중 나머지 N비트의 데이터를 출력하도록 수행되는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서, 상기 버블구간은 상기 N비트의 데이터의 출력에 필요한 구간으로 설정되는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 뱅크그룹에 저장된 상기 M비트의 데이터는 각각 N 비트의 데이터를 포함하는 제1 그룹데이터와 제2 그룹데이터를 포함하고,
    상기 제2 버스트동작에서 상기 합성제어신호가 제1 로직레벨인 경우, 상기 버블구간 전 상기 제1 그룹데이터가 출력되고 상기 제1 그룹데이터가 출력된 시점으로부터 상기 버블구간이 경과된 후 상기 제2 그룹데이터가 출력되며,
    상기 제2 버스트동작에서 상기 합성제어신호가 제2 로직레벨인 경우, 상기 버블구간 전 상기 제2 그룹데이터가 출력되고 상기 제2 그룹데이터가 출력된 시점으로부터 상기 버블구간이 경과된 후 상기 제1 그룹데이터가 출력되는 반도체장치.
  6. 삭제
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 합성제어신호생성회로는
    상기 제1 버스트모드커맨드가 발생하는 경우 상기 래치제어신호를 래치하여 상기 합성제어신호를 생성하고,
    상기 합성제어신호생성회로는 상기 분배펄스 및 상기 합성분배펄스가 발생하는 경우 상기 래치제어신호를 래치하여 상기 합성제어신호를 생성하는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 버스트모드커맨드와 상기 제2 버스트모드커맨드에 응답하여 상기 분배펄스 및 상기 합성분배펄스를 생성하는 펄스분배회로를 더 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 펄스분배회로는
    버스트모드레벨신호에 응답하여 리드펄스로부터 제1 버스트펄스 및 제2 버스트펄스를 생성하는 버스트펄스생성회로;
    상기 제2 버스트펄스를 지연시켜 내부리드펄스를 생성하는 내부리드펄스생성회로; 및
    상기 제2 버스트펄스를 분배하여 상기 분배펄스를 생성하는 분배펄스생성회로를 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 리드펄스는 상기 제1 버스트모드커맨드 또는 상기 제2 버스트모드커맨드가 발생하는 경우 발생되는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제1 버스트모드커맨드가 발생하는 경우 상기 버스트모드레벨신호는 제1 로직레벨로 설정되고,
    상기 제2 버스트모드커맨드가 발생하는 경우 상기 버스트모드레벨신호는 제2 로직레벨로 설정되며,
    상기 제2 버스트모드커맨드가 발생된 시점부터 기설정된 구간이 경과된 후 상기 버스트모드레벨신호는 상기 제2 로직레벨로 설정되는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 내부리드펄스생성회로는 상기 제2 버스트펄스를 상기 제2 버스트모드커맨드에 의한 버스트동작이 수행되는 구간만큼 지연시켜 상기 내부리드펄스를 생성하는 반도체장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 분배펄스생성회로는 상기 제2 버스트펄스가 첫번째 발생하는 경우 상기 분배펄스의 제1 비트를 발생하고,
    상기 분배펄스생성회로는 상기 제2 버스트펄스가 두번째 발생하는 경우 상기 분배펄스의 제2 비트를 발생하는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 펄스분배회로는
    상기 내부리드펄스를 분배하여 내부분배펄스를 생성하는 내부분배펄스생성회로; 및
    상기 분배펄스 및 상기 내부분배펄스를 합성하여 상기 합성분배펄스를 생성하는 펄스합성회로부를 더 포함하는 반도체장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 내부분배펄스생성회로는 상기 내부리드펄스가 첫번째 발생하는 경우 상기 내부분배펄스의 제1 비트를 발생하고,
    상기 내부분배펄스생성회로는 상기 내부리드펄스가 두번째 발생하는 경우 상기 내부분배펄스의 제2 비트를 발생하는 반도체장치.
  16. 제1 버스트모드커맨드 및 제2 버스트모드커맨드에 응답하여 분배펄스 및 합성분배펄스를 생성하는 펄스분배회로; 및
    상기 제1 버스트모드커맨드, 상기 제2 버스트모드커맨드, 상기 분배펄스 및 상기 합성분배펄스에 응답하여 래치제어신호로부터 버스트순서를 결정하기 위한 합성제어신호를 생성하는 합성제어신호생성회로를 포함하되,
    상기 제2 버스트모드커맨드가 발생하는 경우, 버블구간 이후의 상기 합성제어신호는 상기 버블구간 이전의 상기 합성제어신호와 동일한 로직레벨로 설정되는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 펄스분배회로는
    버스트모드레벨신호에 응답하여 리드펄스로부터 제1 버스트펄스 및 제2 버스트펄스를 생성하는 버스트펄스생성회로;
    상기 제2 버스트펄스를 지연시켜 내부리드펄스를 생성하는 내부리드펄스생성회로;
    상기 제2 버스트펄스를 분배하여 상기 분배펄스를 생성하는 분배펄스생성회로;
    상기 내부리드펄스를 분배하여 내부분배펄스를 생성하는 내부분배펄스생성회로; 및
    상기 분배펄스 및 상기 내부분배펄스를 합성하여 상기 합성분배펄스를 생성하는 펄스합성회로부를 포함하는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 제1 버스트모드커맨드는 뱅크그룹에 저장된 N비트의 데이터가 출력되는 버스트랭쓰 N으로 설정된 제1 버스트동작을 위해 발생하고,
    상기 제2 버스트모드커맨드는 상기 뱅크그룹에 저장된 M비트의 데이터가 출력되는 버스트랭쓰 M으로 설정된 제2 버스트동작을 위해 발생하되,
    상기 N 및 M은 자연수로 설정되는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서,
    상기 뱅크그룹에 저장된 상기 M비트의 데이터는 각각 N 비트의 데이터를 포함하는 제1 그룹데이터와 제2 그룹데이터를 포함하고,
    상기 제2 버스트동작에서 상기 합성제어신호가 제1 로직레벨인 경우, 상기 버블구간 전 상기 제1 그룹데이터가 출력되고 상기 제1 그룹데이터가 출력된 시점으로부터 상기 버블구간이 경과된 후 상기 제2 그룹데이터가 출력되고,
    상기 제2 버스트동작에서 상기 합성제어신호가 제2 로직레벨인 경우, 상기 버블구간 전 상기 제2 그룹데이터가 출력되고 상기 제2 그룹데이터가 출력된 시점으로부터 상기 버블구간이 경과된 후 상기 제1 그룹데이터가 출력되는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 버블구간은 상기 N비트의 데이터의 출력에 필요한 구간으로 설정되는 반도체장치.
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