CN110767250A - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件，其包括合成控制信号生成电路和数据输出控制电路。合成控制信号生成电路响应于第一突发模式命令和第二突发模式命令而用锁存控制信号生成用于确定突发顺序的合成控制信号。数据输出控制电路响应于合成控制信号输出存储体组中包括的数据作为内部数据。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年7月25日提交的韩国申请第10-2018-0086339号的优先权，其全部内容通过引用合并于此。
技术领域
本公开的各实施例总体上涉及控制存储体(bank)组的数据输出操作的半导体器件。
背景技术
通常，诸如动态随机存取存储器(DRAM)器件的半导体器件可以包括多个存储体组，存储体组包括通过地址选择的单元阵列。每个存储体组可以被实现为包括多个存储体。半导体器件可以选择多个存储体组中的任意一个存储体组，并且可以执行用于通过输入/输出(I/O)线输出所选择的存储体组中包括的单元阵列中存储的数据的读取操作以及用于将通过I/O线输入的数据存储到所选择的存储体组中包括的单元阵列中的写入操作。
发明内容
根据一个实施方式，一种半导体器件包括合成控制信号生成电路和数据输出控制电路。合成控制信号生成电路响应于第一突发模式命令和第二突发模式命令而用锁存控制信号生成用于确定突发顺序的合成控制信号。数据输出控制电路响应于合成控制信号输出存储体组中包括的数据作为内部数据。当第二突发模式命令被生成时，泡泡时段(bubbleperiod)之后的合成控制信号可以被设定为具有与泡泡时段之前的合成控制信号相同的逻辑电平。
根据另一实施例，一种半导体器件包括脉冲划分电路和合成控制信号生成电路。脉冲划分电路响应于第一突发模式命令和第二突发模式命令生成分脉冲和合成划分脉冲。合成控制信号生成电路响应于第一突发模式命令、第二突发模式命令、分脉冲和合成划分脉冲生成用于根据锁存控制信号确定突发顺序的合成控制信号。当第二突发模式命令被生成时，泡泡时段之后的合成控制信号可以被设定为具有与泡泡时段之前的合成控制信号相同的逻辑电平。
附图说明
图1是图示根据本公开的一个实施例的半导体器件的配置的框图。
图2是图示图1的半导体器件中包括的内部时钟生成电路的操作的时序图。
图3是图示图1的半导体器件中包括的命令解码器和地址解码器的操作的表格。
图4是图示图1的半导体器件中包括的锁存控制信号生成电路的示例的电路图。
图5是图示图1的半导体器件中包括的脉冲划分电路的示例的框图。
图6是图示图5的脉冲划分电路中包括的读取脉冲生成电路的示例的电路图。
图7图示了图5的脉冲划分电路中包括的电平信号生成电路的示例。
图8是图示图5的脉冲划分电路中包括的突发脉冲生成电路的示例的电路图。
图9图示了图5的脉冲划分电路中包括的内部读取脉冲生成电路的示例。
图10是图示图5的脉冲划分电路中包括的分脉冲生成电路的示例的电路图。
图11是图示图5的脉冲划分电路中包括的内部分脉冲生成电路的示例的电路图。
图12是图示图5的脉冲划分电路中包括的脉冲合成电路的示例的电路图。
图13是图示图1的半导体器件中包括的合成控制信号生成电路的示例的电路图。
图14至图17是图示图1中示出的半导体器件的操作的时序图。
图18是图示采用图1中图示的半导体器件的电子系统的配置的框图。
具体实施方式
下面将参照附图描述本公开的各实施例。然而，这里描述的实施例仅用于说明性目的，而非意在限制本公开的范围。
如图1中所示，根据一个实施例的半导体器件1可以包括内部时钟生成电路10、命令解码器11、锁存控制信号生成电路12、脉冲划分电路13、合成控制信号生成电路14、地址解码器15和数据输出控制电路16。
内部时钟生成电路10可以用时钟信号CLK生成第一内部时钟信号CLKr和第二内部时钟信号CLKf。内部时钟生成电路10可以缓冲时钟信号CLK以生成第一内部时钟信号CLKr，并且可以反相缓冲时钟信号CLK以生成第二内部时钟信号CLKf。第一内部时钟信号CLKr可以被生成为具有与时钟信号CLK相同的相位，并且第二内部时钟信号CLKf可以被生成为具有与时钟信号CLK相反的相位。后面将参照图2描述内部时钟生成电路10的操作。
命令解码器11可以响应于命令/地址信号CA<1:7>、芯片选择信号CS和第一内部时钟信号CLKr生成第一突发模式命令RD16、第二突发模式命令RD32和列地址选通命令CAS。如果在芯片选择信号CS具有预定逻辑电平的时段中，具有第一逻辑电平组合的命令/地址信号CA<1:7>与第一内部时钟信号CLKr的预定边沿同步地被输入到命令解码器11，则命令解码器11可以生成第一突发模式命令RD16。第一突发模式命令RD16可以被生成用于如下突发操作，该突发操作被设定为具有“16”的突发长度以便每次输出所选择的存储体组中存储的16比特位数据。在具有“16”的突发长度的突发操作中，16比特位数据可以对应于通过存储体组地址(图3的BG1和BG2)、存储体地址(图3的BA1和BA2)以及列地址C1～C6选择的存储体组中包括的单元阵列中存储的数据。芯片选择信号CS的预定逻辑电平可以根据实施例被设定为逻辑“低”电平或逻辑“高”电平。第一内部时钟信号CLKr的预定边沿可以根据实施例被设定为上升沿或下降沿。在一些实施例中，具有第一逻辑电平组合的命令/地址信号CA<1:7>可以意味着命令/地址信号CA<1:7>中包括的一些比特位具有第一逻辑电平组合的情况。如果在芯片选择信号CS具有预定逻辑电平的时段中，具有第二逻辑电平组合的命令/地址信号CA<1:7>与第一内部时钟信号CLKr的预定边沿同步地被输入到命令解码器11，则命令解码器11可以生成第二突发模式命令RD32。第二突发模式命令RD32可以被生成用于如下突发操作，该突发操作被设定为具有“32”的突发长度以便每次输出所选择的存储体组中存储的32比特位数据。在一些实施例中，具有第二逻辑电平组合的命令/地址信号CA<1:7>可以意味着命令/地址信号CA<1:7>中包括的一些比特位具有第二逻辑电平组合的情况。如果在芯片选择信号CS具有预定逻辑电平的时段中，具有第三逻辑电平组合的命令/地址信号CA<1:7>与第一内部时钟信号CLKr的预定边沿同步地被输入到命令解码器11，则命令解码器11可以生成列地址选通命令CAS。在一些实施例中，具有第三逻辑电平组合的命令/地址信号CA<1:7>可以意味着命令/地址信号CA<1:7>中包括的一些比特位具有第三逻辑电平组合的情况。后面将参照图3描述命令解码器11的操作。
锁存控制信号生成电路12可以响应于列地址选通命令CAS和第二内部时钟信号CLKf用命令/地址信号CA<1:7>的第七比特位(CA<7)生成锁存控制信号B3LAT。锁存控制信号生成电路12可以与第二内部时钟信号CLKf和列地址选通命令CAS同步地依次锁存命令/地址信号CA<1:7>的第七比特位(CA<7)以生成锁存控制信号B3LAT。后面将参照图4描述锁存控制信号生成电路12的操作和配置。
脉冲划分电路13可以响应于第一突发模式命令RD16和第二突发模式命令RD32生成分脉冲DVP<1:2>和合成划分脉冲DSUM<1:2>。如果第二突发模式命令RD32被生成以执行设定成具有“32”的突发长度的突发操作，则脉冲划分电路13可以生成分脉冲DVP<1:2>和合成划分脉冲DSUM<1:2>。后面将参照图5至图12描述脉冲划分电路13的操作和配置。
合成控制信号生成电路14可以响应于第一突发模式命令RD16、分脉冲DVP<1:2>和合成划分脉冲DSUM<1:2>而用锁存控制信号B3LAT生成合成控制信号B3LSUM。合成控制信号生成电路14可以与第一突发模式命令RD16同步地锁存所述锁存控制信号B3LAT，并且输出锁存控制信号B3LAT的锁存信号作为合成控制信号B3LSUM。合成控制信号生成电路14可以与分脉冲DVP<1:2>的第一比特位DVP<1>同步地锁存所述锁存控制信号B3LAT。合成控制信号生成电路14可以根据合成划分脉冲DSUM<1:2>的第一比特位DSUM<1>锁存被分脉冲DVP<1:2>的第一比特位DVP<1>锁存的锁存控制信号B3LAT的锁存信号，以生成合成控制信号B3LSUM。合成控制信号生成电路14可以与分脉冲DVP<1:2>的第二比特位DVP<2>同步地锁存所述锁存控制信号B3LAT。合成控制信号生成电路14可以根据合成划分脉冲DSUM<1:2>的第二比特位DSUM<2>锁存被分脉冲DVP<1:2>的第二比特位DVP<2>锁存的锁存控制信号B3LAT的锁存信号，以生成合成控制信号B3LSUM。后面将参照图13描述合成控制信号生成电路14的操作和配置。
地址解码器15可以响应于第一内部时钟信号CLKr、第二内部时钟信号CLKf、第一突发模式命令RD16和第二突发模式命令RD32而用命令/地址信号CA<1:7>生成存储体组信号BG<1:4>和内部地址ADD_C<1:L>。内部地址ADD_C<1:L>可以包括用于选择所选择的存储体组中包括的存储体的存储体地址(图3的BA1和BA2)以及用于选择所选择的存储体中包括的单元阵列的列路径的列地址(图3的C1～C6)。如果第一突发模式命令RD16被生成以执行具有“16”的突发长度的突发操作，则地址解码器15可以与第一内部时钟信号CLKr和第二内部时钟信号CLKf同步以通过命令/地址信号CA<1:7>选择存储体组并且生成存储体组信号BG<1:4>和内部地址ADD_C<1:L>以用于输出来自所选择的存储体组的16比特位数据。如果第二突发模式命令RD32被生成以执行具有“32”的突发长度的突发操作，则地址解码器15可以与第一内部时钟信号CLKr和第二内部时钟信号CLKf同步以通过命令/地址信号CA<1:7>选择存储体组并且生成存储体组信号BG<1:4>和内部地址ADD_C<1:L>以用于输出来自所选择的存储体组的32比特位数据。
数据输出控制电路16可以响应于存储体组信号BG<1:4>、内部地址ADD_C<1:L>和合成控制信号B3LSUM生成内部数据DQ。数据输出控制电路16可以根据合成控制信号B3LSUM设定的突发顺序基于响应于存储体组信号BG<1:4>和内部地址ADD_C<1:L>选择的存储体组中存储的数据生成内部数据DQ。如果执行被设定为具有“16”的突发长度的突发操作，则数据输出控制电路16可以输出通过存储体组信号BG<1:4>和内部地址ADD_C<1:L>选择的存储体组中存储的16比特位数据作为内部数据DQ。如果执行被设定为具有“32”的突发长度的突发操作，则数据输出控制电路16可以根据合成控制信号B3LSUM设定的突发顺序将通过存储体组信号BG<1:4>和内部地址ADD_C<1:L>选择的存储体组中存储的32比特位数据划分成两组16比特位数据，并且在泡泡时段(bubble period)之前输出两组16比特位数据中的一组作为内部数据DQ并且在泡泡时段之后输出两组16比特位数据中的另一组作为内部数据DQ。更具体地，如果执行被设定为具有“32”的突发长度的突发操作，则通过存储体组信号BG<1:4>和内部地址ADD_C<1:L>选择的存储体组中存储的32比特位数据可以被划分成第一组16比特位数据和第二组16比特位数据。在该情况下，如果合成控制信号B3LSUM具有第一逻辑电平，则第一组16比特位数据可以被首先输出作为内部数据DQ并且第二组16比特位数据可以在从第一组16比特位数据被输出作为内部数据DQ的时间点开始经过泡泡时段之后被其次输出作为内部数据DQ。替选地，如果合成控制信号B3LSUM具有不同于第一逻辑电平的第二逻辑电平，则第二组16比特位数据可以被首先输出作为内部数据DQ并且第一组16比特位数据可以在从第二组16比特位数据被输出作为内部数据DQ的时间点开始经过泡泡时段之后被其次输出作为内部数据DQ。泡泡时段可以被设定为能够输出16比特位数据的时间段。因而，可以在被设定为具有“32”的突发长度的突发操作的泡泡时段期间执行被设定为具有“16”的突发长度的突发操作。
参照图2，图示了在内部时钟生成电路10中用时钟信号生成的第一内部时钟信号CLKr和第二内部时钟信号CLKf。第一内部时钟信号CLKf可以被生成为具有与时钟信号相同的相位，而第二内部时钟信号CLKr可以被生成为具有与时钟信号相反的相位。
参照图3，图示了命令解码器11和地址解码器15的操作。
如果芯片选择信号CS具有逻辑“高”电平并且与第一内部时钟信号CLKr的上升沿同步地命令/地址信号CA<1:7>的第一至第三比特位CA<1:3>具有“H,L,L”的逻辑电平组合，则可以生成第一突发模式命令RD16。在该情况下，命令/地址信号CA<1:7>的第四至第七比特位CA<4:7>可以与第一内部时钟信号CLKr的上升沿同步地被分别设定为第一列地址C1、第四列地址C4、第五列地址C5和第六列地址C6。在生成第一突发模式命令RD16之后，命令/地址信号CA<1:7>的第一至第七比特位CA<1:7>可以与第二内部时钟信号CLKf的上升沿同步地被分别设定为第一存储体地址BA1、第二存储体地址BA2、第一存储体组地址BG1、第二存储体组地址BG2、第二列地址C2、第三列地址C3和自动无电荷信号AP。地址解码器15生成的存储体组信号BG<1:4>可以包括第一存储体组地址BG1和第二存储体组地址BG2。地址解码器15生成的内部地址ADD_C<1:L>可以包括第一存储体地址BA1和第二存储体地址BA2以及第一至第六列地址C1～C6。
如果芯片选择信号CS具有逻辑“高”电平并且与第一内部时钟信号CLKr的上升沿同步地命令/地址信号CA<1:7>的第一至第三比特位CA<1:3>具有“H,L,H”的逻辑电平组合，则可以生成第二突发模式命令RD32。在该情况下，命令/地址信号CA<1:7>的第四至第七比特位CA<4:7>可以与第一内部时钟信号CLKr的上升沿同步地被分别设定为第一列地址C1、第四列地址C4、第五列地址C5和第六列地址C6。在生成第二突发模式命令RD32之后，命令/地址信号CA<1:7>的第一至第七比特位CA<1:7>可以与第二内部时钟信号CLKf的上升沿同步地被分别设定为第一存储体地址BA1、第二存储体地址BA2、第一存储体组地址BG1、第二存储体组地址BG2、第二列地址C2、第三列地址C3和自动无电荷信号AP。地址解码器15生成的存储体组信号BG<1:4>可以包括第一存储体组地址BG1和第二存储体组地址BG2。地址解码器15生成的内部地址ADD_C<1:L>可以包括第一存储体地址BA1和第二存储体地址BA2以及第一至第六列地址C1～C6。
如果芯片选择信号CS具有逻辑“高”电平并且与第一内部时钟信号CLKr的上升沿同步地命令/地址信号CA<1:7>的第一至第四比特位CA<1:3>具有“L,L,H,H”的逻辑电平组合，则可以生成列地址选通命令CAS。在该情况下，命令/地址信号CA<1:7>的第五至第七比特位CA<5:7>可以与第一内部时钟信号CLKr的上升沿同步地被分别设定为第一设定命令WS_WR、第二设定命令WS_RD和第三设定命令WS_FS。第一设定命令WS_WR可以被设定为接收在写入操作期间在数据的输入/输出中使用的时钟信号。第二设定命令WS_RD可以被设定为接收在读取操作期间在数据的输入/输出中使用的时钟信号。第三设定命令WS_FS可以被生成为执行多级操作。在生成列地址选通命令CAS之后，命令/地址信号CA<1:7>的第一至第七比特位CA<1:7>可以与第二内部时钟信号CLKf的上升沿同步地被分别设定为第一模式数据DC1、第二模式数据DC2、第三模式数据DC3、第四模式数据DC4、固定模式命令WRX、具有有效逻辑电平V的信号以及用于确定突发顺序的控制信号B3。固定模式命令WRX可以被生成为将第一至第四模式数据DC1～DC4存储到存储体组中。有效逻辑电平V可以被设定为逻辑“高”电平或逻辑“低”电平。
如图4中所示，锁存控制信号生成电路12可以包括第一命令地址锁存器21和第二命令地址锁存器22。第一命令地址锁存器21可以与第二内部时钟信号CLKf的上升沿同步以锁存命令/地址信号CA<1:7>的第七比特位CA<7>以及输出命令/地址信号CA<1:7>的第七比特位CA<7>的锁存信号作为锁存命令/地址信号CAF<7>。第二命令地址锁存器22可以与列地址选通命令CAS同步以锁存所述锁存命令/地址信号CAF<7>并且输出锁存命令/地址信号CAF<7>的锁存信号作为锁存控制信号B3LAT。第一命令地址锁存器21和第二命令地址锁存器22中的每个可以使用D触发器来实现。
如图5中所示，脉冲划分电路13可以包括读取脉冲生成电路31、电平信号生成电路32、突发脉冲生成电路33、内部读取脉冲生成电路34、分脉冲生成电路35、内部分脉冲生成电路36和脉冲合成电路37。
读取脉冲生成电路31可以响应于第一突发模式命令RD16和第二突发模式命令RD32生成读取脉冲RDT。读取脉冲生成电路31可以在每当第一突发模式命令RD16或第二突发模式命令RD32被生成时创建读取脉冲RDT。读取脉冲RDT的脉冲宽度可以根据实施例而被设定为不同。后面将参照图6描述读取脉冲生成电路31的操作和配置。
电平信号生成电路32可以响应于第一突发模式命令RD16和第二突发模式命令RD32生成突发模式电平信号LRD32。如果第一突发模式命令RD16被生成，则电平信号生成电路32可以生成具有第一逻辑电平的突发模式电平信号LRD32。如果第二突发模式命令RD32被生成，则电平信号生成电路32可以生成具有第二逻辑电平的突发模式电平信号LRD32。在从生成第二突发模式命令RD32的时间点开始经过其中执行被设定为具有“32”的突发长度的突发操作的时段之后，电平信号生成电路32可以生成具有第二逻辑电平的突发模式电平信号LRD32。在一个实施例中，第一逻辑电平可以是逻辑“低”电平并且第二逻辑电平可以是逻辑“高”电平。后面将参照图7描述电平信号生成电路32的操作和配置。
突发脉冲生成电路33可以响应于突发模式电平信号LRD32而用读取脉冲RDT生成第一突发脉冲RDT16和第二突发脉冲RDT32。如果突发模式电平信号LRD32具有第一逻辑电平，则突发脉冲生成电路33可以输出读取脉冲RDT作为第一突发脉冲RDT16。如果突发模式电平信号LRD32具有第二逻辑电平，则突发脉冲生成电路33可以输出读取脉冲RDT作为第二突发脉冲RDT32。突发脉冲生成电路33可以输出通过第一突发模式命令RD16创建的读取脉冲RDT作为第一突发脉冲RDT16，并且可以输出通过第二突发模式命令RD32创建的读取脉冲RDT作为第二突发脉冲RDT32。后面将参照图8描述突发脉冲生成电路33的操作和配置。
内部读取脉冲生成电路34可以将第二突发脉冲RDT32延迟其中执行被设定为具有“32”的突发长度的突发操作的时段，从而生成内部读取脉冲IRDT。如果对于时钟信号CLK的一个周期输出八比特位数据，则内部读取脉冲生成电路34可以将第二突发脉冲RDT32延迟对应于时钟信号CLK的四个周期的时段以生成内部读取脉冲IRDT。后面将参照图9描述内部读取脉冲生成电路34的操作和配置。
分脉冲生成电路35可以对第二突发脉冲RDT32进行划分以生成分脉冲DVP<1:2>。如果第二突发脉冲RDT32被首次创建，则分脉冲生成电路35可以生成分脉冲DVP<1:2>的第一比特位DVP<1>。如果第二突发脉冲RDT32被第二次创建，则分脉冲生成电路35可以生成分脉冲DVP<1:2>的第二比特位DVP<2>。后面将参照图10描述分脉冲生成电路35的操作和配置。
内部分脉冲生成电路36可以对内部读取脉冲IRDT进行划分以生成内部分脉冲IDVP<1:2>。如果内部读取脉冲IRDT被首次创建，则内部分脉冲生成电路36可以生成内部分脉冲IDVP<1:2>的第一比特位IDVP<1>。如果内部读取脉冲IRDT被第二次创建，则内部分脉冲生成电路36可以生成内部分脉冲IDVP<1:2>的第二比特位IDVP<2>。后面将参照图11描述内部分脉冲生成电路36的操作和配置。
脉冲合成电路37可以合成分脉冲DVP<1:2>和内部分脉冲IDVP<1:2>以生成合成划分脉冲DSUM<1:2>。脉冲合成电路37可以合成分脉冲DVP<1:2>的第一比特位DVP<1>和内部分脉冲IDVP<1:2>的第一比特位IDVP<1>以生成合成划分脉冲DSUM<1:2>的第一比特位DSUM<1>。如果分脉冲DVP<1:2>的第一比特位DVP<1>或内部分脉冲IDVP<1:2>的第一比特位IDVP<1>被创建，则可以生成合成划分脉冲DSUM<1:2>的第一比特位DSUM<1>。脉冲合成电路37可以合成分脉冲DVP<1:2>的第二比特位DVP<2>和内部分脉冲IDVP<1:2>的第二比特位IDVP<2>以生成合成划分脉冲DSUM<1:2>的第二比特位DSUM<2>。如果分脉冲DVP<1:2>的第二比特位DVP<2>或内部分脉冲IDVP<1:2>的第二比特位IDVP<2>被创建，则可以生成合成划分脉冲DSUM<1:2>的第二比特位DSUM<2>。后面将参照图12描述脉冲合成电路37的操作和配置。
如图6中所示，读取脉冲生成电路31可以包括命令输入电路311、命令延迟电路312和脉冲输出电路313。命令输入电路311可以包括执行第一突发模式命令RD16和第二突发模式命令RD32的逻辑或(OR)运算的或门OR311。如果第一突发模式命令RD16或第二突发模式命令RD32被生成，则命令输入电路311可以输出具有逻辑“高”电平的信号。命令延迟电路312可以包括级联的反相器IV311～IV314，并且可以将命令输入电路311的输出信号延迟由反相器IV311～IV314设定的延迟时间以输出命令输入电路311的输出信号的延迟信号。脉冲输出电路313可以包括执行命令输入电路311的输出信号和命令延迟电路312的输出信号的逻辑或运算的或门OR312以生成读取脉冲RDT。结果，每当第一突发模式命令RD16或第二突发模式命令RD32被生成时，读取脉冲生成电路31可以生成具有与串联连接的反相器IV311～IV314设定的延迟时间对应的脉冲宽度的读取脉冲RDT。
如图7所示，电平信号生成电路32可以包括移位寄存器321、命令合成器322、第一突发锁存器323和第二突发锁存器324。移位寄存器321可以将第二突发模式命令RD32移位其中根据时钟信号CLK执行被设定为具有“32”的突发长度的突发操作的时段，从而生成移位突发模式命令SRD32。命令合成器322可以包括执行第二突发模式命令RD32和移位突发模式命令SRD32的逻辑或运算的或门OR32。如果第二突发模式命令RD32或移位突发模式命令SRD32被生成，则命令合成器322可以输出具有逻辑“高”电平的信号。第一突发锁存器323可以与命令合成器322的输出信号变为逻辑“高”电平的时间点同步地锁存电源电压VDD，并且可以输出电源电压VDD的锁存信号作为突发模式电平信号LRD32。第二突发锁存器324可以在第一突发模式命令RD16被生成的情况下锁存接地电压VSS，并且可以输出接地电压VSS的锁存信号作为突发模式电平信号LRD32。第一突发锁存器323和第二突发锁存器324中的每个可以使用D触发器来实现。
如上文所述，如果第一突发模式命令RD16被生成，则电平信号生成电路32可以生成具有逻辑“低”电平的突发模式电平信号LRD32。此外，如果第二突发模式命令RD32被生成，则电平信号生成电路32可以生成具有逻辑“高”电平的突发模式电平信号LRD32。再者，在从第二突发模式命令RD32被生成的时间点开始经过其中执行被设定为具有“32”的突发长度的突发操作的时段之后，电平信号生成电路32可以生成具有逻辑“高”电平的突发模式电平信号LRD32。
如图8中所示，突发脉冲生成电路33可以包括反相器IV331以及与(AND)门AND331和AND332。反相器IV331可以反相缓冲突发模式电平信号LRD32以输出突发模式电平信号LRD32的反相缓冲信号。与门AND331可以执行读取脉冲RDT和反相器IV331的输出信号的逻辑与(AND)运算以生成第一突发脉冲RDT16。与门AND332可以执行读取脉冲RDT和突发模式电平信号LRD32的逻辑与运算以生成第二突发脉冲RDT32。如果突发模式电平信号LRD32具有逻辑“低”电平，则突发脉冲生成电路33可以输出读取脉冲RDT作为第一突发脉冲RDT16。如果突发模式电平信号LRD32具有逻辑“高”电平，则突发脉冲生成电路33可以输出读取脉冲RDT作为第二突发脉冲RDT32。突发脉冲生成电路33可以输出通过第一突发模式命令RD16生成的读取脉冲RDT作为第一突发脉冲RDT16，并且可以输出通过第二突发模式命令RD32生成的读取脉冲RDT作为第二突发脉冲RDT32。
如图9中所示，内部读取脉冲生成电路34可以包括突发延迟电路341。突发延迟电路341可以将第二突发脉冲RDT32延迟其中执行被设定为具有“32”的突发长度的突发操作的时段，从而生成内部读取脉冲IRDT。突发延迟电路341可以使用诸如反相器链或移位寄存器的延迟电路来实现。如果对于时钟信号CLK的一个周期输出八比特位数据，则内部读取脉冲生成电路34可以将第二突发脉冲RDT32延迟与时钟信号CLK的四个周期对应的时段以生成内部读取脉冲IRDT。
如图10中所示，分脉冲生成电路35可以包括初始化信号处理电路351、突发脉冲反相电路352、锁存信号生成电路353和分脉冲输出电路354。
初始化信号处理电路351可以包括反相器IV351和IV352。反相器IV351可以反相缓冲初始化信号INT以生成重置信号RSTB。反相器IV352可以反相缓冲重置信号RSTB以生成设置信号SET。初始化信号INT可以被使能为具有逻辑“高”电平，用于半导体器件1的初始化操作。如果初始化信号INT被使能为具有逻辑“高”电平来执行初始化操作，则初始化信号处理电路351可以生成被使能为具有逻辑“低”电平的重置信号RSTB以及被使能为具有逻辑“高”电平的设置信号SET。
突发脉冲反相电路352可以包括反相器IV353。反相器IV353可以反相缓冲第二突发脉冲RDT32以生成反相突发脉冲RDT32B。突发脉冲反相电路352可以生成反相突发脉冲RDT32B，其电平在第二突发脉冲RDT32的电平从逻辑“高”电平变为逻辑“低”电平的时间点处从逻辑“低”电平变为逻辑“高”电平。就是说，反相突发脉冲RDT32B的上升沿可以与第二突发脉冲RDT32的端点(即，第二突发脉冲RDT32的下降沿)同步地出现。
锁存信号生成电路353可以包括第一突发脉冲锁存器355、第二突发脉冲锁存器356、第三突发脉冲锁存器357和第四突发脉冲锁存器358。如果设置信号SET在初始化操作期间具有逻辑“高”电平，则第一突发脉冲锁存器355可以输出具有逻辑“低”电平的反相输出信号QB。第一突发脉冲锁存器355可以与第二突发脉冲RDT32被生成的时间点同步，从而锁存第二锁存信号LAT2并且反相缓冲第二锁存信号LAT2的锁存信号以输出第二锁存信号LAT2的锁存信号的反相缓冲信号作为反相输出信号QB。第二突发脉冲锁存器356可以与反相突发脉冲RDT32B被生成的时间点同步，从而锁存第一突发脉冲锁存器355的反相输出信号QB并且反相缓冲第一突发脉冲锁存器355的反相输出信号QB的锁存信号作为第一锁存信号LAT1。如果重置信号RSTB在初始化操作期间具有逻辑“低”电平，则第三突发脉冲锁存器357可以输出具有逻辑“高”电平的反相输出信号QB。第三突发脉冲锁存器357可以与第二突发脉冲RDT32被生成的时间点同步，从而锁存第一锁存信号LAT1并且反相缓冲第一锁存信号LAT1的锁存信号以输出第一锁存信号LAT1的锁存信号的反相缓冲信号作为第三突发脉冲锁存器357的反相输出信号QB。第四突发脉冲锁存器358可以与反相突发脉冲RDT32B被生成的时间点同步，从而锁存第三突发脉冲锁存器357的反相输出信号QB并且反相缓冲第三突发脉冲锁存器357的反相输出信号QB的锁存信号作为第二锁存信号LAT2。结果，锁存信号生成电路353可以生成在初始化操作中被设定为具有逻辑“高”电平的第一锁存信号LAT1和被设定为具有逻辑“低”电平的第二锁存信号LAT2。锁存信号生成电路353可以生成在首次生成第二突发脉冲RDT32之后被设定为具有逻辑“低”电平的第一锁存信号LAT1和被设定为具有逻辑“高”电平的第二锁存信号LAT2。锁存信号生成电路353可以生成在第二次生成第二突发脉冲RDT32之后被设定为具有逻辑“高”电平的第一锁存信号LAT1和被设定为具有逻辑“低”电平的第二锁存信号LAT2。第一至第四突发脉冲锁存器355、356、357和358中的每个可以使用D触发器来实现。
分脉冲输出电路354可以包括与非(NAND)门NAND354和NAND355以及反相器IV354和IV355。与非门NAND354可以接收第一锁存信号LAT1和第二突发脉冲RDT32，并且可以执行第一锁存信号LAT1和第二突发脉冲RDT32的逻辑与非运算。反相器IV354可以反相缓冲与非门NAND354的输出信号以输出与非门NAND354的输出信号的反相缓冲信号作为分脉冲DVP<1:2>的第一比特位DVP<1>。与非门NAND355可以接收第二锁存信号LAT2和第二突发脉冲RDT32，并且可以执行第二锁存信号LAT2和第二突发脉冲RDT32的逻辑与非运算。反相器IV355可以反相缓冲与非门NAND355的输出信号以输出与非门NAND355的输出信号的反相缓冲信号作为分脉冲DVP<1:2>的第二比特位DVP<2>。就是说，如果第二突发脉冲RDT32被首次生成，则分脉冲输出电路354可以缓冲在初始化操作中被设定为具有逻辑“高”电平的第一锁存信号LAT1以输出第一锁存信号LAT1的缓冲信号作为分脉冲DVP<1:2>的第一比特位DVP<1>。如果在第二突发脉冲RDT32被首次生成之后第二次生成第二突发脉冲RDT32，则分脉冲输出电路354可以缓冲具有逻辑“高”电平的第二锁存信号LAT2以输出第二锁存信号LAT2的缓冲信号作为分脉冲DVP<1:2>的第二比特位DVP<2>。
如上文所述，如果第二突发脉冲RDT32被首次生成(即，当第二突发脉冲RDT32被首次生成时)，则分脉冲生成电路35可以生成分脉冲DVP<1:2>的第一比特位DVP<1>。如果第二突发脉冲RDT32被第二次生成(即，当第二突发脉冲RDT32被第二次生成时)，则分脉冲生成电路35可以生成分脉冲DVP<1:2>的第二比特位DVP<2>。
如图11中所示，内部分脉冲生成电路36可以包括内部初始化信号处理电路361、内部突发脉冲反相电路362、内部锁存信号生成电路363和内部分脉冲输出电路364。
内部初始化信号处理电路361可以包括反相器IV361和IV362。反相器IV361可以反相缓冲初始化信号INT以生成重置信号RSTB。反相器IV362可以反相缓冲重置信号RSTB以生成设置信号SET。初始化信号INT可以被使能为具有逻辑“高”电平，用于半导体器件1的初始化操作。如果初始化信号INT被使能为具有逻辑“高”电平以执行初始化操作，则初始化信号处理电路361可以生成被使能为具有逻辑“低”电平的重置信号RSTB以及被使能为具有逻辑“高”电平的设置信号SET。
内部突发脉冲反相电路362可以包括反相器IV363。反相器IV363可以反相缓冲内部读取脉冲IRDT以生成反相内部读取脉冲IRDTB。内部突发脉冲反相电路362可以生成反相内部读取脉冲IRDTB，其电平在内部读取脉冲IRDT的电平从逻辑“高”电平变为逻辑“低”电平的时间点处从逻辑“低”电平变为逻辑“高”电平。就是说，反相内部读取脉冲IRDTB的上升沿可以与内部读取脉冲IRDT的端点(即，内部读取脉冲IRDT的下降沿)同步地出现。
内部锁存信号生成电路363可以包括第一内部突发脉冲锁存器365、第二内部突发脉冲锁存器366、第三内部突发脉冲锁存器367和第四内部突发脉冲锁存器368。如果设置信号SET在初始化操作期间具有逻辑“高”电平，则第一内部突发脉冲锁存器365可以输出具有逻辑“低”电平的反相输出信号QB。第一内部突发脉冲锁存器365可以与内部读取脉冲IRDT被生成的时间点同步，从而锁存第二内部锁存信号ILAT2并且反相缓冲第二内部锁存信号ILAT2的锁存信号以输出第二内部锁存信号ILAT2的锁存信号的反相缓冲信号作为第一内部突发脉冲锁存器365的反相输出信号QB。第二内部突发脉冲锁存器366可以与反相内部读取脉冲IRDTB被生成的时间点同步，从而锁存第一内部突发脉冲锁存器365的反相输出信号QB并且反相缓冲第一内部突发脉冲锁存器365的反相输出信号QB的锁存信号作为第一内部锁存信号ILAT1。如果重置信号RSTB在初始化操作期间具有逻辑“低”电平，则第三内部突发脉冲锁存器367可以输出具有逻辑“高”电平的反相输出信号QB。第三内部突发脉冲锁存器367可以与内部读取脉冲IRDT被生成的时间点同步，从而锁存第一内部锁存信号ILAT1并且反相缓冲第一内部锁存信号ILAT1的锁存信号以输出第一内部锁存信号ILAT1的锁存信号的反相缓冲信号作为第三内部突发脉冲锁存器367的反相输出信号QB。第四内部突发脉冲锁存器368可以与反相内部读取脉冲IRDTB被生成的时间点同步，从而锁存第三内部突发脉冲锁存器367的反相输出信号QB并且反相缓冲第三内部突发脉冲锁存器367的反相输出信号QB的锁存信号作为第二内部锁存信号ILAT2。结果，内部锁存信号生成电路363可以生成在初始化操作中被设定为具有逻辑“高”电平的第一内部锁存信号ILAT1和被设定为具有逻辑“低”电平的第二内部锁存信号ILAT2。内部锁存信号生成电路363可以生成在内部读取脉冲IRDT被首次生成之后被设定为具有逻辑“低”电平的第一内部锁存信号ILAT1和被设定为具有逻辑“高”电平的第二内部锁存信号ILAT2。内部锁存信号生成电路363可以生成在内部读取脉冲IRDT被第二次生成之后被设定为具有逻辑“高”电平的第一内部锁存信号ILAT1和被设定为具有逻辑“低”电平的第二内部锁存信号ILAT2。第一至第四内部突发脉冲锁存器365、366、367和368中的每个可以使用D触发器来实现。
内部分脉冲输出电路364可以包括与非门NAND364和NAND365以及反相器IV364和IV365。与非门NAND364可以接收第一内部锁存信号ILAT1和内部读取脉冲IRDT，并且可以执行第一内部锁存信号ILAT1和内部读取脉冲IRDT的逻辑与非运算。反相器IV364可以反相缓冲与非门NAND364的输出信号以输出与非门NAND364的输出信号的反相缓冲信号作为内部分脉冲IDVP<1:2>的第一比特位IDVP<1>。与非门NAND365可以接收第二内部锁存信号ILAT2和内部读取脉冲IRDT，并且可以执行第二内部锁存信号ILAT2和内部读取脉冲IRDT的逻辑与非运算。反相器IV365可以反相缓冲与非门NAND365的输出信号以输出与非门NAND365的输出信号的反相缓冲信号作为内部分脉冲IDVP<1:2>的第二比特位IDVP<2>。就是说，如果内部读取脉冲IRDT被首次生成，则内部分脉冲输出电路364可以缓冲在初始化操作中被设定为具有逻辑“高”电平的第一内部锁存信号ILAT1以输出第一内部锁存信号ILAT1的缓冲信号作为内部分脉冲IDVP<1:2>的第一比特位IDVP<1>。如果在内部读取脉冲IRDT被首次生成之后内部读取脉冲IRDT被第二次生成，则内部分脉冲输出电路364可以缓冲具有逻辑“高”电平的第二内部锁存信号ILAT2以输出第二内部锁存信号ILAT2的缓冲信号作为内部分脉冲IDVP<1:2>的第二比特位IDVP<2>。
如上文所述，如果内部读取脉冲IRDT被首次生成(即，当内部读取脉冲IRDT被首次生成时)，则内部分脉冲生成电路36可以生成内部分脉冲IDVP<1:2>的第一比特位IDVP<1>。如果内部读取脉冲IRDT被第二次生成(即，当内部读取脉冲IRDT被第第二次生成时)，则内部分脉冲生成电路36可以生成内部分脉冲IDVP<1:2>的第二比特位IDVP<2>。
如图12中所示，脉冲合成电路37可以包括或门OR371和OR372。或门OR371可以执行分脉冲DVP<1:2>的第一比特位DVP<1>和内部分脉冲IDVP<1:2>的第一比特位IDVP<1>的逻辑或运算以生成合成划分脉冲DSUM<1:2>的第一比特位DSUM<1>。或门OR372可以执行分脉冲DVP<1:2>的第二比特位DVP<2>和内部分脉冲IDVP<1:2>的第二比特位IDVP<2>的逻辑或运算以生成合成划分脉冲DSUM<1:2>的第二比特位DSUM<2>。就是说，如果分脉冲DVP<1:2>的第一比特位DVP<1>或内部分脉冲IDVP<1:2>的第一比特位IDVP<1>被生成，则脉冲合成电路37可以生成合成划分脉冲DSUM<1:2>的第一比特位DSUM<1>。此外，如果分脉冲DVP<1:2>的第二比特位DVP<2>或内部分脉冲IDVP<1:2>的第二比特位IDVP<2>被生成，则脉冲合成电路37可以生成合成划分脉冲DSUM<1:2>的第二比特位DSUM<2>。
如图13所示，合成控制信号生成电路14可以包括第一控制信号锁存器41、第二控制信号锁存器42、第三控制信号锁存器43、第四控制信号锁存器44和第五控制信号锁存器45。如果第一突发模式命令RD16被生成，则第一控制信号锁存器41可以锁存所述锁存控制信号B3LAT以输出锁存控制信号B3LAT的锁存信号作为合成控制信号B3LSUM。第二控制信号锁存器42可以与分脉冲DVP<1:2>的第一比特位DVP<1>同步地锁存所述锁存控制信号B3LAT以生成第一划分锁存信号DLAT1。第三控制信号锁存器43可以与分脉冲DVP<1:2>的第二比特位DVP<2>同步地锁存所述锁存控制信号B3LAT以生成第二划分锁存信号DLAT2。第四控制信号锁存器44可以与合成划分脉冲DSUM<1:2>的第一比特位DSUM<1>同步以锁存第一划分锁存信号DLAT1并且输出第一划分锁存信号DLAT1的锁存信号作为合成控制信号B3LSUM。第五控制信号锁存器45可以与合成划分脉冲DSUM<1:2>的第二比特位DSUM<2>同步以锁存第二划分锁存信号DLAT2并且输出第二划分锁存信号DLAT2的锁存信号作为合成控制信号B3LSUM。第一至第五控制信号锁存器41、42、43、44和45中的每个可以使用D触发器来实现。
下面将参照图14至图17描述具有前述配置的半导体器件的操作。参照图14和图15，图示了在如下读取操作的情况下的内部数据DQ的突发顺序，即，用于在锁存控制信号B3LAT被设定为具有逻辑“低”电平时输出通过第一存储体组地址BG1选择的第一存储体组中存储的16比特位数据的读取操作，用于在锁存控制信号B3LAT被设定为具有逻辑“高”电平时输出通过第二存储体组地址BG2选择的第二存储体组中存储的32比特位数据的读取操作，以及用于在锁存控制信号B3LAT被设定为具有逻辑“低”电平时输出通过第三存储体组地址BG3选择的第三存储体组中存储的32比特位数据的读取操作。
如图14中所示，在列地址选通命令CAS被生成时，命令/地址信号CA<1:7>的第七比特位CA<7>可以被锁存以生成锁存控制信号B3LAT。在时间点“T11”处，锁存控制信号B3LAT可以被生成为具有逻辑“低”电平，因为在列地址选通命令CAS被首次生成时命令/地址信号CA<1:7>的第七比特位CA<7>具有逻辑“低”电平。锁存控制信号B3LAT的逻辑“低”电平可以由零(0)指示。由于在列地址选通命令CAS被第二次生成时，命令/地址信号CA<1:7>的第七比特位CA<7>具有逻辑“高”电平，因此锁存控制信号B3LAT可以被生成为具有逻辑“高”电平。锁存控制信号B3LAT的逻辑“高”电平可以由一(1)指示。由于在列地址选通命令CAS被第三次生成时，命令/地址信号CA<1:7>的第七比特位CA<7>具有逻辑“低”电平，因此锁存控制信号B3LAT可以被生成为具有逻辑“低”电平。
如图14中所示，如果关于通过第一存储体组地址BG1选择的第一存储体组的第一突发模式命令RD16被生成，则在时间点“T12”处可以生成读取脉冲RDT以执行用于输出第一存储体组中存储的16比特位数据的突发操作。如果关于通过第二存储体组地址BG2选择的第二存储体组的第二突发模式命令RD32被生成，则在时间点“T13”处可以生成读取脉冲RDT以执行用于输出第二存储体组中存储的32比特位数据的突发操作。如果关于第二存储体组的第二突发模式命令RD32被生成，则突发模式电平信号LRD32的电平可以从逻辑“低”电平变为逻辑“高”电平。如果关于通过第三存储体组地址BG3选择的第三存储体组的第二突发模式命令RD32被生成，则在时间点“T14”处可以生成读取脉冲RDT以执行用于输出第三存储体组中存储的32比特位数据的突发操作。
如图14中所示，在突发模式电平信号LRD32具有逻辑“低”电平的时段期间，读取脉冲RDT可以被输出作为第一突发脉冲RDT16。在突发模式电平信号LRD32具有逻辑“高”电平的时段期间，读取脉冲RDT可以被输出作为第二突发脉冲RDT32。第二突发脉冲RDT32可以被延迟其中执行被设定为具有“32”的突发长度的突发操作的时段，并且第二突发脉冲RDT32的延迟脉冲可以被输出作为内部读取脉冲IRDT。在一个实施例中，如果对于时钟信号CLK的一个周期输出8比特位数据，则内部读取脉冲生成电路34可以将第二突发脉冲RDT32延迟时钟信号CLK的四个周期以生成内部读取脉冲IRDT。由于第二突发脉冲RDT32在时间点“T13”和“T14”处被生成，因此内部读取脉冲IRDT可以在从时间点“T13”开始经过时钟信号CLK的四个周期的时间点“T15”处被生成，并且在从时间点“T14”开始经过时钟信号CLK的四个周期的时间点“T16”处被生成。
如图14中所示，第二突发脉冲RDT32可以被划分以提供分脉冲DVP<1:2>。在时间点“T13”处生成的第二突发脉冲RDT32可以被输出作为分脉冲DVP<1:2>的第一比特位DVP<1>。在时间点“T14”处生成的第二突发脉冲RDT32可以被输出作为分脉冲DVP<1:2>的第二比特位DVP<2>。内部读取脉冲IRDT可以被划分以提供内部分脉冲IDVP<1:2>。在时间点“T15”处生成的内部读取脉冲IRDT可以被输出作为内部分脉冲IDVP<1:2>的第一比特位IDVP<1>。在时间点“T16”处生成的内部读取脉冲IRDT可以被输出作为内部分脉冲IDVP<1:2>的第二比特位IDVP<2>。由于通过合成分脉冲DVP<1:2>的第一比特位DVP<1>和内部分脉冲IDVP<1:2>的第一比特位IDVP<1>来提供合成划分脉冲DSUM<1:2>的第一比特位DSUM<1>，因此合成划分脉冲DSUM<1:2>的第一比特位DSUM<1>可以在时间点“T13”和时间点“T15”处被生成。由于通过合成分脉冲DVP<1:2>的第二比特位DVP<2>和内部分脉冲IDVP<1:2>的第二比特位IDVP<2>来提供合成划分脉冲DSUM<1:2>的第二比特位DSUM<2>，因此合成划分脉冲DSUM<1:2>的第二比特位DSUM<2>可以在时间点“T14”和时间点“T16”处被生成。
如图14中所示，锁存控制信号B3LAT可以与分脉冲DVP<1:2>的第一比特位DVP<1>同步地被锁存以提供第一划分锁存信号DLAT1。在时间点“T13”处，第一划分锁存信号DLAT1可以被设定为具有逻辑“高”电平。锁存控制信号B3LAT可以与分脉冲DVP<1:2>的第二比特位DVP<2>同步地被锁存以提供第二划分锁存信号DLAT2。在时间点“T14”处，第二划分锁存信号DLAT2可以被设定为具有逻辑“低”电平。锁存控制信号B3LAT可以与第一突发脉冲RDT16同步地被锁存以提供合成控制信号B3LSUM。在时间点“T12”处，合成控制信号B3LSUM可以被设定为具有逻辑“低”电平。第一划分锁存信号DLAT1可以与合成划分脉冲DSUM<1:2>的第一比特位DSUM<1>同步地被锁存以提供合成控制信号B3LSUM。在时间点“T13”和“T15”处，合成控制信号B3LSUM可以被设定为具有逻辑“高”电平。第二划分锁存信号DLAT2可以与合成划分脉冲DSUM<1:2>的第二比特位DSUM<2>同步地被锁存以提供合成控制信号B3LSUM。在时间点“T14”和“T16”处，合成控制信号B3LSUM可以被设定为具有逻辑“低”电平。
下面将参照图15描述生成内部数据DQ的操作。在该情况下，可以假设写入延时被设定为“二”，并且合成控制信号B3LSUM被设定为：在时间点“T12”和时间点“T13”之间的时段期间具有逻辑“低”电平，在时间点“T13”和时间点“T14”之间的时段期间具有逻辑“高”电平，在时间点“T14”和时间点“T15”之间的时段期间具有逻辑“低”电平，在时间点“T15”和时间点“T16”之间的时段期间具有逻辑“高”电平，并且在时间点“T16”之后具有逻辑“低”电平(参看图14)。
如图15中所示，第一存储体组地址BG1选择的第一存储体组中存储的第一组数据D1～D16可以在从第一突发模式命令RD16被生成(以执行用于输出第一存储体组地址BG1选择的第一存储体组中存储的16比特位数据的读取操作)的时间点“T21”开始经过由写入延时设定的时段(对应于时钟信号CLK的两个周期)的时间点“T22”处被输出作为内部数据DQ。
如图15中所示，第二存储体组地址BG2选择的第二存储体组中存储的第二组数据D17～D32可以在从第二突发模式命令RD32被生成(以执行用于输出通过第二存储体组地址BG2选择的第二存储体组中存储的32比特位数据的读取操作)的时间点“T22”开始经过由写入延时设定的时段(对应于时钟信号CLK的两个周期)的时间点“T23”处被输出作为内部数据DQ。用于输出第二存储体组中存储的第二组数据D17～D32作为内部数据DQ的操作可以在时间点“T24”处终止，并且第二存储体组中存储的第一组数据D1～D16可以在从时间点“T24”开始经过泡泡时段的时间点“T25”处被输出作为内部数据DQ。泡泡时段可以被设定为其中执行用于输出16比特位数据的突发操作的时间段(对应于时钟信号CLK的两个周期)。由于合成控制信号B3LSUM在时间点“T23”和“T25”处具有逻辑“高”电平，因此可以执行具有如下突发顺序的读取操作，在该突发顺序中第二存储体组中存储的第一组数据D1～D16在第二存储体组中存储的第二组数据D17～D32被输出之后被输出。
如图15中所示，第三存储体组地址BG3选择的第三存储体组中存储的第一组数据D1～D16可以在从第二突发模式命令RD32被生成(以执行用于输出通过第三存储体组地址BG3选择的第三存储体组中存储的32比特位数据的读取操作)的时间点“T23”开始经过由写入延时设定的时段(对应于时钟信号CLK的两个周期)的时间点“T24”处被输出作为内部数据DQ。用于输出第三存储体组中存储的第一组数据D1～D16作为内部数据DQ的操作可以在时间点“T25”处终止，并且第三存储体组中存储的第二组数据D17～D32可以在时间点“T25”之后泡泡时段终止的时间点“T26”处被输出作为内部数据DQ。由于合成控制信号B3LSUM在时间点“T24”和“T26”处具有逻辑“低”电平，因此可以执行具有如下突发顺序的读取操作，在该突发顺序中第三存储体组中存储的第二组数据D17～D32在第三存储体组中存储的第一组数据D1～D16被输出之后被输出。
参照图16和图17，图示了在如下读取操作的情况下的内部数据DQ的突发顺序，即，用于在锁存控制信号B3LAT被设定为具有逻辑“低”电平时输出通过第一存储体组地址BG1选择的第一存储体组中存储的16比特位数据的读取操作，用于在锁存控制信号B3LAT被设定为具有逻辑“高”电平时输出通过第二存储体组地址BG2选择的第二存储体组中存储的32比特位数据的读取操作，以及用于在锁存控制信号B3LAT被设定为具有逻辑“低”电平时输出通过第三存储体组地址BG3选择的第三存储体组中存储的16比特位数据的读取操作。
如图16中所示，在列地址选通命令CAS被生成时，命令/地址信号CA<1:7>的第七比特位CA<7>可以被锁存以生成锁存控制信号B3LAT。在时间点“T31”处，锁存控制信号B3LAT可以被生成为具有逻辑“低”电平，因为在列地址选通命令CAS被首次生成时，命令/地址信号CA<1:7>的第七比特位CA<7>具有逻辑“低”电平。由于在列地址选通命令CAS被第二次生成时，命令/地址信号CA<1:7>的第七比特位CA<7>具有逻辑“高”电平，因此锁存控制信号B3LAT可以被生成为具有逻辑“高”电平。由于在列地址选通命令CAS被第三次生成时，命令/地址信号CA<1:7>的第七比特位CA<7>具有逻辑“低”电平，因此锁存控制信号B3LAT可以被生成为具有逻辑“低”电平。
如图16中所示，如果关于通过第一存储体组地址BG1选择的第一存储体组的第一突发模式命令RD16被生成，则在时间点“T32”处可以生成读取脉冲RDT以执行用于输出第一存储体组中存储的16比特位数据的突发操作。如果关于通过第二存储体组地址BG2选择的第二存储体组的第二突发模式命令RD32被生成，则在时间点“T33”处可以生成读取脉冲RDT以执行用于输出第二存储体组中存储的32比特位数据的突发操作。如果关于第二存储体组的第二突发模式命令RD32被生成，则突发模式电平信号LRD32的电平可以从逻辑“低”电平变为逻辑“高”电平。如果关于通过第三存储体组地址BG3选择的第三存储体组的第一突发模式命令RD16被生成，则在时间点“T34”处可以生成读取脉冲RDT以执行用于输出第三存储体组中存储的16比特位数据的突发操作。如果关于第三存储体组的第一突发模式命令RD16被生成，则突发模式电平信号LRD32的电平可以从逻辑“高”电平变为逻辑“低”电平。突发模式电平信号LRD32的电平可以在从关于第二存储体组的第二突发模式命令RD32被生成的时间点开始经过其中执行被设定为具有“32”的突发长度的突发操作的时段的时间点处从逻辑“低”电平变为逻辑“高”电平。
如图16中所示，在突发模式电平信号LRD32具有逻辑“低”电平的时段期间，读取脉冲RDT可以被输出作为第一突发脉冲RDT16。在突发模式电平信号LRD32具有逻辑“高”电平的时段期间，读取脉冲RDT可以被输出作为第二突发脉冲RDT32。第二突发脉冲RDT32可以被延迟其中执行被设定为具有“32”的突发长度的突发操作的时段，并且第二突发脉冲RDT32的延迟脉冲可以被输出作为内部读取脉冲IRDT。在一个实施例中，如果对于时钟信号CLK的一个周期输出8比特位数据，则内部读取脉冲生成电路34可以将第二突发脉冲RDT32延迟时钟信号CLK的四个周期以生成内部读取脉冲IRDT。由于第二突发脉冲RDT32在时间点“T33”处被生成，因此内部读取脉冲IRDT可以在从时间点“T33”开始经过时钟信号CLK的四个周期的时间点“T35”处被生成。
如图16中所示，第二突发脉冲RDT32可以被划分以提供分脉冲DVP<1:2>。在时间点“T33”处生成的第二突发脉冲RDT32可以被输出作为分脉冲DVP<1:2>的第一比特位DVP<1>。内部读取脉冲IRDT可以被划分以提供内部分脉冲IDVP<1:2>。在时间点“T35”处生成的内部读取脉冲IRDT可以被输出作为内部分脉冲IDVP<1:2>的第一比特位IDVP<1>。由于通过合成分脉冲DVP<1:2>的第一比特位DVP<1>和内部分脉冲IDVP<1:2>的第一比特位IDVP<1>来提供合成划分脉冲DSUM<1:2>的第一比特位DSUM<1>，因此合成划分脉冲DSUM<1:2>的第一比特位DSUM<1>可以在时间点“T33”和时间点“T35”处被生成。
如图16中所示，锁存控制信号B3LAT可以与分脉冲DVP<1:2>的第一比特位DVP<1>同步地被锁存以提供第一划分锁存信号DLAT1。在时间点“T33”处，第一划分锁存信号DLAT1可以被设定为具有逻辑“高”电平。锁存控制信号B3LAT可以与第一突发脉冲RDT16同步地被锁存以提供合成控制信号B3LSUM。在时间点“T32”和“T34”处，合成控制信号B3LSUM可以被设定为具有逻辑“低”电平。第一划分锁存信号DLAT1可以与合成划分脉冲DSUM<1:2>的第一比特位DSUM<1>同步地被锁存以提供合成控制信号B3LSUM。在时间点“T33”和“T35”处，合成控制信号B3LSUM可以被设定为具有逻辑“高”电平。
下面将参照图17描述生成内部数据DQ的操作。在该情况下，可以假设写入延时被设定为“二”，并且合成控制信号B3LSUM被设定为：在时间点“T32”和时间点“T33”之间的时段期间具有逻辑“低”电平，在时间点“T33”和时间点“T34”之间的时段期间具有逻辑“高”电平，在时间点“T34”和时间点“T35”之间的时段期间具有逻辑“低”电平，并且在时间点“T35”之后具有逻辑“高”电平(参看图16)。
如图17中所示，第一存储体组地址BG1选择的第一存储体组中存储的第一组数据D1～D16可以在从第一突发模式命令RD16被生成(以执行用于输出第一存储体组地址BG1选择的第一存储体组中存储的16比特位数据的读取操作)的时间点“T41”开始经过由写入延时设定的时段(对应于时钟信号CLK的两个周期)的时间点“T42”处被输出作为内部数据DQ。
如图17中所示，第二存储体组地址BG2选择的第二存储体组中存储的第二组数据D17～D32可以在从第二突发模式命令RD32被生成(以执行用于输出第二存储体组地址BG2选择的第二存储体组中存储的32比特位数据的读取操作)的时间点“T42”开始经过由写入延时设定的时段(对应于时钟信号CLK的两个周期)的时间点“T43”处被输出作为内部数据DQ。用于输出第二存储体组中存储的第二组数据D17～D32作为内部数据DQ的操作可以在时间点“T44”处终止，并且第二存储体组中存储的第一组数据D1～D16可以在从时间点“T44”开始经过泡泡时段的时间点“T45”处被输出作为内部数据DQ。泡泡时段可以被设定为其中执行用于输出16比特位数据的突发操作的时间段(对应于时钟信号CLK的两个周期)。由于合成控制信号B3LSUM在时间点“T43”和“T45”处具有逻辑“高”电平，因此可以执行具有如下突发顺序的读取操作，在该突发顺序中第二存储体组中存储的第一组数据D1～D16在第二存储体组中存储的第二组数据D17～D32被输出之后被输出。
如图17中所示，第三存储体组地址BG3选择的第三存储体组中存储的第一组数据D1～D16可以在从第一突发模式命令RD16被生成(以执行用于输出第三存储体组地址BG3选择的第三存储体组中存储的16比特位数据的读取操作)的时间点“T43”开始经过由写入延时设定的时段(对应于时钟信号CLK的两个周期)的时间点“T44”处被输出作为内部数据DQ。
如上文所述，如果第二突发模式命令(对应于第二突发模式命令RD32)被生成以执行用于从所选择的存储体组输出32比特位数据的读取操作，则根据一个实施例的半导体器件可以在泡泡时段之前和之后锁存控制信号以在泡泡时段之前和之后根据相同的突发顺序输出16比特位数据。例如，当第二突发模式命令RD32被生成时，合成控制信号B3LSUM可以被设定为在泡泡时段之前和之后具有相同的逻辑电平，以据此在泡泡时段之前和之后具有相同的突发顺序。尽管结合其中输出16比特位数据的读取操作和在泡泡时段之前和之后输出32比特位数据的读取操作描述了以上实施例，但是本公开不限于此。例如，本公开还可以应用于用于输出“N”比特位数据的读取操作和用于在泡泡时段之前和之后输出“M”比特位数据的读取操作(其中“N”和“M”表示自然数)。
根据上述实施例，用于确定突发顺序的控制信号可以在突发模式中被锁存，在突发模式中在泡泡时段之前和之后输出具有预定比特位数的数据。因此，在泡泡时段之前和之后可以应用相同的突发顺序。
图1中所示的半导体器件1可以应用于电子系统，包括存储器系统、图形系统、计算系统、移动系统等。例如，如图18中所示，根据一个实施例的电子系统1000可以包括数据存储电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。
数据存储电路1001可以根据从存储器控制器1002输出的控制信号，存储从存储器控制器1002输出的数据，或者可以读取所存储的数据并且将其输出到存储器控制器1002。数据存储电路1001可以包括图1中所示的半导体器件1。同时，数据存储电路1001可以包括非易失性存储器，其即使在其电源中断时仍可以保存其存储的数据。非易失性存储器可以是诸如NOR型闪速存储器或NAND型闪速存储器的闪速存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、自旋转移矩随机存取存储器(STTRAM)、或磁随机存取存储器(MRAM)等。
存储器控制器1002可以通过I/O接口1004接收从外部装置(例如，主机装置)输出的命令，并且可以对从主机装置输出的命令解码以控制用于将数据输入到数据存储电路1001或缓冲存储器1003中的操作或者用于将数据存储电路1001或缓冲存储器1003中存储的数据输出的操作。尽管图18图示了具有单个模块的存储器控制器1002，但是存储器控制器1002可以包括用于控制数据存储电路1001的一个控制器和用于控制包括易失性存储器的缓冲存储器1003的另一控制器。
缓冲存储器1003可以临时存储要由存储器控制器1002处理的数据。就是说，缓冲存储器1003可以临时存储从数据存储电路1001输出的数据或者要输入到数据存储电路1001中的数据。缓冲存储器1003可以根据控制信号存储从存储器控制器1002输出的数据。缓冲存储器1003可以读取所存储的数据并且将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)等。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部装置(即，主机)。因而，存储器控制器1002可以通过I/O接口1004接收从外部装置(即，主机)提供的控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002输出的数据输出到外部装置(即，主机)。就是说，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括各种接口协议中的任意一个，诸如通用串行总线(USB)、多媒体卡(MMC)、快速外围部件互连(PCI-E)、串行附连SCSI(SAS)、串行AT附连(SATA)、并行AT附连(PATA)、小型计算机系统接口(SCSI)、增强小型设备接口(ESDI)、集成驱动电子装置(IDE)等。
电子系统1000可以用作主机的辅助存储装置或者外部存储装置。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(micro SD)卡、安全数字高容量(SDHC)卡、存储器棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、或紧凑闪速(CF)卡等。

Claims (20)

1.一种半导体器件，包括：
合成控制信号生成电路，其被配置成响应于第一突发模式命令和第二突发模式命令而用锁存控制信号生成用于确定突发顺序的合成控制信号；以及
数据输出控制电路，其被配置成响应于所述合成控制信号而输出存储体组中包括的数据作为内部数据，
其中，当所述第二突发模式命令被生成时，泡泡时段之后的所述合成控制信号被设定为具有与所述泡泡时段之前的所述合成控制信号相同的逻辑电平。
2.如权利要求1所述的半导体器件，
其中，所述第一突发模式命令被生成为执行第一突发操作，所述第一突发操作的突发长度被设定为“N”，使得所述存储体组中存储的“N”比特位数据被输出；
其中，所述第二突发模式命令被生成为执行第二突发操作，所述第二突发操作的突发长度被设定为“M”，使得所述存储体组中存储的“M”比特位数据被输出；以及
其中“N”和“M”表示自然数。
3.如权利要求2所述的半导体器件，
其中“M”被设定为等于“2N”；以及
其中，所述第二突发操作被执行以：在所述泡泡时段之前输出所述存储体组中存储的“M”比特位数据中的根据突发顺序选择的“N”比特位数据，并且在经过所述泡泡时段之后输出所述存储体组中存储的“M”比特位数据中的剩余的“N”比特位数据。
4.如权利要求3所述的半导体器件，其中所述泡泡时段被设定为能够支持“N”比特位数据的输出的时间段。
5.如权利要求3所述的半导体器件，
其中所述存储体组中存储的“M”比特位数据包括具有“N”比特位数据的第一组数据和具有“N”比特位数据的第二组数据；
其中，当所述合成控制信号在所述第二突发操作期间具有第一逻辑电平时，所述第一组数据在所述泡泡时段之前被输出并且所述第二组数据在从所述第一组数据被输出的时间点开始经过所述泡泡时段之后被输出；以及
其中，当所述合成控制信号在所述第二突发操作期间具有第二逻辑电平时，所述第二组数据在所述泡泡时段之前被输出并且所述第一组数据在从所述第二组数据被输出的时间点开始经过所述泡泡时段之后被输出。
6.如权利要求1所述的半导体器件，其中所述合成控制信号生成电路接收分脉冲和合成划分脉冲以生成所述合成控制信号。
7.如权利要求6所述的半导体器件，
其中，当所述第一突发模式命令被生成时，所述合成控制信号生成电路锁存所述锁存控制信号以生成所述合成控制信号；以及
其中，当所述分脉冲和所述合成划分脉冲被生成时，所述合成控制信号生成电路锁存所述锁存控制信号以生成所述合成控制信号。
8.如权利要求6所述的半导体器件，进一步包括脉冲划分电路，所述脉冲划分电路被配置成响应于所述第一突发模式命令和所述第二突发模式命令而生成所述分脉冲和所述合成划分脉冲。
9.如权利要求8所述的半导体器件，其中所述脉冲划分电路包括：
突发脉冲生成电路，其被配置成响应于突发模式电平信号而用读取脉冲生成第一突发脉冲和第二突发脉冲；
内部读取脉冲生成电路，其被配置成使所述第二突发脉冲延迟以生成内部读取脉冲；以及
分脉冲生成电路，其被配置成对所述第二突发脉冲进行划分以生成所述分脉冲。
10.如权利要求9所述的半导体器件，其中当所述第一突发模式命令或所述第二突发模式命令被生成时，所述读取脉冲被创建。
11.如权利要求9所述的半导体器件，
其中所述突发模式电平信号被设定为在所述第一突发模式命令被生成时具有第一逻辑电平；
其中所述突发模式电平信号被设定为在所述第二突发模式命令被生成时具有第二逻辑电平；以及
其中所述突发模式电平信号被设定为在从所述第二突发模式命令被生成的时间点开始经过预定时段之后具有所述第二逻辑电平。
12.如权利要求9所述的半导体器件，其中，所述内部读取脉冲生成电路将所述第二突发脉冲延迟其中执行与所述第二突发模式命令对应的突发操作的时段，从而生成所述内部读取脉冲。
13.如权利要求9所述的半导体器件，
其中所述分脉冲生成电路在所述第二突发脉冲被首次生成时生成所述分脉冲的第一比特位；以及
其中所述分脉冲生成电路在所述第二突发脉冲被第二次生成时生成所述分脉冲的第二比特位。
14.如权利要求9所述的半导体器件，其中所述脉冲划分电路还包括：
内部分脉冲生成电路，其被配置成对所述内部读取脉冲进行划分以生成内部分脉冲；以及
脉冲合成电路，其被配置成合成所述分脉冲和所述内部分脉冲以生成所述合成划分脉冲。
15.如权利要求14所述的半导体器件，
其中所述内部分脉冲生成电路在所述内部读取脉冲被首次创建时生成所述内部分脉冲的第一比特位；以及
其中所述内部分脉冲生成电路在所述内部读取脉冲被第二次创建时生成所述内部分脉冲的第二比特位。
16.一种半导体器件，包括：
脉冲划分电路，其被配置成响应于第一突发模式命令和第二突发模式命令而生成分脉冲和合成划分脉冲；以及
合成控制信号生成电路，其被配置成：响应于所述第一突发模式命令、所述第二突发模式命令、所述分脉冲和所述合成划分脉冲而用锁存控制信号生成用于确定突发顺序的合成控制信号，
其中，当所述第二突发模式命令被生成时，泡泡时段之后的所述合成控制信号被设定为具有与所述泡泡时段之前的所述合成控制信号相同的逻辑电平。
17.如权利要求16所述的半导体器件，其中所述脉冲划分电路包括：
突发脉冲生成电路，其被配置成响应于突发模式电平信号而用读取脉冲生成第一突发脉冲和第二突发脉冲；
内部读取脉冲生成电路，其被配置成使所述第二突发脉冲延迟以生成内部读取脉冲；以及
分脉冲生成电路，其被配置成对所述第二突发脉冲进行划分以生成所述分脉冲；
内部分脉冲生成电路，其被配置成对所述内部读取脉冲进行划分以生成内部分脉冲；以及
脉冲合成电路，其被配置成将所述分脉冲和所述内部分脉冲合成以生成所述合成划分脉冲。
18.如权利要求16所述的半导体器件，
其中，所述第一突发模式命令被生成为执行第一突发操作，所述第一突发操作的突发长度被设定为“N”，使得存储体组中存储的“N”比特位数据被输出；
其中，所述第二突发模式命令被生成为执行第二突发操作，所述第二突发操作的突发长度被设定为“M”，使得所述存储体组中存储的“M”比特位数据被输出；以及
其中“N”和“M”表示自然数。
19.如权利要求18所述的半导体器件，
其中，所述存储体组中存储的“M”比特位数据包括具有“N”比特位数据的第一组数据和具有“N”比特位数据的第二组数据；
其中，当所述合成控制信号在所述第二突发操作期间具有第一逻辑电平时，所述第一组数据在所述泡泡时段之前被输出并且所述第二组数据在从所述第一组数据被输出的时间点开始经过所述泡泡时段之后被输出；以及
其中，当所述合成控制信号在所述第二突发操作期间具有第二逻辑电平时，所述第二组数据在所述泡泡时段之前被输出并且所述第一组数据在从所述第二组数据被输出的时间点开始经过所述泡泡时段之后被输出。
20.如权利要求18所述的半导体器件，其中所述泡泡时段被设定为能够支持“N”比特位数据的输出的时间段。
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