KR100336330B1 - 단일의어드레스입력으로부터버스트판독액세스및기록액세스를제공하는메모리장치 - Google Patents

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Abstract

본 발명의 제 1 관점에 따르면, 메모리 장치는 주메모리 어레이 및 부메모리 어레이를 갖는다. 단일의 버스트에 있어서, 데이터는 주메모리 어레이 내의 일련의 열로부터 판독되고, 주메모리 어레이 내의 한 개의 열에서 부메모리 어레이의 1개의 열로 전송되며, 부메모리 어레이 내의 일련의 열로부터 판독되고, 주메모리 어레이 내의 상기의 열 내에 기록된다. 본 발명의 제 2 관점에 따르면, 메모리 장치는 메모리 어레이 및 별개의 데이터 입력단자 및 출력단자를 갖는다. 단일의 버스트에 있어서, 데이터는 메모리 어레이 내의 일련의 열로부터 판독되고, 상기 일련의 열 중의 하나의 열에, 바람직하게는 최후의 열에 기록된다. 기록된 데이터의 입력은 입력 데이터가 기록되는 열로부터 판독된 데이터의 출력과 동시에 행해지는 것이 바람직하다.

Description

단일의 어드레스 입력으로부터 버스트 판독 액세스 및 기록 액세스를 제공하는 메모리 장치
본 발명은 예컨대 동화상의 디지탈 처리에 유용한 특징을 갖는 메모리 장치에 관한 것이다.
이러한 종류의 처리의 필요성은 점차로 증가되고 있다. 예컨대, 텔레비젼 수상기는 디지탈 화상처리 기술을 이용하고 있고, 퍼스널 컴퓨터 및 워크스테이션은 영상을 표시하는데 사용되고 있으며, 동화상은 이들 서로 다른 미디어 사이에서 교환되고 있고, 다른 포맷들 사이의 변환이 필요하게 되고 있다.
많은 디지탈 화상처리는 복수의 화소로 이루어지는 구형의 블록에 대하여 행해진다. 그 전형적인 예로서, 노이즈 삭감을 위한 공간적 및 시간적 필터링, 효과처리 및 포맷변환이 있다. 다른 예로서, 화상압축을 위한 움직임 예측이 있다. 따라서, 동화상을 실시간으로 처리할 때, 화소의 블록을 고속으로 검색하는 것이 필요하다.
예컨대, 동화상에서의 새로운 화소의 각각이 수신되어 기억될 때, 새로운 화소가 생긴 화소 블록 및 몇 개의 선행하는 화상 프레임 또는 필드로부터의 대응하는 화소 블록을, 다음 화소가 수신되기 전에 판독할 필요가 있을 지도 모른다.
종래의 다이나믹 랜덤 액세스 메모리(DRAM)는 이 태스크에는 너무 느리다. 왜냐하면 모든 판독 및 기록 액세스가 시간이 걸리는 새로운 어드레스의 입력보다 나중에 와야 하기 때문이다.
비디오 랜덤 액세스 메모리(VRAM)로서 알려진 종래의 듀얼포트 DRAM은 행 전체의 화소, 예컨대, 화면 상의 수평 주사선 상의 모든 화소에 고속의 직렬 판독 액세스를 제공할 수 있지만, 이러한 특징은 구형의 화소 블록으로의 액세스에 대해서는 유용하지 않다.
동기 다이나믹 랜덤 액세스 메모리(SDRAM) 및 동기 그래픽 랜덤 액세스 메모리(SGRAM)는 화소의 보다 작은 그룹에 대한 버스트 액세스를 가능하게 하지만, 판독 액세스와 기록 액세스에 대해서 별개의 어드레스 입력을 요구하는데, 이것은 새로운 화소의 도착이 판독 액세스와 기록 액세스의 양쪽을 요구하는 경우에는 불편하다. SDRAM 및 SGRAM은 또 디지탈 필터링에 가장 자주 요구되는 버스트 길이의 일부를 서포트하지 않는다.
또한, 이들 메모리의 어느 것도 몇 개의 프레임 또는 필드 내의 화소 블록으로의 액세스를 제공하도록 쉽게 종속 접속될 수 없다.
종래의 RAM의 불충분으로 인해, 시스템 설계자는 필드 또는 프레임을 기억하기 위해서 선입선출(FIFO) 메모리를 사용하고, 구형의 화소 블록을 액세스할 때 사용하기 위한 라인 메모리를 구비한 ASIC(application-specific integrated circuit)을 제공하도록 자주 강요받았다. 예컨대, 각각 스태틱 랜덤 액세스 메모리(SRAM)가 1024개의 8비트 워드를 기억하는 21개의 라인 메모리를 구비한 ASIC는, 예컨대 디지탈 텔레비젼 수상기에 사용되었다. 그러나, SRAM 메모리셀은 크기 때문에, 라인 메모리는 ASIC 내에서 큰 공간을 취득하여, 수용될 수 있는 실제의 화상처리회로의 양을 제한한다. 또한, SRAM 라인 메모리는 시프트 레지스터로서 동작하기 때문에, 큰 전류를 소비하여, ASIC의 비용이 높아진다.
더 상세한 것은 후술한다.
따라서, 본 발명의 목적은 필드 또는 프레임 메모리의 기능과, 복수의 라인 메모리의 기능을 결합하는 메모리 장치를 제공하는 데에 있다.
본 발명의 또 다른 목적은 단일의 행-열 어드레스의 입력에 의해 단일의 기록 액세스와 조합된 버스트 판독 액세스를 행할 수 있는 메모리 장치를 제공하는 데에 있다.
본 발명의 또 다른 목적은 단일의 행어드레스의 입력에 의해, 이전에 입력된 열어드레스를 사용하여, 단일의 기록 액세스와 조합된 버스트 판독 액세스를 행할 수 있는 메모리 장치를 제공하는 데에 있다.
본 발명의 또 다른 목적은 종속접속에 알맞은 메모리 장치를 제공하는 데에 있다.
본 발명의 또 다른 목적은 동화상의 복수의 필드 또는 프레임을 위한 화소 데이터를 기억할 수 있고, 단일의 조합된 버스트로 각 필드 또는 프레임으로부터의 복수의 화소 데이터를 출력할 수 있는 메모리 장치를 제공하는 데에 있다.
본 발명의 제 1 관점에 따른, 메모리 장치는 주메모리 어레이 및 부메모리 어레이를 갖고, 양쪽 어레이는 동일한 워드선, 행디코더, 및 내부 데이터 버스를 공용한다. 부메모리 어레이는 주메모리 어레이보다도 열의 수가 적다. 데이터 버스는 데이터 입력부 및 데이터 출력부에 결합되는데, 이들은 외부 데이터 입력단자 및 외부 데이터 출력단자를 갖는다.
열어드레스 발생기가, 외부 열어드레스 신호에 의해 지정되는 단일의 개시 열어드레스로부터 일련의 열어드레스를 발생한다. 주 열디코더는 열어드레스를 디코드하여, 주메모리 어레이 내의 일련의 열을 선택한다. 부 열디코더는 열어드레스의 하위비트를 디코드하여, 부메모리 어레이 내의 일련의 열을 선택한다.
제어신호 발생기는 내부제어신호를 발생하여, 주메모리 어레이 내에 기억된 데이터가 내부 데이터 버스를 통해 출력되고, 주메모리 어레이 내에 기억된 데이터가 내부 데이터 버스를 통해 부메모리 어레이에 전송되며, 부메모리 어레이 내에기억된 데이터가 내부 데이터 버스를 통해 출력되고, 입력 데이터가 내부 데이터 버스를 통해 주메모리 어레이에 전송된다. 바람직하게는, 이것들의 동작은 단일의 버스트로 행해진다. 즉, 단일의 버스트에 있어서, 데이터가 주메모리 어레이 내의 복수의 열 및 부메모리 어레이 내의 복수의 열로부터 출력되고, 주메모리 어레이 내의 하나의 열에서 부메모리 어레이 내의 하나의 열로 전송되며, 주메모리 어레이 내의 동일한 하나의 열에 입력된다.
데이터 입력단자 및 데이터 출력단자는 분리될 수도 있어, 데이터 출력부로부터 데이터를 출력하는 동안에 데이터 입력부가 입력 데이터를 수신하도록 허용한다. 바람직하게는, 입력 데이터와, 입력데이터와 동시에 출력되는 데이터는, 주메모리 어레이 내의 동일한 열어드레스를 포함하여, 메모리 장치의 종속접속을 용이하게 한다.
주메모리 어레이로부터 부메모리 어레이로 데이터를 쉽게 전송하기 위해서, 내부 데이터 버스를, 주메모리 어레이에 결합된 주부분과, 부메모리 어레이에 결합된 부분으로 분할할 수도 있다. 이들 2개의 부분은 데이터 버스 스위치에 의해, 또는 데이터 출력부에 의해 서로 접속될 수도 있다. 데이터 버스 스위치가 사용되는 경우, 기록 증폭기를 설치하여, 내부 데이터 버스의 부분으로부터 부메모리 어레이 내에 기록할 수 있는 데이터를 증폭하는 것이 바람직하다.
열어드레스 발생기를 주 열디코더 및 부 열디코더에 결합하는 열어드레스 신호선을 비슷하게 어드레스 버스 스위치에 의해 분할할 수도 있고, 또는 분리된 신호선을 설치할 수도 있다.
메모리 장치는 바람직하게는, 개시 어드레스가 그 내부에 기억되는 어드레스 레지스터를 포함하므로, 열어드레스 발생기는 동일한 개시 어드레스를 외부에서 반복하여 입력하는 일없이 동일한 일련의 열어드레스를 발생할 수 있다.
메모리 장치는 바람직하게는 적어도 2개의 뱅크를 갖고, 각 뱅크가 각각 주메모리 어레이와 부메모리 어레이를 갖는다. 단일의 버스트는 제 1 뱅크 내의 주메모리 어레이로부터 판독된 데이터의 출력과, 제 2 뱅크 내의 주메모리 어레이로부터 판독된 데이터의 출력과, 제 1 뱅크 내의 부메모리 어레이로부터 판독된 데이터의 출력과, 제 1 뱅크 내의 주메모리 어레이로의 데이터의 입력으로 이루어질 수 있다. 제 1 뱅크 내의 주메모리 어레이로의 입력 데이터의 기록과, 제 1 뱅크 내의 주메모리 어레이로부터 부메모리 어레이로의 데이터의 전송은, 제 2 뱅크로의 판독 액세스 동안에 발생하는 것이 바람직하다. 전송 레지스터를 설치하여, 제 1 뱅크 내의 주메모리 어레이로부터 판독된 데이터를, 전송 레지스터 내에 일시적으로 기억한 후, 제 2 뱅크가 액세스되고 있는 동안에 제 1 뱅크 내의 부메모리 어레이로 전송하는 것이 바람직하다. 입력 데이터 레지스터를 설치하여, 제 1 뱅크 내에 주메모리 어레이로 기록하는 동안에, 입력 데이터를 유지하는 것이 바람직하다.
본 발명의 제 2 관점에 따른, 메모리 장치는 메모리 어레이와, 행디코더와, 열디코더와, 열어드레스 발생기와, 내부 데이터 버스와, 데이터 입력부와, 데이터 출력부를 갖는다. 데이터 입력부의 데이터 입력단자는 데이터 출력부의 데이터 출력단자와 분리되어 있다. 데이터 출력부는 데이터 버스 스위치를 통해 내부 데이터 버스에 결합되어 있다.
메모리 장치는 또 제어신호 발생기를 갖고, 이 제어신호 발생기는 열어드레스 발생기가 외부 열어드레스 신호에 의해 지정된 개시 어드레스로부터 일련의 열어드레스를 발생하게 하는 제어신호를 발생한다. 메모리 어레이 내의 대응하는 열로부터 데이터의 버스트가 판독된다. 버스트의 최후에, 입력 데이터가 데이터 입력부에 의해 수신되어, 메모리 어레이 내의 하나의 열로 전송된다.
이 하나의 열은 데이터가 판독된 최후의 열인 것이 바람직하다. 버퍼회로를 데이터 버스 스위치와 데이터 출력부의 사이에 설치하여, 최후의 열로부터 판독된 데이터가 데이터 출력부에 의해 출력되고 있는 동안에, 입력 데이터를 데이터 입력부에 의해 수신하여, 메모리 어레이로 전송할 수 있도록 하여, 메모리 장치의 종속접속을 용이하게 하는 것이 바람직하다.
데이터 버스 초기화 유니트를 설치하여, 최후의 열로부터 판독된 데이터가 버퍼회로로 전송된 후에, 데이터 입력부로부터 메모리 어레이로의 데이터의 전송을 준비하는 중에, 내부 데이터 버스를 초기화하는 것이 바람직하다.
본 발명의 제 1 관점과 같이 어드레스 레지스터를 설치하는 것이 바람직하다.
메모리 어레이는, 각각 동화상의 1개의 필드 또는 1개의 프레임을 위한 데이터를 각각 기억하는 복수의 블록으로 분할될 수도 있다. 이 경우에, 블록 선택 유니트를 설치하여, 적어도 하나의 열어드레스 비트를 버스트를 통해서 도중에 수정하여, 하나의 블록으로부터 또 다른 블록으로 버스트가 점프하므로, 서로 다른 필드 또는 프레임에서의 복수의 화소를 위한 데이터를 판독하는 것이 바람직하다.
또, 메모리 어레이를 복수의 뱅크로 분할할 수도 있다.
도 1은 화소의 군을 도시한 도면,
도 2는 동화상의 몇 개의 연속하는 필드 내의 화소의 군을 도시한 도면,
도 3은 동화상의 연속하는 필드 내의 보다 많은 화소의 군을 도시한 도면,
도 4는 도 3의 화소로의 판독 액세스를 위한 종래의 시스템을 도시한 도면,
도 5는 판독 및 기록 액세스의 경우를 도시한 도면,
도 6은 판독 및 기록 액세스의 다른 경우를 도시한 도면,
도 7은 도 5의 액세스동작에 대응하는 도 4의 일부를 도시한 도면,
도 8은 도 6의 액세스동작에 대응하는 도 4의 일부를 도시한 도면,
도 9는 본 발명의 제 1 실시예를 나타내는 블록도,
도 10은 제 1 실시예를 보다 상세히 나타내는 회로도,
도 11은 제 1 실시예의 주메모리 어레이로의 판독 액세스를 나타내는 타이밍도,
도 12는 제 1 실시예의 부메모리 어레이로의 판독 액세스를 나타내는 타이밍도,
도 13은 본 발명의 제 2 실시예를 나타내는 회로도,
도 14는 본 발명의 제 3 실시예를 나타내는 회로도,
도 15는 본 발명의 제 4 실시예를 나타내는 회로도,
도 16은 제 1의 4실시예의 주메모리 및 부메모리 어레이의 사용법을 도시한 도면,
도 17은 본 발명의 제 5 실시예를 나타내는 회로도,
도 18은 제 5 실시예에서 실행된 버스트 액세스동작을 나타내는 타이밍도,
도 19는 도 18의 액세스동작에 대응하는 도 4의 일부를 도시한 도면,
도 20은 제 5 실시예의 다운카운터의 재로드를 나타내는 타이밍도,
도 21은 본 발명의 제 6 실시예를 나타내는 회로도,
도 22는 본 발명의 제 7 실시예를 나타내는 회로도,
도 23은 본 발명의 제 8 실시예를 나타내는 회로도,
도 24는 본 발명의 제 9 실시예를 나타내는 회로도,
도 25는 제 9 실시예에 의해 치환될 수 있는 도 4의 시스템의 일부를 도시한 도면,
도 26, 도 27, 도 28, 도 29는 제 9 실시예에서의 화소 데이터를 기억 및 액세스하기 위한 개념을 나타내는 도면,
도 30은 제 9 실시예에 있어서 단일 버스트에 의해 액세스될 수 있는 화소 데이터를 도시한 도면,
도 31은 종속접속에 알맞은 방법으로 도 30에 나타낸 화소 데이터를 액세스하는 버스트를 나타내는 타이밍도,
도 32는 도 30에 나타낸 화소 데이터를 액세스하는 버스트를 나타내는 타이밍도,
도 33은 제 9 실시예에 있어서 단일 버스트로 액세스될 수 있는 더 많은 화소 데이터를 도시한 도면,
도 34는 종속접속에 알맞은 방법으로, 도 33에 나타낸 화소 데이터를 액세스하는 버스트를 나타내는 타이밍도,
도 35는 도 33에 나타낸 화소 데이터를 액세스하는 다른 버스트를 나타내는 타이밍도,
도 36은 제 9 실시예에 있어서 단일 버스트로 액세스될 수 있는 더 많은 화소 데이터를 도시한 도면,
도 37은 도 36에 나타낸 화소 데이터를 액세스하는 버스트를 나타내는 타이밍도,
도 38은 본 발명의 제 10 실시예를 나타내는 블록도,
도 39는 본 발명의 제 11 실시예를 나타내는 블록도,
도 40은 본 발명의 제 12 실시예를 나타내는 블록도,
도 41은 본 발명의 제 13 실시예를 나타내는 블록도,
도 42 내지 도 47은 비종속접속모드에 있어서의 제 13 실시예의 동작을 도시한 도면,
도 48은 버스트의 최초에 종속 접속된 모드에 있어서의 제 13 실시예의 동작을 도시한 도면,
도 49는 본 발명의 제 14 실시예를 나타내는 블록도,
도 50은 본 발명의 제 15 실시예를 나타내는 블록도,
도 51은 본 발명의 제 16 실시예를 나타내는 블록도,
도 52는 본 발명의 제 17 실시예를 나타내는 블록도,
도 53은 본 발명의 제 18 실시예를 나타내는 블록도,
도 54는 본 발명의 제 19 실시예를 나타내는 블록도,
도 55는 본 발명의 제 20 실시예를 나타내는 블록도,
도 56은 본 발명의 제 21 실시예를 나타내는 블록도,
도 57은 본 발명의 제 22 실시예를 나타내는 블록도,
도 58은 본 발명의 제 23 실시예를 나타내는 블록도,
도 59는 본 발명의 제 24 실시예를 나타내는 블록도,
도 60은 본 발명의 제 25 실시예를 나타내는 블록도,
도 61은 본 발명의 제 26 실시예를 나타내는 블록도,
도 62, 도 63 및 도 64는 우수 및 기수필드로부터의 다른 수의 화소를 사용하여, 연속하는 필드에 대하여 행해진 필터링 동작에서 액세스되는 화소 데이터를 도시한 도면,
도 65는 제 26 실시예에 있어서의 도 62의 화소 데이터로의 버스트 액세스를 나타내는 타이밍도,
도 66은 제 26 실시예에 있어서의 도 64의 화소 데이터로의 버스트 액세스를 나타내는 타이밍도,
도 67은 선행의 실시예의 변형예를 나타내는 도면,
도 68은 본 발명의 제 27 실시예를 나타내는 블록도,
도 69는 도 68의 어드레스 입력부의 보다 상세한 블록도,
도 70은 도 68의 액세스 카운터의 보다 상세한 블록도,
도 71은 종속 접속된 입력 및 출력을 나타내는, 제 27 실시예의 동작을 설명하는 타이밍도,
도 72는 제 27 실시예에 있어서의 메모리 어레이 내의 필드 데이터의 배치를 도시한 도면,
도 73 및 도 74는 제 27 실시예에 의해 행해진 연속하는 버스트 액세스를 도시한 도면,
도 75는 제 27 실시예에 의해 출력된 데이터를 수신하는 회로를 도시한 도면,
도 76은 제 27 실시예의 메모리 장치의 종속접속을 도시한 도면,
도 77은 본 발명의 제 28 실시예를 나타내는 블록도,
도 78은 제 28 실시예의 동작을 나타내는 타이밍도,
도 79는 본 발명의 제 29 실시예를 나타내는 블록도,
도 80은 본 발명의 제 30 실시예를 나타내는 블록도,
도 81은 본 발명의 제 31 실시예를 나타내는 블록도,
도 82는 제 31 실시예의 동작을 나타내는 타이밍도,
도 83은 본 발명의 제 32 실시예를 나타내는 블록도,
도 84는 제 32 실시예에 있어서의 어드레스 레지스터, 어드레스 레지스터 출력 스위치, 다운카운터, 및 블록선택 유니트의 내부구성의 일례를 도시한 도면,
도 85는 제 32 실시예에 있어서 단일 버스트로 액세스되는 데이터의 일례를 도시한 도면,
도 86은 제 32 실시예에 있어서 단일 버스트로 액세스되는 데이터의 다른 예를 나타내는 도면,
도 87은 본 발명의 제 33 실시예를 나타내는 블록도,
도 88은 본 발명의 제 34 실시예를 나타내는 블록도,
도 89는 본 발명의 제 35 실시예를 나타내는 블록도,
도 90은 본 발명의 제 36 실시예를 나타내는 블록도,
도 91은 본 발명의 제 37 실시예를 나타내는 블록도,
도 92는 본 발명의 제 38 실시예를 나타내는 블록도,
도 93은 제 38 실시예의 보다 상세한 블록도,
도 94는 제 38 실시예내의 메모리 어레이를 나타내는 개념도,
도 95는 제 38 실시예의 동작을 나타내는 타이밍도.
<도면의 주요부분에 대한 부호의 설명>
A,B : 메모리 뱅크 2,2A,2B : 주메모리 어레이
4,4A,4B : 부메모리 어레이 6,6A,6B : 행디코더
8,8A,8B : 주 열디코더 10,10A,10B : 부 열디코더
12,12A,12B : 열어드레스 발생기 14 : 데이터 입력부
16 : 데이터 출력부 18 : 상위 어드레스 버스
20 : 하위 어드레스 버스 22 : 어드레스 버스 스위치
24,24A,24B : 내부 데이터 버스 26 : 데이터 버스 스위치
28 : 기록 증폭기 30 : 어드레스 카운터
40 : 어드레스 유지 래치 47 : 주어드레스 버스
48 : 부어드레스 버스 50 : 액세스 카운터
52 : 어드레스 레지스터 54 : 어드레스 레지스터 출력 스위치
56 : 뱅크 버스 스위치 62,62A : 전송 레지스터
64 : 입력 데이터 레지스터 70,72,74 : 액세스 카운트 레지스터
76A,76B : 어드레스 재계산기 82 : 데이터 버스 스위치
83 : 버퍼회로 90 : 데이터 버스 초기화 유니트
92 : 블록 선택 유니트
이하, 본 발명의 실시예를 첨부의 도면을 참조하여 설명한다. 그러나, 그 전에, 동화상처리에 관해서 보다 일반적인 정보를 설명한다.
디지탈 화상처리의 일반적인 형태 중 하나는 화소의 값을 그 주변의 화소의 값에 따라 수정하는 필터링이다. 도 1을 참조하면, 그러한 필터링 처리의 일례는 n번째의 주사선 상의 해칭된 원으로 표시된 화소의 값을, 주사선 n-1, n, n+ 1 상의 해칭하지 않은 원으로 표시된 인접화소에 따라 수정하는 것이다.
이러한 필터링은 시간차원의 방향에서 행해질 수 있다. 도 2는 동화상의 5개의 연속하는 필드를 나타내는데, 이 5개의 필드는 우수필드 Fm-1, Fm+1과 인터페이스된 기수필드 Fm-2, Fm, Fm+2를 포함한다. 심볼 △t는 필드주기, 예컨대 1/60 또는 1/50초를 나타낸다. 공간적 및 시간적 필터링 처리에 의해, 5개의 그룹 DTm-2∼DTm+2 내의 모든 화소의 값에 따라, 필드 Fm 내의 해칭으로 표시된 위치에서, 필터된 화소값이 발생할 것이다.
도 3은 5개의 연속하는 필드에 있어서의 5 ×5의 화소블록을 액세스하는 처리를 일반화하여 나타낸 것으로, 공간적 및 시간적 필터링이 3종류의 지연에 의해 서로 분리되어 있는 화소로의 고속 액세스를 필요로 하는 것을 나타낸다. 이 3종류의 지연이란, 동일한 라인 상의 연속하는 화소 사이의 간격에 대응하는 비트지연(W)과, 연속하는 라인 상의 간격에 대응하는 라인지연(L)과, 필드 사이의 간격에 대응하는 필드지연(t)을 말한다.
부수적으로, '비트지연'이라는 용어가 사용되는 이유는 동일한 화소의 데이터 비트가 동시에 병렬로 액세스되는 것이 많기 때문이다. 이 용어는 화소가 단일의 비트로 표시되는 것을 의미하지 않는다. 화소는 전형적으로 모노크롬 화상의 경우 8비트로 이루어지고, 칼라화상의 경우에는, 보다 많은 수의 비트로 이루어진다.
도 4는 화소마다 8비트를 나타내는, 도 3에 도시된 화소값으로의 액세스를 위한 종래의 시스템을 나타낸다. 좌단에는 5개의 종속 접속된 FIFO 필드 메모리 F1, F2, F3, F4가 표시되어 있다. 그 각각은 1개의 필드의 화소 데이터의 양을 기억한다. 이들 필드 메모리는 듀얼포트 장치이고, 하나의 메모리의 출력포트는 다음 메모리의 입력포트에 결합되어 있다. 각 화소는 각 필드 메모리 내에 1개의 필드기간 △t만 존재한다. 입력 및 출력은 동시에 발생하여, 동일한 클럭신호(CLK)와 동기된다. 예컨대, 제 1 필드 메모리 F1은 새로운 화소 Da5를 받으면서 동시에, 선행의 필드 내의 동일한 위치에서의 화소 Db5를 제 2 필드 메모리 F2에 전달한다. 필드 메모리는 이와 같이, 도 3에 나타낸 필드지연(t)을 제공한다.
라인지연(L)은 복수의 라인 메모리 L11∼L54에 의해 제공된다. 제 1 필드메모리 F1에 공급된 각 화소는 제 1 라인 메모리 L11에도 공급된다. 라인 메모리 L11은 라인 메모리 L12, L13, L14와 종속접속되어 있다. 화소는 이 종속접속을 통해서 시프트 레지스터의 경우와 같이 시프트되어, 각 라인 메모리에 있어서, 1개의 수평 주사주기의 시간을 소비한다. 따라서, 화소는 1개이 라인지연을 갖는 라인 메모리 L11로부터, 그리고 2개의 라인지연을 갖는 라인 메모리 L12로부터 출력된다. 다른 라인 메모리는 필드 메모리 F2∼F5의 입력에 대하여, 비슷한 지연을 제공한다.
비트지연(W)은 도면에서 DFF로 표시된 D형 플립플롭의 어레이에 의해 제공된다. 필드 메모리 중 하나에 입력되거나, 또는 라인 메모리 중 하나로부터 출력되는 각 화소는 4개의 D형 플립플롭의 종속접속에도 공급된다. 이들 플립플롭의 출력은 필드 메모리 및 라인메모리의 입력 및 출력과 동시에, 5개의 연속하는 필드의 각각 5 ×5의 블록으로 이루어진 도 3의 모든 화소에 대한 동시 판독 액세스를 제공한다.
도 4의 라인 메모리 및 D형 플립플롭은 종래의 ASIC 내에 형성되지만, 상술한 바와 같이, 라인 메모리는 큰 공간을 필요로 하고, 전류소비가 많으며, 장치비용이 비싼 SRAM을 사용한다.
도 5 및 도 6은 블록 액세스가 화소 입력과 동기될 수 있는 2개의 방법을 나타낸다. 양쪽 도면은 하나의 필드 메모리 내에 기억되어 있는 화소를 나타낸다. 해칭된 원은 현재 수신되고 있는 필드에 속하는 새로운 화소를 나타내고, 해칭하지 않은 원은 이전의 필드에 속하는 화소를 나타낸다. '판독'이라고 적은 라인은 필터링에 사용되고 있는 5 ×5의 화소 블록의 위치를 나타낸다. '기록'이라고 적은 화살표는 현재 수신되고 있는 화소의 위치(Dn)를 나타낸다.
도 5에 있어서, 새로운 화소가 필드 내의 위치 Dn에 기록되고 있는 동안, 이전 필드의 5 ×5의 화소블록이 처리되고 있다. Dn을 포함하는 수평 주사선은 이 블록 내의 가장 오래된 주사선이다. 화소 데이터는 도 4에 나타낸 바와 같이 종속 접속된 D형 플립플롭을 통해서 전달된다. 따라서, 위치 Dn에 새로운 화소를 기록하기 전에, 검은 원 Dn∼Dn+4로 표시된 5개의 위치로부터의 데이터를 D형 플립플롭 내에로드하는 것이 충분하다. 이들 데이터는 전부 필드 메모리 내에 유지되어 있다.
도 6은 Dn을 포함하는 수평 주사선이 블록 내에서 가장 새로운 주사선이라는 점을 제외하고, 비슷하다. 화소 Dn-1∼Dn-4는 이미 중복 기재되어 있고, Dn은 지금 중복 기재될 것이다. 중복 기재된 화소를 기억하기 위한 수단을 부가해야 한다. 필터링 동작이 현재의 필드와 이전 필드를 동시에 필요로 하면, 양쪽 필드 내의 위치 Dn∼Dn-4로부터 화소값을 출력해야 한다.
도 7 및 도 8은 도 4의 일부의 확대도이다. 도 7의 점선은 필드 메모리 F1과 라인 메모리 L21∼L24를 나타내고, 이들은 도 5의 화소 Dn∼Dn+4에 대한 판독 액세스를 가능하게 한다. 도 8의 점선은 필드 메모리 F1과 라인 메모리 L11∼L24를 나타내고, 이들은 도 6의 현재의 필드 및 이전 필드에서, 화소 Da5 이외의 화소 Dn∼Dn-4로의 판독 액세스를 가능하게 한다.
본 발명은 도 7의 점선으로 둘러싸인 부분 또는 도 8의 점선으로 둘러싸인 부분의 모든 기능을 제공할 수 있는 단일의 메모리 장치를 제공한다. 메모리 장치는 또 도 4, 도 7, 도 8에 표시된 필드 메모리의 종속접속에 알맞다.
제 1 실시예
제 1 실시예의 메모리 장치를 도 9의 블록도에 나타내고, 이것은 도 8의 점선으로 둘러싸인 부분의 기능을 제공한다. 본 발명의 제 1 관점을 예시한 것으로, 메모리 장치는 주메모리 어레이(2), 부메모리 어레이(4), 행(X)디코더(6), 주 열디코더(MYD)(8), 부 열디코더(SYD)(10), 열(Y)어드레스 발생기(12), 데이터 입력부(DI)(14), 데이터 출력부(D0)(16)를 구비한다. 데이터 입력부(14)는 적어도하나의 데이터 입력단자 DIN을 갖는다. 데이터 출력부(16)는 적어도 하나의 출력단자 DOUT를 갖는다.
이하, 행 및 열을 나타내는데 문자 X 및 Y를 사용한다.
Y어드레스 발생기(12)는 상위 어드레스 버스(18)에 의해 주 Y디코더(8)에 결합되어 있고, 하위 어드레스 버스(20)에 의해 주 Y디코더(8) 및 부 Y디코더(10)에 결합되어 있다. 하위 어드레스 버스는 어드레스 버스 스위치(22)에 의해 2개의 부분으로 분리된다. 하위 어드레스 버스(20)의 제 1 부분은 주 Y디코더(8)에 접속되어 있다. 하위 어드레스 버스(20)의 제 2 부분은 부 Y디코더(10)에 접속되어 있고, 어드레스 버스 스위치(22)에 의해 Y어드레스 발생기(12)로부터 비접속될 수 있다.
데이터 입력부(14) 및 데이터 출력부(16)는 내부 데이터 버스(24)에 의해 주메모리 어레이(2) 및 부메모리 어레이(4)에 접속되어 있다. 내부 데이터 버스(24)는 데이터 버스 스위치(26)에 의해 2개의 부분으로 비슷하게 분리되고, 기록 증폭기(WAMP)(28)에 접속되어 있다. 내부 데이터 버스(24)의 2개의 부분은 주데이터 버스(MDB) 및 부데이터 버스(SDB)라고 불릴 것이다.
주메모리 어레이(2) 및 부메모리 어레이(4) 내의 원의 각각은 공통 X-Y(행-열)어드레스를 갖는 메모리셀의 그룹을 나타낸다. 화상처리의 용도에 있어서, 메모리셀의 각 그룹은 1개의 화소의 데이터를 기억한다. 연속하는 수평 주사선에 의해 주사되는 동화상에서, 동일한 열어드레스(Y 어드레스)를 갖는 화소가 동일한 주사선 상에 배치된다. 따라서, 열은 도면에서 수평으로 연장되고, 행은 수직으로 연장된다. 각 행의 메모리셀은 워드선(WL)에 접속되어 있다. 워드선은 주메모리어레이(2) 및 부메모리 어레이(4)를 공유하고 있다.
도 10은 제 1 실시예의 구성을 보다 상세히 나타낸다. X디코더(6)는 X어드레스 발생기(29)에 접속되고, 이 X어드레스 발생기(29)는 외부에서 입력되는 행어드레스 XAD를 수신한다. Y어드레스 발생기(12)는 외부에서 입력되는 열어드레스 YAD를 수신하는 것으로, 다운카운터(DC)(30) 및 어드레스 출력회로(YAD0UT)(32)를 구비한다. 다운카운터(30)는 열어드레스 카운터로서 동작하여, 순차 작아지는 일련의 열어드레스(Y어드레스)를 발생한다. 데이터 입력부(14)는 입력 데이터를 유지하기 위한 내부래치(LT)(34)를 갖는다. 데이터 출력부(16)는 출력 데이터를 증폭하기 위한 출력 증폭기(OAMP)(36)를 갖는다. 주디코더 및 부 Y디코더 MYD 및 SYD는 상위 어드레스 버스(18) 및 하위 어드레스 버스(20)에 접속된 복수의 AND 게이트(38)를 갖는다. 어드레스(HLD)(40)는 하위 어드레스 버스(20) 내의 어드레스선의 각각에 대하여 설치된다.
주 Y디코더 내의 AND 게이트(38)에는 어드레스 유지 래치 And1∼Andn이 부착되고, 부 Y디코더 내의 AND 게이트(38)에는 Ad1∼Ado가 부착되어 있다. 문자 'n' 및 'o'는 각각 주메모리 어레이(2) 및 부메모리 어레이(4) 내의 열의 수를 나타낸다. 부메모리 어레이(4)는 주메모리 어레이(2)보다도 열의 수가 적다(0<n). AND 게이트(38)는 열선택신호를 출력하고, 이 열선택신호는 주 Y디코더에 있어서는 Y1∼Yn로 표시되고, 부 Y디코더에 있어서는 Ys1∼Yso으로 표시된다.
데이터 버스의 각 부분은 주데이터 버스에서는 한 쌍의 상보 버스라인 Dm 및 Dm/을 구비하고, 부데이터 버스에서는 한 쌍의 상보 버스라인 Ds 및 Ds/을 구비한다. 버스라인 Dm 및 Ds는 데이터 버스 스위치(26) 내의, 한 쌍의 반대의 채널형의 트랜지스터로 구성된 트랜스미션(transmission) 게이트를 통해 서로 결합되어 있다. 비슷하게, 버스라인 Dm/및 Ds/은 데이터 버스 스위치(26) 내의, 트랜스미션 게이트를 통해 서로 결합되어 있고, 하위 어드레스 신호선은 어드레스 버스 스위치(22) 내의 트랜스미션 게이트에 의해 전환된다. 이들 트랜스미션 게이트는 부메모리 인에이블(SME)신호에 의해 제어되고, 이 SME신호는 각 트랜스미션 게이트의 부채널 트랜지스터에 직접 공급되고, 트랜스미션 게이트의 정채널 트랜지스터에는 인버터(42)에 의해 반전된 후에 공급된다. SME 신호는 또 인버터(44)를 통해 어드레스 유지 래치(40)를 제어하기 위해 공급된다.
주메모리 어레이(2)는 워드선 WL1, ..., WLn과 직각에서, 열방향으로 연장되어 있는 복수의 상보 비트선 BL1 및 BL1/∼BLn 및 BLn/을 갖는다. 다이나믹 메모리셀 Nij은 각각 트랜지스터와 커패시터를 포함하여, 워드선 및 비트선에 도시한 바와 같이 접속되어 있다. 센스 증폭기(SA)는 각 쌍의 상보 비트선에 접속되어 있다. 주메모리 어레이(2) 내의 상보 비트선은 한 쌍의 트랜스퍼 트랜지스터(46)에 의해 상보 데이터 버스라인 Dm 및 Dm/에 접속되어 있고, 트랜스퍼 트랜지스터(46)는 주 Y디코더 내의 AND 게이트(38) 중 하나로부터의 열선택신호에 의해 구동된다.
부메모리 어레이(4)도 비슷한 쌍의 상보 비트선 BLs1 및 BLs1/∼BLso 및 BLso/, 메모리셀 Nsij, 센스증폭기 SA, 및 트랜스퍼 트랜지스터(46)를 갖는다. 주메모리 어레이(2) 및 부메모리 어레이(4) 내의 센스 증폭기는 단일의 센스 증폭기 제어신호 PSA에 의해 활성화된다.
간단을 위해, 도 10은 각 X-Y어드레스에 배치된 단일의 메모리셀을 나타낸다. 일반적으로, 상술한 바와 같이, 각 X-Y어드레스에 메모리셀의 그룹이 배치되어 있다. 데이터 버스는 복수의 상보 쌍의 버스라인을 갖는다. 각 열에서, 같은 복수의 상보 쌍의 비트선 및 같은 복수의 센스 증폭기가 존재하고, 데이터 입력부(14) 및 데이터 출력부(16)는 같은 복수의 입력 및 출력단자를 갖는다.
도 9 및 도 10에 생략되어 있는 제 1 실시예의 소자는 도 10에 도시한 제어신호를 발생하는 메모리 제어신호 발생기이다. 상술한 SME 및 PSA 제어신호에 덧붙여, 이들 제어신호는 부 Y디코더 내의 AND 게이트 Ad1∼Ado에 공급되는 제어신호 PYE와, Y어드레스 출력회로(32)에 공급되는 제어신호 R/W를 갖는다. 메모리 제어신호 발생기는 후의 실시예의 도면에 도시될 것이다.
다음에 제 1 실시예의 동작을 설명한다.
메모리 제어신호 발생기는 다양한 동작모드에 대해서 프로그램될 수 있다. 후술하는 제 1 모드는 도 6의 방법으로 화소 데이터로의 액세스를 가능하게 하는데 유용하다.
이 모드에 관하여는, 도 9를 참조하면서 설명한다. 도 6의 상호결정에 따라서, 도 9의 해칭된 원은 현 필드의 화소 데이터를 기억하는 메모리셀의 그룹을 나타내고, 해칭되어 있지 않은 원은 이전 필드의 데이터를 기억하는 메모리셀의 그룹을 나타낸다.
이 모드에 있어서, X어드레스가 수신되고, X디코더(6)에 의해 디코드되어, 대응하는 워드선 WL이 활성화된다. 이 워드선에 접속된 모든 메모리셀이 주메모리어레이(2) 및 부메모리 어레이(4) 내에서, 그들 각 비트선에 접속되고, 이들 메모리셀에 기억된 데이터는 센스 증폭기에 의해 증폭된다.
다음에, 시작 Y어드레스가 Y어드레스 발생기(12)에 의해 발생되고, 주 Y디코더(8)에 의해 디코드되어, 주메모리 어레이(2) 내의 대응하는 열이 선택된다. 이 열과 워드선 WL의 행과의 교점에 위치된 메모리셀은 데이터 버스(24)에 접속되고, 그들 데이터는 굵은 선(A)으로 표시된 것으로서, 데이터 출력부(16)에 전송된다.
동시에, 이들 데이터는 주메모리 어레이(2)로부터 부메모리 어레이(4)로 전송된다. 이것은 화살표(B)로 표시되어 있다. 이 전송은 내부 데이터 버스(24)를 통해 행해지고, 이때 주데이터 버스 및 부데이터 버스는 데이터 버스 스위치(26)로 결합되어 있다. 데이터는 기록 증폭기(28)에 의해 증폭된다. 기록 증폭기(28)가 데이터를 얻자마자, 즉시 데이터 버스 스위치(26)가 개방되어, 주데이터 버스와 부데이터 버스를 비접속한다. 대략 동시에, 부 Y디코더(10)가 Y어드레스의 하위 어드레스 비트를 디코드하고, 부메모리 어레이(4) 내의 대응하는 열을 선택한다. 기록 증폭기(28)로 증폭된 데이터는 부메모리 어레이(4) 내의 이 열과 워드선 WL과의 교점에 위치된 메모리셀 내부에 기록될 수 있다.
다음에, Y어드레스 발생기(12) 내의 다운카운터가 순차 감소하는 Y어드레스를 발생하여, 주 Y디코더(8)는 화살표(C)로 나타낸 바와 같이, 주메모리 어레이(2) 내의 열을 순차 선택한다. 이들 열 내의, 워드선 WL 상의 메모리셀 내의 데이터는 데이터 출력부(16)에 순차 전송된다. 데이터 출력부(16)는 전송된 데이터를 어떤 레이턴시(latency)를 갖는 데이터 출력 단자(D0UT)로부터 출력한다.
이들 데이터(C)의 전송 동안에, 데이터 버스 스위치(26)는 개방된 상태로 존재하고, 따라서 전송은 부메모리 어레이(4)에 영향을 주지 않는다. 어드레스 버스 스위치(22)도 개방되어 있어, 부 Y디코더(10)는 순차 Y어드레스를 수신하지 않지만, 어드레스 유지 래치(40)로부터, 최초의 Y어드레스를 계속 수신한다. 따라서, 주메모리 어레이(2)로부터 데이터 출력부(16)로 순차 데이터(C)를 전송하는 동안에, 부메모리 어레이(4) 내의 선택된 메모리셀로의 데이터(B)의 기록 동작을 계속할 수 있다.
도 9에 표시된 동작에 있어서, 주메모리 어레이(2)로부터 데이터 출력부(16)로의 데이터의 전송은 3개의 열이 액세스될 때 끝난다. 이때까지, 부메모리 어레이(4) 내부로 전송된 제 1 데이터의 기록동작은 완료되어 있다.
다음에, 어드레스 버스 스위치(22) 및 데이터 버스 스위치(26)가 폐쇄되고, Y어드레스발생기(12)가 같은 일련의 3개의 Y 어드레스를 다시 발생한다. 부메모리 어레이(4) 내의 워드선 WL상의 대응하는 메모리셀(D)에 기억된 데이터는 데이터 버스(24)를 통해 데이터 출력부(16)에 전송되어, 상기한 레이턴시를 갖고 출력된다. 주메모리 어레이(2) 및 부메모리 어레이(4)로부터의 데이터는 이와 같이 단일의 연속하는 직렬 버스트로 출력된다.
한편, 데이터 입력단자(DIN)에서는, 새로운 입력 데이터가 수신되어 있고, 데이터 입력부(14) 내의 래치(34)에 유지되어 있다. 부메모리 어레이(4)로부터 데이터 출력부(16)로의 데이터(D)의 전송이 완료된 후, Y어드레스 발생기(12)는 개시 Y어드레스를 한 번 더 발생하고, 새로운 입력 데이터는 입력부(14)로부터 주메모리어레이(2)로 전송되어(E), 버스트의 최초에 판독된 것과 같은 메모리셀 내에 기록된다.
버스트의 최후에 새로운 데이터를 기록하는 이유의 하나는 이것에 의해 판독액세스를 중단하는 일없이 연속하여 행하는 것이 가능하게 되기 때문이다. 새로운 데이터가 버스트의 도중에 기록되어 하는 것이면, 여분의 제어가 판독-기록-판독 전환을 수행하기 위해 필요하게 되고, 단일의 판독-기록 전환을 한 번만 하면 동작이 보다 빠르게 된다.
새로운 데이터를 버스트의 최후에 기록하는 다른 이유는, 데이터 출력부(16)의 레이턴시인데, 이것에 의해, 데이터 출력부(16)가 여전히 부메모리 어레이(4)로부터 판독된 데이터를 출력하고 있는 동안에, 새로운 데이터가 배경에 있어서 데이터 버스(24)를 통해 전송될 수 있다.
상술한 동작에 대해서는 도 8을 참조하면서 설명한다. 도 9의 동작(A)은 도 8에 있어서, 필드 메모리 F1로부터의 Db5를 필드 메모리 F2로 출력하는 것에 대응한다. 도 9의 동작(C)은 도 8에 있어서 라인 메모리 L11∼L14로부터의 데이터 Da4∼Da1을 출력하는 것에 대응한다. 도 9의 동작(D)은 도 8에 있어서 필드 메모리 F1 및 라인 메모리 L21∼L24로부터 데이터 Db5∼Db1을 출력하는 것에 대응한다. 도 9의 동작(E)은 필드 메모리 F1로 새로운 데이터 Da5를 입력하는 것에 대응한다. 이와 같이, 제 1 실시예는 도 8의 필드 메모리 F1 및 라인 메모리 L11∼L24의 기능을 제공한다.
제 1 실시예의 메모리 장치를 동화상의 디지탈처리에 사용하면, 메모리 장치를 제어하는 ASIC에서, 수천의 SRAM 메모리셀을 요구하는 8개의 라인 메모리 L11∼L24가 메모리 장치로부터 판독된 데이터의 버스트를 기억하기 위한 짧은(예컨대 9단의) 시프트 레지스터로 교체될 수 있다. 이러한 종류의 시프트 레지스터의 일례에 관해서는 나중에 도 75를 참조하면서 설명한다. ASIC의 사이즈, 가격, 전류소비가 이 방법으로 대폭 감소될 수 있다.
부수적으로, 상기 동작 중에 데이터 Db5의 출력이 두번 발생하고, 한번은 버스트의 개시 시에 주메모리 어레이(2)로부터 발생하고, 다른 한번은 버스트의 도중에 부메모리 어레이(4)로부터 발생한다. 이 2중의 출력은 메모리 장치가 종속 접속되는 경우에, 후술한 바와 같이 유리하게 사용될 수 있다.
제 1 실시예의 상기 동작모드의 어떤 측면에 관해서 더 상세히 설명한다.
제 1 실시예의 동작은 도 10에 나타내는 동기신호(CLK)와 동기하여 행해진다. 게다가, 제 1 실시예는 이하의 외부 제어신호를 수신한다. 즉, 칩선택(CS/),행어드레스 스트로브(RAS/), 열어드레스 스트로브(CAS/), 기록 인에이블l(WE/)이다. 신호명에 있어서의 슬래쉬 '/'는 해당 신호가 저레벨로 활성화되었다는 것을 나타낸다. 제 1 실시예는 또 외부 어드레스 버스(ADD)를 갖는다. 어드레스 입력 및 다른 입력 및 출력신호는 클럭신호(CLK)의 상승엣지와 동기하고 있다.
도 11은 주메모리 어레이(2)로부터의 데이터의 판독, 및 주메모리 어레이(2)로부터 부메모리 어레이(4)로의 데이터의 전송의 동작(도 9의 동작(A), (B), (C))동안의 외부 제어신호 및 내부 제어신호의 파형을 나타낸다. 내부 제어신호는 제어신호 발생기에 프로그램된 동작모드정보에 따라, 먼저 언급한 제어신호 발생기에의해 외부 제어신호로부터 발생된다.
시간 t1에 있어서, CS/ 및 RAS/는 저레벨이며, CAS/ 및 WE/은 고레벨이다. 제어신호의 이러한 조합은 어드레스 버스(ADD) 상의 어드레스가 행어드레스(Xi)이고, X어드레스 발생기(29)에 의해 X 디코더(6)에 공급된다. X디코더(6)는 대응하는 워드선 WLi(도 11에 있어서 WL3)을 활성화하여, 이 워드선 상의 메모리셀 내의 커패시터를, 주메모리 어레이(2) 내의 비트선 BLj 및 BLj/(j= 1-n) 및 부메모리 어레이(4) 내의 비트선 BLsj 및 BLsj/(j = 1∼0)에 접속한다. 이들 커패시터에 기억되어 있던 데이터는 각 상보 쌍의 비트선 사이의 작은 전위의 차로서 나타난다. 다음에, 센스 증폭기 제어신호 PSA(미도시)은 센스 증폭기를 활성화하고, 센스 증폭기는 도시한 바와 같이, 양쪽 메모리 어레이 내의 비트선 상의 전위차를 전원전압의 폭으로 증폭한다.
t2에서, CS/, CAS/, 및 WE/은 저레벨이고, RAS는 고레벨이다. 제어신호의 이 조합은 어드레스 버스(ADD) 상의 어드레스가 Y어드레스 발생기(12) 내의 다운카운터(30)에 로드되는 열어드레스(Yj)인 것을 나타낸다. 신호의 이러한 조합은 또 입력 데이터 단자(DIN)에서의 입력 데이터의 존재를 나타낸다. 입력 데이터는 데이터 입력부(14) 내의 래치(34)에 래치되지만, 즉시 주메모리 어레이(2) 내에 기록되지 않는다.
Y어드레스(Yj)의 4개의 하위비트, 따라서 다운카운터(30)에 의해 출력되는 개시 어드레스의 4개의 하위비트 YA3, YA2, YA1, YA0의 값이 도시한 바와 같이 값'0110'을 갖는다고 가정한다. 주 Y디코더(8) 내의 AND 게이트(38)는 이 개시 어드레스를 디코드한다. 이들 AND 게이트(38) 중 단지 하나에 의해만 출력되는 열선택신호(Yj로도 표시된다)가 시간 t2에서 시작되는 1/2클럭 사이클 동안, 고레벨로 되어, 그 1/2클럭 사이클 동안, 비트선 BLj 및 BLj/가 주데이터 버스라인 Dm 및 Dm/에 접속된다. 따라서, 비트선 BLj 및 BLj/ 상의 전위가 데이터 D1로서 트랜스퍼 트랜지스터(46)를 통해 데이터 버스라인 Dm 및 Dm/에 전송된다.
인에이블신호 SME는 이때 고레벨이고, 그래서 주데이터 버스라인 Dm 및 Dm/은 데이터 버스 스위치(26)를 통해 부데이터 버스라인 Ds 및 Ds/에 접속된다 따라서, 데이터 D1은 부데이터 버스라인 Ds 및 Ds/에도 전송된다.
R/W 제어신호는 문자 L로 나타낸 바와 같이, 판독동작중에는 저레벨이다.
PYE 인에이블신호는 시간 t2에서 시작되는 1/2클럭 사이클 동안 저레벨이어서, 이 간격 동안 부 Y디코더(10)를 디스에이블로 한다(불활성으로 한다). 모든 AND 게이트(38)로부터 출력된 열선택신호는 이 간격 동안 저레벨로 유지된다. 이 결과, 기록 증폭기(28)는 부데이터 버스라인 Ds 및 Ds/ 상의 전위(D1)를 래치하여, 내부적으로 증폭하는 시간을 준다.
기록 증폭기(28)는 인에이블신호를 갖지만, 간단을 위해 도면에서는 생략되어 있다. 주Y 디코더 인에이블신호도 생략되어 있다. 이 주 Y디코더 인에이블신호는 도 11에 나타낸 동작에서는 고레벨이어서, 주 Y디코더(8)를 인에이블한다. 이 주 Y디코더 인에이블신호는 PYE를 부 Y디코더(10) 내의 AND 게이트(38)에 공급하는 것과 같은 방법으로 주 Y디코더(8) 내의 AND 게이트(38)에 공급될 수 있고, 선택적으로, 주 Y디코더 인에이블신호를, Y어드레스 출력회로(32)에 공급한 후, Y어드레스 출력회로(32)에 의해서 AND게이트(38)에 여분의 어드레스 비트로서 공급할 수 있다.
시간 t2로부터 1/2클럭 사이클 경과후에, PYE는 고레벨로 된다. 부 Y디코더(10)는 하위 어드레스 비트를 디코드하고, 부 Y디코더(10) 내의, 대응하는 AND 게이트(38)에 의해 출력되는 열선택신호 Ysj가 고레벨로 되어, 상보 비트선 쌍 BLsj 및 BLsj/이 부데이터 버스라인 Ds 및 Ds/에 접속되고, 이 부데이터 버스라인 Ds 및 Ds/은 기록 증폭기(28)에 의해 데이터 D1의 전위로 유지된다. 비트선 BLsj 및 BLsj/의 이전 전위에 관계없이, 기록 증폭기(28)는 이들 비트선을 데이터 D1의 전위로 구동한다.
시간 t2으로부터 1/2클럭 사이클 경과후, 다운카운터(30)가 감소하여, 하위 어드레스 비트가 '0110'로부터 '0101'으로 변화된다(YA3로부터 YA0으로 순차 판독되는 것으로 한다). 그러나, Y어드레스 출력회로(32)의 출력은 시간 t3직전까지 '0110'로 남아 있다. 데이터 출력부(16) 내의 출력 증폭기(36)는 이때, 출력단자(D0UT)부터 데이터 D1의 출력을 시작한다.
시간 t3 약간 전에, 인에이블신호 SME가 저레벨로 되어, 부데이터 버스라인 Ds 및 Ds/이 주데이터 버스라인 Dm 및 Dm/으로부터 비접속되고, 부 Y디코더(10)로의 하위 어드레스 비트의 입력을 저지한다. 어드레스 유지 래치(40)는 개시 어드레스('0110')의 하위비트값을 계속 유지하고, 신호 Ysj는 고레벨로 존재하며, 상보 비트선 BLsj 및 BLsj/ 상의 데이터 D1은 부메모리 어레이(4) 내의 대응하는 메모리셀 내부에 기록될 수 있다. 데이터 D1의 기록은 다른 데이터가 주메모리 어레이(2)로부터 판독되고 있는 동안, 임의의 기간 동안 계속할 수 있어, 기록 증폭기(28)는 충분한 시간을 들여, 기록되고 있는 메모리셀 내의 커패시터를 충방전할 수 있다.
시간 t3에서, Y어드레스 출력회로(32)는 주 Y디코더(8)가 디코드하는 감소된 Y어드레스(하위가 '0101')를 출력하고, 이전 열 내의 AND 게이트(38)에 의해 출력되는 열선택신호 Yj-1이 고레벨로 된다. 데이터 D2가 주데이터 버스라인 Dm 및 Dm/ 상의 이 열의 비트선으로부터 판독된다. 열어드레스 신호의 입력으로부터 버스트의 최초의 데이터의 출력까지의 판독 레이턴시는 1클럭 사이클이다.
이와 같이, 버스트 동작이 계속된다. 시간 t4에서, Y어드레스 출력회로(32)가 더 감소된 Y어드레스(하위가 '0100')를 출력하고, 주메모리 어레이(2)로부터 주데이터 버스라인 Dm 및 Dm/으로의 데이터 D3의 전송이 시작되지만, 출력단자 DOUT에서는 데이터 D2가 이용될 수 있다. 버스트의 이 부분의 설명은 생략한다.
주메모리 어레이(2)로부터의 데이터의 판독이 완료되면, 실질적으로 동일한 방법으로 데이터가 부메모리 어레이(4)로부터 판독되고, 이때 인에이블신호 SME 및 PYE가 함께 고레벨상태이며, 주 Y디코더 인에이블신호(미도시)가 저레벨상태이다. 다운카운터(30)는 Y어드레스 Yj(하위가 '0110')로부터 카운트를 재개한다.
이들 동작의 판독 레이턴시는 1클럭 사이클에 한정되지 않는다. 메모리 장치는 보다 긴 판독 레이턴시를 가질 수도 있고, 또한 판독 레이턴시가 프로그램가능할 수도 있다.
새로운 데이터를 주메모리 어레이(2) 내에 기록하는 동작의 상세한 설명은 여기서는 생략할 것이다. 나중 실시예에 관해서 설명할 것이다.
다음에, 제 1 실시예의 제 2 동작모드에 관해서 설명한다. 이 모드에서, 주메모리 어레이(2)로부터의 데이터의 판독은 부메모리 어레이(4)로부터의 데이터의 판독보다 전에 자동적으로 오지 않는다. 대신에, 부메모리 어레이(4)로부터의 데이터의 판독은 외부 명령에 의해 시작된다. 이 모드는 외부장치가 주메모리 어레이(2) 및 부메모리 어레이(4)로부터 서로 다른 시간에 데이터를 얻을 필요가 있는 경우, 또는 주메모리 어레이(2) 내의 하나의 행 및 부메모리 어레이(4) 내의 다른 행으로부터 데이터를 얻을 필요가 있는 경우에 유용하다.
주메모리 어레이(2)로부터의 데이터의 판독 및 주메모리 어레이(2)로부터 부메모리 어레이(4)로의 데이터의 전송은 도 11에 도시한 바와 같이, 그리고 상술한 것과 같이 행해진다.
도 12는 부메모리 어레이(4)로부터의 데이터의 판독을 나타낸다. 이 동작 동안, 문자 H, L로 나타낸 바와 같이, SME 신호는 고레벨로 존재하고, R/W 신호는 저레벨로 존재한다.
이 동작 전에, 제어신호 발생기는 부메모리 어레이(4)로의 액세스를 지정하는 외부명령(미도시)에 의해 프로그램되어 있다. 따라서, 시간 t1에 X어드레스(Xi)가 입력되면, 인에이블신호 PYE가 고레벨로 된다.
시간 t2에서, CS/및 CAS/는 저레벨이고, RAS/및 WE/는 고레벨이다. 따라서, Y어드레스(Yj)가 수신되더라도, 새로운 입력데이터가 래치되지 않는다. 이 Y어드레스(하위가 '0110')는 다운카운터(30) 및 Y어드레스 출력회로(32)에 의해 즉시 출력된다. SME가 고레벨이기 때문에, Y어드레스의 하위비트는 어드레스 버스스위치(22)를 통해서 부 Y디코더(10)에 전달된다. PYE가 고레벨이기 때문에, 부 Y디코더(10)는 인에이블되어, 이들 하위비트를 디코드한다. 부 Y디코더(10) 내의 대응하는 AND 게이트(38)에 의해 출력되는 열선택신호 Ysj는 고레벨로 되고(1클럭 사이클 동안), 부메모리 어레이(4)의 대응하는 열의 워드선 WLi(WL3) 상의 메모리셀에 기억되어 있는 데이터 Ds1은 부데이터 버스라인 Ds 및 Ds/에 전송된다. SME가 고레벨이기 때문에, 이들 데이터 Ds1은 데이터 버스 스위치(26)를 통해 주데이터 버스라인 Dm 및 Dm/으로 전송되고, 또 데이터 출력부(16)에도 전송된다.
시간 t3에서, 출력 증폭기(36)에 의해 증폭된 데이터 Ds1은 출력 데이터 단자 DOUT로부터 출력된다. 이 때, 다운카운터(30)는 다음 하위 어드레스('0100'으로 끝난다)로 감소되었기 때문에, 부 Y디코더(10)는 열선택신호 Ysj-1을 활성화하고, 데이터 Ds2는 이 신호 Ysj-1에 의해 선택된 메모리셀로부터 데이터 버스라인으로 전송된다.
판독동작은 이와 같이 시간 t4 및 t5에서 계속된다. 나아가 설명은 생략한다.
변형예로서, 제 1 실시예를 항상 제 2 모드에서 동작하도록 구성할 수 있어, 부메모리 어레이(4)로의 버스트 액세스마다 별개의 어드레스 입력을 요구한다. 별개의 어드레스 입력은 주메모리 어레이(2)로의 기록 액세스에도 사용될 수 있다. 다른 여러 가지의 동작모드도 가능하다. 제 1 실시예의 기본적 특징은 주메모리 어레이(2)와 같은 워드선 및 하위 Y어드레스를 공용하고, 주메모리 어레이(2)가 액세스될 때 주메모리 어레이(2)로부터 데이터가 자동적으로 전송되는 부메모리어레이(4)가 존재한다는 것이다.
또 다른 변형예로서, 새로운 데이터 Da5의 입력을, 오래된 데이터 Db5의 최초의 출력과 동시에 일어나도록 타이밍을 정할 수 있다. 도 11을 다시 참조하면, 이 경우에 CS/ 및 CAS/는 시간 t2에서 저레벨로 되어야 하고, CS/ 및 WE/은 시간 t3에서 저레벨로 되어야 되며, 이 때 새로운 데이터는 시간 t2 대신에 시간 t3에서 입력단자 DIN에 전송된다. 선택적으로, 각 버스트의 최초의 데이터의 출력시에, 데이터 입력부(14)가 새로운 데이터를, WE/신호의 개별적인 입력을 요구하는 일없이 자동적으로 래치하는 모드에서 동작하도록 메모리 장치를 프로그램할 수 있다. 이 변형예는 도 8에 나타낸 바와 같이, 제 1 실시예(F1)를 다른 메모리 장치(F2)와 종속접속하는 경우에 편리하다. 양쪽 메모리 장치 F1, F2가 동시에 입력데이터를 수신할 수 있기 때문이다.
제 2 실시예
도 13을 참조하면, 제 2 실시예는 데이터 버스의 구성을 제외하고, 제 1 실시예와 유사하다. 제 1 실시예와 동일 또는 해당하는 소자에는 같은 부호를 부착하고 있다. 이하, 제 1 실시예와 차이점에 관해서만 설명한다.
제 1 실시예에서는, 주데이터 버스 및 부데이터 버스가 데이터 버스 스위치(26)에 의해 상호접속되어 있지만, 제 2 실시예에서는 이들이 상호접속되어 있지 않다. 대신에, 주데이터 버스라인 Dm 및 Dm/과 부데이터 버스라인 Ds 및 Ds/이 데이터 출력부(16) 내의 출력 증폭기(36)에 독립적으로 접속되어 있다. 출력 증폭기(36)는 주데이터 버스로부터 부데이터 버스로 데이터를 전송함에 의해 데이터버스 스위치(26)의 역할을 한다. 출력 증폭기(36)는 또, 부메모리 어레이(4) 내에 기록된 데이터를 증폭하여, 제 1 실시예의 기록 증폭기(28)의 역할을 한다. 이에 따라, 데이터 버스 스위치(26) 및 기록 증폭기(28)를 제 2 실시예에서는 생략할 수 있다.
주데이터 버스라인 Dm 및 Dm/은 데이터 입력부(14) 내의 래치(34)에 접속되어 있다. 부데이터 버스라인 Ds 및 Ds/은 데이터 입력부(14)에 접속되어 있지 않다.
제 2 실시예는 데이터 버스 스위치(26)를 생략한 것 외에, 제 1 실시예와 같은 방법으로 동작하고, 데이터 버스 스위치(126)의 트랜지스터의 전기저항이 없어져, 부메모리 어레이(4)로의 액세스가 휠씬 빠르게 된다. 게다가, 각 상보 데이터 버스라인 쌍의 전기 커패시턴스가 감소되어, 액세스가 휠씬 빠르게 된다. 이와 같이, 제 2 실시예는 제 1 실시예보다도 높은 클럭 레이트로 동작할 수 있다.
데이터 버스 스위치(26) 및 기록 증폭기(28)를 제거함으로써, 제 2 실시예의 회로의 구성이 간단하게 되어, 이것은 더 이점이다.
제 3 실시예
도 14를 참조하면, 제 3 실시예는 열(Y)어드레스 버스구성을 제외하고, 제 1 실시예와 유사하다. 제 1 실시예와 동일 또는 해당하는 소자에는 동일한 부호를 부착하고 있다. 이하, 제 1 실시예와의 차이점에 관해서만 설명한다.
제 1 실시예에서, 하위 어드레스 버스(20)가 주 Y디코더(8)에 직접 접속되어 있고, 어드레스 버스 스위치(22)를 통해 부 Y디코더(10)에 접속되어 있었다. 제 3실시예에서, 하위 어드레스 버스(20)가 2중으로 설정되고, 이 때 1세의 하위 어드레스라인(47)이 주 Y디코더(8)에 접속되고, 두배의 세트의 하위 어드레스라인(48)이 부 Y디코더(10)에 접속된다. 제 1 실시예의 어드레스 버스 스위치(22) 및 어드레스 유지 래치(40)는 생략되어 있다.
상위 어드레스 버스(18) 및 하위 어드레스 라인(47)의 조합에 의해 주어드레스 버스가 구성되고, 이에 따라 Y어드레스 발생기(12)로부터의 Y어드레스의 상위 및 하위부분이 주 Y디코더(8)에 전달된다. 하위 어드레스 라인(48)은 부어드레스 버스를 구성하여, Y 어드레스 발생기(12)로부터의 Y 어드레스의 하위부분을 부 Y 디코더(10)에 전달한다.
제 3 실시예는 제 1 실시예와 동일한 방법으로 동작한다. 그러나, 어드레스 버스 스위치(22)의 생략에 의해, 어드레스 버스 스위치(22)의 트랜지스터의 전기저항이 없어져, 부메모리 어레이(4)로의 액세스가 빠르게 된다. 게다가, 하위 어드레스 버스라인의 전기 커패시터가 감소될 수 있어, 또 액세스가 빠르게 된다. 따라서, 제 3 실시예는 제 1 실시예보다도 빠른 클럭 레이트로 동작할 수 있다.
어드레스 버스 스위치(22) 및 어드레스 유지 래치(40)를 제거하는 것에 의해, 제 3 실시예의 회로구성이 간단하게 되어, 더 이점이다.
제 4 실시예
도 15를 참조하면, 제 4 실시예는 제 2 실시예 및 제 3 실시예의 특징을 조합한 것이다. 주데이터 버스라인 Dm 및 Dm/ 및 부데이터 버스라인 Ds 및 Ds/은, 데이터 출력부(16) 내의 출력 증폭기(36)에 개별적으로 접속되고, 주 Y디코더(8) 및부 Y디코더(10)에 대하여 별개의 하위 어드레스 버스라인(47 및 48)이 설치된다. 제 1 실시예의 어드레스 버스 스위치(22), 데이터 버스 스위치(26), 기록 증폭기(28), 및 어드레스 유지 래치(40)는 전부 제거된다.
제 4 실시예는, 회로구성이 간단하고, 동작이 고속인 점에서, 제 2 및 제 3 실시예의 이점을 겸비하고 있다.
제 1 내지 제 4 실시예의 동작을 도 16에 요약한다. 여기서도, Da1∼Da5를 사용하여 현 필드의 화소 데이터를 나타내고, Db1∼Db5를 사용하여 이전 필드의 화소 데이터를 나타낸다. 새로운 화소의 데이터 Da5가 수신되면, 이전 필드의 동일한 화소의 데이터 Db5가 주메모리 어레이(2)로부터 부메모리 어레이(4)로 전송되고, 데이터 Db5, Da4∼Da1및 Db5∼Db1이 주메모리 어레이(2) 및 부메모리 어레이(4)로부터 버스트로 출력되며, 새로운 데이터 Da5가 주메모리 어레이(2) 내에 기록될 수 있다. 이들 데이터는 모두 메모리 장치 내의 동일한 행어드레스(X어드레스)를 갖는다.
타원의 화살표로 나타낸 바와 같이, 부메모리 어레이(4)는 순환적으로 사용된다. 주 Y디코더(8) 및 부 Y디코더(10)가 별개의 어드레스 버스 라인을 갖는 제 3 및 제 4 실시예에 있어서, 부메모리 어레이(4)의 순환적 사용이 행해지는 한, 부 Y디코더(10)에 공급되는 어드레스는 주 Y디코더(8)에 공급되는 어드레스의 하위비트와 동일할 필요는 없다. 이 경우, 부메모리 어레이(4)의 열의 수는 2의 멱이 아닐 수도 있고, 예컨대, 도 16에 나타낸 바와 같이 6일 수도 있다.
이상의 설명에 있어서, 데이터 Db5는 같은 버스트로 두번 출력되었지만, 이것은 반드시 필요하지 않다. 예컨대, 데이터 입력부(14)로부터 데이터 출력부(16)로 새로운 데이터 Da5를 전송하고, 버스트의 선두에서 Db5 대신에 출력되는 Da5를 갖도록 메모리 장치가 구성될 수 있다. 오래된 데이터 Db5가 주메모리 어레이(2)로부터 부메모리 어레이(4)로 여전히 전송된다. 이하의 실시예에 그 구체예가 설명되어 있다.
이상의 설명에 있어서, 버스트 길이를 제어하는 수단 및 같은 Y어드레스를 다운카운터(30)로 반복해서 로드하기 위한 수단의 설명을 생략하였다. 이들 수단의 예에 관해서는 이하의 실시예에서 설명한다. 그러나, 제 1 내지 제 4 실시예는 다음의 실시예에 나타낸 수단에 한정되지 않는다. 이전에 지적한 바와 같이, 제 1 내지 제 4 실시예는 같은 어드레스를 외부에서 반복해서 입력하여 동작하도록 구성할 수 있다. 버스트 길이도 외부에서 제어하도록 구성할 수 있다.
제 5 실시예
도 17을 참조하면, 제 5 실시예는 제 1 실시예와 유사하다. 동일 또는 해당하는 소자에는 동일한 부호를 부착하고 있고, Y어드레스 발생기(12) 내에는 3개의 부가적인 소자가 설치된다. 이 3개의 부가적인 소자는 액세스 카운터(AC)(50), 어드레스 레지스터(ADR)(52), 및 어드레스 레지스터 출력 스위치(54)이다. 액세스 카운터(50)는 신호 CLK 및 정지 제어신호 PST를 수신하고, 어드레스 입력 제어신호 PAI를 어드레스 레지스터 출력 스위치(54)에 출력한다. 어드레스 레지스터(52)는 외부에서 입력되는 Y어드레스 YAD를 수신하여 기억한다. 어드레스 레지스터 출력 스위치(54)는 어드레스 레지스터(52)를 다운카운터(30)에 결합한다.
제어신호 PST는 액세스 카운터(50)를 버스트 길이를 제어하는 값으로 초기화한다. 이 값은 액세스 카운터(50)에 프리세트되는 일정값 또는 메모리 제어신호 발생기(미도시)에 기억된 프로그램가능한 값이어도 되고, 액세스 카운터(50)에 제어신호 PST 자체에 의해 전달되는 것이어도 된다. 액세스 카운터(50)는 단지 제어신호 PAI만을 출력할 필요가 있어, 액세스 카운터(50)는 링 카운터(ring counter) 또는 시프트 레지스터에 의해 구성될 수 있다.
도면에 명시되어 있지 않지만, 제 5 실시예는 또 데이터 입력부(14) 내의 래치(34)에 유지되어 있는 입력 데이터를, 예컨대 주데이터 버스라인 Dm 및 Dm/을 통해, 또는 데이터 버스라인을 바이패스하는 직접적인 상호접속선을 통해, 데이터 출력부(16) 내의 출력 증폭기(36)에 전송하기 위한 제어신호를 갖는다. 이 전송은 입력 데이터를, 일단 주메모리 어레이(2) 내에 기억하는 일없이, 데이터 출력부(16)로부터 출력하는 것을 가능하게 한다.
도 18을 참조하면, 제 5 실시예는 이전 실시예와 같은 CS/, RAS/, CAS/, WE/ 제어신호와, 부가적인 어드레스 전송 제어신호 ADX/를 수신한다. 메모리 장치는 이 제어신호 ADX/를 사용하여, 어드레스 버스 ADD 상에 입력하는 일없이, X 또는 Y어드레스 신호를 내부에서 발생한다. RAS/ 및 ADX/이 함께 저레벨일 때, X어드레스 발생기(29)는 이전 X어드레스를 증가시킴으로써 새로운 X어드레스를 발생한다. CAS/ 및 ADX/이 함께 저레벨일 때, 어드레스 레지스터(52)에 유지되어 있는 Y어드레스는 어드레스 레지스터 출력 스위치(54)를 통해 다운카운터(30)에 전송된다.
도 18에 나타낸 동작에 있어서, 판독 레이턴시는 이전에 나타낸 1클럭 사이클 대신에 2클럭 사이클이다. 새로운 X어드레스 Xi 및 Y어드레스 Yj와 함께, 새로운 데이터 Da5의 입력 후에, 입력 데이터 Da5가 상술한 바와 같이, 데이터 입력부(14)로부터 데이터 출력부(16)로 전송된다. 입력 데이터 Da5는 또 데이터 입력부(14) 내에 유지된다. 새로운 데이터 Da5가 나중에 기록되는 메모리셀에 존재하는 오래된 데이터 Db5는 이때 데이터 출력부(16)에 래치되는 일없이, 주메모리 어레이(2)로부터 부메모리 어레이(4)로 전송된다. 그 후, 이전의 실시예와 같이, 데이터 Da4∼Da1이 주메모리 어레이(2)로부터 판독되고, 데이터 Db5∼Db1이 부메모리 어레이(4)로부터 판독된다.
따라서, 데이터 출력단자(DOUT)부터 출력되는 데이터의 시퀀스는 처음에 Da5이고, 다음에 Da 4∼Da1이며, 다음에 Db5∼Db1이다. 이와 같이, 제 5 실시예는 현 필드로부터 5개의 화소와, 전번의 필드로부터 대응하는 5개의 화소에 대한 데이터를 제공한다.
도 18에 있어서, 화살표 X는 어드레스 레지스터(52)로부터 다운카운터(30)로의 어드레스 Yj의 재로딩을 나타낸다. 이 동작은 액세스 카운터(50)에 의해 아래와 같이 제어된다. 열어드레스 스트로브 신호 CAS/가 저레벨로 되는 클럭 사이클에 있어서, 내부 제어신호 PST가 액세스 카운터(50)를 예컨대 값 5로 초기화한다. 다운카운터(30)가 5개의 연속하는 Y어드레스(Yj∼Yj-4)를 카운트하는 동안, 액세스 카운터(50)는 5에서 0으로 카운트다운한다. 액세스 카운터(50)의 계수값이 제로로 되면, 액세스 카운터(50)는 PAI 제어신호를 활성화하고, 어드레스 레지스터(52)에 유지되어 있는 어드레스 Yj가 다운카운터(30)에 한 번 더 로드된다. 따라서, 다음 클럭 사이클에 있어서, 어드레스 레지스터(52)는 다시 Yj로부터 카운트다운을 시작한다.
이와 같이, 다운카운터(30)는 제 2 어드레스 입력을 요구하는 일없이, 주메모리 어레이(2) 및 부메모리 어레이(4)로부터 데이터를 판독하기 위한 Y어드레스를 용이하게 발생할 수 있다. 액세스 카운터(50)는 또 부메모리 어레이(4)로부터 데이터를 판독하는 동안, 5에서 0으로 다운카운트한다. 부메모리 어레이(4)로부터 데이터를 판독한 후에, 액세스 카운터(50)는 다시 제어신호 PAI를 활성화하여, 개시 어드레스(Yj)를 다운카운터(30)에 한번 더 로드한다. 데이터 입력(14) 내의 래치(34)에 유지되어 있는 새로운 입력 데이터 Da5는 주메모리 어레이(2)에 전송되고, 이전에 데이터 Db5에 의해 점령된 메모리셀 내에 기록된다.
이 버스트 액세스 후에, 외부 제어신호 ADX/는 처음에는 CS/, RAS/과 동시에, 다음에는 CS/, CAS/, WE/과 동시에 두번 저레벨로 된다. 이들 명령에 의해, X어드레스 발생기(29)가 다음 X어드레스(Xi+1)를 발생하고, 액세스 카운터(50)는 같은 Y어드레스(Yj)를 다운카운터(30)에 재로드한다. 따라서, 다음 버스트에 의해, 현 필드 및 전번의 필드의 Da5∼Da1 및 Db5∼Db1의 오른쪽의 1개의 위치에 5개의 화소에 대한 데이터가 출력된다.
그 이후, 제어신호 ADX/에 의해 새로운 어드레스를 발생하여, 동일한 방법으로 버스트를 출력할 수 있다. 수평 주사선 전체의 화소 데이터를 이와 같이 수신하여, 메모리 장치에 기억함과 동시에, 필터링에 필요한 데이터의 버스트 출력을 제공한다. 또 이것은, 주사선의 최초에 단 하나의 X어드레스 및 Y어드레스를 준비함으로써 실현할 수 있다.
도 18은 또 종래의 SDRAM에 대한 제 5 실시예의 이점을 나타낸다. 제 5 실시예의 버스트 길이는 부메모리 어레이(4)의 사이즈에 의해서만(간접적으로) 제한되지만, 종래의 SDRAM에서의 버스트 길이는 특정한 값 1, 2, 4, 8에 제한된다. 제한이 없는 버스트도 가능하지만, 그 경우, 외부 제어에 의해 버스트를 정지해야만 한다. 종래의 SDRAM에서는, 예컨대, 2개의 필드의 5개의 연속하는 어드레스로부터 판독된 10개의 데이터의 연속하는 버스트를 얻는 것이 곤란하다.
제 5 실시예는 도 19에서 점선으로 둘러싼 필드 메모리 F1 및 라인 메모리L11∼L24와 같은 역할을 제공한다. 새로운 데이터 Da5의 출력이 포함되는 점에서, 이 기능의 범위는 제 1 내지 제 4 실시예에 의해 제공된 범위보다 다소 크지만, 이 구성은 메모리 장치를 종속접속하는 경우에는 덜 적합하다. 도 19에 있어서, 메모리 장치 F1이 단독으로 사용되는 것과 비교하여, 도 8에서의 메모리 장치 F1은 메모리 장치 F2와 종속접속된다.
도 20은 제 5 실시예에 있어서의 제어신호 PAI의 타이밍을 나타낸다. 여기서는, 개시 Y어드레스(Yj)가 '0110'으로 끝나는 것으로 한다. 주메모리 어레이(2) 내에서 액세스되는 열의 수는 5가 아니라, 3이라고 나타내고 있다. PAI는 시간 t2를 중심으로 하는 클럭 사이클 중에 고레벨로 구동되어 개시 어드레스 Yj가 다운카운터(30)로 로드되므로, '0110'이 어드레스 신호선 YA3, YA2, YA1, YA0으로 나타난다. 다운카운터(30)가 감소하면, 어드레스 출력값은 시간 t3에서 '0101', 시간 t4에서 '0100'으로 각각 끝나는 어드레스로 변한다. 시간 t5를 중심으로 하는 클럭사이클에 있어서, 액세스 카운터(50)는 PAI를 다시 고레벨로 구동하여, 같은 어드레스(Yj)를 어드레스 레지스터(52)로부터 다운카운터(30)로 재로드하고, 값 '0110'이 다시 어드레스 신호선 YA3, YA2, YA1, YA0에 나타난다.
제 5 실시예는 도 18에 나타낸 동작모드에 한정되지 않고, 버스트는 새로운 데이터 Da5가 아니라, 오래된 데이터 Db5로 시작할 수 있어, 메모리 장치의 종속접속을 가능하게 한다. 이 경우에, 제 1 실시예에 관해서 설명한 바와 같이, 새로운 데이터 Da5의 입력은 오래된 데이터 Db5의 최초의 출력과 동시에 일어나도록 타이밍을 정하는 것이 바람직하다.
버스트가 새로운 데이터 Da5 혹은 오래된 데이터 Db5의 출력으로 시작하는지의 여부에 관계없이, ADX/ 제어신호에 응답하여 어드레스 레지스터(52)로부터 다운카운터(30)로의 Y어드레스의 재로드에 의해, 제 5 실시예는 단 한 개의 열어드레스를 입력하는 것으로, 수평 주사선 전체의 화소를 수신하여 기억하는 것을 가능하게 하여, 필터링에 필요한 출력 데이터의 버스트를 제공한다. 제어장치가 같은 열어드레스를 반복해서 공급할 필요가 없기 때문에, 이것은 제 5 실시예를 제어하는 장치의 이점이다.
제 6 실시예
도 21을 참조하면, 제 6 실시예는 데이터 버스의 구성을 제외하고, 제 5 실시예와 유사하다. 제 5 실시예와 동일한 부호는 동일 또는 해당하는 소자를 나타낸다. 이하 제 5 실시예와의 차이점에 관해서만 설명한다.
제 5 실시예에서, 주데이터 버스 및 부데이터 버스가 데이터 버스스위치(26)에 의해 상호접속되어 있었지만, 제 6 실시예에서는, 주데이터 버스 및 부데이터 버스가 상호접속되어 있지 않다. 제 2 실시예와 같이, 주데이터 버스라인 Dm 및 Dm/과, 부데이터 버스라인 Ds 및 Ds/은 데이터 출력부(16) 내의 출력 증폭기(36)에 독립적으로 접속되어 있다. 따라서, 출력 증폭기(36)는 제 2 실시예와 같이, 주데이터 버스로부터 부데이터 버스로 데이터를 전송함으로써 데이터 버스 스위치(26)의 역할을 함과 동시에, 부메모리 어레이(4) 내에 기록된 데이터를 증폭함으로써 기록 증폭기(28)의 역할을 하므로, 데이터 버스 스위치(26) 및 기록 증폭기(28)를 생략할 수 있다.
제 2 실시예와 같이, 주데이터 버스라인 Dm 및 Dm/은 데이터 입력부(14) 내의 래치(34)에 접속되어 있다. 부데이터 버스라인 Ds 및 Ds/은 데이터 입력부(14)에 접속되어 있지 않다.
제 6 실시예는 제 5 실시예와 같이 동작한다. 데이터 버스 스위치(26)가 없기 때문에, 데이터 버스 스위치(26) 내의 트랜지스터의 전기저장이 제거되고, 부메모리 어레이(4)로의 액세스가 보다 빠르게 된다. 또한, 제 2 실시예와 같이, 상보 데이터 버스라인 쌍의 전기 커패시턴스를 작게 할 수 있다. 따라서, 제 6 실시예는 제 5 실시예보다도 높은 클럭 레이트로 동작할 수 있고, 데이터 버스 스위치(26) 및 기록 증폭기(28)의 제거에 의해 회로구성이 간단하게 된다.
제 7 실시예
도 22를 참조하면, 제 7 실시예는 열어드레스 버스의 구성을 제외하고, 제 5 실시예와 유사하다. 제 5 실시예와 동일한 부호는 동일 또는 해당하는 소자를 나타낸다. 이하, 제 5 실시예와의 차이점에 관해서만 설명한다.
제 5 실시예에서는, 하위 어드레스 버스(20)가 직접 주 Y디코더(8)에 결합되고, 어드레스 버스스위치(26)를 통해 부 Y디코더(10)에 결합되어 있었다. 제 7 실시예에서는, 하위 어드레스 버스가 2중으로 되어 있고, 1세트의 하위 어드레스 라인(47)이 주 Y디코더(8)에 결합되고, 2중 세트의 하위 어드레스 라인(48)이 부 Y디코더(10)에 결합되어 있다. 제 5 실시예의 어드레스 버스 스위치(22) 및 어드레스 유지 래치(40)는 생략되어 있다.
제 7 실시예는 제 5 실시예와 같이 동작한다. 그러나, 어드레스 버스 스위치(22)가 없기 때문에, 어드레스 버스 스위치(22) 내의 트랜지스터의 전기저항이 제거되어, 부메모리 어레이(4)로의 액세스가 보다 빠르게 된다. 게다가, 하위 어드레스 버스라인의 전기 커패시턴스를 작게 할 수 있어, 액세스가 보다 고속화된다. 따라서, 제 7 실시예는 제 5 실시예보다도 빠른 클럭 레이트로 동작할 수 있고, 어드레스 버스 스위치(22) 및 어드레스 유지 래치(40)의 제거에 의해 회로구성이 간단하게 된다.
제 8 실시예
도 23을 참조하면, 제 8 실시예는 제 6 실시예의 특징과 제 7 실시예의 특징을 조합한 것이다. 주데이터 버스라인 Dm 및 DM/ 및 부데이터 버스라인 Ds 및 Ds/은 데이터 출력부(16) 내의 출력 증폭기(36)에 독립적으로 접속되고, 별개의 하위 어드레스 버스라인(47 및 48)은 주 Y디코더(8) 및 부 Y디코더(10)를 위해 설치된다. 제 5 실시예의 어드레스 버스 스위치(22), 데이터 버스 스위치(26), 기록 증폭기(28), 및 어드레스 유지 래치(40)는 전부 생략되어 있다.
제 8 실시예는 회로구성의 간단화 및 동작의 고속화라는 점에서, 제 6 실시예의 이점과 제 7 실시예의 이점을 조합한 것이다.
제 9 실시예
도 24를 참조하면, 제 9 실시예의 메모리 장치는 2개의 뱅크 A 및 B를 갖는다. 2개의 뱅크 A 및 B의 각각은 제 5 실시예와 구성이 동일하다. 제 5 실시예와 동일 또는 해당하는 소자는 동일한 부호에 첨자 A, B를 부착하여 나타낸다. 이렇게 하여, 뱅크 A는 주메모리 어레이(2A), 부메모리 어레이(4A), X디코더(6A), 주 Y디코더(8A), 부 Y디코더(10A), Y어드레스 발생기(12A), 상위 어드레스 버스(18A), 하위 어드레스 버스(20A), 어드레스 버스 스위치(22A), 내부 데이터 버스(24A), 데이터 버스 스위치(26A), 기록 증폭기(28A), 및 어드레스 유지 래치(40A)를 갖고, 한편, 뱅크 B는 주메모리 어레이(2B), 부메모리 어레이(4B), X디코더(6B), 주 Y디코더(8B), 부 Y디코더(10B), Y어드레스 발생기(12B), 상위 어드레스 버스(18B), 하위 어드레스 버스(20B), 어드레스 버스 스위치(22B), 내부 데이터 버스(24B), 데이터 버스 스위치(26B), 기록 증폭기(28B), 및 어드레스 유지 래치(40B)를 갖는다. 2개의 데이터 버스(24A 및 24B)는 뱅크 스위치(56)를 통해 데이터 입력부(14) 및 데이터 출력부(16)에 결합되어 있고, 데이터 입력부(14) 및 데이터 출력부(16)는 뱅크 A 및 B에 의해 공용되어 있다.
각 뱅크의 회로구성의 상세한 회로는 도 17에 나타낸 것과 동일하다.
도 24는 또 제 9 실시예의 한 개의 동작모드를 나타낸다. 뱅크 A 및 뱅크 B의 주메모리 어레이는 동화상의 2개의 연속한 필드로 이루어진 1프레임분의 화소 데이터를 유지한다. 필드 데이터는 우수-기수의 구별에 의해, 후술한 것과 같이 2개의 뱅크 사이에서 분할되어 있다. 2개의 부메모리 어레이는 같은 뱅크의 주메모리 어레이 내의 데이터에 대하여 1프레임(2필드)만큼 지연되는 데이터를 유지하고 있다.
이 동작모드에 있어서, 출력 버스트는 3개의 부분으로 나누어진다.
우선, 예컨대 뱅크 A내의 주메모리 어레이(2A)로부터 데이터가 판독되고(동작 1), 1화소의 데이터가 뱅크 A내의 부메모리 어레이(4A)에 전송된다. 부메모리 어레이(4A)에 전송되는 데이터는 2필드 오래된 것이고, 주메모리 어레이(2A)로부터 판독되는 다른 데이터는 현 필드에 속한다.
다음에, 1필드 오래된 화소 데이터가 뱅크 B내의 주메모리 어레이(2B)로부터 판독된다(동작 2a). 동시에, 현 필드 내의 하나의 새로운 화소의 데이터가 상기 동작 1의 부메모리 어레이(4A)로 데이터가 전송되는 위치에서, 뱅크 A 내의 주메모리 어레이(2A) 내에 기록된다(동작 2b).
최후에, 뱅크 A내의 부메모리 어레이(4A)로부터 화소 데이터가 판독된다(동작 3). 이들 데이터는 2필드 오래된 것이다.
버스트 내의 최초의 화소 데이터는 메모리 장치가 종속접속된 구성으로 사용되는지 아닌지의 여부에 의존하여, 부메모리 어레이(4A)에 전송된 오래된 화소 또는 주메모리 어레이(2A) 내에 기록될 수 있는 새로운 화소 중 어느 한 쪽이어도 된다.
도 25는 버스트의 각 부분에 있어서 5개의 화소가 출력되는 경우를 나타낸다. 우선, 가장 새로운 필드에 속하는 5개의 데이터 Da5∼Da1이 뱅크 A내의 주메모리 어레이(2A)로부터 출력된다(데이터 Da5는 실제로 데이터 입력부(14)로부터 데이터 출력부(16)로의 직접 전송에 의해 출력된다). 다음에, 가장 최근의 필드에 속하는 데이터 Db5∼Db1이 뱅크 B내의 주메모리 어레이(2B)로부터 출력된다. 최후에, 2개 전의 필드에 속하는 데이터 Dc5∼Dc1이 뱅크 A내의 부메모리 어레이(4A)로부터 출력된다. 도 25에 나타낸 바와 같이, 제 9 실시예는 단일의 메모리 장치에 의해, 2개의 필드 메모리(F1 및 F 2) 및 3세트의 라인 메모리(L11∼L34)의 역할을 수행하여, 3개의 연속하는 필드(필드 a, b, c)부터 데이터를 제공하는 것을 가능하게 한다.
도 2를 다시 참조하면, 디지탈 필터링은 통상 필터된 화소값이 발생되는 필드와, 그 이전 및 그 다음 필드와 동수의 필드를 포함하는 기수개의 필드 내의 화소에 대하여 동작한다. 제 9 실시예에 의해 3개의 필드 Fm, Fm-1, Fm+1 내의 데이터에 대하여 동작을 행함으로써 필드 Pm내의 필터된 화소를 발생하는 필터링 동작을, 단일의 메모리 장치로 실현할 수 있다. 여기서 필드 Fm, Fm-1, Fm+ 1은 각각 필드 a, b, c에 대응한다.
종속접속된 구성에 있어서, 제 9 실시예는 또 5개의 필드 Fm, Fm-1, Fm-2, Fm+1, Fm+2 내의 데이터에 대한 연산에 의해 필드 Fm 내의 필터링된 화소를 발생하는 필터링 동작을 2개의 메모리 장치로 실현하게 한다. 제 1 메모리 장치는 도 25의 새로운 화소 데이터 Da5를 받으면서 동시에 오래된 화소 데이터 Dc5, 및 다른필드 a, b, c에서의 화소 데이터의 버스트를 출력한다(화소 데이터 Dc5는 2번 출력되어도 된다). 제 2 메모리 장치는 제 1 메모리 장치로부터 화소 데이터 Dc5를 받아서, 필드 c, d, e로부터 화소 데이터의 버스트를 출력한다. 필드 a, b, c, d, e는 필드 Fm+2, Fm+1, Fm, Fm-1, Fm-2에 각각 대응한다. 이 경우, 본 발명의 2개의 메모리 장치를 종래의 4개의 필드 메모리 및 5세트의 라인 메모리의 대신에 사용할 수 있다.
도 26 내지 도 29는 제 9 실시예의 필드 데이터를 저장하기 위한 바람직한 방식을 나타낸다.
도 26에 있어서, 뱅크 A는, 필드 a(최신의 필드) 내의 기수 X어드레스(행어드레스)의 화소의 데이터 및 필드 b(이전 필드)의 우수 X어드레스의 화소의 데이터를 기억한다. 뱅크 B는 필드 a내의 우수 X어드레스의 화소의 데이터 및 필드 b 내의 기수 X어드레스의 화소의 데이터를 기억한다. 부메모리 어레이는 필드 c 및 d의 대응하는 데이터를 유지한다. 숫자 1, 2, 3은 필드 a에서 기수 X어드레스의 행 내의 3개의 화소의 데이터를 판독하는 동작(1), 필드 b에서 동일한 행 내의 대응하는 3개의 화소의 데이터를 판독하는 동작(2), 및 필드(c)에서 같은 행 내의 대응하는 3개의 화소의 데이터를 판독하는 동작(3)을 나타낸다. 이들 동작은 기수 X어드레스의 새로운 화소가 검은 점으로 표시된 위치에, 수신되어 뱅크 A 내에 저장되었을 때에 행해진다.
다음에 수신될 새로운 화소는 우수행(X)어드레스를 갖는다. 이 화소는 도 27에 있어서 검은 점으로 표시된 장소에 기억되고, 한편 이 우수 X어드레스를 갖는 3개의 화소의 데이터는 필드 a로부터 판독되고(4), 다음에 필드 b로부터 판독되며(5), 다음에 필드 c로부터 판독된다(6).
이들 동작을 계속하여, 필드 a의 모든 화소가 수신될 때까지, 뱅크 A 및 뱅크 B에서 교대로 새로운 화소가 기억된다.
도 28을 참조하면, 다음 필드(필드 z)에 있어서, 우수 X어드레스의 화소의 데이터가 뱅크 A 내에 기억되고, 기수 X어드레스의 화소의 데이터가 뱅크 B 내에 기억된다. 이 경우에, 필드 b의 데이터가 중복 기재되어, 필드 a의 데이터는 그대로 보존된다. 검은 점은 뱅크 A내에서, 우수 X어드레스의 새로운 화소의 데이터가 기억되는 위치를 나타낸다. 숫자 1, 2, 및 3은 필드 z의 우수 X어드레스의 3개의 화소의 데이터를 판독하는 동작(1), 필드 a의 동일한 행 내의 대응하는 3개의 화소의 데이터를 판독하는 동작(2), 및 필드 b의 같은 행 내의 대응하는 3개의 화소의 데이터를 판독하는 동작(3)을 나타낸다.
도 29에 있어서, 뱅크 B 내에서, 검은 점은 기수 X어드레스를 갖는 다음 새로운 화소의 데이터가 기억되는 위치를 나타낸다. 숫자 4, 5, 및 6은 필드 z의 이 기수 X어드레스의 3개의 화소의 데이터를 판독하는 동작(4), 필드 a의 같은 행의 대응하는 3개의 화소의 데이터를 판독하는 동작(5), 및 필드 b의 같은 행의 대응하는 3개의 화소의 데이터를 판독하는 동작(6)을 나타낸다.
도 26 내지 도 29에 있어서, 설명의 편의를 위해, 우수 및 기수행이 분리되어 있지만, 물론 우수 및 기수행을 인터리브해도 된다.
다음에, 제 9 실시예의 몇 개의 동작모드에 관해서 설명한다. 최초의 2개의모드에 있어서, 도 26∼도 29에 설명한 방법을 사용하여, 도 30에 나타낸 바와 같이, 3개의 연속하는 필드로부터 화소 데이터를 단일의 버스트로 출력한다.
도 31은 종속접속된 메모리구성에 알맞은 동작모드를 나타낸다.
시간 t1에 있어서, CS/ 및 RAS/이 저레벨이고, 기수 X어드레스(Xi)는 래치되어 디코드되며, 뱅크 A 내의 대응하는 워드선(WLi)이 X디코더(6A)에 의해 구동된다. 뱅크 버스 스위치(56)는 뱅크 A를 출력부(16)에 접속하도록 설정된다.
시간 t2에서, CS/및 CAS/은 저레벨이고, Y어드레스(Yj)는 양쪽 뱅크 A 및 B 내의 Y어드레스 발생기(12A, 12B)의 어드레스 레지스터(52)에 기억된다. 뱅크 A에서, 어드레스 Yj는 다운카운터(30)에 로드되고, 주 및 부 Y디코더(8A 및 10A)는 순차로 인에이블되며, 어드레스 버스 스위치(22A)는 제 1 실시예와 같이 제어되어, 오래된 데이터 Dcj를, 주메모리 어레이(2A)로부터 부메모리 어레이(4A)로, 그리고 데이터 출력부(16)로 전송한다. 뱅크 B에서, 이때 워드선의 프리챠지 및, 비트선 및 데이터 버스 라인의 초기화(프리챠지 및 등화)가 시작된다.
시간 t3에서, CS/ 및 WE/은 저레벨이고, 행어드레스 Xi 및 열어드레스 Yj를 갖는 화소의 새로운 데이터 Daj가 수신되어, 데이터 입력부(14) 내에 래치된다.
동시에, 데이터 출력부(16)는 같은 행-열 어드레스를 갖는 오래된 데이터 Dcj를 출력한다. 그 사이에, Y어드레스 발생기(12A) 내의 다운카운터(30)는 계속 감소하고, 데이터 Daj-1 및 Daj-2는 뱅크 A내의 주메모리 어레이(2A)로부터 데이터 출력부(16)로 전송되며, 워드선 WLi은 뱅크 B 내에서 활성화된다.
주메모리 어레이(2A)로부터의 데이터 출력부(16)로의 데이터 Daj-2의 전송이완료되면, 뱅크 버스 스위치(56)가 전환되어 뱅크 B를 출력부(16)에 접속하고, 뱅크 A를 입력부(14)에 접속한다. 그리고, 뱅크 B내의 주메모리 어레이(2)로부터 데이터 출력부(16)로의 데이터 Dbj, Dbj-1, Dbj-2의 전송이 시작되고, 이때, Y어드레스 발생기(12b) 내의 다운카운터(30)는 필요한 열어드레스를 발생한다.
데이터의 버스트 출력이 시간 t3으로부터 t4로 도시한 바와 같이 계속되고, 이때, 출력 데이터는 최초는 뱅크 A(필드 a)부터, 다음에 뱅크 B(필드 b)부터 판독된다. 데이터가 뱅크 B 내의 주메모리 어레이(2B)로부터 판독되고 있는 동안, 어드레스 Yj가 Y어드레스 발생기(12A) 내의 다운카운터(30)에 재로드되고, 새로운 데이터 Daj가 뱅크 A 내의 주메모리 어레이(2A)에 기록된다. 뱅크 B로부터 데이터 출력부(16)로의 데이터 전송이 완료되자마자, 뱅크 B는 다시 프리챠지되어 초기화된다. 이 간격 동안, 뱅크 A내의 부메모리 어레이(4A)로부터 데이터 출력부(16)로의 데이터의 전송도 시작되고, 이 때, 뱅크 버스 스위치(56)는 뱅크 A를 출력부(16)에 다시 결합하고, Y어드레스 발생기(12A) 내의 다운카운터(30)는 다시 Yj에서 Yj-2까지 카운트다운한다.
시간 t4에서, 다음 X어드레스(Xi+1)가 입력된다. 이것은 우수 행어드레스이므로, 뱅크 B내에서 대응하는 워드선(WLi+1)이 활성화된다. 동시에, 데이터 출력부(16)는 데이터 Dcj를 출력하고, 데이터 Dcj-2는 뱅크 A내의 부메모리 어레이(4A)로부터 데이터 출력부(16)로 전송된다.
시간 t5에서, 데이터 출력부(16)로부터 데이터 Dcj-2가 출력되어, 최초의 버스트가 종료한다. 동시에, CS/, CAS/ 및 ADX/가 저레벨로 구동되어, 열어드레스 Yj가 어드레스 레지스터(52)로부터 양쪽 뱅크의 Y어드레스 발생기(12A 및 12B) 내의 다운카운터(30) 내에 재로드된다. 이때, 뱅크 A내의 워드선, 비트선, 및 데이터 버스 라인의 초기화(프리챠지 및 등화)가 시작된다.
시간 t6에서, 제 2 버스트가 시작되어, 뱅크 B내의 주메모리 어레이(2B)로부터 판독된 데이터의 출력과, 뱅크 B내의 주메모리 어레이(2B) 내에 기록되는 새로운 데이터의 입력이 행해진다. 제 2 버스트는 제 1 버스트와 같은 방법으로 행해지고, 뱅크 A와 뱅크 B의 역할은 상호교환된다.
시간 t7에서, 다른 새로운 X어드레스(Xi+2)가 수신되고, 제 2 버스트의 종료후, 제 3 버스트가 행해지며, 제 3 버스트도 ADX 신호를 사용하여 같은 열어드레스를 재로드하도록, 제 1 버스트와 같은 방법으로 행해진다.
도 31에 도시한 바와 같이, 뱅크 A와 뱅크 B의 액세스의 인터리빙에 의해 1개의 버스트가 약간 지연하여 다른 버스트 다음에 오게 되고, 1개의 뱅크의 프리챠지는 다른 뱅크로부터의 데이터의 판독보다 늦게 행해진다. 각 뱅크로의 새로운 입력 데이터의 기록도, 다른 뱅크로부터의 데이터의 판독보다 늦게 행해져서, 동작의 효율이 높아진다.
같은 X 및 Y어드레스를 갖는 데이터의 동시 입력 및 출력은 2개의 메모리 장치를 종속접속하였을 때, 양자가 같은 어드레스 신호 및 제어신호(CS/, RAS/, CAS/, WE, 및 ADX/)를 수신할 수 있고, 양자가 같은 타이밍으로 출력 데이터를 제공할 수 있다는 것을 의미한다. 이 결과, 종속접속된 메모리시스템의 설계가 간단하게 된다.
도 31의 X어드레스는 전부 외부에서 발생되지만, 제 9 실시예는 제 5 실시예에서 설명한 모드로 동작할 수 있고, 이 경우, 새로운 X어드레스는 CS/, RAS/, 및 ADX/에 응답하여 자동적으로 발생된다.
도 32는 종속접속되지 않은 메모리구성에 사용하는데 알맞은 비슷한 일련의 버스트를 나타낸다. 이 모드에 있어서의 동작은 새로운 데이터(Daj)의 입력이 2클럭 사이클 일찍 행해져서, 새로운 데이터가 데이터 입력부(14)로부터 데이터 출력부(6)로 전송되고, 버스트의 최초의 데이터로서 출력되는 것을 가능하게 한다는 점을 제외하고, 도 31과 거의 동일하다. 이 모드에 있어서, 제 9 실시예는 출력을 중복하는 일없이, 3필드의 각각으로부터 3개의 화소의 데이터를 제공한다. 상세한 설명은 생략한다.
제 9 실시예의 먼저 서술한 동작모드는 필드지연이 요구되는 디지탈 필터링동작에 유용하지만, 제 9 실시예는 프레임 지연이 필요한 움직임 추정과 같은 동작에 있어서도 유용하게 사용될 수 있다. 도 33을 참조하면, 그러한 동작은 인터리빙 필드 b로부터 데이터를 요구하는 일없이, 필드 a 및 필드 c로부터의 데이터의 버스트를 요구한다.
도 34는 종속접속된 모드에서의 이 종류의 버스트의 출력을 나타낸다. 시간 t1에 있어서의 X 어드레스의 입력에 의해 시작되는 최초의 버스트에서는, 필드 a 및 c로부터의 데이터가 출력되고, 데이터 Dcj는 2번 출력되는데, 1번은 새로운 데이터 Daj의 입력과 동시에 일어난다. 하나의 뱅크, 예컨대 뱅크 A만이 이 버스트에 사용된다. 다른 뱅크(뱅크 B)는 최초의 버스트 중에, 시간 t3으로부터 t4까지의 사이에 프리챠지된다. 뱅크 B를 사용하는, 제 2 버스트를 위한 명령 및 데이터의 입력은 시간 t4, t5, t6에 일어나므로, 제 1 버스트의 종료 후 어떠한 중단도 없이 즉시 제 2 버스트가 시작된다. 제 2 버스트를 위한 어드레스는 제 5 실시예에서 설명한 바와 같이 ADX/신호에 의해 발생된다. 제 2 버스트의 사이에, 배경동작으로서 새로운 데이터 Daj가 뱅크 A 내의 주메모리 어레이(2A)에 기록된 후, 뱅크 A가 프리챠지된다.
도 35는 제 9 실시예의 비슷한 비종속접속 동작모드를 나타낸다. 동작 타이밍은 새로운 데이터(Daj)의 입력이 2클럭 사이클 일찍 발생하고, 새로운 입력데이터가 데이터 입력부(14)로부터 데이터 출력부(16)로 전송되어, 버스트의 최초의 데이터로서 출력되는 것을 가능하게 하고 있다는 점을 제외하고, 도 34와 대략 동일하다. 각 버스트는 2개의 필드 사이의 1프레임 지연을 갖는 2필드의 각각으로부터의 5개의 화소로 이루어진다.
일부 화상처리동작에 있어서는, 서로 다른 필드에 대하여 다른 양의 데이터가 필요하다. 도 36은 필드 a에서 5화소, 필드 B에서 3화소, 필드 c에서 5화소가 각각 요구되는 경우를 나타낸다. 제 9 실시예는 뱅크 A 및 B를 위한 별개의 Y 어드레스 발생기(12A 및 12B)를 갖기 때문에, 뱅크 A 및 B의 다운카운터 및 Y 어드레스 디코더를 서로 다른 방법으로 제어함으로써, 상기한 요구에 간단히 응할 수 있다.
도 37은 비종속접속모드에서의 이 종류의 버스트 출력을 나타낸다. 이 버스트는 필드 a로부터의 5개의 화소(Daj∼Daj-4), 필드 b로부터의 3개의 화소(Dbj∼Dbj-2), 및 필드 c로부터의 5개의 화소(Dcj∼Dcj-4)에 대한 데이터로 이루어진다. 이 종류의 버스트는 14클럭 사이클의 주기로 반복되는데, 이것은 문자 T로 나타낸 새로운 화소의 도착 사이의 간격과 같다.
이 종류의 동작의 상세한 것은 후의 실시예의 설명에서 나타난다.
제 10 실시예
도 38을 참조하면, 제 10 실시예는 제 6 실시예와 같이 각 뱅크가 주 및 부메모리 어레이를 위한 별개의 데이터 버스라인을 갖는다는 점을 제외하고, 제 9 실시예와 유사하다. 뱅크 A는 주데이터 버스(58A) 및 부데이터 버스(60A)를 갖는다. 뱅크 B는 주데이터 버스(58B) 및 부데이터 버스(60B)를 갖는다. 주데이터 버스(58A 및 58B)는 뱅크 버스 스위치(56)를 통해 데이터 입력부(14) 및 데이터 출력부(16)에 접속되어 있다. 부데이터 버스(60A 및 60B)는 뱅크 버스 스위치(56)를 통해 데이터 출력부(16)에 접속되어 있다.
도 38의 다른 소자들은 도 24의 것과 동일하고, 같은 부호가 부착되어 있다.
별개의 주 및 부데이터 버스를 구비하고 있기 때문에, 제 9 실시예의 데이터 버스 스위치(26A 및 26B) 및 기록 증폭기(28A 및 28B)가 제거되어, 회로구성이 간단하다. 게다가, 제 6 실시예와 같이 데이터 버스 라인의 전기저항 및 커패시턴스가 작아져서, 동작속도가 높아진다.
제 11 실시예
도 39를 참조하면, 제 11 실시예는 제 7 실시예와 같이 각 뱅크가 주 및 부메모리 어레이에 대하여 별개의 어드레스 버스라인을 갖는 다는 점을 제외하고, 제 9 실시예와 유사하다. 뱅크 A는 주 하위 어드레스라인(47A) 및 부 하위 어드레스라인(48B)을 갖는다. 뱅크 B는 주 하위 어드레스라인(47B) 및 부 하위 어드레스라인(48B)을 갖는다. 도 39의 다른 소자들은 도 24의 것과 동일하고, 같은 부호가 부착되어 있다.
별개의 주 및 부어드레스 버스를 구비하는 것에 의해, 제 9 실시예의 어드레스 버스 스위치 및 어드레스 유지 래치가 불필요해져, 회로구성이 간단하다. 게다가, 제 7 실시예에 관해서 서술했던 것같이, 어드레스 버스 라인의 전기저항 및 커패시턴스를 작게 할 수 있어, 동작속도가 높아진다.
제 12 실시예
도 40을 참조하면, 제 12 실시예는 제 10 및 제 11 실시예의 특징을 조합한 것이다. 별개의 주데이터 버스(58A, 58B), 및 별개의 부데이터 버스(60A, 60B)가 설치되고, 별개의 주하위 어드레스라인(47A, 47B), 및 별개의 부하위 어드레스라인(48A, 48B)이 설치된다. 제 9 실시예의 버스 스위치(22A, 22B, 26A, 26B), 기록 증폭기(28A, 28B), 및 어드레스 유지 래치(40A, 40B)가 전부 제거되어 있다.
제 12 실시예는 회로구성의 간단화 및 동작의 고속화의 점에서 보면, 제 10 실시예와 제 11 실시예를 조합한 이점을 제공한다.
제 13 실시예
도 41을 참조하면, 제 13 실시예는 데이터 버스(24A, 24B)가 주 및 부부분으로 분할되어 있지 않고, 기록 증폭기가 설치되어 있지 않는 다는 점을 제외하고, 제 11 실시예와 유사하다. 이와 같이, 제 11 실시예의 버스 스위치(26A, 26B) 및기록 증폭기(28A, 28B)가 제거되어 있다.
새로운 소자로서, 제 13 실시예는 뱅크 버스 스위치(56)에 결합된 전송 레지스터(62)를 구비하고 있다. 전송 레지스터(62)는 하나의 뱅크 내의 주메모리 어레이로부터 부메모리 어레이로 전송되고 있는 데이터를 일시적으로 기억하여, 이것에 의해 다른 뱅크가 액세스되고 있는 동안, 이 데이터가 배경동작으로서 부메모리 어레이 내에 기록될 수 있다.
다른 소자들은 도 39의 것과 마찬가지고, 같은 부호가 부착되어 있다. 데이터 입력부(14)와 데이터 출력부(16)의 상호접속은 도 41에 명시되어 있다.
다음에 제 13 실시예의 비종속접속된 필드지연모드에 있어서의 동작을, 도 42∼도 47을 참조하여 설명한다. 입력 및 출력 데이터 및 제어신호의 타이밍관계는 제 9 실시예의 대응하는 모드와 동일하기 때문에, 도 32에 표시된 타이밍 및 데이터값도 참조한다.
도 32에 도시한 바와 같이, X 및 Y어드레스 Xi 및 Yj의 입력(t1, t2) 다음에, 뱅크 A, B에서 도 42의 워드선 WLai, WLbi가 제 9 실시예에서 설명한 타이밍에서 활성화되고, 뱅크 버스 스위치(56)는 데이터 출력부(16) 및 전송 레지스터(62)를 뱅크 A의 데이터 버스(24A)에 접속하도록 설정된다. 뱅크 A의 주메모리 어레이(2A) 내의 이 X-Y 어드레스(Xi-Yj)에 기억된 오래된 데이터 Dcj는 도 42의 화살표로 표시한 바와 같이, 데이터 버스(24A) 및 뱅크 버스 스위치(56)를 통해 전송 레지스터(62)로 전송되고, 새로운 입력 데이터 Daj는 데이터 입력부(14)로부터 데이터 출력부(16)로 전송된다. 데이터 Daj는 도 32의 시간 t3에서, 2클럭 사이클의 판독 레이턴시를 갖는 데이터 출력부(16)로부터 출력된다.
도 43을 참조하면, 데이터 Dcj 다음에, 데이터 Daj-1, Daj-2가 주메모리 어레이(2A)로부터 데이터 버스(24A) 및 뱅크 버스 스위치(56)를 통해 데이터 출력부(16)에 전송되고, 시간 t3 후에, 다음 2클럭 사이클 중에 데이터 출력부(16)로부터 출력된다. 데이터 Daj, Dcj는 각각 데이터 입력부(14) 및 전송 레지스터(62)에 각각 유지되어 있다.
도 44를 참조하면, 뱅크 A 내의 주메모리 어레이 2A로부터 데이터 출력부(16)로의 데이터 Daj-2의 전송후에, 뱅크 버스 스위치(56)가 전환되어, 데이터 입력부(14)가 뱅크 A의 데이터 버스(24A)에 접속되고, 데이터 출력부(16)가 뱅크 B의 데이터 버스(24B)에 접속된다. Y어드레스 발생기(12A, 12B)는 함께 열어드레스 Yj를 발생한다. 새로운 입력 데이터 Daj는 데이터 입력부(14)로부터 뱅크 버스 스위치(56) 및 데이터 버스(24A)를 통해 뱅크 A 내의 주메모리 어레이(2A)로 전송되고, 데이터 Dcj가 이전에 기억되어 있던 메모리셀에 기록될 수 있다. 대략 동시에, 데이터 Dbj가 뱅크 B 내의 주메모리 어레이(2B)로부터 데이터 버스(24B) 및 뱅크 버스 스위치(56)를 통해, 데이터 출력부(16)로 전송되고, 데이터 Daj-2의 다음에 출력된다.
다음에, 도 45를 참조하면, 뱅크 A내의 Y어드레스 발생기(12A)는 어떤 편리한 열어드레스를 발생하고, 뱅크 B내의 Y어드레스 발생기(12B)는 어드레스 Yj-1 및 Yj-2로 카운트다운한다. 이들 클럭 사이클에 있어서, 전송 레지스터(62)에 유지된 데이터 Dcj는 뱅크 버스 스위치(56) 및 데이터 버스(24A)를 통해 뱅크 A내의 부메모리 어레이(4A)로 전송되고, Y어드레스 발생기(12A)에 의해 지정된 열의 메모리셀내에 기록되며, 한편 데이터 Dbj-1 및 Dbj-2는 뱅크 B내의 주메모리 어레이(2B)로부터 데이터 버스(24B) 및 뱅크 버스 스위치(56)를 통해 데이터 출력부(16)로 전송된다. 이들 데이터는 데이터 Dbj의 다음에 데이터 출력부(16)로부터 출력된다.
도 46을 참조하면, 다음에 데이터 출력부(16)로 전송되어, 데이터 출력부(16)로부터 출력되어야 하는 데이터는 전송 레지스터(62)에 유지되어 있는 데이터 Dcj이다. 데이터 Dcj는 도 32의 시간 t4에서 데이터 출력부(16)로부터 출력된다.
도 47을 참조하면, 뱅크 버스 스위치(56)가 다시 전환되어, 데이터 출력부(16)가 뱅크 A내의 데이터 버스(24A)에 접속되고, Y어드레스 발생기(12A)는 2개 더 열어드레스를 발생한다. 데이터 Dcj-1, Dcj-2는 뱅크 A내의 부메모리 어레이(4A)로부터 데이터 버스(24A) 및 뱅크 버스 스위치(56)를 통해 데이터 출력부(16)로 전송되고, 데이터 Dcj 다음에 출력되어, 도 32의 최초의 버스트가 완료된다.
다음 버스트도 뱅크 A 및 B의 역할이 상호 교환된 상태로, 동일한 방법으로 행해진다.
제 13 실시예도 도 31에 나타낸 바와 같이 종속접속모드로 동작할 수 있다. 내부동작은 데이터 입력부(14)로부터 데이터 출력부(16)로 새로운 데이터 Daj가 전송되지 않는 다는 점을 제외하고, 도 42∼도 47에서 설명한 것과 동일하다. 대신에, 오래된 데이터 Dcj가 데이터 출력부(16)로 전송되고, 버스트의 초기에 출력되는데, 새로운 데이터 Daj의 입력은 도 48에 도시한 바와 같이, 오래된 데이터 Dcj의 출력과 동시에 일어나도록 시간을 정한다.
외부 데이터 입력 및 출력의 시퀀스 및 타이밍은 제 9 실시예와 동일하지만, 전송 레지스터(62)는 내부 동작에 대한 요구를 몇 개의 점에서 완화한다. 도 45에 나타낸 바와 같이, 데이터 Dcj의 전송 레지스터(62)로부터 부메모리 어레이(4A)로의 기록은 데이터 Dbj-1 및 Dbj-2의 주메모리 어레이(2B)로부터 데이터 출력부(16)로의 전송 동안, 배경에서 행해지기 때문에, 부메모리 어레이(4A) 내의 비트선 상의 데이터 Dcj의 증폭을 위한 타이밍마진이 커진다. 또, 데이터 Dcj가 주메모리(2A)중에서 전송되고, 데이터 Dcj가 부메모리 어레이(4A) 내부로 별개의 동작으로 전송되기 때문에, 부메모리 어레이(4A)로의 액세스가 시작될 때에 Y어드레스 발생기(12A) 내의 다운카운터(30)에 재로드할 필요가 없지만, 현재의 어드레스로부터 간단히 카운트다운을 계속할 수 있다. Y어드레스 발생기(12A) 내의 다운카운터(30)는 전체 버스트 동안, 데이터 Daj를 주메모리 어레이(2A)로 기록하기 전에, 제 9 실시예와 같이 2번이 아니라 단 1번만 재로드해야 한다.
상기 설명에 있어서, 데이터 Daj의 주메모리 어레이(2A)로의 기록은 데이터 Dcj의 부메모리 어레이(4A)로의 기록 전에 행해지지만, 이들 2개의 동작순서는 상호 교환될 수 있다.
제 13 실시예의 변형으로서, 부메모리 어레이(4A 및 4B) 내의 임의의 어드레스에 데이터를 기억할 수 있기 때문에, 그리고 데이터 버스(24A 및 24B)가 주 및 부부분으로 분할되어 있지 않기 때문에, 본 발명은 단일의 메모리 어레이, 단일의Y디코더, 각 뱅크 내의 단일의 Y어드레스에 의해 실행될 수 있고, 각 뱅크의 메모리 어레이의 일부는 부부분으로서 이용되어, 중복 기재되는 데이터가 같은 어레이의 다른 (주)부분으로부터 이 부부분에 전송된다.
다음에, 제 13 실시예와 관련된 5개의 실시예를 더 설명한다. 이 설명에서 도 41과 같은 부호는 동일한 소자를 나타낸다.
제 14 실시예
도 49를 참조하면, 제 14 실시예는 데이터 입력부(14)와 뱅크 버스 스위치(56) 사이에 결합된 입력 데이터 레지스터(64)를 포함한다. 입력 데이터는 데이터 입력부(14)로부터 입력 데이터 레지스터(64)로 전송된 후, 주메모리 어레이 중 하나에 기록되기를 기다리는 동안 입력 데이터 레지스터(64)에 유지된다.
이 차이점을 제외하면, 제 14 실시예는 제 13 실시예와 같은 방법으로 동작하므로, 상세한 설명은 생략한다.
입력 데이터 레지스터(64)에 의해, 메모리 장치의 내부동작의 타이밍에 관한 자유도가 증대한다. 다른 이점은 입력 데이터가 메모리 어레이에 가깝게 기억될 수 있다. 이 점은 데이터 입력부(14)와 뱅크 버스 스위치(56) 사이에, 신호선의 길이 및 신호 전파시간이라고 하는 점에서 상당한 거리가 있을 지도 모르기 때문에 중요하다.
제 15 실시예
도 50을 참조하면, 제 15 실시예는 단일의 전송 레지스터(62) 대신에, 뱅크 A, B의 데이터 버스(24A, 24B)에 별개의 전송 레지스터(62A, 62B)가 결합되어 있다는 점을 제외하고, 제 13 실시예와 동일하다. 이 구성에 의해, 뱅크 버스 스위치(56)를 관통하는 일없이, 데이터를 각 뱅크의 주메모리 어레이로부터 전송 레지스터로 전송하는 것과, 전송 레지스터로부터 각 뱅크의 부메모리 어레이로 전송하는 것이 가능하게 되어, 전송시 뱅크 버스 스위치(56)의 전기저항이 장해가 되지 않는다.
제 16 실시예
도 51을 참조하면, 제 16 실시예는 제 14 실시예 및 제 15 실시예의 특징을 조합한 것이다. 즉, 제 14 실시예와 같이, 입력 데이터 레지스터(64)를 갖고, 제 15 실시예와 같이 별개의 전송 레지스터(62A, 62B)를 갖는다. 이 구성의 이점은 상술한 것과 같다.
제 17 실시예
도 52를 참조하면, 제 17 실시예는 뱅크 A, B의 쌍방에 단일의 전 2중 데이터 버스(66)를 사용하고 있고, 이에 따라, 제 13 실시예의 뱅크 버스 스위치(56)를 제거하고 있다. 전 2이중 데이터 버스는 충돌을 일으키는 일없이, 판독 및 기록방향으로 동시에 데이터를 전달할 수 있는 데이터 버스이다. 데이터 버스(66)는 데이터 입력부(14), 데이터 출력부(16) 및 전송 레지스터(62)에 직접 결합되어 있다.
다른 소자들은 제 13 실시예의 것과 마찬가지고, 같은 부호로 표시되어 있다.
제 17 실시예는 데이터 버스의 전환이 필요가 없고, 또한 뱅크 버스 스위치의 전기저항도 없이, 제 13 실시예와 대략 같은 방법으로 동작한다.
제 18 실시예
도 53을 참조하면, 제 18 실시예는 제 14 실시예 및 제 17 실시예의 특징을 조합한 것이다. 즉, 데이터 출력부(16), 전송 레지스터(62), 및 입력 데이터 레지스터(64)에 결합된 전 2중 데이터 버스(66)를 갖는데, 이 입력 데이터 레지스터(64)는 데이터 입력부(14)에 결합되어 있다. 이 구성의 이점은 상술한 것과 같은 종류이다.
제 19 실시예
도 54를 참조하면, 제 19 실시예는 Y어드레스 발생기(12A, 12B)의 구성에 있어서 제 13 실시예와 다르다. 제 13 실시예에서, 각 Y어드레스 발생기가 개별적으로 액세스 카운터(50)를 갖고, 이에 따라 다운카운터(30)에 의해 발생되는 어드레스의 수를 제어하고 있었다. 제 19 실시예에서, Y어드레스 발생기(12A, 12B)가 동일한 액세스 카운터(50)를 공용한다. 공용되는 액세스 카운터(50)는 지금까지의 도면에서는 간단화를 위해 생략하고 있었던 메모리 제어신호 발생기(SG)(68)에 의해 제어된다. 제 19 실시예에는 또, 액세스 카운터(50)를 위한 초기값 ADN을 기억하는 액세스 카운트 레지스터(70)가 설치되는데, 이 값은 메모리 제어신호 발생기(68)로부터 공급된다.
전송 레지스터(62)를 포함하는 제 19 실시예의 다른 소자들은 제 13 실시예와 동일하고, 같은 부호로 표시되어 있다.
제 19 실시예는 Y어드레스 발생기의 각각이 항상 고정된 개수의 연속하는 어드레스를 발생하도록 Y어드레스 발생기(12A, 12B)를 제어하기 위한 효율적인 방법을 제공한다. 메모리 제어신호 발생기(68)는 간단히 적절한 고정된 개수의 ADN을 액세스 카운트 레지스터(70)에 배치한 후, 액세스 카운터(50)에 대하여 이 고정된 개수의 ADN을 적절한 때에 재로드하도록 명령하여, 액세스 카운터(50)에게 Y어드레스 발생기(12A, 12B)에 대한 제어를 행하게 한다.
이 제어모드는 예컨대 도 31 및 도 32에 나타낸 바와 같이, 3개의 필드의 각각으로부터 동수의 화소를 필요로 하는 필터링 동작에 유용하다.
제 20 실시예
도 55를 참조하면, 제 20 실시예는 제 14 실시예와 제 19 실시예의 특징을 조합한 것으로, 전송 레지스터(62), 입력 데이터 레지스터(64), 메모리 제어신호 발생기(68)에 의해 제어되는 공용의 액세스 카운터(50), 고정값 ADN을 기억하는 액세스 카운트 레지스터(70)를 갖는데, 이 액세스 카운터(50)는 Y어드레스발생기(12A, 12B)에 의해 발생되는 연속하는 어드레스의 수를 제어하기 위해서 이용된다. 제 20 실시예의 이점은 상술한 것과 동일하다.
제 21 실시예
도 56을 참조하면, 제 21 실시예는 제 15 실시예의 특징과 제 19 실시예의 특징을 조합한 것으로, 제 19 실시예의 단일의 전송 레지스터(62) 대신에, 뱅크 A, B내의 데이터 버스(24A, 24B)에 결합된 별개의 전송 레지스터(62A, 62B)를 갖는다. 제 21 실시예의 이점은 상술한 것과 동일하다.
제 22 실시예
도 57을 참조하면, 제 22 실시예는 제 16 실시예 및 제 19 실시예의 특징을조합한 것으로, 입력 데이터 레지스터(64), 뱅크 A, B내의 데이터 버스(24A, 24B)에 결합된 별개의 전송 레지스터(62A, 62B), 및 제 19 실시예에 나타낸 것과 다른 소자를 갖는다. 제 22 실시예의 이점은 상술한 것과 동일하다.
제 23 실시예
도 58을 참조하면, 제 23 실시예는 제 17 실시예 및 제 19 실시예의 특징을 조합한 것으로, 데이터 입력부(14), 데이터 출력부(16) 및 전송 레지스터(62)에 결합된 전 2중 데이터 버스(66)와, 제 19 실시예에 나타낸 것과 다른 소자를 갖는다. 제 23 실시예의 이점은 상술한 것과 동일하다.
제 24 실시예
도 59를 참조하면, 제 24 실시예는 제 18 실시예와 제 19 실시예의 특징을 조합한 것으로, 데이터 출력부(16), 전송 레지스터(62), 및 입력 데이터 레지스터(64)에 결합된 전 2중 데이터 버스(66)와, 제 19 실시예에 나타낸 것과 다른 소자를 갖는다. 제 24 실시예의 이점은 상술한 것과 동일하다.
제 25 실시예
도 60을 참조하면, 제 25 실시예는 제 19 실시예의 구성에 2개의 액세스 카운트 트랜지스터(72, 74)를 더 부가한 것이다. 제 1 액세스 카운트 레지스터(70)는 버스트 내의 최초로 액세스되는 필드로부터 요구되는 화소의 수에 대응한 값 ADN1을 유지한다. 제 2 및 제 3 액세스 카운트 레지스터(72, 74)는 제 2 및 제 3 필드로부터 요구되는 화소의 수에 대응한 값 ADN2, ADN3을 유지한다. 3개의 값 ADN1, ADN2, ADN3은 전부 메모리 제어신호 발생기(68)에 의해 공급된다.
제 25 실시예는 도 36 및 도 37에 도시한 바와 같이, 서로 다른 필드에서 서로 다른 개수의 화소 데이터를 요구하는 필터링동작에 유용하다. 도 36 및 도 37에 나타낸 동작을 위해, ADN1, ADN2, ADN3은 각각 5, 3, 5로 설정된다. ADN1은 버스트의 최초의 부분을 제어하기 위해서 사용되는데, 이 때 데이터는 예컨대 뱅크 A의 주메모리 어레이(2A)로부터 판독된다. ADN2는 버스트의 제 2 부분을 제어하기 위해서 사용되는데, 이 때, 데이터는 예컨대 뱅크 B의 주메모리 어레이(2B)로부터 판독된다. ADN3은 버스트의 제 3 부분을 제어하기 위해서 사용되는데, 이 때, 데이터는 예컨대 뱅크 A의 부메모리 어레이(4A)로부터 판독된다.
제 26 실시예
도 61을 참조하면, 제 26 실시예는 제 25 실시예의 구성에 한 쌍의 어드레스 재계산기(RECALC)(76A, 76B)를 부가한 것이다. 어드레스 재계산기(76A)는 뱅크 A내의 Y어드레스 발생기(12A)에 결합되어, 메모리 제어신호 발생기(68)에 의해 출력되는 시프트 제어신호 SFTa에 응답하여, Y어드레스 발생기(12A)에 의해 사용되는 개시 Y어드레스를 재계산한다. 어드레스 재계산기(76B)는 뱅크 B내의 Y어드레스 발생기(12B)에 결합되어, 메모리 제어신호 발생기(68)에 의해 출력되는 시프트 제어신호 SFTb에 응답하여, Y어드레스 발생기(12B)에서 사용되는 개시 Y어드레스를 재계산한다.
제 26 실시예는 인터레이스 주사(interlaced scanning)로부터 순차 주사로의 변환에 사용되는 필터링에 특히 유용하다. 이것은 도 62∼도 64에 도시되어 있고, 도 62∼도 64는 시간축에 따라 분포되는 몇 개의 연속하는 필드의 수직 단면을 나타낸다.
도 62를 참조하면, 인터레이스 주사에 있어서, 우수필드(필드 a, c)의 화소는 기수필드(필드 b, d)의 화소 사이의 공간에 배치되어 있다. 화소 Dc3의 위치에서 필터된 화소값을 생성하기 위한, 전형적인 필터링처리는 우수필드 c에서의 5개의 화소(Dc1∼Dc5), 선행의 기수필드 d에서의 4개의 화소(Dd2∼Dd5), 및 다음의 기수필드 b에서의 4개의 화소(Db2∼Db5)의 값을 필요로 한다.
이들 데이터는 제 25 실시예에 의해 단일의 버스트로 생성되는데, 왜냐하면 메모리 장치에 기억되었을 때, 화살표로 나타낸 바와 같이 화소 Db5, Dc5, Dd5가 전부 같은 열어드레스를 갖기 때문이다. 즉, 개시 열어드레스는 이들 3개의 필드 b, c, d에서 모두 동일하다. ADN1 및 ADN3에 값 4를 할당하고, ADN2에 값 5를 할당하는 것만이 필요하다. 화소 Db5의 기호 ×는 버스트 동안에 새로운 화소 데이터가 오래된 화소 데이터 상에 중복 기재되는 장소를 나타낸다.
순차 주사로의 변환으로 인해, 필드 c의 화소 Dc2, Dc3의 중간에 위치된 새로운 화소의 생성이 요청되어, 도 63에 나타낸 데이터, 즉 필드 d의 화소 Dd1∼Dd5,필드 c의 화소 Dc1∼Dc4, 필드 b의 화소 Db1∼Db5가 필요하다. 이들 데이터를 제 25 실시예에 의해 편리하게 생성할 수 없다. 왜냐하면, 필드 c의 개시 어드레스(열어드레스 Dc4)가 필드 b, d의 개시 어드레스(열어드레스 Dd5, Db5)와 다르기 때문이다.
도 64는 기수필드 b내의 화소값 Db3의 변환에 필요한 화소 데이터, 즉 필드 c의 Dc1∼Dc4, 필드 b의 Db1∼Db5, 필드 a의 Da1∼Da4를 나타낸다. 이 경우, 필드b의 개시 열어드레스가 필드 a, c의 개시 열어드레스와 다를 뿐만 아니라, 새로운 입력 화소 데이터 Da5가 출력 버스트의 일부를 구성하지 않는다.
제 26 실시예는 이들 모든 경우에 대응할 수 있다. 이하에 도 62∼도 64의 동작을 상세히 설명한다.
도 62의 버스트를 위해, 메모리 제어신호 발생기(68)는 ADN1을 4로, ADN2를 5로, ADN3을 4로 각각 설정하고, SFTa 및 SFTb를 0으로 설정한다. 도 65는 결과로서 얻을 수 있는 출력 시퀀스를 나타낸다.
출력이 뱅크 B에서 시작되면, 최초로 ADN1(4)이 액세스 카운트 레지스터(70)로부터 판독되어 액세스 카운터(50)로 기록되기 때문에, 액세스 카운터(50)는 뱅크 B내의 Y어드레스 발생기(12B)로 하여금 4개의 Y어드레스(Yj∼Yj-3)를 발생시키게 한다. 데이터 Dd5는 뱅크 B내의 주메모리 어레이(2B)로부터 전송 레지스터(62)로 전송되고, 새로운 입력 데이터 Db5가 데이터 입력부(14)로부터 데이터 출력부(16)로 전송되며, 데이터 Db4∼Db2가 뱅크 B내의 주메모리 어레이(2B)로부터 판독되어 데이터 출력부(16)에 의해 데이터 Db5 다음에 출력된다.
다음에, 값 ADN2(5)가 제 2 액세스 카운트 레지스터(72)로부터 판독되어 액세스 카운터(50) 내에 기록되기 때문에, 액세스 카운터(50)는 Y어드레스 발생기(12A)로 하여금 5개의 Y어드레스(Yj∼Yj-4)를 발생시키게 하고, Dc5∼Dc1은 뱅크 A내의 주메모리 어레이(2A)로부터 순차로 출력된다. 이 시간 동안, 배경에서, 데이터 Dd5가 전송 레지스터(62)로부터 뱅크 B의 부메모리 어레이(4B)로 기록되고, 데이터 입력부(14) 내에 유지되어 있는 새로운 입력 데이터 Db5는 주메모리어레이(2B) 내에 기록된다.
마지막으로, 값 ADN3(4)이 제 3 액세스 카운트 레지스터(74)로부터 판독되어 액세스 카운터(50)에 기록되고, Y어드레스 발생기(12B)는 4개의 Y어드레스를 더 발생하며, 데이터 Dd5∼Dd2는 뱅크 B내의 부메모리 어레이(4B)로부터 출력된다.
도 64의 버스트를 위해, 출력이 뱅크 A에서 시작되는 것으로 가정하면, 메모리 제어신호 발생기(68)는 ADN1을 4로, ADN2를 5로, ADN3을 4로 각각 설정하고, SFTa를 1로 SFTb를 0으로 설정한다. 도 66은 결과로서 얻을 수 있는 출력 시퀀스를 나타낸다.
최초로, ADN1(4)이 액세스 카운트 레지스터(70)로부터 판독되어 액세스 카운터(50)에 기록되고, Y어드레스 발생기(12A)는 4개의 Y어드레스를 발생한다. SFTa가 1이기 때문에, 어드레스 재계산기(76A)는 개시 어드레스를 Yj 대신에 Yj-1로서 재계산한다. Y어드레스 발생기(12A)는 어드레스 Yj를 스킵하여, Yj-1로부터 Y어드레스 출력을 개시한다. 데이터 Da4∼Da1이 뱅크 A내의 주메모리 어레이(2A)로부터 데이터 출력부(16)로 전송되고, 데이터 출력부(16)에 의해 버스트의 최초의 부분으로 출력된다.
다음에, 값 ADN2(5)가 제 2 액세스 카운트 레지스터(72)로부터 판독되어 액세스 카운터(50)로 기록되어, 액세스 카운터(50)는 Y어드레스 발생기(12B)로 하여금 5개의 Y어드레스를 발생시키게 한다. SFTb가 0이기 때문에, 어드레스 재계산기(76B)는 개시 어드레스를 변경하지 않고, 따라서 개시 어드레스는 Yj로 존재한다. Db5∼Db1이 뱅크 B내의 주메모리 어레이(2B)로부터 순차 판독되어, 데이터출력부(16)에 의해 출력된다. 이 시간 동안, 뱅크 A에서는, 배경에서, Y어드레스 발생기(12A)가 먼저 스킵된 어드레스 Yj를 발생한다. 데이터 Dc5는 주메모리 어레이(2A)로부터 전송 레지스터(62)로 전송되고, 다음에 새로운 입력 데이터 Da5가 주메모리 어레이(2A) 내의 같은 어드레스에 기록된다. 이 기록동작 후에, Y어드레스 발생기(12A)가 적절한 어드레스를 발생하고, 전송 레지스터(62)에 유지되어 있는 데이터 Dc5는 뱅크 A내의 부메모리 어레이(4A) 내에 기록된다.
마지막으로, 값 ADN3(4)이 액세스 카운터(50) 내에 설정되고, Y어드레스 발생기(12A) 내의 개시 어드레스가 어드레스 재계산기(76A)에 의해 재계산되며, Y어드레스 발생기(12A)는 재계산된 개시 어드레스로부터 시작되는 4개의 Y어드레스를 더 발생하고, 데이터 Dc4∼Dc1은 뱅크 A의 부메모리 어레이(4A)로부터 출력된다.
도 63의 버스트를 위해, 버스트가 뱅크 B에서 시작되는 경우에는, 메모리 제어신호 발생기(68)는 ADN1을 5로, ADN2를 4로, ADN3을 5로, SFTa를 1로, SFTb를 0으로 각각 설정한다. 상세한 설명은 생략한다.
상술한 바와 같이, 필드마다 다른 개수의 화소를 사용하는 동작은 인터레이스 주사에서 순차 주사로의 변환뿐만 아니라, 픽쳐 인 픽쳐(picture-in-picture)처리, 포맷변환, 노이즈제거 등에도 유용하다.
다음에, 선행의 실시예의 모두에 적용하는 변형예에 관해서 설명한다.
도 67을 참조하면, 이 변형에 있어서, 주메모리 어레이(2) 및 부메모리 어레이(4)는 별개의 X디코더 및 워드선을 갖는다. 부메모리 어레이(4)는 그 자체의 X디코더(77)를 갖는다. 뱅크가 2개 있는 경우에는, 각 뱅크 내의 부메모리 어레이가별개의 X디코더를 갖는다.
X 및 Y어드레스는 X-Y어드레스 발생기(78)에 의해 발생되고, 이 X-Y어드레스 발생기는 X어드레스를 X어드레스 버스(79)를 통해 X디코더(6 및 77)에 공급하고, Y어드레스를 상위 Y어드레스 버스(18) 및 하위 어드레스 버스(20)에 공급한다.
내부 데이터 버스(24)는 데이터 버스 스위치(80)에 의해 2개의 부분으로 분할되어 있다. 데이터 버스 스위치(80)는 주데이터 버스(MDB)를 데이터 입력부(14) 및 데이터 출력부(16)에 선택적으로 결합하고, 부데이터 버스(SDB)를 데이터 출력부(16)에 선택적으로 결합할 뿐만 아니라, 주데이터 버스 및 부데이터 버스를 서로 선택적으로 결합한다.
X어드레스(Xi)가 수신되면, X디코더(6 및 77)가 주 및 부메모리 어레이의 대응하는 워드선 WLi, WLi'를 동시에 활성화한다. 2개의 워드선 WLi, WLi'가 동시에 활성화되기 때문에, 이들은 동일한 워드선의 다른 부분이라고 생각할 수 있다. 비슷하게, X디코더(6 및 77)는 마치 2중 디코드 출력을 발생하는 단일의 X디코더인 것처럼 동작한다.
X디코더(6 및 77)가 동일한 X어드레스를 수신하기 때문에, 이 변형예는 제 1 실시예와 대략 같은 방법으로 동작하고, 지금까지 설명한 다른 실시예와 같은 동작을 하도록 변형될 수 있다.
지금까지 서술한 실시예는 현재 열에서의 데이터와, 직전에 처리된 열에서의 데이터를 포함하는 도 6에 나타낸 형태의 데이터 블록을 얻기 위한 방법을 제공했다. 이하의 실시예는 현재 열의 데이터 및 직후에 처리해야 할 열의 데이터를 포함하는 도 5에 나타낸 형태의 데이터 블록을 얻기 위한 같은 방법을 나타낸다.
이 경우에 있어서, 중복 기재된 화소 데이터를 부메모리 어레이로 전송함으로써 획득되는 것은 의미가 없다. 왜냐하면, 중복 기재된 화소 데이터가 다시 요구되기 전에, 대략 1필드의 간격이 경과하고, 이 간격 동안에 데이터는 부메모리 어레이로부터 소멸하기 때문이다. 오히려, 중복 기재된 데이터는 다른 필드 메모리로 전송되어야 하고, 이 필드메모리는 도 4에 나타낸 바와 같이 종속접속되어야 한다.
이하의 실시예는 본 발명의 제 2 관점을 예시한 것으로, 상기 실시예의 부메모리 어레이를 갖지 않지만, 별개의 데이터 입력 및 데이터 출력단자를 갖는, 선행의 실시예에서 종속접속에 사용되는 특징을 갖는다. 이들 실시예는 적어도 도 7에 있어서 점선으로 둘러싸인 필드 메모리 F1 및 라인 메모리 L21∼L24의 기능을 제공한다.
선행의 실시예와 동일하거나 등가인 부분에는 같은 부호가 부착되어 있다.
제 27 실시예
도 68을 참조하면, 제 27 실시예는 메모리 어레이(2), X디코더(6), Y디코더(YD)(8), Y어드레스 발생기(12), 데이터 입력부(14), 데이터 출력부(16), 내부 데이터 버스(24), 메모리 제어신호 발생기(68), 어드레스 입력부(ADI N)(81), 데이터 버스 스위치(SW)(82), 및 버퍼회로(BUF)(83)를 갖는다. Y어드레스 발생기(12)는 다운카운터(30) 및 액세스 카운터(50)를 포함한다.
선행의 실시예와 같이, 메모리 어레이(2) 내의 원 Nij는 공통의 X어드레스(Xi) 및 Y어드레스(Yj)를 공유하는 메모리셀의 그룹을 나타낸다.
먼저 서술한 실시예의 도면에서는, 도면의 간단화를 위해 생략했던 어드레스 입력부(81)는 외부 어드레스단자(ADD)부터 X어드레스 및 Y어드레스를 개별적으로 수신하고, 내부 어드레스 신호 XAD 및 YAD를 발생한다. Y어드레스 신호 YAD는 다운카운터(30)에 공급되고, 이 다운카운터(30)는 YAD로부터 카운트다운하여 Y디코더(8)에 공급되는 Y어드레스 YADD를 발생한다. 다운카운터(30) 및 액세스 카운터(50)는 함께 내부 클럭신호(CLK')와 동기하여 동작하고, 이 내부 클럭신호(CLK')는, 외부클럭신호(CLK)부터 발생되는 것으로, 본 실시예에 있어서는, 외부 클럭신호와 같은 주파수를 갖는다. 액세스 카운터(50)는 어드레스 입력부(81)로부터 버스트 길이 제어신호 PA를 수신하고, 다운카운터(30) 및 데이터 버스 스위치(82)를 제어하는 제어신호 PW를 발생한다.
데이터 입력부(14), 데이터 버스 스위치(82), 버퍼회로(83), 및 데이터 출력부(16)는 메모리 제어신호 발생기(68)에 의해 제어된다. 데이터 입력부(14)는 외부 데이터 입력단자 DIN로부터의 입력 데이터를 내부 데이터 버스(24)로 전달한다. 데이터 버스 스위치(82)는 데이터 버스(24)로부터의 데이터를 버퍼회로(83)에 전달하고, 여기서 데이터는 데이터 출력부(16)에 의해 외부 데이터 출력단자 DOUT로부터 출력될 때까지, 버퍼회로(83)에 기억된다. 먼저 서술한 실시예의 도면에서는 생략되었던 버퍼회로(83)는 FIFO버퍼이며, 그 깊이는 메모리 장치의 최대 판독 레이턴시와 같다.
메모리 제어신호 발생기(68)는 판독 레이턴시 및 다른 여러가지의 액세스 모드를 지정하도록 프로그램될 수 있는 내부 모드 레지스터(미도시)를 갖는다. 모드레지스터는 0ki MSM54V24632A와 같은 현존하는 메모리 장치의 모드 레지스터의 프로그래밍과 비슷한 방법으로, CS/, CAS/, RAS/, WE/신호 및 어드레스 입력라인 상에 수신된 값의 조합에 의해 형성되는 명령에 의해 프로그램되어 있다.
도 69를 참조하면, 어드레스 입력부(81)는 3개의 내부 레지스터 R1, R2, R3을 갖고, 이들은 전부 어드레스 입력단자 ADD에 결합되어 있다. 메모리 제어신호 발생기(68)가 버스트 길이 프로그래밍 명령을 수신하면, 어드레스 입력단자에 수신된 값이 레지스터 R1에 래치된다. 다른 시간에서는, 어드레스 입력단자에 수신된 값은 CS/, CAS/이 활성화된 경우에는 레지스터 R2에 래치되고, CS/, RAS/가 활성화된 경우에는 레지스터 R3에 래치된다. X어드레스 XAD는 레지스터 R3로부터 출력되고, Y어드레스 YAD는 레지스터 R2로부터 출력되며, 버스트 길이 제어신호 PA는 레지스터 R1으로부터 출력된다.
도 70을 참조하면, 액세스 카운터(50)는 카운터(84)와 제어회로(86)를 갖는다. 카운터(84)는 내부클럭신호 CLK' 및 버스트 길이 제어신호 PA를 수신한다. 제어회로(86)는 제어신호 PA, 및 카운터(84)의 출력을 수신하고, PW 제어신호를 발생한다.
PA신호는 제어회로(86)로 하여금 PW 제어신호를 활성화시키게 하는 제로가 아닌 신호이고, 한편 PA 신호의 값은 카운터(84) 내에 로드된다. 카운터(84)는 CLK'신호와 동기하여 PA 값으로부터 카운트다운한다. 카운터(84)의 출력이 제로에 도달하면, 제어회로(86)는 PW 제어신호를 불활성화한다.
다음에, 제 27 실시예의 바람직한 모드의 동작에 관해서 설명한다.
버스트 길이가 프로그램되면, 버스트 길이가 어드레스 입력단자(ADD)부터 입력되고, 어드레스 입력부(81) 내의 레지스터 R1에 래치된다. 퍼스널 컴퓨터나 워크스테이션에 있어서, 이 프로그래밍은 베이직 입력-출력 시스템(Basic Input-Output System: BIOS)에 의해 행할 수 있다. 먼저 서술한 실시예에서, 버스트 길이는 부메모리 어레이의 사이즈에 의해 간접적으로 제한되어 있지만, 제 27 실시예에서는 임의의 버스트 길이를 지정할 수 있다. 이하의 설명에서는 버스트 길이는 5이다.
모드 프로그래밍 후에, 액세스 동작이 도 71에 나타낸 바와 같이 행해진다.
시간 t1에 있어서, CS, RAS/가 저레벨인 상태로, 행어드레스(Xi)는 어드레스 입력단자(ADD)에 수신된다. 행어드레스는 외부 클럭신호 CLK의 상승엣지와 대략 동시에 일어하는 내부 클럭신호 CLK'의 상승엣지에 있어서, 레지스터 R3에 래치된다. 필요한 내부 래치신호는 메모리 제어신호 발생기(68)에 의해 발생되고, 이 메모리 제어신호 발생기(68)는 X디코더(6)에게 X어드레스를 디코드하여, 메모리 어레이(2) 내의 대응하는 워드선을 활성화시키라고 명령한다. 이 워드선에 접속되어 있는 모든 메모리셀은 데이터를 대응하는 비트선에 배치한다.
시간 t2에 있어서, CS/, CAS/가 저레벨인 상태로, 열어드레스(Yj)가 어드레스 입력단자에 수신되어, 동일한 방법으로 래치된다. 이 열어드레스(Yj)는 즉시 어드레스 입력부(81)로부터 열어드레스 신호 YAD로서 다운카운터(30)에 공급되고, 다운카운터(30)로부터 열어드레스 신호 YADD로서 Y디코더(8)에 공급된다. Y 디코더(8)는 도 71의 파형 Yj으로 표시된 디코드된 신호를 출력하고, 이 디코드된 신호는 트랜스퍼 트랜지스터를 활성화하며, 이 트랜스퍼 트랜지스터를 통해 열 Yj의 상보 비트선이 내부 데이터 버스(24)에 결합된다(제 1 실시예에서 설명한 것과 같이). 따라서, 메모리셀 Nij에 유지되어 있던 데이터 Dbj가 데이터 버스(24)에 전해진다.
시간 t2에 있어서, 어드레스 입력부(81)는 PA신호(미도시)를 발생하고, 이 PA신호에 의해 액세스 카운터(50)가 PW 제어신호를 활성화시킨다. 이 신호에 의해 데이터 버스 스위치(82)가 폐쇄되어, 데이터 Dbj가 버퍼회로(82)에 전해진다. 시간 t3보다 전에 발생되는 메모리 제어신호 발생기(68)(미도시)부터의 제어신호에 의해 버퍼회로(83)는 데이터 Dbj를 기억한다.
시간 t3에 있어서, 다운카운터(30)가 Yj에서 Yj-1로 감소하여, Y디코더(8)는 열 Yj의 상보 비트선을 데이터 버스(24)로부터 비접속하고, 대신에 열 Yj-1의 상보 비트선을 데이터 버스(24)에 접속한다. 이것은 도 71의 시간 t3의 약간 후에, 파형 Yj의 고레벨-저레벨의 변화 및 파형 Yj-1의 저레벨-고레벨의 변화에 의해 표시된다. 제어신호 PW는 고레벨로 존재하기 때문에, 데이터 버스 스위치(82)는 폐쇄된 상태로 유지되고, 메모리셀 Nij-1에 유지되어 있는 데이터 Dbj-1은 버퍼회로(83)에 기억된다. 액세스 카운터(50) 내의 카운터(84)는 5에서 4로 감소한다.
시간 t4에 있어서, 다운 카운터(30)는 Yj-1에서 Yj-2로 감소하고, 메모리셀 Nij-2에 유지되어 있는 데이터 Dbj-2는 비슷하게 데이터 버스(24) 및 데이터 버스 스위치(82)를 통해 버퍼회로(83)에 전송된다. 카운터(84)는 4에서 3으로 감소한다.
지금까지, 메모리 장치로부터 어떠한 데이터도 출력되지 않았고, 데이터 출력부(16)는 고임피던스상태에 있었다. 그러나, 시간 t4 다음의 클럭신호 CLK의 상승엣지에서, 메모리 제어신호 발생기(68)는 데이터 출력부(16)에게 시간 t2후에 버퍼회로(83)에 기억된 데이터 Dbj의 출력을 시작하라고 명령한다. 이들 데이터 Dbj는 시간 t5에서의 외부 클럭신호 CLK의 상승엣지에서 데이터 출력단자 DO UT(A)에 이용할 수 있고, 이 때 외부장치에 의해 판독될 수 있다. 시간 t5에서, 다운카운터(30)는 Yj-2에서 Yj-3으로 감소하고, 메모리셀 Nij-3에 유지되어 있는 데이터 Dbj-3은 버퍼회로(83)에 전송되며, 카운터(84)는 3에서 2로 감소한다.
비슷하게, 시간 t6에서, 데이터 출력부(16)는 버퍼회로(83)로부터의 데이터 Dbj-1을 출력하고, 다운카운터(30)는 Yj-4로 감소하며, 데이터 Dbj-4는 메모리셀 Nij-4로부터 버퍼회로(83)로 전송되고, 카운터(84)는 2에서 1로 감소한다.
시간 t7에서, 데이터 출력부(16)는 데이터 Dbj-2를 출력한다. 또, 카운터(84)는 1에서 0으로 감소하고, 이에 따라 액세스 카운터(50) 내의 제어회로(86)가 제어신호 PW를 불활성화시킨다. PW신호의 불활성상태에 의해 다운카운터(30)가 정지하여, 데이터 버스 스위치(82)가 개방되기 때문에, 더 이상 데이터가 버퍼회로(83) 내에 전송되지 않는다. 따라서, 다운카운터(30)에 의해 출력되는 Y어드레스 YADD는 Yj-4로 있고, Y디코더(8)는 열 Yj-4의 상보 비트선을 데이터 버스(24)에 접속한 상태로 유지한다.
시간 t8에서, 데이터 출력부(16)는 데이터 Dbj-3을 출력한다. 시간 t8의 직후의 외부 클럭신호 CLK의 하강엣지에서, CS/ 및 WE/은 저레벨로 되고, 메모리 어레이(2)에 기억해야 할 새로운 입력 데이터 Daj-4는 데이터 입력단자 DIN(A)에 수신된다.
시간 t9에서, 데이터 출력부(16)는 데이터 Dbj-4를 출력하고, 데이터 입력부(14)는 새로운 데이터 Daj-4를 데이터 버스(24)를 통해 메모리 어레이(2)에 전달한다. 이 때, 열 Yj-4의 상보 비트선은 아직도 데이터 버스(24)에 결합되어 있기 때문에, 데이터 Daj-4는 출력된 데이터 Dbj-4 대신에, 메모리셀 Nij-4에 기억된다.
메모리 장치의 출력단자 DOUT(A)가 같은 형태의 또 다른 메모리 장치의 입력단자 DIN(B)에 결합되는 경우, 그리고 이 제 2 메모리 장치가 동일한 기록 인에이블신호 WE/를 수신하는 경우, 시간 t9에서, 제 1 메모리 장치(A)가 새로운 데이터 Daj-4를 기억하고 있는 동안, 도 71의 아래쪽에 나타낸 바와 같이, 제 2 메모리 장치(B)는 제 1 메모리 장치(A)에 의해 출력된 데이터 Dbj-4를 수신하여 기억한다.
제 2 메모리 장치(B)는 시간 t9보다 전에 제 1 메모리 장치(A)부터 출력된 데이터 Dbj-1∼Dbj-3을 수신하지만, 그 신호 WE/는 불활성이기 때문에, 제 2 메모리 장치는 데이터 Dbj-1∼Dbj-3을 무시한다.
t9후의 적절한 시간에, 메모리 제어신호 발생기(68)는 Y디코더(8)에게 모든 비트선을 데이터 버스(24)로부터 비접속하라고 명령하고, X디코더(6)에게 모든 워드선을 불활성화하라고 명령한다. 도 71의 Yj-4신호는 이 때 저레벨로 되고, 데이터 버스(24)는 다음 액세스를 준비하기 위해 초기화된다. 도 71에서, 이 다음의 액세스는 동일한 열어드레스(Yj) 및 다음 행어드레스(Xi+1)에서 시작하는 또 다른 비슷한 버스트이다.
상기 동작을 보다 자세히 보기 위해서, 도 72는 동화상 P의 1필드 또는 1프레임을 기억하는데 사용되는 메모리 어레이(2)의 일부를 나타낸다. 화소 데이터는 n행 및 m열에 기억되어 있고, 여기서 n은 1수평 주사선의 화소의 수이고, m은 1필드 또는 프레임 내의 수평 주사선의 수이다.
도 73은 제 1 수평 주사선의 화소 데이터가 수신됨에 따라, 메모리의 내용이 어떻게 수신되는가를 나타내고, 어떤 화소 데이터가 판독되는가를 나타낸다. 주사는 왼쪽에서 오른쪽으로 행해지고, 행어드레스 또는 X어드레스는 0에서 시작하고, 동시에 1씩 커진다. 열어드레스(Y어드레스)도 도시한 바와 같이 0에서 시작된다. 문자 t는 시간을 나타내고, P1, P2, ..., Pn은 메모리 내용의 변화되는 상태를 나타낸다. 해칭한 도트는 메모리 어레이(2) 내에 이미 기억된 화소 데이터를 나타내고, 흰 도트는 전번의 필드에 대한 오래된 화소 데이터를 나타내며, 기호 ×를 부착한 도트는 중복 기재되는 오래된 화소 데이터를 나타낸다.
중복 기재되기 전에, ×로 표시된 오래된 데이터는 구형으로 나타낸 것과 같이, 그 바로 아래의 4개의 화소의 오래된 데이터와 함께 판독된다. 예컨대, 상태 P4에 있어서, 새로운 데이터가 열 제로의 오래된 데이터에 중복 기재되기 전에, 행어드레스가 3(Xi = 3)으로, 열어드레스 4에서 0으로(Yj=4, Yj-4=0)의 화소 데이터가 단일의 버스트로 판독된다.
이 동작을 위해, 메모리 장치에 공급되는 열어드레스 Yj는 0이 아니라 4이기 때문에, 입력 데이터는 입력 열어드레스에 의해 지정된 열에 기억되지 않는다. 이것은 불리가 아니라, 최초의 소수 주사선이 수직 블랭킹 기간 내에 있어, 기억되야 하는 어떤 데이터도 없는 영상신호의 처리에 있어서는 편리하다.
도 74는 제 2 수평 주사선의 화소 데이터가 수신될 때의 메모리 내용의 변화상태(Pn+1∼P2n)를 나타낸다. 이 경우, 메모리 장치는 열어드레스 5(Yj= 5)를 수신하고, 열 5에서 열 1까지의 화소 데이터의 버스트를 공급하며, 열 1에 새로운 데이터를 기록한다. 열 0(Yj=0)의 데이터는 다음 필드가 시작되기까지 다시 판독되지 않는다. 상술한 것처럼, 이것은 1필드의 일부에 대해서만 데이터를 기억할 수 있는 부메모리 어레이에 열 0의 데이터가 기억되지 않는 이유이다.
또, 상기 설명은 순차 주사에도 적합하다. 이 경우 '필드'를 '프레임'으로 대체한다.
도 75는 제 27 실시예에 의해 출력되는 데이터를 수신하기 위해서 사용될 수 있는 D형 플립플롭(88)의 매트릭스를 나타낸다. 메모리 A는 도 71에 나타낸 바와 같이 데이터를 수신하여 출력하는데, 이 때 메모리 A에서 출력되는 데이터는 메모리 B와 최초의 D형 플립플롭(88)에 전달된다. 이 플립플롭(88) 및 그 바로 아래의 4개의 플립플롭은 메모리 A로부터의 데이터의 출력과 동기하고 있는 버스트 클럭신호(BCLK)에 의해 타이밍을 제어한다. 버스트 클럭신호 BCLK는 도 71에 나타낸 클럭신호(CLK)에 게이트를 거는 것에 의해 발생할 수 있기 때문에, 예컨대 최초의 버스트에 있어서는, BCLK은 시간 t5에서 시간 t9까지의 5개의 클럭 사이클로 이루어진다. BCLK에 의해 타이밍을 제어하는 5개의 플립플롭은 버스트 동안 출력되는 데이터 Db5∼Db1을 기억하는 시프트 레지스터를 형성한다.
도 75의 다른 플립플롭은 RAS/ 또는 CAS/ 제어신호로부터 발생될 수 있는 행클럭신호(RCLK)에 의해 타이밍을 제어한다. RCLK는 각 버스트가 시작되기 전에 1번펄스된다. 따라서, 최초의 플립플롭(88)의 오른쪽의 4개의 플립플롭은 데이터 Db1의 좌측의 4개의 화소에 대한 데이터 Db11, Db21, Db31, Db41을 유지한다.
도 76은 제 27 실시예에 따른 3개의 메모리 장치 A, B, C의 종속접속을 나타낸다. 각 메모리 장치는 8개의 데이터 입력단자(DIN) 및 8개의 데이터 출력단자(DOUT)를 갖는 것으로 표시되어 있기 때문에, 입력 및 출력 데이터는 픽셀마다 8개의 비트를 갖는다. 메모리 A의 출력단자 DOUT(A)는 메모리 B의 입력단자 DIN(B)에 결합되어 있고, 메모리 B의 출력단자 DOUT(B)는 메모리 C의 입력단자 DIN(C)에 결합되어 있다. 이와 같이, 임의의 개수의 메모리 장치를 종속접속할 수 있다.
메모리 A의 오른쪽에 나타낸 출력 데이터 Db1∼Db5는 도 75의 BCLK 신호에 의해 타이밍을 제어하는 D형 플립플롭(88) 내에 기억된 1버스트의 출력을 나타낸다. 도 75의 RCLK 신호에 의해 타이밍을 제어하는 D형 플립플롭은 도 76에 있어서 D-FF ×4라고 하는 부호가 붙은 구형으로 표시되어 있다.
종래의 SDRAM과 비교하여, 제 27 실시예는 이러한 형태의 종속접속구성에 있어서 몇 개의 이점을 갖는다.
하나의 이점은 버스트 판독 액세스 및 기록 액세스의 쌍방에 대하여, 단일의 X-Y어드레스입력으로 충분한 것이다.
다른 이점은 동일한 X 및 Y어드레스를 갖는 데이터의 입력 및 출력을 동시에 행할 수 있는 것이다. 완전히 동일한 어드레스 신호, 기록 인에이블신호, 및 다른 제어신호를 같은 타이밍으로 종속접속된 메모리 장치의 전부에 공급할 수 있다. 입력 및 출력을 동시에 행할 수 있는 것은 판독 및 기록 액세스를 포함하는 버스트가 종래의 SDRAM보다도 짧은 시간에 완료되는 것을 의미한다.
제 3 이점은 각 메모리 장치의 데이터 출력단자를, 종속접속에 있어서의 다음 메모리 장치의 데이터 입력단자에 직접 결합할 수 있는 것이다. 종래의 SDRAM은 1세트의 데이터 단자만을 갖고, 그것은 입력 및 출력의 쌍방에 사용된다. 종래의 SDRAM을 종속접속구성에 사용하는 경우, 스위치를 사이에 삽입하여, 입력 데이터를 출력 데이터로부터 분리하고, 해당 스위치를 제어하기 위해서 별개의 제어신호를 필요로 한다.
종속접속구성에서의 종래의 SDRAM과 비교하여, 이들 이점 때문에 제 27 실시예는 하드웨어가 적고, 보다 고속의 동작을 제공할 수 있다.
제 28 실시예
도 77을 참조하면, 제 28 실시예는 제 27 실시예의 구성에 데이터 버스 초기화 유니트(90)를 부가한 것이다. 데이터 버스 초기화 유니트(90)는 액세스 카운터(50)로부터 출력되는 리셋트신호 PR에 의해 제어된다. 데이터 버스 초기화 유니트(INIT)(90)의 역할은 각 쌍의 상보 데이터 버스라인의 2개의 버스라인을, 전원전위 및 접지전위의 중간의 같은 전위로 설정함으로써, 내부 데이터 버스(24)를 초기화하는 것이다. 이것은 2개의 이들 전위가 균등하게 되도록 버스라인을 일시적으로 상호접속함으로써, 또는 버스라인을 원하는 중간전위로 프리챠지함으로써, 혹은 양쪽 균등화 및 프리챠지에 의해 달성될 수 있다. 그 결과는 각 쌍의 상보 데이터 버스라인이 2진수의 1레벨과 2진수의 0레벨의 중간 레벨로 설정된다.
제 28 실시예의 동작은 도 78에 도시되어 있다. 여기에 도시된 파형은 도 71의 파형과 동일하지만, 단지 PR 파형을 부가한 것이다. 이하 데이터 버스 초기화동작에 관해서 설명한다. 다른 동작은 제 27 실시예와 동일하다.
시간 t2으로부터 시간 t7까지 데이터 버스(24)를 통해서 메모리 어레이(2)로부터 버퍼회로(83)로의 데이터의 전송 동안, PW 제어신호는 고레벨이고, PR 제어신호는 저레벨로 존재하여, 데이터 버스 초기화 유니트(90)는 불활성 상태로 유지된다.
시간 t7후, 액세스 카운터(50)가 PW신호를 저레벨로 할 때, 액세스 카운터(50)는 동시에 시간 t8을 중심으로 하는 1클럭 사이클 동안 PR신호를 고레벨로 구동한다. 이 클럭 사이클 동안, 데이터 버스(24)는 데이터 버스 초기화 유니트(90)에 의해 초기화된다. 여전히 데이터 버스(24) 및 같은 열의 메모리셀 Nij-4에 접속되어 있는 열 Yj-4의 비트선도 초기화된다. 데이터 버스 초기화 유니트(90)는 시간 t8 및 t9 사이의 타이밍에서 불활성화되어, 데이터 버스(24) 및 이것들의 비트선 및 메모리셀이 초기화된 상태로 된다.
시간 t9에 있어서, 새로운 입력 데이터 Daj-4가 수신되어, 데이터 입력부(14)로부터 데이터 버스(24)로 전송된다. 데이터 버스라인 및 비트선은 그들의 중간전위로부터, 2진수의 1 또는 2진수의 0을 나타내는 레벨로 신속하게 변할 수 있고, 메모리셀 Nij-4 내의 커패시터는 신속하게 충전 또는 방전되어 데이터를 기억한다. 이와 같이, 데이터의 기록이 단시간에 행해져, 다음 버스트의 개시를 신속하게 할 수 있다.
데이터 버스(24)가 초기화되지 않고, 새로운 입력 데이터 Daj-4가 오래된 데이터 Dbj-4와 다른 경우, 데이터 버스라인 및 비트선은 전원전위와 접지전위 사이에서 완전히 변해야 하고, 메모리셀 내의 커패시터는 완전히 충전 또는 방전되어야 하기 때문에, 기록 동작에 걸리는 시간이 길고, 버스트 사이의 시간을 보다 길게 해야 한다.
버스트 사이의 시간을 짧게 함으로써, 제 28 실시예에 의해 메모리 장치는 보다 긴 버스트를 출력할 수 있다.
제 29 실시예
도 79를 참조하면, 제 29 실시예는 제 27 실시예의 구성에, 제 5 실시예에서 설명한 어드레스 레지스터(52)를 부가한 것이다. 어드레스 레지스터(52)는 어드레스 입력부(81)로부터 출력되는 Y어드레스 YAD를 수신하여, 기억한다. 이에 따라, Y어드레스 YAD를 다운카운터(30) 내에 반복하여 로드할 수 있다. 제 5 실시예에 관해서 설명한 바와 같이, Y어드레스 YAD의 재로드는 외부 제어신호 ADX/에 응답하여 행해진다.
어드레스 입력부(81) 대신에, 어드레스 레지스터(52) 내에 Y어드레스 YAD를 기억함으로써, Y어드레스를 회로구성에서 다운카운터(30)에 가까운 위치에서 유지할 수 있고, 또 어드레스 입력부(81)를 다음 Y어드레스의 수신을 위한 준비로 초기화할 수 있다.
다운카운터(30)는 버스트의 도중에서 재로드할 필요가 없기 때문에, 어드레스 레지스터(52)와 다운카운터(30) 사이에 스위치가 반드시 필요하지 않다. 다운카운터(30)는 PW 제어신호에 의해 제어될 수 있기 때문에, 즉 PW 제어신호의 상승엣지에서 ,다운카운터(30)는 어드레스 레지스터(52)에 유지되어 있는 Y어드레스값을 로드하여, 그 값으로부터 카운트다운하기 시작한다. 어드레스 레지스터(52)는 예컨대 투과래치(transparent latch)를 사용하여 구성될 수 있어, 어드레스 입력부(81)에 의해 수신된 새로운 어드레스값은 다운카운터(30)에 즉시 이용될 수 있다.
제 29 실시예의 동작은 제 5 실시예 및 제 27 실시예의 동작의 설명으로부터 이해될 수 있기 때문에, 상세한 설명은 생략하지만, 관련된 정보는 제 31 실시예에서 주어진다. 제 29 실시예의 이점은 같은 열어드레스를 외부에서 반복하여 입력하는 것이 불필요하다고 하는 것이다.
제 30 실시예
도 80을 참조하면, 제 30 실시예는 제 28 실시예 및 제 29 실시예의 특징을 조합한 것으로, 어드레스 레지스터(52)와 데이터 버스 초기화 유니트(90)의 쌍방을 구비하고 있다. 제 30 실시예의 동작은 다음 실시예의 동작과 대략 동일하기 때문에, 상세한 설명은 생략한다.
제 31 실시예
도 81을 참조하면, 제 31 실시예는 제 30 실시예의 구성에, 어드레스 레지스터(52)와 다운카운터(30)의 사이에 접속되어, 액세스 카운터(50)로부터 출력되는 제어신호 PO에 의해 제어되는, 제 5 실시예에서 설명한 어드레스 출력 스위치(54)를 부가한 것이다. 또, 액세스 카운터(50)로부터 어드레스 레지스터(52)로 공급되는 제어신호 PM가 부가되어 있다.
도 82는 제 31 실시예의 동작을 나타낸다. 이하, 다운카운터(30)의 재로드의 동작에 관하여 설명한다. 다른 동작은 제 28 실시예에서 설명한 것과 동일하다.
도 82에 나타낸 시간 t1으로부터 시간 t6까지의 최초의 버스트 동안, PO 제어신호는 저레벨로 있어, 다운카운터가 어드레스 레지스터(52)로부터 로드되는 것을 막는다. 대신에, 시간 t2에 있어서, 어드레스 입력부(81)에 의해 수신된 입력 Y어드레스(Yj)가 도 81에 도시되어 있지 않은 신호선을 통해 직접 다운카운터(30) 내에 로드된다. Y어드레스 Yj는 시간 t2와 시간 t6의 사이의 임의의 편리한 시간에, 제어신호 PM(도 82에는 도시하지 않음)에 따라서, 어드레스 레지스터(52)에 기억된다.
최초의 버스트는 제 27 및 제 28 실시예에서 설명한 것과 같이 행해진다. 시간 t4 부근에서 PR 제어신호가 활성화되면, 데이터 버스(24)는 시간 t5에서의 새로운 데이터 Daj-4의 기록에 대비하여 데이터 버스 초기화 유니트(90)에 의해 초기화된다.
제 2 버스트는 시간 t7에서 새로운 X어드레스(Xi+1)의 입력과 함께 시작된다. 시간 t8에서, CS/, CAS/, ADX/신호는 저레벨이기 때문에, PW 제어신호가 고레벨로 구동될 때, 액세스 카운터(50)는 PO 제어신호를 고레벨로 구동한다. PO제어신호는 1개의 클럭 사이클 동안 고레벨로 존재하고, 그 동안 어드레스 레지스터 출력 스위치(54)가 폐쇄되고, 전과 같은 Y어드레스(Yj)는 어드레스 레지스터(52)로부터 다운카운터(30)로 로드된다. 제 2 버스트 동안, 제어신호 PM(미도시)은 불활성된 상태로 있어, 어드레스 레지스터(52)는 같은 어드레스값(Yj)을 유지한다. 따라서,제 2 버스트는 제 1 버스트와 동일한 열 내에 있지만, 다음 행(Xi + 1)에 있는 데이터를 액세스한다.
제 31 실시예는 데이터 버스(24)의 초기화에 의해, 제 28 실시예와 같이 동작속도에 있어서 동일한 개선을 제공하고, 제 29 및 제 31 실시예와 같이 열어드레스를 반복하여 입력할 필요가 없는 이점을 제공한다. 제 29 및 제 31 실시예와 비교하여, 제 31 실시예는 어드레스 레지스터(52)가 새롭게 수신된 어드레스 데이터를 다운카운터(30)에 즉시 전하지 않아도 되기 때문에, 어드레스 레지스터(52)의 설계에 있어서의 자유도가 크고, 또한, 어드레스입력이 필요하지 않을 때에, 어드레스 레지스터(52)로부터 다운 카운터(30)가 바람직하지 않은 어드레스입력을 받는 것을 어드레스 레지스터 출력 스위치(54)가 막기 때문에, 다운카운터(30)에 있어서의 설계의 자유도가 크다.
제 32 실시예
도 83을 참조하면, 제 32 실시예는 제 31 실시예의 구성에, 메모리 어레이(2)내의 다른 블록을 선택하기 위한 블록 선택 유니트(92)를 부가한 것이다.
이 실시예의 어드레스 입력부(81)는 수신된 Y어드레스 비트를 상위그룹 PC와 하위그룹 PB로 분할한다. 하위그룹 PB는 어드레스 레지스터(52) 및 다운카운터(30)에 공급된다. 상위그룹 PC는 블록 선택 유니트(92)에 공급된다. 공급된 어드레스 비트로부터, 블록 선택 유니트(92)는 상위 Y어드레스 YUAD를 발생하고, Y어드레스 YUAD는 Y디코더(8)에, 다운카운터(30)를 바이패스하여 직접 공급된다. Y디코더(8)는 YUAD를, 예컨대, Y어드레스의 상위비트로서 사용한다.
제 32 실시예의 메모리 제어신호 발생기(68)는 각 블록 내의 같은 버스트에서 액세스되는 열의 수를 지정하는 제어신호 NBL을 액세스 카운터(50)에 공급한다. 액세스 카운터(50)는 다음 블록제어신호 PNBL을 블록 선택 유니트(92)에 공급하고, 이에 따라 블록 선택 유니트(92)는 다음 블록을 위한 상위 Y어드레스 YUAD를 출력한다.
도 84는 다운카운터(30), 어드레스 레지스터(52), 어드레스 레지스터 출력 스위치(54), 및 블록 선택 유니트(92)의 내부구성의 일례를 나타낸다. 도면에서 문자 'n'은 상위 어드레스 비트 및 하위 어드레스 비트를 포함하는 Y어드레스 비트의 합계 수를 나타낸다.
다운카운터(30)는 상호접속되어, 카운터 클럭신호 CCLK에 의해 구동되는 일련의 1-비트 카운터 C0∼Cn-3으로 이루어진다. 카운터 클럭신호 CCLK는 내부 클럭신호 CLK'와 제어신호 PW를 도시한 바와 같이 NAND 게이트 및 인버터로 조합하는 것에 의해 획득될 수 있다. 각 1-비트 카운터 Ci는 예컨대, 왼쪽에 인접한 1-비트 카운터 Ci-1에 의해 출력되는 신호의 특정한 천이에 대해서 토글하는 출력을 갖는 회로이다. 모든 출력의 천이는 카운터 클럭 CCLK과 동기하고 있다.
어드레스 레지스터(52)는 래치 E0∼En-3 및 트랜지스터 Trdd0∼Trddn-3으로 이루어진다. 트랜지스터 Trdd0∼Trddn-3은 PM 제어신호에 의해 제어되어, n-2개의 하위 Y어드레스 비트 PB(Y0∼Yn-3)을 어드레스 입력부(81)로부터 래치 E0∼En-3으로 공급한다.
어드레스 레지스터 출력 스위치(54)는 P0 제어신호에 의해 제어되는 트랜지스터 Trd0∼Trdn-3으로 이루어져, 어드레스 레지스터(52) 내의 래치 E0∼En-3의 출력을 다운카운터(30) 내의 대응하는 1-비트 카운터 C0∼Cn-3에 공급한다.
블록 선택 유니트(92)는 한 쌍의 1-비트 카운터 F0, F1과, 한 쌍의 1-비트 래치 D0, D1과, 한 쌍의 트랜지스터 Trddn-2, Trddn-1과, 또 다른 한 쌍의 트랜지스터 Trdn-2, Trdn-1을 갖는다. 트랜지스터 Trddn-2, Trddn-1은 PM 제어신호에 의해 제어되는 것으로, 2개의 상위 어드레스 비트 Yn-2, Yn-1(PC)을 어드레스 입력부(81)로부터 1-비트 카운터 F0, F1로 공급한다. 트랜지스터 Trdn-2, Trdn-1은 PO제어신호에 의해 제어되는 것으로, 1-비트 카운터 F0, F1의 출력을 래치 D0, D1에 공급한다. 1-비트 카운터 F0, F1은 PNBL 제어신호에 의해 구동되는 것으로, 상호접속되어, 업카운터 또는 다운카운터로서 동작한다.
다운카운터(30) 및 블록 선택 유니트(92)의 출력 SY0∼SYn-1은 Y디코더(8)에 공급되는 완전한 Y어드레스 신호를 형성한다. 하위비트 SY0∼SYn-3을 조합한 값(YADD)은 카운터 클럭 CCLK과 동기하여 카운트다운하고, 상위비트 SYn-2, SYn-1을 조합한 값(YUAD)은 PNBL 제어신호와 동기하여 카운트업 및 다운한다.
도 85를 참조하면, 블록 선택 유니트(92)에 의해 출력된 상위 어드레스 비트 YUAD는 메모리 어레이(2)를 복수의 블록으로 분할한다. 간단을 위해, 하나의 상위 어드레스 비트 및 2개의 블록(블록 a 및 블록 b)만이 도 85에 도시되어 있다. 블록 a의 상위 어드레스 비트(YUAD)의 값은 0이고, 블록 b의 상위 어드레스 비트의 값은 1이다.
도 85의 메모리는 각 블록 내의 1필드의 화소 데이터를 기억하기 위해서 사용될 수 있어, 메모리 어레이(2)는 2필드 또는 1프레임의 화소 데이터를 유지할 수 있다. 예컨대, 우수필드는 블록 a에 기억될 수 있고, 기수필드는 블록 b에 기억될 수 있다.
단일의 버스트는 양쪽 필드로부터의 데이터를 포함한다. 도 85는 데이터가 실제로 우수필드를 위해 수신되고, 블록 a내에 기억되어 있는 경우를 나타낸다. 버스트는 블록 b로부터의 이전 기수필드로부터의 3개의 화소 데이터(Yb3, Yb2, Yb1)의 판독으로 시작되고, 다음에 블록 a로부터의 이전 우수필드의 3개의 화소 데이터(Yc3, Yc2, Yc1)의 판독이 행해지며, 다음에 새로운 입력 데이터(Ya1, 미도시)를 오래된 판독 데이터(Yc1) 위에 중복 기재한다(해칭한 도트로 나타낸다).
이 버스트는 데이터 Yb1의 전송후에, 상위 어드레스 비트가 1에서 0으로 변화되고, 개시 어드레스('10111')의 하위 어드레스 비트가 어드레스 레지스터(52)로부터 다운카운터(30)로 다시 로드되도록 블록 선택 유니트(92) 및 어드레스 레지스터 출력 스위치(54)를 PNBL 및 PO제어신호에 의해 제어함으로써 획득된다. 따라서, 버스트는 블록 b내의 열어드레스 '110101'(Yb1)부터 블록 a내의 열어드레스 '010111'(YC3)로 중단없이 점프한다.
기수필드인 다음 필드의 데이터의 수신 동안, 새로운 우수필드의 데이터가 전부 블록 a내에 기억된 후, 도 86에 나타낸 바와 같이 버스트 액세스가 발생할 것이다. 다음에, 각 버스트는 블록 a내에서 시작되어 블록 b내에서 종료하고, 이 때 새로운 화소 데이터는 블록 b내에 기억된다.
순차 주사가 사용되는 경우, 다른 블록들은 다른 필드 대신에, 다른 프레임의 데이터를 기억할 수 있다. 다른 블록이 다른 프레임의 화소 데이터를 기억하는 경우, 데이터는 다른 프레임 내의 동일한 위치의 화소를 나타낸다. 다른 블록이 다른 필드의 화소 데이터를 기억하는 경우, 데이터는 다른 필드의 서로 인접하는 위치의 화소를 나타내고, 예컨대, 도 64에 나타낸 바와 같이, 데이터 Da1 및 Db1은 필드 a 및 b의 서로 인접하는 위치의 화소를 나타낸다.
제 32 실시예에 의하면, 단일의 메모리 장치가 복수의 필드 또는 프레임으로부터의 데이터를 단일의 버스트로 출력할 수 있다. 도 85 및 도 86에서 필드 또는 프레임의 수는 2이지만, 상위 어드레스 비트의 수에 따라서, 제 32 실시예의 메모리 어레이(2)는 각각 다른 필드 또는 프레임을 기억하는 임의의 수의 블록으로 분할될 수 있다. 제 1 내지 제 26 실시예와는 달리, 제 32 실시예는 하나의 블록으로부터 다른 블록으로 데이터를 전송할 필요가 없다. 따라서, 동작은 더 많은 데이터가 기억되어야 한다고 하더라도, 상기 전번의 실시예보다 간단하다.
제 32 실시예의 동작에 대한 보다 상세한 것은 제 38 실시예와 관련하여 설명한다.
제 33 실시예
도 87을 참조하면, 제 33 실시예는 제 27 실시예와 유사이지만, 별개의 메모리 어레이(2A, 2B), 별개의 X디코더(6A, 6B) 및 별개의 Y디코더(8A, 8B)를 갖는 2개의 메모리뱅크를 갖는다. 양쪽 뱅크는 같은 내부 데이터 버스(24) 및 다운카운터(30)를 공용한다.
2개의 뱅크 중 하나는 우수 X어드레스의 화소 데이터를 기억하기 위해 사용될 수 있고, 다른 쪽의 뱅크는 같은 필드의 기수 X어드레스의 화소 데이터를 기억하기 위해 사용될 수 있으며, 다른 쪽의 뱅크로의 버스트 액세스 동안 한편의 뱅크를 프리챠지할 수 있다.
제 33 실시예의 동작에 대한 상세한 것은 제 38 실시예에서 설명할 것이다.
제 34 실시예
도 88을 참조하면, 제 34 실시예는 제 28 실시예의 특징과 제 33 실시예의 특징을 조합한 것이다. 즉, 제 34 실시예는 제 33 실시예의 2뱅크 구성에 데이터 버스 초기화 유니트(90)를 부가한 것이다. 제 34 실시예는 제 28 실시예의 이점 및 제 33 실시예의 이점을 모두 갖는다.
제 34 실시예의 동작의 상세한 것은 제 38 실시예에서 설명할 것이다.
제 35 실시예
도 89를 참조하면, 제 35 실시예는 제 29 실시예의 특징과 제 33 실시예의 특징을 조합한 것이다. 즉, 제 35 실시예는 제 33 실시예의 구성에 어드레스 레지스터(52)를 부가한 것이다. 제 35 실시예는 제 29 실시예의 이점 및 제 33 실시예의 이점을 모두 갖는다.
제 35 실시예의 동작의 상세한 것은 제 38 실시예에서 설명할 것이다.
제 36 실시예
도 90을 참조하면, 제 36 실시예는 제 30 실시예의 특징과 제 33 실시예의 특징을 조합한 것이다. 즉, 제 36 실시예는 제 33 실시예의 구성에 어드레스 레지스터(52) 및 데이터 버스 초기화 유니트(90)를 부가한 것이다. 제 36 실시예는 제30 실시예의 이점 및 제 33 실시예의 이점을 모두 갖는다.
제 36 실시예의 동작에 대한 상세한 것은 제 38 실시예에서 설명할 것이다.
제 37 실시예
도 91을 참조하면, 제 37 실시예는 제 31 실시예의 특징과 제 33 실시예의 특징을 조합한 것이다. 즉, 제 37 실시예는 제 36 실시예의 구성에 어드레스 레지스터 출력 스위치(54)를 부가한 것이다. 제 37 실시예는 제 31 실시예의 이점 및 제 33 실시예의 이점을 모두 갖는다.
제 37 실시예의 동작에 대한 상세한 것은 제 38 실시예에서 설명할 것이다.
제 38 실시예
도 92를 참조하면, 제 38 실시예는 제 32 실시예 및 제 33 실시예의 특징을 조합한 것이고, 제 32 실시예와 마찬가지로 블록 선택 유니트(92)와, 제 33 실시예와 마찬가지로 2개의 메모리 뱅크를 갖는다. 각 메모리 뱅크는 블록 선택 유니트(92)에 의해 출력되는 상위 어드레스 비트 YUAD에 따라, 복수의 블록으로 분할되어 있다.
도 93은 제 38 실시예의 내부구성을 보다 상세히 나타낸다.
어드레스 입력부(81)는 X어드레스 신호 XAD 및 3개의 다른 제어 및 어드레스 신호 PA, PB, PC를 출력한다. 제 27 실시예에서 설명한 바와 같이, PA는 액세스 카운터(50)에 공급되어 버스트 길이를 제어한다. PB는 Y어드레스의 하위비트로 이루어져, 어드레스 레지스터(52)에 공급된다. PC는 Y어드레스의 상위비트로 이루어지고, 블록 선택 유니트(92)에 공급된다.
액세스 카운터(50)는 메모리 제어신호 발생기(68)로부터의 NBL 제어신호를 수신한다. 제 32 실시예에서 설명한 바와 같이, NBL은 하나의 버스트로, 각 블록으로부터 판독되는 비트의 수를 제어한다. 액세스 카운터(50)는 제 31 실시예에서 도시한 바와 같이, PO 제어신호를 출력하고, 제 32 실시예에서 설명한 바와 같이 블록 선택 유니트(92)를 제어하는 PNBL 신호를 출력하며, 통상 저레벨이지만 버스트의 끝을 나타낼 때에 고레벨로 되는 플래그 신호를 출력한다.
어드레스 레지스터(52), 어드레스 레지스터 출력 스위치(54), 및 다운카운터(30)는 어드레스 레지스터 출력 스위치(54)는 액세스 카운터(50)로부터 PO제어신호에 덧붙여, 메모리 제어신호 발생기(68)로부터 NO 제어신호를 수신한다는 점을 제외하고, 예컨대 도 84에 나타낸 구성을 갖는다. 어드레스 레지스터 출력 스위치(54)는 NO 또는 PO가 활성화될 때는 언제나 어드레스 레지스터(52)를 다운카운터(30)에 접속한다.
메모리 제어신호 발생기(68)는 전번의 실시예에서 설명한 것뿐만 아니라, 여러가지의 제어신호를 출력한다. 이들 신호 중 2개, 즉 출력 인에이블 신호 POE 및 판독 타이밍 신호 PTR가 명시되어 있고, 다른 제어신호는 일반적으로 큰 화살표로 표시되어 있다. 메모리 제어신호 발생기(68)는 액세스 카운터(50)에 의해 출력된 플래그 신호를 수신한다.
블록 선택 유니트(92)는 예컨대 도 84에 표시된 구조를 갖고, 상위 Y어드레스 신호 YUAD를 생성하는 1-비트 카운터 F0, F1을 갖는다.
내부 데이터 버스(24)는 뱅크 A를 위한 한 쌍의 상보 신호선 Da, Da/과, 뱅크 B를 위한 비슷한 한 쌍의 상보 신호선 Db, Db/를 갖는다. 간단을 위해, 데이터 버스라인의 각 한 쌍만 각 뱅크에 표시되어 있다. 데이터 버스(24)도 데이터 버스라인 Da, Da/, Db, Db/를 트랜지스터 스위치를 통해 버퍼회로(83)에 접속하는 판독 데이터 버스라인 RD, RD/ 및 RRDa, RRDa/의 상보 쌍과, 데이터 버스라인 Da, Da/, 및 Db, Db/을 다른 트랜지스터 스위치(후에 설명한다)를 통해 데이터 입력부(14)에 결합하는 기록 데이터 버스라인 WDa, WDa/의 상보 쌍을 갖는다.
데이터 버스 초기화 유니트(90)는 데이터 버스 라인의 상보 쌍을 등화하는 트랜지스터 Tra1, Trb1을 갖는다. 이들 트랜지스터는 메모리 제어신호 발생기(68)에 의해 출력되는 제어신호의 일부인 리세트 제어신호 PRa, PRb에 의해 구동된다.
뱅크 A로부터 인출되는 데이터 버스라인 Da, Da/는 트랜지스터 SWa를 통해 기록 데이터 버스라인 WDa, WDa/에 결합되어 있고, 트랜지스터 SWa는 뱅크 A를 위한 내부 기록 인에이블 제어신호 PWEa에 의해 구동된다. 비슷하게, 뱅크 B에서 인출되는 데이터 버스라인 Db, Db/는 트랜지스터 SWb를 통해 기록 데이터 버스라인 WDa, WDa/에 결합되어 있으며, 트랜지스터 SWb는 뱅크 b를 위한 내부 기록 인에이블 제어신호 PWEb에 의해 구동된다. 제어신호 PWEa 및 PWEb는 메모리 제어신호 발생기(68)로부터 출력된다. 기록 데이터 버스라인 WDa 및 WDa/은 데이터 입력부(14)에 결합되어 있다.
데이터 버스(24)를 버퍼회로(83)에 결합하는 데이터 버스 스위치(82)는 트랜지스터 SRa1, SRb1, SR2를 갖는다. 트랜지스터 SRal은 뱅크 A의 데이터 버스라인 Da, Da/를 판독 데이터 버스라인 RD, RD/에 결합하는 것으로, 뱅크 A를 위한 내부판독 인에이블 제어신호 PREa에 의해 구동된다. 트랜지스터 SRb1은 뱅크 B의 데이터 버스라인 Db, Db/를 판독 데이터 버스라인 RD, RD/에 결합하는 것으로, 뱅크 B를 위한 내부 판독 인에이블 제어신호 PREb에 의해 구동된다. 트랜지스터 SR2는 판독 데이터 버스라인 RD, RD/를 판독 데이터 버스라인 RRDa, RRDa/에 결합하는 것으로, 메모리 제어신호 발생기(68)로부터 출력되는 판독 준비 제어신호 PRR에 의해 구동된다. 판독 데이터 버스라인 RRDa, RRDa/는 버퍼회로(83)에 결합되어 있다. 증폭기(96)는 판독 데이터 버스라인 RD, RD/과, 트랜지스터 SRb1로부터 메모리 어레이(2B)에 달하는 데이터 버스라인 Db, Db/에 결합되어, 판독 데이터를 증폭한다.
판독 인에이블 제어신호 PREa, PREb는 예컨대 AND 게이트 및 OR 게이트를 포함하고, 메모리 제어신호 발생기(68)로부터의 PTR 제어신호 및 액세스 카운터(50)로부터의 플래그 신호를 수신하는 논리회로(98)에 의해 발생된다. 논리회로(98)는 또 메모리 제어신호 발생기(68)에 의해 출력되어, 각각 뱅크 A, B를 선택하는 제어신호 Pa, Pb를 수신한다.
데이터 출력부(16)는 메모리 제어신호 발생기(68)로부터의 내부 출력 인에이블신호 POE에 의해 제어된다.
Y디코더(8A 및 8B)는 도 10에 나타낸 바와 같이 AND 게이트를 갖는다. 도 93에 있어서, 이들 AND 게이트는 Y디코더(8A) 내에서는 YDa1∼YDan으로 표시되고, Y 디코더(8B)에서는 YDb1∼YDbn으로 표시되어 있다.
도 94는 메모리 어레이(2A, 2B)의 내부구조를 나타낸다. 어느 정도 기호의 차이가 있지만, 이 구조는 도 10에 나타낸 주메모리 어레이(2)의 구조와 동일하다.이하의 설명은 기호의 차이에 관한 것이다.
도 93과 같이, YDa1(YDb1)∼YDan(YDbn)은 Y디코더(8A, 8B)의 AND 게이트를 나타내고, 이들은 도 10의 AND 게이트(38)와 등가이다.
도 10에 있어서 Y1∼Ym으로 표시된 신호는 도 93에 있어서는 Ya1(Yb1)∼Yan(Ybn)으로 표시되어 있고, 문자 'a', 및 'b'는 각각 뱅크 A, B를 나타낸다.
비트선을 데이터 버스라인 Da(Db), Da/(Db/)에 접속하는 트랜스퍼 트랜지스터(46)는 S1∼Sn로 표시되어 있다. 비트선은 BL1, BL1/∼BLn, BLn/으로 표시되어 있다.
PSAA, PSAB는 뱅크 A, B의 센스 증폭기(SA)를 활성화하는 신호이다. T1∼Tn은 열 1∼n을 나타낸다. 문자 'm'은 각 메모리 뱅크 내의 행의 수를 나타낸다. 문자 'n'은 각 메모리 뱅크 내의 열의 수를 나타낸다.
다음에, 제 38 실시예의 동작을, 6개의 화소의 데이터가 하나의 뱅크로부터 판독되는 버스트의 경우에 관해서 설명하는데, 이 때 6개의 화소는 2개의 필드로부터 각각 3개이 화소를 갖고, 데이터는 뱅크 내의 별개의 블록 내에 기억된다.
이하의 설명은 이들 실시예가 제 38 실시예와 공통의 특징을 공유하는 한에 있어서는 제 32 내지 제 37 실시예에도 적용된다.
도 95를 참조하면, 시간 t1에 있어서, CS/, RAS/가 저레벨이고, X어드레스(Xi)가 어드레스 입력단자 ADD에서 수신된다. 메모리 제어신호 발생기(68)는 예컨대 X어드레스의 LSB에 따라서 뱅크 A 또는 B를 선택하고, X어드레스를 대응하는 X디코더(6A, 6B)에 전송하며, 해당 X디코더(6A, 6B)는 대응하는 워드선 WLi를 구동한다. 이하의 설명에서, 뱅크 A가 선택되는 것으로 가정한다. 이와 같이, 제어신호 Pa가 고레벨이고, 제어신호 Pb가 저레벨이다.
시간 t1후에, 메모리 제어신호 발생기(68)는 선택된 뱅크 A내의 센스 증폭기 활성화신호(PSAA)를 구동하고, 뱅크 A내의 비트선(BL1, BL1/∼BLn, BLn/) 상에 데이터가 나타나기 시작한다. 뱅크 B는 불활성화 상태로 있다.
시간 t2에 있어서, CS/, CAS/가 저레벨이고, Y어드레스 Yj가 어드레스 입력단자 ADD/에서 수신된다. 어드레스 입력부(81)는 하위 어드레스 비트(PB)를 어드레스 레지스터(52)에 전송하고, 상위 어드레스 비트(PC)를 블록 선택 유니트(92)에 전송한다. 어드레스 입력부(81)는 또 PA 제어신호를 액세스 카운터(50)에 전송하여, 6개의 사이클의 버스트 길이를 지정한다. 메모리 제어신호 발생기(68)로부터 액세스 카운터(50)로 전송된 NBL 제어신호는 버스트가 선택 메모리 뱅크 내의 각 블록의 액세스에 3개의 사이클을 소비해야 되는 것을 나타낸다.
본 발명은 PA 및 NBL 제어신호를 사용하는 특정한 방법에 한정되지 않는다. 다른 방법으로서, PA가 3개의 사이클을 지정할 수 있고, NBL가 각 3사이클의 2세트를 지정할 수 있다.
시간 t2와 t3 사이의 시점에서, 메모리 제어신호 발생기(68)는 NO 제어신호를 활성화하고, 어드레스 레지스터 출력 스위치(54)는 이것에 응답하여 어드레스 레지스터(52)를 다운카운터(30)에 접속하여, 하위 Y어드레스 비트를 다운카운터(30) 내에 로드한다. 이들 비트는 블록 선택 유니트(92)에 의해 출력되는 상위 어드레스 비트 YUAD와 조합하여, Y디코더(8A)는 입력 Y어드레스 Yj의 전체를 수신하고, 뱅크 A내의 지정된 열 Tj내의 비트선을 데이터 버스(24)에 접속하는 신호 Yaj를 활성화한다.
또, 도 95의 디코더 출력파형(Yaj, Yaj-1, ..., Ybj-2) 내의 문자 'a', 'b'는 뱅크 A, B를 의미하지 않고, 이 버스트의 액세스는 전부 뱅크 A에 대한 것이다. 대신에, 디코더 출력파형에 있어서의 'a', 'b'는 도 86과 같이, 뱅크 A내의 블록 a, b를 나타낸다.
시간 t3에 있어서, 데이터 Daj(도 86의 데이터 Da3에 대응한다)가 비트선 BLj, BLj/으로부터 전송되고, 뱅크 A의 데이터 버스라인 Da, Da/에 나타나기 시작한다. 다음 클럭 사이클 동안, 내부 판독 인에이블 제어신호 PREa가 일정한 기간동안 활성화되고, 그 기간동안 데이터 Daj는 데이터 버스라인 Da, Da/로부터 트랜지스터 SRa1을 통해 판독 데이터 버스라인 RDa, RDa/에 전송된다(도 95의 파형참조). PRR 제어신호(미도시)도 활성화된 상태이기 때문에, 데이터 Daj는 트랜지스터 SR2 및 판독 데이터 버스라인 RRDa, RRDa/를 통해 버퍼회로(83)에 전송되고, 버퍼회로(83) 내에 래치되며, 데이터 출력부(16)에 전송된다.
PREa신호는 도 93에 나타낸 논리회로(98)에 의해, PTR 판독 타이밍 신호로부터 발생된다. 액세스 카운터(50)에 의해 출력되는 플래그 신호는 저레벨이고, Pa는 고레벨이기 때문에, PREa는 PTR의 고레벨 및 저레벨의 천이에 따른다(대체로 도 95의 파형에 나타낸 바와 같다).
시간 t3보다 약간 후에, 메모리 제어신호 발생기(68)는 출력 인에이블 제어신호 POE를 활성화하고, 다음 사이클에 있어서, 데이터 출력부(16)는 도시한 바와 같이 데이터 Daj를 출력단자 DOUT에 전송한다.
이와 같이, 동작이 진행하여, 다운카운터(30)는 데이터 Daj-1, Daj-2가 메모리 어레이(2A)에서 버퍼회로(83)로 전송되도록 감소한다. 이들 전송은 시간 t4의 전후의 클럭 사이클에서 발생한다.
시간 t5보다 약간 후에, 액세스 카운터(50)는 먼저 PA 및 NBL 신호로 공급된 정보로부터, 블록 a로부터 충분한 데이터가 판독된다는 것을 판단하고, PO제어신호를 활성화하여, 개시 Y어드레스(하위비트)를 어드레스 레지스터(52)로부터 다운카운터(30) 내에 재로드시킨다. 동시에, 도 95에는 도시되어 있지 않지만, 액세스 카운터(50)는 PNBL 제어신호를 블록 선택 유니트(92)에 전송하여, 블록 선택 유니트(92)로 하여금 상위 어드레스 비트 YUAD를, 다음 블록(b)을 지시하는 내용의 것으로 바꾸게 한다. 이와 같이, 시간 t5에 있어서, Y디코더(8A)가 메모리뱅크 A내의 블록 b내의 열을 선택하는 신호 Ybj를 발생하고, 데이터 Dbj(도 86의 Yb3에 대응한다)가 데이터 버스라인 Da, Da/, RDa, .RDa/, RRDa, RRDa/를 통해 버퍼회로(83)에 전송된다.
시간 t6, t7후에, 다음의 데이터 Dbj-1, Dbj-2(도 86의 Yb2, Yb1에 대응한다)가 메모리 어레이(2A)로부터 데이터 버스라인 Da, Da/, RDa, RDa/, RRDa, RRDa/를 통해 버퍼회로(83)에 전송된다. 데이터 Dbj, Dbj-1, Dbj-2는 데이터 출력부(16)에 의해, 각각 시간 t6, t7, t8에 출력된다.
시간 t8 부근에서, 데이터 Dbj-2가 버퍼회로(83)로 전송되었고, 데이터 출력부(16)에 의해 출력될 때에, 메모리 제어신호 발생기(68)는 데이터 버스 리세트 제어신호 PRa를 활성화하여, 데이터 버스라인 Da, Da/를 초기화한다. Y 디코더(8A)는 Ybj-2 열선택신호를 계속 출력하고, 따라서 이 신호에 의해 선택된 비트선은 또 초기화된다. 해칭한 도트로 표시된 새로운 입력 데이터가 시간 t8에서 데이터 입력단자 DIN에서 수신되어, 기록 데이터 버스라인 WDa, WDa/에 공급된다.
이 때, 액세스 카운터(50)는 플래그 신호를 활성화하여, 버스트의 끝을 나타낸다. 플래그 신호를 수신할 때, 메모리 제어신호 발생기(68)는 판독 타이밍 신호 PTR의 출력을 정지하고, 따라서, 시간 t8후에 PTR펄스는 더 이상 발생되지 않는다. 따라서, PREa 펄스도 시간 t8후에는 더 이상 발생되지 않는다.
또, 도 93에서는, 판독 인에이블 신호 PREa, PREb를 발생하는 논리회로(98)가 플래그 신호를 수신하는 것으로서 나타나 있지만, 논리회로(98)에 플래그 신호를 입력하지 않더라도, PREa, PREb를 정확하게 발생할 수 있기 때문에, 이 입력은 제거될 수 있다.
시간 t8보다 약간 후에, 메모리 제어신호 발생기(68)는 내부 기록 인에이블 신호 PWEa를 활성화하여, 기록 데이터 버스라인 WDa, WDa/를 메모리 어레이(2A)를 위한 데이터 버스라인 Da, Da/에 접속한다. 시간 t9에 있어서, 새로운 데이터가 데이터 버스라인 Da, Da/에 전송된다. Y 디코더(8A)는 신호 Ybj-2를 계속 출력하기 때문에, 입력 데이터는 선택된 비트선에 전송되고, 지금까지 데이터 Dbj-2를 유지하고 있는 블록 내의 메모리셀 내에 기록될 수 있다. 이들 비트선은 도 95에 있어서 BLj, BLj/으로 표시되어 있지만, 데이터 Daj가 블록 a로부터 판독되기 때문에,그들은 버스트 내의 최초의 데이터 Daj가 판독되는 비트선 BLj, BLj/와 동일하지 않다.
이 버스트 동안, 뱅크 B내의 워드선을, 뱅크 B가 액세스되는 다음 버스트의 준비를 위해 프리챠지할 수 있다. 뱅크 A내의 데이터 버스라인 및 비트선도 초기화할 수 있다.
도 95에 있어서, 플래그 신호는 시간 t8에서 시간 t12까지 고레벨상태로 존재한다고 표시되어 있지만, 물론 이 플래그 신호는 다음 버스트에 대비하여, 그것보다 전에 저레벨로 될 수 있다. 필요하다면, 타이밍에 관한 다른 작은 변형도 가능하다. 도 95는 정확한 타이밍의 관계를 나타내는 것이 아니고, 각각의 일반적인 사상의 흐름을 나타내는 것에 불과하다.
제 32 실시예와 같이, 제 38 실시예에 의하면, 단일의 메모리 장치에 의해, 복수의 필드 또는 프레임으로부터의 화소 데이터를 단일의 버스트로 출력할 수 있다. 또, 제 38 실시예에 의하면, 각 뱅크의 프리챠징(precharging)을 다른 뱅크의 버스트 액세스 뒤에 숨김으로써 버스트 사이의 간격을 짧게 할 수 있다. 2개의 뱅크를 사용하는 것에 의해, 제 38 실시예를 이용하는 바람직한 방법은 각 주사선 내의 기수번호의 화소를 위한 데이터를 하나의 뱅크 내에 기억하고, 각 주사선 내의 우수번호의 화소를 위한 데이터를 다른 뱅크에 기억하여, 2개의 뱅크를 교대로 액세스하는 것이다.
변형예
이상의 실시예에서는, 행이 교대로 뱅크에 액세스되는 뱅크 인터리빙 방식에대해서 설명하였지만, 뱅크 사이에서 액세스의 열 인터리빙도 행할 수 있다.
뱅크의 수는 2개에 제한되지 않는다. 보다 많은 수의 뱅크를 제공할 수도 있다.
Y어드레스 발생기 내의 다운카운터의 대신에 업카운터를 사용해도 좋다. 그러나, 다운카운터를 사용한 경우의 이점은 동화상 내의 주사선이 대체로 화면의 위에서 하래로 오름차순으로 어드레스되어 주사된다는 점이다. 데이터가 주사선의 주사순서와는 반대로 출력되도록 하는 상술한 형태의 버스트의 경우에는, 다운카운터쪽이 보다 편리하다.
제 1 내지 제 26 실시예를 비종속접속구성으로 사용하여, 입력 및 출력이 개별적인 시간에서 발생하는 경우에, 데이터 입력부(14) 및 데이터 출력부(16) 는 동일한 외부 데이터 단자를 공용할 수 있다.
제 19 내지 제 26 실시예의 액세스 카운트 레지스터 및 어드레스 재계산기는 다양한 다른 실시예와 조합하여 사용될 수 있다.
제 31 실시예의 PM 및 PO 제어신호는 액세스 카운터(50) 대신에, 메모리 제어신호 발생기(68)에 의해 발생될 수 있다.
제 27 실시예의 PA 제어신호는 어드레스 입력부(81) 대신에, 메모리 제어신호 발생기(68)에 의해 발생될 수 있다.
본 발명은 동화상의 디지탈 처리에 있어서의 문제를 해결하기 위한 것으로서 설명하였지만, 본 발명의 메모리 장치는 동화상의 디지탈처리에 제한되지 않는다.
본 발명이 속하는 기술분야의 당업자는 특허청구범위의 범위 내에서 더 여러가지의 변형이 가능하다는 것을 알 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 필드 또는 프레임 메모리의 기능과, 복수의 라인 메모리의 기능을 조합한 메모리 장치를 얻을 수 있다. 또한, 단일의 행-열어드레스의 입력에 의해 버스트 판독 액세스 및 단일의 기록 액세스를 행할 수 있는 메모리 장치를 얻을 수 있다. 또, 단일의 행어드레스의 입력에 의해, 미리 입력된 열어드레스를 사용하여, 버스트 판독 액세스 및 단일의 기록 액세스를 행할 수 있는 메모리 장치를 얻을 수 있다. 또, 종속접속에 알맞은 메모리 장치를 얻을 수 있다. 또, 동화상의 복수의 필드 또는 프레임을 위한 화소 데이터를 기억할 수 있어, 단일의 조합 버스트로 각 필드 또는 프레임으로부터의 복수의 화소 데이터를 출력할 수 있는 메모리 장치를 얻을 수 있다.

Claims (82)

  1. 행 및 열어드레스 신호, 입력 데이터, 및 외부 제어신호를 클럭신호와 동기하여 수신하고, 상기 입력 데이터를 수신하는 데이터 입력부와, 출력 데이터의 출력을 위한 데이터 출력부와, 복수의 워드선과, 상기 워드선 중에서 수신된 행어드레스 신호에 따라 선택된 워드선을 활성화하는 행디코더를 구비하는 메모리 장치에 있어서,
    서로 교차하는 행 및 열로 배치된 복수의 메모리셀을 갖고, 상기 워드선이 주메모리 어레이 내의 상기 메모리셀의 각각의 행에 결합되도록 구성된 주메모리 어레이와,
    내부 데이터 버스와,
    단일의 수신된 열어드레스 신호로부터 일련의 열어드레스를 발생하고, 상기 일련의 열어드레스 내의 각 열어드레스가 상위부분과 하위부분을 갖도록 구성된 열어드레스 발생기와,
    상기 주메모리 어레이 및 상기 열어드레스 발생기에 결합되어, 상기 열어드레스를 디코드하고, 상기 주메모리 어레이 내의 대응하는 메모리셀의 열을 상기 내부 데이터 버스에 결합하는 주 열디코더와,
    서로 교차하는 행 및 열로 배열된 복수의 메모리셀을 갖고, 상기 워드선은 또 상기 부메모리 어레이 내의 메모리셀의 각각의 열에 결합되며, 상기 주메모리 어레이보다 적은 수의 열을 갖는 부메모리 어레이와,
    상기 부메모리 어레이 및 상기 열어드레스 발생기에 결합되어, 상기 열어드레스의 하위부분을 디코드하고, 상기 부메모리 어레이 내의 메모리셀의 대응하는 열을 상기 내부 데이터 버스에 결합하는 부 열디코더와,
    상기 열어드레스 발생기에 결합되고, 상기 외부 제어신호를 수신하여, 상기 주 열디코더 및 상기 부 열디코더를 인에이블하고 상기 데이터 입력부 및 상기 데이터 출력부를 제어하는 내부 제어신호를 발생하여, 이에 따라, 상기 주메모리 어레이에 기억되어 있는 데이터를, 상기 내부 데이터 버스 및 상기 데이터 출력부를 통해 출력시키고, 상기 주메모리 어레이에 기억되어 있는 데이터를, 상기 내부 데이터 버스를 통해 상기 부메모리 어레이에 전송하여 상기 부메모리 어레이 내에 기억시키며, 상기 부메모리 어레이에 기억되어 있는 데이터를, 상기 내부 데이터 버스 및 상기 데이터 출력부를 통해 출력시키고, 상기 데이터 입력부에 의해 수신된 입력 데이터를, 상기 내부 데이터 버스를 통해 상기 주메모리 어레이에 전송하여 상기 주메모리 어레이 내에 기억시키는 제어신호 발생기를 구비한 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어신호 발생기는 행어드레스 신호, 열어드레스 신호, 및 입력 데이터의 수신을, 상기 주메모리 어레이 내의 제 1 위치로부터 상기 부메모리 어레이 내의 제 2 위치로 데이터를 전송하고, 상기 제 1 위치에 입력 데이터를 기억하며, 상기 주메모리 어레이 내의 제 1 일련의 위치로부터 데이터를 출력하고, 상기 부메모리 어레이 내의 제 2 일련의 위치로부터 데이터를 출력함으로써 행하는 동작모드를 갖는 것을 특징으로 하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 2 위치는 상기 제 2 일련의 위치 내에 있도록 구성된 것을 특징으로 하는 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 위치는 상기 제 1 일련의 위치 내에 있도록 구성된 것을 특징으로 하는 메모리 장치.
  5. 제 4 항에 있어서,
    복수의 외부 데이터 단자를 더 구비하고, 상기 데이터 입력부 및 데이터 출력부는 다른 외부 데이터 단자에 결합되어, 데이터를 동시에 입력 및 출력할 수 있도록 구성된 것을 특징으로 하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 입력 데이터의 수신은 상기 주메모리 어레이 내의 상기 제 1 위치에 기억되어 있는 데이터의 출력과 동시에 행해지도록 구성된 것을 특징으로 하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 내부 데이터 버스를, 상기 주메모리 어레이에 결합된 제 1 부분과, 상기 부메모리 어레이에 결합된 제 2 부분으로 분할하는 데이터 버스 스위치를 더 구비한 것을 특징으로 하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 내부 데이터 버스의 상기 제 2 부분에 결합되어, 상기 주메모리 어레이로부터 상기 부메모리 어레이로 전송된 데이터를 증폭하는 기록 증폭기를 더 구비한 것을 특징으로 하는 메모리 장치.
  9. 제 1 항에 있어서,
    상기 데이터 출력부는 상기 내부 데이터 버스를, 상기 주메모리 어레이에 결합된 제 1 부분과, 상기 부메모리 어레이에 결합된 제 2 부분으로 분할하고, 상기 데이터 출력부는 상기 주메모리 어레이로부터 상기 부메모리 어레이로 전송된 데이터를 증폭하도록 구성된 것을 특징으로 하는 메모리 장치.
  10. 제 1 항에 있어서,
    상기 열어드레스 발생기에 결합되어, 상기 열어드레스의 상위부분을 상기 주 열디코더에 전달하는 상위 어드레스 버스와,
    상기 열어드레스 발생기에 결합되어, 상기 열어드레스의 하위부분을 전달하는 하위어드레스 버스와,
    상기 하위 어드레스 버스를, 상기 주 열디코더에 결합된 제 1 부분과, 상기 부 열디코더에 결합된 제 2 부분으로 분할하고, 상기 제어신호 발생기에 의해 제어되어 상기 하위 어드레스 버스의 제 2 부분을 상기 열어드레스 발생기로부터 비접속할 수 있는 어드레스 버스 스위치를 더 구비한 것을 특징으로 하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 하위 어드레스 버스의 제 2 부분에 결합되어, 상기 열어드레스의 하위부분을 래치하고, 상기 하위 어드레스 버스의 상기 제 2 부분이 상기 열어드레스 발생기로부터 비접속되었을 때에 상기 하위부분을 상기 부 열디코더에 공급하는 어드레스 유지 래치를 더 구비한 것을 특징으로 하는 메모리 장치.
  12. 제 1 항에 있어서,
    상기 열어드레스 발생기에 결합되어, 상기 열어드레스의 상위부분 및 하위부분을 상기 주 열디코더에 전달하는 주어드레스 버스와,
    상기 열어드레스 발생기에 결합되어, 상기 열어드레스의 하위부분을 상기 부 열디코더에 전달하는 부어드레스 버스를 더 구비한 것을 특징으로 하는 메모리 장치.
  13. 제 1 항에 있어서,
    상기 열어드레스 발생기는,
    상기 메모리 장치에 의해 수신된 상기 열어드레스 신호에 의해 지정되는 열어드레스를 기억하는 어드레스 레지스터와,
    상기 어드레스 레지스터에 기억되어 있는 열어드레스에서 시작하여, 상기 클럭신호에 의해 결정된 레이트로, 상기 일련의 열어드레스를 발생하는 열어드레스 카운터와,
    상기 열어드레스 카운터에 의해 발생된 열어드레스를 계수하여, 상기 열어드레스의 소정의 개수가 발생되었을 때에 상기 열어드레스 카운터를 정지시키는 액세스 카운터를 구비한 것을 특징으로 하는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제어신호 발생기는 상기 어드레스 레지스터에 기억되어 있는 열어드레스를 상기 열어드레스 카운터 내에 반복하여 로드하는 제어신호를 발생하고, 상기 메모리 장치가 단일의 열어드레스 신호를 수신한 다음에, 상기 열어드레스 카운터가 동일한 일련의 열어드레스를 반복하여 발생하는 것을 가능하게 하도록 구성된 것을 특징으로 하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제어신호 발생기는 단지 한 개의 열어드레스 신호가 수신되더라도, 상기 메모리 장치가 다른 행어드레스 신호를 수신한 다음에 상기 열어드레스 카운터로 하여금 상기 동일한 일련의 열어드레스를 반복하여 발생하게 하는 제어신호를 발생하도록 구성된 것을 특징으로 하는 메모리 장치.
  16. 제 1 항에 있어서,
    적어도 2개의 메모리 뱅크를 구비하고, 각 메모리 뱅크가 제 1 항에 기재된 것과 같이 구성되며, 상기 메모리 뱅크가 상기 데이터 입력부, 상기 데이터 출력부, 및 상기 제어신호 발생기를 공용하지만, 별개의 주메모리 어레이, 별개의 부메모리 어레이, 별개의 행디코더, 별개의 주 열디코더, 및 별개의 부 열디코더를 갖는 것을 특징으로 하는 메모리 장치.
  17. 제 16 항에 있어서,
    상기 메모리 뱅크는 별개의 열어드레스 발생기를 갖고,
    상기 제어신호 발생기에 결합되어, 상기 제어신호 발생기에 의해 공급되고 각 뱅크 내에서 상기 일련의 열어드레스 내에서 발생되어야 할 열어드레스가 몇 개인지를 나타내는 값을 기억하는 액세스 카운트 레지스터와,
    상기 액세스 카운트 레지스터에 결합되어, 상기 액세스 카운트 레지스터 내에 기억되어 있는 값에 따라서 각 뱅크 내의 열어드레스 발생기를 제어하는 액세스 카운터를 더 구비한 것을 특징으로 하는 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제어신호 발생기는 상기 메모리 뱅크 중의 제 1 메모리 뱅크의 주메모리 어레이로부터의 데이터의 출력을, 상기 메모리 뱅크 중의 제 2 메모리 뱅크의 주메모리 어레이로부터의 데이터의 출력과, 상기 메모리 뱅크 중의 상기 제 2 메모리 뱅크의 부메모리 어레이로부터의 데이터의 출력 사이에서 발생시키도록 구성된 것을 특징으로 하는 메모리 장치.
  19. 제 18 항에 있어서,
    상기 메모리뱅크는 별개의 열어드레스 발생기를 갖고,
    상기 제어신호 발생기에 결합되어, 상기 제어신호 발생기에 의해 공급된 제 1 값을 기억하는 제 1 액세스 카운트 레지스터와,
    상기 제어신호 발생기에 결합되어, 상기 제어신호 발생기에 의해 공급되는 제 2 값을 기억하는 제 2 액세스 카운트 레지스터와,
    상기 제어신호 발생기에 결합되어, 상기 제어신호 발생기에 의해 공급되는 제 3 값을 기억하는 제 3 액세스 카운트 레지스터와,
    상기 제 1 액세스 카운트 레지스터, 상기 제 2 액세스 카운트 레지스터, 및 상기 제 3 액세스 카운트 레지스터에 결합되어, 상기 제 1 값에 따라서 상기 메모리 뱅크 중의 제 2 메모리 뱅크 내의 열어드레스 발생기를 제어하고, 대응하는 양의 데이터를 상기 메모리 뱅크 중의 상기 제 2 메모리 뱅크 내의 주메모리 어레이로부터 출력시킨 후, 상기 제 2 값에 따라서 상기 메모리 뱅크 중의 제 1 메모리뱅크 내의 열어드레스 발생기를 제어하고, 대응하는 양의 데이터를 상기 메모리 뱅크 중의 제 1 메모리 뱅크 내의 주메모리 어레이로부터 출력시킨 후, 상기 제 3 값에 따라서 상기 메모리 뱅크 중의 제 2 메모리 뱅크 내의 열어드레스 발생기를 제어하며, 대응하는 양의 데이터를 상기 메모리 뱅크 중의 상기 제 2 뱅크 내의 부메모리 어레이로부터 출력시키는 액세스 카운터를 더 구비한 것을 특징으로 하는 메모리 장치.
  20. 제 19 항에 있어서,
    각각의 뱅크 내의 열어드레스 발생기에 결합되어, 상기 제어신호 발생기로부터 공급된 제어신호에 따라서, 각각의 열어드레스 발생기에 의해 발생된 일련의 열어드레스 내의 초기 열어드레스를 수정하는 것에 의해, 각각의 뱅크 내의 주메모리 어레이 및 부메모리 어레이로부터 출력된 데이터의 양을 수정하는 적어도 2개의 어드레스 재계산기를 더 구비한 것을 특징으로 하는 메모리 장치.
  21. 제 16 항에 있어서,
    상기 제어신호 발생기는 상기 메모리 뱅크 중의 하나의 메모리 뱅크로부터 데이터가 출력되고 있는 동안에, 상기 데이터 입력부에 의해 수신된 입력 데이터를, 상기 메모리 뱅크 중의 다른 하나의 메모리 뱅크의 주메모리 어레이에 전송시키도록 구성된 것을 특징으로 하는 메모리 장치.
  22. 제 16 항에 있어서,
    상기 메모리 뱅크는 별개의 내부 데이터 버스를 갖고, 상기 별개의 내부 데이터 버스를 상기 데이터 입력부 및 상기 데이터 출력부에 결합하는 뱅크 버스 스위치를 더 구비한 것을 특징으로 하는 메모리 장치.
  23. 제 22 항에 있어서,
    상기 뱅크 버스 스위치에 결합되어, 상기 메모리 뱅크의 전부에 의해 공용되는 전송 레지스터를 더 구비하고, 상기 메모리 뱅크 중의 하나의 메모리 뱅크 내의 상기 주메모리 어레이로부터 부메모리 어레이로 전송된 데이터는 최초로 상기 주메모리 어레이로부터 상기 전송 레지스터로 전송된 후, 상기 메모리 뱅크 중의 다른 하나의 메모리 뱅크로부터 데이터를 출력하는 동안에, 상기 전송 레지스터로부터 상기 부메모리 어레이로 전송되도록 구성된 것을 특징으로 하는 메모리 장치.
  24. 제 23 항에 있어서,
    상기 데이터 입력부와 상기 뱅크 버스 스위치 사이에 결합되어, 상기 입력 데이터가 상기 메모리 뱅크의 하나의 상기 주메모리 어레이에 전송될 때까지, 상기 데이터 입력부에 의해 수신된 입력 데이터를 일시적으로 기억하는 입력 데이터 레지스터를 더 구비한 것을 특징으로 하는 메모리 장치.
  25. 제 22 항에 있어서,
    상기 메모리 뱅크 중에서 상기 메모리 뱅크의 각각에, 상기 메모리 뱅크의 내부 데이터 버스에 결합된 전송 레지스터를 더 구비하고, 상기 메모리 뱅크 내의 주메모리 어레이로부터 부메모리 어레이로 전송되는 데이터는 최초로 상기 주메모리 어레이로부터 상기 전송 레지스터로 전송된 후에, 상기 메모리 뱅크 내의 다른 하나의 메모리 뱅크로부터 데이터가 출력되고 있는 동안에, 상기 전송 레지스터로부터 상기 메모리 뱅크의 부메모리 어레이로 전송되도록 구성된 것을 특징으로 하는 메모리 장치.
  26. 제 25 항에 있어서,
    상기 데이터 입력부와 상기 뱅크 버스 스위치 사이에 결합되어, 상기 입력 데이터가 상기 메모리 뱅크의 하나의 상기 주메모리 어레이로 전송될 때까지, 상기 데이터 입력부에 의해 수신된 입력 데이터를 일시적으로 기억하는 입력 데이터 레지스터를 더 구비한 것을 특징으로 하는 메모리 장치.
  27. 제 16 항에 있어서,
    상기 메모리 뱅크는 상기 제 1 항에 기재된 내부 데이터 버스를 공용하도록 구성된 것을 특징으로 하는 메모리 장치.
  28. 제 27 항에 있어서,
    상기 내부 데이터 버스에 결합된 전송 레지스터를 더 구비하고, 상기 메모리뱅크 중의 하나의 메모리 뱅크 내의 상기 주메모리 어레이로부터 부메모리 어레이로 전송되는 데이터는 최초로 상기 주메모리 어레이로부터 상기 전송 레지스터로 전송된 후에, 상기 메모리 뱅크 중의 다른 하나의 메모리 뱅크로부터 데이터가 출력되고 있는 동안에, 상기 전송 레지스터로부터 상기 부메모리 어레이로 전송되도록 구성된 것을 특징으로 하는 메모리 장치.
  29. 제 28 항에 있어서,
    상기 데이터 버스에 결합되어, 상기 입력 데이터가 상기 메모리 뱅크의 하나의 주메모리 어레이로 전송될 때까지, 상기 데이터 입력부에 의해 수신된 입력 데이터를 일시적으로 기억하는 입력 데이터 레지스터를 더 구비한 것을 특징으로 하는 메모리 장치.
  30. 제 17 항에 있어서,
    상기 메모리 뱅크는 별개의 내부 데이터 버스를 갖고, 상기 별개의 내부 데이터 버스를 상기 데이터 입력부 및 상기 데이터 출력부에 결합하는 뱅크 버스 스위치를 더 구비한 것을 특징으로 하는 메모리 장치.
  31. 제 30 항에 있어서,
    상기 뱅크 버스 스위치에 결합되어, 상기 메모리 뱅크의 전부에 의해 공용되는 전송 레지스터를 더 구비하고, 상기 메모리 뱅크 중의 하나의 메모리 뱅크 내의상기 주메모리 어레이로부터 부메모리 어레이로 전송되는 데이터는 최초로 상기 주메모리 어레이로부터 상기 전송 레지스터로 전송된 후에, 상기 메모리 뱅크 중의 다른 하나의 메모리 뱅크로부터 데이터가 출력되고 있는 동안에, 상기 전송 레지스터로부터 상기 부메모리 어레이로 전송되도록 구성된 것을 특징으로 하는 메모리 장치.
  32. 제 31 항에 있어서,
    상기 데이터 입력부와 상기 뱅크 버스 스위치 사이에 결합되어, 상기 입력 데이터가 상기 메모리 뱅크의 하나의 상기 주메모리 어레이로 전송될 때까지, 상기 데이터 입력부에 의해 수신된 입력 데이터를 일시적으로 기억하는 입력 데이터 레지스터를 더 구비한 것을 특징으로 하는 메모리 장치.
  33. 제 30 항에 있어서,
    상기 메모리 뱅크 중에서 상기 메모리 뱅크의 각각에, 상기 메모리 뱅크의 내부 데이터 버스에 결합된 전송 레지스터를 더 구비하고, 상기 메모리 뱅크 내의 주메모리 어레이로부터 부메모리 어레이로 전송되는 데이터는 최초로 상기 주메모리 어레이로부터 상기 전송 레지스터로 전송된 후에, 상기 메모리 뱅크 중의 다른 하나의 메모리 뱅크로부터 데이터가 출력되고 있는 동안에, 상기 전송 레지스터로부터 상기 메모리 뱅크의 상기 부메모리 어레이로 전송되도록 구성된 것을 특징으로 하는 메모리 장치.
  34. 제 33 항에 있어서,
    상기 데이터 입력부 및 상기 뱅크 버스 스위치에 결합되어, 상기 입력 데이터가 상기 메모리 뱅크의 하나의 주메모리 어레이로 전송될 때까지, 상기 데이터 입력부에 의해 수신된 입력 데이터를 일시적으로 기억하는 입력 데이터 레지스터를 더 구비한 것을 특징으로 하는 메모리 장치.
  35. 제 17 항에 있어서,
    상기 메모리 뱅크는 제 1 항에 기재된 상기 내부 데이터 버스를 공유하도록 구성된 것을 특징으로 하는 메모리 장치.
  36. 제 35 항에 있어서,
    상기 내부 데이터 버스에 결합된 전송 레지스터를 더 구비하고, 상기 메모리 뱅크 중의 하나의 메모리 뱅크 내의 상기 주메모리 어레이로부터 부메모리 어레이로 전송되는 데이터는 최초로 상기 주메모리 어레이로부터 상기 전송 레지스터로 전송된 후에, 상기 메모리 뱅크 종의 다른 하나의 메모리 뱅크로부터 데이터가 출력되고 있는 동안에, 상기 전송 레지스터로부터 상기 부메모리 어레이로 전송되도록 구성된 것을 특징으로 하는 메모리 장치.
  37. 제 36 항에 있어서,
    상기 데이터 버스에 결합되어, 상기 입력 데이터가 상기 메모리 뱅크의 하나의 주메모리 어레이로 전송될 때까지, 상기 데이터 입력부에 의해 수신된 입력 데이터를 일시적으로 기억하는 입력 데이터 레지스터를 더 구비한 것을 특징으로 하는 메모리 장치.
  38. 제 18 항에 있어서,
    상기 메모리 뱅크는 별개의 내부 데이터 버스를 갖고,
    상기 별개의 내부 데이터 버스를 상기 데이터 입력부와 상기 데이터 출력부에 결합하는 뱅크 버스 스위치와,
    상기 뱅크 버스 스위치에 결합되고 상기 메모리 뱅크에 의해 공유되는 전송 레지스터를 더 구비하고, 상기 메모리 뱅크 중의 하나의 메모리 뱅크 내의 주메모리 어레이로부터 부메모리 어레이로 전송되는 데이터는 최초로 상기 주메모리 어레이로부터 상기 전송 레지스터로 전송된 후에, 상기 메모리 뱅크 중의 다른 하나의 메모리 뱅크로부터 데이터가 출력되고 있는 동안에, 상기 전송 레지스터로부터 상기 부메모리 어레이로 전송되도록 구성된 것을 특징으로 하는 메모리 장치.
  39. 제 19 항에 있어서,
    상기 메모리 뱅크는 별개의 내부 데이터 버스를 갖고,
    상기 별개의 내부 데이터 버스를 상기 데이터 입력부 및 상기 데이터 출력부에 결합하는 뱅크 버스 스위치와,
    상기 뱅크 버스 스위치에 결합되고 상기 메모리 뱅크의 전부에 의해 공유되는 전송 레지스터를 더 구비하고, 상기 메모리 뱅크 중의 하나의 메모리 뱅크 내의 상기 주메모리 어레이로부터 부메모리 어레이로 전송되는 데이터는 최초로 상기 주메모리 어레이로부터 상기 전송 레지스터로 전송된 후에, 상기 메모리 뱅크 중의 다른 하나의 메모리 뱅크로부터 데이터가 출력되고 있는 동안에, 상기 전송 레지스터로부터 상기 부메모리 어레이로 전송되도록 구성된 것을 특징으로 하는 메모리 장치.
  40. 행 및 열어드레스 신호, 입력 데이터, 외부 제어신호를, 클럭신호와 동기하여 수신하고, 서로 교차하는 행 및 열로 배치된 복수의 메모리셀을 갖는 메모리 어레이와, 메모리셀의 각각의 행에 결합된 복수의 워드선과, 수신된 행어드레스 신호에 의해 상기 복수의 워드선 중에서 선택된 워드선을 활성화하는 행디코더를 구비한 메모리 장치에 있어서,
    상기 입력 데이터를 수신하기 위한 적어도 하나의 데이터 입력단자를 갖는 데이터 입력부와,
    데이터의 출력을 위한 적어도 하나의 데이터 출력단자를 갖는 데이터 출력부와,
    상기 데이터 입력부에 결합된 내부 데이터 버스와,
    상기 내부 데이터 버스를 상기 데이터 출력부에 결합하는 데이터 버스 스위치와,
    단일의 개시 열어드레스로부터 일련의 열어드레스를 발생하는 열어드레스 발생기와,
    상기 열어드레스 발생기 및 상기 메모리 어레이에 결합되어, 상기 일련의 열어드레스를 디코드하고, 상기 메모리 어레이 내의 대응하는 일련의 메모리셀의 열을 일렬씩 상기 내부 데이터 버스에 동시에 결합하는 열디코더와,
    상기 열어드레스 발생기에 결합되어, 상기 외부 제어신호를 수신하고, 상기 열어드레스 발생기, 상기 데이터 버스 스위치, 상기 데이터 입력부, 및 상기 데이터 출력부를 제어하여, 행어드레스 신호, 열어드레스 신호, 및 상기 입력 데이터의 수신이, 상기 행어드레스 신호에 의해 지정된 행과 상기 일련의 열의 교점에 배치된 메모리셀로부터의 데이터의 출력과, 상기 데이터 입력부로부터 상기 행어드레스 신호에 의해 지정된 행과 상기 일련의 열 중의 한 개의 열의 교점에 배치된 메모리셀로의 데이터의 전송에 의해 행해지도록 하는 제어신호 발생기를 구비한 것을 특징으로 하는 메모리 장치.
  41. 제 40 항에 있어서,
    상기 열어드레스 발생기는 상기 입력 데이터가 상기 데이터 입력부로부터 전송되고 있는 동안에 상기 일련의 열어드레스 중에서 최후에 발생하는 열어드레스의 출력을 유지하여, 상기 하나의 열이 최후에 발생하는 상기 열어드레스에 대응하도록 구성된 것을 특징으로 하는 메모리 장치.
  42. 제 41 항에 있어서,
    상기 데이터 버스 스위치와 상기 데이터 출력부 사이에 결합되어, 상기 메모리 어레이로부터 상기 데이터 출력부로 전송되는 데이터를 일시적으로 기억하는 것에 의해, 상기 하나의 열로부터 판독된 데이터가 상기 출력부에 의해 출력되고 있는 동안에, 상기 데이터 입력부가 상기 입력 데이터를 수신하는 것을 가능하게 하는 버퍼회로를 더 구비한 것을 특징으로 하는 메모리 장치.
  43. 제 41 항에 있어서,
    상기 하나의 열로부터 데이터를 전송한 후에, 상기 내부 데이터 버스를 초기 상태로 리세트하는 데이터 버스 초기화 유니트를 더 구비한 것을 특징으로 하는 메모리 장치.
  44. 제 40 항에 있어서,
    상기 열어드레스 발생기는
    상기 클럭신호에 의해 결정되는 레이트로 상기 일련의 열어드레스를 발생하는 열어드레스 카운터와,
    상기 열어드레스 카운터에 의해 발생되는 열어드레스를 계수하고, 소정 개수의 열어드레스가 발생되었을 때, 상기 열어드레스 카운터를 정지시키는 액세스 카운터를 구비한 것을 특징으로 하는 메모리 장치.
  45. 제 44 항에 있어서,
    상기 열어드레스 카운터가 다운카운터인 것을 특징으로 하는 메모리 장치.
  46. 제 44 항에 있어서,
    상기 열어드레스 발생기는 상기 메모리 장치에 의해 수신된 열어드레스 신호에 의해 지정되는 열어드레스를 기억하는 어드레스 레지스터를 더 구비하고, 상기 열어드레스 발생기는 상기 어드레스 레지스터에 기억된 열어드레스를 상기 개시 열어드레스로서 사용하도록 구성된 것을 특징으로 하는 메모리 장치.
  47. 제 46 항에 있어서,
    상기 제어신호 발생기에 의해 수신되는 외부 제어신호 중 하나에 의해, 상기 어드레스 레지스터에 기억된 열어드레스가 다른 외부 열어드레스 신호를 입력하는 일없이 상기 어드레스 카운터 내에 재로드되도록 구성된 것을 특징으로 하는 메모리 장치.
  48. 제 46 항에 있어서,
    어드레스 레지스터 출력 스위치를 더 구비하고, 이것을 통해 상기 어드레스 레지스터가 상기 열어드레스 카운터에 결합되도록 구성된 것을 특징으로 하는 메모리 장치.
  49. 제 40 항에 있어서,
    상기 메모리 어레이가 적어도 2개의 블록으로 분할되고, 각 열의 메모리셀은 상기 블록의 하나에만 배치되며,
    상기 열어드레스 발생기에 결합되고, 상기 열어드레스 발생기에 의해 발생되는 일련의 열어드레스의 도중에 적어도 하나의 열어드레스 비트를 수정하는 것에 의해, 상기 일련의 열어드레스를 상기 블록의 하나로부터 상기 블록의 다른 하나로 점프시키는 블록 선택 유니트를 더 구비한 것을 특징으로 하는 메모리 장치.
  50. 제 40 항에 있어서,
    2개의 메모리 블록을 구비하고, 각 메모리 블록이 제 40 항에 기재된 것과 같이 구성되며, 상기 2개의 메모리 뱅크는 상기 데이터 입력부, 상기 데이터 출력부, 및 상기 제어신호 발생기를 공용하지만, 별개의 메모리 어레이, 별개의 워드선, 별개의 행디코더, 및 별개의 열디코더를 구비한 것을 특징으로 하는 메모리 장치.
  51. 메모리 어레이가 서로 교차하는 메모리셀의 행 및 열을 갖고, 주메모리 어레이와 부메모리 어레이로 분할되며, 상기 부메모리 어레이가 상기 주메모리 어레이와 동수의 행과 상기 주메모리 어레이보다도 적은 열을 갖도록 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법에 있어서,
    (a) 행어드레스 신호를 수신하고, 상기 주메모리 어레이 및 상기 부메모리어레이 내의 대응하는 행을 활성화하는 스텝과,
    (b) 상기 메모리 장치 내에서, 상기 주메모리 어레이 내의 다른 열을 지정하는 제 1 일련의 열어드레스를 발생하는 스텝과,
    (c) 상기 스텝(a)에서 활성화된 행과 상기 스텝(b)에서 지정된 열의 교점에 배치되어 있는 메모리셀로부터 데이터를 판독하고, 이와 같이 판독된 데이터를 출력하는 스텝과,
    (d) 상기 스텝(a)에서 활성화된 행 내에서, 상기 주메모리 어레이 내의 하나의 열로부터 상기 부메모리 어레이 내의 하나의 열로 데이터를 전송하고, 전송된 데이터를 상기 부메모리 어레이 내에 기억하는 스텝과,
    (e) 상기 메모리 장치 내에서, 상기 부메모리 어레이 내의 열을 지정하는 제 2 일련의 열어드레스를 발생하는 스텝과,
    (f) 상기 스텝(a)에서 활성화된 행과 상기 스텝(e)에서 지정된 열의 교점에 배치되어 있는 메모리셀로부터 데이터를 판독하고, 이와 같이 판독된 데이터를 출력하는 스텝과,
    (g) 입력 데이터를 수신하는 스텝과,
    (h} 상기 스텝(a)에서 활성화된 행 내에서, 상기 주메모리 어레이 내의 상기 하나의 열 내의 메모리셀 내에 상기 입력 데이터를 기억하는 스텝을 구비한 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  52. 제 51 항에 있어서,
    상기 주메모리 어레이 내의 상기 하나의 열이 상기 스텝(b)에서 지정된 열 중에서 최초로 발생하는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  53. 제 51 항에 있어서,
    상기 메모리 장치는 입력 및 출력을 위한 별개의 데이터 단자를 갖고, 상기 스텝(g)은 상기 스텝(c)에서의 상기 주메모리 어레이 내의 상기 하나의 열로부터 판독된 데이터의 출력과 동시에 행해지는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  54. 제 51 항에 있어서,
    상기 스텝(d)은 상기 전송된 데이터를, 상기 제 2 일련의 열어드레스 내의 하나의 열어드레스에 의해 지정된 열에 기억하는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  55. 제 51 항에 있어서,
    상기 제 1 일련의 열어드레스와 상기 제 2 일련의 어드레스는 동수의 열어드레스로 이루어진 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  56. 제 51 항에 있어서,
    상기 제 1 일련의 열어드레스와 상기 제 2 일련의 열어드레스는 다른 수의 열어드레스로 이루어진 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  57. 제 51 항에 있어서,
    상기 제 1 일련의 열어드레스와 상기 제 2 일련의 열어드레스는 모두 단일의 개시 열어드레스의 외부 입력으로부터 발생되는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  58. 제 51 항에 있어서,
    개시 열어드레스를 수신하는 스텝과,
    상기 개시 열어드레스를 어드레스 레지스터에 기억하는 스텝과,
    상기 스텝(a) 내지 스텝(h)을 반복하여 실행하는 스텝을 더 구비하여, 상기 제 1 일련의 열어드레스가 외부에서 열어드레스 입력을 더 수신하는 일없이, 상기 어드레스 레지스터 내에 기억되어 있는 개시 열어드레스로부터 시작되는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  59. 제 51 항에 있어서,
    상기 스텝(h)은 상기 입력 데이터가 상기 주메모리 어레이 내에 기억될 때까지, 상기 입력 데이터를 입력 데이터 레지스터에 일시적으로 기억하는 스텝을 더 구비한 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  60. 제 51 항에 있어서,
    상기 메모리 어레이에 기억되어 있는 데이터가 순차 주사선에 의해 주사되는 동화상 내의 화소를 나타내고, 다른 주사선 내의 화소의 데이터가 상기 주메모리 어레이 내의 다른 열에 기억되는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  61. 제 60 항에 있어서,
    상기 스텝(c)에서 판독된 데이터와, 상기 스텝(f)에서 판독된 데이터가 상기 동화상의 2개의 다른 필드 내의 화소를 나타내는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  62. 제 60 항에 있어서,
    상기 스텝(c)에서 판독된 데이터와, 상기 스텝(f)에서 판독된 데이터가 상기 동화상의 2개의 서로 다른 프레임 내의 화소를 나타내는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  63. 제 51 항에 있어서,
    상기 메모리 어레이가 적어도 2개의 뱅크로 분할되고, 각 뱅크가 주메모리 어레이와 부메모리 어레이를 갖고, 다른 뱅크가 다른 행의 메모리셀을 갖고, 상기 스텝(a)은 상기 뱅크 중의 제 1 뱅크 내의 행과 상기 뱅크 중의 제 2 뱅크 내의 행을 활성화하며, 상기 스텝(c)∼스텝(h)은 상기 제 1 뱅크에서 행해지고,
    (i) 상기 제 2 뱅크 내의 주메모리 어레이 내의 연속하는 열의 메모리셀을 지정하는 제 3 일련의 열어드레스를 발생하는 스텝과,
    (j) 상기 스텝(a)에서 활성화된 상기 제 2 뱅크 내의 행과, 상기 스텝(i)에서 지정된 열의 교점에 배치된 메모리셀로부터 데이터를 판독하고, 이와 같이 판독된 데이터를 출력하는 스텝을 더 구비하고,
    상기 스텝(j)은 상기 스텝(c)과 상기 스텝(f) 사이에서 수행되는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  64. 제 63 항에 있어서,
    상기 스텝(d) 및 스텝(h)은 상기 스텝(j) 동안에 수행되는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  65. 제 64 항에 있어서,
    상기 스텝(d)은
    (k) 상기 제 1 뱅크 내의 주메모리 어레이 내의 상기 하나의 열로부터 데이터를 판독하는 스텝과,
    (l) 상기 스텝(k)에서 판독된 데이터를 일시적으로 전송 레지스터에 기억하는 스텝과,
    (m) 상기 전송 레지스터에 기억된 데이터를, 상기 스텝(j) 동안에 상기 제 1 뱅크 내의 부메모리 어레이로 전송하는 스텝을 더 구비한 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  66. 제 63 항에 있어서,
    상기 스텝(a)은 상기 스텝(c) 전에 상기 제 1 뱅크 내의 상기 행을 활성화하고, 상기 스텝(c) 동안에, 상기 제 2 뱅크 내의 상기 행을 활성화하는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  67. 제 63 항에 있어서,
    상기 메모리 어레이 내에 기억된 데이터는 연속하는 주사선에 의해 주사되는 동화상의 화소를 나타내고, 다른 주사선의 화소의 데이터는 각 뱅크 내의 주메모리 어레이 내의 다른 열에 기억되는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  68. 제 67 항에 있어서,
    상기 스텝(c)에서 판독된 데이터, 상기 스텝(f)에서 판독된 데이터, 및 상기스텝(j)에서 판독된 데이터는 상기 동화상의 3개의 다른 필드 내의 화소를 나타내는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  69. 제 67 항에 있어서,
    상기 스텝(c)에서 판독된 데이터, 상기 스텝(f)에서 판독된 데이터, 및 상기 스텝(j)에서 판독된 데이터는 상기 동화상의 3개의 다른 프레임 내의 화소를 나타내는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  70. 제 63 항에 있어서,
    상기 제 1 일련의 열어드레스, 상기 제 2 일련의 열어드레스, 및 상기 제 3 일련의 열어드레스는 같은 수의 열어드레스로 이루어진 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  71. 제 63 항에 있어서,
    상기 제 1 일련의 열어드레스 및 상기 제 2 일련의 열어드레스는 같은 수의 열어드레스로 이루어지고, 상기 제 3 일련의 열어드레스는 다른 수의 열어드레스로 이루어진 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  72. 제 71 항에 있어서,
    상기 스텝(d)은 전송된 데이터를, 상기 제 2 일련의 열어드레스에 의해 지정된 열 내에 기억하는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  73. 제 72 항에 있어서,
    상기 제 1 뱅크 내의 상기 주메모리 어레이 내의 상기 하나의 열은 상기 제 1 일련의 열어드레스에 의해 지정되는 열 중에서 발생하는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  74. 제 71 항에 있어서,
    상기 제 1 뱅크 내의 상기 주메모리 어레이 내의 상기 하나의 열은 상기 제 1 일련의 열어드레스에 의해 지정된 열 중에는 없고, 상기 스텝(d)은 전송된 데이터를, 상기 제 2 일련의 열어드레스에 의해 지정되지 않은 열에 기억하는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  75. 상기 메모리 어레이가 서로 교차하는 메모리셀의 행 및 열을 갖고, 상기 메모리 장치가 별개의 데이터 입력단자 및 데이터 출력단자를 갖도록 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법에 있어서,
    (a) 행어드레스 신호를 수신하여 상기 메모리 어레이 내의 대응하는 행을 활성화하는 스텝과,
    (b) 상기 메모리 장치 내에서, 상기 메모리 어레이 내의 다른 열을 지정하는 일련의 열어드레스를 발생하는 스텝과,
    (c) 상기 스텝(a)에서 활성화된 행과, 상기 스텝(b)에서 지정된 열의 교점에 배치된 메모리셀로부터 데이터를 판독하고, 이와 같이 판독된 데이터를 출력하는 스텝과,
    (d) 상기 스텝(c)에서 하나의 열로부터 판독된 데이터의 출력과 동시에 입력 데이터를 수신하는 스텝과,
    (e) 상기 스텝(a)에서 활성화된 행과 상기 하나의 열의 교점에 배치된 메모리셀에 상기 입력 데이터를 기억하는 스텝을 구비한 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  76. 제 75 항에 있어서,
    상기 하나의 열은 상기 스텝(b)에서 지정된 열 중에서 최후에 발생하는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  77. 제 76 항에 있어서,
    상기 메모리 장치는 상기 메모리 장치 내의 데이터의 판독 및 기록의 양쪽에 사용되는 내부 데이터 버스를 갖고, 상기 스텝(c)에서의 상기 하나의 열로부터 데이터를 판독한 후에, 그러나 상기 스텝(e) 전에, 상기 내부 데이터 버스를 초기화하는 스텝을 더 구비한 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  78. 제 75 항에 있어서,
    상기 일련의 열어드레스가 개시 열어드레스의 외부 입력으로부터 발생되는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  79. 제 75 항에 있어서,
    개시 열어드레스를 수신하는 스텝과,
    상기 개시 열어드레스를 어드레스 레지스터에 기억하는 스텝과,
    상기 스텝(a) 내지 스텝(e)을 반복하여 실행하는 스텝을 더 구비하여, 상기 스텝(b)에서 발생된 일련의 열어드레스가 외부에서 열어드레스의 입력을 더 수신하는 일없이, 상기 어드레스 레지스터에 기억된 개시 열어드레스로부터 시작되는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  80. 제 75 항에 있어서,
    상기 메모리 어레이에 기억된 데이터는 연속하는 주사선에 의해 주사되는 동화상 내의 화소를 나타내고, 다른 주사선의 화소의 데이터는 상기 메모리 어레이 내의 다른 열에 기억되는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  81. 제 80 항에 있어서,
    상기 메모리 어레이는 열의 블록으로 분할되고, 상기 블록은 상기 동화상의 다른 필드의 데이터를 기억하며, 상기 일련의 열어드레스는 다른 필드 내의 서로 인접하는 위치의 화소를 나타내는 데이터를 기억하는 적어도 2개의 블록 내의 열을 지정하는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
  82. 제 80 항에 있어서,
    상기 메모리 어레이는 열의 블록으로 분할되고, 상기 블록은 상기 동화상의 다른 프레임의 데이터를 기억하며, 상기 일련의 열어드레스는 다른 프레임 내의 동일한 위치의 화소를 나타내는 데이터를 기억하는 적어도 2개의 블록 내의 열을 지정하는 것을 특징으로 하는 것을 특징으로 하는 메모리 장치의 메모리 어레이로의 액세스를 제어하는 방법.
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