KR0180065B1 - 반도체 기억장치 - Google Patents

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히토시 구야마
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사토 후미오
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Abstract

본 발명은, 메모리셀 유니트내의 데이터를 낭비하는 시간 없이 독출할 수 있고, 소비전력의 감소 및 페이지길이의 확대를 도모할 수 있는 반도체 기억장치를 제공한다.
본 발명은, 복수의 메모리셀이 직렬로 접속된 NAND셀이 어레이상으로 배치되고, 동일 디코더로 워드선이 구동되는 메모리 어레이(10)와, 2개의 비트선쌍마다 감지증폭기가 설치되고, 메모리셀로부터 데이터를 독출하기 위한 감지증폭기 어레이(12) 및, 감지증폭기로 독출된 데이터를 각각 준비하는 레지스터로 이루어진 레지스터 어레이(13)를 구비한 반도체 기억장치에 있어서, 감지증폭기 어레이(12) 및 레지스터 어레이(13)는 2개의 블록(A, B)으로 분할되면서, 분할된 블록(A, B)을 독립으로 제어하고, 각각의 블록(A, B)마다 레지스터로부터 독립으로 데이터를 독출하는 제어회로(20)를 갖춘 것을 특징으로 한다.

Description

반도체 기억장치
제1도는 본 발명의 제1실시예에 따른 반도체 기억장치의 개략구성을 도시한 블럭도.
제2도는 제1실시예에서의 메모리 어레이와 감지증폭기 및 레지스터의 구체적인 회로구성도.
제3도는 제1실시예에서의 동작타이밍을 도시한 도면.
제4도는 제1실시예에서의 동작타이밍을 도시한 도면.
제5도는 NAND셀동작의 제어신호의 타이밍을 도시한 도면.
제6도는 NAND셀동작의 제어신호를 발생하는 회로를 도시한 도면.
제7도는 NAND셀동작의 제어신호를 발생하는 회로 및 동작타이밍을 도시한 도면.
제8도는 NAND셀동작의 제어신호를 발생하는 회로를 도시한 도면.
제9도는 NAND셀동작의 제어신호를 발생하는 회로 및 동작타이밍을 도시한 도면.
제10도는 레지스터로부터 데이터를 외부로 독출할 때의 타이밍을 도시한 도면.
제11도는 레지스터로부터 데이터를 외부로 독출할 때의 제어회로(레지스터 셀 동작타이밍 발생회로)를 도시한 도면.
제12도는 레지스터로부터 데이터를 외부로 독출할 때의 제어회로(레지스터 셀 동작타이밍 발생회로)를 도시한 도면.
제13도는 A, B레지스터셀의 동작제어회로를 도시한 도면.
제14도는 각 블록의 전송게이트 제어회로를 도시한 회로구성도.
제15도는 각 블록의 감지증폭기 구동부 및 이퀄라이즈신호 발생회로를 도시한 도면.
제16도는 A블록의 레지스터워드선 구동부를 도시한 도면.
제17도는 B블록의 레지스터워드선 구동부를 도시한 도면.
제18도는 제2실시예에서의 메모리 어레이와 감지증폭기 및 레지스터의 구체적인 회로구성도.
제19도는 제3실시예에서의 메모리 어레이와 감지증폭기 및 레지스터의 구체적인 회로구성도.
제20도는 제19도에 도시한 구성에서의 독출 및 기입동작을 나타내는 타이밍도.
제21도는 메모리셀 유니트내의 직렬 접속수에 대한 평균 데이터지연의 관계를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : NAND셀 어레이 11 : 전송게이트 어레이
12 : 감지증폭기 어레이 13 : 레지스터 어레이
14 : DQ게이트 15 : 행디코더
20 : 제어회로 21 : 전송게이트 제어회로
22 : 감지증폭기 구동부 23 : 레지스터 WL구동부
24 : 열디코더 32 : 레지스터셀 동작제어회로
33 : 레지스터 어드레스버터 34 : 어드레스버퍼 카운터
35 : 행어드레스버퍼 36 : 레지스터셀 동작타이밍 발생회로
[산업상의 이용 분야]
본 발명은, 반도체 기억장치에 관한 것으로, 특히 메모리셀로부터의 데이터 독출장치의 개량을 도모한 반도체 기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, 메모리셀을 고집적화하여 대용량화를 실현하기 위해 복수의 메모리셀을 직렬로 접속한 메모리셀 유니트를 갖춘 반도체 기억장치가 제안되어 있다.(1991년, IEEE ISSCC DIGEST OF TECHNICAL PAPERS vol. 34 p106 TAM6. 2, 1993년, IEEE ISSCC DIGEST OF TICHNICAL PAPERS vol. 36 p46 P3. 31). 이 장치에서는, 메모리셀을 직렬 접속하는 수에 따라 비트선 접촉의 수를 줄일 수 있기 때문에, 집적도의 향상에 유효하다.
그러나, 이런 종류의 장치에 있어서는 다음과 같은 문제가 있었다. 즉, 메모리셀을 직렬로 접속하고 있기 때문에, 메모리셀 유니트의 데이터를 비트선에 가까운 쪽에서부터 차례로 독출하지 않으면 않되고, 독출 및 재기입동작에 시간이 걸린다는 문제가 있었다.
또한, 최근의 경향으로서, 연속한 어드레스를 차례로 독출할 페이지리드 동작이 요망되고 있지만, 종래 구성에서는 연속 독출할 수 있는 페이지의 용량이 적고, 1페이지를 독출한 후에 다음 페이지로 이동하는 경우, 메모리셀의 활성화 및 감지증폭기에 의한 데이터의 검지증폭동작이 필요로 되어 긴 시간을 요한다. 이는, 복수의 메모리셀을 직렬 접속한 메모리셀 유니트를 갖춘 것에 한정하지 않고, 메모리셀을 각각 바트선에 접속해 복수의 비트선으로 복수의 감지증폭기를 공유하여 복수의 비트선상의 데이터를 시분할로 독출할 경우에 있어서도 마찬가지였다.
이와 같이, 종래의 반도체 기억장치, 특히 복수의 메모리셀을 직렬 접속한 메모리셀 유니트를 갖춘 반도체 기억장치에 있어서는, 독출동작, 재기입동작에 긴 시간이 걸린다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 메모리셀 유니트내의 데이터를 낭비하는 시간없이 독출할 수 있고, 소비전력의 감소 및 페이지길이의 확대를 도모할 수 있는 반도체 기억장치를 제공함에 그 목적이 있다.
또한, 메모리셀 유니트를 구성하지 않은 메모리셀에 있어서도 메모리셀내의 데이터를 낭비하는 시간없이 독출할 수 있고, 소비전력의 감소 및 페이지길이의 확대를 도모할 수 있는 반도체 기억장치를. 제공함에 또 다른 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명(제1항)은, 복수의 메모리셀이 직렬로 접속된 메모리셀 유니트가 어레이상으로 배치되고, 동일의 디코더로 워드선이 구동되는 메모리 어레이 또는 동일 행어드레스로 동작하는 복수의 디코더로 구동되는 복수의 메모리 어레이와, 한 쌍 또는 복수 쌍의 비트선마다 감지증폭기가 설치되고, 메모리셀로부터 데이터를 독출하기 위한 감지증폭기 어레이, 감지증폭기로 독출된 데이터를 각각 준비하는 레지스터로 이루어진 레지스터 어레이를 구비한 반도체 기억장치에 있어서, 감지증폭기 어레이 및 레지스터 어레이를 복수의 블록으로 분할하면서, 분할한 블록을 독립으로 제어하고, 각각의 블록마다 레지스터로부터 독립으로 데이터를 독출하는 제어회로를 설치한 것을 특징으로 한다.
여기서, 본 발명의 바람직한 실시태양으로서는 다음의 것이 알려진다.
(1) 행어드레스 및 열어드레스는 특히 각 블록마다 레지스터를 선택하는 어드레스를 입력하는 수단을 설치하는 것.
(2) 레지스터는, 독출된 메모리셀 유니트의 데이터를 일시적으로 기억하는 수단과 함께, 메모리셀 유니트로 데이터를 되돌리지 않고 데이터를 외부로 독출하는 수단으로서 이용하는 것.
(3) 레지스터는, 감지증폭기의 데이터 독출단자에 접속되어 있는 것.
(4) 메모리셀 유니트가 어레이상으로 배치된 메모리 어레이의 비트선을 감지증폭기에 선택적으로 접속하는 스위치소자를 갖춘 것.
(5) 메모리셀 및 레지스터는, 다이나믹형의 메모리셀에 의해 구성되어 있는 것.
또한, 본 발명(제4항)은, 비트선과 워드선의 각 교차부에 메모리셀이 설치되고, 동일의 디코더 또는 동일의 행어드레스로 동작하는 복수의 디코더로서 워드선이 구동되는 메모리 어레이와, 복수 쌍의 비트선마다 하나의 감지증폭기가 설치되고, 메모리셀로부터 데이터를 독출하기 위한 감지증폭기 어레이, 각 비트선쌍과 해당 비트선쌍에 대응하는 감지증폭기 사이에 각각 스위치소자가 설치되고, 각각의 감지증폭기에 각각 한 쌍의 비트선을 접속하는 스위치 어레이를 구비한 반도체 기억장치에 있어서, 스위치 어레이 및 감지증폭기 어레이를 복수의 블록으로 분할하면서, 분할한 각각의 블록을 독립으로 제어하고, 각각의 블록마다 비트선에 준비되어 있던 데이터를 독립으로 독출하는 제어회로를 설치한 것을 특징으로 한다.
또한, 본 발명(제5항)은, 비트선과 워드선의 각 교차부에 메모리셀이 설치되고, 동일 디코더 또는 동일 행어드레스로 동작하는 복수의 디코더로 워드선이 구동되는 메모리 어레이와, 복수쌍의 비트선마다 하나의 감지증폭기가 설치되고, 메모리셀로부터 데이터를 독출하기 위한 감지증폭기 어레이, 각 비트선쌍과 해당 비트선쌍에 대응하는 감지증폭기 사이에 각각 스위치소자가 설치되고, 각각의 감지증폭기에 각각 한쌍의 비트선을 접속하는 스위치 어레이, 감지 증폭기로서 출력된 데이터를 각각 준비하는 레지스터로 이루어진 레지스터 어레이를 구비한 반도체 기억장치에 있어서, 감지증폭기 어레이 및 레지스터 어레이를 복수의 블록으로 분할하면서 분할한 블록을 독립으로 제어하고, 각각의 블록마다 레지스터로부터 데이터를 독립으로 독출하는 제어회로를 설치한 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 감지증폭기 어레이 및 레지스터 어레이를 복수의 블록으로 분할하여 각 블록을 독립으로 독출 동작시키는 기능을 설치함으로써, 동일 메모리셀 유니트내의 데이터이면, 블록을 번갈아 동작시키는 것에 의해 메모리셀 유니트로 데이터를 되돌리는 것 없이 연속하여 독출할 수 있다. 따라서, 페이지길이를 효과적으로 길게 하는 것이 가능하게 되고, 게다가 독출 및 재기입의 낭비하는 시간 및 낭비하는 소비전력을 없앨 수 있다. 여기서, 본 발명은 종래에 있던 뱅크구성으로는 이하의 점에서 달라, 칩면적의 증가를 막을 수 있다.
종래의 뱅크구성을 NAND형 DRAM에 적용한 경우, 하나의 뱅크마다 메모리셀 어레이가 독립으로 동작함으로써 워드선동작 제어회로나 행어드레스를 랫치하는 회로, 행어드레스를 디코드하는 회로, 전송게이트 제어회로가 탱크의 수만 독립하여 필요하여 그 분량의 칩면적 증가가 있었다. 본 발명은 그와는 다르고, NAND셀의 워드선 동작을 제어하는 회로 및 어드레스를 랫치하는 회로, 행어드레스를 디코드하는 회로, 전송게이트 제어회로는 하나로도 좋기 때문에, 종래의 뱅크구성보다 제어회로가 적게 제한되고, 칩면적의 증가가 적다. 또한, 본 발명은 종래의 뱅크방식과 조합시킬 수 있다.
또한, 본 발명(제4항)에 의하면, 스위치 어레이 및 감지증폭기 어레이를 복수의 블록으로 분할하여 독립으로 동작시킴으로써, 감지증폭기에 독출한 데이터를 비트선에 일시적으로 준비할 수 있다. 그래서, 한쪽의 감지증폭기 블록으로부터 외부로 데이터를 독출하고 있는 사이에 다른쪽의 감지증폭기 블록에 대응하는 비트선에 일시적으로 기억하고 있던 데이터를 다시 감지증폭기로 독출하는 것이 가능하고, 블록이 교체될 때마다 연속하여 데이터를 독출할 수 있다.
또한, 본 발명(제5항)에 의하면, 복수의 비트선쌍을 하나의 감지증폭기로 공유하는 구성이기 때문에, 메모리셀 유니트를 이용하는 경우와 마찬가지로, 하나의 감지증폭기에 대하여 복수의 데이터를 레지스터에 일시적으로 기억시킬 수 있다. 그리고, 제1항의 경우와 마찬가지로, 블록을 번갈아 동작시킴으로써, 메모리셀에 데이터를 되돌리 것 없이 연속하여 독출할 수 있고, 페이지길이를 실효적으로 길게 하는 것이 가능하게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
[실시예1]
제l도는 본 발명의 제1실시예에 따른 반도체 기억장치의 개략구성을 도시하는 블록도이다. 복수개의 메모리셀(예컨대, DRAM셀)을 직렬로 접속한 메모리셀 유니트(이하, NAND셀로 칭함)의 어레이(NAND셀 어레이;10)에 대해서, 전송게이트 어레이(11)를 매개로 감지증폭기 어레이(12), 레지스터 어레이(13) 및 프리챠지회로 어레이(도시하지 않음)가 설치되고, 이들은 두개의 블록(A, B)으로 분할되어 있다. 각각의 블록에는 독립으로 감지증폭기 구동부(22), 레지스터 WL구동부(23) 및 이퀄라이즈 구동부(도시하지 않음)가 구비되어 있고, 이들의 제어는 NAND셀 동작제어회로(20)로부터의 신호와 외부로부터 레지스터셀을 액세스했을 때 발생하는 제어신호에 의해 수행된다.
즉, 본 실시예의 반도체 기억장치에서는, 상기의 감지증폭기 어레이(12), 레지스터 어레이(13), 프리챠지회로 어레이는, NAND셀의 독출 및 재기입동작에 동기하여 동작하는 상태와, 레지스터 어레이(13)로 독출한 후, 외부로부터 레지스터 어레이(13)를 선택하여 데이터를 외부로 독출할 때 블록마다(A, B) 독립으로 동작하는 상태가 존재한다.
또한, 도면 중 참조부호 14는 DQ게이트, 참조부호 15는 행디코더, 참조부호 21은 전송게이트 제어회로, 참조부호 24는 열디코더, 참조부호 32는 레지스터 셀 동작제어회로, 참조부호 33은 레지스터 어드레스버퍼, 참조부호 34는 어드레스버퍼 및 카운터, 참조부호 35는 행어드레스버퍼, 참조부호 36은 레지스터 셀 동작타이밍 발생회로를 도시하고 있다.
제2도는, NAND셀 어레이(10)와 감지증폭기 어레이(12) 및 레지스터 어레이(13)의 구체적인 회로구성도를 도시한다. 이 예에서는, 하나의 감지증폭기를 2개의 비트선쌍으로 시분할하여 공유하는 모양으로 되어 있다. 이것은, 특히 이런 모양에 한정된 것은 아니고, 시분할로 공유하는 모양에서 없어도 좋다. 또한, 다른 갯수, 예컨대 4개나 8개의 비트선쌍으로 공유하는 모양으로도 좋다. 이 예에서는, 메모리 어레이(10) 내의 NAND셀의 워드선(WL0k-WL3k)은 모두 공유화하여 이어져 있지만, 입력어드레스에 대해 동시에 활성화하도록 되어 있다면 특히 이어져 있을 필요는 없다. 즉, 행디코더가 각각 별개의 것으로 있어도 관계없다.
이와 같이 구성된 메모리셀 어레이(10)에 대해서, 감지증폭기 어레이(12), 이퀄라이즈회로 어레이, 레지스터 어레이(13)는 두개의 블록(A, B)으로 분할되어 있고, 외부로부터의 레지스터 어레이(13)로의 액세스에 대해 독립으로 동작하도록 되어 있다.
제3도, 제4도에, 본 실시예의 동작타이밍도를 도시한다. 본 실시예에서는, 클럭(CLK)에 동기하여 출력하도록 구성하고 있지만, 이것은 특히 본 발명에 필요한 것은 아니고, 클럭(CLK)에 동기하지 않는 방식에서도 좋다.
본 실시예에서는, 외부신호로서 클럭 (CLK) 외에 NAND셀의 어드레스를 스트롭하는 신호(/RASU), 기입허가신호(/WE), 어드레스 입력단자(Add), 레지스터의 어드레스를 스트롭하는 신호(/RSE), 블록선택신호(A, B) 및, 열어드레스를 스트롭하는 신호(/CAS)를 이용하고 있다.
먼저, 제3도에 도시한 바와 같이, /RASU신호가 입력되면, 어드레스에 의해 선택된 NAND셀이 WL을 차례로 H로 함으로써, 비트선에 가까운측의 셀로부터 차례로 독출된다. NAND셀의 데이터가 모두 레지스터셀로 전송된 후, /RSE 및 A의 신호로 A블록의 레지스터셀 어드레스(6)가 입력되고, 감지증폭기에 랫치된다. 다음에, 2클럭 후에 /CAS와 A신호와 열어드레스(CA1)로 A블록의 독출하는 열어드레스가 입력되고, 그 2클럭 후에 입력한 열어드레스로부터 연속하여 4개의 데이터 (CA1-1, CA-2, CA-3, CA1 -4)가 외부로 출력된다.
본 실시예에서는 레지스터 셀의 어드레스입력으로부터 열어드레스 입력까지의 지연(Latency)을 2클럭, 열어드레스입력으로부터 데이터출력까지의 지연(Latency)을 2클럭, 연속하여 독출하는 데이터의 수(버스트길이)를 4로서 하고 있지만, 이것은 별개로 이 수에 한정된 것은 아니다. 예컨대, 레지스터셀의 어드레스입력으로부터 열어드레스입력까지의 지연(Latency)을 3클럭, 열어드레스 입력으로부터 데이터출력까지의 지연(Latency)을 3클럭으로 해도 상관없다.
A블록의 데이터를 외부로 독출하고 있는 사이에, 이번은 /RSE 및 B의 신호로 B블록의 레지스터셀의 어드레스(3)가 선택되어 감지증폭기에 랫치된다. 다음에, 2클럭 후에, /CAS와 B신호와 열어드레스(CB1)로 A블록의 독출하는 열어드레스가 입력된다. 그 2클럭 후에, 입력한 열어드레스로부터 연속하여 4개의 데이터 (CA1-1, CA-2, CA-3, CA-4)가 A블록의 최후의 데이터 (CA1-4)에 이어서 외부로 출력된다.
이와 같이, B블록의 데이터를 A블록의 데이터에 이어서 독출하기 위해서는, B블록의 레지스터셀 어드레스를 지연해도 A블륵의 데이터의 최후의 출력보다 4클럭(레지스터셀의 어드레스입력으로부터 열어드레스입력까지의 지연(Latency)인 2클럭과 열어드레스입력으로부터 데이터출력까지의 지연(Latency)인 2클럭을 더한 값)전까지를 입력하고, 열어드레스를 2클럭전에 입력할 필요가 있다. 이와 같이 함으로써, 4블록의 데이터에 이어서 B블록의 데이터를 독출할 수 있다.
더욱이, B블록의 데이터를 독출하고 있는 사이에 역으로 A블록의 레지스터 셀 어드레스(4)를 입력하고, 제4도에 도시한 바와 마찬가지로 열어드레스(CA2)를 입력하는 것에 의해 B블록의 데이터에 이어서 A블록의 레지스터셀의 어드레스(4)에서의 데이터(CA1-1,CA-2,CA-3,CA1-4)를 독출할 수 있다.
바라는 외부로의 독출동작이 종료한 시점에서 /RASU와 /WE를 입력하고, 최초에 NAND셀로부터 레지스터셀로 독출한 순서와 반대의 순서로 레지스터셀로부터 NAND셀로 재기입을 수행한다.
이와 마찬가지로, 감지증폭기 어레이(12), 이퀄라이즈회로 어레이, 레지스터셀 어레이(13)를 2개의 블록(A, B)으로 분할하고, 블록마다 독립으로 동작시키는 것에 의해 레지스터셀로 독출한 NAND셀의 데이터를 모두 연속으로 외부로 독출할 수 있고, 외부에 연속하여 독출시키는 데이터량(페이지길이)을 크게 할 수 있다. 종래와 같이, 이와 같이 분할하지 않는 경우, 다른 레지스터셀을 독출로 한 경우, 반드시 그 때에 준비되어 있는 감지증폭기의 데이터를 이전의 레지스터셀로 되돌려 기입하고, 다른 레지스터셀의 데이터를 독출하지 않으면 않되기 때문에, 반드시 기다리는 시간이 걸린다. 따라서, 외부에 연속하여 독출시키는 데이터량(페이지길이)은, 감지증폭기의 수로 되어버린다.
예컨대, NAND형 DRAM을 화상데이터의 메모리로서 이용한 경우를 생각한다. 화상데이터의 표시로 1개의 주사선의 화소수는 760, 각 화소는 8비트의 데이터가 필요로 하면 1개의 주사선의 데이터를 연속하여 독출하도록 한 경우, 종래의 방법으로는 감지증폭기의 수가 5760개(720×8) 필요로 된다. 그러나, 본 실시예의 방법을 이용하면 레지스터셀이 하나의 감지증폭기에 8비트 갖고, 그들이 상기 방법을 이용하면 연속하여 외부로 독출시키기 때문에, 720개(5760÷8)의 감지증폭기로 제한되며, 1페이지의 독출에 필요한 감지증폭기의 수를 줄일 수 있다. 이것은, 칩면적의 축소에 연관되어 비용의 절감으로 된다.
또한, 종래의 뱅크구성을 NAND DRAM에 적용한 경우, 하나의 뱅크마다 메모리셀 어레이가 독립으로 작용함으로써, 워드선의 동작제어회로(제1도의 참조부호 20)나 행어드레스를 랫치하는 회로(제1도의 참조부호 35), 행어드레스를 디코드하는 회로(제1도의 참조부호 15), 전송게이트 제어회로(제1도의 참조부호 21)가 뱅크의 수만 독립하여 필요하고, 그 분량의 칩면적 증가가 있었다. 본 발명은 그와 달리, NAND셀의 워드선의 동작을 제어하는 회로(제1도의 참조부호 20) 및 어드레스를 랫치하는 회로(제1도의 참조부호 35), 행어드레스를 디코드하는 회로(제1도의 참조부호 15), 전송게이트 제어회로(제1도의 참조부호 21)는 하나로서 좋기 때문에 종래의 뱅크구성보다 제어회로가 적게 제한되고, 칩 면적의 증가가 적다. 또한, 본 발명은 종래의 뱅크방식과 조합시킬 수 있다.
제5도∼제9도에, NAND셀의 동작제어신호를 발생하는 NAND셀 동작제어회로(20)의 구체적인 회로 및 그 동작타이밍도를 도시한다.
제5도는 NAND셀의 데이터를 독출하고 기입하는 동작의 타이밍도이다. 제6도(a)∼(c)는 내부클럭(CKX)으로부터 워드선의 타이밍 (WDRV0-WDRV3)을 발생하는 회로 및, 그 진리값의 표이다. CKX는 1주기로 1비트의 데이터를 NAND셀로부터 레지스터셀로, 혹은 레지스터셀로부터 NAND셀로 전송하는 타이밍신호이다. 4비트의 2진카운터의 출력을 사용하여 NAND셀의 워드선 타이밍도를 발생시키고 있다.
제7도(a)는 내부클럭(CKX)으로부터 1비트의 데이터를 전송할 때의 전송게이트, 감지증폭기 동작, 레지스터셀 동작, 비트선쌍의 이퀄라이즈 동작의 타이밍을 발생하고 있는 회로이고, 제7도(b)는 그 타이밍도이다. 신호(PHX1)는 NAND셀로부터 레지스터셀로 데이터 전송할 때의 전송게이트(제1도의 참조부호 11) 제어신호, PHX2는 NAND셀로부터 레지스터셀로 데이터 전송할 때의 레지스터셀의 워드선의 제어를 행함과 더불어 레지스터로부터 NAND셀로 전송할 때의 전송게이트의 제어에 사용된다. 신호(SENX)는 감지동작의 제어신호, 신호(RWLX)는 레지스터셀로부터 NAND셀로 데이터를 전송할 때의 레지스터셀의 워드선 동작을 제어하는 신호이다 신호(/EZLX)는 비트선쌍의 이퀄라이즈동작의 제어를 행하는 신호이다. 제7도(c)는 /EQLX와 제5도에 도시한 카운터의 출력 신호의 QA0으로부터 CKX2의 2주기마다 셀어레이부의 비트선쌍을 이퀄라이즈 하기 위해 전송게이트를 여는 타이밍신호(PHC)의 회로도이다(제5도에 타이밍을 도시한다).
제8도(a)는 NAND셀로부터 레지스터셀로의 페이터전송의 주기를 나타내는 신호(READ)를 발생하는 회로, 제8도(b)는 레지스터셀로부터 NAND셀로의 데이터 전송의 기간을 나타내는 신호(RSTR)를 발생하는 회로, 제8도(c)는 READ와 RSTR의 신호가 발생했을 때, 즉 NAND셀과 레지스터셀 사이에서 데이터의 전송이 수행될 때에 내부클럭(CKX)을 발생하는 회로이다. CKX는 외부의 클럭 (CLK)을 분주하여 만들고 있지만, 이것은 특히 외부의 클럭(CLK)으로부터 만들어지거나 내부에 발진기를 이용하여 만들어도 좋다. 내부에서 만드는 경우는 외부클럭의 주기를 바꿔도 상관없이 내부의 동작속도를 유지할 수 있기 때문에, 액세스 시간을 변화시키지 않고 끝난다는 이익이 있다.
제9도는, 제6도에 도시한 카운터의 출력신호(QA0-QA3)로부터 레지스터셀의 동작차례를 규정하는 신호(RQA0-RQA2)를 발생시키는 회로이다. NAND셀로부터 레지스터셀로 데이터를 전송하는 차례와 레지스터셀로부터 NAND셀로 데이터를 전송하는 차례가 반대의 차례이기 때문에, NAND셀로부터 레지스터셀로 전송하는 경우와 레지스터셀로부터 NAND셀로 전송하는 경우로 카운터의 출력을 역전시키는 회로이다.
제10도, 제11도는 레지스터셀로부터 데이터를 외부로 독출할 때의 제어회로(레지스터셀 동작타이밍 발생회로;36) 및 그 타이밍도이다. 제10도는 타이밍도이다. A블록 선택신호(A)와 /RSE신호로 A블록의 레지스터셀의 어드레스를 취입하고, A블록의 레지스터셀이 독출시키고 있는 기간을 정의하는 AACT신호를 발생시키고 있다. 또한, B블록 선택신호(B)와 /RSE신호로 B블록의 레지스터셀의 어드레스를 취입하고, B블록의 레지스터셀이 독출되어 있는 기간을 정의하는 BACT신호를 발생시키고 있다. RACT신호는 레지스터셀의 데이터가 외부로 독출하는 것이 가능한 기간을 정의하는 신호로서 /RSE신호가 입력되었을 때부터 /RASU신호와 /WE신호가 입력된 시점까지를 나타내고 있다. 제11도(a)는 AACT를, 제11도(b)는 BACT를, 제11도(c)는 RACT를 발생시키는 회로이다.
제12도, 제13도는 레지스터 셀로부터 외부로 독출할 때에 감지증폭기동작, 이퀄라이즈동작 및 레지스터셀의 워드선의 동작타이밍을 발생하는 회로(레지스터셀 동작제어회로;32)이다. 제12도에 도시한 기본회로로서 감지증폭기동작의 타이밍신호(SENC), 이퀄라이즈동작의 타이밍신호(/EQLC) 및 레지스터 셀의 워드선동작의 타이밍신호(/RWLC)를 만들고 있다. 이 회로는 제13도에 도시하는 바와 같이, 각 블록에 각각 같은 회로가 설치되어 있다. 제13도(a)는 제12도에 도시한 회로를 A블록 이용해 사용한 경우의 예 32a이고, 제13도(b)는 제12도에 도시한 회로를 B블록 이용해 사용한 경우에 예32b이다.
제14도는 전송게이트 제어회로(21)의 회로도를 도시한다. 제7도에서 발생한 PHX1, PHX2의 신호와 제6도에서 발생한 카운터의 출력신호(BQA0, QA0), 제8도에서 발생한 READ, RSTR신호를 이용하여 NAND셀로부터 레지스터셀로의 데이터의 전송시와 레지스터셀로부터 NAND셀로의 데이터전송시의 전송게이트신호(φt0, φt1)의 동작타이밍을 만들고 있고, 레지스터셀의 데이터가 외부로 독출하는 것이 가능한 기간을 정의하는 신호(RACT)를 이용하여 레지스터셀로부터 외부로 데이터를 독출하는 기간에 φt0, φt1을 L로 하여 전송게이트를 닫는 모양으로 하고 있다.
제15도는 각 블록의 감지증폭기를 구동하는 회로(감지증폭기 구동부;22a, 22b)를 도시한다. 제7도에서 발생한 NAND셀과 레지스터셀 사이의 데이터전송시의 타이밍신호(/EQLX, SENX)와 제13도에서 발생한 레지스터셀로부터 외부로 독출할 때의 타이밍신호(/EQLA, /EQLB, SENA, SENB)를 이용하여 A블록의 감지 동작신호(/SANA, SAPA), 이퀄라이즈신호(/AEQL) 및 B블록의 감지동작신호(/SANB, SAPB), 이퀄라이즈신호(/BEQL)의 타이밍을 발생하고 있다.
제16도는 A블록의 레지스터 셀의 워드선의 구동회로(레지스터 WL구동부,23a)이다. 제7도에서 발생한 PHX2신호와 RWLX신호, 제8도에서 발생한 READ신호, RSTR신호로 NAND셀과 레지스터 셀 사이의 전송시의 레지스터셀의 워드선의 동작타이밍을 만들고, 제13도에서 발생한 ARWL신호로 레지스터로부터 외부로 독출할 때의 레지스터셀의 워드선의 동작타이밍을 만들며, 그것을 조합시키는 것에 의해 레지스터 셀의 워드선의 동작타이밍신호(RWLA)를 만들고 있다. 레지스터셀의 선택은 READ 및 RSTR신호와 RACT신호에 의한 입력의 절환에 의해 수행된다. READ 및 RSTR신호가 활성하고 있을 때는, 제9도에서 발생되는 신호(RQA0, RQA1, RQC2)가 디코더회로로 입력되고, RACT가 활성화하고 있을 때는 외부로부터의 레지스터셀을 어드레스신호(LAdd0A, LAdd1A, LAdd2A)가 디코더회로로 입력된다. 앞의 RWLA와 디코드신호의 ND를 갖어 레지스터셀의 워드선(RWLA∼RWLA7)의 동작이 수행된다. 제17도는, 제16도와 마찬가지 회로구성으로, B블록모양의 레지스터 WL구동부(23b)로 그 출력은 RWLB0∼RWLB7이다.
또한, 본 실시예에서는 독출동작만을 나타내고 기입동작은 생략하고 있지만, 기입동작은 종래와 마찬가지로 행할 수 있다.
또한, 본 실시예에서는 NAND셀내의 데이터를 모두 레지스터로 독출한 후에 레지스터로부터 외부로 독출하도륵 하고 있지만, 예컨대 NAND셀내의 도중의 셀데이터(예컨대, NAND셀의 비트선 접촉으로부터 3번째의 셀데이터)까지 독출한 후, 레지스터의 액세스를 행해도 좋다. 그 경우는, 액세스를 끝낸 후, 역의 순서로 재기입을 행해도 좋다. 혹은, 더욱이 NAND셀의 이어지는 데이터를 독출해도 좋다.
[실시예2]
본 발명은 NAND셀에 한정되는 것은 아니고, 종래의 범용 DRAM에 사용되고 있는 메모리 셀구성에 있어서, 복수의 비트선을 하나의 감지증폭기로 공유하는 감지증폭기구성에 적용할 수도 있다. 이 경우의 실시예를 제18도에 도시한다. 셀이 NAND에서 없는 것, 레지스터셀이 2비트인 것을 제외하고는 제1실시예와 마찬가지이다.
본 실시예의 경우, 복수의 비트선쌍을 하나의 감지증폭기로 공유하는 구성으로 있는 것이므로, NAND셀을 이용하는 경우와 마찬가지로, 하나의 감지증폭기에 대해 복수의 데이터를 레지스터에 일시적으로 기억시키는 것이 가능하다. 그리고, 제1실시예와 마찬가지로 블록을 번갈아 동작시킴으로써, 메모리셀에 데이터를 되돌리는 것 없이 연속하여 독출할 수 있고, 페이지길이를 효율적으로 길게 하는 것이 가능하게 된다.
[실시예3]
또한, NAND셀을 이용하지 않는 경우는 레지스터셀이 없어도 좋다. 그 경우의 실시예를 제19도에 도시한다. 이 경우, 데이터의 일시적인 유지를 제18도에서 이용하고 있던 레지스터 대신에 비트선에 수행시킨다. 그 때문에, 셀부의 비트선과 감지증폭부의 비트선 사이에 있는 전송게이트의 제어신호(φt0, φt1)를 열방향으로 분할하고, φt0A, φt0B, φt1A, φt1B로 한다. 이와 같이 하는 것에 의해 분할한 2개의 감지증폭기는 독립하여 동작시킬 수 있다.
제20도에, 제19도의 실시예구성에서의 독출 및 기입의 타이명도를 도시한다. 이퀄라이즈신호(/BEQL)를 내려 이퀄라이즈를 해제하고, 전송게이트신호(φt1A, φt1B)를 내려 각 감지증폭기에 하나의 비트선을 접속한다. 이 후, 워드선을 높여 셀데이터를 비트선상으로 독출하고, 감지증폭기를 활성화하여 증폭한다. 증폭한 신호는 독출한 비트선으로 되돌려 기입하고, φt0A, φt0B가 내려진다. 이 때, 독출한 데이터는 독출한 비트선상에 일시적으로 준비된다. 다음에, 감지증폭부의 비트선을 이퀄라이즈한 후, φt1A, φt1B를 높여 남은 비트선 상의 데이터를 독출한다. 최초의 비트선을 독출했을 때와 마찬가지로 증폭하고, 독출한 비트선에 되돌려 기입한다.
외부로 독출할 때는 이후 RWL이 φt 대신이었던 것 이외는 제3도, 제4도에서 도시한 방법과 마찬가지의 개념으로 행해도 좋다. φt를 A, B로 분할한 것에 의해 φt는 A와 B를 독립하여 동작시키는 것이 가능하기 때문에, A블록의 감지증폭기로부터 외부로 데이터를 독출하고 있는 사이에 B블록의 감지증폭기에 대응하는 비트선에 일시적으로 기억하여 데이터를 다시 감지증폭기로 독출하고 있는 것이 가능하며, 그 결과 블록이 대신하는 시간에 연속하여 데이터를 독출할 수 있다. 이로써, 페이지 길이를 2배로 할 수 있다.
본 발명은 상기에 나타낸 바와 같이 범용셀에서도의 NAND구성의 셀에서도 유효하지만, NAND구성에서는 범용의 셀구성에 비해 보다 효과가 크다. 제21도에 메모리셀 유니트내의 직렬 접속수에 대한 평균 데이터지연의 관계를 도시한다. 데이터지연은 다음과 같이 표시할 수 있다.
A/(A×B+C×D×E×F+G)
단, A는 페이지 길이, B는 직렬 사이클시간, C는 감지증폭기당의 비트선 공유수, D는 유니트내의 셀직렬수, E는 독출, 재기입의 2회, F는 NAND셀로부터 레지스터로 독출 혹은 레지스터로부터 NAND셀로 재기입하는 사이클시간, G는 레지스터로부터의 액세스시간이다.
감지증폭기의 수는 512개, 페이지내의 독출의 직렬 사이클시간(B)을 10㎱, NAND셀로부터 레지스터로 독출하는 사이클시간(F)을 100㎱, 레지스터로부터 액세스시간(G)을 60㎱로 가정하면, 열 분할하지 않은 경우 데이터지연의 계산은, 512/(512×10㎱+2×D×2×100㎱+60㎱)로 된다. 따라서, 셀유니트내의 직렬수(D)를 크게 함으로써, 최초의 독출과 최후의 재기입의 오버해드가 크게 되기 때문에 데이터지연은 낮게 있다. 그러나, 열 방향으로 분할하면 페이지 길이(A)가 C×D×512로 된다. 이 때문에, 데이터지연의 계산은, 2×D×512/(512×10㎱+2×D×2×100㎱+60㎱)로 되고, 셀유니트내의 셀접속수(D)를 크게 하여도 거의 변화하지 않는다. 따라서, 셀유니트내의 접속수를 크게 함으로써 그 효과는 크게 된다.
또한, 본 발명은 상술한 각 실시예에 한정되는 것은 아니다. 각 실시예에서는 하나의 감지증폭기로 2개의 비트선쌍을 공유하는 구성으로 했지만, 이것에 한정되지 않고 3개 이상의 비트선쌍을 공유하는 구성으로 해도 좋다. 더욱이, 제1실시예에서는 NAND셀을 이용하고 있는 것이므로 하나의 NAND셀로 복수의 데이터를 기억할 수 있기 때문에, 감지증폭기는 복수의 비트선쌍을 공유하지 않고 구성해도 좋다. 그러나, 제2 및 제3실시예에서는, NAND셀에서는 없는 범용셀을 이용하고 있으므로, 복수의 비트선쌍을 공유하는 구성이 필수이다. 또한, 실시예에서는, 메모리셀을 다이나믹형으로 했지만, 스태틱형의 메모리셀을 이용해도 좋다. 더욱이, 불휘발성 메모리셀에 적용하는 것도 가능하다. 그 외, 본 발명의 요지를 이탈하지 않는 범위에서 여러 가지 변형하여 실시할 수 있다.
[발명의 효과]
상술한 바와 같이 본 발명에 의하면, 클럭을 번갈아 동작시키는 것에 의해 메모리셀 유니트에 데이터를 되돌리는 것 없이 연속하여 독출할 수 있고, 독출 및 재기입의 낭비하는 시간 및 낭비하는 소비전력을 없게 할 수 있다. 특히, 레이지리드에 있어서는 페이지길이를 길게 할 수 있다.
또한, 클럭을 번갈아 동작시키는 것에 의해 메모리셀에 데이터를 되돌리는 것 없이 연속하여 독출할 수 있고, 페이지길이를 실효적으로 길게 하는 것이 가능하게 된다.

Claims (6)

  1. 복수의 메모리셀이 직렬로 접속된 메모리셀 유니트가 어레이상으로 배치되고, 동일 디코더로 워드선이 구동되는 메모리 어레이 또는 동일의 행어드레스로 동작하는 복수의 디코더로 구동되는 복수의 메모리 어레이와, 한 쌍 또는 복수 쌍의 비트선마다 감지증폭기가 설치되어 상기 메모리셀로부터 데이터를 독출하기 위한 감지증폭기 어레이 및, 상기 감지증폭기로 독출된 데이터를 각각 저장하는 레지스터로 이루어진 레지스터 어레이를 구비하여 이루어지고, 상기 감지증폭기 어레이 및 레지스터 어레이는 복수의 블록으로 분할되고, 분할된 블록을 독립적으로 제어하여 각각의 블록마다 상기 레지스터로부터 독립적으로 데이터를 독출하는 제어회로를 갖춘 것을 특징으로 하는 반도체 기억장치.
  2. 복수의 메모리셀이 직렬로 접속된 메모리셀 유니트가 어레이상으로 배치되고, 동일 디코더로 워드선이 구동되는 메모리 어레이 또는 동일의 행어드레스로 동작하는 복수의 디코더로 구동되는 복수의 메모리 어레이와, 한 쌍 또는 복수 쌍의 비트선마다 감지증폭기가 설치되어 상기 메모리셀로부터 데이터를 독출하기 위한 감지증폭기 어레이 및, 상기 감지증폭기로서 독출된 데이터를 각각 저장하는 레지스터로 이루어진 레지스터 어레이를 구비하여 이루어지고, 상기 감지증폭기 어레이 및 레지스터 어레이는 복수의 블록으로 분할되고, 행어드레스 및 열어드레스는 특히 상기 각 블록마다 레지스터를 선택하는 어드레스를 입력하는 수단을 갖추어 상기 각 블록의 레지스터로부터 독립적으로 데이터를 독출하는 제어회로를 갖춘 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 레지스터는 독출된 메모리셀 유니트의 데이터를 일시적으로 기억하는 수단과 함께, 상기 메모리셀 유니트에 데이터를 되돌리지 않고 데이터를 외부로 독출하는 수단으로서 이용하는 것을 특징으로 하는 반도체 기억장치.
  4. 비트선과 워드선의 각 교차부에 메모리셀이 설치되고, 동일 디코드로 워드선이 구동되는 메모리 어레이 또는 동일의 행어드레스로 동작하는 복수의 디코더로 구동되는 복수의 메모리 어레이와, 상기 비트선의 복수 쌍마다 하나의 감지증폭기가 설치되어 상기 메모리셀로부터 데이터를 독출하기 위한 감지증폭기 어레이 및, 상기 각 비트선쌍과 해당 비트선쌍에 대응하는 감지증폭기 사이에 각각 스위치소자가 설치되고, 각각의 감지증폭기에 각각 한 쌍의 비트선을 접속하는 스위치 어레이를 구비하여 이루어지며, 상기 스위치 어레이 및 감지증폭기 어레이는 복수의 블록으로 분할되고, 분할된 각각의 블록을 독립적으로 제어하여 각각의 블록마다 데이터를 독립으로 독출하는 제어회로를 갖춘 것을 특징으로 하는 반도체 기억장치.
  5. 비트선과 워드선의 각 교차부에 메모리셀이 설치되고, 동일 디코더로 워드선이 구동되는 메모리 어레이 또는 동일의 행디코더로 동작하는 복수의 디코더로 구동되는 복수의 메모리 어레이와, 상기 비트선의 복수쌍마다 하나의 감지증폭기가 설치되어 상기 메모리셀로부터 데이터를 독출하기 위한 감지증폭기, 상기 각 비트선쌍과 해당 비트선쌍에 대응하는 감지증폭기 사이에 각각 스위치소자가 설치되고, 각각의 감지증폭기에 각각 한 쌍의 비트선을 접속하는 스위치 어레이 및, 상기 감지증폭기로 독출된 데이터를 각각 저장하는 레지스터로 이루어진 레지스터 어레이를 구비하여 이루어지고, 상기 감지증폭기 어레이 및 레지스터 어레이는 복수의 블록으로 분할되고, 분할된 블록을 독립으로 제어하여 각각의 블록마다 상기 레지스터로부터 데이터를 독립으로 독출하는 제어회로를 갖춘 것을 특징으로 하는 반도체 기억장치.
  6. 제2항에 있어서, 상기 레지스터는 독출된 메모리셀 유니트의 데이터를 일시적으로 기억하는 수단과 함께, 상기 메모리셀 유니트에 데이터를 되돌리지 않고 데이터를 외부로 독출하는 수단으로서 이용하는 것을 특징으로 하는 반도체 기억장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940016288A (ko) * 1992-12-25 1994-07-22 오가 노리오 반도체메모리 및 그 선별방법
JP3099931B2 (ja) * 1993-09-29 2000-10-16 株式会社東芝 半導体装置
DE69514793T2 (de) * 1995-08-03 2000-06-29 St Microelectronics Srl Stromdetektorschaltung
JP3299900B2 (ja) * 1996-12-27 2002-07-08 シャープ株式会社 不揮発性メモリ及びその動作方法
JP3492168B2 (ja) * 1997-10-21 2004-02-03 シャープ株式会社 不揮発性半導体記憶装置
JP2000011640A (ja) * 1998-06-23 2000-01-14 Nec Corp 半導体記憶装置
TW504694B (en) * 2000-01-12 2002-10-01 Hitachi Ltd Non-volatile semiconductor memory device and semiconductor disk device
KR100481857B1 (ko) * 2002-08-14 2005-04-11 삼성전자주식회사 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치
KR20100042072A (ko) * 2008-10-15 2010-04-23 삼성전자주식회사 반도체 메모리 장치
US8296628B2 (en) * 2009-03-06 2012-10-23 Texas Instruments Incorporated Data path read/write sequencing for reduced power consumption
JP5798933B2 (ja) * 2011-01-26 2015-10-21 株式会社半導体エネルギー研究所 信号処理回路
US9116781B2 (en) * 2011-10-17 2015-08-25 Rambus Inc. Memory controller and memory device command protocol

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122989B2 (ja) * 1990-06-27 1995-12-25 株式会社東芝 半導体記憶装置
JP3322936B2 (ja) * 1992-03-19 2002-09-09 株式会社東芝 半導体記憶装置
JP3302726B2 (ja) * 1992-07-31 2002-07-15 株式会社東芝 半導体記憶装置
JPH06302189A (ja) * 1993-02-22 1994-10-28 Toshiba Corp 半導体記憶装置
JP3237971B2 (ja) * 1993-09-02 2001-12-10 株式会社東芝 半導体記憶装置

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Publication number Publication date
US5654912A (en) 1997-08-05
KR960026781A (ko) 1996-07-22
JPH08167285A (ja) 1996-06-25

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