JPH1196748A - メモリ装置及びそのアクセス制御方法 - Google Patents

メモリ装置及びそのアクセス制御方法

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JPH1196748A
JPH1196748A JP13717198A JP13717198A JPH1196748A JP H1196748 A JPH1196748 A JP H1196748A JP 13717198 A JP13717198 A JP 13717198A JP 13717198 A JP13717198 A JP 13717198A JP H1196748 A JPH1196748 A JP H1196748A
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Abstract

(57)【要約】 （修正有） 【課題】 動画のディジタル処理に用いられるメモリ装
置において、フィールド若しくはフレームメモリの機能
と、複数のラインメモリの機能を組合せる。 【解決手段】 メモリ装置が主メモリアレイ及び副メモ
リアレイを有する。単一のバーストにおいて、データ
が、主メモリアレイ内の一連の列から読出され、主メモ
リアレイ内の一つの列から復命内の一つの列に転送さ
れ、副メモリアレイ内の一連の列から読出され、主メモ
リアレイ内の上記一つの列内に書込まれる。メモリ装置
はメモリアレイ及び別個のデータ入力端子及び出力端子
を有する。単一のバーストで、データはメモリアレイ内
の一連の列から読出され、上記一連の列のうちの一つの
列に、好ましくは最後の列に、書込まれる。書込むデー
タの入力は、入力データが書込まれる列から読出された
データの出力と同時に行なわれるのが好ましい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えば動画のデ
ィジタル処理に有用な特徴を有するメモリ装置及びその
アクセス制御方法に関する。
【０００２】
【従来の技術】この種の処理の必要性は次第に強くなっ
ている。例えば、テレビ受像機はディジタル画像処理技
術を利用するものが多くなり、パソコンやワークステー
ションは映像の表示に用いられることが多くなってい
る。また、動画がこれらの異なるメディア間でやり取り
されることが増えており、異なるフォーマット間の変換
が必要になっている。
【０００３】多くのディジタル画像処理は複数の画素か
らなる矩形のブロックに対して行なわれる。その典型的
な例として、ノイズ削減のための空間的及び時間的フィ
ルタリング、効果処理及びフォーマット変換がある。他
の例として、画像圧縮のための動き予測がある。動画を
リアルタイムで処理するとき、画素のブロックを高速に
検索することが必要である。例えば、動画の新しい画素
の各々が受信され、記憶されるとき、新しい画素が生じ
た画素ブロック及び幾つかの先行する画像フレーム若し
くはフィールドからの対応する画素ブロックを、次の新
しい画素が受信される前に、読出す必要があるかも知れ
ない。
【０００４】
【発明が解決しようとする課題】従来のＤＲＡＭは、こ
のタスクには遅過ぎる。読出しや書込みのためのアクセ
スの度に、時間の掛かる新しいアドレスの入力を行なう
必要があるからである。
【０００５】従来のデュアルポートＤＲＡＭ（ビデオＲ
ＡＭ、ＶＲＡＭとも呼ばれる）は、行全体の画素、例え
ば、画面上の水平走査線上の全ての画素の高速のシリア
ル読出しを可能にする。しかし、この特徴は矩形の画素
ブロックに対しては有用ではない。
【０００６】同期ＤＲＡＭ（ＳＤＲＡＭ）及び同期グラ
フィクスＲＡＭ（ＳＧＲＡＭ）は画素のより小さなグル
ープに対するバーストアクセスを可能にするが、読出し
と書込みとで異なるアドレス入力を必要とする。この点
は、新しい画素の到着により、読出しと書込みの双方が
必要となる場合には不便である。ＳＤＲＡＭ及びＳＧＲ
ＡＭはまた、ディジタルフィルタリングで最も頻繁に要
求されるバースト長さをサポートしない。
【０００７】その上、これらのメモリは何れも、幾つか
のフレーム若しくはフィールド内の画素ブロックへのア
クセスを可能にする従属接続をすることが困難である。
【０００８】従来のＲＡＭの性能が不十分であるため、
フィールド若しくはフレームを記憶するためにＦＩＦＯ
メモリを用い、ラインメモリを備えたＡＳＩＣ(applica
tionspecific integrated circuit)を用い矩形の画素ブ
ロックのアクセスを行なっていた。例えば各々がＳＲＡ
Ｍ(static RAM) からなり、１０２４ワード（１ワード
＝８ビット）を記憶するラインメモリを２１個備えたＡ
ＳＩＣが、ディジタルテレビ受像機に用いられた。ＳＲ
ＡＭメモリセルは大きく、従って、ラインメモリはＡＳ
ＩＣ内で大きなスペースを取り、画像処理回路のための
スペースが小さくなってしまう。また、ＳＲＡＭはシフ
トレジスタとして動作するため、大きな電流を消費し、
ＡＳＩＣのコストが高くなる。
【０００９】詳細は後述する。
【００１０】本発明の目的は、フィールド若しくはフレ
ームメモリの機能と、複数のラインメモリの機能を組合
せたメモリ装置を提供することにある。
【００１１】本発明の他の目的は、単一の行−列アドレ
スの入力によりバースト読出しアクセス及び単一の書込
みアクセスを行なうことができるメモリ装置を提供する
ことにある。
【００１２】本発明のさらに他の目的は、単一の行アド
レスの入力により、前もって入力された列アドレスを用
い、バースト読出しアクセス及び単一の書込みアクセス
を行なうことができるメモリ装置を提供することにあ
る。
【００１３】本発明のさらに他の目的は、従属接続に適
したメモリ装置を提供することにある。
【００１４】本発明のさらに他の目的は、動画の、複数
のフィールド若しくはフレームのための画素データを記
憶することができ、単一の組合せバーストで各フィール
ド若しくはフレームからの複数の画素データを出力する
ことができるメモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】本願の第１の発明のメモ
リ装置は、主メモリアレイ及び副メモリアレイを有し、
これらが同じワード線、行デコーダ、及び内部データバ
スを共用する。副メモリアレイは、主メモリアレイより
も列の数が少ない。データバスはデータ入力ユニット及
びデータ出力ユニットに結合され、これらは外部データ
入力端子及び外部データ出力端子を有する。
【００１６】列アドレス発生器が、外部列アドレス信号
により指定される単一の開始列アドレスを元にして一連
の列アドレスを発生する。主列デコーダは列アドレスを
デコードし、主メモリアレイ内の一連の列を選択する。
副列デコーダは列アドレスの下位ビットをデコードし、
副メモリアレイ内の一連の列を選択する。
【００１７】制御信号発生器は内部制御信号を発生し、
これにより主メモリアレイ内に記憶されたデータ内部デ
ータバスを介して出力され、主メモリアレイ内に記憶さ
れたデータが内部データバスを介して副メモリアレイに
転送され、副メモリアレイに記憶されたデータが内部デ
ータバスを介して出力され、入力データが内部データバ
スを介して主メモリアレイに転送される。好ましくは、
これらの動作は単一のバーストで行なわれる。即ち、単
一のバーストにおいて、データが主メモリアレイ内の複
数の列及び副メモリアレイ内の複数の列から出力され、
主メモリアレイ内の一つの列から副メモリアレイ内の一
つの列に転送され、主メモリアレイ内の同じ一つの列に
入力される。
【００１８】データ入力端子及びデータ出力端子は別個
のものであっても良く、この場合、データ出力ユニット
でデータを出力している間にデータ入力ユニットで入力
を行なうことができる。入力データと、入力データと同
時に出力されるデータは、主メモリアレイ内の同じ列ア
ドレスを有し、これによりメモリ装置の従属接続を容易
にするのが好ましい。
【００１９】主メモリアレイから副メモリアレイへのデ
ータの転送を容易にするために、内部データバスを、主
メモリアレイに結合された主部分と、副メモリアレイに
結合された副部分とに分割しても良い。これら２つの部
分は、データバススイッチにより、又はデータ出力ユニ
ットにより相互に結合しても良い。データバススイッチ
が用いられる場合、書込み増幅器を設け、内部データバ
スの副部分から副メモリアレイに書込まれるデータを増
幅するのが好ましい。
【００２０】列アドレス発生器を主列デコーダ及び副列
デコーダに結合する列アドレス信号線を同様にアドレス
バススイッチにより分割しても良く、これらのために別
個の信号線を設けても良い。
【００２１】メモリ装置は、好ましくは、アドレスレジ
スタを有し、ここに開始アドレスを記憶し、列アドレス
発生器が、同じ開始アドレスを外部から繰返し入力しな
くても、同じ一連の列アドレスを繰返し発生する。
【００２２】メモリ装置は、好ましくは少なくとも２つ
のバンクを有し、各バンクがそれぞれ主メモリアレイと
副メモリアレイを有する。単一のバーストで、第１のバ
ンク内の主メモリアレイからのデータの出力と、第２の
バンク内の主メモリアレイからのデータの出力と、第１
のバンク内の副メモリアレイからのデータの出力と、第
１のバンク内の主メモリアレイへのデータの入力とを行
なう。第１のバンク内の主メモリアレイへの入力データ
の書込みと、第１のバンク内の主メモリアレイから副メ
モリアレイへのデータの転送とは、第２のバンクの読出
しアクセスの間に行なわれるのが好ましい。転送レジス
タを設け、第１のバンク内の主メモリアレイから読出さ
れたデータを転送レジスタに一時的に記憶し、その後、
第２のバンクがアクセスされている間に第１のバンク内
の副メモリアレイに転送するのが好ましい。入力データ
レジスタを設け、第１のバンク内に主メモリアレイへの
書込みまでの間入力データを保持するのが好ましい。
【００２３】本願の第２の発明のメモリ装置は、メモリ
アレイと、行デコーダと、列デコーダと、列アドレス発
生器と、内部データバスと、データ入力ユニットと、デ
ータ出力ユニットとを有する。データ入力ユニットのデ
ータ入力端子とデータ出力ユニットのデータ出力端子と
が別々に設けられている。データ出力ユニットはデータ
バススイッチを介して内部データバスに結合されてい
る。
【００２４】メモリ装置はさらに制御信号発生器を有す
る。この制御信号発生器により発生される制御信号によ
り、列アドレス発生器が外部列アドレス信号により指定
された開始アドレスから一連の列アドレスを発生する。
メモリアレイ内の対応する列からデータがバーストの形
で読出される。バーストの最後に、入力データがデータ
入力ユニットにより受信され、メモリアレイ内の一つの
列に転送される。
【００２５】この一つの列は、データが読出された列の
うちの最後の列であるのが好ましい。バッファ回路をデ
ータバススイッチとデータ出力ユニットの間に設け、最
後の列から読出されたデータがデータ出力ユニットによ
り出力されている間に、入力データをデータ入力ユニッ
トにより受信し、メモリアレイに転送することができる
ようにし、これによりメモリ装置の従属接続を容易にす
ることとしても良い。
【００２６】データバス初期化ユニットを設け、最後の
列から読出されたデータがバッファ回路に転送された後
で、データ入力ユニットからメモリアレイへのデータの
転送の準備のため、内部データバスを初期化するのが好
ましい。
【００２７】第１の発明と同様、アドレスレジスタを設
けるのが好ましい。
【００２８】メモリアレイを、各々動画の１フィールド
又は１フレームを記憶する複数のブロックに分割しても
良い。この場合、ブロック選択ユニットを設け、少なく
とも一つの列アドレスビットをバーストの途中で修正
し、一つのブロックから他のブロックへバーストがジャ
ンプし、異なるフィールド又はフレームのためのデータ
を読出すようにしても良い。
【００２９】さらに、メモリアレイを複数のバンクに分
割しても良い。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態を、添
付の図面を参照して説明する。しかし、その前に、動画
処理について一般的なことを説明する。
【００３１】ディジタル画像処理の一つは、フィルタリ
ングである。これは画素の値をその周辺の画素の値によ
り修正するものである。図１において、そのようなフィ
ルタリング処理の一例は、ｎ番目の走査線上の、ハッチ
ングした円で示す画素の値を、ｎ−１番目の走査線、ｎ
番目の走査線、ｎ＋１番目の走査線上の、ハッチングし
ない円で示す隣接画素により修正することである。
【００３２】このようなフィルタリングは時間次元の方
向において行なわれる場合もある。図２は、動画の５つ
の相連続するフィールドを示す。この５つのフィールド
は、奇数番目フィールドＦｍ−２，Ｆｍ，Ｆｍ＋２と、
これらとインターレースする偶数番目のフィールドＦｍ
−１，Ｆｍ＋１を含む。シンボルΔｔはフィールド周
期、例えば１／６０又は１／５０秒を表わす。空間的及
び時間的フィルタリング処理により、５つのグループＤ
Ｔｍ−２ないしＤＴｍ＋２内の全ての画素の値に応じ
て、フィールドＦｍ内の、ハッチングで示す位置におい
て、フィルタされた画素値が生じる。
【００３３】図３は、５つの相連続するフィールドにお
ける、５×５の画素ブロックをアクセスする処理を一般
化して示し、空間的及び時間的フィルタリングが、３種
類の遅延により互いに分離されている画素への高速アク
セスを必要とすることを示す。この３種類の遅延とは、
同じライン上の相連続する画素間の間隔に対応するビッ
ト遅延（Ｗ）と、相連続するライン間の間隔に対応する
ライン遅延（Ｌ）と、フィールド間の間隔に対応するフ
ィールド遅延（ｔ）である。
【００３４】ビット遅延と言う用語が用いられているの
は、同じ画素のデータビットは同時に並列にアクセスさ
れることが多いからである。この用語は画素が単一のビ
ットにより表わされることを意味しない。画素は典型的
には、モノクロム画像の場合８ビットで表わされ、カラ
ー画像の場合には、それよりも多い数のビットで表わさ
れる。
【００３５】図４は、図３に示される画素値へのアクセ
スのための従来のシステムを示す。ここでは１画素が８
ビットで表わされると想定している。左端に５つの従属
接続されたＦＩＦＯが示されている。各々は１フィール
ド分の画素データを記憶する。これらのフィールドメモ
リはデュアルポートメモリ装置であり、１つのメモリの
出力ポートが次のメモリの入力ポートに結合されてい
る。各画素は各フィールドメモリ内に１フィールド期間
Δｔだけ存在する。入力及び出力は同時に、同じクロッ
ク信号（ＣＬＫ）に同期して行なわれる。例えば、第１
のフィールドメモリＦ１は新しい画素Ｄａ５を受けると
同時に、先のフィールドの、同じ位置の画素Ｄｂ５を第
２のフィールドメモリＦ２に渡す。フィールドメモリは
このように、図３に示すフィールド遅延（ｔ）を有す
る。
【００３６】ライン遅延（Ｌ）は複数のラインメモリＬ
１１〜Ｌ５４により与えられる。第１のフィールドメモ
リＦ１に供給される各画素は、第１のラインメモリＬ１
１にも供給される。ラインメモリＬ１１はラインメモリ
Ｌ１２、Ｌ１３、Ｌ１４と従属接続されている。画素は
この従属接続を通してシフトレジスタの場合と同じよう
にシフトされ、各ラインメモリにおいて、１水平走査周
期分の時間を費やす。従って、ラインメモリＬ１１の出
力は１ライン分遅れており、ラインメモリＬ１２の出力
は２ライン分遅れている。他のラインメモリも、フィー
ルドメモリＦ２〜Ｆ５の入力に対し、同様の遅延をもた
らす。
【００３７】ビット遅延（Ｗ）は、Ｄ型フリップフロッ
プＤＦＦの列により与えられる。フィールドメモリに入
力される、又はラインメモリから出力される各画素は、
４つのＤ型フリップフロップの従属接続にも供給され
る。これらの４つフリップフロップの出力は、フィール
ドメモリ及びラインメモリの入力及び出力とともに、図
３に示す５つの相連続するフィールドのそれぞれ５×５
のブロックの、すべての画素に対する同時読出しアクセ
スを可能にする。
【００３８】図４のラインメモリ及びＤ型フリップフロ
ップは、従来ＡＳＩＣ内に形成されていた。しかし、上
記のように、ラインメモリはＳＲＡＭで構成されてお
り、大きなスペースを必要とし、また電流消費が多く、
装置が高価となる。
【００３９】図５及び図６は、ブロックアクセスを画素
入力に同期させる２つの方法を示している。これらの図
はともに、１つのフィールドに記憶されている画素を示
している。ハッチングした円は、現に受信されているフ
ィールドに属する新しい画素を示し、ハッチングしない
円は、先のフィールドに属する画素を示す。「ＲＥＡ
Ｄ」と記した枠はフィルタリングに用いられている５×
５の画素ブロックの位置を示す。「ＷＲＩＴＥ」と記し
た矢印は現に受信されている画素の位置（Ｄｎ）を示
す。
【００４０】図５において、新しい画素がフィールド内
の位置Ｄｎに書込まれるとき、先のフィールドの５×５
の画素ブロックが処理されている。Ｄｎを含む水平走査
線はこのブロック内の最も古い走査線である。画素デー
タは図４に示すように従属接続されたＤ型フリップフロ
ップを通される。従って、位置Ｄｎの新しい画素を書込
む前に、太線の円Ｄｎ〜Ｄｎ＋４で示された５つの位置
からのデータをＤ型フリップフロップにロードすれば充
分である。これらのデータはすべてフィールド内に保持
されている。
【００４１】図６は、図５と類似の図である。但し、Ｄ
ｎを含む水平走査線が、ブロック内で最も新しい走査線
である。画素Ｄｎ−１〜Ｄｎ−４はすでに上書されてお
り、Ｄｎがいま上書されようとしている。この場合上書
された画素を記憶するための手段を付加する必要があ
る。フィルタリング動作が現在のフィールドと先のフィ
ールドを共に必要とするのであれば、両フィールド内の
位置Ｄｎ〜Ｄｎ−４から画素値を出力しなければならな
い。
【００４２】図７及び図８は図４の一部の拡大図であ
る。図７の点線の枠はフィールドメモリＦ１及びライン
メモリＬ２１〜Ｌ２４を示す。これらは図５の画素Ｄｎ
〜Ｄｎ＋４に対する読出しアクセスを可能にする。図８
の点線の枠はフィールドメモリＦ１及びラインメモリＬ
１１〜Ｌ２４を示す。これらは図６の、現フィールド及
び先のフィールドの、画素Ｄａ５以外の画素Ｄｎ〜Ｄｎ
−４への読出しアクセスを可能にする。
【００４３】本発明は、図７の点線により囲まれた部分
又は図８の点線により囲まれた部分のすべての機能をも
つ単一のメモリ装置を提供する。メモリ装置はさらに、
図４、図７、図８に示されたフィールドメモリの従属接
続に適したものである。
【００４４】第１の実施の形態 第１の実施の形態のメモリ装置を図９のブロック図に示
す。これは図８の点線で囲まれた部分の機能を持つもの
である。本願の第１の発明を例示するもとして、メモリ
装置は主メモリアレイ２、副メモリアレイ４、行（Ｘ）
デコーダ６、主列デコーダ（ＭＹＤ）８、副列デコーダ
（ＳＹＤ）１０、列（Ｙ）アドレス発生器１２、データ
入力ユニット（ＤＩ）１４、データ出力ユニット（Ｄ
Ｏ）１６を有する。データ入力ユニット１４は少なくと
も一つのデータ入力端子ＤＩＮを有する。データ出力ユ
ニット１６は少なくとも一つの出力端子ＤＯＵＴを有す
る。
【００４５】以下の説明で、行及び列を表わすのに文字
Ｘ及びＹを用いる。
【００４６】Ｙアドレス発生器１２は、上位アドレスバ
ス１８により主Ｙデコーダ８に結合されており、下位ア
ドレスバス２０により主Ｙデコーダ８及び副Ｙデコーダ
１０に結合されている。下位アドレスバスはアドレスバ
ススイッチ２２により２つの部分に分けられている。下
位アドレスバスの第１の部分は主Ｙデコーダ８に接続さ
れている。下位アドレスバスの第２の部分は副Ｙデコー
ダ１０に接続されており、アドレスバススイッチ２２に
よりＹアドレス発生器１２から分離可能となっている。
【００４７】データ入力ユニット１４及びデータ出力ユ
ニット１６は、内部データバス２４により主メモリアレ
イ２及び副メモリアレイ４に接続されている。内部デー
タバス２４はデータバススイッチ２６により２つの部分
に分けられており、一端が書込み増幅器（ＷＡＭＰ）２
８に接続されている。内部データバス２４の２つの部分
は主データバス（ＭＤＢ）及び副データバス（ＳＤＢ）
と呼ばれる。
【００４８】主メモリアレイ２及び副メモリアレイ４内
の円の各々は、同じＸ−Ｙ（行−列）アドレスを持つメ
モリセルのグループを表わす。画像処理の用途において
は、各グループは１画素のデータを記憶する。相連続す
る水平走査線により走査される動画では、同じ列アドレ
ス（Ｙアドレス）を有する画素が同じ走査線上に配置さ
れる。従って、列が図面では水平方向に延在し、行が水
平方向に延在する。各行のメモリセルはワード線（Ｗ
Ｌ）に接続されている。ワード線は主メモリアレイ２及
び副メモリアレイ４で共通である。
【００４９】図１０は、第１の実施の形態の構成をより
詳細に示す。Ｘデコーダ６はＸアドレス発生器２９に接
続され、このＸアドレス発生器２９は外部から入力され
る行アドレスＸＡＤを受信する。Ｙアドレス発生器１２
は、外部から入力される列アドレスＹＡＤを受信するも
ので、ダウンカウンタ（ＤＣ）３０及びＹアドレス出力
回路（ＹＡＤＯＵＴ）３２を有する。ダウンカウンタ３
０は列アドレスカウンタとして動作し、順次小さくなる
一連の列アドレス（Ｙアドレス）を発生する。データ入
力ユニット１４は、入力データを保持するための内部ラ
ッチ（ＬＴ）３４を有する。データ出力ユニット１６は
出力データを増幅するための出力増幅器（ＯＡＭＰ）３
６を有する。主及び副ＹデコーダＭＹＤ及びＳＹＤは、
上位アドレスバス１８及び下位アドレスバス２０に接続
された複数のＡＮＤゲート３８を有する。アドレス保持
ラッチ（ＨＬＤ）４０は、下位アドレスバス２０内のア
ドレス線の各々に対して設けられている。
【００５０】主Ｙデコーダ内のＡＮＤゲート３８には記
号Ａｎｄ１〜Ａｎｄｎが付され、副Ｙデコーダ内のＡＮ
Ｄゲート３８にはＡｄ１〜Ａｄｏが付されている。文
字"ｎ"及び"ｏ"はそれぞれ主メモリアレイ２及び副メモ
リアレイ４内の列の数を表わす。副メモリアレイ４は主
メモリアレイ２よりも列の数が少ない（ｏ＜ｎ）。ＡＮ
Ｄゲート３８は、列選択信号を発生し、この列選択信号
は、主ＹデコーダにおいてはＹ１〜Ｙｎで、副Ｙデコー
ダにおいてはＹｓ１〜Ｙｓｏで、それぞれで表わされて
いる。
【００５１】データバスの各部分は、主データバスにお
いて一対の相補バスラインＤｍ及びＤｍ／を有し、副デ
ータバスにおいて一対の相補バスラインＤｓ及びＤｓ／
を有する。バスラインＤｍ及びＤｓは、データバススイ
ッチ２６内の、一対の逆のチャンネル型のトランジスタ
で構成されたトランスミッションゲートを介して互に結
合されている。同様に、バスラインＤｍ／及びＤｓ／
は、データバススイッチ２６内の、トランスミッション
ゲートを介して互に結合されており、下位アドレス信号
線はアドレスバススイッチ２２内のトランスミッション
ゲートにより開閉される。これらのトランスミッション
ゲートは副メモリイネーブル（ＳＭＥ）信号により制御
される。このＳＭＥ信号は各トランスミッションゲート
の負チャンネルトランジスタに直接供給され、トランス
ミッションゲートの正チャンネルトランジスタにはイン
バータ４２により反転された後に供給される。ＳＭＥ信
号はまた、インバータ４４を介してアドレス保持ラッチ
４０に制御のために供給される。
【００５２】主メモリアレイ２は、複数対の相補ビット
線ＢＬ１及びＢＬ１／〜ＢＬｎ及びＢＬｎ／を有する。
これらは列方向に、即ちワード線ＷＬ１〜ＷＬｎに対し
直角の方向に延存している。ダイナミックメモリセルＮ
ｉｊは、各々トランジスタとキャパシタを含み、ワード
線及びビット線に図示のように接続されている。センス
増幅器（ＳＡ）は各対の相補ビット線に接続されてい
る。主メモリアレイ２内の相補ビット線は、一対のトラ
ンスファートランジスタ４６により相補データバスライ
ンＤｍ及びＤｍ／に接続されている。トランスファート
ランジスタ４６は主デコーダ内のＡＮＤゲート３８の一
つからの列選択信号により駆動される。
【００５３】同様に副メモリアレイ４も複数対の相補ビ
ット線ＢＬｓ１及びＢＬｓ１／〜ＢＬｓｏ及びＢＬｓｏ
／、メモリセルＮｓｉｊ、センス増幅器ＳＡ、及びトラ
ンスファートランジスタ４６を有する。主メモリアレイ
２及び副メモリアレイ４内のセンス増幅器はともに単一
のセンス増幅器制御信号ＰＳＡにより活性化される。
【００５４】簡単のため、図１０は各Ｘ−Ｙアドレスに
おいてメモリセルを一つだけ示している。上述のよう
に、一般には、各Ｘ−Ｙアドレスにメモリセルのグルー
プが配置されている。データバスは複数の相補対のバス
ラインを有する。各列において、同数の相補対のビット
線及び同数のセンス増幅器が存在し、データ入力ユニッ
ト１４及びデータ出力ユニット１６は同数の入力及び出
力端子を有する。
【００５５】第１の実施の形態の部材のうち、図９及び
図１０には示されていないものとしてメモリ制御信号発
生器がある。これは図１０に示す制御信号を発生するも
のである。すでに述べたＳＭＥ及びＰＳＡ制御信号に加
え、これらの制御信号には、制御信号Ｒ／Ｗがある。制
御信号ＰＹＥは副Ｙデコーダ内のＡＮＤゲートに供給さ
れる制御信号ＰＹＥと、Ｙアドレス出力回路３２に供給
される制御信号Ｒ／Ｗとがある。メモリ制御信号発生器
は後の実施の形態において図示される。
【００５６】次に第１の実施の形態の動作を説明する。
【００５７】メモリ制御信号発生器は種々の動作モード
での制御を行ない得るようにプログラムされ得る。第１
のモードは図６に示す画素データへのアクセスを可能に
するものである。
【００５８】このモードにつき、図９を参照して説明す
る。図６についての取決めに従い、図９のハッチングさ
れた円は現フィールドの画素を記憶するメモリセルのグ
ルーウを示し、ハッチングされていない円は先のフィー
ルドのデータを記憶するメモリセルのグループを示す。
【００５９】このモードにおいて、Ｘアドレスが受信さ
れ、Ｘデコーダ６においてデコードされ、対応するワー
ド線ＷＬが活性化される。このワード線に接続された
（主メモリアレイ２及び副メモリアレイ４内の）全ての
メモリセルがこれにより対応するビット線に接続され、
これらのメモリセルに記憶されているデータがセンス増
幅器により増幅される。
【００６０】次に、始めのＹアドレスがＹアドレス発生
器１２により発生され、主Ｙデコーダ８によりデコード
され、主メモリアレイ２内の対応する列が選択される。
この列とワード線ＷＬの行との交点に位置するメモリセ
ルがデータバス２４に接続され、それらのデータがデー
タ出力ユニット１６に転送される。これが太い線（Ａ）
で示されている。
【００６１】同時に、これらのデータは主メモリアレイ
２から副メモリアレイ４に転送される。これが矢印
（Ｂ）で示されている。この転送は、内部データバス２
４を介して行なわれる。このとき主データバス及び副デ
ータバスはデータバススイッチ２６で結合されている。
データは書込み増幅器２８により増幅される。書込み増
幅器２８がデータを得ると直ちにデータバススイッチ２
６が開き、主データバスと副データバスを分離する。略
同じ時に、副Ｙデコーダ１０がＹアドレスの下位アドレ
スビットをデコードし、副メモリアレイ４内の対応する
列を選択する。書込み増幅器２８で増幅されたデータ
は、副メモリアレイ４内のこの列と、ワード線ＷＬとの
交点に位置するメモリセルに書込まれる。
【００６２】次に、Ｙアドレス発生器１２内のダウンカ
ウンタ３０が、順次減少するＹアドレスを発生し、主Ｙ
デコーダ８は、矢印（Ｃ）で示すように、主メモリアレ
イ２内の列を順に選択する。これらの列内の、ワード線
ＷＬ上のメモリセル内のデータはデータ出力ユニット１
６に順次転送される。データ出力ユニット１６は転送さ
れたデータをデータ出力端子（ＤＯＵＴ）から、あるレ
イレンシーをもって出力する。
【００６３】これらのデータ（Ｃ）の転送の間、データ
バススイッチ２６は開いたままであり、従って転送は、
副メモリアレイ４に影響を与えない。アドレスバススイ
ッチ２２も開いており、従って、副Ｙデコーダ１０は、
順次変化するＹアドレスを受信せず、アドレス保持ラッ
チ４０から、最初のＹアドレスを受信し続ける。従っ
て、主メモリアレイ２からデータ出力ユニット１６に順
次データ（Ｃ）が転送される間、副メモリアレイ４内の
選択されたメモリセルへのデータ（Ｂ）の書込み動作が
続けられる。
【００６４】図９に示された動作において、主メモリア
レイ２からデータ出力ユニット１６へのデータの転送
は、３つの列がアクセスされると終る。この時までに、
副メモリアレイ４への最初に転送されたデータの書込み
動作は完了している。
【００６５】次に、アドレスバススイッチ２２及びデー
タバススイッチ２６が閉じられ、Ｙアドレス発生器１２
が同じ一連の３つのＹアドレスを再び発生する。副メモ
リアレイ４内のワード線ＷＬ上の対応するメモリセル
（Ｄ）に記憶されたデータは、データバス２４を介し
て、データ出力ユニット１６に転送され、上記のレイテ
ンシーをもって出力される。主メモリアレイ２及び副メ
モリアレイ４からのデータはこのように単一の連続した
シリアルバーストとして出力される。
【００６６】一方、データ入力端子（ＤＩＮ）では、新
しい入力データが受信されており、データ入力ユニット
１４内のラッチ３４に保持されている。副メモリアレイ
４からデータ出力ユニット１６へのデータ（Ｄ）の転送
が完了した後、Ｙアドレス発生器１２は開始Ｙアドレス
を再び発生し、新しい入力データは入力ユニット１４か
ら主メモリアレイ２に転送され（Ｅ）、バーストの最初
に読出されたのと同じメモリセルに書込まれる。
【００６７】バーストの最後に新しいデータを書込む理
由の一つは、これにより読出しアクセスを中断なく連続
して行なうことが可能になるからである。新しいデータ
が、バーストの途中に書込むべきものであれば、読出し
−書込み−読出しの切換えのための余分な制御が必要と
なるのに対し、読出し−書込みの切換えを一度だけにす
れば動作がより速くなる。
【００６８】新しいデータをバーストの最後に行なう他
の理由は、データ出力ユニット１６のレイテンシーであ
る。これにより、データ出力ユニット１６がなおも副メ
モリアレイ４から読出されたデータを出力している間
に、新しいデータが背景（バックグウランド）において
データバス２４を介して転送されるのを可能にする。
【００６９】上記の動作と図８との関係は以下の通りで
ある。図９の動作（Ａ）は、図８において、フィールド
メモリＦ１からのＤｂ５をフィールドメモリＦ２へ出力
することに対応する。図９の動作（Ｃ）は、図８におい
てラインメモリＬ１１〜Ｌ１４からのデータＤａ４〜Ｄ
ａ１を出力することに対応する。図９の動作（Ｄ）は、
図８においてフィールドメモリＦ１及びラインメモリＬ
２１〜Ｌ２４からデータＤｂ５〜Ｄｂ１を出力すること
に対応する。図９の動作（Ｅ）は、フィールドメモリＦ
１へ新しいデータＤａ５を入力することに対応する。こ
のように、第１の実施の形態は図８のフィールドメモリ
Ｆ１及びラインメモリＬ１１〜Ｌ２４の機能を持つ。
【００７０】第１の実施の形態のメモリ装置を動画のデ
ィジタル処理に用いると、メモリ装置を制御するＡＳＩ
Ｃにおいて、数千のＳＲＡＭメモリセルを要する８つの
ラインメモリＬ１１〜Ｌ２４が不要となり、代わりに短
い（例えば９段の）シフトレジスタによりメモリ装置か
ら読出されたデータのバーストを記憶すれば足りる。こ
の種のシフトレジスタの一例について後に図７５を参照
して説明する。このようにして、ＡＳＩＣのサイズ、価
格、電流消費が大幅に減少する。
【００７１】なお、上記の動作中にデータＤｂ５の出力
が二度起きる。一度は、バーストの開始時に主メモリア
レイ２からであり、他の一度はバーストの途中において
副メモリアレイ４からである。この二重の出力は、メモ
リ装置が従属接続されている場合に、後述のような利用
が可能である。
【００７２】第１の実施の形態の、上記の動作の幾つか
の側面についてさらに詳細に説明する。
【００７３】第１の実施の形態の動作は図１０に示す同
期信号（ＣＬＫ）に同期して行なわれる。さらに第１の
実施の形態は以下の外部制御信号を受信する。即ち、チ
ップ選択（ＣＳ／）、行アドレスストローブ（ＲＡＳ
／）、列アドレスストローブ（ＣＡＳ／）、書込みイネ
ーブル（ＷＥ／）である。信号名におけるスラッシュ
「／」は、該信号が活性化されたとき低レベルとなるも
のであることを示す。第１の実施の形態はさらに、外部
アドレスバス（ＡＤＤ）を有する。アドレス入力及び他
の入力及び出力信号は、クロック信号（ＣＬＫ）の立上
がりエッジに同期している。
【００７４】図１１は、主メモリアレイ２からのデータ
の読出し、及び主メモリアレイ２から副メモリアレイ４
へのデータの転送の動作（図９の動作（Ａ）、（Ｂ）、
（Ｃ））を行なっているときの、外部制御信号及び内部
制御信号の波形を示す。内部制御信号は、外部制御信号
に基づき、先に言及した制御信号発生器において、制御
信号発生器にプログラムされた動作モード情報に従っ
て、発生される。
【００７５】時刻ｔ１において、ＣＳ／及びＲＡＳ／は
低レベルであり、ＣＡＳ／及びＷＥ／は高レベルであ
る。制御信号のこの組合せは、アドレスバス（ＡＤＤ）
上のアドレスが行アドレス（Ｘｉ：Ｘアドレス発生器２
９によりＸデコーダ６に供給される）であることを示
す。Ｘデコーダ６は対応するワード線ＷＬｉ（図１１に
おいてＷＬ３）を活性化し、このワード線上のメモリセ
ル内のキャパシタを主メモリアレイ２内のビット線ＢＬ
ｊ及びＢＬｊ／（ｊ＝１〜ｎ）及び副メモリアレイ４内
のビット線ＢＬｓｊ及びＢＬｓｊ／（ｊ＝１〜ｏ）に接
続する。これらのキャパシタに記憶されていたデータは
各相補 pariのビット線間に小さな電位の差として現わ
れる。次にセンス増幅器制御信号ＰＳＡ（図示せず）が
センス増幅器を活性化し、センス増幅器が、両メモリア
レイ内のビット線上の電位差を増幅して電源電圧の幅一
杯の信号／に変換する。
【００７６】時刻ｔ２において、ＣＳ／、ＣＡＳ／及び
ＷＥ／が低レベルであり、ＲＡＳ／が高レベルである。
制御信号のこの組合せは、アドレスバス（ＡＤＤ）上の
アドレスが列アドレス（Ｙｊ：Ｙアドレス発生器１２内
のダウンカウンタ３０にロードされる））であることを
示す。信号のこの組合せはまた入力データ端子（ＤＩ
Ｎ）における入力データの存在を示す。入力データはデ
ータ入力ユニット１４内のラッチ３４にラッチされる。
しかし、直ちに主メモリアレイ２に書込まれる訳ではな
い。
【００７７】ＹアドレスＹｊの４つの下位ビット、従っ
てダウンカウンタ３０により出力される開始アドレスの
４つの下位ビットＹＡ３，ＹＡ２，ＹＡ１，ＹＡ０の値
が図示のように"０１１０"であると仮定する。主Ｙデコ
ーダ８内のＡＮＤゲート３８はこの開始アドレスをデコ
ードする。これらのＡＮＤゲート３８のうちの一つのみ
から出力される列選択信号（Ｙｊとも表わされる）が、
時刻ｔ２に始まる１／２クロックサイクルの間、高レベ
ルとなり、その１／２クロックサイクルの間、ビット線
ＢＬｊ及びＢＬｊ／を主データバスラインＤｍ及びＤｍ
／に接続する。従って、ビット線ＢＬｊ及びＢＬｊ／上
の電位がデータＤ１としてトランスファートランジスタ
４６を介してデータバスラインＤｍ及びＤｍ／に転送さ
れる。
【００７８】イネーブル信号ＳＭＥはこのとき高レベル
であり、主データバスラインＤｍ及びＤｍ／はデータバ
ススイッチ２６を介して副データバスラインＤｓ及びＤ
ｓ／に接続されている。従って、データＤ１は副データ
バスラインＤｓ及びＤｓ／にも転送される。
【００７９】Ｒ／Ｗ制御信号は、文字Ｌで示すように、
読出し動作中低レベルである。
【００８０】ＰＹＥ制御信号は、時刻ｔ２に始まる１／
２クロックサイクルの間低レベルであり、この間副Ｙデ
コーダ１０をディスエーブルにする（不活性にする）。
全てのＡＮＤゲート３８から出力された列選択信号は、
この間低レベルに保たれる。この結果、書込み増幅器２
８は、副データバスラインＤｓ及びＤｓ／上の電位（Ｄ
１）をラッチし、内部的に増幅する時間を与えられる。
【００８１】書込み増幅器２８はイネーブル信号を有す
るが、簡単のため図示されていない。主Ｙデコーダイネ
ーブル信号も図示されていない。この主Ｙデコーダイネ
ーブル信号は、図１１に示す動作では高レベルであり、
主Ｙデコーダ８をイネーブルする。この主Ｙデコーダイ
ナーブル信号は、ＰＹＥを副Ｙデコーダ１０内のＡＮＤ
ゲート３８に供給するのと同じようにして、主Ｙデコー
ダ８内のＡＮＤゲート３８に供給しても良く、代わり
に、主Ｙデコーダイネーブル信号を、Ｙアドレス出力回
路３２に供給し、その後Ｙアドレス出力回路３２からＡ
ＮＤゲート３８に余分のアドレスビットとして供給して
も良い。
【００８２】時刻ｔ２から１／２クロックサイクル経過
後、ＰＹＥは高レベルとなる。副Ｙデコーダ１０は下位
アドレスビットをデコードし、副Ｙデコーダ１０内の、
対応するＡＮＤゲート３８により出力される列選択信号
Ｙｓｊが高レベルとなり、ビット線対ＢＬｓｊ及びＢＬ
ｓｊ／を副データバスラインＤｓ及びＤｓ／に接続す
る。副データバスラインＤｓ及びＤｓ／は書込み増幅器
２８によりデータＤ１の電位に保持されている。ビット
線ＢＬｓｊ及びＢＬｓｊ／の先の電位に拘らず、書込み
増幅器２８はこれらのビット線をデータＤ１の電位に駆
動する。
【００８３】時刻ｔ２から１クロックサイクル経過後、
ダウンカウンタ３０の値が１だけ減少し、下位アドレス
ビットが"０１１０"から"０１０１"に変化する（ＹＡ３
からＹＡ０の順に読むものとする）。しかし、Ｙアドレ
ス出力回路３２の出力は、時刻ｔ３の直前まで"０１１
０"のままである。データ出力ユニット１６内の出力増
幅器３６は、このとき、出力端子（ＤＯＵＴ）からデー
タＤ１の出力を開始する。
【００８４】時刻ｔ３の少し前に、イネーブル信号ＳＭ
Ｅが低レベルとなり、副データバスラインＤｓ及びＤｓ
／を主データバスラインＤｍ及びＤｍ／から分離し、副
Ｙデコーダ１０への下位アドレスビットの更なる入力を
阻止する。アドレス保持ラッチ４０は開始アドレスの下
位ビット値（"０１１０"）を保持し続け、信号Ｙｓｊは
高レベルのままであり、ビット線ＢＬｓｊ及びＢＬｓｊ
／のデータＤ１は副メモリアレイ４内の対応するメモリ
セルに書込まれる。データＤ１の書込みは、他のデータ
が主メモリアレイ２から読出されている間、任意の期間
続けることができ、書込み増幅器２８は、充分な時間を
掛けて、書込まれるキャパシタの充電又は放電を行なう
ことができる。
【００８５】時刻ｔ３において、Ｙアドレス出力回路３
２は減少したＹアドレス（下位が"０１０１"）を出力す
る。このアドレスは主Ｙデコーダ８でデコードされ、先
の列内のＡＮＤゲート３８により出力される列選択信号
Ｙｊ−１が高レベルとなる。データＤ２がこの列のビッ
ト線から読まれ、主データバスラインＤｍ及びＤｍ／に
伝えられる。列アドレス信号の入力からバーストの最初
のデータの出力までの読出しレイテンシーは１クロック
サイクルである。
【００８６】このようにしてバースト動作が続けられ
る。時刻ｔ４において、Ｙアドレス出力回路３２がさら
に減少したＹアドレス（下位が"０１００"）を出力し、
主メモリアレイ２から主データバスラインＤｍ及びＤｍ
／へのデータＤ３の転送が始まるが、出力端子ＤＯＵＴ
においてはなおもデータＤ２が出力されている。バース
トのこの部分の更なる説明は省略する。
【００８７】主メモリアレイ２からのデータの読出しが
終ると、副メモリアレイ４からのデータの読出しが同じ
ようにして行なわれる。このときイネーブル信号ＳＭＥ
及びＰＹＥがともに高レベルであり、主Ｙデコーダイネ
ーブル信号（図示しない）が低レベルである。ダウンカ
ウンタ３０はＹアドレスＹｊ（下位が"０１１０"）から
カウントを再開する。
【００８８】これらの動作の読出しレイテンシーは１ク
ロックサイクルに限らない。メモリ装置はより長い読出
しレイテンシーを有しても良く、また読出しレイテンシ
ーがプログラム可能であっても良い。
【００８９】新しいデータを主メモリアレイ２に書込む
動作の詳細はここでは省略し、後の実施の形態に関して
説明する。
【００９０】次に、第１の実施の形態の第２の動作モー
ドについて説明する。このモードでは、副メモリアレイ
４からのデータの読出しを、主メモリアレイ２からのデ
ータの読出しに続いて自動的に行なわない。代わりに、
副名４からのデータの読出しを、外部からのコマンドに
応じて行なう。このモードは外部装置が主メモリアレイ
２及び副メモリアレイ４から、異なる時にデータを得る
必要がある場合、又は主メモリアレイ２内の一つの行及
び副メモリアレイ４内の他の行からデータを得る必要が
ある場合に有用である。
【００９１】主メモリアレイ２からのデータの読出し及
び主メモリアレイ２から副メモリアレイ４へのデータの
転送は図１１に示し、上述したのと同じように行なわれ
る。
【００９２】図１２は、副メモリアレイ４からのデータ
の読出しを示す。この動作の間、それぞれＨ，Ｌで示す
ように、ＳＭＥ信号は高レベルであり、Ｒ／Ｗ信号は低
レベルである。
【００９３】この動作の前に、制御信号発生器は、副メ
モリアレイ４へのアクセスを指定する外部コマンド（図
示しない）によりプログラムされている。従って時刻ｔ
１にＸアドレス（Ｘｉ）が入力されるとイネーブル信号
ＰＹＥが高レベルとなる。
【００９４】時刻ｔ２において、ＣＳ／及びＣＡＳ／が
低レベルであり、ＲＡＳ／及びＷＥ／が高レベルであ
る。従って、Ｙアドレス（Ｙｊ）が受信されても新しい
入力データはラッチされない。このＹアドレス（下位
が"０１１０"）はダウンカウンタ３０及びＹアドレス出
力回路３２により直ちに出力される。ＳＭＥが高レベル
であるので、Ｙアドレスの下位ビットはアドレスバスス
イッチ２２を介して副Ｙデコーダ１０に伝えられる。Ｐ
ＹＥが高レベルであるので、副Ｙデコーダ１０はイネー
ブルされ、これら下位ビットをデコードする。副Ｙデコ
ーダ１０内の対応するＡＮＤゲート３８により出力され
る列選択信号Ｙｓｊは高レベルとなり（１クロックサイ
クルの間）、副メモリアレイ４の対応する列のワード線
ＷＬｉ（ＷＬ３）上のメモリセルに記憶されているデー
タＤｓ１は副データバスラインＤｓ及びＤｓ／に転送さ
れる。ＳＭＥが高レベルであるので、これらのデータＤ
ｓ１はデータバススイッチ２６を介して主データバスラ
インＤｍ及びＤｍ／、さらにデータ出力ユニット１６に
転送される。
【００９５】時刻ｔ３において、出力増幅器３６により
増幅されたデータＤｓ１は出力データ端子ＤＯＵＴから
出力される。このとき、ダウンカウンタ３０の値は減少
して次の下位アドレス（"０１００"で終る）になってお
り、副Ｙデコーダ１０は列選択信号Ｙｓｊ−１を活性化
し、データＤｓ２がこの信号Ｙｓｊ−１により選択され
たメモリセルからデータバスラインに転送される。
【００９６】読出し動作がこのように時刻ｔ４及びｔ５
でも続けられる。更なる説明は省略する。
【００９７】変形例として、第１の実施の形態を常に第
２のモードで動作するように構成することもできる。こ
の場合、副メモリアレイ４へのバーストアクセスの度に
別個のアドレス入力が必要である。別個のアドレス入力
は、主メモリアレイ２への書込みアクセスにも用い得
る。他の種々の動作モードも可能である。第１の実施の
形態の基本的特徴は、主メモリアレイ２と同じワード線
及び下位Ｙアドレスを共用し、主メモリアレイ２がアク
セスされたとき主メモリアレイ２からデータが自動的に
転送される副メモリアレイ４の存在である。
【００９８】さらに他の変形例として、新しいデータＤ
ａ５の入力を古いデータＤｂ５の最初の出力と同時に行
なうようにタイミングを定めることもできる。図１１を
再度参照し、この場合ＣＳ／及びＣＡＳ／は時刻ｔ２に
おいて低レベルとし、ＣＳ／及びＷＥ／は時刻ｔ３にお
いて低レベルとし、新しいデータを時刻ｔ３（時刻ｔ２
ではなく）に入力端子ＤＩＮに供給する。代わりに、各
バーストの最初のデータの出力の際に、データ入力ユニ
ット１４が新しいデータを、ＷＥ／信号が別個に入力さ
れなくても、自動的にラッチするモードで動作するよう
にメモリ装置をプログラムすることもできる。この変形
例は、図８に示すように、第１の実施の形態（Ｆ１）を
他のメモリ装置（Ｆ２）と従属接続する場合に便利であ
る。両メモリ装置Ｆ１、Ｆ２がともに入力データを同時
に受信することができるからである。
【００９９】第２の実施の形態 図１３を参照し、第２の実施の形態は第１の実施の形態
と類似である。異なるのはデータバスの構成である。第
１の実施の形態と同一又は相当する部材には同じ符号が
付されている。以下、第１の実施の形態との違いについ
て説明する。
【０１００】第１の実施の形態では、主及び副データバ
スがデータバススイッチ２６により相互接続されてい
た。第２の実施の形態ではこれらは相互接続されていな
い。代わりに主データバスラインＤｍ及びＤｍ／と副デ
ータバスラインＤｓ及びＤｓ／がデータ出力ユニット１
６内の出力増幅器３６に独立に接続されている。出力増
幅器３６は、主データバスから副データバスにデータを
転送することによりデータバススイッチ２６と同じ役割
を果す。出力増幅器３６はまた、副メモリアレイ４に書
込まれるデータを増幅し、第１の実施の形態の書込み増
幅器２８の役割を果す。これによりデータバススイッチ
２６及び書込み増幅器２８を省略することができる。
【０１０１】主データバスラインＤｍ及びＤｍ／はデー
タ入力ユニット１４内のラッチ３４に接続されている。
副データバスラインＤｓ及びＤｓ／はデータ入力ユニッ
ト１４に接続されていない。
【０１０２】第２の実施の形態は第１の実施の形態と同
じように動作する。しかし、データバススイッチ２６を
省略したことに伴い、データバススイッチ２６のトラン
ジスタの電気抵抗がなくなり、副メモリアレイ４へのア
クセスが一層速くなる。さらに、各データバスラインの
電気キャパシタンスが小さくなり、これもまた高速化に
貢献する。第２の実施の形態は従って第１の実施の形態
よりも高いクロックレートで動作可能である。
【０１０３】データバススイッチ２６及び書込み増幅器
２８をなくしたので、回路の構成が簡単になる。これも
更なる利点である。
【０１０４】第３の実施の形態 図１４を参照し、第３の実施の形態は第１の実施の形態
と類似である。しかし、列（Ｙ）アドレスバス構成が異
なる。第１の実施の形態と同一又は相当する部材には同
じ符号が付されている。以下、第１の実施の形態との違
いについて説明する。
【０１０５】第１の実施の形態では、下位アドレスバス
２０が主Ｙデコーダ８に直接接続されており、アドレス
バススイッチ２２を介して副Ｙデコーダ１０に接続され
ていた。第３の実施の形態では、下位アドレスバス２０
が二重に設けられ、一方の組の下位アドレスライン４７
が主Ｙデコーダ８に接続され、他方の組の下位アドレス
ライン４８が副Ｙデコーダ１０に接続されている。第１
の実施の形態のアドレスバススイッチ２２及びアドレス
保持ラッチ４０は省略されている。
【０１０６】上位アドレスバス１８及び下位アドレスラ
イン４７の組合せにより主アドレスバスが構成され、こ
れによりＹアドレス発生器１２からのＹアドレスの上位
及び下位部分を主Ｙデコーダ８に伝える。下位アドレス
ライン４８は副アドレスバスを構成し、Ｙアドレス発生
器１２からのＹアドレスの下位部分を副Ｙデコーダ１０
に伝える。
【０１０７】第３の実施の形態は第１の実施の形態と同
じように動作する。しかし、アドレスバススイッチ２２
の省略により、アドレスバススイッチ２２のトランジス
タの電気抵抗がなくなり副メモリアレイ４へのアクセス
が速くなる。さらに下位アドレスバスラインの電気キャ
パシタンスが小さくなるので、これもまたアクセスの高
速化に貢献する。従って、第３の実施の形態は第１の実
施の形態よりも速いクロックレートで動作可能である。
【０１０８】アドレスバススイッチ２２及びアドレス保
持ラッチ４０をなくしたの、回路構成が簡単になる。こ
れも第３の実施の形態の更なる利点である。
【０１０９】第４の実施の形態 図１５を参照し、第４の実施の形態は第２の実施の形態
及び第３の実施の形態の特徴を組合せたものである。主
データバスラインＤｍ及びＤｍ／並びに副データバスラ
インＤｓ及びＤｓ／は、データ出力ユニット１６内の出
力増幅器３６に別個に接続され、主Ｙデコーダ８及び副
Ｙデコーダ１０に対し別個の下位アドレスバスライン４
７及び４８が設けてある。第１の実施の形態のアドレス
バススイッチ２２、データバススイッチ２６、書込み増
幅器２８、及びアドレス保持ラッチ４０はすべて除去さ
れている。
【０１１０】第４の実施の形態は、回路構成が簡単であ
り、動作が高速である点において、第２及び第３の実施
の形態の利点を兼備している。
【０１１１】第１ないし第４の実施の形態の動作を図１
６を参照して要約する。ここでも、Ｄａ１〜Ｄａ５によ
り現フィールドの画素データを表わし、Ｄｂ１〜Ｄｂ５
により先のフィールドの画素データを表わす。新たな画
素のデータＤａ５が受信されると、先のフィールドの同
じ画素のデータＤｂ５が主メモリアレイ２から副メモリ
アレイ４に転送される。データＤｂ５、Ｄａ４〜Ｄａ１
及びＤｂ５〜Ｄｂ１が主メモリアレイ２及び副メモリア
レイ４からバーストとして出力され、新しいデータＤａ
１が主メモリアレイ２に書込まれる。これらのデータは
全てメモリ装置内の同じ行アドレス（Ｘアドレス）を有
する。
【０１１２】楕円の矢印により示すように、副メモリア
レイ４は循環的に用いられる。主Ｙデコーダ８及び副Ｙ
デコーダ１０は別個のアドレスバスラインを有する第３
及び第４の実施の形態において、副メモリアレイ４の循
環的使用が行なわれる限り、副Ｙデコーダ１０に供給さ
れるアドレスは主Ｙデコーダ８に供給されるアドレスの
下位ビットと同じである必要はない。この場合、副メモ
リアレイ４の列の数は２のべきでなくても良く、例え
ば、図１６に示すように６であっても良い。
【０１１３】以上の説明において、データＤｂ５は同じ
バーストにおいて２度出力された。しかし、これは必ず
しも必要ではない。例えば、データ入力ユニット１４か
らデータ出力ユニット１６に新しいデータＤａ５を転送
し、バーストの先頭においてＤｂ５の代わりにＤａ５が
出力されるようにしても良い。この場合も、古いデータ
Ｄｂ５が主メモリアレイ２から副メモリアレイ４に転送
される。以下の実施の形態でその具体例が説明される。
【０１１４】以上の説明において、バースト長さを制御
する手段、及び同じＹアドレスをダウンカウンタ３０に
繰返しロードするための手段の説明を省略した。これら
の手段の例については以下の実施の形態において説明す
る。しかし、第１ないし第４の実施の形態の以下の実施
の形態において示される手段に限定されない。先にも述
べたように、第１ないし第４の実施の形態は、同じアド
レスを外部から繰返し入力して動作するように構成する
こともできる。バースト長さも外部で制御するように構
成することもできる。
【０１１５】第５の実施の形態 図１７を参照して第５の実施の形態は第１の実施の形態
と類似である。同一又は相当する部材には同じ符号が付
されている。第１の実施の形態とは異なり、Ｙアドレス
発生器１２内に３つの付加的部材が設けられている。こ
れらの付加部材とは、アクセスカウンタ（ＡＣ）５０、
アドレスレジスタ（ＡＤＲ）５２、及びアドレスレジス
タ出力スイッチ５４である。アクセスカウンタ５０は、
クロック信号ＣＬＫ及び停止制御信号ＰＳＴを受信し、
アドレス入力制御信号ＰＡＩをアドレスレジスタ出力ス
イッチ５４に出力する。アドレスレジスタ５２は外部か
ら入力されるＹアドレスＹＡＤを受信して記憶する。ア
ドレスレジスタ出力スイッチ５４は、アドレスレジスタ
５２をダウンカウンタ３０に結合する。
【０１１６】制御信号ＰＳＴはアクセスカウンタ５０
に、バースト長さを制御する値を初期設定する。この値
はアクセスカウンタ５０にプリセットされる一定値であ
っても良く、メモリ制御信号発生器（図示しない）に記
憶されたプログラム可能な値であって、アクセスカウン
タ５０に制御信号ＰＳＴ自体により伝達されるものであ
っても良い。アクセスカウンタ５０は制御信号ＰＡＩを
出力するだけで良く、従って、アクセスカウンタ５０は
例えばリングカウンタ又はシフトレジスタにより構成可
能である。
【０１１７】図面に明示されていないが、第５の実施の
形態はまたデータ入力ユニット１４内のラッチ３４に保
持されている入力データを、例えば主データバスライン
Ｄｍ及びＤｍ／を介して、またはデータバスラインをバ
イパスする直接の相互接続線を介して、データ出力ユニ
ット１６内の出力増幅器３６に転送するための制御信号
を有する。この転送は、入力データを、一旦主メモリア
レイ２に記憶することなく、データ出力ユニット１６か
ら出力することを可能にする。
【０１１８】図１８を参照し、第５の実施の形態は、先
の実施の形態と同じＣＳ／，ＲＡＳ／，ＣＡＳ／，ＷＥ
／制御信号を受信する。これに加えて、アドレス転送制
御信号ＡＤＸ／を受信する。メモリ装置はこの制御信号
ＡＤＸ／を用いて、アドレスバスＡＤＤ上に入力がなく
ても、Ｘ又はＹアドレス信号を内部で発生する。ＲＡＳ
／及びＡＤＸ／がともに低レベルであるとき、Ｘアドレ
ス発生器２９は、先のＸアドレスを増加することによ
り、新しいＸアドレスを発生する。ＣＡＳ／及びＡＤＸ
／がともに低レベルであるとき、アドレスレジスタ５２
に保持されているＹアドレスはアドレスレジスタ出力ス
イッチ５４を介してダウンカウンタ３０に転送される。
【０１１９】図１８に示す動作において、読出しレイテ
ンシーは、先の実施の形態とは異なり、２クロックサイ
クルである。新しいＸアドレスＸｉ及びＹアドレスＹ
ｊ、並びに新しいデータＤａ５の入力に続き、入力デー
タＤａ５が、上記のように、データ入力ユニット１４か
らデータ出力ユニット１６に転送される。入力データＤ
ａ５はまたデータ入力ユニット１４内に保持される。新
しいデータＤａ５が書込まれるべきメモリセルに存在す
る古いデータＤｂ５は主メモリアレイ２から副メモリア
レイ４に転送される。この場合、データ出力ユニット１
６にラッチされない。その後、先の実施の形態と同様、
データＤａ４〜Ｄａ１が主メモリアレイ２から読出さ
れ、データＤｂ５〜Ｄｂ１が副メモリアレイ４から読出
される。
【０１２０】従って、データ出力端子（ＤＯＵＴ）から
出力されるデータは、Ｄａ５、次にＤａ４〜Ｄａ１、次
にＤｂ５〜Ｄｂ１である。このように、現フィールドか
ら５つの画素、先のフィールドから対応する５つの画素
を提供する。
【０１２１】図１８において、矢印Ｘは、アドレスレジ
スタ５２からダウンカウンタ３０へのアドレスＹｊの再
ローディングを示す。この動作はアクセスカウンタ５０
により以下のように制御される。列アドレスストローブ
信号ＣＡＳ／が低レベルとなるクロックサイクルにおい
て、内部制御信号ＰＳＴがアクセスカウンタ５０を例え
ば値「５」に初期設定する。ダウンカウンタ３０が５つ
の相連続するＹアドレス（ＹｊからＹｊ−４）カウント
する間、アクセスカウンタ５０は「５」から「０」にカ
ウントダウンする。アクセスカウンタ５０の計数値がゼ
ロになると、アクセスカウンタ５０は、ＰＡＩ制御信号
を活性化し、アドレスレジスタ５２に保持されているア
ドレスＹｊがダウンカウンタ３０に再びロードされる。
従って、次のクロックサイクルにおいて、アドレスレジ
スタ５２は再びＹｊからカウントダウンを始める。
【０１２２】このようにして、ダウンカウンタ３０は、
主メモリアレイ２及び副メモリアレイ４の双方からデー
タを読出すためのＹアドレスを、２度目のアドレス入力
なしで、容易に発生する。副メモリアレイ４からのデー
タの読出しの間、アクセスカウンタ５０も再び「５」か
ら「０」へカウントダウンする。副メモリアレイ４から
のデータの読出しに続き、アクセスカウンタ５０は再び
制御信号ＰＡＩを活性化し、開始アドレス（Ｙｊ）をダ
ウンカウンタ３０に今一度ロードする。データ入力１４
内のラッチ３４に保持されている新しい入力データＤａ
５は主メモリアレイ２に転送され、以前データＤｂ５に
より占められていたメモリセルに書込まれる。
【０１２３】このバーストアクセスの後、外部制御信号
ＡＤＸ／は２度低レベルとなる。最初はＣＳ／，ＲＡＳ
／とともにであり、次はＣＳ／，ＣＡＳ／，ＷＥ／とと
もにである。これらのコマンドにより、Ｘアドレス発生
器２９が次のＸアドレス（Ｘｉ＋１）を発生し、アクセ
スカウンタ５０は同じＹアドレス（Ｙｊ）をダウンカウ
ンタ３０に再ロードする。従って、次のバーストによ
り、現フィールド及び先のフィールドのＤａ５〜Ｄａ１
及びＤｂ５〜Ｄｂ１よりも一つ右側の５つの画素が出力
される。
【０１２４】それ以後、ＡＤＸ／により新しいアドレス
を発生して、同様にバーストを出力することができる。
水平走査線全体の画素データをこのようにして受信し、
メモリ装置に記憶するとともに、フィルタリングに必要
なバースト出力を提供することができる。しかもこれ
を、走査線の最初にただ一つのＸアドレス及びＹアドレ
スを用意することで実現できる。
【０１２５】図１８はさらに、従来のＳＤＲＡＭに対す
る第５実施の形態の利点を示している。第５の実施の形
態のバースト長さは、副メモリアレイ４のサイズによっ
てのみ（間接的に）制限される。これに対し、従来のＳ
ＤＲＡＭにおけるバースト長さは、特定の値「１」、
「２」、「４、」、「８」に制限される。制限のないバ
ーストも可能ではあるが、その場合、外部制御によりバ
ーストを停止しなければならない。従来のＳＤＲＡＭで
は、例えば、２つのフィールドの５つの相連続したアド
レスから読出された１０個のデータを連続したバースト
として得ることが困難である。
【０１２６】第５の実施の形態は図１９において点線で
囲んだフィールドメモリＦ１及びラインメモリＬ１１〜
Ｌ２４と同じ役割を果す。第１ないし第４の実施の形態
の場合よりも、新しいデータＤａ５の出力が含まれる点
において、機能が多い。しかし、メモリ装置を従属接続
する場合にはこの構成は第１ないし第４の実施の形態ほ
ど適切ではない。図１９においてメモリ装置Ｆ１が単独
で用いられているのに対し、図８では、メモリ装置Ｆ１
がメモリ装置Ｆ２と従属接続されている。
【０１２７】図２０は、第５の実施の形態における制御
信号ＰＡＩのタイミングを示している。ここで、開始Ｙ
アドレス（Ｙｊ）が"０１１０"で終るものとしている。
主メモリアレイ２内においてアクセスされる列の数は
「５」ではなく、「３」であると仮定している。ＰＡＩ
は時刻ｔ２を中心とするクロックサイクルにおいて高レ
ベルとされ、開始アドレスＹｊがダウンカウンタ３０に
ロードされ、"０１１０"がアドレス信号線ＹＡ３，ＹＡ
２，ＹＡ１，ＹＡ０に現われる。ダウンカウンタ３０が
減少すると、アドレス出力値は時刻ｔ３において"０１
０１"、時刻ｔ４において、"０１００"でそれぞれ終る
値に変わる。時刻ｔ５を中心とするクロックサイクルに
おいて、アクセスカウンタ５０はＰＡＩを再び高レベル
にし、同じアドレス（Ｙｊ）をアドレスレジスタ５２か
らダウンカウンタ３０に再ロードさせ、値"０１１０"が
再びアドレス信号線ＹＡ３，ＹＡ２，ＹＡ１，ＹＡ０に
現われる。
【０１２８】第５の実施の形態は図１８に示す動作モー
ドに限定されない。バーストの最初は、新しいデータＤ
ａ５ではなく、古いデータＤｂ５とし、メモリ装置の従
属接続を可能にしても良い。この場合、第１の実施の形
態について説明したように、新しいデータＤａ５の入力
は、古いデータＤｂ５の最初の出力と同じタイミングに
なるように制御されるのが好ましい。
【０１２９】バーストの最初を新しいデータＤａ５とす
るか古いデータＤｂ５とするかに拘らず、ＡＤＸ／制御
信号に応じての、アドレスレジスタ５２からダウンカウ
ンタ３０へのＹアドレスの再ロードにより、第５の実施
の形態において、単一の列アドレスを入力するだけで、
水平走査線全体の画素を受信し、記憶することが可能に
なり、フィルタリングに必要な出力データのバーストを
得ることができる。これは第５の実施の形態を制御する
装置の利点である。制御装置は同じ列アドレスを繰返し
供給する必要がないからである。
【０１３０】第６の実施の形態 図２１を参照し、第６の実施の形態は第５の実施の形態
と類似である。しかし、データバスの構成が異なる。第
５の実施の形態と同じ符号は同一又は相当する部材を示
す。以下第５の実施の形態との違いについて説明する。
【０１３１】第５の実施の形態では、主データバス及び
副データバスがデータバススイッチ２６で相互接続され
ていた。第６の実施の形態では、主データバス及び副デ
ータバスが互いに接続されていない。第２の実施の形態
と同様、主データバスラインＤｍ及びＤｍ／、並びに副
データバスラインＤｓ及びＤｓ／は、データ出力ユニッ
ト１６内の出力増幅器３６に別個に接続されている。従
って、出力増幅器３６は、第２の実施の形態と同様、主
データバスから副データバスへのデータの転送をする点
においてデータバススイッチ２６の役割を果すととも
に、副メモリアレイ４に書込まれるデータを増幅する点
において上記書込み増幅器２８の役割を果す。このた
め、データバススイッチ２６及び書込み増幅器２８を省
くことができる。
【０１３２】第２の実施の形態と同様、主データバスラ
インＤｍ及びＤｍ／はデータ入力ユニット１４内のラッ
チ３４に接続されている。副データバスラインＤｓ及び
Ｄｓ／はデータ入力ユニット１４に接続されていない。
【０１３３】第６の実施の形態は、第５の実施の形態と
同様に動作する。データバススイッチ２６がないので、
データバススイッチ２６内のトランジスタの電気抵抗が
なくなり、副メモリアレイ４へのアクセスがより速くな
る。また、第２の実施の形態と同様、データバスライン
対の電気キャパシタンスを小さくすることができる。従
って、第６の実施の形態は、第５の実施の形態よりも高
いクロックレートで動作することができ、データバスス
イッチ２６及び書込み増幅器２８の除去により回路構成
が簡単になる。
【０１３４】第７の実施の形態 図２２を参照し、第７の実施の形態は第５の実施の形態
と類似である。しかし、列アドレスバスの構成が異な
る。第５の実施の形態と同一の符号は同一または相当す
る部材を示す。以下、第５の実施の形態との違いについ
て説明する。
【０１３５】第５の実施の形態では、下位アドレスバス
２０が直接主Ｙデコーダ８に結合され、アドレスバスス
イッチ２６を介して副Ｙデコーダ１０に結合されてい
た。第７の実施の形態では、下位アドレスバスが二重に
なっており、一方の組の下位アドレスライン４７が主Ｙ
デコーダ８に結合され、他方の組の下位アドレスライン
４８が副Ｙデコーダ１０に結合されている。第５の実施
の形態のアドレスバススイッチ２２及びアドレス保持ラ
ッチ４０は省略されている。
【０１３６】第７の実施の形態は第５の実施の形態と同
様に動作する。しかし、アドレスバススイッチ２２がな
いので、アドレスバススイッチ２２内のトランジスタの
電気抵抗がなくなり、副メモリアレイ４へのアクセスが
一層高速になる。さらに、下位アドレスバスラインの電
気キャパシタンスを小さくできるので、これによっても
一層アクセスの高速化が図れる。従って、第７の実施の
形態は、第５の実施の形態よりも速いクロックレートで
動作することができ、アドレスバススイッチ２２及びア
ドレス保持ラッチ４０の除去により回路構成が簡単にな
る。
【０１３７】第８の実施の形態 図２３を参照し、第８の実施の形態は、第６の実施の形
態の特徴と第７の実施の形態の特徴を組合せたものであ
る。主データバスラインＤｍ及びＤｍ／並びに副データ
バスラインＤｓ及びＤｓ／は、データ出力ユニット１６
内の出力増幅器３６に別個に接続され、別個の下位アド
レスバスライン４７及び４８が主Ｙデコーダ８及び副Ｙ
デコーダ１０のために設けられている。第５の実施の形
態のアドレスバススイッチ２２、データバススイッチ２
６、書込み増幅器２８、及びアドレス保持ラッチ４０は
すべて省略されている。
【０１３８】第８の実施の形態は、回路構成の簡単化及
び動作の高速化と言う点に関し、第６の実施の形態の利
点と第７の実施の形態の利点とを併せ持っている。
【０１３９】第９の実施の形態 図２４を参照し、第９の実施の形態のメモリ装置は、２
つのバンクＡ及びＢを有する。２つのバンクの各々は第
５の実施の形態と構成が同じである。第５の実施の形態
と同一又は相当する部材は同一の符号に添字Ａ、Ｂを付
して示す。斯くして、バンクＡは、主メモリアレイ２
Ａ、副メモリアレイ４Ａ、Ｘデコーダ６Ａ、主Ｙデコー
ダ８Ａ、副Ｙデコーダ１０Ａ、Ｙアドレス発生器１２
Ａ、上位アドレスバス１８Ａ、下位アドレスバス２０
Ａ、アドレスバススイッチ２２Ａ、内部データバス２４
Ａ、データバススイッチ２６Ａ、書込み増幅器２８Ａ、
及びアドレス保持ラッチ４０Ａを有する。一方、バンク
Ｂは、主メモリアレイ２Ｂ、副メモリアレイ４Ｂ、Ｘデ
コーダ６Ｂ、主Ｙデコーダ８Ｂ、副Ｙデコーダ１０Ｂ、
Ｙアドレス発生器１２Ｂ、上位アドレスバス１８Ｂ、下
位アドレスバス２０Ｂ、アドレスバススイッチ２２Ｂ、
内部データバス２４Ｂ、データバススイッチ２６Ｂ、書
込み増幅器２８Ｂ、及びアドレス保持ラッチ４０Ｂを有
する。２つのデータバス２４Ａ及び２４Ｂはバンクスイ
ッチ５６を介してデータ入力ユニット１４及びデータ出
力ユニット１６に結合されており、データ入力ユニット
１４及びデータ出力ユニット１６はバンクＡ及びＢによ
り共用されている。
【０１４０】各バンクの回路構成の詳細は図１７に示し
たのと同じである。
【０１４１】図２４はまた第９の実施の形態の一つの動
作モードを示している。バンクＡ及びＢの主メモリアレ
イは、両者で動画の１フレーム（２つの連続したフィー
ルドからなる）分の画素データを記憶している。フィー
ルドデータは２つのバンクに偶数−奇数の区別により、
後述のように分割されている。２つの副メモリアレイは
同じバンクの主メモリアレイ内のデータに対し１フレー
ム（２フィールド）遅れたデータを保持している。
【０１４２】この動作モードにおいて、出力バーストは
３つの部分に分けられる。
【０１４３】最初に例えばバンクＡ内の主メモリアレイ
２Ａからデータが読出される（動作１）。このとき、１
画素のデータがバンクＡ内の副メモリアレイ４Ａに転送
される。副メモリアレイ４Ａに転送されるデータは２フ
ィールド古いものである。主メモリアレイ２Ａから読出
される他のデータは現フィールドのものである。
【０１４４】次に１フィールド古い画素データがバンク
Ｂ内の主メモリアレイ２Ｂから読みされる（動作２
ａ）。同時に、現フィールド内の一つの新しい画素のデ
ータがバンクＡ内の主メモリアレイ２Ａ内の、上記動作
１の副メモリアレイ４Ａへのデータ転送の転送元である
位置に書込まれる（動作２ｂ）。
【０１４５】最後に、バンクＡ内の副メモリアレイ４Ａ
から画素データが読出される（動作３）。これらのデー
タは２フィールド古いものである。
【０１４６】バースト内の最初の画素データは、副メモ
リアレイ４Ａに転送された古い画素であっても良く、主
メモリアレイ２Ａに書込まれた新しい画素であっても良
い。これはメモリ装置が従属接続で用いられているかど
うかに依る。
【０１４７】図２５は、バーストの各部分において５つ
の画素が出力される場合を示している。最初に最も新し
いフィールドに属する５つのデータＤａ５〜Ｄａ１がバ
ンクＡ内の主メモリアレイ２Ａから出力される。（デー
タＤａ５は、実際には、データ入力ユニット１４からデ
ータ出力ユニット１６への直接転送により出力され
る。）次に、一つ前のフィールドに属するデータＤｂ５
〜Ｄｂ１がバンクＢ内の主メモリアレイ２Ｂから出力さ
れる。最後に、２つ前のフィールドに属するデータＤｃ
５〜Ｄｃ１がバンクＡ内の副メモリアレイ４Ａから出力
される図２５に示すように、第９の実施の形態は、単一
のメモリ装置により、２つのフィールドメモリ（Ｆ１及
びＦ２）及び３組のラインメモリ（Ｌ１１〜Ｌ３４）の
役割を果し、３つの相連続するフィールド（フィールド
ａ、ｂ、ｃ）からのデータを提供することを可能にす
る。
【０１４８】図２を再び参照し、ディジタルフィルタリ
ングの際、処理動作の対象になるのは、通常奇数個のフ
ィールド内の画素であり、これにはフィルタされる画素
値が発生されるフィールドと、その前及び後の同数のフ
ィールドである。第９の実施の形態は、３つのフィール
ドＦｍ，Ｆｍ−１，Ｆｍ＋１内のデータに対し処理を行
なうことにより、フィールドＦｍ内のフィルタされた画
素を発生するフィルタリング動作を、単一のメモリ装置
で実現する。ここでフィールドＦｍ，Ｆｍ−１，Ｆｍ＋
１はそれぞれフィールドａ，ｂ，ｃに対応する。
【０１４９】従属接続により、第９の実施の形態はさら
に、５つのフィールドＦｍ，Ｆｍ−１，Ｆｍ−２，Ｆｍ
＋１，Ｆｍ＋２内のデータに対する演算によりフィール
ドＦｍ内のフィルタリングされた画素を発生するフィル
タリング動作を２つのメモリ装置で実現する。第１のメ
モリ装置は、図２５の新しい画素データＤａ５を受ける
と同時に、古い画素データＤｃ５、及びこれに伴う他の
フィールドａ，ｂ，ｃからの画素データのバーストを出
力する（画素データＤｃ５は２度出力されても良い。）
第２のメモリ装置は第１のメモリ装置から画素データＤ
ｃ５を受け、フィールドｃ，ｄ，ｅからの画素データを
出力する。フィールドａ，ｂ，ｃ，ｄ，ｅはフィールド
Ｆｍ＋２，Ｆｍ＋１，Ｆｍ，Ｆｍ−１，Ｆｍ−２にそれ
ぞれ対応する。この場合、２つのメモリ装置を従来の４
つのフィールドメモリ及び５組のラインメモリの代わり
に用いることができる。
【０１５０】図２６〜２９は第９の実施の形態のフィー
ルドデータを記憶する方法を示す。
【０１５１】図２６において、バンクＡは、フィールド
ａ（最新のフィールド）内の奇数Ｘアドレス（行アドレ
ス）の画素のデータ及びフィールドｂ（その前のフィー
ルド）の偶数Ｘアドレスの画素のデータを記憶する。バ
ンクＢは、フィールドａ内の偶数Ｘアドレスの画素のデ
ータ及びフィールドｂ内の奇数Ｘアドレスの画素のデー
タを記憶する。副メモリアレイはフィールドｃ及びｄの
対応するデータを保持する。図面中の矢印に付された数
字「１」、「２」、「３」は、フィールドａにおいて奇
数Ｘアドレスの行内の３つの画素をデータを読む動作
（１）、フィールドｂにおいて同じ行内の対応する３つ
の画素のデータを読む動作（２）、フィールド（ｃ）に
おいて同じ行内の対応する３つの画素のデータを読む動
作（３）を示す。これらの動作は、奇数Ｘアドレスの新
しい画素が、黒いドットで示す位置に受信されたときに
行なわれる。
【０１５２】次に受信されるべき新しい画素は、偶数行
（Ｘ）アドレスを有する。この画素は図２７において黒
いドットで示される場所に記憶される。一方、この偶数
Ｘアドレスを有する３つの画素のデータはフィールドａ
から（４）、次にフィールドｂから（５）、次にフィー
ルドｃから（６）読出される。
【０１５３】これらの動作により、バンクＡ及びバンク
Ｂにおいて交互に新しい画素が記憶される。これらの動
作は、フィールドａの全ての画素が受信されるまで、続
けられる。
【０１５４】図２８を参照し、次のフィールド（フィー
ルドｚ）において、偶数Ｘアドレスの画素のデータがバ
ンクＡに記憶され、奇数Ｘアドレスの画素のデータがバ
ンクＢに記憶される。これらの場合、フィールドｂのデ
ータが上書され、フィールドａのデータは保存される。
黒いドットは、バンクＡ内において、偶数Ｘアドレスの
新しい画素のデータが記憶される位置を示す。数字
「１」、「２」、及び「３」は、フィールドｚのこの偶
数Ｘアドレスの３つの画素のデータを読む動作（１）、
フィールドａの同じ行内の対応する３つの画素のデータ
を読む動作（２）、及びフィールドｂの同じ行内の対応
する３つの画素のデータを読む動作（３）を示す。
【０１５５】図２９において、バンクＢ内において、黒
いドットは次の新しい画素（奇数Ｘアドレスを有する）
のデータが記憶される位置を示す。数字「４」、
「５」、及び「６」は、フィールドｚのこの奇数Ｘアド
レスの３つの画素のデータを読出す動作（４）、フィー
ルドａの同じ行の対応する３つの画素のデータを読出す
動作（５）、及びフィールドｂの同じ行の対応する３つ
の画素のデータを読出す動作（６）を示す。
【０１５６】図２６ないし図２９においては、偶数及び
奇数行が分離して示してある。これは説明の便宜のため
であり、当然ながら偶数及び奇数行をインターリーブし
ても良い。
【０１５７】第９の実施の形態の幾つかの動作モードに
ついて次に説明する。最初の２つのモードにおいては、
図２６〜図２９を用いて概説した方法を用い、図３０に
示すように、３つの相連続するフィールドから画素デー
タを単一のバーストで出力する。
【０１５８】図３１は、従属接続されたメモリ構成に適
した動作モードを示す。
【０１５９】時刻ｔ１において、ＣＳ／及びＲＡＳ／が
低レベルであり、奇数Ｘアドレス（Ｘｉ）がラッチさ
れ、デコードされ、バンクＡ内の対応するワード線（Ｗ
Ｌｉ）がＸデコーダ６Ａにより駆動される。バンクバス
スイッチ５６は、バンクＡを出力ユニット１６に接続す
る状態になる。
【０１６０】時刻ｔ２において、ＣＳ／及びＣＡＳ／が
低レベルであり、Ｙアドレス（Ｙｊ）が受信され、バン
クＡ及びＢのＹアドレス発生器１２Ａ及び１２Ｂ内のア
ドレスレジスタ５２に記憶される。バンクＡにおいて、
アドレスＹｊは、ダウンカウンタ３０にロードされ、主
及び副Ｙデコーダ８Ａ及び１０Ａが順にイネーブルさ
れ、アドレスバススイッチ２２Ａが制御され（第１の実
施の形態と同様）、古いデータＤｃｊを、主メモリアレ
イ２Ａから副メモリアレイ４Ａに、そしてデータ出力ユ
ニット１６に転送する。バンクＢにおいては、この時ワ
ード線のプリチャージおよび、ビット線およびデータバ
スラインの初期化（プリチャージ及び等化）が開始され
る。
【０１６１】時刻ｔ３において、ＣＳ／及びＷＥ／が低
レベルであり、行アドレスＸｉ、列アドレスＹｊの新し
いデータＤａｊが受信され、データ入力ユニット１４内
にラッチされる。同時に、データ出力ユニット１６は同
じ行−列アドレスの古いデータＤｃｊを出力する。この
間、Ｙアドレス発生器１２Ａ内のダウンカウンタ３０は
減少を続け、データＤａｊ−１及びＤａｊ−２がバンク
Ａ内の主メモリアレイ２Ａからデータ出力ユニット１６
に転送され、ワード線ＷＬｉはバンクＢ内において活性
化されている。
【０１６２】主メモリアレイ２Ａからデータ出力ユニッ
ト１６へのデータＤａｊ−２の転送が完了すると、バン
クバススイッチ５６は切換えられバンクＢを出力ユニッ
ト１６に接続し、バンクＡを入力ユニット１４に接続す
る。そして、バンクＢ内の主メモリアレイ２からデータ
出力ユニット１６へのデータＤｂｊ，Ｄｂｊ−１，Ｄｂ
ｊ−２の転送が始まる。このとき、Ｙアドレス発生器１
２ｂ内のダウンカウンタ３０は必要な列アドレスを発生
する。
【０１６３】データのバースト出力が時刻ｔ３からｔ４
に示されるように続く。出力データは最初はバンクＡ
（フィールドａ）から、次にバンクＢ（フィールドｂ）
から読出される。データがバンクＢ内の主メモリアレイ
２Ｂから読出されている間、アドレスＹｊがＹアドレス
発生器１２Ａ内のダウンカウンタ３０に再ロードされ新
しいデータＤａｊがバンクＡ内の主メモリアレイ２Ａに
書込まれる。バンクＢからデータ出力ユニット１６への
データの転送が終ると、バンクＢは再びプリチャージさ
れ、初期化される。この間に、バンクＡ内の副メモリア
レイ４Ａからデータ出力ユニット１６へのデータの転送
も開始される。このとき、バンクバススイッチ５６は、
バンクＡを出力ユニット１６に結合し、Ｙアドレス発生
器１２Ａ内のダウンカウンタ３０は再びＹｊからＹｊ−
２までカウントダウンする。
【０１６４】時刻ｔ４において、次のＸアドレス（Ｘｉ
＋１）が入力される。これは偶数行アドレスであり、バ
ンクＢ内で対応するワード線（ＷＬｉ＋１）が活性化さ
れる。同時に、データ出力ユニット１６はデータＤｃｊ
を出力し、データＤｃｊ−２がバンクＡ内の副メモリア
レイ４Ａからデータ出力ユニット１６に転送される。
【０１６５】時刻ｔ５において、データ出力ユニット１
６からデータＤｃｊ−２が出力され、最初のバーストが
終る。同時に、ＣＳ／、ＣＡＳ／及びＡＤＸ／が低レベ
ルにされ、列アドレスＹｊがアドレスレジスタ５２か
ら、両バンクのＹアドレス発生器１２Ａ及び１２Ｂ内の
ダウンカウンタ３０内に再ロードされる。このとき、バ
ンクＡ内のワード線、ビット線、及びデータバスライン
の初期化（プリチャージ及び等化）が始まる。
【０１６６】時刻ｔ６において、第２のバーストが始ま
り、バンクＢ内の主メモリアレイ２Ｂからのデータの出
力と、バンクＢ内の主メモリアレイ２Ｂ内に書込まれる
新しいデータの入力とが行なわれる。第２のバーストは
第１のバーストと同様に行なわれる。但し、バンクＡと
バンクＢの役割が入替わる。
【０１６７】時刻ｔ７において、他の新しいＸアドレス
（Ｘｉ＋２）が受信され、第２のバーストの終了後、第
３のバーストが行なわれる。第３のバーストも、ＡＤＸ
信号を用いて同じ列アドレスを再ロードして、第１のバ
ーストと同様に行なわれる。
【０１６８】図３１に示すように、バンクＡ及びＢのア
クセスを交互に行なうことで、一つのバンクのプリチャ
ージは他のバンクからのデータの読出しの間に行なわ
れ、バースト間の遅れを短くできる。各バンクへの新し
い入力データの書込みも、他のバンクからのデータの読
出しの間に行なわれる。これにより動作の効率が高くな
る。
【０１６９】同じＸ及びＹアドレスを持つデータの同時
入力及び出力は、２つのメモリ装置を従属接続したと
き、両者が同じアドレス信号及び制御信号（ＣＳ／，Ｒ
ＡＳ／，ＣＡＳ／，ＷＥ，及びＡＤＸ／）を受け、両者
から同じタイミングで出力データが得られることを意味
する。この結果、従属接続されたメモリシステムの設計
が簡単になる。
【０１７０】図３１のＸアドレスはすべて外部で発生さ
れている。しかし、第９の実施の形態は、第５の実施の
形態で説明したモードで動作することができる。この場
合、新しいＸアドレスはＣＳ／，ＲＡＳ／，及びＡＤＸ
／に応じて自動的に発生される。
【０１７１】図３２は、従属接続されないメモリ構成に
使用するのに適した同様の一連のバーストを示す。この
モードにおける動作は図３１と略同じである。但し、新
しいデータ（Ｄａｊ）の入力が２クロックサイクル早く
行なわれ、これにより新しいデータがデータ入力ユニッ
ト１４からデータ出力ユニット１６に転送され、バース
トの最初のデータとして出力されるのを可能にしてい
る。このモードにおいて、第９の実施の形態は、出力を
重複することなく、３フィールドの各々から３つの画素
のデータを出力する。詳細な説明は省略する。
【０１７２】第９の実施の形態の先に述べた動作モード
はフィールド遅延が要求されるディジタルフィルタリン
グにおいて有用である。しかし、第９の実施の形態は他
の動作、例えば動き予測（その場合フレーム遅延が必要
である）においても利点を発揮する。図３３を参照し、
そのような動作の場合、フィールドａ及びｃからのデー
タのバーストが必要であり、間のフィールドｂからのデ
ータは必要ではない。図３４は従属モードにおけるこの
種のバーストの出力を示す。時刻ｔ１におけるＸアドレ
スの入力により開始される最初のバーストでは、フィー
ルドａ及びｃからのデータが出力される。データＤｃｊ
は２度出力される。１度は新しいデータＤａｊの入力と
同時である。一つのバンク、例えばバンクＡのみがこの
バーストで用いられる。他のバンク（バンクＢ）は、最
初のバースト中に、時刻ｔ３からｔ４までの間にプリチ
ャージされる。バンクＢを用いる、第２のバーストのた
めのコマンド及びデータの入力は、時刻ｔ４、ｔ５、ｔ
６に起きる。これにより、第１のバーストの終了後直ち
に（中断なく）第２のバーストが始まる。第２のバース
トのためのアドレスは、第５の実施の形態で説明したよ
うにＡＤＸ／信号により発生される。第２のバーストの
間に、背景動作として新しいデータＤａｊがバンクＡ内
の主メモリアレイ２Ａに書込まれ、バンクＡがプリチャ
ージされる。
【０１７３】図３５は、第９の実施の形態の類似の非従
属接続動作モードを示す。動作タイミングは図３４と略
同じである。但し、新しいデータ（Ｄａｊ）の入力が２
クロックサイクル早く行なわれ、新しい入力データが、
データ入力ユニット１４からデータ出力ユニット１６に
転送され、バーストの最初のデータとして出力されるの
を可能にしている。各バーストは２フィールド（相互間
に１フレーム遅延を有する）の各々からの５つの画素か
らなる。
【０１７４】画像処理動作のある種のものにおいては、
異なるフィールドに対し異なる量のデータが必要とされ
る。図３６は、フィールドａから５画素、フィールドＢ
から３画素、フィールドｃから５画素がそれぞれ要求さ
れる場合を示す。第９の実施の形態は、バンクＡ及びＢ
のための別個のＹアドレス発生器１２Ａ及び１２Ｂを有
するので、バンクＡ及びＢのダウンカウンタ及びＹアド
レスデコーダを別個に制御することにより、上記の要求
に簡単に応えることができる。
【０１７５】図３７は、非従属接続モードにおける、こ
の種のバースト出力を示す。このバーストは、フィール
ドａからの５画素（ＤａｊからＤａｊ−４）、フィール
ドｂからの３画素（ＤｂｊからＤｂｊ−２）、及びフィ
ールドｃからの５画素（ＤｃｊからＤｃｊ−４）を含
む。この種のバーストは、１４クロックサイクルの周期
で繰返される。これは新しい画素の入力相互間の間隔
（文字「Ｔ」で示す）に等しい。
【０１７６】この種の動作の更なる詳細は後の実施の形
態の説明で現われる。
【０１７７】第１０の実施の形態 図３８を参照し、第１０の実施の形態は、第９の実施の
形態と類似である。但し、第６の実施の形態と同様、各
バンクが主及び副メモリアレイのための別個のデータバ
スラインを有する。バンクＡは主データバス５８Ａ及び
副データバス６０Ａを有する。バンクＢは、主データバ
ス５８Ｂ及び副データバス６０Ｂを有する。主データバ
ス５８Ａ及び５８Ｂはバンクバススイッチ５６を介して
データ入力ユニット１４及びデータ出力ユニット１６に
接続されている。副データバス６０Ａ及び６０Ｂはバン
クバススイッチ５６を介してデータ出力ユニット１６に
接続されている。
【０１７８】図３８の他の部材は図２４のものと同じで
あり、同じ符号が付されている。
【０１７９】別個の主及び副データバスを備えているの
で、第９の実施の形態のデータバススイッチ２６Ａ及び
２６Ｂ並びに書込み増幅器２８Ａ及び２８Ｂが不要とな
り、回路構成が簡単になる。さらに、第６の実施の形態
と同様、データバスラインの電気抵抗及びキャパシタン
スが小さくなり、動作速度が高まる。
【０１８０】第１１の実施の形態 図３９を参照し、第１１の実施の形態は第９の実施の形
態と類似である。但し、第７の実施の形態と同様、各バ
ンクが、主及び副メモリアレイに対し別個のアドレスバ
スラインを有する。バンクＡは主下位アドレスライン４
７Ａ及び副下位アドレスライン４８Ａを有する。バンク
Ｂは主下位アドレスライン４７Ｂ及び副下位アドレスラ
イン４８Ｂを有する。図３９の他の部材は、図２４のも
のと同じであり、同じ符号が付されている。
【０１８１】別個の主及び副アドレスバスを備えること
により、第９の実施の形態のアドレスバススイッチ及び
アドレス保持ラッチが不要となり、回路構成が簡単にな
る。さらに、第７の実施の形態について述べたように、
アドレスバスラインの電気抵抗及びキャパシタンスを小
さくすることができ、動作速度が高くなる。
【０１８２】第１２の実施の形態 図４０を参照し、第１２の実施の形態は第１０及び第１
１の実施の形態の特徴を組合せたものである。別個の、
主データバス５８Ａ、５８Ｂ、及び別個の副データバス
６０Ａ、６０Ｂが設けられ、別個の主下位アドレスライ
ン４７Ａ、４７Ｂ、及び別個の副下位アドレスライン４
８Ａ、４８Ｂが設けられている。第９の実施の形態のバ
ススイッチ２２Ａ、２２Ｂ、２６Ａ、２６Ｂ、書込み増
幅器２８Ａ、２８Ｂ、及びアドレス保持ラッチ４０Ａ、
４０Ｂがすべて不要となる。
【０１８３】第１２の実施の形態は第１０及び第１１の
実施の形態の双方の利点（回路構成の簡単化及び動作の
高速化）を併せ持つ。
【０１８４】第１３の実施の形態 図４１を参照し、第１３の実施の形態は第１１の実施の
形態に類似である。但し、データバス２４Ａ、２４Ｂは
主及び副部分に分割されておらず、書込み増幅器が設け
られていない。斯くして、第１１の実施の形態のバスス
イッチ２６Ａ、２６及び書込み増幅器２８Ａ、２８Ｂが
除去されている。
【０１８５】新たな部材として、第１３の実施の形態は
バンクバススイッチ５６に結合された転送レジスタ６２
を備えている。転送レジスタ６２は、一つのバンク内の
主メモリアレイから副メモリアレイに転送されつつある
データを一時的に記憶し、これによりそのデータの副メ
モリアレイへの書込みを、他のバンクがアクセスされて
いる間に、背景動作として行なうことを可能にする。
【０１８６】他の部材は図３９のものと同様であり、同
じ符号が付されている。データ入力ユニット１４とデー
タ出力ユニット１６の相互接続は図４１に明示されてい
る。
【０１８７】次に第１３の実施の形態の、非従属接続、
フィールド遅延モードにおける動作を、図４２〜図４７
を参照して説明する。入力及び出力データ及び制御信号
のタイミング関係は第９の実施の形態の対応するモード
と同じであるので、図３２に示されたタイミング及びデ
ータ値をも参照する。
【０１８８】図３２に示されるように、Ｘ及びＹアドレ
スＸｉ及びＹｊの入力（ｔ１、ｔ２）の後、図４２のバ
ンクＡ、Ｂにおいてワード線ＷＬａｉ，ＷＬｂｉが、第
９の実施の形態で説明したタイミングで活性化され、バ
ンクバススイッチ５６がデータ出力ユニット１６及び転
送レジスタ６２を共にバンクＡのデータバス２４Ａに結
合する。バンクＡの主メモリアレイ２Ａ内の、このＸ−
Ｙアドレス（Ｘｉ−Ｙｊ）に記憶された古いデータＤｃ
ｊはデータバス２４Ａ及びバンクバススイッチ５６を介
して転送レジスタ６２に転送され（図４２の矢印）、新
しい入力データＤａｊはデータ入力ユニット１４からデ
ータ出力ユニット１６に転送される。データＤａｊはデ
ータ出力ユニット１６から、２クロックサイクルの読出
しレイテンシーを持って出力される（図３２、時刻ｔ
３）。
【０１８９】図４３を参照し、データＤｃｊの後、デー
タＤａｊ−１，Ｄａｊ−２が主メモリアレイ２Ａからデ
ータバス２４Ａ及びバンクバススイッチ５６を介してデ
ータ出力ユニット１６に転送され、時刻ｔ３後の次の２
クロックサイクルにデータ出力ユニット１６から出力さ
れる。データＤａｊ，Ｄｃｊはそれぞれデータ入力ユニ
ット１４及び転送レジスタ６２にそれぞれ保持されたま
まである。
【０１９０】図４４を参照し、バンクＡ内の主メモリア
レイ２Ａからデータ出力ユニット１６へのデータＤａｊ
−２の転送に続き、バンクバススイッチ５６が切換えら
れ、データ入力ユニット１４がバンクＡのデータバス２
４Ａに接続され、データ出力ユニット１６がバンクＢの
データバス２４Ｂに接続される。Ｙアドレス発生器１２
Ａ、１２Ｂはともに列アドレスＹｊを発生する。新しい
入力データＤａｊはデータ入力ユニット１４からバンク
バススイッチ５６及びデータバス２４Ａを介してバンク
Ａ内の主メモリアレイ２Ａに転送され、データＤｃｊが
記憶されていたメモリセルに書込まれる。略同時に、デ
ータＤｂｊがバンクＢ内の主メモリアレイ２Ｂからデー
タバス２４Ｂ及びバンクバススイッチ５６を介して、デ
ータ出力ユニット１６に転送され、データＤａｊ−２の
次に出力される。
【０１９１】次に、図４５を参照し、バンクＡ内のＹア
ドレス発生器１２Ａは任意の便宜な列アドレスを発生す
る。一方、バンクＢ内のＹアドレス発生器１２Ｂはカウ
ントダウンして、Ｙｊ−１及びＹｊ−２を出力する。こ
れらのクロックサイクルにおいて、転送レジスタ６２に
保持されたデータＤｃｊは、バンクバススイッチ５６及
びデータバス２４Ａを介してバンクＡ内の副メモリアレ
イ４Ａに転送され、Ｙアドレス発生器１２Ａにより指定
される列のメモリセル内に書込まれる。一方、データＤ
ｂｊ−１及びＤｂｊ−２はバンクＢ内の主メモリアレイ
２Ｂからデータバス２４Ｂ及びバンクバススイッチ５６
を介してデータ出力ユニット１６に転送される。これら
のデータはデータＤｂｊの次にデータ出力ユニット１６
から出力される。
【０１９２】図４６を参照し、次に、データ出力ユニッ
ト１６に転送され、データ出力ユニット１６から出力さ
れるべきデータは、転送レジスタ６２に保持されている
データＤｃｊである。データＤｃｊは図３２の時刻ｔ４
にデータ出力ユニット１６から出力される。
【０１９３】図４７を参照し、バンクバススイッチ５６
が再び切換えられ、データ出力ユニット１６がバンクＡ
内のデータバス２４Ａに接続され、Ｙアドレス発生器１
２Ａが更に２つ列アドレスを発生する。データＤｃｊ−
１及びＤｃｊ−２はバンクＡ内の副メモリアレイ４Ａか
らデータバス２４Ａ及びバンクバススイッチ５６を介し
てデータ出力ユニット１６に転送され、データＤｃｊに
続いて出力される。これにより図３２の最初のバースト
が完了する。
【０１９４】次のバーストも同様に行なわれる。但し、
バンクＡ及びＢの役割が入替わる。
【０１９５】第１３の実施の形態も図３１に示すように
従属接続モードで動作することができる。内部動作は図
４２〜図４７を参照して説明したのと同様である。但
し、データ入力ユニット１４からデータ出力ユニット１
６への新しいデータＤａｊの転送は行なわれない。代り
に古いデータＤｃｊがデータ出力ユニット１６に転送さ
れ、バーストの最初に出力され、新しいデータＤａｊの
入力が古いデータＤｃｊの出力と同時に行なわれる（図
４８）。
【０１９６】第１の実施の形態における外部データ入力
及び出力のシーケンス及びタイミングは第９の実施の形
態と同じであるが、転送レジスタ６２は内部動作に対す
る要求を幾つかの点で緩和する。図４５に示すように、
データＤｃｊの転送レジスタ６２から副メモリアレイ４
Ａへの書込みが、データＤｂｊ−１及びＤｂｊ−２の主
メモリアレイ２Ｂからデータ出力ユニット１６への転送
の間に、背景において行なわれるので、副Ｍメモリアレ
イ４Ａ内のビット線上のデータＤｃｊの増幅のためのタ
イミングマージンが大きくなる。さらに、データＤｃｊ
の主２Ａからの転送と、副メモリアレイ４Ａへの転送と
が別個の動作で行なわれるので、副メモリアレイ４Ａへ
のアクセスが始まるときにＹアドレス発生器１２Ａ内の
ダウンカウンタ３０に再ロードする必要がなく、ダウン
カウンタ３０は現在の値を引続いてカウントダウンを続
ければ良い。Ｙアドレス発生器１２Ａ内のダウンカウン
タ３０は、全バーストの間に、データＤａｊを主メモリ
アレイ２Ａに書込む前に、再ロードを（第９の実施の形
態のごとく２度ではなく）１度行なう必要がある。
【０１９７】上記の説明においてデータＤａｊの主メモ
リアレイ２Ａへの書込みが、データＤｃｊの副メモリア
レイ４Ａへの書込みの前に行なわれる。しかし、これら
の順序は逆にしても良い。
【０１９８】第１３の実施の形態の変形として、副メモ
リアレイ４Ａ及び４Ｂ内の任意のアドレスにデータを記
憶することができ、データバス２４Ａ及び２４Ｂが主及
び副部分に分割されていないので、第１３の実施の形態
をメモリアレイ、Ｙデコーダ、Ｙアドレスバンクが各バ
ンクに一つしかない場合に適用し得る。この場合、各バ
ンクのメモリアレイの一部は副部分として利用され、上
書されるデータが同じアレイの他の（主）部分からこの
副部分に転送される。
【０１９９】次に、第１３の実施の形態に関連する更に
５つの実施の形態を説明する。如何の説明で図４１と同
じ符号は等価な部材を示す。
【０２００】第１４の実施の形態 図４９を参照し、第１４の実施の形態は、データ入力ユ
ニット１４とバンクバススイッチ５６の間に結合された
入力データレジスタ６４を含む。入力データはデータ入
力ユニット１４から入力データレジスタ６４に転送さ
れ、主メモリアレイの一つに書込まれるまでの間入力デ
ータレジスタ６４に保持される。
【０２０１】この違いを除けば、第１４の実施の形態は
第１３の実施の形態と同様に動作する。従って、詳細な
説明は省略する。
【０２０２】入力データレジスタ６４により、メモリ装
置の内部動作のタイミングに関し自由度が増大する。他
の利点は、入力データがメモリアレイの近くで記憶され
ることである。この点は、データ入力ユニット１４から
バンクバススイッチ５６の間には、信号線の長さ及び信
号伝搬時間と言う点で長い距離があるかも知れないので
重要である。
【０２０３】第１５の実施の形態 図５０を参照し、第１５の実施の形態は第１３の実施の
形態と同様である。但し、単一の転送レジスタ６２の代
りに、バンクＡ、Ｂのデータバス２４Ａ、２４Ｂに別個
の転送レジスタ６２Ａ、６２Ｂが結合されている。この
構成により、データを、バンクバススイッチ５６を介す
ることなく、各バンクの主メモリアレイから転送レジス
タに転送すること、及び転送レジスタから各バンクの副
メモリアレイに転送することが可能になる。そのため、
転送の際、バンクバススイッチ５６の電気抵抗が障害と
ならない。
【０２０４】第１６の実施の形態 図５１を参照し、第１６の実施の形態は、第１４の実施
の形態及び第１５の実施の形態の特徴を組合せたもので
ある。即ち、第１４の実施の形態のように、入力データ
レジスタ６４を有し、第１５の実施の形態のように別個
の転送レジスタ６２Ａ、６２Ｂを有する。この構成の利
点は上記の通りである。
【０２０５】第１７の実施の形態 図５２を参照し、第１７の実施の形態は、バンクＡ、Ｂ
の双方に単一のフルデュープレクスデータバス６６を用
いており、これにより、第１３の実施の形態のバンクバ
ススイッチ５６を除去している。フルデュープレクスデ
ータバスは、読出し及び書込みを、衝突を起こすことな
く、同時に行ない得るデータバスである。データバス６
６は、データ入力ユニット１４、データ出力ユニット１
６及び転送レジスタ６２に直接結合されている。
【０２０６】他の部材は、第１３の実施の形態のものと
同様であり、同じ符号で示されている。
【０２０７】第１７の実施の形態は第１３の実施の形態
と略同様に動作する。但し、データバスの切換えの必要
がなく、またバンクバススイッチの電気抵抗もない。
【０２０８】第１８の実施の形態 図５３を参照し、第１８の実施の形態は第１４の実施の
形態及び第１７の実施の形態の特徴を組合せたものであ
る。即ち、データ出力ユニット１６、転送レジスタ６
２、及び入力データレジスタ６４に結合されたフルデュ
ープレクスデータバス６６を有する。この構成の利点は
上記の通りである。
【０２０９】第１９の実施の形態 図５４を参照し、第１９の実施の形態は第１３の実施の
形態に対して、Ｙアドレス発生器１２Ａ、１２Ｂの構成
において異なる。第１３の実施の形態では、各Ｙアドレ
ス発生器が別個にアクセスカウンタ５０を有し、これに
よりダウンカウンタ３０により発生されるアドレスの数
を制御していた。第１９の実施の形態では、Ｙアドレス
発生器１２Ａ、１２Ｂが同じアクセスカウンタ５０を共
用する。共用されるアクセスカウンタ５０はメモリ制御
信号発生器（ＳＧ）６８（これまでの実施の形態では図
示の簡単化のため省略していた）により制御される。第
１９の実施の形態にはまた、アクセスカウントレジスタ
７０が設けられている。このアクセスカウントレジスタ
７０は、アクセスカウンタ５０のための初期値ＡＤＮを
記憶する。この値はメモリ制御信号発生器６８から供給
される。
【０２１０】第１９の実施の形態の他の部材（転送レジ
スタ６２を含む）は第１３の実施の形態と同じであり、
同じ符号で示されている。
【０２１１】第１９の実施の形態は、Ｙアドレス発生器
１２Ａ、１２Ｂの各々が常に固定数の相連続するアドレ
スを発生するようにアドレス発生器を制御するための効
率的な方法を提供する。メモリ制御信号発生器６８は、
単に適切な固定数ＡＤＮをアクセスカウントレジスタ７
０に書込み、次いでアクセスカウンタ５０に対し、この
固定数ＡＤＮを適切な時に再ロードするようコマンドを
与え、アクセスカウンタ５０にＹアドレス発生器１２
Ａ、１２Ｂに対する制御を行なわせる。
【０２１２】この制御モードは、例えば、図３１及び図
３２に示すように、３つのフィールドの各々から同数の
画素を必要とするフィルタリング動作において有用であ
る。
【０２１３】第２０の実施の形態 図５５を参照し、第２０の実施の形態は第１４の実施の
形態と第１９の実施の形態の特徴を組合せたものであ
り、転送レジスタ６２、入力データレジスタ６４、メモ
リ制御信号発生器６８により制御される共用のアクセス
カウンタ５０、固定値ＡＤＮを記憶するアクセスカウン
トレジスタ７０を有する。アクセスカウントレジスタ７
０に記憶される固定値ＡＤＮは、Ｙアドレス発生器１２
Ａ、１２Ｂにより発生される相連続するアドレスの数を
制御するためにアクセスカウンタ５０により利用され
る。第２０の実施の形態の利点は上記の通りである。
【０２１４】第２１の実施の形態 図５６を参照し、第２１の実施の形態は、第１５の実施
の形態の特徴と、第１９の実施の形態の特徴を組合せた
ものであり、第１９の実施の形態の単一の転送レジスタ
６２の代りに、バンクＡ、Ｂ内のデータバス２４Ａ、２
４Ｂに結合された別個の転送レジスタ６２Ａ、６２Ｂを
有する。第２１の実施の形態の利点は上記の通りであ
る。
【０２１５】第２２の実施の形態 図５７を参照し、第２２の実施の形態は第１６の実施の
形態及び第１９の実施の形態の特徴を組合せたものであ
り、入力データレジスタ６４、別個のバンクＡ、Ｂ内の
データバス２４Ａ、２４Ｂに結合された別個の転送レジ
スタ６２Ａ、６２Ｂ、及び第１９の実施の形態で説明さ
れた他の部材を有する。第２２の実施の形態の利点は上
記の通りである。
【０２１６】第２３の実施の形態 図５８を参照し、第２３の実施の形態は第１７の実施の
形態及び第１９の実施の形態の特徴を組合せたものであ
り、データ入力ユニット１４、データ出力ユニット１６
及び転送レジスタ６２に結合されたフルデュープレクス
データバス６６と、第１９の実施の形態で説明した他の
部材を有する。第２３の実施の形態の利点は上記の通り
である。
【０２１７】第２４の実施の形態 図５９を参照し、第２４の実施の形態は第１８の実施の
形態と第１９の実施の形態の特徴を組合せたものであ
り、データ出力ユニット１６、転送レジスタ６２、及び
入力データレジスタ６４に結合されたフルデュープレク
スデータバス６６と、第１９の実施の形態で説明した他
の部材を有する。第２４の実施の形態の利点は上記した
のと同じである。
【０２１８】第２５の実施の形態 図６０を参照し、第２５の実施の形態は、第１９の実施
の形態の構成に、さらに２つのアクセスカウントレジス
タ７２、７４を付加したものである。第１のアクセスカ
ウントレジスタ７０は、バースト内の最初にアクセスさ
れるフィールドから必要とされる画素の数に対応した値
ＡＤＮ１を保持する。第２及び第３のアクセスカウント
レジスタ７２、７４、は第２、第３のフィールドから必
要とされる画素の数に対応した値ＡＤＮ２、ＡＤＮ３を
保持する。３つの値ＡＤＮ１，ＡＤＮ２，ＡＤＮ３はす
べてメモリ制御信号発生器６８から供給される。
【０２１９】第２５の実施の形態は図３６及び図３７に
示したように、必要とされる画素データの数がフィール
ドごとに異なるフィルタリング動作において有用であ
る。図３６及び図３７の動作のためには、ＡＤＮ１，Ａ
ＤＮ２，ＡＤＮ３はそれぞれ「５」、「３」、「５」に
設定される。ＡＤＮ１は、バーストの最初の部分（この
ときデータは例えばバンクＡの主メモリアレイ２Ａから
読出される）を制御するために用いられる。ＡＤＮ２
は、バーストの第２の部分（このときデータは例えばバ
ンクＢの主メモリアレイ２Ｂから読出される）を制御す
るために用いられる。ＡＤＮ３は、バーストの第３の部
分（このときデータは例えばバンクＡの副メモリアレイ
４Ａから読出される）を制御するために用いられる。
【０２２０】第２６の実施の形態 図６１を参照し、第２６の実施の形態は第２５の実施の
形態の構成に一対のアドレス再計算器（ＲＥＣＡＬＣ）
７６Ａ、７６Ｂを付加したものである。アドレス再計算
器７６Ａは、バンクＡ内のＹアドレス発生器１２Ａに結
合され、メモリ制御信号発生器６８により出力されるシ
フト制御信号ＳＦＴａに応じて、Ｙアドレス発生器１２
Ａで用いられる開始Ｙアドレスを再計算する。アドレス
再計算器７６Ｂは、バンクＢ内のＹアドレス発生器１２
Ｂに結合され、メモリ制御信号発生器６８により出力さ
れるシフト制御信号ＳＦＴｂに応じて、Ｙアドレス発生
器１２Ｂで用いられる開始Ｙアドレスを再計算する。
【０２２１】第２６の実施の形態はインターレース走査
から順次走査への変換に用いられるフィルタリングにお
いて特に有用である。これは図６２〜図６４に示されて
いる。図６２〜図６４は、時間軸に沿って分布するいく
つかの相連続するフィールドの垂直断面を示す。
【０２２２】図６２において、インターレース走査にお
いては、偶数フィールド（フィールドａ、ｃ）の画素は
奇数フィールド（フィールドｂ、ｄ）の画素の間の空間
に配置されている。画素Ｄｃ３の位置においてフィルタ
された画素値を生成するための典型的なフィルタリング
処理においては、偶数フィールドｃからの５つの画素
（Ｄｃ１〜Ｄｃ５）、先の奇数フィールドｄからの４つ
の画素（Ｄｄ２〜Ｄｄ５）、及び後の奇数フィールドｂ
からの４つの画素（Ｄｂ２〜Ｄｂ５）が必要とされる。
【０２２３】これらのデータは第２５の実施の形態では
単一のバーストとして生成される。メモリ装置に記憶さ
れたとき、矢印で示すように画素Ｄｂ５，Ｄｃ５，Ｄｄ
５がすべて同じ列アドレスを有するからである。即ち、
開始列アドレスはこれら３つのフィールドｂ，ｃ，ｄに
おいて同じである。必要なのは、ＡＤＮ１、ＡＤＮ３に
値「４」を与え、ＡＤＮ２に値「５」を与えることだけ
である。画素Ｄｂ５の記号「×」は、バーストの間に新
しいデータが古いデータ上に書換えられる場所を示す。
【０２２４】順次走査への変換のためには、フィールド
ｃの画素Ｄｃ２，Ｄｃ３の中間に位置する新しい画素の
生成が求められ、図６３に示されるデータ、即ちフィー
ルドｄの画素Ｄｄ１〜Ｄｄ５，フィールドｃの画素Ｄｃ
１〜Ｄｃ４、フィールドｂの画素Ｄｂ１〜Ｄｂ５が必要
とされる。これらのデータを第２５の実施の形態で生成
するのは容易ではない。フィールドｃの開始アドレス
（列アドレスＤｃ４）がフィールドｂ、ｄの開始アドレ
ス（Ｄｄ５，Ｄｂ５）と異なるからである。
【０２２５】図６４は、奇数フィールドｂ内の画素値Ｄ
ｂ３の変換に必要な画素データ、即ちフィールドｃのＤ
ｃ１〜Ｄｃ４、フィールドｂのＤｂ１〜Ｄｂ５、フィー
ルドａのＤａ１〜Ｄａ４を示す。この場合、フィールド
ｂの開始列アドレスが、フィールドａ、ｃの開始列アド
レスと異なるだけでなく、新しい入力画素データＤａ５
が出力バーストの一部を構成しない。
【０２２６】第２６の実施の形態はこれらのすべての場
合に対応し得る。以下に図６２〜図６４の動作を詳細に
説明する。
【０２２７】図６２のバーストのためには、メモリ制御
信号発生器６８はＡＤＮ１を「４」に、ＡＤＮ２を
「５」に、ＡＤＮ３を「４」にそれぞれ設定し、ＳＦＴ
ａ及びＳＦＴｂを共に「０」に設定する。図６５は結果
として得られる出力シーケンスを示す。
【０２２８】出力がバンクＢから始まると仮定し、最初
にＡＤＮ１（「４」）がアクセスカウントレジスタ７０
から読出されアクセスカウンタ５０に書込まれる。そこ
で、アクセスカウンタ５０は、バンクＢ内のＹアドレス
発生器１２Ｂに４つのＹアドレス（Ｙｊ〜Ｙｊ−３）を
発生させる。データＤｄ５はバンクＢ内の主メモリアレ
イ２Ｂから転送レジスタ６２に転送され、新しい入力デ
ータＤｂ５がデータ入力ユニット１４からデータ出力ユ
ニット１６に転送され、データＤｂ４〜Ｄｂ２がバンク
Ｂ内の主メモリアレイ２Ｂから読出され、データ出力ユ
ニット１６から、データＤｂ５の後に、出力される。
【０２２９】次にＡＤＮ２（「５」）が第２のアクセス
カウントレジスタ７２から読出されアクセスカウンタ５
０に書込まれる。そこで、アクセスカウンタ５０は、バ
ンクＡ内のＹアドレス発生器１２Ａに５つのＹアドレス
（Ｙｊ〜Ｙｊ−４）を発生させる。Ｄｃ５〜Ｄｃ１がバ
ンクＡ内の主メモリアレイ２Ａから順に出力される。こ
の間、背景において、データＤｄ５が転送レジスタ６２
からバンクＢの副メモリアレイ４Ｂに書込まれ、データ
入力ユニット１４内に保持されている新しい入力データ
Ｄｂ５は主メモリアレイ２Ｂ内に書込まれる。
【０２３０】最後にＡＤＮ３（「４」）が第３のアクセ
スカウントレジスタ７４から読出されアクセスカウンタ
５０に書込まれる。Ｙアドレス発生器１２Ｂはさらに４
つのＹアドレスを発生し、データＤｄ５〜Ｄｄ２がバン
クＢ内の副メモリアレイ４Ｂから出力される。
【０２３１】図６４のバーストのためには、出力がバン
クＡから始まるものと仮定する。メモリ制御信号発生器
６８はＡＤＮ１を「４」に、ＡＤＮ２を「５」に、ＡＤ
Ｎ３を「４」にそれぞれ設定し、ＳＦＴａを「１」にＳ
ＦＴｂを「０」に設定する。図６６は結果として得られ
る出力シーケンスを示す。
【０２３２】最初にＡＤＮ１（「４」）がアクセスカウ
ントレジスタ７０から読出されアクセスカウンタ５０に
書込まれる。そこで、Ｙアドレス発生器１２Ａは４つの
Ｙアドレスを発生する。ＳＦＴａが「１」であるので、
アドレス再計算器７６Ａでは開始アドレスが計算され、
Ｙｊではなく、Ｙｊ−１が求められる。Ｙアドレス発生
器１２ＡはアドレスＹｊをスキップし、Ｙｊ−１からＹ
アドレス出力を開始する。データＤａ４〜Ｄａ１がバン
クＡ内の主メモリアレイ２Ａからデータ出力ユニット１
６に転送され、データ出力ユニット１６によりバースト
の最初の部分として出力される。
【０２３３】次にＡＤＮ２（「５」）が第２のアクセス
カウントレジスタ７２から読出されアクセスカウンタ５
０に書込まれる。そこで、アクセスカウンタ５０は、バ
ンクＡ内のＹアドレス発生器１２Ｂに５つのＹアドレス
を発生させる。ＳＦＴｂが「０」であるので、アドレス
再計算器７６Ｂは開始アドレスを変更せず、従って開始
アドレスはＹｊのままである。Ｄｂ５〜Ｄｂ１がバンク
Ｂ内の主メモリアレイ２Ｂから順に出力され、データ出
力ユニット１６により出力される。この間、バンクＡで
は、背景において、Ｙアドレス発生器１２Ａが、先にス
キップされたアドレスＹｊを発生する。データＤｃ５は
主メモリアレイ２Ａから転送レジスタ６２に転送され、
その新しい入力データＤａ５が主メモリアレイ２Ａ内の
同じアドレスに書込まれる。この書込み動作の後、Ｙア
ドレス発生器１２Ａが適切なアドレスを発生し、転送レ
ジスタ６２に保持されているデータＤｃ５はバンクＡ内
の副メモリアレイ４Ａ内に書込まれる。
【０２３４】最後にＡＤＮ３（「４」）がアクセスカウ
ンタ５０に書込まれ、Ｙアドレス発生器１２Ａ内の開始
アドレスがアドレス再計算器７６Ａにより再計算され、
Ｙアドレス発生器１２Ａは、再計算により求められた開
始アドレスから始まる４つのＹアドレスを発生し、デー
タＤｃ４〜Ｄｃ１がバンクＢの副メモリアレイ４Ｂから
出力される。
【０２３５】図６３のバーストのためには、バーストが
バンクＢから始まる場合には、メモリ制御信号発生器６
８はＡＤＮ１を「５」に、ＡＤＮ２を「４」に、ＡＤＮ
３を「５」に、ＳＦＴａを「１」に、ＳＦｂを「０」に
それぞれ設定する。詳細な説明は省略する。
【０２３６】フィールド毎に異なる数の画素を用いる上
記の動作は、インターレース走査から順次走査への変換
のみならず、ピクチャー・イン・ピクチャ処理、フォー
マット変換、ノイズ除去等にも有用である。
【０２３７】次に上記の実施の形態のすべてに当てはま
る変形例について説明する。
【０２３８】図６７を参照し、この変形において、主メ
モリアレイ２及び副メモリアレイ４は別個のＸデコーダ
及びワード線を有する。副メモリアレイ４はそれ自体の
Ｘデコーダ７７を有する。バンクが２つある場合には、
各バンクの副メモリアレイが別個のＸデコーダを有す
る。
【０２３９】Ｘ及びＹデコーダはＸ−Ｙアドレス発生器
７８で発生され、このＸ−Ｙアドレス発生器は、Ｘアド
レスをＸアドレスバス７９を介してＸデコーダ６及び７
７に供給し、Ｙアドレスを上位Ｙアドレスバス１８及び
下位アドレスバス２０に供給する。
【０２４０】内部データバス２４はデータバススイッチ
８０により２つの部分に分割されている。データバスス
イッチ８０は主データバス（ＭＤＢ）をデータ入力ユニ
ット１４及びデータ出力ユニット１６に選択的に結合
し、副データバス（ＳＤＢ）をデータ出力ユニット１６
に選択的に結合し、主データバス及び副データバスを互
いに選択的に結合する。
【０２４１】Ｘアドレス（Ｘｉ）が受信されると、Ｘデ
コーダ６及び７７が、主及び副メモリアレイの対応する
ワード線ＷＬｉ，ＷＬｉ’を同時に活性化する。２つの
ワード線ＷＬｉ，ＷＬｉ’が同時に活性化されるので、
これらは、同じワード線の異なる部分と考えることがで
きる。同様にＸデコーダ６及び７７はあたかも、二重デ
コード出力を発生する単一のＸデコーダであるかのよう
に動作する。
【０２４２】Ｘデコーダ６及び７７がともに同じＸアド
レスを受けるので、この変形例は、第１の実施の形態と
略同様に動作し、これまでに説明した他の実施の形態と
同様の動作をするように改変することもできる。
【０２４３】これまでに述べた実施の形態は図６に示す
ような、現在処理中の列からのデータと、先に処理され
た列からのデータを含むデータブロックを得るための方
法を示す。以下の実施の形態は、図５に示すように現在
処理している列のデータ及び後で処理すべき列のデータ
を含むデータブロックを得るための同様の方法を示す。
【０２４４】この場合において、上書された画素データ
を副メモリアレイに転送しても意味がない。なぜなら、
上書されたデータが再度必要になるまでに、１フィール
ド近い間隔が経過し、この間隔の間にデータは消滅する
からである。むしろ上書されたデータは他のフィールド
メモリに転送されるべきである。即ち、フィールドメモ
リを図４に示すように従属接続する必要がある。
【０２４５】以下の実施の形態は、本願の第２の発明を
例示するものであって、上記の実施の形態の副メモリア
レイを持たず、一方従属接続に用いられる特徴、例えば
別個のデータ入力及びデータ出力端子を有する。これら
の実施の形態は、少なくとも、図７において点線で囲ま
れたフィールドメモリＦ１及びラインメモリＬ２１〜Ｌ
２４の機能を提供する。
【０２４６】先の実施の形態と同じ又は等価な部分には
同じ符号が付してある。
【０２４７】第２７の実施の形態 図６８を参照し、第２７の実施の形態は、メモリアレイ
２、Ｘデコーダ６、Ｙデコーダ（ＹＤ）８、Ｙアドレス
発生器１２、データ入力ユニット１４、データ出力ユニ
ット１６、内部データバス２４、メモリ制御信号発生器
６８、アドレス入力ユニット（ＡＤＩＮ）８１、データ
バススイッチ（ＳＷ）８２、及びバッファ回路（ＢＵ
Ｆ）８３を有する。Ｙアドレス発生器１２はダウンカウ
ンタ３０及びアクセスカウンタ５０を含む。
【０２４８】上記の実施の形態と同様、メモリアレイ２
内の円ＮｉｊはＸアドレス（Ｘｉ）及びＹアドレス（Ｙ
ｊ）が共通のメモリセルのグループを表わしている。
【０２４９】アドレス入力ユニット８１（先に述べた実
施の形態の図面では、図の簡単化のため省略していた）
は、外部アドレス端子（ＡＤＤ）からＸアドレス及びＹ
アドレスを別個に受け、内部アドレス信号ＸＡＤ及びＹ
ＡＤを発生する。Ｙアドレス信号ＹＡＤはダウンカウン
タ３０に供給され、このダウンカウンタ３０は、ＹＡＤ
からカウントダウンしてＹデコーダ８に供給されるＹア
ドレスＹＡＤＤを発生する。ダウンカウンタ３０及びア
クセスカウンタ５０はともに内部クロック信号（ＣＬ
Ｋ’）に同期して動作する。この内部クロック信号（Ｃ
ＬＫ’）は、外部クロック信号（ＣＬＫ）から発生され
るもので、本実施の形態においては、外部クロック信号
と同じ周波数を有する。アクセスカウンタ５０は、アド
レス入力ユニット８１からバースト長制御信号ＰＡを受
け、ダウンカウンタ３０及びデータバススイッチ８２を
制御する制御信号ＰＷを発生する。
【０２５０】データ入力ユニット１４、データバススイ
ッチ８２、バッファ回路８３、及びデータ出力ユニット
１６は、メモリ制御信号発生器６８により制御される。
データ入力ユニット１４は外部データ入力端子ＤＩＮか
らの入力データを内部データバス２４に伝える。データ
バススイッチ８２はデータバス２４からのデータをバッ
ファ回路８３に伝える。このデータは、データ出力ユニ
ット１６により外部データ出力端子ＤＯＵＴから出力さ
れるまで、バッファ回路８３に記憶される。バッファ回
路８３（先に述べた実施の形態の図面では省略されてい
る）は、ＦＩＦＯバッファであり、その深さはメモリ装
置の最長読出しレイテンシーに等しい。
【０２５１】メモリ制御信号発生器６８は、内部モード
レジスタ（図示せず）を有する。これは読出しレイテン
シー及び他の種々のアクセスモードを指定し得るように
設計されている。モードレジスタは、ＣＳ／，ＣＡＳ
／，ＲＡＳ／，ＷＥ／信号及びアドレス入力ライン上で
受信された値の組合せにより形成されるコマンドにより
プログラムされている。これは現存するメモリ装置例え
ばＯｋｉ ＭＳＭ５４Ｖ２４６３２Ａにおけるモードレ
ジスタのプログラミングと概して同様である。
【０２５２】図６９を参照し、アドレス入力ユニット８
１は、３つの内部レジスタＲ１、Ｒ２、Ｒ３を有する。
これらはすべてアドレス入力端子ＡＤＤに結合されてい
る。メモリ制御信号発生器６８がバースト長プログラミ
ングコマンドを受けると、アドレス入力端子において受
信された値がレジスタＲ１にラッチされる。他の時には
アドレス入力端子で受信された値は、ＣＳ／，ＣＡＳ／
が活性化された状態であればレジスタＲ２にラッチさ
れ、ＣＳ／，ＲＡＳ／が活性化された状態であればレジ
スタＲ３にラッチされる。ＸアドレスＸＡＤははレジス
タＲ３から出力され、ＹアドレスＹＡＤはレジスタＲ２
から出力され、バースト長制御信号ＰＡはレジスタＲ１
から出力される。
【０２５３】図７０を参照し、アクセスカウンタ５０
は、カウンタ８４と制御回路８６とを有する。カウンタ
８４は内部クロック信号ＣＬＫ’及びバースト長制御信
号ＰＡを受ける。制御回路８６は、制御信号ＰＡ、及び
カウンタ８４の出力を受け、ＰＷ制御信号を発生する。
【０２５４】ＰＡ信号は、Ｐ制御回路８６にＰＷ制御信
号を活性化させる、ゼロでない信号であり、一方ＰＡ信
号の値はカウンタ８４にロードされる。カウンタ８４
は、ＣＬＫ’信号に同期してＰＡ値からカウントダウン
する。カウンタ８４の出力がゼロに達すると、制御回路
はＰＷ制御信号を不活性にする。
【０２５５】次に、第２７の実施の形態の好ましいモー
ドの動作について説明する。
【０２５６】バースト長がプログラムされると、バース
ト長がアドレス入力端子（ＡＤＤ）から入力され、アド
レス入力ユニット８１内のレジスタＲ１にラッチされ
る。パソコンやワークステーションにおいては、このプ
ログラミングはＢＩＯＳにより行なうことができる。先
に述べた実施の形態では、バースト長は副メモリアレイ
のサイズにより間接的に制限されていたが、本発明では
バーストを任意の長さに指定できる。以下の説明ではバ
ースト長は「５」である。
【０２５７】モードプログラミングの後、アクセス動作
が図７１に示すように行なわれる。
【０２５８】時刻ｔ１において、ＣＳ／，ＲＡＳ／は低
レベルであり、行アドレス（Ｘｉ）がアドレス入力端子
（ＡＤＤ）において受信される。行アドレスは、内部ク
ロック信号ＣＬＫ’の立上がり（これは外部クロック信
号ＣＬＫの立上がりと略同時である）において、レジス
タＲ３にラッチされる。必要な内部ラッチ信号はメモリ
制御信号発生器６８により発生される。このメモリ制御
信号発生器６８はＸデコーダ６に、Ｘアドレスのデコー
ドを行なわせ、メモリアレイ２内の対応するワード線を
活性化させる。このワード線に接続されている全てのメ
モリセルは、データを対応するビット線に伝える。
【０２５９】時刻ｔ２において、ＣＳ／，ＣＡＳ／が低
レベルであり、列アドレス（Ｙｊ）がアドレス入力端子
で受信され、ラッチされる。この列アドレス（Ｙｊ）は
直ちにアドレス入力ユニット８１から列アドレス信号Ｙ
ＡＤとしてダウンカウンタ３０に、そしてダウンカウン
タ３０から列アドレス信号ＹＡＤＤとしてＹデコーダ８
に供給される。Ｙデコーダ８はデコードされた信号（図
７１に波形Ｙｊとして図示）を出力する。このデコード
された信号はトランスファートランジスタを活性化し、
このトランスファートランジスタを介して列Ｙｊの相補
ビット線が内部データバス２４に結合される（第１の実
施の形態で説明した通り）。従ってメモリセルＮｊｉに
保持されていたデータＤｂｊがデータバス２４に伝えら
れる。
【０２６０】時刻ｔ２において、アドレス入力ユニット
８１はＰＡ信号（図示せず）を発生し、このＰＡ信号に
よりアクセスカウンタ５０はＰＷ制御信号を活性化す
る。この信号によりデータバススイッチ８２が閉じ、従
ってデータＤｂｊがバッファ回路８２に伝えられる。時
刻ｔ３またはそれ以前に発生されるメモリ制御信号発生
器６８（図示せず）からの更なる制御信号によりバッフ
ァ回路８３はデータＤｂｊを記憶する。
【０２６１】時刻ｔ３において、ダウンカウンタ３０の
カウント値ＹｊからＹｊ−１に減少し、Ｙデコーダ８は
列Ｙｊの相補ビット線をデータバス２４から切り離し、
代りに列ｊ−１の相補ビット線をデータバス２４に接続
する。これは、図７１の時刻ｔ３の少し後における、波
形Ｙｊの高レベルから低レベルへの変化及び波形Ｙｊ−
１の低レベルから高レベルへの変化で示されている。制
御信号ＰＷは高レベルのままである。従って、データバ
ススイッチ８２は閉じた状態に保たれ、メモリセルＮｉ
ｊ−１に保持されているデータＤｂｊ−１がバッファ回
路８３に記憶される。アクセスカウンタ５０内のカウン
タ８４はカウント値が「５」から「４」の減少する。
【０２６２】時刻ｔ４において、ダウンカウンタ３０は
そのカウント値がＹｊ−１からＹｊ−２に減少し、メモ
リセルＮｊｉ−２に保持されているデータＤｂｊ−２が
同様にデータバス２４、データバススイッチ８２を介し
てバッファ回路８３に転送される。カウンタ８４はその
カウント値が「４」から「３」に減少する。
【０２６３】このときまで、データ出力ユニット１６は
高インピーダンス状態であって、メモリ装置からデータ
は出力されていない。時刻ｔ４の次のクロックＣＬＫの
立上がりにおいて、メモリ制御信号発生器６８は、デー
タ出力ユニット１６に対し、時刻ｔ２の後にバッファ回
路８３に記憶されたデータＤｂｊの出力を開始するよう
コマンドを与える。これらのデータＤｂｊは、時刻ｔ５
において、外部クロック信号ＣＬＫの立上がりに、デー
タ出力端子ＤＯＵＴ（Ａ）に現われ、この時外部装置は
これを読むことができる。時刻ｔ５において、ダウンカ
ウンタ３０はカウント値がＹｊ−２からＹｊ−３に減少
し、メモリセルＮｉｊ−３に保持されているデータＤｂ
ｊ−３がバッファ回路８３に転送され、カウンタ８４は
そのカウント値が「２」から「１」に減少する。
【０２６４】同様に、時刻ｔ６において、データ出力ユ
ニット１６はバッファ回路８３からのデータＤｂｊ−１
を出力し、ダウンカウンタ３０はカウント値がＹｊ−４
に減少し、データＤｂｊ−４がメモリセルＮｊｉ−４か
らバッファ回路８３に転送され、カウンタ８４のカウン
ト値が「２」から「１」に減少する。
【０２６５】時刻ｔ７において、データ出力ユニット１
６は、データＤｂｊ−２を出力する。さらに、カウンタ
８４はカウント値が「１」から「０」に減少し、これに
よりアクセスカウンタ５０内の制御回路８６が制御信号
ＰＷを不活性化する。ＰＷ信号が不活性状態であると、
ダウンカウンタ３０が停止し、データバススイッチ８２
が開く。従って、新たなデータのバッファ回路８３への
転送が行なわれなくなる。ダウンカウンタ３０により出
力されるＹアドレスＹＡＤＤはＹｊ−４のままであり、
Ｙデコーダ８は列Ｙｊ−４の相補ビット線をデータバス
２４に接続した状態に保つ。
【０２６６】時刻ｔ８において、データ出力ユニット１
６は、データＤｂｊ−３を出力する。時刻ｔ８の直後の
外部クロック信号ＣＬＫの立下がりにおいて、ＣＳ／及
びＷＥ／が低レベルとなり、メモリアレイ２に記憶すべ
き新しい入力データＤａｊ−４がデータ入力端子ＤＩＮ
（Ａ）で受信される。
【０２６７】時刻ｔ９において、データ出力ユニット１
６はデータＤｂｊ−４を出力し、データ入力ユニット１
４は新しいデータＤａｊ−４をデータバス２４を介して
メモリアレイ２に送る。このとき列Ｙｊ−４の相補ビッ
ト線はまだデータバス２４に結合されたままであるの
で、データＤａｊ−４は、出力されたばかりのデータＤ
ｂｊ−４の代りに、メモリセルＮｉｊ−４に記憶され
る。
【０２６８】メモリ装置の出力端子ＤＯＵＴ（Ａ）が同
じ構成の他のメモリ装置の入力端子ＤＩＮ（Ｂ）に結合
される場合、この第２のメモリ装置は同じ書込みイネー
ブル信号ＷＥ／を受け、時刻ｔ９において、第１のメモ
リ装置（Ａ）が新しいデータＡａｊ−４を記憶すると
き、第２のメモリ装置（Ｂ）は、第１のメモリ装置
（Ａ）から出力されたデータＤｂｊ−４を受けて記憶す
る。これが図７１の下に示してある。
【０２６９】第２のメモリ装置（Ｂ）は、時刻ｔ９より
前に第１のメモリ装置（Ａ）から出力されたデータＤｂ
ｊ−１ないしＤｂｊ−３を受信しているが、そのとき信
号ＷＥ／が不活性であるので、これらのデータＤｂｊ−
１ないしＤｂｊ−３を無視する。
【０２７０】時刻ｔ９からある適切な時間が経過した
後、メモリ制御信号発生器６８はＹデコーダ８に対し全
てのビット線をデータバスから切り離すようコマンドを
与え、Ｘデコーダ６に対し、全てのワード線を不活性に
するようコマンドを与える。図７１のＹｊ−４信号はこ
のとき低レベルとなり、データバス２４は次のアクセス
への準備のため初期化される。図７１においてこの次の
アクセスは、同じ列アドレス（Ｙｊ）及び次の行アドレ
ス（Ｘｉ＋１）を起点とする他の同様のバーストであ
る。
【０２７１】上記の動作をより詳しく見るため、図７２
は、動画Ｐの１フィールド又は１フレームの記憶に用い
られるメモリアレイ２の一部を示す。画素データは、ｎ
行及びｍ列に記憶されている。ここでｎは１水平走査線
上の画素の数であり、ｍは１フィールド又はフレーム内
の水平走査線の数である。
【０２７２】図７３は、第１の水平走査線の画素データ
が受信されるに伴い、メモリの内容が変化するかを示
し、またどの画素データが読出されるかを示している。
走査は左から右への順で行なわれ、また行アドレス即ち
Ｘアドレスはゼロで始まり、１ずつ大きくなる。列アド
レス（Ｙアドレス）も図示のようにゼロから始まる。文
字ｔは時刻を表わし、Ｐ１，Ｐ２，．．．Ｐｎはメモリ
内容の変化する状態を示す。ハッチングしたドットはメ
モリアレイ２内にすでに記憶された（記憶されたばかり
の）画素データを示し、白いドットは先のフィールドの
古い画素データを示し、記号「ｘ」を付したドットは上
書されようとしている古い画素データを示す。
【０２７３】上書される前に、古いデータ（「ｘ」と記
したドット）は、その直下の４つの古いデータとととも
に（矩形の枠で示す）読出される。例えば状態Ｐ４にお
いて、新しいデータが列ゼロの古いデータに上書される
前に、行アドレスが「３」（Ｘｉ＝３）で列アドレスが
「４」から「０」（Ｙｊ＝４，Ｙｊ−４＝０）の画素デ
ータが単一のバーストとして読出される。
【０２７４】この動作のためにメモリ装置に供給される
列アドレスＹｊは、「０」ではなく、「４」であるの
で、入力データは入力列アドレスで指定された列に記憶
される訳ではない。この点は不利ではなく、最初の数走
査線が垂直ブランキング期間内にあり、そこには記憶さ
れるべきデータがない映像信号の処理においては、便利
でさえある。
【０２７５】図７４は、同様に第２の水平走査線の画素
データが受信されるときの変化（Ｐｎ＋１〜Ｐ２ｎ）を
示す。この場合、メモリ装置は列アドレス「５」（Ｙｊ
＝５）を受け、列「５」から列「１」までの画素データ
をバーストとして出力し、列「１」に新しいデータを書
込む。列「０」（Ｙｊ＝０）のデータは、次のフィール
ドの始めまで読出されることはない。先に述べたよう
に、これが１フィールドの一部のみの記憶容量しかない
副メモリアレイに列「０」のデータを記憶しない理由で
ある。
【０２７６】なお、上記の説明は順次走査の場合にも当
てはまる。この場合「フィールド」を「フレーム」に置
き換えて読む必要がある。
【０２７７】図７５は、第２７の実施の形態で出力され
るデータを受けるために用い得るＤ型フリップフロップ
８８のマトリクスを示す。メモリＡは図７１に示すよう
にデータを受信し、出力する。メモリＡから出力される
データがメモリＢと最初のフリップフロップ８８に伝え
られようとしている。このフリップフロップ８８及びそ
の直下の４つのフリップフロップは、メモリＡからのデ
ータの出力に同期しているバーストクロック信号（ＢＣ
ＬＫ）によりタイミングを制御される。バーストクロッ
ク信号ＢＣＬＫは図７１に示すクロック信号にゲートを
掛けることにより発生される。従って、例えば最初のバ
ーストにおいては、ＢＣＬＫは時刻ｔ５から時刻ｔ９ま
での５つのクロックサイクルから成る。ＢＣＬＫにより
タイミングを制御される５つのフリップフロップは、バ
ーストの間データＤｂ５〜Ｄｂ１を記憶するシフトレジ
スタを形成する。
【０２７８】図７５の他のフリップフロップはＲＡＳ／
又はＣＡＳ／制御信号から発生される行クロック信号
（ＲＣＬＫ）によりタイミングを制御される。ＲＣＬＫ
は各バーストの始まる前に１度パルスが発生される。最
初のフリップフロップ８８の右の４つのフリップフロッ
プは、データＤｂ１の左側のデータＤｂ１１，Ｄｂ２
１，Ｄｂ３１，Ｄｂ４１（これらは４つの先のバースト
においてメモリＡから出力された）を保持する。
【０２７９】図７６は、第２７の実施の形態の３つのメ
モリ装置Ａ，Ｂ，Ｃの従属接続を示している。各メモリ
装置は８つのデータ入力端子（ＤＩＮ）及び８つのデー
タ出力端子（ＤＯＵＴ）を有するものとして示されてい
る。メモリＡの出力端子ＤＯＵＴ（Ａ）はメモリＢの入
力端子ＤＩＮ（Ｂ）に結合されている。メモリＢの出力
端子ＤＯＵＴ（Ｂ）はメモリＣの入力端子ＤＩＮ（Ｃ）
に結合されている。同様にして任意の数のメモリ装置を
従属接続することができる。
【０２８０】メモリＡの右側に示した出力データＤｂ１
〜Ｄｂ５は、図７５に示されるＢＣＬＫ信号によりタイ
ミングを制御されるＤ型フリップフロップ８８内に記憶
された１バーストの出力を表わす。図７５に示されるＲ
ＣＬＫ信号によりタイミングを制御されるＤ型フリップ
フロップは図７６においてＤ−ＦＦ×４と言う符号を有
する矩形のブロックで示されている。
【０２８１】従来のＳＤＲＡＭの比べ、第２７の実施の
形態はこの種の従属接続構成においていくつかの利点を
有する。
【０２８２】一つの利点は、バースト読出しアクセス及
び書込みアクセスの双方に対し、単一のＸ−Ｙアドレス
入力で足りることである。
【０２８３】他の利点は、同じＸ及びＹアドレスを有す
るデータの入力及び出力を同時に行なえることである。
全く同じアドレス信号、書込みイネーブル信号、及び他
の制御信号を、同じタイミングで従属接続されたメモリ
装置のすべてに供給すれば良い。入力及び出力を同時に
行なえることは、読出し及び書込みアクセスを含むバー
ストが、従来のＳＤＲＡＭよりも短い時間で完了するこ
とを意味する。
【０２８４】第３の利点は、各メモリ装置のデータ出力
端子を、従属接続における次のメモリ装置のデータ入力
端子に直接結合できることである。従来のＳＤＲＡＭは
データ端子を１組しか持っておらず、それが入力及び出
力の双方に用いられていた。従来のＳＤＲＡＭを従属接
続構成で用いる場合、間にスイッチを挿入し、入力デー
タを出力データから分離する必要があり、該スイッチを
制御するために別個の制御信号が必要である。
【０２８５】従属接続構成における、従来のＳＤＲＡＭ
に対するこれらの利点のため、第２７の実施の形態はハ
ードウエアが少なく、しかも高速の動作が可能である。
【０２８６】第２８の実施の形態 図７７を参照し、第２８の実施の形態は、第２７の実施
の形態の構成にデータバス初期化ユニット９０を付加し
たものである。データバス初期化ユニット９０は、アク
セスカウンタ５０からのリセット信号ＰＲにより制御さ
れる。データバス初期化ユニット（ＩＮＩＴ）９０の役
割は、各対の相補データバスラインの２本のバスライン
を、電源電位及び接地電位の中間の、等しい電位に設定
することにより、内部データバス２４を初期化するする
ことである。これは２本のバスラインを一時的に相互接
続することにより、又はバスラインを所望の中間電位に
プリチャージすることにより、或いはこれらの相互接続
とプリチャージを共に行なうことにより達成される。結
果は、各対の相補データバスラインは２進数の１のレベ
ル及び２進数の０のレベルの中間のレベルにセットされ
る。
【０２８７】第２８の実施の形態の動作は図７８に示さ
れている。ここに示される波形は、図７１の波形と概し
て同じであるが、但しＰＲ波形が付加されている。以下
データバス初期化動作について説明する。他の動作は第
２７の実施の形態と同じである。
【０２８８】時刻ｔ２から時刻ｔ７に掛けての、メモリ
アレイ２からデータバス２４を介してのバッファ回路８
３へのデータの転送の間、ＰＷ制御信号が高レベルのと
き、ＰＲ制御信号は低レベルのままであり、データバス
初期化ユニット９０は不活性のままである。
【０２８９】時刻ｔ７の後、アクセスカウンタ５０がＰ
Ｗ信号を低レベルにするとき、アクセスカウンタ５０は
同時に、時刻ｔ８を中心とする１クロックサイクルの間
ＰＲ信号を高レベルにする。このクロックサイクルの
間、データバス２４はデータバス初期化ユニット９０に
より初期化される。列Ｙｊ−４のビット線（尚もデータ
バス２４及び同じ列のメモリセルＮｉｊ−４に接続され
ている）もまた初期化される。データバス初期化ユニッ
ト９０は時刻ｔ８及びｔ９の間のタイミングにおいて不
活性にされ、データバス２４及びこれらのビット線及び
メモリセルが初期化された状態となる。
【０２９０】時刻ｔ９において、新しい入力データＤａ
ｊ−４が受信され、データ入力ユニット１４からデータ
バス２４へ転送される。データバスライン及びビット線
は、その中間電位から、２進数の１又は２進数の０を表
わすレベルに速やかに変ることができ、メモリセルＮｉ
ｊ−４内のキャパシタは速やかに充電又は放電されてデ
ータを記憶する。このように、データの書込みが短時間
で行なわれ、次のバーストの開始を早めることができ
る。
【０２９１】データバス２４が初期化されず、新しい入
力データＤａｊ−４が古いデータＤｂｊ−４と異なる場
合、データバスライン及びビット線は電源電位と接地電
位の間を一方から他方に変らなければならず、メモリセ
ル内のキャパシタは完全に充電又は放電されなければな
らなず、従って書込み動作に掛かる時間が長く、バース
ト相互間の時間を長くしなければならない。
【０２９２】バースト間の時間を短くすることにより、
第２８の実施の形態のメモリ装置は、より長いバースト
を出力することができる。
【０２９３】第２９の実施の形態 図７９を参照し、第２９の実施の形態は、第２７の実施
の形態の構成に、第５の実施の形態で説明したアドレス
レジスタ５２を付加したものである。アドレスレジスタ
５２はアドレス入力ユニット８１から出力されるＹアド
レスＹＡＤを受信し、記憶する。これによりＹアドレス
ＹＡＤをダウンカウンタ３０に繰返しロードすることが
できる。第５の実施の形態について説明したように、Ｙ
アドレスＹＡＤの再ロードは外部制御信号ＡＤＸ／に応
じて行なわれる。
【０２９４】アドレス入力ユニット８１ではなく、アド
レスレジスタ５２内にＹアドレスＹＡＤを記憶すること
により、Ｙアドレスを回路構成上ダウンカウンタ３０の
近くで保持することができ、さらに、アドレス入力ユニ
ット８１を次のＹアドレスの受信のための準備を開始す
ることできる。
【０２９５】ダウンカウンタ３０はバーストの途中で再
ロードの必要がないので、アドレスレジスタ５２とダウ
ンカウンタ３０の間のスイッチは必ずしも必要ではな
い。ダウンカウンタ３０はＰＷ制御信号により、制御す
ることができる。即ちＰＷ制御信号の立上がり毎にダウ
ンカウンタ３０は、アドレスレジスタ５２に保持されて
いるＹアドレス値をロードし、その値からカウントダウ
ンする。アドレスレジスタ５２は例えばトランスペアレ
ントラッチを用いて構成され、アドレス入力ユニット８
１により受信された新しいアドレス値はダウンカウンタ
３０に直ちに利用できるようにすることができる。
【０２９６】第２９の実施の形態の動作は、第５の実施
の形態及び第２７の実施の形態の動作の説明から理解さ
れよう。従って、詳細な説明は省略する。しかし、関連
する説明が第３１の実施の形態でなされる。第２９の実
施の形態の利点は同じ列アドレスを外部から繰返し入力
することが不要だと言うことである。
【０２９７】第３０の実施の形態 図８０を参照し、第３０の実施の形態は、第２８の実施
の形態及び第２９の実施の形態の特徴を組合せたもので
あり、アドレスレジスタ５２とデータバス初期化ユニッ
ト９０の双方を備えている。詳細な説明は省略する。第
３０の実施の形態の動作は次の実施の形態の動作と略同
じである。
【０２９８】第３１の実施の形態 図８１を参照し、第３１の実施の形態は第３０の実施の
形態の構成に、アドレスレジスタ５２とダウンカウンタ
３０の間に接続され、アクセスカウンタ５０からの制御
信号ＰＯで制御される、第５の実施の形態で説明したア
ドレス出力スイッチ５４を付加したものである。さらに
アクセスカウンタ５０からアドレスレジスタ５２へ供給
される制御信号ＰＭが付加されている。
【０２９９】図８２は、第３１の実施の形態の動作を示
す。以下、ダウンカウンタ３０の再ロードの動作につき
説明する。他の動作は第２８の実施の形態で説明した通
りである。
【０３００】図８２の、時刻ｔ１から時刻ｔ６までの最
初のバーストの間、ＰＯ制御信号は低レベルのままであ
り、ダウンカウンタがアドレスレジスタ５２からロード
されるのを防いでいる。代りに時刻ｔ２において、アド
レス入力ユニット８１で受信された入力Ｙアドレス（Ｙ
ｊ）が図８１に示されていない信号線を介して直接にダ
ウンカウンタ３０にロードされる。ＹアドレスＹｊは、
時刻ｔ２と時刻ｔ６の間の任意の便宜な時刻に、制御信
号ＰＭ（図８２には図示せず）に応じて、アドレスレジ
スタ５２に記憶される。
【０３０１】最初のバーストは、第２７及び第２８の実
施の形態で説明したのと同じように行なわれる。時刻ｔ
４の頃ＰＲ制御信号が活性化されると、データバス２４
はデータバス初期化ユニット９０により初期化される。
これは時刻ｔ５における新しいデータＤａｊ−４の書込
みが準備のためである。
【０３０２】第２のバーストは、新しいＸアドレス（Ｘ
ｉ＋１）の入力とともに始まる。時刻ｔ８において、Ｃ
Ｓ／，ＣＡＳ／，ＡＤＸ／信号は低レベルであり、ＰＷ
制御信号が高レベルに駆動されるとき、アクセスカウン
タ５０はＰＯ制御信号を高レベルとする。ＰＯ制御信号
は１クロックサイクルの間高レベルであり、この間アド
レスレジスタ出力スイッチ５４が閉じられ、前と同じＹ
アドレス（Ｙｊ）がアドレスレジスタ５２からダウンカ
ウンタ３０にロードされる。第２のバーストの間、制御
信号ＰＭ（図示せず）は不活性のままであり、アドレス
レジスタ５２は同じアドレス値を維持する。従って、第
２のバーストは同じ列内の、次の行（Ｘｉ＋１）のデー
タをアクセスする。
【０３０３】第３１の実施の形態は、データバス２４の
初期化により、第２８の実施の形態と同じく動作速度に
関する改善をもたらすとともに、同じ列アドレスを繰返
し入力する必要がない点で、第２９及び第３１の実施の
形態と同じ利点を有する。
【０３０４】第２９及び第３１の実施の形態と比較し、
第３１の実施の形態は、アドレスレジスタ５２が新たに
受信されたアドレスデータをダウンカウンタ３０に直ち
に伝えなくても良いため、アドレスレジスタ５２の設計
についての自由度が大きく、また、アドレス入力が必要
とされないときに、アドレスレジスタ５２からダウンカ
ウンタ３０が望ましくないアドレス入力を受けるのをア
ドレスレジスタ出力スイッチ５４が防ぐため、ダウンカ
ウンタ３０についての設計の自由度が大きい。
【０３０５】第３２の実施の形態 図８３を参照し、第３２の実施の形態は第３１の実施の
形態の構成に、メモリアレイ２内の異なるデータブロッ
クを選択するためのブロック選択ユニット９２を付加し
たものである。
【０３０６】この実施の形態のアドレス入力ユニット８
１は受信されたＹアドレスビットを上位グループＰＣと
下位グループＰＢに分割する。下位グループＰＢはアド
レスレジスタ５２及びダウンカウンタ３０に供給され
る。上位グループＰＣはブロック選択ユニット９２に供
給される。供給されたアドレスビットからブロック選択
ユニット９２は上位ＹアドレスＹＵＡＤを発生し、この
上位ＹアドレスＹＵＡＤはＹデコーダ８に、ダウンカウ
ンタ３０をバイパスして直接供給される。Ｙデコーダ８
はＹＵＡＤを、例えば、Ｙアドレスの上位ビットとして
用いる。
【０３０７】第３２の実施の形態のメモリ制御信号発生
器６８は、アクセスカウンタ５０に制御信号ＮＢＬを供
給する。この制御信号ＮＢＬは各ブロック内の、同じバ
ーストにおいてアクセスされるべき列の数を指定する。
アクセスカウンタ５０は、次ブロック制御信号ＰＮＢＬ
をブロック選択ユニット９２に供給し、これによりブロ
ック選択ユニット９２は次のブロックのための上位Ｙア
ドレスＹＵＡＤを出力する。
【０３０８】図８４はダウンカウンタ３０、アドレスレ
ジスタ５２、アドレスレジスタ出力スイッチ５４、及び
ブロック選択ユニット９２の内部構成の一例を示す。文
字"ｎ"は、上位アドレスビット及び下位アドレスビット
を含むＹアドレスビットの合計数である。
【０３０９】ダウンカウンタ３０は、相互接続され、カ
ウンタクロック信号ＣＣＬＫにより駆動される一連の１
−ビットカウンタＣ０〜Ｃｎ−３から成る。カウンタク
ロック信号ＣＣＬＫは、内部クロック信号ＣＬＫ’と制
御信号ＰＷを図示のようにＮＡＮＤゲート及びインバー
タで組合せることにより得られる。各１−ビットカウン
タＣｉは、例えば、左隣の１−ビットカウンタＣｉ−１
により出力される信号の特定の遷移（立上がり又は立下
がり）により反転する出力を有する回路である。全ての
出力の遷移はカウンタクロックＣＣＬＫに同期してい
る。
【０３１０】アドレスレジスタ５２はラッチＥ０〜Ｅｎ
−３及びトランジスタＴｒｄｄ０〜Ｔｒｄｄｎ−３から
成る。トランジスタＴｒｄｄ０〜Ｔｒｄｄｎ−３は、Ｐ
Ｍ制御信号により制御されるものであり、ｎ−２個の下
位ＹアドレスビットＰＢ（Ｙ０〜Ｙｎ−３）をアドレス
入力ユニット８１からラッチＥ０〜Ｅｎ−３に供給す
る。
【０３１１】アドレスレジスタ出力スイッチ５４は、Ｐ
Ｏ制御信号により制御されるトランジスタＴｒｄ０〜Ｔ
ｒｄｎ−３から成り、アドレスレジスタ５２内のラッチ
Ｅ０〜Ｅｎ−３の出力をダウンカウンタ３０内の対応す
る１−ビットカウンタＣ０〜Ｃｎ−３に供給する。
【０３１２】ブロック選択ユニット９２は一対の１−ビ
ットカウンタＦ０，Ｆ１と、１対の１−ビットラッチＤ
０，Ｄ１と、１対のトランジスタＴｒｄｄｎ−２，Ｔｒ
ｄｄｎ−１と、もう１対のトランジスタＴｒｄｎ−２，
Ｔｒｄｎ−１とを有する。トランジスタＴｒｄｄｎ−
２，Ｔｒｄｄｎ−１はＰＭ制御信号により制御されるも
ので、２つの上位アドレスビットＹｎ−２，Ｙｎ−１
（ＰＣ）をアドレス入力ユニット８１から１−ビットカ
ウンタＦ０，Ｆ１に供給する。トランジスタＴｒｄｎ−
２，Ｔｒｄｎ−１はＰＯ制御信号により制御されるもの
で、１−ビットカウンタＦ０，Ｆ１の出力をラッチＤ
０，Ｄ１に供給する。１−ビットカウンタＦ０，Ｆ１は
ＰＮＢＬ制御信号により駆動されるのもので、相互接続
され、アップカウンタ又はダウンカウンタとして動作す
る。
【０３１３】ダウンカウンタ３０及びブロック選択ユニ
ット９２の出力ＳＹ０〜ＳＹｎ−１は、Ｙデコーダ８に
供給される完全なＹアドレス信号を形成する。下位ビッ
トＳＹ０〜ＳＹｎ−３を組合せた値（ＹＡＤＤ）はカウ
ンタクロックＣＣＬＫに同期してカウントダウンし、上
位ビットＳＹｎ−２，ＳＹｎ−１を組合せた値（ＹＵＡ
Ｄ）はＰＮＢＬ制御信号に同期してカウントアップ及び
ダウンするする。
【０３１４】図８５を参照し、ブロック選択ユニット９
２により出力された上位アドレスビットＹＵＡＤはメモ
リアレイ２を複数のブロックに分割する。簡単のため、
１つの上位アドレスビット及び２つのブロック（ブロッ
クａ及びブロックｂ）のみが図８５に示されている。ブ
ロックａの上位アドレスビット（ＹＵＡＤ）の値は０で
あり、ブロックｂの上位アドレスビットの値は１であ
る。
【０３１５】図８５のメモリは各ブロック内の１フィー
ルドの画素データを記憶するために用いることができ、
従ってメモリアレイ２は２フィールド又は１フレームの
画素データを保持することができる。例えば偶数フィー
ルドはブロックａに記憶され、奇数フィールドはブロッ
クｂに記憶される。
【０３１６】単一のバーストは、両フィールドからのデ
ータを含む。図８５は、データが現に偶数フィールドの
ため受信され、ブロックａ内に記憶されつつある場合を
示す。バーストは、ブロックｂからの、先の奇数フィー
ルドの３つの画素のデータ（Ｙｂ３，Ｙｂ２，Ｙｂ１）
の読出しに始まり、次にブロックａからの先の偶数フィ
ールドの３つの画素のデータ（Ｙｃ３，Ｙｃ２，Ｙｃ
１）の読出しが行なわれ、次に新しい入力データ（Ｙａ
１図示せず）の、最も古い読出しデータ（Ｙｃ１）上へ
の上書（ハッチングしたドットで示す）が行なわれる。
【０３１７】このバーストは、データＹｂ１の転送の次
に、上位アドレスビットが１から０に変化し、開始アド
レス（"１０１１１"）の下位アドレスビットが再度アド
レスレジスタ５２からダウンカウンタ３０にロードされ
るように、ブロック選択ユニット９２及びアドレスレジ
スタ出力スイッチ５４をＰＮＢＬ及びＰＯ制御信号によ
り制御することにより得られる。従って、バーストはブ
ロックｂ内の列アドレス"１１０１０１"（Ｙｂ１）から
ブロックａ内の列アドレス"０１０１１１"（Ｙｃ３）
に、中断なくジャンプする。
【０３１８】次のフィールド（奇数フィールド）のデー
タの受信の間に、新しい偶数フィールドのデータがすべ
てブロックａ内に記憶されると、図８６に示すようにバ
ーストアクセスが行なわれる。今度は、各バーストはブ
ロックａ内で始まりブロックｂ内で終り、新しい画素デ
ータはブロックｂ内に記憶される。
【０３１９】順次走査が用いられる場合、異なるフィー
ルドではなく異なるフレームのデータをそれぞれのブロ
ックに記憶する。異なるブロックが異なるフレームの画
素データを記憶する場合、データは異なるフレーム内の
同じ位置の画素を表わす。異なるブロックが異なるフィ
ールドの画素データを記憶する場合、データは異なるフ
ィールドの互いに隣接する位置の画素を表わす。例え
ば、図６４に示すように、データＤａ１及びＤｂ１は、
フィールドａ及びｂの互に隣接する位置の画素を表わ
す。
【０３２０】第３２の実施の形態によれば、単一のメモ
リ装置が、複数のフィールド又はフレームからの画素デ
ータを単一のバーストで出力することができる。図８５
及び図８６ではフィールド又はフレームの数は２であ
る。しかし、上位アドレスビットの数に応じて、第３２
の実施の形態のメモリアレイ２は、それぞれ異なるフィ
ールド又はフレームを記憶する任意の数のブロックに分
割することができる。第１ないし第２６の実施の形態と
は異なり、第３２の実施の形態は１つのブロックから他
のブロックへデータを転送する必要がない。従って、動
作は、上記先の実施の形態よりも簡単である。但し、記
憶すべきデータの量が多い。
【０３２１】第３２の実施の形態の更なる詳細は第３８
の実施の形態との関連で説明する。
【０３２２】第３３の実施の形態 図８７を参照し、第３３の実施の形態は第２７の実施の
形態と類似であるが、２つのメモリバンクを有し、別個
のメモリアレイ２Ａ，２Ｂと別個のＸデコーダ６Ａ，６
Ｂと、別個のＹデコーダ８Ａ，８Ｂとを有する。両バン
クは同じ内部データバス２４及びダウンカウンタ３０を
共用する。
【０３２３】２つのバンクの一方は、偶数Ｘアドレスの
画素データを記憶し、他方のバンクは同じフィールドの
奇数Ｘフィールドの画素データを記憶し、従って他方の
バンクへのアクセスの間に一方のバンクをプリチャージ
することができる。
【０３２４】第３３の実施の形態の動作の詳細は、第３
８の実施の形態についての説明から理解されよう。
【０３２５】第３４の実施の形態 図８８を参照し、第３４の実施の形態は第２８の実施の
形態の特徴と第３３の実施の形態の特徴とを組合せたも
のである。即ち、第３４の実施の形態は第３３の実施の
形態の２バンク構成にデータバス初期化ユニット９０を
加えたものである。第３４の実施の形態は第２８の実施
の形態の利点及び第３３の実施の形態の利点を併せ持
つ。
【０３２６】第３４の実施の形態の動作の詳細は、第３
８の実施の形態についての説明から理解されよう。
【０３２７】第３５の実施の形態 図８９を参照し、第３５の実施の形態は第２９の実施の
形態の特徴と第３３の実施の形態の特徴とを組合せたも
のである。即ち、第３５の実施の形態は第３３の実施の
形態の構成にアドレスレジスタ５２を加えたものであ
る。第３５の実施の形態は第２９の実施の形態の利点及
び第３３の実施の形態の利点を併せ持つ。
【０３２８】第３５の実施の形態の動作の詳細は、第３
８の実施の形態についての説明から理解されよう。
【０３２９】第３６の実施の形態 図９０を参照し、第３６の実施の形態は第３０の実施の
形態の特徴と第３３の実施の形態の特徴とを組合せたも
のである。即ち、第３６の実施の形態は第３３の実施の
形態の構成にアドレスレジスタ５２及びデータバス初期
化ユニット９０を加えたものである。第３６の実施の形
態は第３０の実施の形態の利点及び第３３の実施の形態
の利点を併せ持つ。
【０３３０】第３６の実施の形態の動作の詳細は、第３
８の実施の形態についての説明から理解されよう。
【０３３１】第３７の実施の形態 図９１を参照し、第３７の実施の形態は第３１の実施の
形態の特徴と第３３の実施の形態の特徴とを組合せたも
のである。即ち、第３７の実施の形態は第３６の実施の
形態の構成にアドレスレジスタ出力スイッチ５４を加え
たものである。第３７の実施の形態は第３１の実施の形
態の利点及び第３３の実施の形態の利点を併せ持つ。
【０３３２】第３７の実施の形態の動作の詳細は、第３
８の実施の形態についての説明から理解されよう。
【０３３３】第３８の実施の形態 図９２を参照し、第３８の実施の形態は、第３２の実施
の形態及び第３３の実施の形態の特徴を組合せたもので
あり、第３２の実施の形態と同様ブロック選択ユニット
９２を有するとともに、第３３の実施の形態と同様２つ
のメモリバンクを有する。各メモリバンクは、ブロック
選択ユニット９２により出力される上位アドレスビット
ＹＵＡＤに応じて、複数のブロックに分割されている。
【０３３４】図９３は、第３８の実施の形態の内部構成
をより詳しく示す。
【０３３５】アドレス入力ユニット８１はＸアドレス信
号ＸＡＤ及び３つの他の制御及びアドレス信号ＰＡ，Ｐ
Ｂ，ＰＣを出力する。ＰＡはアクセスカウンタ５０に供
給され、バースト長を制御する。この点は、第２７の実
施の形態について説明した通りである。ＰＢはＹアドレ
スの下位ビットから成り、アドレスレジスタ５２に供給
される。ＰＣはＹアドレスの上位ビットから成り、ブロ
ック選択ユニット９２に供給される。
【０３３６】アクセスカウンタ５０はメモリ制御信号発
生器６８からのＮＢＬ制御信号を受ける。第３２の実施
の形態で説明したように、ＮＢＬは一つのバーストによ
り、各ブロックから読出されるビットの数を制御する。
アクセスカウンタ５０は、第３１の実施の形態で示した
ように、ＰＯ制御信号を出力し、第３２の実施の形態で
説明したようにブロック選択ユニット９２を制御するＰ
ＮＢＬ信号を出力し、通常は低レベルであり、バースト
の終りを示すときに高レベルとなるフラグ信号を出力す
る。
【０３３７】アドレスレジスタ５２、アドレスレジスタ
出力スイッチ５４、及びダウンカウンタ３０は、例えば
図８４に示す構成を有する。但し、アドレスレジスタ出
力スイッチ５４は、アクセスカウンタ５０からＰＯ制御
信号を受けるほか、メモリ制御信号発生器６８からＮＯ
制御信号を受ける。アドレスレジスタ出力スイッチ５４
は、ＮＯ又はＰＯが活性化された状態のときアドレスレ
ジスタ５２をダウンカウンタ３０に接続する。
【０３３８】メモリ制御信号発生器６８は、先の実施の
形態で説明したもののほか、種々の制御信号を出力す
る。そのうちの２つ、出力イネーブル信号ＰＯＥ及び読
出しタイミング信号ＰＴＲが明示されている。他の制御
信号は纏めて太い矢印で示してある。メモリ制御信号発
生器６８はアクセスカウンタ５０により出力されたフラ
グ信号を受ける。
【０３３９】ブロック選択ユニット９２は、例えば図８
４に示される構造を有し、上位Ｙアドレス信号ＹＵＡＤ
を生成する１−ビットカウンタＦ０，Ｆ１を有する。
【０３４０】内部データバス２４は、バンクＡのため
の、一対の相補信号線Ｄａ，Ｄａ／及びバンクＢのため
の、他の一対の相補信号線Ｄｂ，Ｄｂ／を有する。簡単
のため、各バンクにつきデータバスラインが各１対のみ
示されている。データバス２４もまた読出しバスライン
ＲＤ，ＲＤ／及びＲＲＤａ，ＲＲＤａ／（これらにより
データバスラインＤａ，Ｄａ／，Ｄｂ，Ｄｂ／がトラン
ジスタスイッチ（後述する）を介してバッファ回路８３
に結合される）の相補対、及び書込みデータバスライン
ＷＤａ，ＷＤａ／（これらによりデータバスラインＤ
ａ，Ｄａ／，及びＤｂ，Ｄｂ／が他のトランジスタスイ
ッチ（後述する）を介してデータ入力ユニット１４に結
合される）の相補対を有する。
【０３４１】データバス初期化ユニット９０は、データ
バスラインの相補対を等化するトランジスタＴｒａ１，
Ｔｒｂ１を有する。これらのトランジスタはリセット制
御信号ＰＲａ，ＰＲｂ（メモリ制御信号発生器６８によ
り発生される制御信号の一部）により駆動される。
【０３４２】バンクＡから引出されたデータバスライン
Ｄａ，Ｄａ／はトランジスタＳＷａを介して書込みデー
タバスラインＷＤａ，ＷＤａ／に結合されている。トラ
ンジスタＳＷａは、バンクＡのための内部書込みイネー
ブル制御信号ＰＷＥａにより駆動される。同様に、バン
クＢから引出されたデータバスラインＤｂ，Ｄｂ／はト
ランジスタＳＷｂを介して書込みデータバスラインＷＤ
ａ，ＷＤａ／に結合されている。トランジスタＳＷｂ
は、バンクｂのための内部書込みイネーブル制御信号Ｐ
ＷＥｂにより駆動される。制御信号ＰＷＥａ及びＰＷＥ
Ｂはメモリ制御信号発生器６８から出力される。書込み
データバスラインＷＤａ及びＷＤａ／はデータ入力ユニ
ット１４に結合されている。
【０３４３】データバス２４をバッファ回路８３に結合
するデータバススイッチ８２は、トランジスタＳＲａ
１，ＳＲｂ１，ＳＲ２を有する。トランジスタＳＲａ１
はバンクＡのデータバスラインＤａ，Ｄａ／を読出しデ
ータバスラインＲＤ，ＲＤ／に結合するものであり、バ
ンクＡのための内部読出しイネーブル制御信号ＰＲＥａ
により駆動される。トランジスタＳＲｂ１はバンクＢの
データバスラインＤｂ，Ｄｂ／を読出しデータバスライ
ンＲＤ，ＲＤ／に結合するものであり、バンクＢのため
の内部読出しイネーブル制御信号ＰＲＥｂにより駆動さ
れる。トランジスタＳＲ２は読出しデータバスラインＲ
Ｄ，ＲＤ／を読出しデータバスラインＲＲＤａ，ＲＲＤ
ａ／に結合するものであり、メモリ制御信号発生器６８
から出力される読出しレディ（準備完了）制御信号ＰＲ
Ｒにより駆動される。読出しデータバスラインＲＲＤ
ａ，ＲＲＤａ／はバッファ回路８３に結合されている。
増幅器９６が読出しデータバスライＲＤ，ＲＤ／及びデ
ータバスラインＤｂ，Ｄｂ／（トランジスタＳＲｂ１か
らメモリアレイ２Ｂに至る）に結合され、読出しデータ
を増幅する。
【０３４４】読出しイネーブル制御信号ＰＲＥａ，ＰＲ
Ｅｂは例えばＡＮＤゲート及びＯＲゲートを含み、メモ
リ制御信号発生器６８からのＰＴＲ制御信号及びアクセ
スカウンタ５０からのフラグ信号を受信する論理回路９
８により発生される。論理回路９８はまたメモリ制御信
号発生器６８により出力され、それぞれバンクＡ，Ｂを
選択する制御信号Ｐａ，Ｐｂを受信する。
【０３４５】データ出力ユニット１６は、メモリ制御信
号発生器６８からの内部出力イネーブル信号ＰＯＥによ
り制御される。
【０３４６】Ｙデコーダ８Ａ及び８Ｂは図１０に示すよ
うにＡＮＤゲートを有する。図９３において、これらの
ＡＮＤゲートは、Ｙデコーダ８Ａ内のものがＹＤａ１〜
ＹＤａｎで、Ｙデコーダ８Ｂ内のものがＹＤｂ１〜ＹＤ
ｂｎで示されている。
【０３４７】図９４はメモリアレイ２Ａ，２Ｂの内部構
造を示す。幾つかの記号の違いがあるが、この構造は、
図１０の主メモリアレイ２の構造と同じである。以下の
説明は、記号の違いに関するものである。
【０３４８】図９３と同様、ＹＤａ１（ＹＤｂ１）〜Ｙ
Ｄａｎ（ＹＤｂｎ）はＹデコーダ８Ａ，８Ｂ内のＡＮＤ
ゲートを表わし、これらは図１０のＡＮＤゲート３８と
等価である。
【０３４９】図１０においてＹ１〜Ｙｍで示された信号
は、図９３においてはＹａ１（Ｙｂ１）〜Ｙａｎ（Ｙｂ
ｎ）で示されている。文字"ａ"，"ｂ"はそれぞれバンク
Ａ，Ｂを表わす。
【０３５０】ビット線をデータバスラインＤａ（Ｄ
ｂ），Ｄａ／（Ｄｂ／）に接続するトランスファートラ
ンジスタ４６は、符号Ｓ１〜Ｓｎで示されている。ビッ
ト線はＢＬ１，ＢＬ１／〜ＢＬｎ，ＢＬｎ／で示されて
いる。
【０３５１】ＰＳＡＡ，ＰＳＡＢはバンクＡ，Ｂのセン
ス増幅器（ＳＡ）を活性化する信号である。Ｔ１〜Ｔｎ
は列１〜ｎを表わす。文字"ｍ"は各メモリバンク内の行
の数を表わす。文字"ｎ"は各メモリバンク内の列の数を
表わす。
【０３５２】次に、第３８の実施の形態の動作を説明す
る。以下の説明は、６画素のデータが１つのバンクから
読出されるバーストの場合についてのものであり、６画
素は２フィールドから各々３画素ずつを取り出したもの
であり、データはバンク内の別個のブロックに記憶され
る。
【０３５３】以下の説明は、第３２ないし第３７の実施
の形態にも、これらの実施の形態が本実施の形態と共通
の特徴を有する限りにおいて、当てはまる。
【０３５４】図９５を参照し、時刻ｔ１において、ＣＳ
／，ＲＡＳ／が低レベルであり、Ｘアドレス（Ｘｉ）が
アドレス入力端子ＡＤＤで受信される。メモリ制御信号
発生器６８は、例えばＸアドレスのＬＳＢに従ってバン
クＡ又はＢを選択し、Ｘアドレスを対応するＸデコーダ
６Ａ、６Ｂに送り、該Ｘデコーダ６Ａ，６Ｂは対応する
ワード線ＷＬｉを駆動する。以下の説明で、バンクＡが
選択されるものと仮定する。この場合、制御信号Ｐａが
高レベルであり、制御信号Ｐｂが低レベルである。
【０３５５】時刻ｔ１の後、メモリ制御信号発生器６８
は、選択されたバンクＡ内のセンス増幅器活性化信号
（ＰＳＡＡ）を駆動し（高レベルにし）、バンクＡ内の
ビット線（ＢＬ１，ＢＬ１／〜ＢＬｎ，ＢＬｎ／）上に
データが現われ始める。バンクＢは不活性のままであ
る。
【０３５６】時刻ｔ２において、ＣＳ／，ＣＡＳ／が低
レベルであり、ＹアドレスＹｊがアドレス入力端子ＡＤ
Ｄ／において受信される。アドレス入力ユニット８１は
下位アドレスビット（ＰＢ）をアドレスレジスタ５２に
送り、上位アドレスビット（ＰＣ）をブロック選択ユニ
ット９２に送る。アドレス入力ユニット８１はまたＰＡ
制御信号をアクセスカウンタ５０に送り、６サイクルの
バースト長を指定する。メモリ制御信号発生器６８から
アクセスカウンタ５０に送られるＮＢＬ制御信号は、バ
ーストが選択メモリバンク内の各ブロックのアクセスに
３サイクル費やすべきことを示す。
【０３５７】本発明は、ＰＡ及びＮＢＬ制御信号を用い
る特定の方法に限定されない。他の方法として、ＰＡが
３サイクルを指定し、ＮＢＬが各３サイクルを２回繰返
すことを指定しても良い。
【０３５８】時刻ｔ２とｔ３の間の時点において、メモ
リ制御信号発生器６８はＮＯ制御信号を活性化し、アド
レスレジスタ出力スイッチ５４はこれに応答してアドレ
スレジスタ５２をダウンカウンタ３０に接続し、下位Ｙ
アドレスビットをダウンカウンタ３０にロードする。こ
れらのビットは、ブロック選択ユニット９２から出力さ
れる上位アドレスビットＹＵＡＤ出力と組合せられ、Ｙ
デコーダ８Ａは入力ＹアドレスＹｊの全体を受け、バン
クＡ内の指定された列Ｔｊ内のビット線をデータバス２
４に接続する信号Ｙａｊを活性化する。
【０３５９】なお、図９５のデコーダ出力波形（Ｙａ
ｊ，Ｙａｊ−１， ．．．，Ｙｂｊ−２）内の文字"
ａ"，"ｂ"はバンクＡ、Ｂを意味しない。このバースト
のアクセスはすべてバンクＡに対するものである。デコ
ーダ出力波形における"ａ"，"ｂ"は、図８６のように、
バンクＡ内のブロックａ，ｂを示す。
【０３６０】時刻ｔ３において、データＤａｊ（図８６
のデータＤａ３に対応する）がビット線ＢＬｊ，ＢＬｊ
／から転送され、バンクＡのデータバスラインＤａ，Ｄ
ａ／に現われ始める。次のクロックサイクル中に、内部
読出しイネーブル制御信号ＰＲＥａがある期間活性化さ
れ、この間にデータＤａｊはデータバスラインＤａ，Ｄ
ａ／からトランジスタＳＲａ１を介して読出しデータバ
スラインＲＤａ，ＲＤａ／に転送される（図９５の波形
参照）。ＰＲＲ制御信号（図示せず）も活性化された状
態であり、データＤａｊはトランジスタＳＲ２及び読出
しデータバスラインＲＲＤａ，ＲＲＤａ／を介してバッ
ファ回路８３に転送され、バッファ回路８３にラッチさ
れ、データ出力ユニット１６に伝えられる。
【０３６１】ＰＲＥａ信号は図９３に示す論理回路９８
により、ＰＲＲ読出しタイミング信号から発生される。
アクセスカウンタ５０により出力されるフラグ信号は低
レベルであり、Ｐａは高レベルである。従って、ＰＲＥ
ａはＰＴＲの高レベル及び低レベルの遷移に追従する
（概して図９５の波形に示される通り）。
【０３６２】時刻ｔ３より少し後、メモリ制御信号発生
器６８は、出力イネーブル制御信号ＰＯＥを活性化し、
次のサイクルにおいてデータ出力ユニット１６は図示の
ようにデータＤａｊを出力端子ＤＯＵＴに出力する。
【０３６３】このようにして、動作が進行し（この間ダ
ウンカウンタ３０のカウント値は１ずつ減少する）、デ
ータＤａｊ−１，Ｄａｊ−２がメモリアレイ２Ａからバ
ッファ回路８３に転送される。これらの転送は時刻ｔ４
の前後のクロックサイクルに行なわれる。
【０３６４】時刻ｔ５より少し後、アクセスカウンタ５
０は、先にＰＡ及びＮＢＬ信号により供給された情報か
ら、ブロックａから充分なデータが読出された判断し、
ＰＯ制御信号を活性化し、開始Ｙアドレス（下位ビッ
ト）をアドレスレジスタ５２からダウンカウンタ３０に
再ロードさせる。同時に、図９５には示されていない
が、アクセスカウンタ５０はＰＮＢＬ制御信号をブロッ
ク選択ユニット９２に送り、上位アドレスビットＹＵＡ
Ｄを、次のブロック（ｂ）を指示する内容のものに変え
る。かくして、時刻ｔ５において、Ｙデコーダ８Ａが、
メモリバンクＡ内のブロックｂ内の列を選択する信号Ｙ
ｂｊを発生し、データＤｂｊ（図８６のＹｂ３に対応す
る）がデータバスラインＤａ，Ｄａ／，ＲＤａ，ＲＤａ
／，ＲＲＤａ，ＲＲＤａ／を介してバッファ回路８３に
転送される。
【０３６５】時刻ｔ６，ｔ７の後で、後続のデータＤｂ
ｊ−１，Ｄｂｊ−２（図８６のＹｂ２，Ｙｂ１に対応す
る）がメモリアレイ２ＡからデータバスラインＤａ，Ｄ
ａ／，ＲＤａ，ＲＤａ／，ＲＲＤａ，ＲＲＤａ／を介し
てバッファ回路８３に転送される。データＤｂｊ，Ｄｂ
ｊ−１，Ｄｂｊ−２は，データ出力ユニット１６によ
り、それぞれ時刻ｔ６，ｔ７，ｔ８に出力される。
【０３６６】時刻ｔ８の頃、データＤｂｊ−２がバッフ
ァ回路８３への転送が済み、データ出力ユニット１６に
より出力されつつあるときに、メモリ制御信号発生器６
８は、データバスリセット制御信号ＰＲａを活性化し、
データバスラインＤａ，Ｄａ／を初期化する。Ｙデコー
ダ８Ａは、Ｙｂｊ−２列選択信号を出力し続け、従って
この信号により選択されたビット線はまた初期化され
る。新しい入力データ（ハッチングしたドットで示して
ある）が時刻ｔ８にデータ入力端子ＤＩＮにおいて受信
され、書込みデータバスラインＷＤａ，ＷＤａ／に供給
される。
【０３６７】このとき、アクセスカウンタ５０はフラグ
信号を活性化し、バーストの終りを示す。フラグ信号を
受け、メモリ制御信号発生器６８は、読出しタイミング
信号ＰＴＲの出力を停止し、従って、時刻ｔ８の後ＰＴ
Ｒパルスは発生されない。従って、ＰＲＥａパルスも時
刻ｔ８の後は発生されない。
【０３６８】なお、図９３では、読出しイネーブル信号
ＰＲＥａ，ＰＲＥｂを発生する論理回路９８がフラグ信
号を受けるものをして示されているが、論理回路９８に
フラグ信号を入力しなくても、ＰＲＥａ，ＰＲＥｂを正
しく発生することができるので、この入力は省力するこ
とができる。
【０３６９】時刻ｔ８より少し後、メモリ制御信号発生
器６８は、内部書込みイネーブル信号ＰＷＥａを活性化
し、書込みデータバスラインＷＤａ，ＷＤａ／を、メモ
リアレイ２ＡのためのデータバスラインＤａ，Ｄａ／に
接続する。時刻ｔ９において、新しいデータがデータバ
スラインＤａ，Ｄａ／に転送される。Ｙデコーダ８Ａは
信号Ｙｂｊ−２を出力し続けるので、入力データは、選
択されたビット線に転送され、これまでデータＤｂｊ−
２を記憶していたブロック内のメモリセル内に書込まれ
る。これらのビット線は図９５においてＢｌｊ，ＢＬｊ
／と示されているが、バースト内の最初のデータＤａｊ
が読出されたのと同じビット線ＢＬｊ，ＢＬｊ／と同じ
ではない。データＤａｊはブロックａから読出されたか
らである。
【０３７０】このバーストの間、バンクＢ内のワード線
を、次のバースト（バンクＢがアクセスされる）の準備
のためにプリチャージすることもできる。バンクＡ内の
データバスライン及びビット線も初期化できる。
【０３７１】図９５において、フラグ信号は時刻ｔ８か
ら時刻ｔ１２まで高レベルのままであるとして示されて
いる。しかしこのフラグ信号は、それより前に低レベル
にして次のバーストに備えることとしても良い。タイミ
ングに関する他の細かな変形も可能であり、図９５は、
正確なタイミングの関係を示しているのではなく、それ
ぞれの事象の大まかな流れを示しているに過ぎない。
【０３７２】第３２の実施の形態と同様、第３８の実施
の形態によれば、単一のメモリ装置により、複数のフィ
ールド又はフレームからの画素データを単一のバースト
で出力することができる。さらに第３８の実施の形態に
よれば、各バンクのプリチャージングを他のバンクのア
クセスに隠すことで（同時に行なうことで）バースト間
の間隔を短くすることができる。２つのバンクを用いる
ことにより、第３８の実施の形態は、第３８の実施の形
態の好ましい用い方は、各走査線内の奇数番号の画素の
ためのデータを一つのバンクに記憶し、各走査線内の偶
数番号の画素のためのデータを他のバンクに記憶し、２
つのバンクを交互にアクセスすることである。
【０３７３】変形例 以上の実施の形態においては、一つのおきの行が交互の
バンクにアクセスされるバンクインターリービングが行
なわれた。しかし、バンク間で列インタリービングを行
なうこともできる。
【０３７４】バンクの数は２つに限らず、より多くても
良い。
【０３７５】Ｙアドレス発生器内のダウンカウンタの代
りにアップカウンタを用いても良い。ダウンカウンタを
用いた場合の利点は、動画内の走査線は概して画面の上
から下へ昇順にアドレスされ走査されので、上記のよう
なバースト（データが走査線の走査順とは逆に出力され
る）の場合、ダウンカウンタの方が便利である点であ
る。
【０３７６】第１ないし第２６の実施の形態を非従属接
続構成で用い、入力及び出力が異なる時刻に行なわれる
場合、データ入力ユニット１４及びデータ出力ユニット
１６は同じ外部データ端子を共用することができる。
【０３７７】第１９ないし第２６の実施の形態のアクセ
スカウントレジスタ及びアドレス再計算器は、他の実施
の形態においても用い得る。
【０３７８】第３１の実施の形態のＰＭ及びＰＯ制御信
号は、アクセスカウンタ５０ではなく、メモリ制御信号
発生器６８で発生することとしても良い。
【０３７９】第２７の実施の形態のＰＡ制御巣は、アド
レス入力ユニット８１ではなく、メモリ制御信号発生器
６８で発生することとしても良い。
【０３８０】本発明は動画のディジタル処理における問
題の解決のためのものとして説明したが、本発明のメモ
リ装置は、動画のディジタル処理以外の用途にも用い得
る。当業者には、特許請求の範囲の記載の範囲内でさら
に種々の変形が可能であろう。
【０３８１】
【発明の効果】以上のように、本発明によれば、フィー
ルド若しくはフレームメモリの機能と、複数のラインメ
モリの機能を組合せたメモリ装置が得られる。また、単
一の行−列アドレスの入力によりバースト読出しアクセ
ス及び単一の書込みアクセスを行なうことができるメモ
リ装置が得られる。さらに、単一の行アドレスの入力に
より、前もって入力された列アドレスを用い、バースト
読出しアクセス及び単一の書込みアクセスを行なうこと
ができるメモリ装置が得られる。さらにまた、従属接続
に適したメモリ装置が得られる。さらにまた、動画の、
複数のフィールド若しくはフレームのための画素データ
を記憶することができ、単一の組合せバーストで各フィ
ールド若しくはフレームからの複数の画素データを出力
することができるメモリ装置が得られる。
【図面の簡単な説明】
【図１】 画素の群を示す図である。
【図２】 動画のいくつかの相連続するフィールド内の
画素の群を示す図である。
【図３】 動画の相連続するフィールド内の、より多く
の画素の群を示す図である。
【図４】 図３の画素の読出しアクセスのための従来の
システムを示す図である。
【図５】 読出し及び書込みアクセスの一例を示す図で
ある。
【図６】 読出し及び書込みアクセスを示す他の例を示
す図である。
【図７】 図５のアクセス動作に対応する図４の一部を
示す図である。
【図８】 図６のアクセス動作に対応する図４の一部を
示す図である。
【図９】 本発明の第１の実施の形態を示すブロック図
である。
【図１０】 第１の実施の形態をより詳細に示す回路図
である。
【図１１】 第１の実施の形態の主メモリアレイへの読
出しアクセスを示すタイミング図である。
【図１２】 第１の実施の形態の副メモリアレイへの読
出しアクセスを示すタイミング図である。
【図１３】 本発明の第２の実施の形態を示す回路図で
ある。
【図１４】 本発明の第３の実施の形態を示す回路図で
ある。
【図１５】 本発明の第４の実施の形態を示す回路図で
ある。
【図１６】 第１ないし第４の実施の形態の主及び副メ
モリアレイの使用方法を示す図である。
【図１７】 本発明の第５の実施の形態を示す回路図で
ある。
【図１８】 第５の実施の形態のバーストアクセス動作
を示すタイミング図である。
【図１９】 図１８のアクセス動作に対応する図４の一
部を示す図である。
【図２０】 第５の実施の形態のダウンカウンタの再ロ
ードを示すタイミング図である。
【図２１】 本発明の第６の実施の形態を示す回路図で
ある。
【図２２】 本発明の第７の実施の形態を示す回路図で
ある。
【図２３】 本発明の第８の実施の形態を示す回路図で
ある。
【図２４】 本発明の第９の実施の形態を示す回路図で
ある。
【図２５】 第９の実施の形態により置き換え得る図４
のシステムの一部を示す図である。
【図２６】 第９の実施の形態における画素データの記
憶及びアクセスを示す概念図である。
【図２７】 第９の実施の形態における画素データの記
憶及びアクセスを示す概念図である。
【図２８】 第９の実施の形態における画素データの記
憶及びアクセスを示す概念図である。
【図２９】 第９の実施の形態における画素データの記
憶及びアクセスを示す概念図である。
【図３０】 第９の実施の形態において単一バーストに
よりアクセスされる画素データを示す図である。
【図３１】 従属接続に適した方法で図３０に示す画素
データをアクセスするバーストを示すタイミング図であ
る。
【図３２】 図３０に示す画素データをアクセスする他
のバーストを示すタイミング図である。
【図３３】 第９の実施の形態において単一バーストに
よりアクセスされるより多くの画素データを示す図であ
る。
【図３４】 従属接続に適した方法で、図３３に示す画
素データをアクセスするバーストを示すタイミング図で
ある。
【図３５】 図３３に示される画素データをアクセスす
る他のバーストを示すタイミング図である。
【図３６】 第９の実施の形態において単一バーストで
アクセスされる更により多くの画素を示す図である。
【図３７】 図３６に示す画素データをアクセスするバ
ーストを示すタイミング図である。
【図３８】 本発明の第１０の実施の形態を示すブロッ
ク図である。
【図３９】 本発明の第１１の実施の形態を示すブロッ
ク図である。
【図４０】 本発明の第１２の実施の形態を示すブロッ
ク図である。
【図４１】 本発明の第１３の実施の形態を示すブロッ
ク図である。
【図４２】 非従属接続モードにおける第１３の実施の
形態の動作を示す図である。
【図４３】 非従属接続モードにおける第１３の実施の
形態の動作を示す図である。
【図４４】 非従属接続モードにおける第１３の実施の
形態の動作を示す図である。
【図４５】 非従属接続モードにおける第１３の実施の
形態の動作を示す図である。
【図４６】 非従属接続モードにおける第１３の実施の
形態の動作を示す図である。
【図４７】 非従属接続モードにおける第１３の実施の
形態の動作を示す図である。
【図４８】 バーストの最初における第１３の実施の形
態の動作を示す図である。
【図４９】 本発明の第１４の実施の形態を示すブロッ
ク図である。
【図５０】 本発明の第１５の実施の形態を示すブロッ
ク図である。
【図５１】 本発明の第１６の実施の形態を示すブロッ
ク図である。
【図５２】 本発明の第１７の実施の形態を示すブロッ
ク図である。
【図５３】 本発明の第１８の実施の形態を示すブロッ
ク図である。
【図５４】 本発明の第１９の実施の形態を示すブロッ
ク図である。
【図５５】 本発明の第２０の実施の形態を示すブロッ
ク図である。
【図５６】 本発明の第２１の実施の形態を示すブロッ
ク図である。
【図５７】 本発明の第２２の実施の形態を示すブロッ
ク図である。
【図５８】 本発明の第２３の実施の形態を示すブロッ
ク図である。
【図５９】 本発明の第２４の実施の形態を示すブロッ
ク図である。
【図６０】 本発明の第２５の実施の形態を示すブロッ
ク図である。
【図６１】 本発明の第２６の実施の形態を示すブロッ
ク図である。
【図６２】 偶数及び奇数フィールドからの異なる数の
画素を用いて、相連続するフィールドに対し行なわれる
フィルタリング動作においてアクセスされる画素データ
を示す図である。
【図６３】 偶数及び奇数フィールドからの異なる数の
画素を用いて、相連続するフィールドに対し行なわれる
フィルタリング動作においてアクセスされる画素データ
を示す図である。
【図６４】 偶数及び奇数フィールドからの異なる数の
画素を用いて、相連続するフィールドに対し行なわれる
フィルタリング動作においてアクセスされる画素データ
を示す図である。
【図６５】 第２６の実施の形態における、図６２に示
す画素データへのバーストアクセスを示すタイミング図
である。
【図６６】 第２６の実施の形態における、図６４に示
す画素データへのバーストアクセスを示すタイミング図
である。
【図６７】 先の実施の形態の変形例を示す図である。
【図６８】 本発明の第２７の実施の形態を示すブロッ
ク図である。
【図６９】 図６８のアドレス入力ユニットのより詳細
なブロック図である。
【図７０】 図６８のアクセスカウンタのより詳細なブ
ロック図である。
【図７１】 従属接続された入力及び出力を示す、第２
７の実施の形態の動作を示すタイミング図である。
【図７２】 第２７の実施の形態におけるメモリアレイ
内のフィールドデータの配置を示す図である。
【図７３】 第２７の実施の形態による、連続するバー
ストアクセスを示す図である。
【図７４】 第２７の実施の形態による、連続するバー
ストアクセスを示す図である。
【図７５】 第２７の実施の形態により出力されたデー
タを受ける回路を示す図である。
【図７６】 第２７の実施の形態のメモリ装置の従属接
続を示す図である。
【図７７】 本発明の第２８の実施の形態を示すブロッ
ク図である。
【図７８】 第２８の実施の形態の動作を示すタイミン
グ図である。。
【図７９】 本発明の第２９の実施の形態を示すブロッ
ク図である。
【図８０】 本発明の第３０の実施の形態を示すブロッ
ク図である。
【図８１】 本発明の第３１の実施の形態を示すブロッ
ク図である。
【図８２】 第３１の実施の形態の動作を示すタイミン
グ図である。
【図８３】 本発明の第３２の実施の形態を示すブロッ
ク図である。
【図８４】 第３２の実施の形態におけるアドレスレジ
スタ、アドレスレジスタ出力スイッチ、ダウンカウン
タ、及びブロック選択ユニットの内部構成の一例を示す
図である。
【図８５】 第３２の実施の形態において単一バースト
でアクセスされるデータの一例を示す図である。
【図８６】 第３２の実施の形態において単一バースト
でアクセスされるデータの他の例を示す図である。
【図８７】 本発明の第３３の実施の形態を示すブロッ
ク図である。
【図８８】 本発明の第３４の実施の形態を示すブロッ
ク図である。
【図８９】 本発明の第３５の実施の形態を示すブロッ
ク図である。
【図９０】 本発明の第３６の実施の形態を示すブロッ
ク図である。
【図９１】 本発明の第３７の実施の形態を示すブロッ
ク図である。
【図９２】 本発明の第３８の実施の形態を示すブロッ
ク図である。
【図９３】 第３８の実施の形態のより詳細なブロック
図である。
【図９４】 第３８の実施の形態内のメモリアレイを示
す概念図である。
【図９５】 第３８の実施の形態の動作を示すタイミン
グ図である。
【符号の説明】
Ａ，Ｂ メモリバンク、 ２，２Ａ，２Ｂ 主メモリア
レイ、 ４，４Ａ，４Ｂ 副メモリアレイ、 ６，６
Ａ，６Ｂ 行デコーダ、 ８，８Ａ，８Ｂ 主列デコー
ダ、 １０，１０Ａ，１０Ｂ 副列デコーダ、 １２，
１２Ａ，１２Ｂ列アドレス発生器、 １４ データ入力
ユニット、 １６ データ出力ユニット、 １８ 上位
アドレスバス、 ２０ 下位アドレスバス、 ２２ ア
ドレスバススイッチ、 ２４，２４Ａ，２４Ｂ 内部デ
ータバス、 ２６ データバススイッチ、 ２８ 書込
み増幅器、 ３０ アドレスカウンタ、 ４０ アドレ
ス保持ラッチ、 ４７ 主アドレスバス、 ４８ 副ア
ドレスバス、 ５０ アクセスカウンタ、 ５２ アド
レスレジスタ、 ５４ アドレスレジスタ出力スイッ
チ、 ５６ バンクバススイッチ、 ６２，６２Ａ 転
送レジスタ、 ６４入力データレジスタ、 ６８ メモ
リ制レス発生器、 ７０，７２，７４ アクセスカウン
トレジスタ、 ７６Ａ，７６Ｂ アドレス再計算器、
８２ データバススイッチ、 ８３ バッファ回路、
９０ データバス初期化ユニット、９２ ブロック選択
ユニット。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０６Ｆ 15/68 ４００Ａ

Claims (72)

    【特許請求の範囲】
  1. 【請求項１】 行及び列アドレス信号、入力データ、及
    び外部制御信号を、クロック信号に同期して受けるメモ
    リ装置であって、上記入力データを受けるデータ入力ユ
    ニットと、出力データの出力のためのデータ出力ユニッ
    トと、複数のワード線と、上記ワード線のうち、受信し
    た行アドレス信号によって選択されたワード線を活性化
    する行デコーダとを備え、さらに、主メモリアレイと、
    内部データバスと、列アドレス発生器と、主列デコーダ
    と、副メモリアレイと、副列デコーダと、制御信号発生
    器とを備え、 上記主メモリアレイは、互いに交差する行及び列を形成
    するように配列された複数のメモリセルを有し、上記ワ
    ード線が該メモリセルのそれぞれの行に結合され、 上記列アドレス発生器は、単一の受信された列アドレス
    信号から一連の列アドレスを発生し、該列アドレスの各
    々は上位部分と下位部分とを有し、 上記主列デコーダは、上記主メモリアレイ及び上記列ア
    ドレス発生器に結合され、上記列アドレスをデコード
    し、上記主メモリアレイ内の対応するメモリセルの列を
    上記内部データバスに結合し、 上記副メモリアレイは、互いに交差する行及び列を形成
    するように配列された複数のメモリセルを有し、上記ワ
    ード線はまた上記副メモリアレイ内のメモリセルのそれ
    ぞれの列に結合され、上記副メモリアレイ内の上記列の
    数が上記主メモリアレイの列の数よりも少なく、 上記副列デコーダは、上記副メモリアレイ及び上記列ア
    ドレス発生器に結合され、上記列アドレスの下位部分を
    デコードし、上記副メモリアレイ内のメモリセルの対応
    する列を上記内部データバスに結合し、 上記制御信号発生器は、上記列アドレス発生器に結合さ
    れ、上記外部制御信号を受け、これに基づき、上記主列
    デコーダ及び上記副列デコーダをイネーブルし、上記デ
    ータ入力ユニット及びデータ出力ユニットを制御する内
    部制御信号を発生し、これにより、上記主メモリアレイ
    に記憶されているデータを、上記内部データバス及び上
    記データ出力ユニットを介して出力させ、上記主メモリ
    アレイに記憶されているデータを、上記内部データバス
    を介して上記副メモリアレイに転送させて記憶させ、上
    記副メモリアレイに記憶されているデータを、上記内部
    データバス及び上記データ出力ユニットを介して出力さ
    せ、上記データ入力ユニットにより受信された入力デー
    タを、上記内部データバスを介して上記主メモリアレイ
    に転送させて記憶させるメモリ装置。
  2. 【請求項２】 上記制御信号発生器は、行アドレス信
    号、列アドレス信号、及び入力データの受信に伴い、上
    記主メモリアレイ内の第１の位置から上記副メモリアレ
    イ内の第２の位置にデータが転送され、上記第１の位置
    に入力データが記憶され、上記主メモリアレイの第１の
    一連の位置からデータが出力され、上記副メモリアレイ
    の第２の一連の位置からデータが出力される動作モード
    を有する請求項１に記載のメモリ装置。
  3. 【請求項３】 上記第２の位置は上記第２の一連の列内
    にある請求項２に記載のメモリ装置。
  4. 【請求項４】 上記第１の位置は上記第１の一連の位置
    内にある請求項３に記載のメモリ装置。
  5. 【請求項５】 さらに複数の外部データ端子を有し、上
    記データ入力ユニット及びデータ出力ユニットは異なる
    外部データ端子に結合され、データの入力及び出力を同
    時に行ない得る請求項４に記載のメモリ装置。
  6. 【請求項６】 上記入力データの受信と上記主メモリア
    レイ内の上記第１の位置に記憶されているデータの出力
    が同時に行なわれる請求項５に記載のメモリ装置。
  7. 【請求項７】 上記内部データバスを、上記主メモリア
    レイに結合された第１の部分と、上記副メモリアレイに
    結合された第２の部分に分割するデータバススイッチを
    さらに有する請求項１に記載のメモリ装置。
  8. 【請求項８】 上記内部データバスの上記第２の部分に
    結合され、上記主メモリアレイから上記副メモリアレイ
    に転送されるデータを増幅する書込み増幅器をさらに有
    する請求項７に記載のメモリ装置。
  9. 【請求項９】 上記データ出力ユニットは、上記内部デ
    ータバスを、上記主メモリアレイに結合された第１の部
    分と、上記副メモリアレイに結合された第２の部分とに
    分割し、上記データ出力ユニットが上記主メモリアレイ
    から上記副メモリアレイに転送されるデータを増幅する
    請求項１に記載のメモリ装置。
  10. 【請求項１０】 さらに、 上記列アドレス発生器に結合され、上記列アドレスの上
    位部分を上記主列デコーダに伝える上位アドレスバス
    と、 上記列アドレス発生器に結合され、上記列アドレスの下
    位部分を伝える下位アドレスバスと、 上記下位アドレスバスを、上記主列デコーダに結合され
    た第１の部分と、上記副列デコーダに結合された第２の
    部分とに分割し、上記制御信号発生器により制御され
    て、上記下位アドレスバスの上記第２の部分を上記列ア
    ドレス発生器から切り離すことのできるアドレスバスス
    イッチとを有する請求項１に記載のメモリ装置。
  11. 【請求項１１】 上記下位アドレスバスの上記第２の部
    分に結合され、上記列アドレスの下位部分をラッチし、
    上記下位アドレスバスの上記第２の部分が上記列アドレ
    ス発生器から分離されたときに上記下位部分を上記副列
    デコーダに供給するアドレス保持ラッチをさらに有する
    請求項１０に記載のメモリ装置。
  12. 【請求項１２】 上記列アドレス発生器に結合され、上
    記列アドレスの上記上位部分及び上記下位部分を上記主
    列デコーダに伝える主アドレスバスと、 上記列アドレス発生器に結合され、上記列アドレスの下
    位部分を上記副列デコーダに伝える副アドレスバスとを
    さらに有する請求項１に記載のメモリ装置。
  13. 【請求項１３】 上記列アドレス発生器は、 上記メモリ装置により受信された上記列アドレス信号に
    より指定される列アドレスを記憶するアドレスレジスタ
    と、 上記アドレスレジスタに記憶されている列アドレスを開
    始点として、上記クロック信号により決定されるレート
    で、上記一連の列アドレスを発生する列アドレスカウン
    タと、 上記列アドレスカウンタにより発生される列アドレスを
    計数し、発生された上記列アドレスの数が所定値に達し
    たら上記列アドレスカウンタを停止させるアクセスカウ
    ンタとを有する請求項１に記載のメモリ装置。
  14. 【請求項１４】 上記制御信号発生器は、上記アドレス
    レジスタに記憶されている上記列アドレスを上記列アド
    レスカウンタに繰返しロードする制御信号を発生し、上
    記メモリ装置により単一の列アドレス信号が受信される
    と、これに続き上記列アドレスカウンタが同じ一連の列
    アドレスを繰返し発生することを可能にする請求項１３
    に記載のメモリ装置。
  15. 【請求項１５】 上記制御信号発生器は、上記メモリ装
    置が異なる行アドレス信号を受信すると、受信された列
    アドレス信号が一つだけであっても、これに続き、上記
    列アドレスカウンタに上記同一の一連の列アドレスを繰
    返し発生させる制御信号を発生する請求項１４に記載の
    メモリ装置。
  16. 【請求項１６】 少なくとも２つのメモリバンクを有
    し、各メモリバンクが請求項１に記載のように構成さ
    れ、上記２つ以上のメモリバンクが上記データ入力ユニ
    ット、上記データ出力ユニット、及び上記制御信号発生
    器を共用し、別個の主メモリアレイ、別個の副メモリア
    レイ、別個の行デコーダ、別個の主列デコーダ、及び別
    個の副列デコーダを有する請求項１に記載のメモリ装
    置。
  17. 【請求項１７】 上記２つ以上のメモリバンクが別個の
    列アドレス発生器を有し、 上記制御信号発生器に結合され、上記制御信号発生器か
    ら供給された、各バンク内で上記一連の列アドレス内に
    おいて発生すべき列アドレスの数を示す値を記憶するア
    クセスカウントレジスタと、 上記アクセスカウントレジスタに結合され、上記アクセ
    スカウントレジスタ内に記憶された値に応じて各バンク
    内の列アドレス発生器を制御するアクセスカウンタとを
    さらに備えた請求項１６に記載のメモリ装置。
  18. 【請求項１８】 上記制御信号発生器が、上記メモリバ
    ンクのうちの第１のメモリバンクの主メモリアレイから
    のデータの出力を、上記メモリバンクのうちの第２のメ
    モリバンクの主メモリアレイからのデータの出力と、上
    記第２のメモリバンクの副メモリアレイからのデータの
    出力との間に行なわせる請求項１６に記載のメモリ装
    置。
  19. 【請求項１９】 上記２つ以上のメモリバンクは、別個
    の列アドレス発生器を有し、 上記制御信号発生器に結合され、上記制御信号発生器か
    ら供給される第１の値を記憶する第１のアクセスカウン
    トレジスタと、 上記制御信号発生器に結合され、上記制御信号発生器か
    ら供給される第２の値を記憶する第２のアクセスカウン
    トレジスタと、 上記制御信号発生器に結合され、上記制御信号発生器か
    ら供給される第３の値を記憶する第３のアクセスカウン
    トレジスタと、 アクセスカウンタとをさらに備え、 上記アクセスカウンタは、 上記第１のアクセスカウントレジスタ、上記第２のアク
    セスカウントレジスタ、及び上記第３のアクセスカウン
    トレジスタに結合され、 上記第１の値に応じて上記第２のメモリバンク内の列ア
    ドレス発生器を制御し、対応する量のデータを上記第２
    のメモリバンク内の主メモリアレイから出力させ、 上記第２の値に応じて上記第１のメモリバンク内の列ア
    ドレス発生器を制御し、対応する量のデータを上記第１
    のメモリバンク内の主メモリアレイから出力させ、 上記第３の値に応じて上記第２のバンク内の列アドレス
    発生器を制御し、対応する量のデータを上記第２のバン
    ク内の副メモリアレイから出力させる請求項１８に記載
    のメモリ装置。
  20. 【請求項２０】 それぞれのバンク内の上記列アドレス
    発生器に結合され、上記制御信号発生器から供給された
    制御信号に応じて、それぞれの列アドレス発生器により
    発生された一連の列アドレスの中の初期列アドレスを修
    正し、これにより、それぞれのバンク内の上記メモリア
    レイ及び副メモリアレイから出力されるデータの量を修
    正する少なくとも２つのアドレス再計算器をさらに有す
    る請求項１９に記載のメモリ装置。
  21. 【請求項２１】 上記制御信号発生器は、上記メモリバ
    ンクの一つからデータば出力されている間に、上記デー
    タ入力ユニットにより受信された入力データを、上記メ
    モリバンクのうちの他のメモリバンクの主メモリアレイ
    に転送させる請求項１６に記載のメモリ装置。
  22. 【請求項２２】 上記少なくとも２つメモリバンクは、
    別個の内部データバスを有し、 上記別個の内部データバスを上記データ入力ユニット及
    び上記データ出力ユニットに結合するバンクバススイッ
    チをさらに有する請求項１６又は１７に記載のメモリ装
    置。
  23. 【請求項２３】 上記バンクバススイッチに結合され、 上記少なくとも２つのメモリバンクのすべてにより共用
    される転送レジスタをさらに有し、 上記少なくとも２つのメモリバンクの一つ内の上記主メ
    モリアレイから副メモリアレイに転送されるデータは、
    最初に上記主メモリアレイから上記転送レジスタに転送
    され、次に、上記少なくとも２つのメモリバンク内の他
    のメモリバンクからデータが出力されている間に、上記
    転送レジスタから上記副メモリアレイに転送される請求
    項２２に記載のメモリ装置。
  24. 【請求項２４】 上記２つ以上のメモリバンクの各々
    に、上記内部データバスに結合された転送レジスタをさ
    らに有し、 上記メモリバンク内の上記主メモリアレイから副メモリ
    アレイに転送されるデータは、最初に上記主メモリアレ
    イから上記転送レジスタに転送され、次に、上記少なく
    とも２つのメモリバンク内の他のメモリバンクからデー
    タが出力されている間に、上記転送レジスタから上記副
    メモリアレイに転送される請求項２２に記載のメモリ装
    置。
  25. 【請求項２５】 上記データ入力ユニットと上記バンク
    バススイッチの間に結合され、上記入力データが上記メ
    モリバンクの一つの上記主メモリアレイに転送されるま
    で、上記データ入力ユニットにより受信された入力デー
    タを一時的に記憶する入力データレジスタをさらに有す
    る請求項２３又は２４に記載のメモリ装置。
  26. 【請求項２６】 上記少なくとも２つのメモリバンク
    は、上記請求項１に記載された内部データバスを共用す
    る請求項１６又は１７に記載のメモリ装置。
  27. 【請求項２７】 上記内部データバスに結合された転送
    レジスタをさらに有し、 上記メモリバンク内の一つの上記主メモリアレイから副
    メモリアレイに転送されるデータは、最初に上記主メモ
    リアレイから上記転送レジスタに転送され、次に、上記
    メモリバンク内の他のメモリバンクからデータが出力さ
    れている間に、上記転送レジスタから上記副メモリアレ
    イに転送される請求項２６に記載のメモリ装置。
  28. 【請求項２８】 上記データバスに結合され、上記入力
    データが上記メモリバンクの一つの上記主メモリアレイ
    に転送されるまで、上記データ入力ユニットにより受信
    された入力データを一時的に記憶する入力データレジス
    タをさらに有する請求項２７に記載のメモリ装置。
  29. 【請求項２９】 上記少なくとも２つのメモリバンク
    は、別個の内部データバスを有し、 さらに、 上記別個の内部データバスを上記データ入力ユニット及
    び上記データ出力ユニットに結合するバンクバススイッ
    チと、 上記バンクバススイッチに結合され、上記メモリバンク
    のすべてにより共用される転送レジスタを有し、 上記メモリバンクの一つ内の上記主メモリアレイから副
    メモリアレイに転送されるデータは、最初に上記主メモ
    リアレイから上記転送レジスタに転送され、次に、上記
    メモリバンク内の他のメモリバンクからデータが出力さ
    れている間に、上記転送レジスタから上記副メモリアレ
    イに転送される請求項１８又は１９に記載のメモリ装
    置。
  30. 【請求項３０】 行及び列アドレス信号、入力データ、
    外部制御信号を、クロック信号に同期して受けるメモリ
    装置であって、 互に交差する行及び列に配置された複数のメモリセルを
    有するメモリアレイと、 それぞれのメモリセルの行に結合された複数のワード線
    と、 上記複数のワード線のうちの、受信された行アドレス信
    号により選択されたワード線を活性化する行デコーダと
    を備え、 さらに、 上記入力データを受けるための少なくとも一つのデータ
    入力端子を有するデータ入力ユニットと、 データの出力のための少なくとも一つのデータ出力端子
    を有するデータ出力ユニットと、 上記データ入力ユニットに結合された内部データバス
    と、 上記内部データバスを上記データ出力ユニットに結合す
    るデータバススイッチと、 単一の開始列アドレスから、一連の列アドレスを発生す
    る列アドレス発生器と、 上記列アドレス発生器及び上記メモリアレイに結合さ
    れ、上記一連の列アドレスをデコードし、上記メモリア
    レイ内の、対応する一連のメモリセル列を、一列ずつ、
    上記内部データバスに結合する列デコーダと、 上記列アドレス発生器に結合され、上記外部制御信号を
    受け、上記列アドレス発生器、上記データバススイッ
    チ、上記データ入力ユニット、及び上記データ出力ユニ
    ットを制御して、 行アドレス信号、列アドレス信号、及び上記に右データ
    の受信に伴い、 上記行アドレス信号により指定された行と上記一連の列
    との交点に配置されたメモリセルからのデータの出力
    と、 上記入力データの、上記データ入力ユニットから、上記
    行アドレス信号により指定された行と上記一連の列のう
    ちの一つとの交点に配置されたメモリセルへのデータの
    転送とが行なわれるようにする制御信号発生器とを有す
    るメモリ装置。
  31. 【請求項３１】 上記列アドレス発生器は、上記入力デ
    ータが上記データ入力ユニットから転送されている間、
    上記一連の列アドレスの最後の列アドレスの出力を維持
    し、上記一つの列は上記最後の列に対応する請求項３０
    に記載のメモリ装置。
  32. 【請求項３２】 上記データバススイッチと上記データ
    出力ユニットの間に結合され、上記メモリアレイから上
    記データ出力ユニットに転送されるデータを一時的に記
    憶し、これにより、上記一つの列から読出されたデータ
    が上記出力ユニットにより出力される間に、上記データ
    入力ユニットが上記入力データを受信するのを可能にす
    るバッファ回路をさらに有する請求項３１に記載のメモ
    リ装置。
  33. 【請求項３３】 上記一つの列からのデータの転送の
    後、上記内部データバスを初期状態にリセットするデー
    タバス初期化ユニットをさらに有する請求項３１に記載
    のメモリ装置。
  34. 【請求項３４】 上記列アドレス発生器は、 上記クロック信号により決定されるレートで、上記一連
    の列アドレスを発生する列アドレスカウンタと、 上記列アドレスカウンタにより発生される列アドレスを
    計数し、発生された列アドレスがある数に達すると、上
    記列アドレスカウンタを停止させるアクセスカウンタと
    を有する請求項３０に記載のメモリ装置。
  35. 【請求項３５】 上記列アドレスカウンタがダウンカウ
    ンタである請求項３４に記載のメモリ装置。
  36. 【請求項３６】 上記列アドレス発生器がさらに、上記
    メモリ装置により受信された上記列アドレス信号により
    指定される列アドレスを記憶するアドレスレジスタを有
    し、 上記列アドレス発生器は上記アドレスレジスタに記憶さ
    れた列アドレスを、上記開始列アドレスとして用いる請
    求項３４に記載のメモリ装置。
  37. 【請求項３７】 上記制御信号発生器によりにより受信
    される上記外部制御信号の一つにより、上記アドレスレ
    ジスタに記憶された列アドレスが、他の外部列アドレス
    信号の入力なしで、上記アドレスカウンタに再ロードさ
    れる請求項３６に記載のメモリ装置。
  38. 【請求項３８】 さらにアドレスレジスタ出力スイッチ
    を有し、これを介して上記アドレスレジスタが上記列ア
    ドレスカウンタに結合される請求項３６に記載のメモリ
    装置。
  39. 【請求項３９】 上記メモリアレイが少なくとも２つの
    ブロックに分割され、各列のメモリセルは上記ブロック
    の一つにのみ配置され、 さらに、 上記列アドレス発生器に結合され、上記列アドレス発生
    器により発生される一連の列アドレスの途中で、少なく
    とも一つの列アドレスビットを修正し、これにより、上
    記一連の列アドレスを一つのブロックから他のブロック
    へジャンプさせるブロック選択ユニットを有する請求項
    ３０に記載のメモリ装置。
  40. 【請求項４０】 ２つのメモリブロックを有し、各メモ
    リブロックが、請求項３０に記載のように構成され、上
    記２つのメモリバンクが上記データ入力ユニット、上記
    データ出力ユニット、及び上記制御信号発生器を共用す
    る一方、別個のメモリアレイ、別個のワード線、別個の
    列デコーダ、及び別個の列デコーダを有する請求項３０
    に記載のメモリ装置。
  41. 【請求項４１】 メモリ装置のメモリアレイへのアクセ
    スを制御する方法であって、 上記メモリアレイが、互いに交差するメモリセルの行及
    び列を有し、上記メモリアレイが主メモリアレイと副メ
    モリアレイとに分けられ、上記副メモリアレイが上記主
    メモリアレイと同数の行と上記主メモリアレイよりも少
    ない列とを有し、 (a) 行アドレス信号を受け、上記主メモリアレイ及び上
    記副メモリアレイ内の対応する行を活性化するステップ
    と、 (b) 上記メモリ装置内において、上記主メモリアレイ内
    の異なる列を指定する第１の一連の列アドレスを発生す
    るステップと、 (c) 上記ステップ(a)で活性化された行と上記ステップ
    (b)で指定された列との交点に配置されているメモリセ
    ルからデータを読出し、読出されたデータを出力するス
    テップと、 (d) 上記ステップ(a)において活性化された行内で、上
    記主メモリアレイ内の一つの列から、上記副メモリアレ
    イ内の一つの列へデータを転送し、転送されたデータを
    上記副メモリアレイ内に記憶するステップと、 (e) 上記メモリ装置内において、上記副メモリアレイ内
    の列を指定する第２の一連の列アドレスを発生するステ
    ップと、 (f) 上記ステップ(a)において活性化された行と上記ス
    テップ(e)において指定された列の交点に配置されてい
    るメモリセルからデータを読出し、読出されたデータを
    出力するステップと、 (g) 入力データを受けるステップと、 (h) 上記入力データを上記主メモリアレイ内の上記一つ
    の列内であって、上記ステップ(a)で活性化された行内
    のメモリセル内に記憶するステップとを有するメモリ装
    置のメモリアレイへのアクセスを制御する方法。
  42. 【請求項４２】 上記主メモリアレイ内の上記一つの列
    が上記ステップ(b)で指定される列の内の最初のもので
    ある請求項４１に記載の方法。
  43. 【請求項４３】 上記メモリ装置は入力及び出力のため
    の別個の端子を有し、上記ステップ(g)が、上記ステッ
    プ(c)における上記主メモリアレイ内の上記一つの列か
    らのデータの出力と同時に行なわれる請求項４１に記載
    の方法。
  44. 【請求項４４】 上記ステップ(d)において、上記転送
    されたデータが上記第２の一連の列アドレスの一つによ
    り指定された列に記憶される請求項４１に記載の方法。
  45. 【請求項４５】 上記第１の一連の列アドレスと上記第
    ２の一連のアドレスとは同数の列アドレスからなる請求
    項４１に記載の方法。
  46. 【請求項４６】 上記第１の一連の列アドレスと上記第
    ２の一連の列アドレスとは列アドレスの数が異なる請求
    項４１に記載の方法。
  47. 【請求項４７】 上記第１の一連の列アドレスと上記第
    ２の一連の列アドレスとは、ともに外部から入力される
    単一の開始列アドレスに基づき発生される請求項４１に
    記載の方法。
  48. 【請求項４８】 開始列アドレスを受信するステップ
    と、 上記開始列アドレスをアドレスレジスタに記憶するステ
    ップとをさらに有し、 上記ステップ(a)ないし(h)が繰返し実行され、 上記第１の一連の列アドレスは、更に外部から列アドレ
    ス入力を受けることなく、上記アドレスレジスタ内に記
    憶されている列アドレスから始まる請求項４１に記載の
    方法。
  49. 【請求項４９】 上記ステップ(h)はさらに、上記入力
    データを、該入力データが上記主メモリアレイ内に記憶
    されるまで、一時的に入力データレジスタに記憶するス
    テップを含む請求項４１に記載の方法。
  50. 【請求項５０】 上記メモリアレイに記憶されているデ
    ータが順次走査線により走査される動画内の画素を表わ
    し、異なる走査線内の画素のデータが上記主メモリアレ
    イ内の異なる列に記憶される請求項４１に記載の方法。
  51. 【請求項５１】 上記ステップ(c)で読出されたデータ
    と、上記ステップ(f)で読出されたデータとが、上記動
    画の２つの異なるフィールド内の画素を表わす請求項５
    ０に記載の方法。
  52. 【請求項５２】 上記ステップ(c)で読出されたデータ
    と、上記ステップ(f)で読出されたデータとが、上記動
    画の２つの異なるフレーム内の画素を表わす請求項５０
    に記載の方法。
  53. 【請求項５３】 上記メモリアレイが少なくとも２つの
    バンクに分けられ、 各バンクが主メモリアレイと副メモリアレイとを有し、 異なるバンクが異なる行のメモリセルを有し、 上記ステップ(a)において、上記少なくとも２つのバン
    クのうちの第１のバンク内の行及び第２のバンク内の行
    が活性化され、上記ステップ(c)〜(h)が上記第１のバン
    クにおいて行なわれ、 (i) 上記第２のバンク内の主メモリアレイ内の相連続す
    る列のメモリセルを指定する第３の一連の列アドレスを
    発生するステップと、 (j) 上記ステップ(a)において活性化された上記第２の
    バンク内の行と、上記ステップ(i)において指定された
    列との交点に配置されたメモリセルからデータを読出し
    て出力するステップとをさらに有し、 上記ステップ(j)が上記ステップ(c)と上記ステップ(f)
    の間に行なわれる請求項４１に記載の方法。
  54. 【請求項５４】 上記ステップ(d)及び(h)が、上記ステ
    ップ(j)が行なわれている間に行なわれる請求項５３に
    記載の方法。
  55. 【請求項５５】 上記ステップ(d)は、 (k) 上記第１のバンク内の主メモリアレイ内の上記一つ
    の列からデータを読出すステップと、 (l) 上記ステップ(k)で読出されたデータを一時的に転
    送レジスタに記憶するステップと、 (m) 上記転送レジスタに記憶されたデータを、上記ステ
    ップ(j)が行なわれている間に、上記第１のバンク内の
    副メモリアレイに転送するステップとを有する請求項５
    ４に記載の方法。
  56. 【請求項５６】 上記ステップ(a)において、上記ステ
    ップ(c)の前に上記第１のバンク内の上記行が活性化さ
    れ、上記ステップ(c)が行なわれている間に上記第２の
    バンク内の上記行が活性化される請求項５３に記載の方
    法。
  57. 【請求項５７】 メモリアレイに記憶されるデータは、
    相連続する走査線に沿って走査される、動画の画素を表
    わし、異なる走査線の画素のデータが、各バンク内の主
    メモリアレイ内の異なる列に記憶される請求項５３に記
    載の方法。
  58. 【請求項５８】 上記ステップ(c)で読出されたデー
    タ、上記ステップ(f)で読出されたデータ、及び上記ス
    テップ(j)で読出されたデータは、上記動画の３つの異
    なるフィールド内の画素を表わす請求項５７に記載の方
    法。
  59. 【請求項５９】 上記ステップ(c)で読出されたデー
    タ、上記ステップ(f)で読出されたデータ、及び上記ス
    テップ(j)で読出されたデータは、上記動画の３つの異
    なるフレーム内の画素を表わす請求項５７に記載の方
    法。
  60. 【請求項６０】 上記第１の一連の列アドレス、上記第
    ２の一連の列アドレス、及び上記第３の一連の列アドレ
    スは等しい数の列アドレスから成る請求項５３に記載の
    方法。
  61. 【請求項６１】 上記第１の一連の列アドレス、及び上
    記第２の一連の列アドレスは等しい数の列アドレスから
    成り、上記第３の一連の列アドレスは異なる数の列アド
    レスから成る請求項５３に記載の方法。
  62. 【請求項６２】 上記ステップ(d)において、転送され
    たデータが、上記第２の一連の列アドレスにより指定さ
    れた列内に記憶される請求項６１に記載の方法。
  63. 【請求項６３】 上記第１のバンク内の上記主メモリア
    レイ内の上記一つの列は上記第１の一連の列アドレスに
    より指定される列の中にある請求項６２に記載の方法。
  64. 【請求項６４】 上記第１のバンク内の上記主メモリア
    レイ内の上記一つの列は、上記第１の一連の列アドレス
    で指定される列の中にはなく、上記ステップ(d)におい
    て、転送されたデータが上記第２の一連の列アドレスに
    より指定されない列に転送される請求項６１に記載の方
    法。
  65. 【請求項６５】 メモリ装置内のメモリアレイへのアク
    セスを制御する方法であって、 上記メモリアレイが互いに交差するメモリセルの行及び
    列を有し、 上位メモリ装置が別個のデータ入力端子およびデータ出
    力端子を有し、 (a) 行アドレス信号を受け、上記メモリアレイ内の対応
    する行を活性化するステップと、 (b) 上記メモリ装置内において、上記メモリアレイ内の
    異なる列を指定する一連の列アドレスを発生するステッ
    プと、 (c) 上記ステップ(a)により活性化された行と、上記ス
    テップ(b)において指定された列との交点に配置された
    メモリセルからデータを読出して出力するステップと、 (d) 上記ステップ(c)において一つの列から読出された
    データの出力と同時に入力データを受けるステップと、 (e) 上記ステップ(a)で活性化された行と上記一つの列
    との交点に配置されたメモリセルに上記入力データを記
    憶するステップとを有する方法。
  66. 【請求項６６】 上記一つの列は、上記ステップ(b)に
    おいて指定された列のうちの最後のものである請求項６
    ５に記載の方法。
  67. 【請求項６７】 上記メモリ装置は、上記メモリ装置内
    のデータの読出しおよび書込みの双方に用いられる内部
    データバスを有し、 さらに、上記ステップ(c)における上記一つの列からの
    データの読出しの後であって、上記ステップ(e)の前
    に、上記内部データバスを初期化するステップを有する
    請求項６６に記載の方法。
  68. 【請求項６８】 上記一連の列アドレスが、外部からの
    開始列アドレスの入力に基づいて発生される請求項６５
    に記載の方法。
  69. 【請求項６９】 開始列アドレスを受信するステップ
    と、 上記開始列アドレスをアドレスレジスタ内に記憶するス
    テップとさらにを有し、 上記ステップ(a)ないし(e)が繰返し実行され、 上記ステップ(b)において発生された上記一連の列アド
    レスは、更に外部から列アドレスの入力を受けることな
    く、上記アドレスレジスタに記憶された開始列アドレス
    から始まる請求項６５に記載の方法。
  70. 【請求項７０】 上記メモリアレイに記憶されるデータ
    は、相連続する走査線により走査される動画内の画素を
    表わし、異なる走査線の画素のデータが上記メモリアレ
    イ内の異なる列に記憶される請求項６５に記載の方法。
  71. 【請求項７１】 上記メモリアレイは列のブロックに分
    割され、上記ブロックは、上記動画の異なるフィールド
    のデータを記憶し、上記一連の列アドレスは、異なるフ
    ィールド内の互いに隣接する位置の画素を表わすデータ
    を記憶する、少なくとも２つのブロック内の列を指定す
    る請求項７０に記載の方法。
  72. 【請求項７２】 上記メモリアレイは列のブロックに分
    割され、上記ブロックは、上記動画の異なるフレームの
    データを記憶し、上記一連の列アドレスは、異なるフレ
    ーム内の同一の位置の画素を表わすデータを記憶する、
    少なくとも２つのブロック内の列を指定する請求項７０
    に記載の方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3201335B2 (ja) * 1998-03-17 2001-08-20 日本電気株式会社 メモリアドレス発生回路及び半導体記憶装置
JP3776295B2 (ja) 2000-06-26 2006-05-17 沖電気工業株式会社 シリアルアクセスメモリおよびデータライト／リード方法
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FR2826226A1 (fr) * 2001-06-19 2002-12-20 Koninkl Philips Electronics Nv Circuit memoire concu pour un acces parallele en lecture ou en ecriture de donnees a plusieurs composantes
JP4310100B2 (ja) * 2002-11-29 2009-08-05 Ｏｋｉセミコンダクタ株式会社 フィールドメモリ
JP4099578B2 (ja) * 2002-12-09 2008-06-11 ソニー株式会社 半導体装置及び画像データ処理装置
US7486683B2 (en) * 2003-07-23 2009-02-03 International Business Machines Corporation Algorithm and system for selecting acknowledgments from an array of collapsed VOQ's
US7002873B2 (en) * 2003-12-19 2006-02-21 Intel Corporation Memory array with staged output
KR100730689B1 (ko) * 2005-07-29 2007-06-21 엠텍비젼 주식회사 동영상 데이터 인코더 및 그 제어 방법
US8704743B2 (en) * 2008-09-30 2014-04-22 Apple Inc. Power savings technique for LCD using increased frame inversion rate
JP5314640B2 (ja) * 2010-06-21 2013-10-16 ルネサスエレクトロニクス株式会社 半導体装置
US9082200B2 (en) * 2012-12-04 2015-07-14 Siemens Medical Solutions Usa, Inc. System for histogram computation
TWI518666B (zh) * 2013-03-05 2016-01-21 友達光電股份有限公司 顯示裝置及其共同電壓產生電路
FR3015068B1 (fr) * 2013-12-18 2016-01-01 Commissariat Energie Atomique Module de traitement du signal, notamment pour reseau de neurones et circuit neuronal
US10839884B2 (en) 2016-05-03 2020-11-17 Rambus, Inc. Memory component with efficient write operations
KR102430080B1 (ko) 2019-06-04 2022-08-04 경북대학교 산학협력단 메틸 갈레이트 및 틸로신을 포함하는 항균용 조성물

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2724932B2 (ja) * 1991-12-03 1998-03-09 三菱電機株式会社 デュアルポートメモリ
US5377154A (en) * 1992-01-31 1994-12-27 Oki Electric Industry Co., Ltd. Multiple serial-access memory
JPH07130166A (ja) * 1993-09-13 1995-05-19 Mitsubishi Electric Corp 半導体記憶装置および同期型半導体記憶装置
JP3666671B2 (ja) * 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置
JP3223817B2 (ja) * 1996-11-08 2001-10-29 日本電気株式会社 半導体メモリ装置及びその駆動方法

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