TW378320B

TW378320B - Memory device which executes burst readout access and signal write access by inputting a single address

Info

Publication number: TW378320B
Application number: TW087108505A
Authority: TW
Inventors: Takeshi Gotoh; Atsushi Takasugi
Original assignee: Oki Electric Ind Co Ltd
Priority date: 1997-07-10
Filing date: 1998-06-01
Publication date: 2000-01-01
Also published as: EP0890953A2; EP0890953A3; JP3722619B2; EP0890953B1; KR19990013597A; JPH1196748A; KR100336330B1; US5978303A; DE69826573D1; DE69826573T2

Description

A7 A7 3286PIF.DOC/006 B7 五、發明説明（/ ) 本發明係有關移動圖形之數位處理之記憶體裝置。電視機所使用之數位影像處理技術；個人電腦與工作站所用之影像顯示；以及在這些不同媒體間之移動圖形轉移，所伴隨而來之不同格式間之轉換等，這些處理係愈來愈必要。多數之數位影像處理係在圖形元件或圖素方塊上執行。一般常見例子有雜訊排除之空間與時間之濾波，效果處理以及格式轉換。影像壓縮之運作評估係另一例。當移動圖形在實時中處理時，有需要將圖素方塊快速復原。比如，在接收與儲存移動圖形中之各新圖素時，有必要在下一個圖素接收之時間前，讀取新圖素所出現之圖素方塊.，以及從數個先前影像頁框（frame)或場中之相關之圖素方塊。習知之動態隨機存取記憶體（DRAM)對此效率而言太慢，因爲在新位址之費時輸入之後，才有每一讀取或寫入。習知之雙埠DRAM，也稱爲VRAM，能提供圖素整列，也就是，在螢幕上之水平掃描線中之所有圖素之高速串列讀取，但此特徵不適用於圖素之矩形方塊存取。 SDRAM與SGRAM允許較小圖素群之激增存取，但讀與寫需要各別之位址輸入，對所出現之各新圖素需要兩種存取時，係不方便。SDRAM與SGRAM也無法支援數位濾波中經常需要之激增長度。甚至，這些記憶體無法輕易地串接以提供在數種場或頁 4 本紙張尺度適W中國國家標準（ CNS ) A4規格（210X297公釐)

I - - - n - - - I - n I - I I T l·— !— - I .Γ— n (請先閱讀背面之注意事項再填寫本頁) I 經"部中央標绛而只工消費合作社印" 經淤部中央桮準而匁-^消费合作社印製 —3286PIF.D〇C/_—___B7____ 五、發明説明（i) 框中之圖像方塊之存取。習知之隨機存取記憶體機能不全，經常迫使系統設計者使用先入先出（FIFO)記憶體來儲存場與頁框；並在存取圖素之矩形方塊時，使用具有線記憶體之特殊應用積體電路 (ASIC)。_比如’具有21個線記憶體之ASIC，能儲存1內部資料匯流排24個8位元字元之SRAM，係用於數位電視接收器中。SRAM記憶體單元係大面積，使得線記憶體在 ASIC中佔去很大之空間，限制所能容納之實際影像處理電路之數量。SRAM線記憶體也消耗大量電流，因爲其當成位移暫存器，其存在也增加ASIC之成本。底下將更詳細描敘。因此，本發明之目的係提供能合倂場或頁框記憶體妓賴之_體難。 ^ 本發明之另一目的係提供一種記憶體裝置，其中 -行位址之輸入可產生激增之讀取及寫入。本發明之另一目的係提供一種記憶體裝置，其中使用&

前輸入之行位址，單一列位址之輸入可產生激增之讀取及寫入。 B 本發明之另一目的係提供一種適合串接之記憶體裝置。本發明之另一目的係提供一種記憶體裝置，其可儲存移動圖形之多場或頁框之圖素資料，並從單一合倂激增中= 各場或頁框輸出多重圖素資料。根據本發明之第一觀點，一種記憶體裝置，其具有主§己 5 本紙張尺度適用中國國^^準（CNS ) A4規格（210X297公釐) ~~ .~~~'---~~--_ 裝 ----訂---------線 (讀先閱讀背面之注意事項再填寫本頁〕 * > 經淤部中夾樣氺^只二消贽合作社卬製 A7 3286PIF.DOC/006 β? . - 一 .丨 ..... ' ' ' ' ' *' 五、發明説明（s) 憶體陣列與副記憶體陣列’兩陣列所共享之相同字元線，列解碼器以及內部資料匯流排。該副記憶體陣列所具有之行數量少於該主記憶體陣列所具有之行數量。該資料匯流排係耦合至具有外部資料輸入與輸出端之一資料輸入單位與一資料輸出單位。行位址產生器受一外部行位址信號之指令而從單一起始行位址產生行位址連續串。一主行解碼器將該行位址解碼以選擇在該主記憶體陣列中之行串列。副行解碼將該行位址之低位元解碼，以選擇在該副記憶體陣列中之行串列。控制信號產生器所產生之內部控制信號使得儲存於該主記憶體陣列中之資料經由該內部資料匯流排而輸出；使得儲存於該主記憶體陣列中之資料經由該內部資料匯流排而傳送至該副記憶體陣列；使得儲存於該副記憶體陣列中之資料經由該內部資料匯流排而輸出；以及使得輸入資料經由該內部資料匯流排而傳送至該主記憶體陣列。這些動作較好執行於單一激增內，其中資料係從該主記憶體陣列中之多重行與該副記憶體陣列中之多重行而輸出，從該主記憶體陣列中之一個行而傳送至該副記憶體陣列中之一個行，以及輸入至該主記憶體陣列中之該相同行。該資料輸入端與該資料輸出端係獨立，使得該資料輸出單位輸出資料時，該資料輸入單位能接收資料。在該主記億陣列中之該輸入資料，以及跟該輸入資料同時輸出之資料係較好具有相同行位址，以利於記憶體裝置之串接。 _ 6 ---------1-------1T--,--<--^ (請先聞讀背面之注意事項再填寫本頁) 1 '.-»· 本紙張尺度適;彳]中國國家標率（CNS >八4規格（210X297公釐〉 " A7 3286PIF.DOC/006 _________ B7 五、發明説明（¥ ) 爲有利於資料從該主記憶體陣列傳送至該副記憶體陣列，該內部資料匯流排係分成耦合至該主記憶體陣列之一主部份以及耦合至該副記憶體陣列之一副部份。該兩部份係由一資料匯流排開關，或該資料輸出單位所連接。當使用資料匯流排開關時，較好具有一寫入放大器，以將從該內部資料匯流排之該副部份寫入至該副記憶體陣列之資料放大。同樣地，將該行位址產生器連接至該主行解碼器與該副行解碼器之該行位址信號線係由一位址匯流排開關所分割，或提供各自信號線。該記憶體裝置較好具有可儲存起始位址之一位址暫存器，使得該行位址產生器可重覆地產生相同行位址串列，而無需該相同起始位址之重覆外部輸入。該記憶體裝置較好具有兩儲存單元，各儲存單元具有各自之主記憶體陣列與副記憶體陣列。單一激增包括從第一儲存單元中之該主記憶體陣列、從第二儲存單元中之該主記憶體陣列以及從該第一儲存單元中之該副記憶體陣列中讀出之資料輸出，以及資料輸入至該第一儲存單元中之該主記憶體陣列。該第一儲存單元中之該主記憶體陣列中之輸入資料之寫入，以及資料從該第一儲存單元中之該主記憶體陣列傳送至該副記憶體陣列較好發生於該第二儲存單元之讀取。較好使用傳送暫存器，使得當存取該第二儲存單元時，從該第一儲存單元中之該主記憶體陣列讀取出之資料能暫時儲存於該傳送暫存器中’接著傳送至該第 7 ---------1------1T--.--·--0 (請先閱讀背面之注意事項再填寫本頁) k 經承部中央榀率而只-X消贽合作社印製本紙張尺A適州中國國家標率（CNS ) A4規格（210X297公釐） 3286PIF.DOC/006 A7 ---------------------^_ B7 五、發明説明（f) 一儲存單兀中之該副記憶體陣列。也使用一輸入資料暫存器以保持g亥輔ϊ入資料’直到寫入至該第一儲存單元中之該主記憶體陣列。根據本發明之第二觀點，一種記憶體裝置包括一記憶體陣列」^列解碼器，—行解碼器，一行位址產生器，一內部資料匯流排’〜資料輸入單位，以及一資料輸出單位。該資料·輸人單位之資料輸入端係各自於該資料輸出單位之資料輸出端。該資料輸出單位係經由一資料匯流排開關而耦合至該內部資料匯流排。該g己憶體裝置也具有產生內部控制信號之一控制信號產生器’其使得該行位址產生器在一外部行位址信號指令下’從一起始位址產生行位址串列。資料之激增係從該記億體陣列中之相關行中讀取出。在激增結束時，輸入資料係由該資料輸入單位所接收，並傳送至該記憶體陣列之一行。此行係較好爲資料讀取出之最後一行。一緩衝電路係較好耦合於該資料匯流排開關與該資料輸出單位間，使得在從最後一行讀取出之資料由該資料輸出單位所輸出時，輸入資料係由該資料輸入單位所接收，並傳送至該記憶體陣列，以利於該記憶體裝置之串接。較好具有一資料匯流排起始單位，在從最後一行讀取出之資料係傳送至該緩衝電路後，將該內部資料匯流排起始，以預備資料從該資料輸入單位傳送至該記憶體陣列。在本發明之第一觀點中，較好具有一位址暫存器。 8 本紙張尺度適州中國國家標準（CNS ) A4规格（210x297公 I 种衣訂—— - 線 (請先閱讀背面之注意事項再填寫本頁) · A7 B7 3286PIF.DOC/006 五、發明説明（6 ) 該記憶體陣列係分成數個方塊，各方塊係儲存一移動圖形之一個場或頁框之資料。在此例中，較好具有一方塊選擇單位以在激增時更改該行位址位元之至少一位元’使得該激增由一方塊跳至另一方塊’而能在不同場或頁框中之多重圖素中讀取資料。該記憶體陣列也分成數個儲存單元。圖式之簡單說明：爲讓本發明之上述目的、特徵、和優點能更明顯易懂’ 下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：圖1係描繪一群圖素；圖2係描繪在移動圖形中之數個連續場中之一群圖素；圖3係描繪在移動圖形中之數個連續場中之較大群圖素；圖4係描繪提供讀取至圖3中之圖素之習知系統；圖5係描繪讀取與寫入之例；圖6係描繪讀取與寫入之另一例；圖7指出相關於圖5中之存取操作之圖4之部份；圖8指出相關於圖6中之存取操作之圖4之部份；圖9係描繪本發明之第一實施例之方塊圖；圖10係第一實施例之詳細電路圖；圖11係描繪第一實施例中之主記憶體陣列之讀取時序圖； 9 ----------^------ΐτ-----------^ (請先閱讀背面之注意事項再填寫本頁) · 經"部中夾榀蜱而於工消贽合作社印製本紙張尺度適/1]中國國家標準（CNS ) Λ4规格（210X297公釐） 3286PIF.DOC/006 A7 3286PIF.DOC/006 A7 經淤部中央標準劝货-τ·消贽合作私印製 B7__ 五、發明説明（^]) 圖12係描繪第一實施例中之副記憶體陣列之讀取時序圖；圖13係本發明之第二實施例之電路圖；圖14係本發明之第三實施例之電路圖；匮I 15係本發明之第四實施例之電路圖；圖16係描繪前四個實施例中之主與副記憶體陣列之使用；圖17係本發明之第五實施例之電路圖；圖18係描敘第五實施例中所執行之激增存取操作之時序圖；圖19係相關於圖18中之存取操作之圖4之部份；圖20係第五實施例之往下計數器之重新之時序圖；圖21係本發明之第六實施例之電路圖；圖22係本發明之第七實施例之電路圖；圖23係本發明之第八實施例之電路圖；圖24係本發明之第九實施例之方塊圖；圖25顯示可被第九實施例所取代之圖4中之系統之部份；圖26，27，2δ，與29描繪第九實施例中儲存與存取圖素資料之方法；圖30描繪第九實施例中之可在單一激增中存取之圖素資料；圖31係描繪以適合串接之方法來存取圖30所示之圖素資料之激增之時序圖； 10 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------裝------、1T——r-----線 (請先閱讀背面之注意事項再填寫本頁) _

L A7 A7 3286PIF.DOC/006 B7 五、發明説明（？）圖32係描繪存取圖30所示之圖素資料之另一激增之時序圖；圖33描繪在第九實施例中，單一激增中可存取之更多圖素資料；圖3 4係描繪以適合串接之方法來存取圖3 3所示之圖素資料之激增之時序圖；圖35係描繪存取圖33所示之圖素資料之另一激增之時序圖；圖36描繪在第九實施例中，單一激增中可存取之更多圖素資料；圖37描繪存取圖36所示之圖素資料之激增之時序圖；圖38係本發明之第十實施例之方塊圖；圖39係本發明之第十一實施例之方塊圖；圖40係本發明之第十二實施例之方塊圖；圖41係本發明之第十三實施例之方塊圖；圖42至47描繪在非串接模式中之第十三實施例之操作；圖48描繪在串接模式中，激增起始時，第十三實施例之操作；圖49係本發明之第十四實施例之方塊圖；圖50係本發明之第十五實施例之方塊圖；圖51係本發明之第十六實施例之方塊圖；圖52係本發明之第十七實施例之方塊圖；圖53係本發明之第十八實施例之方塊圖； 11 (讀先閱讀背面之注意事項再填寫本頁) .裝. 訂線經淤部中央標Jf^s X,消贽合作私印絮本纸張尺度適川中國國家標準（CNS ) A4規格（210X297公釐）經"部中央榀卑^消費合作拉印掣 3286PIF.DOC/006 Λ/ ______________________Β7_ 五、發明説明（？）圖54係本發明之第十九實施例之方塊圖；圖55係本發明之第二十實施例之方塊圖；. 圖56係本發明之第二•一實施例之方塊圖；圖57係本發明之第二十二實施例之方塊圖；圖58係本發明之第二十三實施例之方塊圖；圖59係本發明之第二十四實施例之方塊圖；圖60係本發明之第二十五實施例之方塊圖；圖61係本發明之第二十六實施例之方塊圖；圖62 ’ 63，與64描繪使用從偶數與奇數場中之不同數量之圖素’在連續場上執行之濾波操作中所存取之圖素資料；圖65係描繪第二十六實施例中，存取至圖62中之圖素資料之激增之時序圖；圖66係描繪第二十六實施例中，存取至圖64中之圖素資料之激增之時序圖；圖67描敘先前實施例之變動；圖68係本發明之第二十七實施例之方塊圖；圖69係圖68中之位址輸入單位之更詳細方塊圖；圖70係圖68中之存取計數器之更詳細方塊圖；圖71係第二十七實施例之操作之時序圖，顯示串接輸入與輸出；圖72描繪第二十七實施例中之記憶體陣列由場資料所佔之情形；圖73與74描繪由第二十七實施例所進行之連續激增存 12 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐1 ' — ~ - (請先閱讀背面之注意事項再填寫本頁) .裝.

>1T 線 3286PIF.DOC/006 A7 B7 五、發明説明（/〇) 取；圖75描繪接收由第二十七實施例所輸出之資料之電路； . 圖76描繪第二十七實施例中之記憶體裝置之串接； W 77係描繪本發明之第二十八實施例之方塊圖；圖78係描繪第二十八實施例之操作時序圖； ® 79係描繪本發明之第二十九實施例之方塊圖；圖80係描繪本發明之第三十實施例之方塊圖；圖81係描繪本發明之第三十一實施例之方塊圖；匱I 82係描繪第三十一實施例之操作時序圖；匾I 83係描繪本發明之第三十二實施例之方塊圖；圖84顯示第三十二實施例之位址暫存器，位址暫存器開關’往下計數器，以及方塊選擇單位之內部結構之例子；圖85顯示第三十二實施例中，在單一激增中存取之資料之例子；圖86顯示第三十二實施例中，在單一激增中存取之資料之另一例；圖· 87係描繪本發明之第三十三實施例之方塊圖；圖88係描繪本發明之第三十四實施例之方塊圖；· 89係描繪本發明之第三十五實施例之方塊圖；圖90係描繪本發明之第三十六實施例之方塊圖；圖91係描繪本發明之第三十七實施例之方塊圖； ® 92係描繪本發明之第三十八實施例之方塊圖；一| — |2 長尺7CNS) A4 規格（210x297^) — -— (請先閲讀背面之注意事項再填寫本頁) 裝. 訂線. 經^部中央標準T;消贽合作妇印製 A7 3286PIF.DOC/006 經浐部中央"_而只工消贽合作拍卬？4 B7 五、發明説明（"）圖93係第三十八實施例之更詳細方塊圖；圖94係第三十八實施例中之記憶體陣列之圖示；以及圖95係第三十八實施例之操作時序圖。符號說明： 2 :主記憶體陣列 4 :副記憶體陣列 6 :列解碼器 8 :主行解碼器 10··副行解碼器 12:行位址產生器 14 :資料輸入單位 16 :資料輸出單位 18:高階位址匯流排. 20 :低階位址匯流排 22 :位址匯流排開關 24 :內部資料匯流排 26 :資料匯流排開關 28 :寫入放大器較佳實施例本發明之實施例將參考所附圖示來描敘，有些係移動圖形處理之一般資訊。數位影像處理之習知型式係根據周圍圖素之値而改變圖素値之濾波處理。參考圖1，此種濾波處理可能根據在掃描線η-1，η與n+1中之非陰影圓圈所顯示之相鄰圖素 14 (請先閱讀背面之注意事項再填寫本頁) .裝-

、1T 線本纸張尺度適用中國國家標率（CNS ) Α4規格（210X297公釐） A7- B7 3286PIF.DOC/006 五、發明説明（/!·) 而改變在第n條掃描線中由陰影圓圈所指出之圖素値。此種濾波可延伸於時間維。圖2描繪移動圖形之五個連續場’包括與偶數場Fm-1與Fm+1交叉之奇數場Fm_2，Fm 與Fm+2。空間與時間濾波根據在從DFm-2至DFm+2之五個群中所有圖素値’而可能在由場Fm中之陰影所顯示之位置處產生濾波後圖素値。圖3將此處理歸納在五個連續場中之五個對五個圖素方塊’並顯示時間與空間濾波需要快速存取至由三種型式延遲所分隔之圖素：相關於相同線中之連續圖素之復原之位元延遲（W);相關於連續線間之復原之線延遲（L);以及相關於場間復原之場延遲（t)。順便一提’“位元延遲”名詞之使用係因爲相同圖素之所有資料位元係通常以並行地，同時存取。此名詞並不暗示圖素係由單一位兀所代表。圖素通常，在單色影像中包括八位元，而在彩色影像中包括更多位元。圖4顯示對圖3之圖素値進行存取之習知系統，假設每圖素有8位元。在左邊是五個FIFO串接場記憶體F1，F2，... F 5，各個儲存與場相執行量之圖素資料。這些場記憶體係雙埠裝置，記憶體之輸出埠係耦合至下一記憶體之輸人埠。各圖素存在於各場記憶體之時間爲場期間At。輸入與輸出係同時發生，與相同時脈信號（CLK)同步。第—場言己憶體F1 ’比如，同時接受新圖素Da5與在前一場中之相同位置處將圖素Db5傳至第二場記憶體F2。場記憶體因此提供圖3所示之場延遲（t)。 15 t— (請先閱讀背面之注意事項再填寫本頁} 訂 -線經^部中戎榀準趵只.t消贽合作扣印製本紙張尺度適州中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 3286PIF.DOC/006 五、發明説明（/>) 線延遲（L)由複數線記憶體LI 1，...L54所提供。輸入至第一場記憶體F1之各圖素也輸入至與線記憶體L12’Ll3 ’ L14串接之第一線記憶體L11。此圖素係由此串接列而移位，如同經過一移位暫存器’所花之時間相等於在各線記憶體中之一條水平掃描期間，因此從線記憶體L11輸出係一個線延遲，從線記憶體L12輸出係兩個線延遲’依此類推。其他之線記憶體對場記憶體F2至F5之輸入提供相似延遲。位元延遲（W)係由D型正反器陣列所提供，在圖中係標成DFF。輸入至場記憶體之一，或從線記憶體之一輸出之圖素係饋入至四個D型正反器之串列。這些正反器之輸出，連同場記憶體與線記憶體之輸入與輸出，對圖3所示之所有圖素提供同時之讀取，包括在五個連續場之各個場中之五對五之方塊。圖4中之線記憶體與D型正反器係一般提供於ASIC裝置中，但線記憶體應用了在體積上，電流消耗上，與裝置成本上爲昂貴之SRAM電路’如上述般。圖5與6描繪方塊存取與圖素輸入同步之兩種方法。兩圖皆顯示儲存於一場記憶體中之圖素。陰影圓圏代表新圖素，屬於現在要接收之場記憶體，而非陰影圓圈代表先前之場。標示“讀”之線代表用於濾波之圖素之五對五方塊之位置。標示“寫”之箭頭代表現在接收之圖素之位置（Dn)。在圖5中，當新圖素係寫在場記憶體中之位置Dn時， 16 本紙張尺度適邡中國國家標隼（CNS ) A4規格（210X297公釐） — (請先閱讀背面之注意事項再填转本頁) 訂線 32S6PIF.DOC/006 A7 B7 五、發明説明（/ p 前一場中之圖素之五對五方塊係進行處理。包括Dn之水平掃描線係此方塊中之最後一個掃描線。圖素資料係經由圖4中之串接之〇型正反器而被傳送，所以其能夠在將新圖素寫在位置Dn前，將從由陰影圓圏Dn至Dn+4所代表之五個位置處讀出之資料載入至D型正反器。這些資料係全部保持於場記憶體中。圖6係相似，除了包括Dn之水平掃描線係方塊中之最新掃描線。圖素Dn-Ι至Dn-4係已被覆寫，Dn將被覆寫。必需有額外裝置來儲存被覆寫之圖素。如果濾波操作牽涉到現今場與前一場，圖素値必需從此兩場中之位置Dn至 Dn - 4處輸出。圖7與8係圖4之一部份之放大圖。圖7中之虛線代表對圖5中之圖素Dn至Dn+4進行讀取之場記憶體F1與線記憶體L21至L24。圖8中之虛線代表對圖6中之現今場與則一場兩者中，除了圖素Da5外，圖素Dn至Dn - 4進行讀取之場記憶體F1與線記憶體L21至L24。本發明提供一種單一記憶體裝置，其能提供包含於圖7 之虛線部份’或圖8之虛線部份之所有功能。此記憶裝置甚至可對圖4’7與8所示之場記憶體串接型有良好運用。皇二蓋施例第—實施例係一記憶體裝置’顯示圖9中之方塊圖中，其提供圖8之虛線部份中之功能。示範本發明之第—觀點’此記憶裝置包括主記憶體陣列2，副記憶體陣列4，列解碼器6 ’主行解碼器8，副行解碼器1〇，行位址產生 __ 17 本紙張尺卜( CNS ) A4規格Y21GX297公釐)' 〜 (請先閱讀背面之注意事項再填寫本頁) .裝丁 -5 線經潢部中央標卑灼只工消贽合作社印"4 3286PIF.DOC/006 A7 B7 經濟部中央i!:準而只.t-消f合作私印？水五、發明説明（/^) 器12，資料輸入單位Η與資料輸出單位16。資料輸入單位14具有至少一個資料輸入端，標爲DIN。資料輸出單位 16具有至少一個資料輸出端，標爲DOUT。字母X與Y將分別用以代表列與行。行位址產生器12係經由高階位址匯流排18而耦合至主行解碼器8,並經由低階位址匯流排20而耦合至主行解碼器8與副行解碼器10，該低階位址匯流排20係由位址匯流排開關22而分割成兩部份。低階位址匯流排20之第一部份係耦合至主行解碼器8。低階位址匯流排20之第二部份係耦合至副行解碼器10，並由位址匯流排開關22而與行位址產生器12呈斷路。資料輸入單位14與資料輸出單位16係經由內部資料匯流排24而耦合至主記憶體陣列2與副記憶體陣列4,內部資料匯流排24相似地由資料匯流排開關26分割成兩部份，並終止在寫入放大器28。內部資料匯流排24之兩部份較好稱爲主資料匯流排（MDb)與副資料匯流排（SDb)。在主記憶體陣列2與副記憶體陣列4中之各圓圈代表具有共同X-Y(列-行）位址之記憶單元群。在影像處理應用中，各記憶單元群儲存一圖素之資料。在掃描於連續之水平掃描線中之移動圖形中，具有相同行位址（Y位址）之圖素係放置於相同掃描線中。因此，行水平跑動於圖中，而列係垂直跑動。在各列中之記憶單元係耦合至由主記憶體陣列2 與副記憶體陣列4所共享之字元線（WL)。圖10詳細顯示第一實施例之結構。列解碼器6係耦合 18 本紙張尺度適用中國國家標準（CNS ) A4規格（210x297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝.

.1T 線- 3286PIF.DOC/006 A7 _______B7_ 五、發明説明（Αέ) 至接收外部輸入列位址XAD之X位址產生器29。接收外部輸入行位址YAD之行位址產生器12,係包括往下計數器30 與Υ位址輸出電路32。往下計數器30當成行位址計數器，產生行位址（Υ位址）之減少性級數。資料輸入單位14具有將輸入資料保持之內部鎖相器34。資料輸出單位16具有將輸出資料放大之輸出放大器36。主與副Υ解碼器MYD與 SYD包括耦合至高階位址匯流排18與低階位址匯流排20 之複數AND閘38。位址保持鎖相器40係提供在低階位址匯流排20中之各位址信號線。 AND閘38在主Y解碼器中係標示成Andl至Andn;在副 Y解碼器中係標示成Adi至AdO。字母“η”與分別代表在主記憶體陣列2與副記憶體陣列4中之行數量。副記憶體陣列4所具有之行數量少於主記憶體陣列2之行數量 (ο<η)。AND閘38所輸出之行選擇信號在主Υ解碼器中標示成Y1至Yn，在副Y解碼器中標示成Ysl至YsO。資料匯流排之各部份包括一對互補匯流排線，在主資料匯流排中標示爲Dm與Dm/，在副資料匯流排中標示爲Ds 與Ds/。匯流排線Dm與Ds係經由在資料匯流排開關26中之由一對通道相反型之電晶體所形成之傳輸閘而互相耦合。相似地，資料匯流排線Dm/與DS/係由資料匯流排開關26中之傳輸閘而耦合，低階位址信號線係由在資料匯流排開關26中之相似傳輸閘而開關。這些傳輸閘係由直接輸入至各傳輸閘中之負通道電晶體之副記憶體致能 (SME)信號所控制，並由反相器42所反相，以輸入至傳輸 19 ---------批衣------、訂—.—'—^ 一 - (請先閱讀背面之注意事項再填寫本頁) 經漭部中央樣準Λβ-Τ·消费合作相印製本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 3286PIF.DOC/006 A7 B7_ 五、發明説明（θ ) 閘中之正通道電晶體。SME信號也經由反相器44而輸入以控制位址保持鎖相器40。主記憶體陣列2具有行方向之複數對互補位元線BL1 與BL1/至BLn與BLn/，其與字元線WL1，…，WLn成正交。動態記憶單元Ni_j ’各包括電晶體與電容器，係如所示般稱合至字元線與位元線。感應放大器（SA)係耦合至各互補位元線對。主記憶體陣列2中各互補位元線對係經由主Y 解碼器中之AND閘38之一所輸出之行選擇信號所驅動之轉移電晶體對46而耦合至互補資料匯流排Dm與Dm/。副記憶體陣列4具有相似之互補位元線對BLsl與 BLsl/至BLsO與BLsO/，記憶單元Nsij，感應放大器SA，與轉移電晶體46。在主記憶體陣列2與副記憶體陣列4中之感應放大器係由單一感應放大器控制信號PSA所激活。爲簡化，圖10顯示位於各X-Y位址之單一記憶單元。一般而言，一群記憶單元係位於各X-Y位址，如所標示般。接著’資料匯流排具有複數互補匯流排線對。在各行中’ 有相似.之複數互補位元線對與相似之複數複數感應放大器’資料輸入單位14與資料輸出單位16分別具有相似之複數輸入與輸出端。省略於圖9與圖10中之第一實施例之元件係產生圖10 之控制信號之記憶控制信號產生器。除了上述之SME與PSA 控制信號外，這些控制信號包括輸入至副Y解碼器中之AND 閘Adi至AdO之控制信號PYE，以及輸入至Y位址輸出電路32之控制信號R/W。記憶控制信號產生器將顯示於後續 ___ 20___ 本紙張尺度適用中囤國家標準（CNS ) A4規格（210X29*7公釐） n - . - i ...... I I I -li^Hi n. I n -I— I— - 丁 I —l· 1--- - - - I - (請先閱讀背面之注意事項再填寫本頁) t 經濟部中戎標準Λ只J.消贽合作社印製 A7 B7 3286PIF.DOC/006 五、發明説明（α) 實施例之圖示中。記憶控制信號產生器可程式化成各種操作模式。底下所述之第一種模式係有用於對圖6之方法中之圖素資料之存取。參考圖9來首先描敘此模式。依照圖6之慣例，圖9 中之陰影圓圏代表儲存現今場之圖素資料之記憶體單元群，而非陰影圓圏代表儲存前一場資料之記憶體單元群。在此模式中，X位址係由將相關字元線WL激活之列解碼器6所接收與解碼。在主記憶體陣列2與副記憶體陣列 4中之耦合至此字元線之所有記憶體單元，係因而耦合至各自之位元線，儲存於這些記憶體單元中之資料係由感應放大器所放大。其次，起始Υ位址係由行位址產生器12所產生，並由選擇主記憶體陣列2中之相關行之主行解碼器8所解碼。位於此行與字元線WL之所在列之交叉處之記憶體單元係耦合至內部資料匯流排24,其資料係轉移至資料輸出單位 16，如暗線（A)所示。在此時，這些資料係從主記憶體陣列2轉移至副記憶體陣列4，如箭頭（B)所示。此轉移發生於內部資料匯流排 24,經由資料匯流排開關26而耦合之主資料匯流排與副資料匯流排。此資料係由寫入放大器28所放大。只要寫入放大器28獲得此資料，資料匯流排開關26係開路，將主資料匯流排與副資料匯流排間呈斷路。大約在這同時，副行解碼器10將Y位址之低階位址位元解碼’並選擇副 21 (請先閱讀背面之注意事項再填寫本頁) -裝_ 線- 經湞部中央棍卑而只J·消f合作拉印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 A7 B7 3286PIF.DOC/006

五、發明説明（ IV 記憶體陣列4中之相關行。由寫入放大器28所放大之資料係寫入至副記憶體陣列4中之此行與字元線WL交叉處之記憶體單元。其次，行位址產生器12中之往下計數器30產生連續之減少性Y位址，造成主行解碼器8選擇主記憶體陣列2中之連續行，如箭頭（C)所示。在這些行與字元線WL交叉處之記憶體單元中之資料係連續地轉移至資料輸出單位 16。資料輸出單位16以某一執行時間（latency)將這些轉移資料從其資料輸出端（D0UT)輸出。在這些資料（C)轉移期間，資料匯流排開關26持續開路，使得轉移不影響副記憶體陣列4。位址匯流排開關22 也開路，使得副行解碼器10不接收連續性Y位址，但持續接收從位址保持鎖相器40輸出之第一 Y位址。將資料 (B)寫入至副記憶體陣列4中之所選擇記憶體單元之動作可持續於將連續性資料（C)從主記憶體陣列2轉移至資料輸出單位16之期間。在圖9所示之操作中，將資料從主記憶體陣列2轉移至資料輸出單位16之動作係結束於已存取三個行時。此時，將轉移至副記憶體陣列4之第一資料之寫入動作已完成。其次，位址匯流排開關22與資料匯流排開關26係關閉，行位址產生器12再度產生相同之三個Y位址串。儲存於副記憶體陣列4中之字元線WL上之相關記憶體單元 (D)內之資料係經由內部資料匯流排24而轉移至資料輸出單位16，並以上述之執行時間而輸出。從主記憶體陣列2 22 本紙張尺度適州中國國家標率（CNS ) A4規格（210X297公釐） — 私衣-------1T--i--〇--^ -_ . * (請先閲讀背面之注意事項再填寫本頁) 經济，部中央桴率而只Η消势合作社印製 3286PIF.DOC/006 β7 3286PIF.DOC/006 β7 經潢部中夾榀碑而只^消贽合作社印^ 五、發明説明（1〇) 與副記憶體陣列4輸出之資料係以單一持續串列激增而輸出。這時，新輸入資料已在資料輸入端（DIN)處接收，並保持於資料輸入單位14中之內部鎖相器34。在完成資料（D) 從副記憶體陣列4轉移至資料輸出單位16後，行位址產生器12再次產生起始Y位址，新輸入資料係從資料輸入單位14轉移（E)至主記憶體陣列2，並寫入至激增開始時已讀取之相同記憶體單元內。將新資料在激增結束時寫入之一個原因是，這將使得讀取能持續而不間斷。如果新資料係在激增之途中被寫入，將需要額外控制以實現讀-寫-讀變更；如果只需進行單一讀-寫變更，則更快速操作將是有可能的。將新資料在激增結束時寫入之另一個原因是資料輸出單位16之執行時間，使得當資料輸出單位16持續輸出從副記憶體陣列4讀取之資料下，新資料經由內部資料匯流排24而轉移。上述操作將參考圖9來解釋。圖9中之操作（A)係相關於圖8中之場記憶體F1至場記憶體F2所輸出之Db5。圖9 中之操作（C)係相關於圖8中之線記憶體L11至場記憶體 L14所輸出之資料Da4至Dal。圖9中之操作（D)係相關於圖8中之場記憶體π與線記憶體L21至L24所輸出之資料Db5至Dbl。圖9中之操作（E)係相關於場記憶體F1之新輸出資料Da5。第一實施例提供圖8中之場記憶體π與線記憶體L21至L24之功能。 23 本紙張尺度適/ΪΪΤΪ國家標$( CNS ) Α4· ( 210X297公楚) -- ---------种衣------、玎---——I--^ -·- (請先閱讀背面之注意事項再填寫本頁) A7 B7 3286PIF.DOC/006 五、發明説明（\| ) 當第一實施例之記憶體裝置係應用於移動圖形之數位處理時，在控制記憶體裝置之ASIC中，需要數以千計個 SRAM記憶體單元之八個線記憶體L11至l24，可被儲存從 5己il、體裝置gH出資料之激增之短路（也就是九級）移位暫存器所取代。底下將此種移位暫存器之一例示於圖75中。 ASIC之尺寸’成本，與電流消耗可大量減少。另外，在上述操作中，資料Db5輸出發生兩次，一次係在激增開始時從主記憶體陣列2輸出，再一次係在激增中途時從副記憶體陣列4輸出。此雙重輸出係有利於當記憶體裝置係串接時，如稍後所述。第一實施例之上述操作模式之某些觀點將更詳細描敘。第一實施例之操作係同步於圖10中之時脈信號 (CLK)。此外，第一實施例接收下列外部控制信號：晶片選擇（CS/)，列位址選擇脈衝（RAS/)，行位址選擇脈衝 (CAS/)，以及寫入致能（WE/)。信號名稱中之斜線代表信號係低電位激活。第一實施例也具有外部位址匯流排 (ADD)。位址輸入與所有之其他輸入與輸出信號係同筅於時脈信號（CLK)之上升邊緣。圖11描繪從主記憶體陣列2讀取資料與將資料從主記憶體陣列2轉移至副記憶體陣列4之操作期間（圖9中之操作A，B與C)，外部控制信號與各種內部控制信號之波形。內部控制信號係經由上述之控制信號產生器根據對控制信號產生器程式化之操作模式資訊，而從外部控制信號 24 本紙張尺度適州中國國家標準（CNS ) A4規格（210X297公釐） t— (請先閱讀背面之注意事項再填寫本頁) 訂線經#|部中戎榀率而只Jr.消f合作私印$? A7 B7 3286PIF.DOC/006 五、發明説明（u) 所產生。在時間tl時’ CS/與RAS/係低電位，而CAS/與WE/係高電位。控制信號之合倂代表在位址匯流排（ADD)上之位址係從X位址產生器29饋入至列解碼器6之列位址（Xi)。列解碼器6將相關字元線WLi (在圖u中是WL3)激活，將此字兀線上之記憶體單元中之電容連接至主記憶體陣列2 中之位兀線BLj與BLj/(j=1至n)，以及副記憶體陣列4 中之位兀線BLsj至BLsj(j=i至〇)。儲存於這些電容中之資料當成在各互補對中之位元線間之小電位差。其次，感應放大器控制信號PAS(未示出）將感應放大器激活，感應放大器係將記憶體陣列中之位元線上之電位差放大至全電源電壓擺幅，如所示。在時間t2時’ CS/ ’ CAS/與WE/係低電位，而RAS/係高電位。控制信號之合倂代表在位址匯流排（ADD)上之位址係載入至行位址產生器12中之往下計數器30之行位址 (Υι)。信號之合倂也代表輸入資料出現在輸入資料端 (DIN)。輸入資料係被資料輸入單位14中之內部鎖相器34 所鎖相，但不會立刻寫入至主記憶體陣列2。將假設Y位址幻之四個低階位元，因此，往下計數器 3〇所輸出之起始位址之四個低階位元YA3，YA2，YA1與 YA0具有値“〇11〇”，如所示。主行解碼器8中之AND閘38 將起始位址解碼。僅由這些AND閘38中之一個所輸出之行選擇信號（也標示爲Yj )在時間t2開始之半個時脈周期中爲高電位，在該半個時脈周期中，將位元線BLj與BLj / 25 ---------裝------訂——線 - (請先閲讀背面之注意事項再填寫本頁) 本紙乐尺度通;彳]中國國家嫖準（CNS ) A4規格（210X297公釐） 3286PIF.DOC/006 3286PIF.DOC/006 經濟部中央樣翠而刃二消贽合作私印製 B7 五、發明説明（衫）連接至主資料匯流排線Dm與Dm/。在位元線BLj與BLj/ 上之電位因而當成資料D1而經由轉移電晶體46而轉移至資料匯流排線Dm與Dm/，如所示。致能信號SME在此時爲高，使得主資料匯流排線Dm與 Dm/係經由資料匯流排開關26而耦合至副資料匯流排線Sm 與Sm/。資料D1係因此也轉移至副資料匯流排線Sm與 Sm/ ° R/W控制信號在讀操作時爲低電位，如字母L所標示。 PYE致能信號在時間t2開始之半個時脈周期間爲低，在這期間內使副行解碼器10失能。由副行解碼器10中之所有AND閘38所輸出之行選擇信號在此期間內持續爲低電位。這使得寫入放大器28有時間能將副資料匯流排線 Sm與Sm/上之電位（D1)鎖相以及內部放大。寫入放大益2 8具有致碎fg號’爲簡化起見，而從圖中

省略。另一個被省略的是主Y解碼器致能信號，在圖U 所示之操作中爲高電位，其將主行解碼器8致能。此

解碼器致能信號輸入至主行解碼器8中之AMn _ Y 閘38之卞· 法係相同於PYE輸入至主行解碼器8中之AND門(乃法，另外4 γ解碼器致能信號能輸入至址甲 •32 ,接著由Y位址輸出電路32將其當成額外位=电路輸入至AND閘38。乂止位元而在時間t2後之半個時脈周期，ργΕ爲高碼器10將低階位址位元解碼，由副行解碼器 W仃解 AND閘38所輸出之行選擇信號Ysj爲高電位，1〇中之相關乂’如所希，將 26 本紙张尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------裝------訂—^--„--線 t - (請先閱讀背面之注意事項再填寫本頁) 3286PIF.DOC/006 3286PIF.DOC/006 經浐部中决榀準乃D工消贽合作拉印51 五、發明説明（斗） · 互補位元線對BLs_j與BLsj/連接至副資料匯流排線Ds與 Ds/，其由寫入放大器28保持在資料D1之電位。不管位元線對BLsj與BLsj/先前之電位爲何，寫入放大器28將這些位元線驅動至資料D1之電位。在時間t2後之半個時脈周期’往下計數器30減少，低階位址位元從“0110”改變至“〇1〇1”（從YA3至ΥΑ0之順序），但Y位址輸出電路32之輸出持續在“0Π0” ’直到時間t3前。此時，在資料輸出單位16中之輸出放大器36 也開始從輸出端（D0UT)輸出資料D1。在時間13之前不久，致能信號SME變爲低電位’將副資料匯流排線Sm與Sm/斷路於主資料匯流排線Dm與Dm/ ’ 更阻擋低階位址位元輸入至副行解碼器丨〇。位址保持鎖相器40持續保持起始位址（“0110”）之低階位元値’信號Ysj 持續高電位，在互補位元線BLsj與BLsj/上之資料D1係寫入至副記憶體陣列4中之相關記憶體單元。資料D1之寫入可持續在其他從主記憶體陣列2讀取出之任意期間內，使得寫入放大器28有時間將要被寫入之記憶體單元內之電容充電或放電。在時間t3，Y位址輸出電路32輸出主行解碼器8所解碼之減少性Y位址（結尾爲“OiO1”）’在先前行中之AND閘 38所輸出之行選擇信號Yj-Ι變爲高。資料D2係從此行中之位元線讀取至主資料匯流排線Dm與Dm/。先前讀取之資料D1輸出於資料輸出端D0UT’以在時間t3時爲外部裝置所讀取。讀取之執行時間’從行位址信號輸入到此激增中 27 本紙張尺度適/1]中國國家標準（CNS ) A4規格（210X297公釐） ---------^------IT——r--：--^ - 一 (讀先閱讀背面之注意事項再填寫本頁) 3286PIF.DOC/006 A 7 B7__ 五、發明説明（>Τ) 之第一資料輸出，係一個時脈周期。此激增操作依此法持續。在時間t4時’ Y位址輸出電路32輸出另一個減少性Y位址（結尾爲“〇1〇〇”），並將資料 D3從主記憶體陣列2轉移至主資料匯流排線Dm與Dm/，而資料D2輸出於資料輸出端D0UT。激增之此部份之更進一步描敘將被省略。當完成從主記憶體陣列2讀取資料時，從副記億體陣列 4讀取資料本質上係依此法，致能信號SME與PYE皆在高電位態，主解碼器致能信號（未示出）係低電位態。往下計數器30開始於Y位址Yj (結尾於“0110”）。這些操作之讀取執行時間不受限於一個時脈周期。記憶體裝置可有更長之讀取執行時間，讀取執行時間係可程式化。在此將省略新資料寫入至主記憶體陣列2之詳細描敘。底下實施例將有描敘。其次’將描敘第一實施例之第二操作模式。在此模式中’從副記憶體陣列4之資料讀取係不自動隨著從主記憶體陣列2讀取資料之後進行。相反地，從副記憶體陣列4 讀取資料係由外部指令所起動。此模式係有用於，當有外部裝置需要在不同時間獲得從主記憶體陣列2與副記憶體陣列4之資料，或需要從主記憶體陣列2之一列與副記憶體陣列4之另一列獲得資料。從主記憶體陣列2讀取資料與將資料從主記憶體陣列2 轉移至副記憶體陣列4之操作係如上述般，如圖u中所 ---------t------ΐτ--r--.---^ - -. (請先閱讀背面之注意事項再填寫本頁) 經"部中央榀牟杓爲工消贽合作社印"

A7 A7 3286PIF.DOC/006 B7 五、發明説明（¥) 進行。圖12描繪從副記憶體陣列4讀取資料。在此操作整個過程中，SME信號持續爲高電位，而R/W信號持續低電位，由字母Η與L所標示。在此操作前，控制信號產生器係由對副記憶體陣列4 進行存取之外部指令（未示出）所程式化。因此，當在時間 tl輸入X位址（Xi)時，致能信號變爲高電位。在時間t2時，CS/與CAS/爲低電位，而RAS/與WE/爲高電位。因此，接收Y位址（Yj )，但並沒有鎖相新資料。此Y位址（結尾於“0110”）係立刻由往下計數器30與Y位址輸出電路32所輸出。因爲SME爲高電位，Y位址之低階位元係經由位址匯流排開關22輸入至副行解碼器10。因爲 PYE爲高電位，副行解碼器10係致能，並將這些低階位元解碼。副行解碼器10中之相關AND閘38所輸出之行選擇信號Ys_j變高電位（半個時脈周期），副記憶體陣列4之相關行中之字元線WU(WL3)上之記憶體單元中所儲存之資料Dsl係轉移至副資料匯流排線Ds與Ds/。因爲SME爲高電位，資料Dsl係經由資料匯流排開關26轉移至副資料匯流排線Dm與Dm/，如所示般，因而轉移至資料輸出單位 16 ° 在時間t3時，由輸出放大器36所放大之資料Dsl係從輸出資料端DOUT所輸出。這時，往下計數器30係減少至下一個較低位址（結尾於“0101”），使得副行解碼器10激活行選擇信號Ys_i-1，資料Ds2係從此信號Ysj-Ι所選擇之 29 本紙張尺度適/彳]中國國家標準（CNS ) A4規格（210X297公釐） ---------批衣------1T----------^ 一 1- (請先閲讀背面之注意事項再填寫本頁) 經沪部中央標卑而只工消費合作私印製 3286PIF.DOC/006 A7 — ---------------- B7 五、發明説明（巧） ~~---—~ g己憶體單兀轉移至資料匯流排線。 π賣取作依此法持續於時間14與〖5。將省略更進一步之描敘。稍做變化，第一實施例可設計成永遠操作於第二模式，對每個激增存取至副記憶體陣列4需要各自位址輸入。各自位址輸入也可用於寫入至主記憶體陣列2。其他種操作模式是有可能的。第一實施例之必要特徵在於與主記億體陣列2共享相同字元線與低階γ位址位元之副記憶體陣列 4之存在；以及與當存取主記憶體陣列2時，資料係自動從主記憶體陣列2轉移至副記憶體陣列4。對另一種變動’新資料Da5之輸入定時成與舊資料Db5 之第一輸出衝突。再次參考圖11，在CS/與CAS/應在時間 t2爲低電位，CS/與WE/應在時間t3爲低電位之例子中，新資料係在時間t3送至輸入端DIN，而非時間t2。另外，記憶體裝置可程式化之操作模式爲，資料輸入單位14在各激增之第一資料輸出時，自動將新資料鎖相，而無需各自WE/信號之輸入。此變動係有利於，當第一實施例（pi) 係串接另一記憶體裝置（F2)，如圖8所示，記憶體裝置F1 與F2皆同時接收輸入資料。簠二實施例參考圖13，第二實施例係相似於第一實施例，除了資料匯流排結構外。曾出現於第一實施例中之第二實施例之所有元件係以相同標號出現。底下描敘將限制於與第一實施例不同處。 30 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） ^------II--Γ-----^ I (請先閱讀背面之注意事項再填寫本頁) 3286PIF.DOC/006 A7 B7 經¾‘部中央標4'-而於Η消於合作.>ri印聚五、發明説明（β) 在第一實施例中，主與副資料匯流排係由資料匯流排開關26所互相連接，但在第二實施其不互相連接。相反地，主資料匯流排Dm與Dra/，與副資料匯流排Ds與Ds/係各自連接至資料輸出單位16中之輸出放大器36。輸出放大器36藉由將資料從主資料匯流排轉移至副資料匯流排而呈現資料匯流排開關26之功能。輸出放大器36也藉由將寫入至副記憶體陣列4之資料放大來呈現第一實施例之寫入放大器28之功能。此使得資料匯流排開關26與寫入放大器28皆能省略於第二實施例。主資料匯流排Dm與Dm/係連接至資料輸入單位14中之內部鎖相器34。副資料匯流排Ds與Ds/係不連接至資料輸入單位14。第二實施例之操作方法相同於第一實施例，但資料匯流排開關26之除去也除去在資料匯流排開關26之電晶體電阻値，允許對副記憶體陣列4之更高速存取。此外，各互補資料匯流排線對之電容値可減少，也允許更高速存取。第二實施例比起第一實施例可操作於更高時脈率。資料匯流排開關26與寫入放大器28之除去也簡化第二實施例之電路結構，爲另一優點。第三實施例參考圖14，第三實施例係相似於第一實施例，除了行 (Y)位址匯流排結構外。曾出現於第一實施例中之第三實施例之所有元件係以相同標號出現。底下描敘將限制於與第一實施例不同處。 31 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） ---------1— (請先閲讀背面之注意事項再填寫本頁) 、11 • Hr ·1 - -Γ 線_ 3286PIF.DOC/006 A7 B7 五、發明説明（在第一實施例中’低階位址匯流排20係直接耦合至主行解碼器8 ’並經由位址匯流排開關22而耦合至副行解碼器10。在第三實施例中，低階位址匯流排2〇係複製，低階位址線47之一儲存單元係耦合至主行解碼器8,而低階位址線48之另一儲存單元係耦合至副行解碼器1〇。第一實施例之位址匯流排開關22與位址保持鎖相器40係除去。高階位址匯流排18與低階位址線47係合倂以形成主位址匯流排’將Υ位址之高階與低階部份從行位址產生器12 皆載入至主行解碼器8。低階位址線48形成副位址匯流排，將Υ位址之低階部份從行位址產生器12載至副行解碼器10。第三實施例之操作方法相同於第一實施例，但位址匯流排開關22之除去也除去在位址匯流排開關22中之電晶體之電阻値，允許對副記憶體陣列4之更高速存取。此外，低階位址匯流排線之電容値可減少，也允許更高速存取。第三實施例比起第一實施例可操作於更高時脈率。位址匯流排開關22與寫入放大器28之除去也簡化第二實施例之電路結構，爲另一優點。第四實施例參考圖15,第四實施例合倂第二與第三實例之特徵。主資料匯流排線Dm與Dm/，以及副主資料匯流排線Ds與 Ds/係各自連接至資料輸出單位16中之輸出放大器36,各自之低階位址匯流排線47與48係提供於主行解碼器8與 32 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------批衣------1T--^---,--^ I - (請先閱讀背面之注意事項再填寫本頁) 經逆部中央标準而只工消处合作私印 3286P 丨 F.DOC/006 A7 B7 鯉漪部中央极準而舅-τ消贽合作社印" 五、發明説明（3口）副行解碼器10中。第一實施例之位址匯流排開關22，資料匯流排開關26，寫入放大器28與位址保持鎖相器40皆除去。第四實施例提供第二與第三實施例之合倂利益，也就是簡化電路結構與更高速操作。前四個實施例係總結於圖16中，再次使用Dal至Da5 代表現今場中之圖素資料’而Dbl至Db5代表先前場中之圖素資料。當接收新圖素之資料Da5，先前場中之相同圖素之資料Db5係從主記憶體陣列2轉移至副記憶體陣列 4，資料Db4 ’ Da4至Dal，與Db5至Dbl係以激增形式從主記憶體陣列.2與副記憶體陣列4輸出，新資料Da5係寫入至主記憶體陣列2。所有這些資料在記憶體裝置中具有相同列位址（X位址）。、橢圓形線所示，副記憶體陣列4係循環使用。在第三與第四實施例中，主行解碼器8與副行解碼器1〇具有名;自之位址匯流排線，對輸入至副行解碼器1〇之位址而言， =十分需要相同於輸入至主行解碼器8之位址之低^位元，只要附加副記憶體陣列4之循環使用。在列4中之行數量可不爲2之指數L如圖16所^_ 一到此描敘爲止，資料Db5係在相同激增中輸出兩次，但适並不永遠需要。記憶體裝置可架檎成，比如，將新資料 Da5從資料輸入單位14轉移至資料輸出單位丨6，在激增開始時，輸出Da5而非Db5。舊資料Db5係仍然從主記憶體陣列2轉移至副記憶體陣列4。後續實施例將顯示 _ 33 本紙張尺度適州中國國家標隼（CMS ) A4規格（210X297公釐〉 —-—~— ---- ----------裝------訂丨-------線 - ~ (請先閲讀背面之注意事項再填寫本頁) 3286PIF.DOC/006 A7 B7 五、發明説明（>/) 例子。迄今已省略控制激增長度之方法，與將相同γ位址重覆載入至往下計數器30之方法。此種方法將顯示於後續實施例中，但前四個實施例並不受限顧後續實施例中所示之方法。前四個實施例可設計成，由重覆地相同位址之外部輸出，比如，先前所指出。激增長度也可在外部控制下。第五實施例參考圖17,第五實施例具有與第一實施例相同之元件，以相同參考符號標示，在行位址產生器12中有三個新加入元件。此三個新加入元件係存取計數器50，位址暫存器52以及位址暫存器輸出開關54。存取計數器50接收時脈信號CLK與終止控制信號PST，並輸出位址輸入控制信號PAI至位址暫存器輸出開關54。位址暫存器52接收與儲存外部輸入Y位址YAD。位址暫存器輸出開關54將位址暫存器52耦合至往下計數器30。控制信號PST將存取計數器50起始至控制激增長度之某値。此値可能爲存取計數器50預設之定値’或儲存於記憶體控制信號產生器（未示出）並由控制信號PST本身傳送至存取計數器50之可程式化値。存取計數器50只需輸出控制信號PAI，所以存取計數器50可架構成環形計數器或移位暫存器。雖然在圖中未明確指出，第五實施例也具有一控制信號，其將保持於資_輸入單位14之內部鎖相器3 4內輸入資料，經由主資料匯流排線Dm與Dm/ ’或比如旁通資料瞳本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） ---------裝------訂--------線 (請先閱讀背面之注意事項再填寫本頁) _ 34 _____ A7 B7 3286PIF.DOC/006 五、發明説明（>1) 流排線之直接互相連接，而傳送至資料輸出單位16內之輸出放大器36。此傳送輸入資料能從資料輸出單位16輸出，而無需先儲存於主記憶體陣列2中。參考圖18,第五實施例接收與先前實施例相同之CS/， RAS/，CAS/，與WE/控制信號，以及額外位址傳送控制信號ADX/。記憶體裝置使用此控制信號ADX/以內部產生X 或Y位址信·號，而不用輸入在位址匯流排ADD上。當CAS/ 與ADX/皆爲低時，X位址產生器29藉由增大先前之X位址而產生新X位址。當CAS/與ADX/皆爲低時，保持於位址暫存器52內之Y位址係經由位址暫存器輸出開關54而傳至往下計數器30。在圖18所示之操作中，讀取執行時間係兩個時脈周期，而非先前描敘之一個時脈周期。在輸入新X位址xi 與Y位址Yj後，連同新資料Da5，輸入資料Da5係從資料輸入單位14轉移至資料輸出單ίέ 16，如上述般。輸入資料Da5係也保留於資料輸入單位14內。舊資料Db5 ’其所儲存之記憶體單元稍後有新資料Da5將寫入，係從主記憶體陣列2轉移至副記憶體陣列4，而不用在此時鎖相於資料輸出單位16內。接著，資料Da4至Dal係從主記憶體陣列2讀取，資料Db5至Dbl係從副記憶體陣列4讀取出’ 如先前實施例般。因此，從資料輸出端（DOUT)輸出之資料序列係先Da5 ’ 接著Da4至Dal，接著Db5至Dbl。第五實施例所提供之資料係從現今場之五個圖素與先前場之相關五個圖素。 35 受-- (請先閱讀背面之注意事項再填寫本頁) 、τ 經淌部中喪樣^-^^^消費合作^印11 本紙張尺虎適扣中國國家標準（CNS ) A4規格（210X297公釐） A7 3286PIF.DOC/006 __________________B7_ 五、發明説明（Μ) 圖18之箭頭X代表位址Yj從位址暫存器52再載到往下計數器30。此操作係由存取計數器50所控制。在行位址選通脈衝信號CAS/爲低之時脈周期中，內部控制信號 PST將存取計數器50起始至，比如値5。當往下計數器30 係往下計數五個連續Y位址（Yj至Yj-4)時，存取計數器 50從5往下數至0。當在存取計數器50中之計數達到0 時，存取計數器50將PAI控制信號激活，保持於位址暫存器52內之位址Yj係再次載入至往下計數器30。因此，在下一時脈周期中，位址暫存器52再次從Yj開始往下計數。如此一來，往下計數器30可輕易地產生從主記憶體陣列2與副記憶體陣列4讀取資料之Y位址，而無需第二個位址輸入。在從副記憶體陣列4讀取資料時，存取計數器 50也從5往下數至0。在從副記憶體陣列4讀取資料之後，存取計數器50再次激活控制信號PAI，再次將起始位址（Yj ) 載入至往下計數器30。現在，保持於資料輸入單位14之內部鎖相器34內之新輸入資料Da5係轉移至主記憶體陣列2，並寫入至先前爲資料Db5所佔據之記憶體單元內。在此激增存取後，外部控制信號ADX/係在低電位被驅動兩次，第一次係CS/與RAS/—起，接著與CS/，CAS/與 WE/—起。這些指令造成X位址產生器29產生下一個X位址（Xi + Π，存取計數器50再將相同Y位址（Yj)載入至往下計數器30。下一個激增因此輸出在現今場與先前場中之 Da5至Dal與Db5至Dbl之右方位置之五個圖素之資料。 36 本紙張尺中國國家標冢(CNS )八7規格（2i〇X297公釐} 訂 . 線 - (請先閲讀背面之注意事項再填寫本頁) A7 B7 3286PIF.DOC/006 五、發明説明往後之激增可以此法輸出’使用控制信號ADX/以產生新位址。整個水平掃描線之圖素資料可因此爲記憶體裝置所接收與儲存，隨著需要濾波之資料激增輸出，假設在掃描線之開始只有一個X位址與一個γ位址。圖18也描繪第五實施例與習知SDRAM相比之優點。在第五實施例中之激增長度係只爲副記憶體陣列4之尺寸所限制（非直接），而在習知SDRAM中激增長度係受限至特殊値1，2，4與8。非限定激增係有可能，但外部控制需要終止激增。對習知之SDRAM而言，難於獲得十個資料之連續激增，從各兩場中之五個連續位址讀取。第五實施例提供圖19之虛線所包圍之場記憶體L1與線記憶體L11至L24之功能。功能範圍係稍微大於前四個實施例之範圍，其中也包括新資料Da5之輸出，但此排列較不適用於串接之記憶體裝置。圖19，其中單獨使用記憶體 _裝置F1，應於圖8相比，其中記憶體裝置F1係與記憶體裝置F2串接。

圖20描繪第五實施例中之控制信號PAI之定時，假設起始Y位址（Yj)結尾於“0110”。主記憶體陣列2中所存取之行數量現在爲3，而非爲5。在以時間t2爲中心之時脈周期內，PAI係爲高，以將起始Y位址Yj載入至往下計數器30，造成“0110”出現在位址信號線^3，丫人2，丫八1與丫八0 上。當往下計數器30減少時，位址輸出値改變成在時間 t3時結尾爲“010Γ與在時間t4結尾爲“0100”之位址。在以時間t5以中心之時脈周期內，存取計數器50再次將PAI 37 (請先閱讀背面之注意事項再填寫本頁) 、-'° Γ 經沪部中央標準^只-t.消費合作相印^ 本紙張尺度通用中國國家標準（CNS ) A4規格（210X297公釐） 3286PIF.DOC/006 A7 ________ B7 五、發明説明（X) ~~ 驅動爲高，將相同位址（Yj)再次從位址暫存器52載入至往下計數器30，値“0110”再次出現在位址信號線ΥΑ3， ΥΑ2，ΥΑ1 與 ΥΑ0 上。第五實施例係不受限於圖18所示之操作模式，激增可隨著舊資料Db5而非新資料Da5之輸出，而允許記憶體裝置之串接。在此例中，新資料Da5之輸入係較定定時成與舊資料Db5之第一次輸出相衝突，如第一實施例所解釋。不管是否激增隨著舊資料Db5或新資料Da5之輸出，回應於ADX/控制信號而Y位址從位址暫存器52再次載入至往下計數器30,使得第五實施例能接收與儲存圖素之整個水平掃描線，並僅用一個行位址之輸入而提供所需之濾波輸出資料之激增。這是控制第五實施例之裝置之一個優點，因爲控制裝置不必重覆提供相同之行位址。第六實施例參考圖21，第六實施例係相似於第五實施例，除了資料匯流排架構。第六實施例之儲存單元成元件係與第五實施例有相同參考符號。下列描敘將限制於與第五實施例之不同處。在第五實施例中，主與副資料匯流排係由資料匯流排開關26互相連接，但在第六實施例中，其不互相連接。如同在第二實施例中，主資料匯流排Dm與Dm/，與副資料匯流排Ds與Ds/係各自連接至資料輸出單位16中之輸出放大器36。輸出放大器36藉由將資料從主資料匯流排轉移至副資料匯流排而呈現資料匯流排開關26之功能’並藉 .38 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） ---------^------ΐτ--r--,--0 (請先閱讀背面之注意事項再填寫本頁) 一經淤部中夾"·^'^货-τ·消处合作相卬" A7 B7 3286PIF.DOC/006 五、發明説明（X) 由將寫入至副記憶體陣列4之資料放大來呈現寫入放大器 28之功能，如第二實施例般，使得資料匯流排開關26與寫入放大器28皆能省略。如第二實施例般，主資料匯流排Dm與Dm/係連接至資料輸入單位14中之內部鎖相器34。副資料匯流排Ds與 Ds/係不連接至資料輸入單位μ。第六實施例之操作方法相同於第五實施例，將資料匯流排開關26除去也除去在資料匯流排開關26中之電晶體之電阻値，允許對副記憶體陣列4之更高速存取。此外，各互補資料匯流排線對之電容値可減少，如第二實施例般。第六實施例比起第五實施例可操作於更高時脈率，並除去資料匯流排開關26與寫入放大器28而簡化電路結構。第七實施例參考圖22，第七實施例係相似於第五實施例，除了行位址匯流排結構外。曾出現於第五實施例中之第七實施例之所有元件係以相同標號出現。底下描敘將限制於與第五實施例不同處。在第五實施例中，低階位址匯流排20係直接耦合至主行解碼器8,並經由位址匯流排開關22而耦合至副行解碼器10。在第七實施例中’低階位址匯流排2〇係複製，低階位址線47之一儲存單元係耦合至主行解碼器8 ’而低階位址線48之另一儲存單元係耦合至副行解碼器1〇。第五實施例之位址匯流排開關22與位址保持鎖相器40係除去。 39 裝-- (請先閱讀背面之注意事項再填寫本頁) 、-=β -線_ 經濟部中夾標準而只Jr.消贽合作社印？水本紙張尺度適扣中國國家標準（CNS ) A4規格（210X297公瘦） A7 B7 3286PIF.DOC/006 五、發明説明（令7) 第七實施例之操作方法相同於第五實施例，但位址匯流排開關22之除去也除去在位址匯流排開關22中之電晶體之電阻値，允許對副記憶體陣列4之更高速存取。此外，低階位址匯流排線之電容値可減少，也允許更高速存取。第七實施例比起第五實施例可操作於更高時脈率，位址匯流排開關22與寫入放大器28之除去也簡化電路結構。第八實施例參考圖23，第八實施例合倂第六與第七實例之特徵。主資料匯流排線Dm與Dm/，以及副主資料匯流排線Ds與 Ds/係各自連接至資料輸出單位16中之輸出放大器36,各自之低階位址匯流排線47與48係提供於主行解碼器8與副行解碼器10中。第五實施例之位址匯流排開關22，資料匯流排開關26,寫入放大器28與位址保持鎖相器40皆除去。第八實施例提供第六與第七實施例之合倂利益，也就是簡化電路結構與更高速操作。第九實施例參考圖24,第九實施例係具有兩儲存單元之記憶體裝置，稱爲儲存單元A與儲存單元B。此兩儲存單元A與B 之各個在架構上係相似於第五實施例，在字尾有A與B來分別此兩儲存單元。因此，儲存單元A包括主記憶體陣列 2A，副記憶體陣列4A，列解碼器6A，主行解碼器8A，副行解碼器10A，行位址產生器12A，高階位址匯流排18A，低階位址匯流排20A，位址匯流排開關22A，內部資料匯 ___ 40 _ 尺度適用1卜國油家標準（CNS ) A4規格（210X297公釐） ~

訂 . tl 線 (請先閱讀背面之注意事項再填寫本頁) A 經浐部中决樣準^只-t.消贽合作社印製 A7 3286PIF.DOC/006 B7 五、發明説明（级）流排24A，資料匯流排開關26A，寫入放大器28A與位址保持鎖相器40A，而儲存單元B包括主記憶體陣列2B，副記憶體陣列4B，列解碼器6B，主行解碼器8B，副行解碼器10B，行位址產生器12B，高階位址匯流排18B，低階位址匯流排20B，位址匯流排開關22B，內部資料匯流排24B，資料匯流排開關26B，寫入放大器28B與位址保持鎖相器 40B。此兩內部資料匯流排24A與內部資料匯流排24B皆經由儲存單元開關56而耦合至爲儲存單元A與儲存單元B 所共享之資料輸入單位14與資料輸出單位16。各儲存單元之詳細電路架構係如圖Π所示。圖24也描敘第九實施例之一個操作模式。儲存單元A與B之主記憶體陣列所保持之圖素資料數量相等於移動圖形之包括兩連續場之一個頁框。場資料係根據奇-偶而分成兩儲存單元，此將於稍後描敘。此兩個副記憶體陣列所保持之資料係由一個頁框（兩場）所延遲，相對於在相同儲存單元中之主記億體陣列中之資料。在此操作模式中，輸出激增係分成三部份。首先，比如，資料係從儲存單元A之主記憶體陣列2A 讀出（操作1)，而一個圖素之資料係轉移至儲存單元A中之副記憶體陣列4A。轉移至副記憶體陣列4A之資料係兩舊場，而從主記憶體陣列2A讀取出之其他資料屬於現今場。其次，一個舊場之圖素資料係從儲存單元B之主記憶體陣列2B讀取（操作2a)。同時，在現今場中之一個新圖素 __41 本紙張尺度通用中國國家標率（CNS ) A4規格（210X297公ifp ---------t.------、玎--------^ I (請先閱讀背面之注意事項再填寫本頁) A7 A7 3286PIF.DOC/006 B7 五、發明説明（纟％之資料係寫入至儲存單元A中之主記憶體陣列2A(操作 2b)，其寫入位置係在操作1中，資料從該處轉移至副記憶體陣列4A。最後，圖素資料係從儲存單元A之副記憶體陣列4A讀取（操作3)。這些資料係兩舊場。在激增中輸出之第一圖素係爲轉移至副記憶體陣列4A 之舊圖素，或寫入至主記憶體陣列2A之新圖素，取決於記憶體裝置是否使用於串接架構中。圖2 5描繪五圖素之資料在激增之各部分中輸出之例。首先，資料Da5至Dal，屬於最新場，係從儲存單元A中之主記憶體陣列2A輸出。（資料Da5係從資料輸入單位14 直接轉移至資料輸出單位16而實際輸出）。其次，資料Db5 至Dbl，屬於最倒數之先前場，係從儲存單元B中之主記憶體陣列2B輸出。最後，資料Dc5至Del，屬於倒數第二之先前場，係從儲存單元A之副記憶體陣列4A輸出。如圖25所示，第九實施例使得單一記憶體裝置能實現兩場記憶體（F1與F2)與三儲存單元線記憶體（L11至L34)之功能，從三連續場（場a，b，與c)提供資料。再次參考圖2，數位濾波通常操作於奇數場之圖素上，包括內有濾波後圖素値產生之場，與先前以及後續場之等量。第九實施例使得，比如，藉由對三場Fm，Fm-1與Fm+1 中之資料進行操作而在場Fm內產生濾波後圖素之濾波操作，能用單一記憶體裝置，來實現圖25中之分別相關於場 a，b，與 c 之場 Fm，Fm-1 與 Fm+；L。 42 — 批衣訂 ! . 線 1 (請先閱讀背面之注意事項再填寫本頁) 經淤部中央榀4,·^β-τ·消费合作.^印製本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） —^86PIF.DOC/006________^__ 五、發明説明（如）在串接架構中，第九實施例也僅用二個記憶體裝置來實現藉由對五場Fm，Fm-1，Fm-2，Fm+1與Fm+2中之資料進行操作而在場Fm內產生濾波後圖素之濾波操作。第一記憶體裝置接收圖25中之新圖素資料Da5,並同時輸出舊圖素資料Dc5,隨著從場a，b與c之其他圖素資料之激增（圖素資料Dc5可輸出兩次）。第二記憶體裝置接收從該第一記憶體裝置輸出之圖素資料Dc5，並從場c，（1與e之圖素資料之激增。場a，b，c，d與e係分別相關於場Fm+2， Fm+1，Fm，Fm-1與Fm-2。在此例中，所發明之此種兩記憶體裝置可取代四個習知場記憶體與五個習知之線記憶體儲存單元。圖26至29描繪第九實施例中之儲存場資料之較佳方法。在圖26中，儲存單元A儲存在場a(最新場）中之具奇數X位址（列位址）之圖素資料，以及在場b(先前場）中之具偶數X位址之圖素資料。儲存單元B儲存在場a中之具偶數X位址之圖素資料，以及在場b中之具奇數X位址之圖素資料。副記憶體陣列保持場c與d之相關資料。數量 1，2與3代表讀取場a中具奇數X位址之列中之三個圖素之資料之操作（1)，讀取場b中相同列中之三個相關圖素資料之操作（2)，以及讀取場c中相同列中之三個相關圖素之資料之操作（3)。這些操作係進行於當具奇數X位址之新圖素係接收與儲存於儲存單元A中由黑點所代表之位置時。 43 抑衣 . 訂 ^ · 線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）經漪部中央榀唪^只工消贽合作拍印製 3286PIF.DOC/006 A 7 -------------- B7 五、發明説明（“丨）待接收之下一個新圖素具有偶數列（χ)位址。此圖素係，存於由^圖27中之黑點所代表之位置，而具有此偶數χ k址之二個圖素之資料係從場a(4)讀取出，接著從場 b(5) ’接著從場c(6)。追些操作持續著，新圖素係交替儲存於儲存單元A與儲. 存單元B中，直到場a中之所有圖素已接收完。參考圖28，在下一場（場2)中，具偶數X位址之圖素資料係儲存於儲存單元A中’具奇數X位址之圖素資料係儲存於儲存單元B中，在此兩例中皆將場b之資料覆寫，但使得場a之資料原封不動。黑點代表具有具偶數X位址之新圖素資料儲存儲存單元A中之位置。數量1，2與3代表：讀取場z中具此偶X位址之列中之三個圖素之資料之操作（1) ’讀取場a中相同列中之三個相關圖素資料之操作（2) ’以及讀取場b中相同列中之三個相關圖素資料之操作（3)。在圖29中，黑點代表具有具奇數X位址之新圖素資料儲存儲存單元B中之位置。數量4，5與6代表：讀取場z 中具此奇X位址之列中之三個圖素之資料之操作（4)，讀取場a中相同列中之三個相關圖素資料之操作（5)，以及讀取場b中相同列中之三個相關圖素資料之操作（6)。在圖26至29中，偶數與奇數列係爲了可見性而彼此分離’但當然這些列可交錯。第九實施例之數種操作模式將接著描敘。在要描敘之前二個模式中，圖26至29所描敘之方法將用於在單一激增 44 ---------^------、訂——„---.--^ I'- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適州中國國家榇準（CNS ) A4规格（210X297公釐）經漪部中央樣"-而只工消t合作社印製 3286PIF.DOC/006 D / mm 一' ' " ....... ...... " . _ ι·. l_ 丨 _ _._.丨· _ 五、發明説明（斗:L) 中，從三個連續場輸出圖素資料，如圖30所示。圖31描繪適用於串接記憶體架構中之操作模式。在時間tl時，CS/與RAS/爲低電位，Y位址（Yj )係爲儲存單元A與B之行位址產生器12A與行位址產生器12B中之位址暫存器52所接收與儲存。在儲存單元A中，位址 Yj係載入至往下計數器30，主行解碼器8A與副行解碼器 10A係依序致能，位址匯流排開關22A係如第一實施例所描敘般控制以將舊資料Dcj從主記憶體陣列2A轉移至副記憶體陣列4A與資料輸出單位16。在儲存單元B中，字元線之預充電與位元線與資料匯流排線之起動（預充電與均衡化）係在此點開始。在時間t3時，CS/與WE/係低電位，具列位址Xi與行位址Yj之圖素之新資料Daj係爲資料輸入單位14所接收與鎖相。在這同時，資料輸出單位16輸出具有相同列-行位址之舊資料Dcj。此時，行位址產生器12A中之往下計數器30係減少，資料Daj-1與資料Daj-2係從儲存單元A 中之主記憶體陣列2A轉移至資料輸出單位16,字元線WLi 係激活於儲存單元B中。當完成將資料Daj -2從主記憶體陣列2A轉移至資料輸出單位16時，儲存單元開關56係動作以將儲存單元B耦合至資料輸出單位16,將儲存單元A耦合至資料輸入單位 14。此時開始將資料Dbj ’ Dbj-Ι與Dbj-2從儲存單元B 中之主記憶體陣列2B轉移至資料輸出單位16 ’在行位址產生器12B中之往下計數器30產生所需之行位址。 45 本紙張尺度適川中國國家標準（CNS ) A4規格（210X297公釐） _ 非冬ir^ · 線 (請先閎讀背面之注意事項再填寫本頁) . A7 3286PIF.DOC/006 ______________ __ B7_ 五、發明説明（妙）資料之激增輸出從時間t3持續時間t4，如所示般，資料先從儲存單元A(場a)輸出，接著從儲存單元B(場b)輸出。當資料係從儲存單元B中之主記憶體陣列2B讀取時，位址Yj係再載入至行位址產生器12a中之往下計數器 30 ’新資料Daj係寫入至儲存單元A中之主記憶體陣列 2A °只要資料從儲存單元B轉移至資料輸出單位16已完成’儲存單元B係預充電，並再次起動。資料從儲存單元 A中之副記憶體陣列4A轉移至資料輸出單位16世在此期間開始，儲存單元開關56再次將儲存單元A耦合至資料輸出單位16，行位址產生器12A中之往下計數器30再次從Yj往下數至Yj-2〇在時間t4時，係輸入下一個X位址（Xi + 1)。這是個偶數列位址，所以相關之字元線（WLi + Ι)係激活於儲存單元B. 中。在這同時，資料輸出單位16係輸出資料Dcj，而資料 Dcj -2正從儲存單元A中之副記憶體陣列4A轉移至資料輸出單位16。在時間t5穩，第一激增結束於資料Dcj-2從資料輸出單位16輸出。在這同時，CS/，CAS/與ADX/係爲低電位，造成行位址Yj從位址暫存器52再載入至兩儲存單元之行位址產生器12A與行位址產生器12B中之往下計數器30。儲存單元A中之字元線，位元線，與資料匯流排線之起動 (預充電與均衡化）係在此時開始。在時間t6時，第二激增開始於資料從儲存單元B中之主記憶體陣列2B讀取出，以及寫入至儲存單元B中之主 46 I . 訂 ^ . 線 J- (請先閲讀背面之注意事項再填寫各頁) 經濟部中决极率而Μ工消费合作社印繁本紙張尺度適州中國國家標率（CNS ) A4規格（210X297公釐） 3286PIF.DOC/006 A7 B7 五、發明説明（_) — ~ 記憶體陣列2B之新資料之輸入。第二激增與第一激增之進行方法相同，只是儲存單元八與B之角色對調。在時間t7時，接收另一個新X位址（Xi+2)，第二激增之後續有一第三激增’其進行方法與第一激增相同，用 ADX/信號來再載入相同之行位址。如圖31所示，儲存單元a與B間之存取交錯使得激增與另一激增間幾乎沒有什麼延遲，一個儲存單元之預充電係在從另一儲存單元之資料讀取之後。新資料寫入至各儲存單元也在從另一儲存單元之資料讀取之後，.造成高效率運作。具有相同X與γ位址之資料之同時輸入與輸出暗示著，當將兩sB彳思體裝置串接時，兩者皆可接收相同之位址信號與控制信號（CS/，RAS/，CAS/，WE/與ADX/)，兩者皆能以相同時序輸出資料。此大大簡化串接記憶體系統之設計。圖31中之X位址係全部外部產生，但第九實施例也可以第五實施例中所描敘之模式來進行操作，其中新X位址係回應於CS/，RAS/與ADX/而自動產生。 .圖32描繪適用於非串接記憶體架構中之相似之激增串列。此操作模式係十分相同於圖31所示之，除了新資料 (Daj)之輸入係早兩個時脈周期發生，使得新資料能從資料輸入單位14轉移至資料輸出單位16，並輸出來當成激增之第一資料。在此模式中，第九實施例提供從三場之各場之三個圖素資料，而不將輸出複製。將省略更詳細之描敘。 47 本紙張尺度適/fl中國國家標準（CNS ) A4規格（2】0X297公釐） I 訂： ,r—. 線 - (請先閲讀背面之注意事項再填寫本頁) ' 經濟部中央摞準而只工消贽合作社印製 A7 B7 3286PIF.DOC/006 五、發明説明（杉）第九實施例之先前操作模式係有用於數位濾波操作，其中需要場延遲但第九實施例也可有利於如需要頁框延遲之運作評估之操作中。參考圖33，此種操作需要從場a與 c輸出資料激增，而不需從中間場b輸出之資料。圖34描繪在串接模式中，此種激增之輸出。在第一激增中’由時間tl輸入之X位址所起動，從場a與c之資料係輸出，資料Dcj係輸出兩次，第一次係同步於新資料 Daj之輸入。只有一個儲存單元，比如儲存單元A係用此激增。另一儲存單元（儲存單元B)係在第一激增間，介於時間t3與t4間之期間內進行預充電。使用儲存單元B之第二激增之指令與資料之輸入係發生於時間t4, t5與t6，使得第二激增在無任何間斷下，接序著第一激增。第二激增之位址係由ADX/信號所產生，如第一實施例所解釋般。在第二激增間，新資料Daj係寫入至儲存單元A之主記憶體陣列2A內，當成背景操作，接著預充電儲存單元A。圖35描繪第九實施例之相似非串接操作模式。此定時係相同於圖35，除了新資料（Daj)之輸入發生早了兩個時脈周期，使得新輸入資料從資料輸入單位14轉移至資料輸出單位16，並當成激麦之第一資料而輸出。各激增包括從兩場之各個之五個圖素，此兩場間有一頁框延遲。

在某些影像處理操作中，不同之資料量係從不同場獲得。圖36顯示五個圖素從場a獲得’三個圖素從場b ’五個從場c。因爲第九實施例之儲存單元A與B具有各自之行位址產生器12A與行位址產生器12B’藉由將儲存單元A 48

}紙張尺度適用中國國家標準一（CNS ) A4規格（210X297公瘦T ---------装------、βτ-----：--^ - (請先閲讀背面之注意事項再填寫本頁) ' 經濟部中央樣導^只-'消炎合作社印聚 A7 B7 3286PIF.DOC/006 五、發明説明（从）與B中之下數計數器與Y位址解碼器以不同方法控制，此需要可輕易符合。圖37描繪非串接模式之此種激增之輸出。激增包括從場a獲得之五個圖素（Daj至Daj-4)，從場b獲得之三個圖素(Dbj至Dbj -2)，以及從場c獲得之五個圖素（Dcj至 Dcj-4)。此種型之激增重覆於十四時脈周期之期間，此相等於新圖素到達之期間，由字母T所代表。此種操作之更詳細操作將出現於後續實施例中。第+實施例參考圖38，第十實施例相似於第九實施例，除了各儲存單元之具有各自之主與副記憶體陣列之資料匯流排線。儲存單元A具有主資料匯流排線58A與副資料匯流排線60A。儲存單元B具有主資料匯流排線58B與副資料匯流排線60B。主資料匯流排線58A與58B係經由儲存單元開關56耦合至資料輸入單位Η與資料輸出單位16。副資料匯流排線60A與60B係經由儲存單元開關56而耦合至資料輸出單位16。圖38中之其他元件係相同於圖24’並以相同參考符號代表。具有各自之主與副資料匯流排使得能去除第九實施例之資料匯流排開關26A與26B，與寫入放大器28A與28B ’ 簡化電路架構。此外’資料匯流排線之電阻與電容可減少，如第六實施例般，導致較高速操作。第十一實施例 49 本紙張尺度適用中國國家摞準（CNS ) A4規格（210X297公釐) ---------1------ΐτ--.--.--A I (請先閲請背面之注意事項再填寫本頁) ' 經濟部中央^4,'而只工消費合作社印製 Α7 Β7 3286PIF.DOC/006 五、發明説明（年 1) 參考圖39，第十一實施例相似於第九實施例，除了各儲存單元之具有各自之主與副記憶體陣列之位址匯流排線，如第七實施例般。儲存單元A具有主低階位址線47A 與副低階位址線48A。儲存單元B具有主低階位址線47B 與副低階位址線48B。圖39中之其他元件係相同於圖24，並以相同參考符號代表。具有各自之主與副位址匯流排使得能去除第九實施例之位址匯流排開關與位址保持鎖相，而簡化電路架構。此外，位址匯流排線之電阻與電容可減少，如第七實施例般，導致較高速操作。第+二實施例參考圖40,第十二實施例合倂第十與第十一實施例之特徵。提供各自之主資料匯流排58A與58B，與副資料匯流排60A與60B，並提供各自之主低階位址線47A與47B，與副低階位址線48A與48B。第九實施例之位址匯流排開關22A，22B，26A與26B，寫入放大器28A與28B，與位址保持鎖相器40A與位址保持鎖相器40B係全除去。 .第十二實施例合倂第十與第十一實施例之優點，也就是簡化之電路架構與較高速操作。第+三實施例參考圖41，第十三實施例係相似於第十一實施例，但內部資料匯流排24A與24B不分割成主與副部份，且不具有寫入放大器。第十一實施例中之資料匯流排開關26A與 26B，與寫入放大器28A與寫入放大器2δΒ因而除去。 50 裝— (請先閲讀背面之注意事項再填寫本頁) 訂線經濟部中央樣4'--^货工消費合作社卬製本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） A7 A7 3286PIF.DOC/006 B7 五、發明説明（牟？）至於新元件，第十三實施例具有耦合至儲存單元開關 56之轉移暫存器62。轉移暫存器62暫時儲存在一儲存單元中，從主記憶體陣列轉移至副記憶體陣列之資料，使得當另一儲存單元在存取時，資料可寫入至副記憶體陣列當成背景操作。其他元件係如圖39所示，具有相同參考符號。資料輸入單位14與資料輸出單位16間之連接係淸楚示於圖41 中。其次將描敘第十三實施例在非串接場延遲模式中之操作，參考圖42至47。輸入與輸出資料，與控制信號之時序關係係相同於第九實施例中之相關模式，所以參考圖32 所示之時序與資料値。接續著圖32所示之X與Y位址Xi與Yj之輸入（時間 tl與t2)，圖42中之字元線WLai與WLbi係激活於儲存單元A與B，在第九實施例所描敘之時序中，並設定儲存單元開關56使得資料輸出單位16與轉移電晶體係皆連接至儲存單元A之內部資料匯流排24A。儲存於儲存單元A 之主記憶體陣列2A中之此X-Y位址（Xi-Yj )之舊資料Dcj 係經由內部資料匯流排24A與儲存單元開關56而轉移至轉移電晶體62，如圖42之箭頭所示，新輸入資料Da]係從資料輸入單位14轉移至資料輸出單位16。在圖32中之時間t3時，資料Daj係從資料輸出單位16輸出，具有兩個時脈周期之讀取執行時間。參考圖43，在資料Dcj之後，資料Daj -1與Daj -2係 51 裝------訂^---------線 - (請先閱讀背面之注意事項再填寫本頁) 經漪部中央榀率而β工消贽合作社卬製本紙張尺度適州中國國家楯準（CNS ) A4規格（2】OX297公釐） A7 3286PIF.DOC/006 ____________B7 五、發明説明（夺？）從主記憶體陣列2A經由內部資料匯流排24A與儲存單元開關56而轉移至資料輸出單位.16，並在時間t3之下二個時脈周期內從資料輸出單位16輸出。資料Daj與Dcj分別持續保持於資料輸入單位14與轉移電晶體62內。參考圖44，在資料Daj-2從儲存單元A中之主記憶體陣列2A轉移至資料輸出單位16之後，儲存單元開關56 之設定係改變，使得資料輸入單位14係連接至儲存單元A 之內部資料匯流排24A，而資料輸出單位16係連接至儲存單元B之內部資料匯流排24B。行位址產生器12A與行位址產生器12B皆產生行位址Yj。新輸入資料Daj係從資料輸入單位14經由儲存單元開關56與內部資料匯流排24A 而轉移至儲存單元A之主記憶體陣列2A，並寫入至先前由資料Dcj所佔據之記憶體單元。在這同時，資料Dbj係從儲存單元B之主記憶體陣列2B經由內部資料匯流排24B 與儲存單元開關56而轉移至資料輸出單位16，而在資料 Daj-2之後輸出。其次，參考圖45，儲存單元A之行位址產生器12A可產生任何有用之行位址，而儲存單元B之行位址產生器12B 係往下數至位址Yj-Ι與Yj-2。在這些時脈周期中，保持於轉移電晶體62中之資料係經由儲存單元開關56與內部資料匯流排24A而轉移至儲存單元A之副記憶體陣列4A，並寫入至由行位址產生器12A所指定行中之記憶體單元，而資料Dbj -1與Dbj -2係從儲存單元B之主記憶體陣列2B 經由內部資料匯流排24B與儲存單元開關56而轉移至資 52 本紙張尺度.適用中國國家標準（CNS ) A4規格（210X297公釐） ---------批衣------ΐτ—------# _ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央描4,-^只工消费合作社印辦 A7 A7 3286PIF.DOC/006 B7 五、發明説明料輸出單位16。這些資料係隨著資料Dbj之後而從資料輸出單位16輸出。參考圖46，下一個要轉移至與從資料輸出單位16輸出之資料係保持於轉移暫存器62內之資料Dcj。資料Dc_j係在圖3 2中之時間14時’從資料輸出單位16輸出。參考圖47，儲存單元開關56係再度開關，以將資料輸出單位16連接至儲存單元A之內部資料匯流排24A，行位址產生器12A再產生兩個行位址。資料Dcj -1與Dcj -2 係從儲存單元A之副記憶體陣列4A經由內部資料匯流排 24A與儲存單元開關56而轉移至資料輸出單位.16，在資料Dcj之後輸出，完成圖32中之第一激增。下一個激增係以相同方式完成，只是儲存單元A與B 之角色對換。第十三實施例可操作於串接模式，如圖31所示。內部操作係如圖42至47所描敘，除了新資料Daj不從資料輸入單位14轉移至資料輸出單位16。相反地，舊資料Dcj 係轉移至資料輸出單位16，並在激增開始時輸出，新資料 Daj之輸入將與舊資料Dcj之輸出衝突，如圖48所描敘。雖然第十三實施例中之外部資料輸入與輸出序列與時間係相同於第九實施例，轉移暫存器62以數種方式將內部操作上之需求放寬。如圖45所示，資料Dc_j從轉移暫存器62寫入至副記憶體陣列4A係執行於資料Dbj-1與 Dbj -2從主記憶體陣列2B轉移至資料輸出單位16之背景下，提供副記憶體陣列4A中之位元線上之資料Dcj之放 53 批衣訂 i - 線 - (請先閱讀背面之注意事項再填寫本頁) 經濟部中央樣率而只工消赀合作社印製本紙張尺度適扣中國國家標準（CNS ) A4規格（210X297公釐） 3286PIF.DOC/006 A7 B7_ 五、發明説明（欠Ο 大之額外定時限度。甚至，因爲資料Dcj係以各自操作來轉移出主記憶體陣列2A，並寫入至副記憶體陣列4A，當開始對副記憶體陣列4A存取時，行位址產生器12A中之往下計數器30無需再度載入，但可只從其當下位址保持往下計數。在整個激增中，行位址產生器12A中之往下計數器30只需於將資料Daj寫入至主記憶體陣列2A之前，再載入一次，而非第九實施例中之兩次。如前所述，將資料Daj寫入至主記憶體陣列2A係在將資料Dcj寫入至副記憶體陣列4A之前，但此兩操作之順序可對調。第十三實施例之變動，因爲資料可儲存於副記憶體陣列 4A與4B中之任意位址，並因爲內部資料匯流排24A與24B 係不分割成主與副部份，本發明可以各儲存單元中之單一記憶體陣列，單一 Y解碼器與單一 Y位址匯流排而實施，各儲存單元中之單一記憶體陣列之部份可當成副部份，要被覆寫之資料係從相同陣列之另一（主）部份轉移至此副部份。其次，將描敘與第十三實施例相關之其他五個實施例，相同元件係使用與圖41中之相同參考符號。第+四實施例參考圖49，第十四實施例具有耦合於資料輸入單位14 與儲存單元開關56間之輸入資料暫存器64。輸入資料至從資料輸入單位14轉移至輸入資料暫存器.64 ’在等待要寫入至主記憶體陣列之一時，保持於輸入資料暫存器64 54 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------1------IT——-r--.--線 * *· (請先閱讀背面之注意事項再填寫本頁} 經濟部中央標牟而货工消t合作社印t A7 B7 3286PIF.DOC/006 五、發明説明（G) 、內。撇開此差異，第十四實施例之操作方法係相同於第十三實施例，所以將省略詳細描敘。輸入資料暫存器64允許記憶體裝置之內部操作之時序中之額外自由限度。另一優點是，輸入資料可儲存得更接近記憶體陣列，因爲在資料輸入單位14與儲存單元開關 56間可能有相當之距離，.也就是信號線長度與信號傳遞時間。第+艽實施例參考圖50，第十五實施例係相同於第十三實施例，除了取代轉移暫存器62,各自之轉移暫存器62A與62B係耦合至儲存單元A與B之內部資料匯流排24A與24B。此排列使得資料能在各儲存單元內’從主記憶體陣列轉移至轉移暫存器，並從轉移暫存器轉移至各儲存單元之副記憶體陣列，而無需經由儲存單元開關56，使得此轉移無需克服儲存單元開關56之電阻。第+六實施例參考圖51，第十六實施例合倂第十四與第十五實施例之特徵，具有如第十四實施例中之輸入資料暫存器64，如第十五實施例中之各自轉移暫存器62A與62B。此排列之優點係如上所述。第+七實施例參考圖52，第十七實施例中’儲存單元A與B皆使用單一全雙向資料匯流排66 ’移除第十三實施例之儲存單元 55 t-— (請先閲讀背面之注意事項再填寫本頁) 訂- 線經濟部中央標準而只工消费合作社印繁本紙張尺度適州中國國家標準（CNS ) A4規格（210X 297公釐） 3286PIF.DOC/006 3286PIF.DOC/006 經濟部中央標隼而只工消费合作社印製 B7 五、發明説明（q) 開關56。全雙向資料匯流排係一種可同時載有在讀與寫方向之資料，而不衝突。此資料匯流排66係直接耦合至資料輸入單位14，資料輸出單位16與轉移暫存器62。其他元件係如第十三實施例所敘，而具有相向參考符號。第十七實施例之操作方法相同於第十三實施例，但不需資料匯流排開關，且沒有此資料匯流排開關之電阻。第+八實施例參考圖53,第十八實施例合倂第十四與第十七實施例之特徵，使用耦合至資料輸出單位16，轉移暫存器62，以及輸入資料暫存器64之資料匯流排66，輸入資料暫存器64係耦合至資料輸入單位14。此排列之優點係如前所述。第+九實施例參考圖54,第十九實施例與第十三實施例之不同處在於行位址產生器12A與12B之架構。在第十三實施例中，各個Y位址產生器係各自包括控制往下計數器30所產生之位址數量之存取計數器50。在第十九實施例中，行位址產生器12A與12B皆共享相同存取計數器50。此共享之存取計數器50係由爲簡化而省略於先前圖示中之記憶體控制信號產生器（SG)68所控制。第十九實施例也提供儲存存取計數器50之起始値ADn之存取計數暫存器70 ’此値係由記憶體控制信號產生器68所輸出。第十九實施例之其他元件’包括轉移暫存器62，係相 56 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------批衣------1T—------^ - (請先閱讀背面之注意事項再填寫本頁) A7 B7 3286PIF.DOC/006 五、發明説明UY) 〜同於第十三實施例，具有相同參考符號。第十九實施例提供控制行位址產生器12A與方法，使得各Y位址產生器永遠產生固定數量之遁續^ 址。記憶體控制信號產生器68可只將適點之固定數囊放置於存取計數暫存器70中，接著命令存取計數器5〇 _ 適點時間時，再載入此固定數量ADn，並令存取計數n % 控制行位址產生器12A與12B。此種控制模式係有用於，比如，從三場之各場需要相同圖素數量之濾波操作，如圖31與32所示。第二+實施例參考圖55,第二十實施例合倂第十四與第十九實施例之特徵，其具有轉移暫存器62，輸入資料暫存器64，由記憶體控制信號產生器68所控制之共享存取計數器5〇，以及儲存固定値ADn之存取計數暫存器70,存取計數器50 係用於控制行位址產生器12A與12B所產生之連續位址之數量。第二十實施例之優點係如前所述。第二+—實施例 .參考圖56，第二十一實施例合倂第十五與第十九實施例之特徵，其具有耦合至儲存單元A與B之內部資料匯流排24A與24B之各自轉移暫存器62A與62B，以取代第十九實施例中之單一轉移暫存器62。第二十一實施例之優點係如前所述。第二+二實施例參考圖57,第二十二實施例合倂第十六與第十九實施 57 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） t ----、可--.--—---^ * A請先閲讀背面之注意事項再填寫本頁j 經消部中夾秫率^货工消贽合作社印掣 A7 B7 3286PIF.DOC/006 五、發明説明（si) 例之特徵，其具有輸入資料暫存器64，耦合至儲存單元A 與B之內部資料匯流排24A與24B之各自轉移暫存器62A 與62B ’以及如第十九實施例所示之其他元件。第二十二實施例之優點係如前所述。第二十三實施例參考圖58,第二十三實施例合倂第十七與第十九實施例之特徵’其具有耦合至資料輸入單位14，資料輸出單位 16以及轉移暫存器62之全雙向資料匯流排66，以及如第十九實施例所示之其他元件。第二十三實施例之優點係如前所述。第二十四實施例參考圖59,第二十四實施例合倂第十八與第十九實施例之特徵，其具有耦合至資料輸出單位16,轉移暫存器62 以及輸入資料暫存器64之全雙向資料匯流排66，以及如第十九實施例所示之其他元件。第二十四實施例之優點係如前所述。第二十五實施例參考圖60,第二十五實施例再增加兩個存取計數暫存器72與74至第十九實施例之架構。第一存取計數暫存器 70保持相關於激增中存取之第一場所需之圖素數量之値 ADnl。第二與第三存取計數暫存器72與74保持相關於第二與第三場所需之圖素數量之値ADn2與ADn3。所有此三個値ADnl，ADn2與ADn3係由記憶體控制信號產生器68 所產生。 58 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------1— (請先閲讀背面之注意事項再填筠本頁) 訂線· Α7 Β7 3286PIF.DOC/006 五、發明説明（_^·έ) 第二十五實施例係有用於，比如，如圖36與37所示，需要不同場中之不同圖素數量之資料之濾波操作。對圖36 與37所示之操作，ADnl，ADn2與ADn3係分別設成5，3，與5。ADnl係用於控制激增之第一部份，比如，其中資料係從儲存單元A之主記憶體陣列2A讀取出。ADn2係用於控制激增之第二部份，比如，其中資料係從儲存單元B之主記憶體陣列2B讀取出。ADn3係用於控制激增之第三部份，比如，其中資料係從儲存單元A之副記憶體陣列4A 讀取出。第二十六實施例參考圖61，第二十六實施例加入一對位址重數器 (RECALC)76A與76B至第二十五實施例之架構。位址重數器76A，其親合至儲存單元A之行位址產生器12A，回應於記憶體控制信號產生器68所產生之移位控制信號 SFTa，將行位址產生器12A所使用之起始Y位址重數。位址重數器76B，其耦合至儲存單元B之行位址產生器12B，回應於記憶體控制信號產生器68所產生之移位控制信號 SFTb，將行位址產生器12B所使用之起始Y位址重數。第二十六實施例係特別有用於將交錯轉換成漸進性掃描所用之濾波中。此將描敘於圖62至64中，其顯示經由時間軸分佈之數個場之垂直剖面。參考圖62,在交錯式掃描中，偶數場（場a與c)中之圖素係放置於奇數場（場b與d)中之圖素間之空間。爲在圖素Dc3之位置產生濾波後圖素値，一般瀘波過程需要從偶 59 本紙張尺度適用中國國家榇準（CNS ) A4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) -° Γ 經濟部中央標卒而只工消贽合作社印t 經消部中央榀率趵貞工消費合作社印製 3286PIF.DOC/006 A7 ------------- B7___ 五、發明説明（r?) 一數場C得到之五個圖素値（Del至Dc5)，從奇數場d得到之四個圖素値（Ddl至Dd4)，以及奇數場b得到之四個圖素値（Dbl至Db4)。這些資料可由第二十五實施例在單一激增中產生，因爲當圖素Dd5 ’ Dc5與Db5儲存於記憶體裝置中時，全部具有相同行k址’如箭頭所示。也就是，起始行位址在三個場b，c與d中皆相同。只需將4指定至ADnl與ADn3，將 5指定至ADn2。在圖素Db5上之X標示代表著，在激增時，新圖素資料將覆蓋舊圖素資料之位置。轉換至漸進性掃描也需要放置於場c中之圖素Dc2至 Dc3之中間之新圖素之產生，然而，這需要圖63中所示之資料：從場d得到之圖素Ddl至Dd5，從場c得到之圖素 Del至Dc4，以及從場b得到之圖素Dbl至Db5。這些資料可將不像第二十五實施例般順利產生，因爲場c中之起始位址（Dc4之行位址）係不同於場b與d中之起始位址（Db5 與Dd5之行位址）。圖64顯示將奇數場b中之圖素値Db3轉換所需之圖素資料，這些資料係從場c得到之圖素Del至Dc4，從場b 得到之圖素Dbl至Db5，以及從場a得到之圖素Dal至 Da4。在此例中，不只在場b中之起始行位址不同於場a 與c中之起始行位址，新輸入圖素資料Da5並非輸出激增之一部份。第二十六實施例可處理所有此類例子。底下將詳細描敘圖62與64之操作。 60 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I 訂 Γ Ί 線 (請先閱讀背面之注意事項再填寫本頁) 3286PIF.DOC/006 A7 B7 五、發明説明（饮）對圖62中之激增而言，記億體控制信號產生器68將 ADnl設成4，ADn2設成5，ADn3設成4,以及SFTa與SFTb 皆設成0。圖65描繪所得之輸出序列。假設輸出從儲存單元B開始，首先，ADnl之値（4)係從存取計數暫存器70讀至存取計數器50,其使得儲存單元B 之行位址產生器12B能產生四個Y位址（YJ至YJ-3)。資料Dd5係從儲存單元B之主記憶體陣列2B轉移至轉移暫存器62，新輸入資料Db5係從資料輸入單位14轉移至資料輸出單位16,資料Db4至Db2係讀儲存單元B之主記憶體陣列2B讀取出，並在資料Db5之後，由資料輸出單位 16所輸出。其次，ADn2之値（5)係從第二存取計數暫存器72讀取至存取計數器50,使得行位址產生器12A產生四個Y位址 (YJ至YJ-4)，資料DC5至DC1係連續從儲存單元A之主記憶體陣列2A輸出。在此時，在背景操作中，資料Dd5 係從轉移暫存器62寫入至儲存單元B之副記憶體陣列 4A，保持於資料輸入單位14內之新輸入資料Db5係寫入至主記憶體陣列2B。 ’ 最後，ADn3之値（5)係從第三存取計數暫存器74讀至存取計數器50，行位址產生器12B再產生四個Y位址’資料Dd5至Dd2至從儲存單元B之副記憶體陣列4B輸出。對圖64之激增而言，假設現在輸出從儲存單元A開始’ 記憶體控制信號產生器68將ADnl設成4，ADn2設成5 ’ ADn3設成4，SFTa設成1，以及SFT設成〇。圖66描繪所 ---------装------'11----------^ 1 1 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央椋率而只工消費合作衽印製 61 _____ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3286PIF.DOC/006 A7 ________B7__ 五、發明説明（JT?) 得之輸出順序。首先，ADnl之値（4)係從存取計數暫存器70讀至存取計數器50,行位址產生器12A產生四個Y位址。因爲SFTa 設成1，位址重數器76A將Yj-1，而非Yj，當起始位址而重數。行位址產生器12A略過位址Yj，而從Yj-Ι開始Y 位址輸出。資料Da4至Dal係從儲存單元A之主記憶體陣列2A轉移至資料輸出單位16，在激增之第一部份從資料輸出單位16輸出。其次，ADn2之値（5)係從第二存取計數暫存器72讀取至存取計數器50，使得行位址產生器12B產生五個Y位址。因爲SFTa設成_1，位址重數器76A並不改變起始位址，而維持Yj。資料Db5至Dbl係連續從儲存單元B之主記憶體陣列2B讀取出，並從資料輸出單位16輸出。在此時，在背景操作上，行位址產生器12A產生先前被省略之位址 Yj。資料DC5係從主記憶體陣列2A轉移至轉移暫存器62，新輸入資料Da5係在相同位址寫入至主記憶體陣列2A。在此寫入操作之後，行位址產生器12A產生適點位址，保持於轉移暫存器62內之資料DC5係寫入至儲存單元A之副記憶體陣列4A。最後，ADn3之値（4)係設定於存取計數器50內，行位址產生器12A內之起始位址係由位址重數器76A所重數，行位址產生器12A再產生由所重數之起始位址開始之四個 Y位址，資料DC4至DC1至從儲存單元A之副記憶體陣列 4A輸出。 62 本紙張只^適用中國國家標準（CNS > A4規格（210X297公釐) ~ ---------批衣------1T--------0 -_ (諳先閣讀背面之注意事項再填寫本頁) 經濟部中央描^'^只工消費合作社印繁 A7 B7 3286PIF.DOC/006 五、發明説明（6〇) 對圖63之激增而言，假設激增從儲存單元Β開始’記憶體控制信號產生器68將ADnl設成5，ADn2設成4’ADn3. 設成5，SFTa設成卜以及SFT設成0。將省略詳細描敘。如上述之操作，將不同數量之圖素從不同場取出’不只在從交錯式轉換至漸進式掃描時有用，也有用於圖形在圖形中（picture-in-picture)處理，格式轉換，雜訊去除，以及其他各種操作。其次，將描敘應用先前所有實施例之變化。參考圖67，在此變化中，主記憶體陣列2與副記憶體陣列4具有各自之X解碼器與字元線。副記憶體陣列4具有自己之X解碼器77。如果有兩儲存單元，各儲存單元中之副記憶體陣列具有各自之X解碼器。 X與Y位址係由X-Y位址產生器78所產生，其將X位址經由X位址匯流排79而輸入至X解碼器6與77,並將Y 位址輸入至高階位址匯流排18與低階位址匯流排20。內部資料匯流排24係由資料匯流排開關80所分割成兩部份。資料匯流排開關80可將主資料匯流排（MDb)選擇性耦合至資料輸入單位14與資料輸出單位16，將副資料匯流排（SDb)選擇性耦合至資料輸出單位16,也將將主資料匯流排與副資料匯流排彼此選擇性耦合。當接收X位址（Xi)時，列解碼器6與77皆同時激活相關主與副記憶體陣列中之字元線WLi與WLi‘。因爲兩字元線WU與WLi‘係同時激活，其可視爲相同字元線之不同部份。相似地’列解碼器6與77操作起來就像產生雙解碼 63 本紙張尺度適用中國國豕標準（CNS ) A4現格（210X297公釐） ---¾.-- (請先聞讀背面之注意事項再填寫本頁) 、τ 經濟部中央標率而只工消费合作相印製 A7 B7 3286PIF.DOC/006 五、發明説明（6/) 輸出之單一 X解碼器。因爲列解碼器6與77皆接收相同X位址，其變化之操作本質上相同於第一實施例，可改變成複製任—個其他先前實施例之操作。先前實施例提供獲得圖6所示之資料方塊，包括從當下行與先一行所獲得之資料。後續實施例將顯示獲得圖5所. 示之資料方塊類型之方法，包括從當下行與後續行所獲得之資料。在此情況下，將已被覆寫之圖素資料轉移至副記憶體陣列將無法獲得什麼，因爲於再度需要此已被覆寫之資料之前，將經過幾乎一個場之期間，在此期間時，資料將從副記憶體陣列消失。甚至，已被覆寫之圖素資料必需轉移至另一場記憶體，也就是說，場記憶體必需像圖4般串接。後續實施例，將示範本發明之第二觀點，因此不會有先前實施例之副記憶體陣列，但具有先前實施例之串接之特徵，包括各自之資料輸入與資料輸出端。這些實施例將至少提供圖7之虛線所包圍之場記憶體F1與線記憶體L21 至L24之功能。將用與先前實施例相同之參考符號來代表相同部份。第二十七實施例參考圖68，第二十七實施例包括主記憶體陣列2 ’列解碼器6，主行解碼器8 ’行位址產生器12 ’資料輸入單位，資料輸出單位16，內部資料匯流排24，記憶體控制信號產生器68，位址輸入單位81 ’資料匯流排開關82以 64 ^^¾^Γ中國國家標準（CNS)A4規格（ 210X297公釐） ---------1------tr——：---^--^ I - (請先閱讀背面之注意事項再填寫本頁) 部中夾辑- 消费合作社印 t A7 B7 3286PIF.DOC/006 五、發明説明（及緩衝電路83。行位址產生器12包括往下計數器30與存取計數器50。如先前實施例般，主記憶體陣列2中之圓圏Nij代表共享相同X位址（Xi)與Y位址（Yj)之一群記憶體單元。位址輸入單位81，其爲簡單起便而在先前實施例之圖示中省略，外部位址輸入端（ADD)各自接收X位址與Y 位址，並產生內部位址信號XAD與YAD。Y位址信號YAD 係輸入至往下計數器30，往下計數器30從YAD往下計數以產生輸入至主行解碼器8之Y位址YADD。往下計數器30 與存取計數器50皆與外部時脈信號（CLK)所產生之內部時脈信號（CLK4)同步操作，在本實施例中，CLK與CLK’具有相同步率。存取計數器50接收位址輸入單位81輸出之激增長度控制信號PA，並產生控制往下計數器30與資料匯流排開關82之控制信號PW。資料輸入單位14,資料匯流排開關82,緩衝電路83 與資料輸出單位16係由記憶體控制信號產生器68所控制。資料輸入單位14將輸入資料從外部資料輸入端DIN 輸至內部資料匯流排24。資料匯流排開關82將從內部資料匯流排24輸出之資料輸至儲存資料緩衝電路83，其將資料輸出單位16從外部資料輸出端DOUT之輸出緩衝。緩衝電路83，在先前實施例中也被省略於圖示中，係一種 FIFO緩衝器，其深度相同於，比如，記憶體裝置之最大讀取執行時間。記憶體控制信號產生器68具有內部模式暫存器（未示 65 (請先閱讀背面之注意事項再填寫本頁) -'s Γ 經濟部中央而β工消費合作社印？木本紙張尺度通扣中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 3286PIF.DOC/006 五、發明説明（G) 出），其可設計以指定讀取執行時間與各種存取模式。模式暫存器係由CS/，CAS/，RAS/，與WE/信號之合倂所形成之指令，以及在位址輸入線上所接收之値所設計，其方式相似於習知記憶體裝置，如Oki MSM54V24632A，之模式暫存器之設計方法。參考圖69,位址輸入單位81具有三個內部暫存器R1， R2，以及R3，這此皆耦合至位址輸入端ADD。當記憶體控制信號產生器68接收激增長度設計指令時，在位址輸入端上所接收之値係鎖相於暫存器R1。在另一時間，如果 CS/與CAS/係激活，在位址輸入端上所接收之値係鎖相於暫存器R2，而如果CS/與RAS/係激活，則鎖相於暫存器 R3。X位址XAD係從暫存器R3輸出，Y位址YAD係從暫存器R2輸出，以及激增長度控制信號PA係從暫存器R1輸出。參考圖70，存取計數器50具有計數器84與控制電路 86。計數器84接收內部時脈信號CLK‘與激增長度控制信號PA。控制電路86接收控制信號PA以及計數器84之輸出，並產生PW控制信號。 PA信號係一非零信號，當PA信號之値載入至計數器84 時，其使得控制電路86能激活PW控制信號。計數器84 接著同步於CLK‘信號而從PA値往下計數。當計數器84之輸出達零時，控制電路86將PW控制信號去激活。其次，將描敘第二十七實施例之較佳操作模式。當設計好激增長度時，激增長度係從位址輸入端（ADD) 66 I 訂 n —i I"" ii 各 - (請先聞讀背面之注意事項再填寫本頁} 經濟部中夾榀碑乃只工消费合作社印繁本紙張尺度埼用中國國家榇準^灿^相見格^川父”了公鼇） A7 B7 3286PIF.DOC/006 五、發明説明Uf) 輸入，並鎖相於位址輸入單位81之暫存器R1內。在個人電腦或工作站中，此設計可由BI0S所完成。相對於激增長度係由副記憶體陣列之尺寸來非直接限制之先前實施例，第二十七實施例中，可設計出任意之激增長度。底下所描敘之激增長度係5。在模式設計之後’將進行存取操作，如圖71所示。在時間tl時，CS/與RAS/爲低電位’列位址（Xi)係接收於位址輸入端（ADD)。在內部時脈信號CLK‘之上升邊緣，其本質上相同於外部時脈信號CLK之上升邊緣’列位址係鎖相於暫存器R3。所必需之內部鎖相信號係由記憶體控制信號產生器68所產生’其也命令列解碼器6將X位址解碼，並激活主記憶體陣列2中之相關字元線。所有連接至此字元線之記憶體單元將其資料放置於相關之位元線上。在時間t2時，CS/與CAS/爲低電位，行位址（Yj)係接收於位址輸入端，並以相同方式鎖相。此行位址（幻）係立刻從位址輸入單位81輸出當成行位址信號YAD而輸入至往下計數器30，並從往下計數器30輸出當成行位址信號 YADD而輸入至主行解碼器8。主行解碼器8輸出解碼後信號，如圖71之波形Yj所示’其所激活之轉移電晶體係行 Yj中之互補位元線經此而耦合至內部資料匯流排24’如第一實施例所描欽般。保持於記憶體單兀N i j內之資料Dbj 係因此放置於內部資料匯流排24上。在時間t2時，位址輸入單位81產生PA信號（未示出）， 67 本紙張X度適用中國國家標準（CNS ) A4規格（2】OX297公釐） (請先聞讀背面之注意事項再填寫本頁) 、-°

T 經濟部中央榀唪而负工消费合作社印製經漪部中央標準而只工消費合作柏印製 3286PIF.DOC/006 B7 五、發明説明（k) 使得存取計數器50將pw控制信號激活。此信號將資料匯流排開關82關閉’使得資料Dbj係輸至緩衝電路83。從記憶體控制信號產生器68輸出之另一個控制信號（未示出），所產生之時間不晚於時間t3，造成緩衝電路83儲存資料Dbj。在間時T3時，往下計數器3〇從Yj減少至Yj-i，使得主行解碼器8將行幻中之互補位元線斷路於內部資料匯流排24，而將將行幻-1中之互補位元線連接至內部資料匯流排24。此由圖71之時間G後之波形Yj之高至低轉態與波形Yj -1之低至高轉態所代表。控制信號PW持續高電位，使得資料匯流排開關82持續關閉’保持於記憶體單元Nij-Ι內之資料Dbj-Ι係儲存於緩衝電路δ3內。存取計數器50內之計數器84係從5減至4。在時間t4時，往下計數器30從Yj-Ι減至Yj-2 ’保持於記憶體單元Nij -2內之資料Dbj -.2係相似地經由內部資料匯流排24與資料匯流排開關82而轉移至緩衝電路83。計數器84從4減至3。. 迄今，尙無資料從記憶體裝置輸出；資料輸出單位16 ’已處於高阻抗態。然而’時間t4後之在時脈信號CLK之上升邊緣上，記憶體控制信號產生器68命令資料輸出單位16開始將時間t2後儲存於緩衝電路83內之資料Dbj 輸出。這些資料Dbj係在時間t5時之外部時脈信號CLK 之上升邊緣時，可獲得於資料輸出端D0UT(A)。在時間t5 時，往下計數器30從Yj -2減至幻-3，保持於記憶體單元本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） » ^ IIJ ? 線 (請先聞讀背面之注意事項再填寫本頁) 68 _ 3286PIF.DOC/006 A7 B7 五、發明説明（乂）

Nij-3內之資料Dbj-3係轉移至緩衝電路83，計數器84 從3減至2。相似地，在時間t6時，資料輸出單位16從緩衝電路 83輸出資料Dbj -：L，往下計數器30減至Yj -4，資料Dbj -4 係從記憶體單元Nij-4轉移至緩衝電路83,計數器84從2 減至1。相似地，在時間t7時，資料輸出單位16輸出資料 Dbj -2。此外，計數器84從1減至0，使得存取計數器50 內之控制電路86將控制信號PW去激活。PW信號之去激活態將終止往下計數器30，並打開資料匯流排開關82，使得再無資料轉移至緩衝電路83。由往下計數器30所輸出之Y位址YADD因此持續在Yj-4，主行解碼器8持續保持親合至內部資料匯流排24之行Yj - 4內之互補位元線。在時間t8，資料輸出單位16輸出資料Dbj -3。時間t8 後之外部時脈信號CLK之下降邊緣時，CS/與WE/係低電位，儲存於主記憶體陣列2內之新輸入資料Daj-4係接收於資料輸入端DIN(A)。在時間t9，資料輸出單位16輸出資料Dbj -4，資料輸入單位14將新輸入資料Daj-4經由內部資料匯流排24傳送至主記憶體陣列2。因爲行Yj-4內之互補位元線仍耦合至內部資料匯流排24,資料Daj-4係儲存於記憶體單元 Nij -4，取代已輸出之資料Dbj -4。如果記憶體裝置之輸出端DOUT(A)係耦合至相同型之另一記憶體裝置之輸入端DIN(B)，且此第二記憶體裝置接 69 I 批各 1 訂 I# 線 -. (請先閱讀背面之注意事項再填寫本頁) 經浒部中央樣4'--而货工消費合作社卬" 本紙張尺度適扣中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 3286PIF.DOC/006 五、發明説明（收相同之寫入致能信號WE/，則在時間t9時，當第一記憶體裝置（A)正儲存新資料Daj -4時，第二記憶體裝置（B)將接收與儲存由第一記憶體裝置（A)所輸出之資料Dbj -4，如圖71底部所示。在時間19時’第—憶體裝置（£)也接收由第一記憶體裝置（A)所輸出之資料Dbj-1至Dbj-3,但因爲在這些較早時間時’ WE/係未激活，第二記憶體裝置將忽略資料Dbj-1 至 Dbj-3。在時間t9後之適當時間時，記憶體控制信號產生器68 使得主行解碼器8將所有位元線斷路於內部資料匯流排 24，並使得列解碼器6將所有字元線去激活。圖71中之 Yj -4信號在此時爲低電位，內部資料匯流排24保起動以準備下一個存取。在圖71中，此下一次存取係另一個相似之激增，起始於相同行位址（Yj )與下一個列位址 (X i +1)。以較大規模來看上述操作，圖72顯示用以儲存移動圖形P之一個場或頁框之主記憶體陣列2之一部份。圖素資料係儲存於η列與m行，其中η係一條水平掃描線中之圖素數量，而m是在一個場或頁框中之水平掃描線之數量。圖73描繪當接收第一水平掃描線之圖素資料時，記憶體內容如何改變，並顯示讀取哪一個圖素資料。掃描係從左至右，列位址或X位址係從〇開始’且一次增加1。行位址（Y位址）也從0開始，如所示般。字母t代表時間，而Pi，P2，…，Pn代表記憶體內容之改變態。陰影點代表 70 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） I I I I 訂 Μ I- 線 (請先聞讀背面之注意事項再填寫本頁) 經"部中央榀率；货Η消t合作抽印製經濟部中央樣"-而負工消費合作社印製 3286PIF.DOC/006 A7 -------_______B7__ 五、發明説明（6公)'~~~ S儲存於主記憶體陣列2內之圖素資料，而白點代表先前胃ββΙ®素資料，標示有X之白點代表將被覆寫之舊圖素資料。在覆寫前’標示有X之舊資料係讀取出，連同底下之四個圖素之舊資料，如方形外框所示般。在狀.態Ρ4時，比如’在新資料覆寫第0行之舊資料前，具有列位址3(Xi=3) 與從4至0之行位址（Υ_ΐ=4，Υ」：=0)之圖素資料係在單一激增中讀取出。 /此操作中，輸入至記憶體裝置之行位址Yj係4,而非0， {吏#輸入資料不儲存於輸入行位址所指定之行中。這並非 ’胃至在處理影像圖形時是有利的，其中第一少數掃描線係位於垂直遮黑期，且不儲存資料。 ’圖74顯示當接收第二水平掃描線之圖素資料時’記憶體內容之改變態（Pn+1至P2n)。在此例後，記憶體裝®接收行位址5(Yj=5)，輸出從行5至1之圖素資料曾’並將新資料寫入至行1。行〇(Yj=〇)之資料將不胃胃11¾ ’直到下一場之開始。如先前所指出，這是爲何行〇之資料不儲存於只能保持一個場之一部份之資料之副記憶體陣列中。止匕外’一述描敘也可用至漸進式掃描，只要將“場，’由“頁框”所取代。圖75描繪可用以接收第二十七實施例所輸出之資料之 D型正反器88矩陣。記憶體A接收與輸出資料，如圖71 所示’記憶體A輸出之資料係輸至記憶體B與第一 D型正 —71 本紙張尺度適用巾國國家檩準（CNS ) A4規格（2齡297公楚）辦衣訂 I I I線 (請先聞讀背面之注意事項再填寫本頁) A7 B7 3286PIF.DOC/006 五、發明説明（6?) 反器88。此第一 D型正反器88與其下方之直接四個正反器係係由同步於記憶體A輸出資料之激增時脈信號（BLCK) 所計時。此激增時脈信號BLCK之產生可藉由將圖71之時脈信號（CLK)阻擋，使得在第一激增中，比如’ BCLK包括從時間t5至t9之五個時脈周期。由BCLK所計時之五個正反器形成一移位暫存器，其儲存在激增中輸出之資料 Db5 至 Dta。圖75中之其他正反器係爲從RAS/或CAS/控制信號所產生之列時脈信號（RCLK)所計時。在各脈衝開始時’ RCLK產生一次脈衝。第一 D型正反器88之右方之四個正反器因此保持Dbl之左方之四個素圖之資料Dbll，Db21 ’ Db31，以及Db41，這些資料已在前四個激增中從記憶體A輸出。圖76描繪根據第二十七實施例之三個記憶體裝置A，B 以及C之串接。各記憶體裝置係如所示般，具有八個資料輸入端（DIN)與八個輸出端（DOUT)，輸入與輸出資料因此包括八位元/圖素。記憶體A之輸出端DOUT(A)係耦合至記憶體B之輸入端DIN(B)，以及記憶體B之輸出端DOUT(C) 係耦合至記憶體C之輸入端DIN(C)。可依此來串接任意數量之記憶體裝置。記憶體A之右方之輸出資料Dbl至Db5代表圖75中之 BCLK信號所計時之D型正反器88所儲存之一個激增之輸出。圖76中之標示D-FFx4之方形代表圖75中由RCLK信號所計時之D型正反器。與習知之SDRAM相比，爲此種架構之第二十七實施例具 72 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) -°

I 經濟—部中央標率而只工消贽合作相印" 3286PIF.DOC/006 A7 B7 __ 五、發明説明（9口）有數種優點。一個優點是，單〜χ-γ位址輸入對激增讀取與寫入皆足夠。另一優點是，同時輸入與輸出之資料具有相同X與Y 位址。在同一時間，相同位址信號，寫入致能信號以及其他控制信號可輸入至所有之串接記憶體。同時輸入與輸出也代表合倂讀與寫之激增之完成時間係少於習知SDRAM之完成時間。第三優點係，各記憶體裝置之資料輸出端係直接連接至串接中之下一記憶體裝置之資料輸入端。習知SDRAM只有一儲存單元資料端’其用以輸入與輸出。在串接架構中使用習知之SDRAM需要將輸入資料與輸出分開之居中開關，以及控制此開關之額外控制信號。因爲這些優點，相比於習知SDRAM，在串接架構中，第二十七實施例可以較少硬體提供較高速操作。第二+八實施例參考圖77，第二十八實施例增加資料匯流排起動單位 90至第二十七實施例之架構中。資料匯流排起動單位9〇係由存取計數器50所輸出之重設信號PR所控制。資料匯流排起動單位90之功能係藉由將各互補資料匯流排線中 .之兩匯流排線皆設定至電源與接地電位之相等中間電位’來起動內部資料匯流排24°這可藉由暫時將此雨匯流排線互相連接而達成’使其電位相等，或將匯流排線預充電至所需之中間電位’或皆進行均衡化與預充電。結果 73 本紙張尺度適用中國國家標準（CNS ) A4规格（210x297公釐） ^衣訂— _J. - ""線乙 (請先閱讀背面之注意事項再填寫本頁) 經满部中央椋學趵贝工消費合作社印^ A7 B7 3286PIF.DOC/006 五、發明説明（力）是’各互補資料匯流排線對係位於二位元1電位與二位元〇電位間之中間電位。第二十八實施例之操作係描繪於圖28。所示之波形係相同於圖71之波形，除增加pr波形。底下描敘將定位在資料匯流排起動操作，其他操作係相同第二十七實施例。在將資料從主記憶體陣列2經由內部資料匯流排24轉移至緩衝電路83之時間t2至時間t7間，PW控制信號係高電位’ PR控制信號持續低電位，將資料匯流排起動單位 ,90保持在去激活態。在時間t7後，當存取計數器50將PW信號設定至低電位態時，在以時間t8爲中心之一個時脈周期內，存取計數器50同時將pr驅動至高電位。在此時脈周期內，內部資料匯流排24係由資料匯流排起動單位90所起動。行 Yj-4中之仍連接至內部資料匯流排24之位元線，以及在同一行中之記憶體單元Nij-4也起動。資料匯流排起動單位90係在介於時間t8與t9間之時間受去激活，將內部資料匯流排24與這些位元線以及記憶體單元保持在起動態。在時間t9時，新輸入資料Daj-4係從資料輸入單位14 轉移而爲內部資料匯流排24所接收。從中間電位，資料匯流排線與位元線可快速擺幅至代表二進位1或二進位〇之電位，在記憶體單元Nij-4內之電容也快速充電或放電以儲存資料。資料寫入可在短時間內完成’使得下一激增能快速開始。 74 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐） (請先閱讀背面之注意事項再填寫本頁) .裝. 訂經濟部中央標準局只工消贽合作社印製 A7 B7 3286PIF.DOC/006 五、發明説明如果內部資料匯流排24未起動’且如果新輸入資料 Daj-4不同於舊資料Dbj-4，資料匯流排線與位元線將必需形成電源與接地電位間之全擺幅’在記憶體單元內之電容將必需完全充電或放電，所以寫入操作會較慢’在激增間將需要更多時間。藉由縮短激增間之時間，第二十八實施例使得記憶體裝置能輸出較長之激增。第二十九實施例參考圖79,第二十九實施例新加入在第五實施例中提起之位址暫存器52至第二十七實施例之架構。位址暫存器52接收與儲存位址輸入單位位址輸入單位81所輸出之 Y位址YAD，使得Y位址YAD能重覆地載入至往下計數器 30。Y位址YAD之重覆載入係回應於外部控制信號ADX/，如第五實施例所解釋般。將Y位址YAD儲存於位址暫存器52內，而非位址輸入單位81內，使得Y位址之保持位置在電路架構中能接近往下計數器30，使得能起動位址輸入單位81來準備接收下一個Y位址。因爲往下計數器.30不需在激增中途再度載入，在位址暫存器52與往下計數器30間不一定需要有開關。往下計數器30可由PW控制信號以邊緣敏感方法所控制，使得PW 控制信號之各上升邊緣處，往下計數器30將保持於位址暫存器52內之Y位址載入，並開始從該値往下計數。比如，位址暫存器52可用透明鎖相器所儲存單元成使得從 75 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) (請先聞讀背面之注意事項再填寫本頁} -β 經濟部中戎搖準趵只工消費合作社印^ A7 B7 3286PIF.DOC/006 五、發明説明（0) 位址輸入單位81所接收之新輸入位址値可立刻爲往下計數器30所獲得。 (請先閲讀背面之注意事項再填寫本頁) 第二十九實施例之操作可由第五與第二十七實施例之描敘了解，所以在此省略詳細描敘’但在底下之第三十— 實施例中將有淸楚資訊。第二十九實施例之優點在於不需要相同行位址之重覆外部輸入。第=+實施例參考圖80,第三十實施例合併第二十八與第二十九實施例之特徵，具有位址暫存器52與資料匯流排起動單位 90。在此省略詳細描敘，因爲第三十實施例之操作將描敘於下一實施例中。第二+—實施例參考圖81，第三^一實施例在第三十實施例之架構中新加入第五實施例所提起之位址暫存器輸出開關54,其耦合於位址暫存器52與往下計數器30間，從由存取計數器 50所輸出之控制信號PO所控制。也加入從存取計數器50 輸入至位址暫存器52之控制信號PM。經濟部中央標率跔於工消費合作社印掣圖82描繪第三十一實施例之操作。底下描敘將限定在往下計數器30之再載入操作。其他操作係相同於第二十八實施例。在圖82中之第一激增時，從時間tl至時間t6，PO控 .制信號持續低電位，使往下計數器30避免從位址暫存器 52載入。相反地，在時間t2時，位址輸入單位81所接收之輸入Y位址（Yj)係經由圖81未示之信號線而直接載入 76 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 3286PIF.DOC/006 五、發明説明（至往下計數器30。回應於控制信號pm(未示於圖82)，在時間t2與t6間之任一時間，γ位址Yj也儲存於位址暫存器52。第一激增之執行係如第二十七與第二十八實施例般，當 PR控制信號在時間t4激活時，內部資料匯流排24係由資料匯流排起動單位90所起動，以準備在時間15時將新資料Daj -4寫入。第二激增在時間t7時，以新X位址（Xi + l)之輸入開始。在時間t8時，CS/，CAS/，以及ADX/信號係低電位，造成在PW控制信號被驅動至高電位之同時，存取計數器50將 PO控制信號驅動至高電位。PO控制信號在一個時脈周期內持續爲高電位，在此時位址暫存器輸出開關54係關閉，以及與之前相同之Y位址（Yj )係從位址暫存器52載入至往下計數器30。控制信號PM未示出）係在第二激增時爲去激活，所以位址暫存器52保留相同位址値（yj)。因此，第二激增存取與第一激增之相同行但下一列（Xi+l)中之資料。 .第三十一實施例提供與第二十八實施例相同之操作速度之改善，因爲內部資料匯流排24之起動，以及不需要重覆行位址輸入，如第二十九實施例與第三十實施例般。與第二十九實施例與第三十實施例相比，第三十一實施例在設計位址暫存器52上有更大之自由空間，因爲位址暫存器52無需將新接收之位址資料立刻傳送至往下計數器 30，以及在設計往下計數器30上也有更大之自由空間’ 77 ---------种衣------IT——r--.--^ - (請先聞讀背面之注意事項再填寫本頁) 鉑淤部中央摞率局只工消費合作社印t 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3286PIF.DOC/006 A7 B7 五、發明説明（敗）因爲當不需要位址輸入時，位址暫存器輸出開關54可立刻避免往下計數器30接收從位址暫存器52輸入之不需要之位址輸入。第三十二實施例參考圖83,第三十二實施例增加選擇主記憶體陣列2 中之不同資料方塊之方塊選擇單位92至第三-f一實施例之架構中。此實施例中之位址輸入單位81將所接收之Y位址位元分成高階群PC與低階群PB。低階群PB係輸入至位址暫存器52與往下計數器30。高階群PC係輸入至方塊選擇單位 92。從所輸入之位址位元，方塊選擇單位92產生高階Y 位址YUAD，其旁通過往下計數器30而接收輸入至主行解碼器8。主行解碼器8將YUAD當成，比如Y位址之高階位元。在第三十二實施例中之記憶體控制信號產生器68也將代表各方塊中相同激增中將存取行數量之控制信號NBL輸入至存取計數器50。存取計數器50輸入下一個方塊控制信號PNBL至方塊選擇單位92,造成方塊選擇單位92輸出下一個方塊之高階Y位址YUAD。圖84顯示往下計數器30，位址暫存器52，位址暫存器輸出開關54以及方塊選擇單位92之內部架構之例。在圖示中之“η”代表Y位址位元之總數量’包括高階與低階位址位元。往下計數器30包括互相連接以及由計數器時脈信號 78 本紙乐尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） ---------參------ΐτ----.--^ - (請先閱讀背面之注意事項再填寫本頁) 經Μ'部中央樣準扃只工消费合作社印犁 A7 B7 3286PIF.DOC/006 五、發明説明 CCLK所驅動之一系列之單一位元計數器C0至Cn-3。計數器時脈信號CCLK之獲得係由在NAND閘與反相器中合倂內部時脈信號CLK‘以及控制信號PW而得。比如，各單一位元計數器Ci之輸出係由相鄰之單一位元計數器Ci-Ι向左輸出之信號之特殊轉態所觸發，所有之輸出轉態係同步於計數器時脈信號CCLK。位址暫存器52包括鎖相器E0至En-3，以及電晶體 TrddO 至 Trddn-3。電晶體 TrddO 至 Trddn-3，由 PM 控制信號所控制，將標示爲Y0至Yn-3之n-2個低階Y位址位元PB，從位址輸入單位81輸入至鎖相器E0至En-3。位址暫存器輸出開關54包括電晶體TrdO至Trdn-3。電晶體TrdO至Trdn-3，由P0控制信號所控制，將位址暫存器52內之鎖相器E0至En-3之輸出輸入至往下計數器 30中之相關之單一位元計數器C0至Cn-3。方塊選擇單位92包括一對單一位元計數器F0與F1 ’ 一對單一位元鎖相器D0與D1，一對電晶體Trddn-2與 Trddn-Ι，以及另一對電晶體Trdn-2與Trdn-Ι。電晶體 Trddn-2與Trddn-Ι，由PM控制信號所控制，將位址輸入單位81所輸出之兩個高階位址位元Yn-1與Yn-2(PC)輸入至單一位元計數器F0與F1。電晶體Trdn-2與Trdn-Ι，由P0控制信號所控制’將單一位元計數器F0與F1之輸出輸入至鎖相器D0與D1。單一位元計數器F0與F1係由 PNBL控制信號所驅動，.其彼此連接以當成’比如往上計數器或往下計數器。 79 本紙張尺度適月]中國國家標準（CNS ) A4規格（210X297公釐）裝 „ I I I訂―_ J _ 線 1 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準而只工消费合作社印製 A7 B7 3286PIF.DOC/006 五、發明説明（) 往下計數器30與方塊選擇單位92之輸出SYO至SY-1 形成輸入至主行解碼器8之完全Y位址信號。低階位元SY0 至SY-3(Y實施例D)之合倂値同步於計數器時脈CCLK而往下計數，而高階位元SYn-2至SYn-l(YUAD)之合倂値同步於PNBL控制信號而往下或往上計數。參考圖85，方塊選擇單位92所輸出之高階位址位元 YUAD將主記憶體陣列2分成複數方塊。爲簡化，只有一個高階位元與兩個方塊（方塊a與方塊b)顯示於圖85中。高階位址位元（YUAD)之値在方塊a之爲0，而在方塊b中爲 1 0 圖85中之記憶體可用於儲存各方塊中之一場之圖素資料，所以，主記憶體陣列2儲存有兩個場或一個頁框之圖素資料。比如，偶數場可儲存於方塊a中，而奇數場可儲存於方塊b中。單一激增包括從此兩場輸出之資料。圖85描敘資料正爲偶數場所接收，並正儲存於方塊a中之例子。激增開始於方塊b之先前奇數場（Yb3，Yb2以及¥1^1)之三個圖素之資料讀取，接著方塊a之先前偶數場（Yc3，Yc2以及Ycl ) 之三個圖素之資料讀取，之後是將新輸入資料（Yal，未示出）覆寫在最早讀取之資料（Ycl)上，如陰影所示。此激增之獲得係由用PNBL與PO控制信號對方塊選擇單位92與位址暫存器輸出開關54控制而得，使得，在資料 Ybl轉移之後，高階位址位元從1變爲0,起始位址（“10111”) 之低階位元係再度從位址暫存器52載入至往下計數器 80 (請先閱讀背面之注意事項再填寫本頁) -·$ 經淤部中次榀準而兵工消費合作社印衆本紙張尺度適州中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 3286PiF.DOC/006 五、發明説明（丨7?) 30。因此，激增從方塊b中之行位址（“110101”）（Ybl)跳至方塊3中之行位址（“010111”）〇〇3)，而無中斷。在新偶數場之所有資料已儲存於方塊a中之後，在接收下一場，也就是奇數場，之資料時，激增存取將如圖86 般發生。各激增將開始於方塊a而結束於方塊b，而新圖素資料係儲存於方塊b中。如果使用漸進式掃描，不同方塊可儲存不同頁框，而非不同場，之資料。當不同方塊儲存不同頁框之圖素資料時，資料將代表在不同頁框中之相同位置之圖素。當不同方塊儲存不同場之圖素資料時，資料將代表在不同頁框中之相鄰位置之圖素，如圖64所示，資料Dal.與Dbl代表在場a與b中之相鄰位置.之圖素。第二十二實施例使得單一記憶體裝置能在單一激增中輸出多重場或頁框之圖素資料。場或頁框之數量在圖85 與86中顯示爲2，但根據高階位址位元之數量，第三十二實施例之主記憶體陣列2可分成任意數量之方塊，各個儲存不同之場或頁框。不同於第一至第二十六實施例，第三十二實施例不需要將任何資料從一方塊轉移至另一方塊’所以其操作比之前之實施例較簡單，雖然要儲存更多之資料。第三十二實施例之詳細操作將如下所示，在第三十八實施例之後。第三十三實施例參考圖87,第三十三實施例係相似於第二十七實施 81 (請先閱讀背面之注意事項再填寫本頁) t 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3286PIF.DOC/006 A7 B7___ 五、發明説明（71) 例，但具有兩記憶體儲存單元，包括各自之主記憶體陣列 2Α與2Β，各自之列解碼器6Α與6Β，以及各自之主行解碼器8Α與8Β。兩儲存單元共享內部資料匯流排24與往下計數器30。兩記憶儲存單元之一可用於儲存偶數X位址之圖素資料，而另一個係用於儲存相同場之奇數X位址之圖素資料，使得其中一儲存單元在激增存取時，另一儲存單元可預充電。第三十三實施例之詳細操作依照第三十八實施例。第三十四實施例參考圖88,第三十四實施例合倂第二十八與第三十三實施例之特徵。也就是，第三十四實施例增加資料匯流排起動單位90至第三十三實施例之兩儲存單元架構。第三十四實施例具有第二十八與第三十三實施例之優點。第三十四實施例之詳細操作依照第三十八實施例。第三十五實施例參考圖89,第三十五實施例合倂第二十九與第三十三實施例之特徵。也就是，第三十五實施例增加位址暫存器 52至第三十三實施例之兩儲存單元架構。第三十五實施例具有第二十九與第三十三實施例之優點。第三十四實施例之詳細操作依照第三十八實施例。第三十六實施例參考圖90,第三十六實施例合倂第三十與第三十三實施例之特徵。也就是，第三十六實施例增加位址暫存器52 82 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）裝訂 » . 線二 (請先閱讀背面之注意事項再填寫本I) 經濟部中央梂绛^¾工消費合作社印掣 3286PIF.DOC/006 A7 B7 五、發明説明（和）與資料匯流排起動單位90至第三十三實施例之架構。第三十六實施例具有第三十與第三十三實施例之優點。第三十六實施例之詳細操作依照第三十八實施例。第三+七實施例參考圖91，第三十七實施例合倂第三十一與第三十三實施例之特徵。也就是，第三十四實施例增加位址暫存器輸出開關54至第三十三實施例之架構。第三十七實施例具有第三十一與第三十三實施例之優點。第三十七實施例之詳細操作依照第三十八實施例。第三+八實施例參考圖92,第三十七實施例合倂第三十二與第三十三實施例之特徵，具有如第三十二實施例中之方塊選擇單位 92，以及如第三十三實施例中之兩記憶體儲存單元，各記憶體儲存單元係根據方塊選擇單位92所輸出之高階位址位元YUAD而分成多重方塊。圖93更詳細顯示第三十八實施例之內部架構。位址輸入單位81輸出X位址信號XAD以及其他三個控制與位址信號：PA，PB以及PC。PA係輸入至存取計數器 50以控制激增長度，如第二七實施例所解釋。PB包括Y 位址之低階位元，並輸入至位址暫存器52。PC包括Y位址之高階位元，並輸入至方塊選擇單位92 ° 存取計數器50也接收記憶體控制信號產生器68輸出之 NBL控制信號。如第三十二實施例所描敘，NBL係控制在一激增中，從各方塊讀取之位元數量之控制信號。存取計 83 本紙張尺度適用中國國家標準（CNS ) A4規格（2IOX297公釐） ---------^------1T—.-----.線 1 · (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼而货工消f合作社印製 3286PIF.DOC/006 A7 B7 經濟部中央標冬而负工消費合作社印f· 五、發明説明（3丨）數器50輸出如第三十一實施例所示之P0控制信號，輸出控制第三十二實施例所示之方塊選擇單位92之PNBL信號，以及輸出標示信號，其一般爲低電位，但代表激增結束時係轉至高電位。位址暫存器52，位址暫存器輸出開關54，以及往下計數器30具有，比如，圖84所示之架構，除了位址暫存器輸出開關54不但接收存取計數器50輸出之PO控制信號，也接收記憶體控制信號產生器68輸出之NO控制信號。當 P〇或NO激活時，位址暫存器輸出開關54將位址暫存器52 連接至往下計數器30。記憶體控制信號產生器68除輸出先前實施例之控制信號外，也輸出其他各種控制信號。這些信號中之兩個信號爲輸出致能信號P0E與讀取時序信號PTR，係明確表示出；其他控制信號係一般由大箭頭所代表。記憶體控制信號產生器68接收存取計數器50所輸出之標示信號。方塊選擇單位92具有，比如，圖84所示之架構，包括產生高階Y位址信號YUAD之單一位元計數器F0與F1。 .內部資料匯流排24具有儲存單元A之互補信號線對Da 與Da/，以及相似之儲存單元B之互補信號線對Db與Db/。爲簡化起見，各儲存單元只顯示一對互補資料匯流排線。內部資料匯流排24也包括經由電晶體開關（未示出）而將資料匯流排線Da，Da/ ’ Db ’與Db/耦合至緩衝電路83之互補讀取資料匯流排線對RD與RD/，RRDa與RRDa/ ;以及經由其他電晶體開關（未示出）而將資料匯流排線Da， 84 (請先閱讀背面之注意事項再填寫本頁) $ 、-'° -----备本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 A7 3286PIF.DOC/006 B7 五、發明説明（作）

Da/，Db，與Db/耦合至資料輸入單位14之互補寫入資料匯流排線對WDa與WDa/。資料匯流排起動單位90包括將互補資料匯流排線對均衡化之電晶體Tral與Trbl。這些電晶體係由記憶體控制信號產生器68所輸出之控制信號中之重設控制信號PRa 與PRb所驅動。由儲存單元A導出之資料匯流排線Da與Da/係經由儲存單元A之內部寫入致能控制信號PWEa所驅動之電晶體 SWa而耦合至寫入資料匯流排線WDa與WDa/。相似地，由儲存單元B導出之資料匯流排線Db與Db/係經由儲存單元B之內部寫入致能控制信號PWEb所驅動之電晶體 SWb而耦合至寫入資料匯流排線WDa與WDa/。寫入資料匯流排線WDa與WDa/係耦合至資料輸入單位14。將內部資料匯流排24耦合至緩衝電路83之資料匯流排開關82包括電晶體SRal，SRbl與SR2。電晶體SRal，其將儲存單元A中之資料匯流排線Da與Da/耦合至讀取資料匯流排線RD與RD/，係由儲存單元A之內部讀取致能控制信號PREa所驅動。電晶體SRbl，其將儲存單元B中之資料匯流排線Db與Db/耦合至讀取資料匯流排線RD與RD/，係由儲存單元B之內部讀取致能控制信號PREb所驅動。電晶體SR2，其將資料匯流排線Da與Da/耦合至讀取資料匯流排線RRDa與RRDa/，係由記憶體控制信號產生器68 所輸出之讀取待機控制信號PRR所控制。讀取資料匯流排線RRDa與RRDa/係耦合至緩衝電路83。放大器96係耦合 85 本紙張尺度適川中國國家標準（CNS ) A4規格（210X：297公釐） ---------裝------訂--------線 * · (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準而於工消费合作社印製齡漪部中央標準而只工消贽合作社印製 A7 3286PIF.DOC/006 β? 五、發明説明（0) 至資料匯流排線Da與Da/ ’以及耦合至從電晶體SRbl導出而連至主記憶體陣列2B之資料匯流排線Db與Db/。讀取致能控制信號PREa與PREb係由包括AND與⑽閘之邏輯電路98所產生，其接收記億體控制信號產生器68 輸出之PTR控制信號與存取計數器50輸出之標示信號。邏輯電路98也接收記憶體控制信號產生器68所輸出而分別選擇儲存單元A與B之控制信號Pa與Pb。資料輸出單位16係由記憶體控制信號產生器68所輸出之內部輸出致能信號POE所控制。主行解碼器8A與8B包括圖10所示之AND閘。在圖93 中，這些AND閘在主行解碼器8A中標示爲YDal至YDan，在主行解碼器8B中標示爲YDbl至YDbn。圖94顯示主記憶體陣列2A與2B之內部架構。除了記法上之不同，此架構係相同於圖10所示之主記億體陣列2 之架構。底下描敘將定位在記法之差異。圖93中，標示YDal(YDbl)至YDan(YDbn)代表主行解碼器8A與8B之AND閘，其相等於圖10之AND閘38。圖1〇中標示爲Y1至Ym之信號在圖93中標示爲 Yal(Ybl)至Yan(Ybn)，字母“a”與“b”分別代表儲存單元A 與B。將位元線連接至資料匯流排線Da(Db)與Da/(Db/)之轉移電晶體46係標示成S1至Sn。位元線係標示成BL1與 BL1 /至 BLn 與 Β1 η/。 PS實施例與PSAB分別係將儲存單元Α與Β中之感應放 86 本紙張尺度適;iTt國國家標準（CNS ) A4規格（210X 297公釐） " . 訂 ? I * 線 -一 . (請先閱讀背面之注意事項再填寫本頁) A7 B7 3286PIF.DOC/006 五、發明説明（作）大器（SA)激活之信號。T1至Τη代表行1至η。字母“m”代表各記憶儲存單元中之列數量。字母“η”代表各記憶儲存單元中之行數量。其次，第三十八實施例之操作將以六個圖素資料從一個儲存單元讀取出，包括兩個場各取綜個圖素，資料係儲存於儲存單元中之各自之方塊中之例進行描敘。底下描敘也可應用至第三十二至第三十七實施例’在這些實施例共享第三十八實施例之特徵之範圍內。參考圖95，在時間tl時，CS/與RAS/爲低電位’ X位址（Xi)係在位址輸入端ADD所接收。記憶體控制信號產生器68根據X位址位元之LSB而選擇儲存單元A或B’並將 X位址傳送至驅動相關字元線WLi之相關之列解碼器6A或 6B。在底下描敘中，假設選擇儲存單元A。因此’控制信號Pa爲高電位，而控制信號Pb爲低電位。時間tl之後，記憶體控制信號產生器68驅動所選擇之儲存單元A中之感應放大器激活信號（PS實施例），資料開始出現在儲存單元A中之位元線（BL1與BL1/至BLn至 BLn/)。儲存單元B持續去激活。在時間t2穩，CS/與CAS/爲低電位，Y位址（Yj )爲位址輸入端ADD所接收。位址輸入單位81將低階位址位元（PB) 傳送至位址暫存器52,將高階位址位元（PC)傳送至方塊選擇單位92。位址輸入單位81也將PA控制信號傳送至存取計數器50，代表三周期之激增長度。從記憶體控制信號產生器68送至存取計數器50之NBL控制信號指出’激增要 87 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------^------1T---------^ 一 - (請先閱讀背面之注意事項再填寫本頁) 經濟部中央枒净而只Η消費合作衽印製 A7 B7 3286PIF.DOC/006 五、發明説明（κ) 花三個周期在存取所選擇之記憶體儲存單元中之各方塊。本發明係不受限於使用ΡΑ與NBL控制信號。對另一個方法，ΡΑ可代表三個周期，NBL可代表各三個周期之二個之集合。在時間t2與t3間之時間點，記憶體控制信號產生器 68將NO控制信號激活，位址暫存器輸出開關54回應而將位址暫存器52連接至往下計數器30，將低階Y位址位元載入至往下計數器30。這些位元將合倂方塊選擇單位92 所出之高階位址位元YUAD，使得主行解碼器8A接收整個輸入Y位址Yj，並將連接儲存單元A中之所指定行Tj中之位元線連接至內部資料匯流排24之信號Yaj激活。此外，圖95中之解碼器輸出波形（Yaj，Yaj-l，〜Ybj-2) 中之字母“a”與“b”並不代表儲存單元A與B ;此激增中之所有存取係針對儲存單元A。相反地，解碼器輸出波形中之“a”與“b”代表儲存單元A中之方塊a與b，如圖86般。在時間t3時，資料Daj (相關於圖86中之資料Da3)係從位元線BLj與BLj /轉移，並開始出現在儲存單元A中之資料匯流排線Da與Da/上。在下個時脈周期中，內部讀取致能控制信號PREa係在某一時期受激活，在該時間中，資料Daj係從資料匯流排線Da與Da/經由電晶體SRal而轉移至讀取資料匯流排線RDa與RDa/，如圖95中之波形所示。PRR控制信號（未示出）也爲激活態，所以資料Daj 係經過電晶體SR2與讀取資料匯流排線RDa與RDa/而到達 88 本紙張尺度適州中國國家標準（CNS ) A4規格（210X297公釐） I H 批衣—— I I I訂 - 線二 ·- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央梂準工消贽合作社印fi 經濟部中央极绛^货工消费合作社印繁 3286PIF.DOC/006 —〜 ________-__!Z____ 五·、發明説明（W ) 緩衝電路83 ’爲緩衝電路83所鎖住，並傳送至資料輸出單位16。 PREa信號係由圖93中之邏輯電路98從PTR讀取時序信號所產生。存取計數器50所輸出之標示信號係低電位， Pa係高電位，所以PREa尾隨PTR之高與低轉態，本質上如同圖95中之波形所示。在時間t3之後，記憶體控制信號產生器68將輸出致能控制信號POE激活，在下一時脈周期中，資料輸出單位π 將資料Daj送至輸出端DOUT，如所示般。依此繼續操作，往下計數器30將減少使得資料Daj-1 與Daj -2係從主記憶體陣列2A轉移至緩衝電路83。這些攪移發生在時間t4之前與之後之時脈周期內。在時間t5後，從先前PA與NBL信號中所提供之訊息，存取計數器50決定已有足夠資料從方塊a讀取出，並激活PO控制信號，造成起始Y位址（低階位元）再度從位址暫存器52載入至往下計數器30。在這同時，雖然圖95未顯示出，存取計數器50送出PNBL控制信號至方塊選擇單位.92,造成方塊選擇單位92改變高階位址位元YUAD以代; 表下個方塊（b)。因此，在時間t5時，主行解碼器8A產生選擇記憶體A中之方塊b之信號Ybj，且資料Dbj係經由資料匯流排線Da與Da/，RDa與RDa/，以及RRDa與RRDa/ 而傳移至緩衝電路83。在時間t6與t7之後，連續資料Dbj -1與Dbj -2(相關於圖86中之Yb2與Yb2)係從主記憶體陣列2A轉移經由資 89 ^紙張尺度追「州不國$標準（（：阳）厶4規格（210父297公釐） — " ---------^------、玎-----.—^ 1 (讀先閱讀背面之注意事項再填寫本頁) A7 B7 3286PIF.DOC/006 五、發明説明（勹）料匯流排線Da與Da/，RDa與RDa/，以及RRDa與RRDa/ 而傳移至緩衝電路83。資料Dbj，Dbj-1與Dbj-2係由資料輸出單位16而分別輸出於時間t6，t7與t8。在時間t8時，當資料Dbj -2已轉移至緩衝電路83且由資料輸出單位16輸出時，記憶體控制信號產生器68激活資料匯流排重設控制信號PRa，因此起動由資料匯流排線 Da與Da/。主行解碼器8A持續輸出Ybj -2行選擇信號’ 所以此信號所選擇之位元線也被起動。新輸入資料’陰影點所代表，也於時間t8時在資料輸入端DIN接收，並放置在寫入資料匯流排線WDa與WDa/上。在此時，存取計數器50也激活標記信號’以代表激增結束。接收標記信號，記憶體控制信號產生器68停止讀取時序信號PTR之輸出’所以在時間t8後，不再有PTR 脈衝之產生。因此，在時間t8後’不再有PREa脈衝之產生。此外，雖然產生讀取致能信號PREa與PREb之邏輯電路 98係如所示般接收信號93中之標記信號’在不將標記信號輸入至邏輯電路98下’ PREa與PREb可正確產生’所以如果減少此輸入將可較佳。在時間t8後，記憶體控制信號產生器68激活內部寫入致能信號PWEa，將寫入資料匯流排線WDa與WDa/連接至資料匯流排線Da與Da/。在時間t9時，新輸入資料係轉移至資料匯流排線Da與Da/。因爲主行解碼器8A持續輸出信號Ybj -2，輸入資料也轉移至所選擇之立元線’並寫 90 氏張尺度通/fl巾關家麟（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝.

、1T 經濟部中央樣導^只工消贽合作赵印製 A7 B7 3286FIF.DOC/006 五、發明説明（紡）入至先前保持資料Dbj-2之方塊b中之記憶體單元中。雖然這些位元線在圖95中係顯示成BLj與BLj/，這些並不同於在激增中，起始資料Daj所讀取出之位元線BLj與 BLj /，因爲資料Da_j係從方塊a讀取出。在此激增中，儲存單元B中之字元線可預充電以準備將存取儲存單元B之下個激增。也可起動儲存單元B中之資料匯流排線與位元線標記信號如圖95所示般，從時間t8至112持續爲高電位，但當然，標記信號可較點爲低電位，以準備下個激增。也可形成其他次要之時序變化，如果必要。圖95係用以顯示一般事件之順序，非而描繪正確時序關係。如第三十二實施例般，第三十八實施例使得單一記憶體裝置能在單一激增中，從多重場或頁框輸出圖素資料。此外’第三十八實施例可藉由將各儲存單元之預充電進行於另一儲存單元之激增存取後，以縮短激增間之時期。用兩個儲存單元，使用第三十八實施例之較好方法係儲存奇數 ®素資料於一儲存單元中之各掃描線，而儲存偶數圖素資料於另一儲存單元中之各掃描線，使得存取能改變於兩儲存單元間。變化先前實施例已描敘儲存單元交錯方法，由此，交錯列係存取於交錯儲存單元中.，但也可進行行交錯存取。儲存單元之數量並不限制爲2。可提供較大數量之儲存單元。 __ 91 冬‘離八料用中國國家標準（CNS ) A4規格（210X297公楚） ---------1------IT--------^ -.i ' (請先閲讀背面之注意事項再填寫本頁) 經濟部中央榡準而负工消贽合作社印掣 Α7 Β7 3286PIF.DOC/006 五、發明説明（θ) Υ位址產生器中之往下計數器可由往上計數器所取代。然而，使用往下計數器之優點在於，移動圖形中之掃描線係從螢幕之頂端往底部以遞增次序而定位址與掃描。此使得往下計數器在上述之激增型式中較有利，因資料係以線掃描順序之相反而輸出。當第一至第二十六實施例係使用於非串接方法中時，輸入與輸出發生於各自之時間，資料輸入單位14與資料輸出單位16可共享同一外部資料端。第十九至第二十六實施例中之存取計數暫存器與位址重數器係合倂其他實施例而使用。第三十一實施例中ΡΜ與Ρ0控制信號可由記憶體控制信號產生器68而非存取計數器50而產生。第二十七至第三十八實施例中之ΡΑ控制信號可由記憶體控制信號產生器68而非位址輸入單位81所產生。雖然本發明定位在移動圖形之數位處理所發生之問題解決上，所發明之記憶體裝置之應用並不受限於移動圖形之數位處理上。綜上所述，雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者爲準。 92 (請先聞讀背面之注意事項再填寫本頁) ：、言經濟部中央標率而只工消費合作社印製本紙張尺度適用中國國家榇準（CNS ) Α4規格（210X297公釐）

Claims

on s s s j Λ BCD j 3286PIF.DOC/006 六、申請專利範圍 1. 一種記憶體裝置，其同步於一時脈信號而接收列與行位址信號，輸入資料以及外部控制信號，其具有接收該輸入資料之一資料輸入單位，將輸出資料輸出之一資料輸出單位，複數字元線，根據所接收之列位址信號而激活從該複數字元線選出之一字元線之一列解碼，以及包括：一主記憶體陣列，其具有以列與行交錯排列之複數記憶體單元，該字元線係耦合至該主記憶體陣列之記憶體單元中之各別列；一內部資料匯流排；一行位址產生器，其從所接收之單一行位址信號產生行位址連續串，該行位址連續串中之各行位址具有高階部份與低階部份；一主行解碼器，其耦合至該主記憶體陣列以及該行位址產生器，其將該行位址解碼，並將該主記憶體陣列中之記憶體單元之相關行耦合至該內部資料匯流排；一副記憶體陣列，其具有以列與行交錯排列之複數記憶體單元.，該字元線也耦合至該副記憶體陣列之記憶體單元中之各別列，該副記憶體陣列所具有之行數少於該主記憶體陣列；一副行解碼器，其耦合至該副記憶體陣列以及該行位址產生器，其將該行位址之低階部份解碼，並將該副記憶體陣列中之記憶體單元之相關行耦合至該內部資料匯流排；以及一控制信號產生器，其耦合至該行位址產生器，並接收 93 I 訂 , ^ 备，二x (請先閱讀背面之注意事項再填寫本頁) 經濟部中夬標準局負工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) Κ 8 8 Β A BCD 3286PIF.DOC/006 六、申請專利範圍該外部控制信號，所產生之內部控制信號係致能該主行解碼器以及該副行解碼器，以及控制該資料輸入單位以及該資料輸出單位，因而使得儲存於該主記憶體陣列中之資料係經由該內部資料匯流排以及該資料輸出單位而輸出，使得儲存於該主記憶體陣列中之資料係經由該內部資料匯流排而轉移至該副記憶體陣列，並儲存於該副記憶體陣列內，使得成儲存於該副記憶體陣列中之資料係經由該內部資料匯流排以及該資料輸出單位而輸出，以及使得該資料輸入單位所接收之輸入資料係經由該內部資料匯流排而轉移至該主記憶體陣列，並儲存於該主記憶體陣列內。 2. 如申請專利範圍第1項之記憶體裝置，其中該控制信號產生器具有一操作模式，一列位址信號，一行位址信號以及輸入資料之接收係伴隨著資料從該主記憶體陣列中之一第一位置轉移至該副記憶體陣列中之一第二位置，將該輸入資料儲存於該第一位置，將資料從該主記憶體陣列之第一連續位置輸出，以及將資料從該副記憶體陣列之第二連續位置輸出。 3. 如申請專利範圍第2項之記憶體裝置，其中該第二位置係位於該第二連續位置間。 4. 如申請專利範圍第3項之記憶體裝置，其中該第一位置係位於該第一連續位置間。 5. 如申請專利範圍第4項之記憶體裝置，更包括複數外部資料端，其中該資料輸入單位與該資料輸出單位係耦合至不同之外部資料端，使得資料能同時輸入與輸出。 94 本紙張尺度適用中國國家標準（CNSyA4^格（ηοχϋ公楚：) ： I 訂 ^ 線二 \ (請先閱讀背面之注意事項再填寫本頁) 經濟部中夬標準局員工消費合作社印裝 Λ β c D 3286PIF.DOC/006 六、申請專利範圍 6. 如申請專利範圍第5項之記憶體裝置，其中該輸入資料之接收係同時於儲存於主記憶體陣列之該第一位置中之資料之輸出。 7. 如申請專利範圍第1項之記億體裝置，更包括一資料匯流排開關，其將該內部資料匯流排分成耦合至該主記憶體陣列之第一部份，以及耦合至該副記憶體陣列之第二部份。. 8. 如申請專利範圍第7項之記憶體裝置，更包括一寫入放大器，其耦合至該內部資料匯流排之該第二部份，以將從該主記憶體陣列轉移至該副記憶體陣列之資料放大。 9. 如申請專利範圍第1項之記憶體裝置，更中該資料輸出單位將該內部資料匯流排分成耦合至該主記憶體陣列之第一部份，以及耦合至該副記憶體陣列之第二部份，以及該資料輸出單位將從該主記憶體陣列轉移至該副記憶體陣列之資料放大。 10..如申請專利範圍第1項之記憶體裝置，更包括：一高階位址匯流排，其耦合至該行位址產生器，其將該行位址之高階部份載入至該主記憶體陣列；一低階位址匯流排，其耦合至該行位址產生器，其載有該行位址之低階部份；一位址匯流排開關，其將該低階位址匯流排分成耦合至該主行解碼器之第一部份，以及耦合至該副行解碼器之第二部份，該位址匯流排開關可由該控制信號產生器所控制以將該低階位址匯流排之該第二部份斷路於該行位址產 95 本紙張尺度適用中國國家標準（CNS ) A4規格（210><297公釐〉 ---------^-------ΐτ--Μ--:--^ .-J* (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 3286PIF.DOC/006 ΛΧ Β8 CS D8 六、申請專利範圍生器。 11. 如申請專利範圍第10項之記憶體裝置，更包括一位址保持鎖相器，其耦合至該低階位址匯流排之該第二部份，以將該行位址之該低階部份鎖相，以及當該低階位址匯流排之第二部份斷路於行位址產生器時，將該低階部份輸入至該副行解碼。 12. 如申請專利範圍第1項之記憶體裝置，更包括：一主位址匯流排，其耦合至該行位址產生器，將該行位址之該高階部份與該低階部份載入至該主行解碼器；以及一副位址匯流排，其耦合至該行位址產生器，將該行位址之該低階部份載入至該副行解碼器。 ' 13.如申請專利範圍第1項之記憶體裝置，其中該行位址產生器包括：一位址暫存器，儲存該記憶體裝置所接收之該行位址信號所代表之一行位址；一行位址計數器，其產生連續之該行位址，從儲存於該位址暫存器中之該行位址開始，計數速率由該時脈信號所決定；一存取計數器，計數該行位址計數器所產生之行位址，以及當已產生某數量之行位址時，將該行位址計數器終止。 14 .如申請專利範圍第.13項之記憶體裝置，其中該控制信號產生器所產生之控制信號係重覆地將儲存於該位址暫存器中之行位址載入至該行位址計數器，在該記憶體裝 96 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）訂. 1 备 :1 -J (請先間讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 8 8 S 8 ABC D 3286PIF.DOC/006 六、申請專利範圍置接收單一行位址信號之後’致能該行位址計數器以胃胃產生相同之行位址連續串。 15·如申請專利範圍第14項之記憶體裝置，其中該控制】信號產生器所產生之控制信號使得，該記憶體裝置接收$ 同列位址信號之後’重覆產生相同之行位址連續串，即^吏只有接收到一個行位址信號。 16·如申請專利範圍第14項之記憶體裝置，更包括至少_ 兩個記憶體儲存單元，各記憶體儲存單元之架構如胃利」^ 圍第1項所描敘般，該記憶體儲存單元共享該杳料_ _ X胃位，該資料輸出單位，以及該控制信號產生器，{旦胃胃# 自之主記憶體陣列，各自之副記憶體陣列，各自之列器’各自之主彳了解碼器，以及各自之副行解碼器。 17. 如申請專利範圍第16項之記憶體裝置，其中該胃己憶體儲存單元具有各自之行位址產生器，更包ί舌一存取計數暫存器，其耦合至該控制.信號產生器，儲存由該控制信號產生所輸入之値，指出要有多少行位址產生於各儲存單元中之該行位址連續串；以及一存取計數器，其耦合至該存取計數暫存器，根據儲存於該存取計數暫存器中所儲存之該値而控制各儲存單元中之該行位址產生器。 18. 如申請專利範圍第16項之記憶體裝置，其中該控制信號產生器資料從該記憶體儲存單元之第一個之該主記憶體陣列之輸出時間發生介於資料從該記憶體儲存單元之第二個之該主記億體陣列之輸出時間與資料從該記憶 97 - .II - 1111 訂 ^ - I 線 ;I J (誇先間绩背面之注意事項异輿爲本頁) 經濟部中央標準局員工消費合作社印製本紙張尺度通用中國國家標準（CNS ) Α4規格（210X297公漦）經濟部中央標準局員工消費合作社印製 3286PIF.DOC/006 rs D8 六、申請專利範圍體儲存單元之該第二個之該副記憶體陣列之輸出時間之間。 19. 如申請專利範圍第18項之記憶體裝置，其中該記憶體儲存單元具有各自之行位址產生器，更包括：一第一存取計數暫存器，其耦合至該控制信號產生器，儲存由該控制信號產生器所輸入之一第一値；一第二存取計數暫存器，其耦合至該控制信號產生器，儲存由該控制信號產生器所輸入之一第二値；一第三存取計數暫存器，其耦合至該控制信號產生器，儲存由該控制信號產生器所輸人之一第三値；以及一存取計數器，其耦合至該第一存取計數暫存器，該第二存取計數暫存器，以及該第三存取計數暫存器，根據該第一値而控制該記憶體儲存單元之該第二個中之該行位址產生器，造成相關數量之資料從該記憶體儲存單元之該第二個之該主記憶體陣列輸出，接著根據該第二値而控制該記憶體儲存單元中之該第一個之該行位址產生器，造成相關數量之資料從該記憶體儲存單元之該第一個之該主記憶體陣列輸出，接著根據該第三値而控制該記憶體儲存單元之該第二個中之該行位址產生器，造成相關數量之資料從該記憶體儲存單元之該第二個之該副記憶體陣列輸出。 20. 如申請專利範圍第19項之記憶體裝置，更包括至少兩個位址重數器，其耦合至各別儲存單元之該行位址產生器，根據該控制信號產生器所產生之控制信號而改變各自 98 I 訂 .~一 - 备 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準( CNS ) A4規格（ 210X297公釐1 經濟部中央標準局員工消費合作社印製 3286PIF.DOC/006 六、申請專利範圍行位址產生器所產生之行位址連續串中之起始行位址，因而改變從各別儲存單元之該主記憶體陣列與該副記憶體陣列輸出之資料數量。 21. 如申請專利範圍第16項之記憶體裝置，其中該控制信號產生器使得該資料輸入單位所接收之該輸入資料轉移至該記憶體儲存單元之一之該主記憶體陣列，而此時資料正從該記憶體儲存單元之另一個輸出。 22. 如申請專利範圍第16項之記憶體裝置，其中該記憶體儲存單元具有各自之內部資料匯流排，更包括一儲存單元匯流排開.關，其將該各自之內部資料匯流排耦合至該資料輸入單位以及該資料輸出單位。 23. 如申請專利範圍第22項之記憶體裝置，更包括一轉移暫存器，其耦合至該儲存單元匯流排開關，且爲所有該記憶體儲存單元所共享，從該記憶體儲存單元之一之該主記憶體陣列轉移至該副記憶體陣列之資料，係先從該主記憶體陣列轉移至該轉移暫存器，接著，在資料從該記憶體儲存單元之另一個輸出時，從該轉移暫存器轉移至該副記憶體陣列。 24. 如申請專利範圍第23項之記憶體裝置，更包括一輸入資料暫存器，其耦合於該資料輸入單位與該儲存單元匯流排開關間，以暫時儲存該資料輸入單位所接收之該輸入資料，暫緩該輸入資料轉移至該記憶體儲存單元之一之該主記憶體陣列。 2 5 .如申請專利範圍第.2 2項之記憶體裝置，在該記憶體 99 本紙張尺度適用中國國家標準(CNS ) A4規格（210X297公^了] ---------1------、1Τ--：---Γ--0 ..J (請先閲讀背面之注意事項再填寫本頁) Λ ,β c D 3286PIF.DOC/006 六、申請專利範圍儲存單元中之各記憶體儲存單元中更包括，一轉移暫存器，其耦合至該記憶體儲存單元之該內部資料匯流排，從該記憶體儲存單元內之該主記憶體陣列轉移至該副記憶體陣列之資料，係先從該主記憶體陣列轉移至該轉移暫存器，接著，在資料從該記憶體儲存單元之另一個輸出時，從該轉移暫存器轉移至該副記憶體陣列。 26. 如申請專利範圍第25項之記憶體裝置，更包括一輸入資料暫存器，其耦合於該資料輸入單位與該儲存單元匯流排開關間，以暫時儲存該資料輸入單位所接收之該輸入資料，暫緩該輸入資料轉移至該記憶體儲存單元之一之該主記憶體陣列。 27. 如申請專利範圍第16項之記憶體裝置，其中該記憶體儲存單元共享如申請專利範圍第1項所描敘之該內部資料匯流排。 _ 28. 如申請專利範圍第27項之記憶體裝置，更包括一轉移暫存器，其耦合至該內部資料匯流排，從該記憶體儲存單元內之該·主記憶體陣列轉移至該副記憶體陣列之資料，係先從該主記憶體陣列轉移至該轉移暫存器，接著，在資料從該記憶體儲存單元之另一個輸出時，從該轉移暫存器轉移至該副記憶體陣列。 29. 如申蕭專利範圍第.28項之記憶體裝置，更包括一輸入資料暫存器.，其耦合至該資料匯流排，以暫時儲存該資料輸入單位所接收之該輸入資料，暫緩該輸入資料轉移至該記憶體儲存單元之一之該主記憶體陣列。 100 . . 訂 .- 41 線 - (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）經濟部中央標準局員工消費合作社印製 3286PIF.DOC/006 六、申請專利範圍 30. 如申請專利範圍第17項之記憶體裝置，其中該記憶體儲存單元具有各自之內部資料匯流排，更包括一儲存單元匯流排開關，其將該各自之內部資料匯流排耦合至該資料輸入單位與該資料輸出單位。 31. 如申請專利範圍第30項之記憶體裝置，更包括一轉移暫存器，其耦合至該儲存單元匯流排開關並爲所有記憶體儲存單元所共享，從該記憶體儲存單元內之該主記憶體陣列轉移至該副記憶體陣列之資料，係先從該主記憶體陣列轉移至該轉移暫存器，接著，在資料從該記憶體儲存單元之另一個輸出時，從該轉移暫存器轉移至該副記憶體陣列。 32. 如申請專利範圍第31項之記憶體裝置，更包括一輸入資料暫存器，其耦合於該資料輸入單位與該儲存單元匯流排開關間，以暫時儲存該資料輸入單位所接收之該輸入資料，暫緩該輸入資料轉移至該記憶體儲存單元之一之該主記憶體陣列。 33. 如申請專利範圍第30項之記憶體裝置，在該記憶體儲存單元中之各記憶體儲存單元中更包括，一轉移暫存器，其耦合至該記憶體儲存單元之該內部資料匯流排，從該記憶體儲存單元內之該主記憶體陣列轉移至該副記憶體陣列之資料，係先從該主記憶體陣列轉移至該轉移暫存器，接著，在資料從該記憶體儲存單元之另一個輸出時’ 從該轉移暫存器轉移至該副記憶體陣列。 34. 如申請專利範圍第.33項之記憶體裝置，更包括一輸 101 I i , 11— n n 111 、1T. i 1-1 —矣 .* _J (请先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用V國國家操^TcNS ) A4規格（210X297公瘦1 "" Λ B c D 3286PIF.DOC/006 六、申請專利範圍入資料暫存器，其耦合於該.資料輸入單位與該儲存單元匯流排開關間，以暫時儲存該資料輸入單位所接收之該輸入資料，暫緩該輸入資料轉移至該記憶體儲存單元之一之該主記憶體陣列。 35. 如申請專利範圍第17項之記憶體裝置，其中該記憶體儲存單元共享如申請專利範圍第1項所描敘之該內部資料匯流排。 36. 如申請專利範圍第35項之記憶體裝置，更包括一轉移暫存器，其耦合至該內部資料匯流排，從該記憶體儲存單元內之該主記憶體陣列轉移至該副記憶體陣列之資料，係先從該主記憶體陣列轉移至該轉移暫存器，接著，在資料從該記憶體儲存單元之另一個輸出時，從該轉移暫存器轉移至該副記憶體陣列。 37. 如申請專利範圍第36項之記憶體裝置，更包括一輸入資料暫存器，其耦合至該資料匯流排開關，以暫時儲存該資料輸入單位所接收之該輸入資料，暫緩該輸入資料轉移至該記憶體儲存單元之一之該主記憶體陣列。 38. 如申請專利範圍第18項之記憶體裝置，中該記憶體儲存單元具有各自之內部資料匯流排，更包括：一儲存單元匯流排開關，其將該各自之內部資料匯流排耦合至該資料輸入單位與該資料輸出單位；以及一轉移暫存器，其耦合至該儲存單元匯流排開關，並爲所有該記憶體儲存單元所共享，從該記憶體儲存單元內之該主記憶體陣列轉移至該副記憶體陣列之資料，係先從該 102 訂 : ^ 备 1- (请先閱讀背面之泣意事項再填寫本頁) 經濟部中央標率局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）經濟部中央標準局員工消費合作社印製 AK B8 3286PIF.DOC/006 C8 D8 六、申請專利範園主記憶體陣列轉移至該轉移暫存器，接著，在資料從該記憶體儲存單元之另一個輸出時，從該轉移暫存器轉移至該副記憶體陣列。 39. 如申請專利範圍第18項之記憶體裝置，其中該記憶體儲存單元具有各自之內部資料匯流排，更包括：一儲存單元匯流排開關，其將該各自之內部資料匯流排耦合至該資料輸入單位與該資料輸出單位；以及一轉移暫存器，其耦合至該儲存單元匯流排開關，並爲所有該記憶體儲存單元所共享，從該記憶體儲存單元內之該主記憶體陣列轉移至該副記憶體陣列之資料，係先從該主記憶體陣列轉移至該轉移暫存器，接著，在資料從該記憶體儲存單元之另一個輸出時，從該轉移暫存器轉移至該副記憶體陣列。 40. —種記憶體裝置，其同步於一時脈信號而接收列與行位址信號，輸入資料以及外部控制信號，包括具有以列與行交錯排列而成之複數記憶體單元之一記憶體陣列，耦合至記憶體單元之各別列之複數字元線，以及根據所接收之列位址信號而激活從該複數字元線選出之一字元線之一列解碼器，以及包括：一資料輸入單位，具有至少一個資料輸入端以接收該輸入資料；：’ 一資料輸出單位，具有至少一個資料轍出端以輸出資料；一內部資料匯流排，耦合至該資料踰入單位； 103 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐〉 I I HI I im I I 訂； ^ . I 線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 ΛΧ 3286PIF.DOC/006 CS D8 __ 六、申請專利範圍一資料匯流排開關，將該內部資料匯流排耦合至該資料輸出單位；一行位址產生器，從單一起始行位址產生行位址連續串；一行解碼器，耦合至該行位址產生器與該記憶體陣列’ 以將該行位址連續串解碼，並將該記憶體陣列中之記憶體單元中之相關之連續行耦合至該內部資料匯流排’ 一次耦合一個行；以及一控制信號產生器，耦合至該行位址產生器’並接收該外部控制信號’以控制該行位址產生器，該資料匯流排開關，該資料輸入單位’以及該資料輸出單位，使得一列位址信號，一行位址信號，以及該輸入資料之接收之完成係伴隨著，資料從該列位址信號所代表之一列與該連續行所交錯之記憶體單元輸出，以及該輸入資料從該資料輸入單位轉移至該列位址信號所代表之該列與該連續行之一個行所交錯之記憶體單元。 41.如申請專利範圍第40項之記憶體裝置’其中當該輸入資料係從該資料輸入單位轉移時’該行位址產生器係維持在該行位址連續串最後出現之一行位址之輸出’因此’ 該行係有關最後出現之該行位址。 42 .如申請專利範圍第41項之記憶體裝置’更包括一緩衝電路，耦合於該資料匯流排開關與該資料輸出單位間’ 以暫存從該記憶體陣列轉移至該資料輸出單位之該資料，當從該行讀取出之資料係由該資料輸出單位輸出時’ 104 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） 11 11 I— I n 1111 ^ I - ^ I (請先閱讀背面之注意事項异填寫本貫) 經濟部中央標準局員工消費合作社印製、申請專利範圍使得該資料輸入單位能接收該輸入資料。 43.如申請專利範圍第41項之記憶體裝置，更包括—資 '料匯流排起動單位，在資料從該行轉移之後，將該內部資料匯流排重設至一起始態。 — 44 .如申請專利範圍第40項之記憶體裝置，其中該行位址產生器包括： ^ 一行位址計數器，以產生該行位址連續串，其產生率由該時脈信號決定；以及 1 、一存取計數器，計數該行位址計數器所產生之該行位址，當已產生某數量之行位址時，將該行位址計數器終止。、 4 5, ·如申g靑專利範圍第44_項之記憶體裝置’其中該行位址計數器係一往下計數器。 4 6 .如申請專利範圍第4 4項之記憶體裝置，其中該行{立址產生器也包括一位址暫存器，以儲存該記憶體裝置所接收之該行位址信號所代表之一行位址，該行位址產生器將儲存於該位址暫存器中之該行位址當成該起始行位址。 47. 如申請專利範圍第46項之記憶體裝置，其中該控制信號產生器所接收之該外部控制信號之一係造成，在不輸入另一個外部行位址信號下，儲存於該位址暫存器中之該行位址再度載入至該位址計數器。 48. 如申請專利範圍第:46項之記憶體裝置，更包括一位址暫存器輸出開關，該位址暫存器係經此而親合至該行位址計數器。：. 105 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） ---------裝------、玎I-^---^--0 ί ‘ (請先閎绩背面之注意事項再填寫本頁} 經濟部中央標準局員工消費合作社印製 ΑΧ 3286PIF.DOC/006 rs • D8 六、申請專利範圍 49.如申請專利範圍第40項之記憶體裝置，其中該記憶體陣列係分成至少兩方塊，記憶體單元之各行係只放置於該方塊之一，更包括耦合至該行位址產生器之一方塊選擇單位，以在該行位址產生器產生該行位址連續串途中改變至少一個行位址位元，因而造成該行位址連續串從該方塊之一跳至該方塊之另一個。 50·如申請專利範圍第40項之記憶體裝置，包括兩記憶體儲存單元，各記憶體儲存單元之架構如申請專利範圍第 40項所描敘般，該兩記憶體儲存單元共享該資料輸入單位，該資料輸出單位’以及該控制信號產生器，但具有各自之記憶體陣列，各自之字元線，各自之列解碼器，以及各自之行解碼器。 51種控制對一記憶體裝置中之一記憶體陣列進行存取之方法，該記憶體陣列具有交錯之記憶體單元，該記憶體陣列係分成一主記憶體陣列與一副記憶體陣列，該副記憶體陣列所具有之列數與該主記憶體陣列一樣多，但行數少於該主記億體陣列，該方法包括下列步驟： (a) 接收一列位址信號，以及激活該主記憶體陣列與該副記憶體陣列中之一柑關列； (b) 在該記憶體裝置內，產生代表記主記憶體陣列中之不同行之一第一行位址連續串； (c) 將資料從該步驟（a)受激活之該列與在該步驟（b)所指定之該行所交錯之記憶體單元中讀取出，並將所讀取之資料輸出； 106 I I I I I I I I I 裝— I I I 訂— —I ^ ..I (請先閎讀背面之注意事項再填寫本瓦) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） Λ B c D 3286PIF.DOC/006 六、申請專利範圍 (d) 將該步驟（a)受激活之該列中之資料從該主記憶體陣列之一行轉移至該副記憶體陣列之一行，並將所轉移之該資料儲存於該副記憶體陣列； (e) 在該記憶體陣列內產生代表該副記憶體陣列中之行之第二行位址連續串； (f) 將資料從該步驟（a)受激活之該列與在該步驟（e)所指定之該行所交錯之記憶體單元中讀取出，並將所讀取之資料輸出； (g) 接收輸入資料；以及 (h) 將該輸入資料儲存於該主記憶體陣列中之該行與該步驟（a)受激活之該列交錯之一記憶體單元內。 52. 如申請專利範圍第51項之方法，其中該主記憶體陣列中之該行最先出現於步驟（b)所指定之該行中。 53. 如申請專利範圍第51項之方法，其中該記憶體裝置具有輸入與輸出之各自資料端，以及步驟（g)係同時於步驟（c)中之該主記憶體陣列中之該行所讀取出之資料之輸出。 · 54. 如申請專利範圍第51項之方法，其中步驟（d)將所轉移之資料儲存於該第二行位址連續串中之一行位址所代表之一行中。 55. 如申請專利範圍第51項之方法，其中該第一行位址連續串與該第二行位址連續串包括相等數量之行位址。 56. 如申請專利範圍第51項之方法，其中該第一行位址連續串與該第二行位址連續串包括不同數量之行位址。 107 i 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）訂；〆系 -' (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 Λ B c D 3286PIF.DOC/006 六、申請專利範圍 57. 如申請專利範圍第51項之方法，其中該第一行位址連續串與該第二行位址連續串皆從一單一起始行位址之外部輸入所產生。 58. 如申請專利範圍第51項之方法，更包括下列步驟：接收一起始行位址；將該起始行位址儲存於一位址暫存器中；以及重覆實施步驟（c)至（h)，該第一行位址連續串係從儲存於該位址暫存器中之該起始行位址開始，而無需外部行位址輸入。 59. 如申請專利範圍第51項之方法，其中歩驟（h)更包括將該輸入資料暫時儲存於一輸入資料暫存器，將緩衝將該輸入資料儲存於該主記憶體陣列。 60. 如申請專利範圍第51項之方法，其中儲存於該記憶體陣列中之資料代表掃描於連續掃描線中之一移種圖形中之圖形元素，不同掃描線中之隱素元素之資料係儲存於該主記憶體陣列中之不同行中。 61 .如申請專利範圍第60項之方法，其中步驟（c )所讀取之該資料，以及步驟（f)所讀取之該資料代表該移種圖形之兩個不同場中之圖形元素。 62 .如申請專利範圍第60項之方法，其中步驟（c)所讀取之該資料，'以及步驟（f)所讀取之該資料代表該移種圖形之兩個不同頁框中之圖形元素。 6 3 .如申請專利範圍第51項之方法，其中該記憶體陣列係分割成至少兩個儲存單元，各儲存單元具有一主記憶體 108 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) — I I I I I— I n 訂 n1- 备 -· (請先閎讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製經濟部中央標率局員工消費合作社印製 . Λ 8 ΒΒ 3286PIF.DOC/006 « Ι)〇六、申請專利範圍陣列以及一副記憶體單元’不同儲存單元具有不同之記憶體單元之列，其中步驟（a)激活該儲存單元中之一第一儲存單元中之一列以及該儲存單元中之一第二儲存單元中之一列，以及步驟（C)至（h)係執行於該第一儲存單元，更包括下列步驟： (i) 產生一第三行位址連續串’代表該第二儲存單元之該主記憶體俥列中之記憶體單元中之連續行；以及 (j) 將資料從步驟（a)中受激活之該第二儲存單元中之該列以及步驟（i)所指定之該行所交錯之記憶體單元中讀取出，並將所讀取出之資料輸出；步驟（j)係執行於步驟（c)與步驟（f)之間。 64.如申請專利範圍第63項之方法，其中，在執行步驟 (j )時，執行步驟（d)與（h)。 ^ 65.如申請專利範圍第64項之方法，其中步驟（d)更包括下列步驟： (k) 將資料從該第一儲存單元中之該主記憶體陣列之該行讀取出；. (l) 將步驟（k)所讀取出之資料暫時儲存於一轉移電晶體中；以及 (m) 在步驟（j )時，將儲存於該轉移電晶體中之資料轉移至該第一儲存單元中之該副記憶體陣列。 66.如申請專利範圍第63項之方法，其中步驟U)在步驟（c)之間將該第一儲存單元中之該列激活，以及在步驟 (C)時將該第二儲存單元中之該列激活。 109 裝訂； ^ 線 -· (請先閲請背面之注項-fr填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 3286PIF.DOC/006 ΛΚ B8 CS D8 六、申請專利範園 67. 如申請專利範圍第63項之方法，其中儲存於該記憶體陣列中之該資料代表代表掃描於連續掃描線中之一移種圖形中之圖形元素’不同掃描線中之圖素元素之資料係儲存於各儲存單元之該主記憶體陣列之不同行中。 68. 如申請專利範圍第67項之方法，其中步驟（c)所讀取之該資料，步驟（f)所讀取之該資料，以及步驟（j)所讀取之該資料代表該移種圖形之三個不同場中之圖形元素。 69. 如申請專利範圍第67項之方法，其中步驟（c)所讀取之該資料，步驟（f)所讀取之該資料，以及步驟（j)所讀取之該資料代表該移種圖形之三個不同頁框中之圖形元素。 70·如申請專利範圍第63項之方法，其中該第一行位址連續串，該第二行位址連續串，以及該第三行位址連續串包括相同數量之行位址。 71·如申請專利範圍第63項之方法，其中該第一行位址連續串以及該第二行位址連續串包括相同數量之行位址，以及該第三行位址連續串包括不同數量之行位址。 72.如申請專利範圍第71項之方法，其中步驟（d)將所轉移之資料儲存於該第二行位址連續串所指定之一行中。 73·如申請專利範圍第72項之方法，其中該第一儲存單元之該主記憶體陣列之該行出現於該第一行位址連續串所指定之行間。 • , 110 本紙張尺度通用中國國家標準（CNS > A4規格（210X297公釐） ---------^------1T|_^---^--線 -1 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員Η消費合作社印製 Λ B c D 3286PIF.DOC/006 六、申請專利範圍 74 .如申請專利範圍第71項之方法，其中該第一儲存單元之該主記憶體陣列之該行並非該第一行位址連續串所指定之行間，以及步驟（d)將所轉移之資料儲存於非該第二行位址連續串所指定之行中。 75. —種控制對一記憶體裝置中之一記憶體陣列之存取之方法，該記憶體陣列具有以行與列交錯排列之記憶體單元，該記憶體裝置具有各自之資料輸入端以及資料輸出端，包括下列步驟： U)接收一列位址信號，以及激活該記憶體陣列之一相關列； (b) 在該記憶體裝置內，產生代表該記憶體陣列中之不同行之一行位址連續串； (c) 將資料從該步驟（a)受激活之該列與在該步驟（b)所指定之該行所交錯之記憶體單元中讀取出，並將所讀取之資料輸出； ' (d) 在將步驟（c)中從一個行所讀取之資料輸出之同時，接收輸入資料；以及 (e) 將該輸入資料儲存在步驟（a)中受激活之該列與該行交錯之一記憶體單元內。 7 6 .如申請專利範圍第7 5項之方法，其中該行係步驟（b) 所指定行之最晚出現之行。 7 7 .如申請專利範圍第〔7 6項之方法，其中該記憶體裝置包括在該記憶體陣列中之資料進行讀/寫之一內部資料匯流排，該方法更包括：在步驟（c)之資料從該行讀取出之 „ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）裝訂 ^ r- 線 '; (請先閱绩背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製經濟部中夬標準局員工消費合作社印製 3286PIF.DOC/006 eg D8 I 1·^ *^·Ί _ I | _,_____ VM^ .·"_.—·，·—,丨 I l I III ·Ι| I __ 丨 _ 六、申請專利範圍後，但在步驟（e)之前，將該內部資料匯流排起動。 78. 如申請專利範圍第75項之方法，其中該行位址連續串係從一起始行位址之外部輸入所產生。 79. 如申請專利範圍第75項之方法，其更包括下列步驟。接收一起始行位址；將該起始行位址儲存於一位址暫存器中；以及重覆實施步驟（a)至（e)，產生於步驟（b)中之該行位址連續串係從儲存於該位址暫存器中之該起始行位址開始，而無需外部之行位址輸入。 80. 如申請專利範圍第75項之方法，其中儲存於該記憶體陣列中之資料代表在連續掃描線中所掃描之一移動圖形中之圖形元素，不同掃描線中之圖形兀素之資料係儲存於該記憶體陣列中之不同行中。 81 .如申請專利範圍第80項之方法，其中該記憶體陣列係分成行方塊，該方塊儲存該移動圖形之不同場之資料’ 以及該行位址連續串指定至少兩個該方塊之行，所儲存之資料代表該不同場中之相鄰位置之圖形元素。 82.如申請專利範圍第80項之方法，其中該記憶體陣列係分成行方塊，該方塊儲存該移動圖形之不同頁框之資料，以及該行位址連續串指定至少雨個該方塊之行’所儲存之資料代表該不同頁框中之相同位置之圖形元素。 112 本紙張適用中( CNS ) Α4麟· ( 210X297公黎7 ---------^------、玎|_^---Ί—^ - (請先閲讀背面之注意事項再填寫本頁)