TW306989B - - Google Patents

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306989 A7 B7 ___ 五、發明説明（1 ) 發明範圍 本發明一般係相關於一電子電路及系統，並特定於一種 使用保存尋址的記憶體架構和使用其之系統及方法。 •_-·.··· " I , m . . . -"·，__ ' — - (| , — - ι·_>— -·，ι‘·ίΙ 發明背景 具有視訊/圖畫顯示能力之一典型處理系統包含—中央 處理單元（CPU )，一顯示控制器以cPU本地匯流排（直接地 及或透過核心邏輯）連結到CPU，一系統記憶體其可經由 核心邏輯連結到CPU本地匯流排的，一框緩衝器記惊體其 經由週邊本地匯流排（例如P C I匯流排）連結到顯示控制器 ，週邊電路（例如時鐘驅動器及一信號轉換器），顯示驅 動電路），及一顯示單元3 經濟部中夬橾準局員工消费合作社印製 此C P U係爲此系統的主控者並通常會與敕體作業系統— 併來提供整體的系統控制。與其他事物之間，CPU與系 統記憶體通訊’保留程式執行所必需的指令及資料，經 由核心邏輯》典型地’核心邏輯是七個晶片中的兩個， 其一或多個晶片爲”強調於定址與系統控制”而—或多個 其它晶片爲”強調於資料路徑”。CPU也回應使用者指令 及程式指令’控制圖畫影像的内容來經由顯示控制器顯 示在顯示單元上。 顯示控制器，其可以是，例如，一視訊圖畫架構（vga) 控制器，一般用來界接cpu與顯示驅動電路，在顯示資 料更新及螢幕更新動作期間管理框緩衝器與CPU及顯示 器之間的圖畫及/或視訊資料的交換，控制框緩衝記憶 體的動作，並對受管理的圖畫或視訊資料執行額外的基 -4- 本紙乐尺度逋用中画國家標隼（CNS)A4規格（210x297公釐） 306989 A7 B7 經濟部中央樣準局員工消贤合作社印裝 五、發明説明（2 木處理。例如’顯示控制器還可以包含執行如畫線及多 邊形填滿的基本動作能力。這顯示控制器是CPu的最主 要從屬零件。 當CPU的資料處理能力持續増加，對於相關聯的記憶體 資源需求’例如系統記憶體，也相對應的增加。這對於 非常長的指令字（VLIW )及精簡指令組計算（RSIC )處理器 的確是如此’其不只較使用更廣泛的複雜指令組計算 (CISC ) CPU需要更多的記憶體能力，並也需要更高的記憶 體。要符合這日益流行的VLIW及RISC處理器對記憶 體増加的這些需求，一重要的要求就是發展出一種新記憶 «立裝置，其不只在每個晶片上提供更多位元的儲存並 **.— .... . ..... .. .. „ - '"r — 直接支！高級處理器所需更加寬廣的免料JUi 。 然而，在嘗試發展具成本效益之高位元密度及/或寬廣 資料路徑的記憶體裝置時，甚至在考量多記憶體庫及多陣 列架構時，會發生許多問題。在其它事物間，標準包裝的 晚^惠會限制資料埠的寬度並需要位址埠的多工。再者， 爲維持動作電源在合理的位準，感測放大器與時鐘的數目 應儘可能最.少。另彳，如果使用多記憶體庫的話，遇邊的 負荷應加以限制（也就是控制信號的數目應儘可能最少）。 取後’硬晶的大小應爲可接受的程度（可生產的）^ 因此產生了改善記憶體架構的需求，其可製作出高容量 的記憶體裝置及系統。特別的，這樣的架是 可應用的，雖然這不限於具成本效益之高容量及高頻寬的 随機存取記憶體（dram)裝置的製作。 -5- &紙杀尺度適用中國國家標準（CNS ) A4規格（2I0X 297公釐） ---------參------訂------^ I - (請先¾讀背面之注意事項再填寫本頁) Α7 Β7 經濟部中央標準局員工消費合作社印製 五、發明説明（） 發明摘要 根據本發明原則之一具體實例，提供一 tJI'H統，其 包含有記憶體細胞陣列之第一記憶體庫’從陣列中選出一 列的列解碼器及從陣列中選出至少一行的行解碼器。記憶 體子系統還包含有記憶體細胞陣列之第二記憶體庫，從陣 列中選出一列的列解碼器及從陣列中選出至少一行的行解 碼器。定址控制電路被提供來引入第一組的位址位元到第 一記憶體庫的列解碼器及第二記憶體庫的行解碼器及第二 组的位址位元到第一記憶體庫的行解碼器及第二記憶體庫 的列解碼器。 根據本發明之另一具體實例，提供的記憶體裝置包含數 個記憶體庫，每一個都包含一記憶禮細胞陣列，一列解碼 器以對應於列位址來從此陣列中選出一列的細胞，及一行 解碼器以對應於行位址來在選定列中存取至少一個細胞。 此記憶體裝置還包含一位址控制電路，其可操作來接收第 一與第二組的位址位元。位址控制電路引入第—組的位址 位元到選定第一個記憶體庫中的列解碼器，以及第二组位 址位元到第一記憶體庫的行解碼器來存取第一記憶體庫的 陣列中至少一個選定細胞。此位址控制電路還引入第—组 的位址位元到選定之第二個記憶體庫中的行解碼器，以及 第一组位址位元到第二選定記憶體庫的列解碼器來存取第 二圮憶體庫的陣列中至少一個選定細胞。 本發明的原則還具體舉例一處理系統，其包含—匯流拆 ，一連結到此匯流排的處理器，一連結此匯流排的核心邏 ______- 6 · 本械·張尺HiT用中國國家標準（CNS ) A4規格（了ϋ—297公瘦^ -------- (請先閱讀背面之注意事項再填寫本萸) -装· 訂 線 ^06989 經濟部中央標準局貝工消費合作社印裝 A7 B7 五、發明説明（4 ) 輯’及一連結此匯流排的記憶體。此記憶體包含輸入輸出 /電路，其可操作來經匯流排從核心邏輯接收第一與第二 组的位址位元。此記憶體還包含數個記憶體細胞的列與行 之陣列。此記憶體還包含定址電路以從第一選定陣列中選 出一列’並從第二選定陣列中選出至少一行以反應於第一 組的位址位元，以及第一陣列中的至少一行與第二陣列中 的一列以反應於第二組的位址位元3 本發明的原則還具禮還舉例一方法來存取包含第一與第 一"己憶體庫之記憶體子系統的資料，其中每個記憶體庫包 含疋憶體細胞的列與行之一陣列及結合的定址電路。根據 一万法，第一記憶體庫的陣列中之一列係由第一组位址位 疋加以定址，而第一記憶體的陣列中之一行係由第二组位 址位元加以定址。所存取的是在第一記憶體庫的陣列之選 疋列與選疋行的父又點上的記憶體細胞。第二記憶體庫的 陣列中之一列係由第二组位址位元加以定址，而第二記憶 體庫的陣列中之一行係由第一組位址位元加以定址。所存 取的疋在第二圮憶體庫的陣列之選定列與選定行的交又點 上的記憶體細胞。 w述依序而廣泛的描繪出本發明之特色與技術優點，以 便接下來對本發明的詳細描述可獲得更好的瞭解。本發明 的額外特色與優點會在下面以本發明之申請專利範圍爲主 題加以說明。應可察覺到藉由本技藝的那些技巧，所揭示 的觀念與特定具體實例已經是可加以利用來做爲修改或設 計與本發明相同目的之其它結構的基礎。藉由本技藝的那 本紙掁尺度適用中国國家榡準（CNS ) A4規格（2^^公釐） ---------餐— C锖先silif-背面之法意事項异填寫本育) ,ιτ 線 A7 —— ______________B7 五、發明説明（5 ) —' ~ -—~~~ 些技巧還可瞭解到這樣等效的結構並不會㈣^ 珅與範疇，如後面的申請專利範圍所表達的。 圖示的簡短叙明 爲對本發明及其優點有更完整的瞭解，與附圖一起 接下來的説明，其中： 气 圖1 A與1B爲實例的資訊處理系㈣高層；力能方塊圖， 其中一或多個記憶體具體舉例出本發明可能採用的原則： 圖2爲保留根據本發明原則來定址的多記憶體庫之記憶 體子系統的功能方塊圖： 〜 圖3是一時序圖，說明由圖2之多記憶體庫記憶體系統所 執行的實例（讀取）的動作。 本發明的詳細説明 本發明的原則及其優點可藉由參考在圖丨_ 3圖畫中描述的 具體實例來獲得最佳的瞭解，其中類似的號碼用來標識類 似的零件。而本發明原則實例舉出的記憶體裝置可用在廣 大數目的應用’爲説明的目的，這樣的記憶體裝置會與典 型應用在個人電腦中的基本處理系統架構一併描述。 圖1 a是一處理系統100的部分之高層功能方塊圖。系統 100包含一中央處理單元1(H，一CPU本地匯流排1〇2，核 心邏輯103，一顯示控制器104，一系統記憶體105，數位 至類比轉換器（DAC)106，框緩衝器108，顯示裝置107及 一選項性的顯示裝置1 07。 CPU 10 1爲一"主控者"，其控制著系統丨〇〇的整個作業3 在其它事物之間，CPU 101執行不同的資料處理功能並且 -8- 本紙乐尺度適用中國國家標準·（ CNS ) A4規格（210X297公釐） n· nn ------抽衣—I (請先閲讀背面之注意事項再填寫本頁) 打 經濟部中央標準局員工消費合作社印製 五、發明説明（6 ) 決定出要顯示在顯示單元107的圖畫資料内容，以回應使 用者的指令及/或應用軟體的執行。CPU 101可以是，例 如，使用在商業化的個人電腦的一般性目的之微處理器， 例如，Intel Pentium等級或類似的微處理器。CPU 101經由 可能是’例如，一特別的匯流排或是一般性的匯流排（工業 中常用的）之CPU本地匯流排i〇2與系統1〇〇中的其餘部份 通訊。 核心邏輯103，在CPU 101的指示下，控制著CPU 101， 顯示控制器104及系統記憶體丨05之間的資料、位址、控制 信號與指令的交換。核心邏輯丨〇3可以是幾個在商業上設 "十來與系統的其它邵分’特別是c p U 10 1，相容之可用的 核％邏輯晶片组中的任何一個，一或多個核心邏輯晶片， 例如説明系統中的晶片112，通常是，，定址與系統控制器屬 性’’，而一或多個核心邏輯晶片如圖丨中的晶片丨14是，，資料 屬性"。定址屬性的核心晶片i 12通常：界接CPU 101與 CPU匯流排102的位址路徑；维護快取記憶體，包含快取 標籤，設定聯合的快取標籤以及其他的必要資料來確保快 取記憶體的一址性：執行快取記憶體的"匯流排刺探"；產 生系統記憶體或快取記憶肖中的DRAM所需要的控制信號 ••並且控制一般的管理事務。資料屬性的晶片ιΐ4通常： 界接CPU 10丨與CPU匯流排102的資料路徑：送出週期完成 的回應到位址晶片112或CPU 1()1 :若週期未完成則可以中 止動作：並仲裁匯流排102的資料路徑。 CPU 1〇1可直接的與核心邏輯1G3通訊或經—外部（L2)的

經濟部中央標準局員工消費合作社印製 306989 A7 __ _B7 五、發明説明（7 ) 快取記憶體115。L 2快取記憶體115可以是，例如，256 K 位元组的快速SRAM裝置。應注意的是CPU 101可也包含主 機板上（L 1)的快取記憶體，通常最多1 6千位元組》 顯示控制器104可以是幾個商業化的V G A顯示控制器中 的任何一個。例如，顯示控制器104可以是Cirrus Logic CL-GD754x系列的顯示控制器中的一個。這樣的控制器之 結構與動作的説明在 CL-GD754x Application Book，Rev 1.0,

November 22，1994，及 CL-GD7542 LCD VGA Controller

Preliminary Data Book, Rev. 1.0.2, June 1994，這兩者可從

Cirrus Logic, Inc.，Fremont, California 取得，並在之後一併 參考。顯示控制器104可以從CPU 101經核心邏輯1 〇3或直 接從C PU 10 I經CPU本地匯流排102接收資料，指令及或位 址。資料，指令及位址經核心邏輯103在顯示控制器丨〇4與 系統记憶體1 05之間做交換3再者’位址與指令可經本地 匯流排1 16，例如P C I本地匯流排，在核心邏輯與顯示控制 器104間做交換3通常，顯示控制器i 〇4控制螢幕的重新整 理’執行有限數目的圖畫功能如畫線，多邊形填滿，色彩 空間轉換，顯示資料的交錯與縮放，及視訊流，並處理其 它的管理性事務如電源管理。最重要的，顯示控制器1〇4 在榮幕重新整理的期間控制光域的圖素資料從框緩衝器 108到顯示單元ι〇7，並在顯示資料更新的期間界接cpu 101與框緩衝器丨08。視訊資料可以直接輸入到顯示控制器 104 〇 數位至類比轉換器106從控制器1〇4接收數位的資料並輸 ---------批衣------ΐτ------.^ (诗先聞讀背面之注意事項再填寫本頁)

經濟部中央標準局員工消費合作社印製 五、發明説明（8 , 出類比資料到來驅動顯示器㈣及1G7b(當使用時）做回應 。f此説明的具體實例中，DAC⑽與顯㈣制器1Q4整合 成-早晶片3取決於系统100的特定製作，DAC106也可以 包含一調色板，YUV到RGB格式轉換電路，及/或乂·與 縮放％路，來彳9足某些選項。顯示器107可以例如是一 …丁單元'夜晶顯示，電冷光顯示，Ί：漿顯示，或其他 〜的顯不裝置’其在螢幕上以一群的圖素來顯示影像。 j應注意到在另一個具體實例中，，，顯示器”旧可以是另 個型態的輸出裝置例如—雷射印表機或類似的文件檢視 /列印設備。 系統1〇〇中的資料路徑可以在每個設計中不同。例如，系 :〇可以是一 6 4位元’’或”7 2位元”的系統。假設爲了討 =的目的而選擇一64位元的系統。接著，每個資料連接包 二CPU匯机排i 02及p c丨匯流排116的資料路徑，此資料路 徑經由核心邏輯103到系統記憶體109及顯示.控制器104， ，顯π控制器1〇4與框緩衝器1〇8之間的資料相互連結，都 疋6 4位疋的。應注意到位址的相互連結將隨著記憶體的大 J及這樣的因素，如支援資料位元組選擇，錯誤偵測校正 ，及虛擬记憶體動作的需求而改變。在目前一典型的 cpu處理器系統，cpu匯流排1〇2與pc〗匯流排工丨6的位址 部分通常是3 〇個位元的等級3 圖1 B疋另一種系統架構，本發明的原則可對之做極佳的 應用。在此範例中，記憶體1〇5是一，，一 ^匕"的記憶體系 統’因爲系統記憶體109與框緩衝器1〇8依^的排列在一單 -11 - [紙張尺度適用中u國家縣（CNS )〜規格（Ή()Χ297公们 ^衣 、1τ------@ (請先閲t背面之注意事項再填寫本頁) A7 B7 經濟部中央橾準局員工消費合作社印裳 五、發明説明（ 一的積體電路或積體電路组中。斛卜 %叫，.且甲。對比於那些系統，其中框 緩衝器1 〇 8是分開的並與手锫却，啥轉八此 丹乐妩》己憶體分離，並經由顯示控 制器界接到系統的其餘部分。萃絲々疮μ， τ I刀 乐妩圮憶體109再次地，最 好是傳統的系統記憶體，並依摅I舳〜了 η ^ '、依據要執仃不同的處理功能及 應用程式的需求在CPU 1〇 1的指令下儲存資料、位址及指 令。如同傳統的系統，框緩衝器1〇8儲存圖素資料，其爲 產生在顯不單元107的螢幕上之需要影像所需要的。 圖2爲實例舉出本發明原則之記憶體2 〇的功能性方塊圖 »在此較佳具體實例中，記憶體2〇製造在單一積體電路晶 片上，雖然本發明並不限制在單晶片的具體實例。 B9 記憶體2 0以兩個獨立的可定址的記憶體庫2〇〇a及2〇〇b ( 記憶體庫1與記憶體庫2)之方式配置在説明性的具體實例 中。每個記憶體庫200包含安排成M個列數與N個行數之— 記憶體知胞的陣列20 1 ’在較佳的具體實例中，此記憶禮 細胞爲動態隨機存取記憶體（DRAM )細胞，雖然在另外的 具體Λ例中可也使用其他的記憶體裝置，例如靜態隨機存 取記憶體（SRAM )細胞或鐵電隨機存取記憶體（FRAM )。爲 了討論的目的’假設每個陣列的記憶體庫被组織成1百萬 位元* 1，而每個陣列201則配置成1 〇24列及1 〇24行。 每個P車列之每一列的細胞爲導通的字線所控制，其又爲 關聯的列解碼器202所控制。最好，列解碼器202爲傳統的 列解碼器，其每個藉由將相關的字線預充電至邏輯高位準 來根據每一接收的列位址選出一列供存取。 每一陣列2 01的行包含至少一個位元線（通常，如果使用 12 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 装 n 訂 線 (請先閱讀'背面之注意事項再填寫本頁} 五、發明説明（10 ) DRAM細臉的, J活母仃—個位元線，如果使用SRAM則兩個） 在車X佳的具禮實例中，每個陣列的位元線連結到具傳統 心“丨放大器2Cb與傳統行解碼器2〇4的記憶體庫。感測放大 β 20〇在存取時拴鎖住選定列上所有細胞的資料。每個行 解碼备根據每-接收行位址選出—*多個行供存取（讀取或 寫出）。在本範例中每次考慮—個裝置情況下，每個記憶體 庫200的I / 〇字（位置）的寬度爲一個位元。因此在選定列 間之一行上的一個細胞被存取，其中的行位址係通過相對 應的灯解碼器204。在一讀取動作中，存取位置的資料被 傳遞到電路208中的資料讀取栓閘。在窝出期間，電路2〇8 中的窝出緩衝器驅動資料經由行解碼器2〇4及感測放大器 2 03到達存取的位置。 在較佳的具體實例中，本技藝中已知的列解碼器2〇2，感 測放大器203及行解碼器204係爲動態電路》典型的動態解 碼與感測電路’就像是控制著所説明的動態電路之作用及 預充電週期的時序架構，其説明就在，，A 5-volt Only 64K DRAM , L.S White, N.H Hong, D.J. Redwine, and G.R. 經濟部中央標隼局員工消費合作社印製

Mohan Rao, International Solid State Circuit Conference 1980, Digest of Technical Papers, pp. 230 - 23 1，在之後一 併用做參考。 DRAM動作的某些基本原則之額外説明在：” a 64-k Dynamic RAM Needs Only 5-volt Supply to Outstrip 16k Parts", G.R. Mohan Rao and John Hewkin, Electronics, September 28, 1978, pp. 109-116 :，，A 1Mb DRAM With -13- 本紙張尺度適用中國國家標準（CNS ) A4規格（2l0X 297公釐) Μ Β7 11 五、發明説明（

Design-For-. Test Functions" J. Neal, B. Holland, S. Inoue. W.K. Loh, H. McAdams and K. Poteet, International Solid State Circuit Conference 1986, Digest of Technical Papers, pp. 264 - 265 - "A 4 Mb DRAM With Half Internal-Voltage Bitline Precharge", International Solid State Circuit Conference 1986, Digest of Technical Papers, pp. 270 - 271 ； "A Full Bit Prefetch Architecture For Synchronous DRAMs", T. Sunaga, K. Hosokawa, Y. Nakamura, M. Ichinose, A Moriwaki, S. Kakimi and N. Kato, IEEE Journal of Solid State Circuits, Vol 30., No. 9, September 1995, pp. 994-1005 and DRAM Macros For ASIC Chips", IEEE Journal of Solid State Circuits, Vol 30., No. 9, September 1995, pp. 1006-1014 ’每一個均在之後一併用作參考。 在較佳的具體實例中，位址經由一行位址緩衝器2 〇 5，位 址轉譯器206及一行位址緩衝器207提供到列解碼器202及 行解瑪器204。這些電路區塊的動作將在下面做進一步的 討論。 輸入/輸出控制電路208以外部電路界接到記憶體2〇〇， 例如前述系統中的核心邏輯1〇3。電路208包含傳統的資料 及位址緩衝器及栓閘，包括前述的資料讀取栓閘及寫出緩 衝器，位址層次轉譯器，時鐘產生電路，以及頁模式的行 位址遞增/跳躍電路。電路208栓鎖住來自多工的位址匯 流排的列位址與行位址的字-串列已分別回應於列位址致能 (ίΓΧ^)與行位址致能（^"S) °在同步的DRAM設計中，— -14- 本紙乐尺度適用中國國家縣（CNS ) Μ規格（2丨以297公麓） ---------赛------tr------.^ , * (請先閱讀背面之注意事項再填寫本頁) 經济部中央標率局貝工消費合作社印袈 306989 A7 B7 經濟部中央標準局員工消费合作社印装 五、發明説明（12 ) 主要時鐘控制著此基本的DRAM動作。 在本範例中，其中每一記憶體庫有1百萬位元，之1组態 爲1024乘1024的陣列201，要隨機存取一特定記憶體庫中 之一特定位元位置需要1 〇個列與1 〇個行位址位元（也就是 需要1 0個位址位元來做從1024選出一個的選擇）。爲討論 的目的，假設位址位元A 0 - A 9爲列位置位元而位址位元 A 1 0 - A 1 9則爲行位址位元，其接收自核心邏輯1 〇3。 對記憶體陣列201的存取（讀取及寫出）最好以下列方式來 做。圖3提供一實例的時序圖。在r a S爲高位準的期間， 記憶體在預充電。最好，兩個記憶體庫2〇〇可地預充 電’雖然可採用分段性的預充電。在預充電期間，動態電 路中的不同節點’例如上面討論的列與行解碼器202，204 及感測放大器203的動態電路，被提升至一預定的電壓。 特別的，感測放大器203在預充電期間是一致的=> 作用期間從RA—S轉態爲低位準時開始。列位址由接收自 核心邏輯103的位元A 0 - A 9所組成，並於r AS之下降緣時 栓鎖在電路2 0 8中的位址栓閘。接下來，行位址由接收自 核心邏輯103的位元A 1 0 - A 1 9所组成，並於c AS之下降緣 時栓鎖在位址栓閘3 位址轉譯器206最好是一個轉譯前看緩衝器，將接收到的 列位址位元A 0 - A 9經由列位址緩衝器2〇7送到記憶體庫1的 列解碼器202 a ’並將接收到的行位址位元a 1 〇 - A 1 9經由行 位址緩衝器205送到記憶體庫1的行解碼器204 a。在本範例 中，一個1位元的位置（細胞）便可經由資料匯流排209加以 -15- 度通用中國國家標隼（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中央棣準局貝工消費合作，钍印製 A7 ______ B7 五、發明説明（13 ) 存取。在對記憶體庫1存取之後，記憶體庫1的列解碼器 202 a，感測放大器203a及行解碼器204a的動態電路最好是 關閉爲截止以節省電源。如果使用的是分段式的預充電， 在記憶體庫1的存取時間内，至少有部分的時間記憶體庫2 仍處於預充電的狀況下。 解下來，位址轉譯器206將位址位元A 0 - A 9送到記憶體 庫2的行解碼器204 b，而位址位元A 1 0 - A 1 9送到記憶體庫 2的列解碼器2 02 b。換句話説，用來存取記憶體庫1的列與 ----- 址’用在記憶體庫2時角色互換，而分別成爲記憶體 庫2的彳^址。這記憶體庫2陣列201 b上被定址到的 存取細胞接著從資料匯流排209存取。記憶體2的動態電路 ，包含列解碼器202 b，感測放大器203b及行解碼器204 b在 存取之後關閉爲截止以節省電源。在RAS的上昇緣，記憶 體庫1與記憶體庫2均轉態爲預充電的狀態。 在讀取動作期間，每個從記憶體庫1與記憶體庫2存取的 1位元字可經輸入/輸出及控制電路2〇8來分別輸出字-串 列》這種情形下，只需要一個資料腳位（DQ〇)。另外，兩 個1位元的4可串連成單一個1位元的字，例如利用暫存器 或栓閘，並經由2 -腳位的資料埠（腳位dq〇_Dq2)來輸出 ，同樣地，寫出期間，可以兩個腳位來做單—個2 _位元字 的輸入，或經由1 ·腳位接收字·串列的兩個丨_位元的字。 每種清开下在其分別的存取期間，1 -位元的字順序地傳 遞到記憶體庫1與記憶體庫2。 如上所討論的，在説明性的具體實例中，每個記憶體庫 ---------^------，訂------# (請先閲讀背面之注意事項再填寫本頁) -16-

A7 B7 經濟部中央標準局員工消費合作社印裝 五、.發明説明（ 200由1個子系統組織成1百萬位元，其中每個陣列2〇ι包含 1024列及1024行的記憶體細胞。結果，在存取每一個一位 元的位置需要10個列及10個行的位址位元。在另一個具體 實例中，也可使用如4個，8個，16個子系統等等的其他架 構。最好，在這些另外的具體實例所使用的不對稱陣列 201，這樣要完全地定址出陣列2〇la之列所需的列位址數 目等於要完全地定址出陣列201 b之行所需的行位址數目 ，以及反過來也是的3例如，假設每個記憶體庫2〇〇組織 成如一 4子系統，其係以每個行位址存取的選定列間的四 個行中的四個細胞來做。這種情形下，每個陣列2〇1可組 織成256列及1024行3接著，例如，8個位址位元可同時用 來定址一陣列201中的任一列以及其他陣列2〇1的其他陣列 中的任4行來存取一 4位元位置。另一方面，到每個記憶體 庫200的列位址以位元對位元地映射到其他記憶體庫2⑻的 行位址。 應注意的是本發明之原則並不限制在多位元位置的不對 稱陣列子系統’例如上面討論的4子系統。如果在多位元 位置的具體實例中使用的是對稱式陣列，然而，所需要的 列與行位址位元數目仍不相同。假設爲討論的目的，每個 記憶體庫200被組織成4子系統的記憶體庫，並假設每個陣 列201包含1024列及1〇24行。則要完整地定址每個陣列2〇1 需要10個列位址位元及8個行位址位元。根據本發明的原 則，仍有十個位元被轉譯器206引入到每個行解碼器2〇4並 加以解碼，雖然只有那些位元中的8個被用來選出要存取 -17- 冬紙伕尺度適用中國國家標準（CNS ) A4規格（210x 297公；f ) ---------¾.------IT------^ * . (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 A7 --------B7 五、發明説明（15 ) "~~~' ---- 的行。仍需要十個位元央如.s , κ 疋木個別選出1024列中的一個。因此 ，第一記憶體庫的多歹，丨左# # , J在轉孝益203的轉譯之後將映射刻 第二記憶體庫2中的單—位著r ^ Λ,,. _ + 位置（—群的行Ρ這種情形下， 田產生到第一 3己憶體庫2〇〇的列位址時，cpu ^〇 1與核心遂 輯⑻向前看以便在轉譯後同時存取第二記憶體庫中適 田的行CPU 10 1，例如可以將與存取自記憶體庫1的多列 I資料仃位結合之資料行位放置在記憶體庫2中的單一位 置或一組位置，或是可單純地經電路208將資料的輸入/ 輸出到記憶體庫2的對應位置的動作無法作用，對於特定 列位址或是映射到該位置的位址來説。另外，當記憶體庫 1中的多重列位址映射到記憶體庫2中的同一群行時，記憶 體庫1的列位址要轉譯成記憶體庫2的行位址中的某些列位 址將無法作用。 1己憶禮，例如在本發明所實例舉出的記憶體2〇較之於先 前技藝有其實質的優點。在其它事物間，兩個列，每個陣 列一個，可在單一個R A S週期中存取。再者，位址會被" 保t，因每個列及行位址可枣兩,今f =這在存取陣列 20 1中的大區塊位置（最大到結合陣列201 a與201 b的整個記 憶體空間）時有特殊的優點’因爲所需位址數目及r AS週 額外的，因爲在較佳具體實例中的陣列20 1被順序地打開 導通並存取，可|下一實際量的電源。在採用分段式預充 電時特別是這樣。最後，應可辨認出的是，傳統的多記憶 體庫裝置中，要随機存取兩個記憶體庫，不只需要兩個 -18- 本紙張尺度逋用中國國家標隼（CNS > A4規格（2丨〇 X 297公釐） (请先閱讀背面之注意事項再填寫本頁) 訂

.I. ! · - -. -II

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RAS週期以及兩個外部的列位址，還需要一額外的記憶體 庫選擇位元：本發明中實例舉出的記憶體也不需要記憶體 庫選擇位元以在存取期間切換記憶禮庫。 4己憶體例如S己憶體2 0可用在幾種應用之中’包含系統記 憶sa 105，框緩衝器1 〇8，以及一致化系統/框緩衝器記憶 體105。特別的是，本發明的原則可用在需要資料流的應 用’就像在框緩衝器裡發現的。 雖然木發明及其優點已經詳細的説明，應理解到在此可 做出不同的改變’替代及變化而不會悖離本發明由後附之 申請專利範圍所定義的精神與範畴。 裝------1τ------線 . * (请先聞讀背兩之注意窶*項再填寫本頁} 經濟部中央榡準局員工消费合作社印裝 19 本紙伕尺度適用中國國家樣準（CNS规格（2l〇x 297公釐）

Claims (1)

1. ABCD 經濟部中央標準局員工消费合作社印裝 i、申請專利範圍 L 一種記憶體子系統，包含： 第一記憶體庫，其包含—記憶體細胞陣列，一列解揭 器以在該陣列中it出一列’ 一行解碼器以在該陣列中遂 出至少一行： 第二記憶體庫，其包含一記憶體細胞陣列，一列解瑪 器以在該陣列中選出一列，一行解碼器以在該陣列中遂 出至少一行：及 位址控制電路以引入第一组位址位元至該第一記憶體 庫的該列解碼器以及至該第二記憶體庫的該行解碼器’ 與第二組的位址位元至該第一記憶體庫的行解碼器以及 至第二記憶體庫的列解碼器。 2.根據申請專利範園第1項的記憶體子系統，其中該位址 控制電路包含一位址轉譯器。 二根據申請專利範圍第2項的記憶體子系統，其中該位址 轉譯器包含一轉譯預看緩衝器。 4. 根據申請專利範圍第1項的記憶鱧子系統，其中該記憶 體細胞陣列包含動態随機存取記憶體細胞的陣列。 5. 根據申請專利範圍第1項的記憶體子系統，其中該記憶 禮細胞陣列包含靜態隨機存取記憶體細胞的陣列。 6. —種記憶體裝置，包含： 複數個记憶禮庫，每一個均包含一記憶體細胞陣列， 一列解碼器以在該陣列中選出一列的·細胞來對應於一列 位址’及一行解碼器以在選定列之間存取至少一個細胞 來對應行位址··及 -20- 本紙張謙用中國國家標準（CNS )Τ^Γ(_ 21σχ297公董） ----------襄------1T------0 ^•请先開讀背面之注意事項存填寫本頁) ABCD 經濟部中央標準局負工消費合作社印策 々、申請專利範圍 位址控制電路可操作來： 接收第一與第二組的位址位元： 引入該第一組的位址位元到該第一選定之記憶體庫 的该列解碼器，與第二組的位址位元到該第一記憶體庫 的該行解碼器來存取該第一記憶體庫的該陣列中的至少 一選定細胞：及 引入孩第一組的位址位元到該第二選定之一記憶體 庫的行解碼器，以及第二組的位址位元到該第二選定記 憶體庫的該列解碼器來存取該第二記憶體庫的該陣列中 的至少一選定細胞。 7. 根據申請專利範圍第6項的記憶體裝置，其中該位址控 制電路包含一位址轉譯器。 8. 根據中請專利範圍第6項的記憶體裝置，其中該位址控 制電路包含： 一位址轉譯器以接收並送出該第一與第二組位址位元 一列位址緩衝器以作爲該位址轉譯器與每個該記憶體 庫的該列解碼器的介面：及 —什位址緩衝器以作爲該位址轉譯器與每個該記憶體 庫的該行解碼器的介面3 9. 根據申請專利範圍第6項的記憶體裝置，其中該位址控 制屯路引入1¾組位址位元到該第一與-第二記憶體庫的該 列與仃解碼器以$成對該^ —與^二記憶體庫的順序存 取。 _ -21 - 本紙張纽賴 f ( CNS〉A4j^ipx297y y ； 裝 訂 4. (請先聞讀背面之注意事項再填寫本瓦) ABCD 經濟部中央揉準局員工消費合作社印裝 六、申請專利範圍 〇·根據申請專利範圍第9項的記憶體裝置，其中該第一與 弟二1己憶體庫包含動態電路，而該第一記憶體庫的該動 態電路在存取孩第二記憶體庫的期間是關閉截止的3 根據申清專利範圍第6項的記憶體裝置還包含輸入/輸 出電路，該輸入/輸出電路輸入該第一组位址位元以回 應一列位址致能以及該第二组位址位元以回應一行位 致能。 上止 12.根據申請專利範圍第6項的記憶體裝置還包含輸入/ 出電路，該輸入/輸出電路允許藉由一外部裝置來順$ 性的存取該第-記憶體庫的該至少—細胞以及該第二々 憶體庫的至少一細胞。 〜A 13·根據申請專利範圍第6項的記憶體裝置還包含輸入/ 出電路，該輸入/輸出電路允許藉由—外部裝置來平叫 的存取該第一記憶體庫的該至少—細胞以及該第二= 體庫的至少一細胞。 B隐 W.—種處理系統’其包含： —匯流排： —連結到該匯流排的處理器； —連結到該匯流排的核心邏輯；及 一連結到該匯流排的記憶體並包含： 可操作來經由該匯流排從該核心邏輯接收第一與一 二组的位址位元的輸入/輸出電路：· '丰 複數個記憶體細胞之列與行的陣列；及 足址電路來選出第一選定之_該陣列中的— -22- 本紙法尺度適用中國國家榡準（CNS ) A#規格（2ι〇χ297公釐） -----：----^-------訂------線 {請先閎讀背面之注意事項再填寫本頁〕 A8 B8 C8 D8 經濟部中夹梯嗥局員工消費合作社印装 六、申請專利範圍 從第二選定之一該陣列中選出至少一行以回應於第—组 的么址位元，以及該第—陣列中的至少一行及該第二陣 列中之一列以回應於第二组的位址位元。 15. 根據申請專利範圍第14項的系統，其中該輸入/輸出電 路可操作來栓鎖住該第一組的位址位元以回應於接收自 該核心邏輯的列位址致能，並栓鎖住該第二组位址位元 以回應於接收自該核心邏輯的行位址致能。 16. 根據申請專利範圍第14項的系統，其中該第一組位址位 疋包含一由孩核心邏輯產生的該第一記憶體庫的列位址 以及該第二組位址位元包含一由該核心邏輯產生的該第 二記憶體庫的行位址=· Ρ.根據申請專利範圍第14項的系統，其中該定址電路包含 第一列解碼器以選出該第一陣列中的—列： 第二列解碼器以選出該第二陣列中的—列： 第一行解碼器以選出該第一陣列中的至少一行： 第二行解碼器以選出該第二陣列中的至少一行：及 -位址轉譯器可操作來傳遞該第—组的位址位元到該 弟-列，碼器及該第：行解碼器，以及第二組的位址位 元到該第一列解碼器與該第一行解碼器。 18. 根據申請專利範圍第丨4項的系統，其 丹〒孩陣列包含動 随機存取記憶體細胞之阵列3 - 19. 根據申請專利範圍第14項的系，统，其中該處理器包含一 中央處理單元。 -23- 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨〇 X 297公釐） ----^------玎------^ (請先閲讀背面之注意事項再填寫本頁) 申請專利範圍 8 8 88 ABCD 經濟部中央標隼局貞工消費合作社印裝 20. —種存取包。第一與第二記憶體庫之記憶體子系统中資 料的方法’每個記憶體庫包含記憶體細胞之行及列的陣 列以及結合的定址電路，此方法包含的步躁有： 使用第一組的位址位元來定址第—記憶體庫的陣列中 之一列： 使用第二组的位址位元來定址第—記憶體庫的陣列中 之一行： 存取第一記憶體庫陣列之選定列與選定行的交又點上 的記憶體細胞： 使用第二組的位址位元來定址第二記憶體庫的陣列中 之一列： 使用第一組的位址位元來定址第二記憶體庫的陣列中 之一行： 存取第二體庫陣列之選定列與選定行的交叉點上 的記憶體細驂· 21·根據申請專利:辑第2 0項的方法還包含在存取第一記憶 體庫陣列的細胞的該步驟之後使第一記憶體庫的 .! 定址電路無法作用的步驟。 22.根據申請專利範圍第2 0項的方法，其中存取第一記憶體 庫陣列的記憶體細胞與存取第二記憶體庫陣列的記憶體 細胞的該步驟係依序執行的。 24 本紙铁尺度逋用中國國家揉準（CNS ) A4規格（2丨0X297公釐） (請先閲讀背面之注意事項再填寫本頁) L 丁