JPH09251421A - メモリサブシステム、メモリ装置、処理システムおよびアクセス方法 - Google Patents

メモリサブシステム、メモリ装置、処理システムおよびアクセス方法

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JPH09251421A
JPH09251421A JP8322039A JP32203996A JPH09251421A JP H09251421 A JPH09251421 A JP H09251421A JP 8322039 A JP8322039 A JP 8322039A JP 32203996 A JP32203996 A JP 32203996A JP H09251421 A JPH09251421 A JP H09251421A
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JP
Japan
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bank
array
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column
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JP8322039A
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Rao G R Mohan
モハン ラオ ジー．アール．
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Cirrus Logic Inc
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Cirrus Logic Inc
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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    • G11C—STATIC STORES
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  • General Physics & Mathematics (AREA)
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  • Memory System (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 大容量／広バンド幅メモリ装置およびシステ
ムを実現する。 【解決手段】 メモリサブシステム２０は、メモリセル
アレイ２０１ａと、アレイ２０１ａ内のあるロウを選択
するロウデコーダ２０２ａと、アレイ２０１ａ内の少な
くとも１つのカラムを選択するカラムデコーダ２０４ａ
とを有する第１のメモリバンク２００ａを備え、また、
同様の構成の第２のメモリバンク２００ｂを備えてい
る。アドレス制御回路２０５、２０６、および２０７
は、第１のアドレスビット組を第１のバンク２００ａの
ロウデコーダ２０２ａに与え、第２のバンク２００ｂの
カラムデコーダ２０４ｂに与えるために設けられてい
る。アドレス制御回路２０５、２０６、および２０７
は、さらに、第２のアドレスビット組を第１のバンク２
００ａのカラムデコーダ２０４ａに与え、第２のバンク
２００ｂのロウデコーダ２０２ｂに与える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、広くは電子回路お
よびシステムに関し、具体的には、倹約アドレッシング
を用いたメモリ構造、システムおよび方法に関する。
【０００２】
【従来の技術】ビデオ／グラフィック表示機能を備えた
典型的な処理システムは、中央処理装置（ＣＰＵ）と、
ＣＰＵローカルバスによって（直接および／またはコア
ロジックを介して）ＣＰＵに接続されたディスプレイコ
ントローラと、コアロジックを介してＣＰＵローカルバ
スに接続されたシステムメモリと、周辺ローカルバス
（ＰＣＩバス等）を介してディスプレイコントローラに
接続されたフレームバッファメモリと、周辺回路（クロ
ックドライバおよび信号変換器、ディスプレイドライバ
回路等）と、ディスプレイ装置とを備えている。
【０００３】ＣＰＵはシステムマスタであり、一般的
に、ＯＳソフトウェアと連関して全体的なシステムの制
御を行う。なかでも、ＣＰＵは、コアロジックを介し
て、プログラムの実行に必要な命令およびデータを保持
するシステムメモリと情報のやりとりを行う。一般的に
コアロジックは２〜７個のチップから成り、その中の１
つ以上のチップは「アドレスおよびシステムコントロー
ラインテンシブ」であり、別の１つ以上のチップは「デ
ータパスインテンシブ」である。また、ＣＰＵは、ディ
スプレイコントローラによってディスプレイ装置に表示
されるグラフィック画像の内容を、ユーザコマンドおよ
びプログラム命令に応じて制御する。
【０００４】一般的に、ビデオグラフィック構造（ＶＧ
Ａ）コントローラ等のディスプレイコントローラは、Ｃ
ＰＵおよびディスプレイドライバ回路とインターフェー
スをとり、表示データ更新の間およびスクリーンリフレ
ッシュ動作の間には、フレームバッファ、ＣＰＵ、およ
びディスプレイ間のグラフィックおよび／またはビデオ
データのやりとりを管理し、フレームバッファメモリの
操作を制御し、さらにグラフィックまたはビデオデータ
に基本的な処理を行う。例えば、ディスプレイコントロ
ーラは、ラインドローおよび多角形の塗りつぶし等の基
本的な操作を行う能力を持ち得る。ディスプレイコント
ローラは、そのほとんどがＣＰＵのスレーブである。
【０００５】ＣＰＵのデータ処理量の増加に伴い、シス
テムメモリ等の付随メモリ資源に対する要求も増大して
いる。このことは、Very Long Instruction Word（ＶＬ
ＩＷ）およびReduced Instruction Set Computing（Ｒ
ＩＳＣ）プロセッサについて特に当てはまる。これらの
プロセッサは、より普及しているComplex Instruction
Set Computing（ＣＩＳＣ）ＣＰＵよりも大きなメモリ
容量を必要とするだけでなく、より広いメモリバンド幅
をも必要とする。ＶＬＩＷおよびＲＩＳＣプロセッサの
普及に伴うメモリに対する高い要求に応えるためには、
チップ毎の格納ビット数を増大するだけでなく、プロセ
ッサの進歩に伴い必要となるより広いデータパスを直接
サポートし得る新しいメモリ装置の開発が非常に重要で
ある。
【０００６】
【発明が解決しようとする課題】しかしながら、多重バ
ンクおよび多重アレイ構造を考慮しても、高いビット密
度および／または広いデータポートを持つ低コストの単
一チップメモリ装置を開発するには多くの課題がある。
なかでも、標準実装のピンカウントによってデータポー
トの幅が制限され、アドレスポートを多重化する必要が
生じる。さらに、動作電力を妥当なレベルにとどめてお
くためには、センスアンプおよびクロックの数を最小限
に抑えなければならない。また、多重バンクを使用する
場合には、周辺のオーバーヘッドを制限する必要がある
（即ち、制御信号の数を最小限に抑えなければならな
い）。また、ダイの大きさが許容範囲内（ある程度の歩
留まりが得られる程度(yieldable)）でなければならな
い。
【０００７】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、大容量／広
バンド幅メモリ装置およびシステムを実現する改良型メ
モリ構造を提供することであり、また、これに限定され
るものではないが、具体的には、容量が大きく、且つバ
ンド幅の広い、低コストのダイナミックランダムアクセ
スメモリ装置（ＤＲＡＭ）を実現し得るような構造を提
供することにある。
【０００８】
【課題を解決するための手段】本発明のメモリサブシス
テムは、メモリセルアレイ、該アレイ内のあるロウを選
択するロウデコーダ、および該アレイ内の少なくとも１
つのカラムを選択するカラムデコーダを有する第１のメ
モリバンクと、メモリセルアレイ、該アレイ内のあるロ
ウを選択するロウデコーダ、および該アレイ内の少なく
とも１つのカラムを選択するカラムデコーダを有する第
２のメモリバンクと、第１のアドレスビット組を該第１
のバンクの該ロウデコーダおよび該第２のバンクの該カ
ラムデコーダに与え、第２のアドレスビット組を該第１
のバンクの該カラムデコーダおよび該第２のバンクの該
ロウデコーダに与えるアドレス制御回路とを備えてお
り、そのことにより上記目的が達成される。
【０００９】好ましくは、前記アドレス制御回路はアド
レストランスレータを備えている。
【００１０】他の実施の形態では、前記アドレス制御回
路はトランスレーションルックアヘッドバッファを備え
ている。
【００１１】ある実施形態では、前記メモリセルアレイ
はダイナミックランダムアクセスメモリセルアレイを備
えている。
【００１２】さらに他の実施形態では、前記メモリセル
アレイはスタティックランダムアクセスメモリセルアレ
イを備えている。
【００１３】本発明のメモリ装置は、メモリセルアレ
イ、ロウアドレスに応じて該アレイ内のあるロウを選択
するロウデコーダ、およびカラムアドレスに応じて、選
択されたロウ上の少なくとも１つのセルにアクセスする
カラムデコーダをそれぞれが含む複数のメモリバンク
と、アドレス制御回路であって、第１および第２のアド
レスビット組を受け取る動作と、第１の選択されたバン
クの該アレイ内の少なくとも１つの選択されたセルにア
クセスするために、該第１のアドレス組を該第１のバン
クの該ロウデコーダに与え、該第２のアドレス組を該第
１のバンクの該カラムデコーダに与える動作と、第２の
選択されたバンクの該アレイ内の少なくとも１つの選択
されたセルにアクセスするために、該第１のアドレス組
を該第２のバンクの該カラムデコーダに与え、該第２の
アドレス組を該第２のバンクの該ロウデコーダに与える
動作とを行わせることができ、そのことにより上記目的
が達成される。
【００１４】好ましくは、前記アドレス制御回路はトラ
ンスレーションルックアヘッドバッファを備えている。
【００１５】他の実施形態では、前記アドレス制御回路
は、前記第１および第２のアドレスビット組を受け取
り、与えるアドレストランスレータと、前記メモリバン
クのそれぞれの前記ロウデコーダを用いて、該アドレス
トランスレータとインターフェースをとるロウアドレス
バッファと、該メモリバンクのそれぞれの前記カラムデ
コーダを用いて、該アドレストランスレータとインター
フェースをとるカラムアドレスバッファとを備えてい
る。
【００１６】ある実施形態では、前記アドレス制御回路
は、前記アドレスビット組を前記第１および第２のバン
クの前記ロウおよびカラムデコーダに与え、これによ
り、該第１および第２のバンクの逐次アクセスを可能に
する。
【００１７】さらに他の実施形態では、前記第１および
第２のメモリバンクはダイナミック回路を含み、該第２
のバンクへのアクセス中には該第１のバンクの該ダイナ
ミック回路はターンオフされる。
【００１８】さらに他の実施形態では、ロウアドレスス
トロボに応じて前記第１のアドレスビット組を入力し、
カラムアドレスストロボに応じて前記第２のアドレスビ
ット組を入力するインプット・アウトプット回路をさら
に備えている。
【００１９】さらに他の実施形態では、外部装置によっ
て、前記第１のバンクの前記少なくとも１つのセル、お
よび前記第２のバンクの前記少なくとも１つのセルの逐
次アクセスを可能にするインプット・アウトプット回路
をさらに備えている。
【００２０】さらに他の実施形態では、外部装置によっ
て、前記第１のバンクの前記少なくとも１つのセル、お
よび前記第２のバンクの前記少なくとも１つのセルの平
行アクセスを可能にするインプット・アウトプット回路
をさらに備えている。
【００２１】本発明の処理システムは、バスと、該バス
に接続されたプロセッサと、該バスに接続されたコアロ
ジックと、該バスに接続されたメモリとを有する処理シ
ステムであって、さらに、該コアロジックからの第１お
よび第２のアドレスビット組を該バスを介して受けるよ
うに操作できるインプット・アウトプット回路と、ロウ
およびカラムから成る複数のメモリセルアレイと、該第
１のアドレスビット組に応じて、第１の選択された該ア
レイ内のあるロウと、第２の選択された該アレイ内の少
なくとも１つのカラムとを、また、該第２のアドレスビ
ット組に応じて、該第１のアレイ内の少なくとも１つの
カラムと、該第２のアレイ内のあるロウとを選択するア
ドレッシング回路とを備えており、そのことにより上記
目的が達成される。
【００２２】好ましくは、前記インプット・アウトプッ
ト回路は、前記コアロジックから受け取ったロウアドレ
スストロボに応じて前記第１のアドレスビット組をラッ
チし、前記コアロジックから受け取ったカラムアドレス
ストロボに応じて前記第２のアドレスビット組をラッチ
するように操作できる。
【００２３】ある実施形態では、前記第１のアドレスビ
ット組は、前記コアロジックによって生成された、前記
第１のメモリバンクへのロウアドレスを含み、前記第２
のアドレスビット組は、該コアロジックによって生成さ
れた、該第１のバンクへのカラムアドレスを含む。
【００２４】他の実施形態では、前記アドレッシング回
路は、前記第１のアレイ内のあるロウを選択する第１の
ロウデコーダと、前記第２のアレイ内のあるロウを選択
する第２のロウデコーダと、該第１のアレイ内の少なく
とも１つのカラムを選択する第１のカラムデコーダと、
該第２のアレイ内の少なくとも１つのカラムを選択する
第２のカラムデコーダと、前記第１のアドレスビット組
を該第１のロウデコーダおよび該第２のカラムデコーダ
に送り、前記第２のアドレスビット組を該第２のロウデ
コーダおよび該第１のカラムデコーダに送るように操作
できるアドレストランスレータとを備えている。
【００２５】さらに他の実施形態では、前記アレイはダ
イナミックランダムアクセスメモリセルアレイを備えて
いる。
【００２６】さらに他の実施形態では、前記プロセッサ
は中央処理装置を備えている。
【００２７】本発明のアクセス方法は、ロウおよびカラ
ムからなるメモリセルアレイと付随のアドレッシング回
路とをそれぞれが有する第１および第２のメモリバンク
を備えたメモリサブシステム内のデータへのアクセス方
法であって、第１のアドレスビット組を用いて、該第１
のバンクのアレイ内のあるロウにアドレスするステップ
と、第２のアドレスビット組を用いて、該第１のバンク
のアレイ内のあるカラムにアドレスするステップと、該
第１のバンクのアレイの選択されたロウおよび選択され
たカラムの交点にあるメモリセルにアクセスするステッ
プと、該第２のアドレスビット組を用いて、該第２のバ
ンクのアレイ内のあるロウにアドレスするステップと、
該第１のアドレスビット組を用いて、該第２のバンクの
アレイ内のあるカラムにアドレスするステップと、該第
２のバンクのアレイの選択されたロウおよび選択された
カラムの交点にあるメモリセルにアクセスするステップ
とを包含し、そのことにより上記目的が達成される。
【００２８】好ましくは、前記第１のバンクのアレイの
メモリセルにアクセスする前記ステップの後に、該第１
のバンクの前記アドレッシング回路を非活動化するステ
ップをさらに包含する。
【００２９】他の実施形態では、前記第１のバンクのア
レイ内のメモリセルにアクセスする前記ステップと、前
記第２のバンクのアレイ内のメモリセルにアクセスする
前記ステップとを逐次的に行う。
【００３０】本発明の原理のある実施形態によるメモリ
システムは、メモリセルアレイを有する第１のメモリバ
ンクと、アレイ内のあるロウを選択するロウデコーダ
と、アレイ内の少なくとも１つのカラムを選択するカラ
ムデコーダとを備えている。メモリサブシステムもま
た、メモリセルアレイを有する第２のメモリバンクと、
アレイ内のあるロウを選択するロウデコーダと、アレイ
内の少なくとも１つのカラムを選択するカラムデコーダ
とを備えている。アドレス制御回路は、第１のアドレス
ビット組を第１のバンクのロウデコーダおよび第２のバ
ンクのカラムデコーダに与え、また、第２のアドレスビ
ット組を第１のバンクのカラムデコーダおよび第２のバ
ンクのロウデコーダに与えるものである。
【００３１】本発明の別の実施形態によるメモリ装置
は、各々メモリセルアレイを有する複数のメモリバンク
と、ロウアドレスに応じてアレイ内のあるロウ上のセル
を選択するロウデコーダと、カラムアドレスに応じて選
択されたロウ上の少なくとも１つのセルにアクセスする
カラムデコーダとを備えている。このメモリ装置は、第
１および第２のアドレスビット組を受け取るように操作
できるアドレス制御回路をさらに備えている。アドレス
制御回路は、第１のアドレスビット組を第１の選択され
たバンクのロウデコーダに与え、第２のアドレスビット
組を第１のバンクのカラムデコーダに与え、これによっ
て第１のバンクのアレイ内の少なくとも１つの選択され
たセルにアクセスする。また、アドレス制御回路は、第
１のアドレスビット組を第２の選択されたバンクのカラ
ムデコーダに与え、第２のアドレスビット組を第２の選
択されたバンクのロウデコーダに与え、これにより第２
のバンクのアレイ内の少なくとも１つのセルにアクセス
する。
【００３２】本発明の原理は、さらに処理システムにお
いても具現化される。この処理システムは、バスと、バ
スに接続されたプロセッサと、バスに接続されたコアロ
ジックと、バスに接続されたメモリとを備えている。メ
モリは、コアロジックからの第１および第２のアドレス
ビット組をバスを介して受け取るように操作できるイン
プット・アウトプット回路を備えている。また、メモリ
は、ロウおよびカラムからなる複数のメモリセルアレイ
を備えている。メモリは、第１のアドレスビット組に応
じて、第１の選択されたアレイ内のあるロウと、第２の
選択されたアレイ内の少なくとも１つのカラムとを、ま
た、第２のアドレスビット組に応じて、第１のアレイ内
の少なくとも１つのカラムと、第２のアレイ内のあるロ
ウとを選択するアドレッシング回路をさらに備えてい
る。
【００３３】本発明の原理は、さらにメモリサブシステ
ム内のデータにアクセスする方法においても具現化され
る。このメモリサブシステムは第１および第２のメモリ
バンクを備えており、各バンクは、ロウおよびカラムか
らなるメモリセルアレイと、付随するアドレッシング回
路とを備えている。ある方法によれば、第１のアドレス
ビット組を用いて、第１のバンクのアレイ内のあるロウ
をアドレスし、第２のアドレスビット組を用いて、第１
のバンクのアレイ内のカラムをアドレスする。そして、
第１のバンクのアレイの選択されたロウと選択されたカ
ラムとの交点にあるメモリセルにアクセスする。また、
第２のアドレスビット組を用いて、第２のバンクのアレ
イ内のロウをアドレスし、第１のアドレスビット組を用
いて、第２のバンクのアレイ内のカラムをアドレスす
る。そして、第２のバンクのアレイの選択されたロウと
選択されたカラムとの交点にあるメモリセルにアクセス
する。
【００３４】これまでの記載は、以下に示す発明の詳細
な説明がより良く理解されるように、本発明の特徴およ
び技術的な利点を大まかに説明したものである。本発明
のさらなる特徴および利点を以下に記載し、本発明のク
レームの主題とするものである。ここに開示される概念
および具体的な実施形態は、本発明と同様の目的を達成
する他の構成への改変またはその設計の基礎として容易
に利用できるものであることを当業者は理解する。ま
た、そのような同等の構成が添付のクレームに示された
本発明の思想および範囲を逸脱しないことを、当業者は
認識する。
【００３５】
【発明の実施の形態】本発明およびその利点をより完全
に理解するために、以下に、添付の図面を参照しながら
説明を行う。
【００３６】図１〜図４に図示された実施形態を参照す
ることによって、本発明の原理およびその利点が最良に
理解される。これらの図面において、同様の構成要素に
は同じ番号が付けられている。本発明の原理を具現化す
るメモリ装置は幅広い用途に有用であるが、説明の便宜
上、パーソナルコンピュータにおいて典型的に用いられ
る基本的な処理システムに関連して、これらのメモリ装
置を説明する。
【００３７】図１は、処理システム１００に関するハイ
レベル機能ブロック図である。システム１００は、中央
処理装置１０１と、ＣＰＵローカルバス１０２と、コア
ロジック１０３と、ディスプレイコントローラ１０４
と、システムメモリ１０５と、デジタル・アナログ変換
器（ＤＡＣ）１０６と、フレームバッファ１０８と、デ
ィスプレイ装置１０７と、オプションディスプレイ装置
１０７とを備えている。
【００３８】ＣＰＵ１０１は「マスタ」であり、システ
ム１００の全体的な動作を制御する。なかでも、ＣＰＵ
１０１は、様々なデータ処理機能を行い、ユーザコマン
ドおよび／またはアプリケーションソフトウェアの実行
に応じて、ディスプレイ装置１０７に表示されるグラフ
ィックデータの内容を決定する。ＣＰＵ１０１は、汎用
パーソナルコンピュータ用の、例えばIntel Pentiumク
ラスの汎用マイクロプロセッサである。ＣＰＵ１０１
は、ＣＰＵローカルバス１０２を介してシステム１００
のその他の部分と情報のやりとりを行う。ＣＰＵローカ
ルバス１０２は、例えば、専用バス、あるいは（当業界
で一般的な）汎用バスである。
【００３９】コアロジック１０３は、ＣＰＵ１０１の管
理下で、ＣＰＵ１０１、ディスプレイコントローラ１０
４、およびシステムメモリ１０５間でのデータ、アドレ
ス、制御信号および命令のやりとりを制御する。コアロ
ジック１０３は、システムの他の部分、特にＣＰＵ１０
１、とコンパチブルに設計されたいかなる汎用コアロジ
ックチップ組であっても良い。図示したシステムにおけ
るチップ１１２のような１つ以上のコアロジックチップ
は、通常「アドレス／システムコントローラインテンシ
ブ」であり、図１および図２のチップ１１４のような１
つ以上のコアロジックチップは、「データインテンシ
ブ」である。一般的に、アドレスインテンシブコアロジ
ックチップ１１２は、ＣＰＵバス１０２のアドレスパス
を用いてＣＰＵ１０１とインターフェースをとり、キャ
ッシュタグ、セットアソシエイティブキャッシュタグ、
およびキャッシュの一貫性を保つのに必要な他のデータ
を含むキャッシュメモリを備え、キャッシュ「バススヌ
ーピング(bus snooping)」を行い、システムメモリまた
はキャッシュ内のＤＲＡＭに必要な制御信号を発生し、
一般的な管理処理を制御する。一般的に、データインテ
ンシブチップ１１４は、ＣＰＵバス１０２のデータパス
を用いてＣＰＵ１０１とインターフェースをとり、アド
レスチップ１１２またはＣＰＵ１０１にサイクル完結レ
スポンスを送出し、サイクルが非完結である場合はその
動作を中断することもあり、バス１０２のデータパスの
アービトレーションを行う。
【００４０】ＣＰＵ１０１は、直接、あるいは外部（Ｌ
２）キャッシュ１１５を介して、コアロジック１０３と
情報のやりとりを行う。Ｌ２キャッシュ１１５は、例え
ば、２５６Ｋバイト高速ＳＲＡＭ装置である。ＣＰＵ１
０１は、通常１６Ｋバイトまでのオンボード（Ｌ１）キ
ャッシュを含み得る。
【００４１】ディスプレイコントローラ１０４は、いか
なる汎用ＶＧＡディスプレイコントローラであっても良
い。例えば、ディスプレイコントローラ１０４は、Cirr
us Logic CL-GD754xシリーズのディスプレイコントロー
ラの１つであっても良い。これらのコントローラの構成
および動作はCL-GD754x Application Book、Rev. 1.0、
1994年11月22日、およびCL-GD7542 LCD VGA Controller
Preliminary Data Book、Rev. 1.0.2 、1994年６月、
に記載されている。これらは、California、Fremont、C
irrus Logic社から入手可能であり、ここに参考までに
援用する。ディスプレイコントローラ１０４は、ＣＰＵ
１０１からのデータ、命令、および／またはアドレス
を、コアロジック１０３を介して、あるいはＣＰＵ１０
１から直接ＣＰＵローカルバス１０２を介して受け取る
ことができる。データ、命令およびアドレスは、ディス
プレイコントローラ１０４およびシステムメモリ１０５
の間で、コアロジック１０３を介してやりとりされる。
また、アドレスおよび命令は、コアロジック１０３およ
びディスプレイコントローラ１０４の間で、ＰＣＩロー
カルバス等のローカルバス１１６を介してやりとりされ
る。一般的に、ディスプレイコントローラ１０４は、ス
クリーンリフレッシュを制御し、ラインドロー、多角形
塗りつぶし、カラースペース変換、ディスプレイデータ
補間およびズーミング、並びにビデオストリーミング等
の限られた種類のグラフィック機能を実行し、かつパワ
ーマネージメント等の他のルーチン処理機能を受け持
つ。最も重要なことは、ディスプレイコントローラ１０
４が、スクリーンリフレッシュの間、フレームバッファ
１０８からディスプレイ装置１０７へのピクセルデータ
のラスタを制御し、表示データ更新の間は、ＣＰＵ１０
１およびフレームバッファ１０８とインターフェースを
とることである。ビデオデータは、ディスプレイコント
ローラ１０４に直接入力され得る。
【００４２】デジタル・アナログ変換器１０６は、ディ
スプレイコントローラ１０４からデジタルデータを受け
取り、これに応じてアナログデータを出力してディスプ
レイ１０７ａおよび１０７ｂ（使用時）を駆動する。図
示した実施形態において、ＤＡＣ１０６は、ディスプレ
イコントローラ１０４と一体に単一のチップ上に設けら
れている。システム１００の個々の実施形態によって
は、ＤＡＣ１０６が、カラーパレット、ＹＵＶ／ＲＧＢ
フォーマット変換回路、および／またはＸ、Ｙズーミン
グ回路等を含み得る。ディスプレイ１０７は、例えば、
ＣＲＴ装置、液晶ディスプレイ、エレクトロルミネッセ
ンスディスプレイ、プラズマディスプレイ、あるいは、
複数の画素から成るスクリーン上に画像を表示する他の
種類のディスプレイ装置である。他の実施形態において
は、「ディスプレイ」１０７が、レーザープリンタ、ま
たは同様の文書表示／印刷機器等の他の種類の出力装置
であり得る。
【００４３】システム１００内のデータパスは、個々の
設計により異なる。例えば、システム１００は、「６４
ビット」あるいは「７２ビット」システムであり得る。
説明の便宜上、６４ビットシステムが選択されたものと
する。その場合、ＣＰＵバス１０２およびＰＣＩバス１
１６のデータパス、コアロジック１０３を通ってシステ
ムメモリ１０９（１０５）およびディスプレイコントロ
ーラ１０４に接続されるデータパスを含むデータ接続、
およびディスプレイコントローラ１０４とフレームバッ
ファ１０８との間のデータ相互接続は、全て６４ビット
幅となる。アドレス相互接続は、メモリの大きさや、デ
ータバイト選択、エラー検出・訂正、および仮想メモリ
操作等をサポートする必要の有無等の要因に依存して異
なる。今日の典型的なＣＰＵプロセッサシステムにおい
ては、ＣＰＵバス１０２およびＰＣＩバス１１６のアド
レス部は、通常３０ビット幅のオーダーである。
【００４４】図２は、本発明の原理を有効に適用し得る
別のシステム構造である。本実施例では、メモリ１０５
は、「統一」メモリシステムである。なぜなら、システ
ムメモリ１０９およびフレームバッファ１０８は、共
に、単一の集積回路または集積回路バンク内に設けられ
ているからである。これは、フレームバッファがシステ
ムメモリから分離され、ディスプレイコントローラを介
して、システムの他の部分とインターフェースを取るよ
うなシステムとは、対称的なものである。好ましくは、
システムメモリ１０９もまた、ＣＰＵ１０１のコマンド
に基づいて、様々な処理機能およびアプリケーションプ
ログラムの実行に必要な、データ、アドレス、および命
令を格納する従来のシステムメモリである。従来のシス
テム同様、フレームバッファ１０８は、ディスプレイ装
置１０７のスクリーン上に所望の画像を生成するために
必要なピクセルデータを格納する。
【００４５】図３は、本発明の原理を具現化するメモリ
２０を示す機能ブロック図である。好適な実施形態にお
いて、メモリ２０は単一の集積回路チップ上に作製され
るが、本発明は、単一のチップの実施形態に限定される
ものではない。
【００４６】図示した実施形態において、メモリ２０
は、個別にアドレスできる２つのバンク２００ａおよび
２００ｂ（バンク１およびバンク２）として構成されて
いる。バンク２００のそれぞれは、Ｍ個のロウおよびＮ
個のカラムから成るメモリセルアレイ２０１を含む。好
適な実施形態において、メモリセルはダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）セルであるが、別の実
施形態においては、スタティックランダムアクセスメモ
リ（ＳＲＡＭ）セル、あるいは強誘電体ランダムアクセ
スメモリ（ＦＲＡＭ）セル等の他のメモリ装置を用いて
も良い。説明の便宜上、各アレイバンク２００は、それ
ぞれ１０２４ロウおよび１０２４カラムから成るアレイ
２０１を有する１メガビット×１構成であるものとす
る。
【００４７】各アレイ２０１の各ロウのセルは、導電ワ
ード線によって制御される。導電ワード線は、付随のロ
ウデコーダ２０２によって制御される。好ましくは、各
ロウデコーダ２０２は、対応するワード線を論理ハイに
プリチャージすることによって、アクセスするロウを、
受け取ったロウアドレス毎に、１つ選択する従来のロウ
デコーダである。
【００４８】各アレイ２０１のカラムは、少なくとも１
つのビット線（通常、カラム毎に、ＤＲＡＭセルの場合
は１つ、ＳＲＡＭセルの場合は２つのビット線）を含
む。好適な実施形態においては、各アレイのビット線
は、従来型センスアンプ２０３および従来型カラムデコ
ーダ２０４のバンクに接続されている。アクセスの間、
センスアンプ２０３は、選択されたロウ上の全てのセル
のデータをラッチする。各カラムデコーダは、アクセス
（読み出しまたは書き込み）するカラムを、受け取った
カラムアドレス毎に、１つ以上選択する。「×１」装置
(by １ device)を想定した本実施例においては、各バン
ク２００のＩ／Ｏワード（位置）幅は１ビットである。
従って、選択されたロウ上の１つのカラムの１つのセル
が、対応するカラムデコーダ２０４を介してアクセスさ
れるカラムアドレスである。読み出しの際には、アクセ
スされている位置のデータが回路２０８内のデータ読み
出しラッチに送られる。書き込みの際には、回路２０８
内の書き込みバッファがカラムデコーダ２０４およびセ
ンスアンプ２０３を介してデータをアクセスされている
位置へと送る。
【００４９】好適な実施形態においては、ロウデコーダ
２０２、センスアンプ２０３およびカラムデコーダ２０
４は、当該分野において公知のダイナミック回路であ
る。"A5-volt Only 64k DRAM"、L.S. White、N.H. Hon
g、D.J. Redwine、およびG.R.Mohan Rao、Internationa
l Solid State Circuit Conference 1980、Digest ofTe
chnical Papers、230頁〜231頁には、ダイナミックデコ
ードおよびセンスを行う典型的な回路、並びに図示した
ダイナミック回路のアクティブおよびプリチャージサイ
クルを制御するクロックスキームが記載されており、こ
こに、参考までに援用する。
【００５０】また、ＤＲＡＭの基本動作原理は、以下の
文献にも記載されている。"A 64-kDynamic RAM Needs O
nly One 5-volt Supply to Outstrip 16k Parts"、G.R.
Mohan Rao、およびJohn Hewkin、Electronics、1978年
９月28日、109頁〜116頁；"A 1Mb DRAM With Design-Fo
r-Test Functions"、J.Neal、B. Holland、S. Inoue、
W.K. Loh、H. McAdams、およびK. Poteet、Internation
al Solid State Circuit Conference 1986、Digest of
Technical Papers、264頁〜265頁；"A 4 Mb DRAM With
Half Internal-Voltage Bitline Precharge"、Internat
ional Solid State Circuit Conference 1986、Digest
of Technical Papers、270頁〜271頁；"A Full Bit Pre
fetch Architecture For Synchronous DRAMs"、T. Suna
ga、K. Hosokawa、Y. Nakamura、M. Ichinose、A Moriw
aki、S. Kakimi、およびN. Kato、IEEE Journal of Sol
id State Circuits、Vol 30.、No. 9、1995年９月、994
頁〜1005頁；および"DRAM Macros For ASIC Chips"、IE
EE Journal of Solid State Circuits、Vol 30.、No.
9、1995年９月、1006頁〜1014頁。これらは、ここに参
考までに援用するものである。
【００５１】好適な実施形態において、アドレスは、カ
ラムアドレスバッファ２０５、アドレストランスレータ
２０６、およびカラムアドレスバッファ２０７を介し
て、ロウデコーダ２０２およびカラムデコーダ２０４に
与えられる。これらの回路ブロックについては、後に述
べる。
【００５２】インプット・アウトプット制御回路２０８
は、上記システム内のコアロジック１０３等の外部回路
を用いて、メモリ２００とインターフェースをとる。回
路２０８は、上記のデータ読み出しラッチおよび書き込
みバッファを含む従来型のデータ・アドレスのバッファ
およびラッチと、アドレスレベルトランスレータと、ク
ロック発生回路と、ページモードカラムアドレス加算・
ジャンプ回路とを備えている。好ましくは、回路２０８
は、それぞれロウアドレスストロボ（／ＲＡＳ）および
カラムアドレスストロボ（／ＣＡＳ）に応じて複合アド
レスバスから、ワード直列なロウアドレスおよびカラム
アドレスをラッチする。同期ＤＲＡＭ設計において、基
本的なＤＲＡＭ動作については、マスタクロックが命令
を出す。
【００５３】各バンク２００が、１０２４×１０２４の
アレイ２０１を有する１メガビット×１構成である本実
施例においては、与えられたバンクの与えられた１ビッ
ト位置へのランダムアクセスのためには１０ロウおよび
１０カラムのアドレスビットが必要となる（即ち、１０
アドレスビットによって１０２４の中から１つが選択さ
れる）。説明の便宜上、コアロジック１０３から受け取
ったアドレスビットＡ０〜Ａ９はロウアドレスビット、
アドレスＡ１０〜Ａ１９はカラムアドレスビットである
ものとする。
【００５４】メモリアレイ２０１へのアクセス（読み出
しおよび書き込み）は、好ましくは、次にように行われ
る。図４に、タイミング図の一例を示す。／ＲＡＳがハ
イである間、メモリ２０はプリチャージ中である。段階
的にプリチャージを行っても良いが、好ましくは、両バ
ンク２００が１度にプリチャージされる。上記ロウデコ
ーダ２０４、カラムデコーダ２０２、およびセンスアン
プ２０３のダイナミック回路等のダイナミック回路内の
様々なノードは、プリチャージの間、所定の電圧とされ
る。つまり、プリチャージの間、センスアンプ２０３は
等化されている。
【００５５】／ＲＡＳがローに移行するとアクティブ期
間が始まる。ビットＡ０〜Ａ９から成る、コアロジック
１０３からのロウアドレスは、／ＲＡＳの立ち下がり時
に受け取られ、回路２０８内のアドレスラッチ内にラッ
チされる。次に、ビットＡ１０〜Ａ１９から成るカラム
アドレスは、／ＣＡＳの立ち下がり時に、コアロジック
１０３から受け取られ、アドレスラッチ内にラッチされ
る。
【００５６】好ましくはトランスレーションルックアヘ
ッドバッファであるアドレストランスレータ２０６は、
受け取ったロウアドレスビットＡ０〜Ａ９を、ロウアド
レスバッファ２０７を介して、バンク１のロウデコーダ
２０２ａへ与え、一方、受け取ったカラムアドレスビッ
トＡ１０〜Ａ１９を、カラムアドレスバッファ２０５を
介して、バンク１のカラムデコーダ２０４ａへ与える。
本実施例においては、１ビット位置（セル）は、データ
バス２０９を介してアクセスされる。好ましくは、ロウ
デコーダ２０２ａ、センスアンプ２０３ａ、およびカラ
ムデコーダ２０４ａのバンク１ダイナミック回路は、バ
ンク１がアクセスされた後、電力節約のためにターンオ
フされる。段階的にプリチャージを行う場合、バンク１
のアクセス中のある時点において、バンク２がまだプリ
チャージ中であっても良い。
【００５７】次に、アドレストランスレータ２０６は、
アドレスビットＡ０〜Ａ９をバンク２のカラムデコーダ
２０４ｂに与え、アドレスビットＡ１０〜Ａ１９をバン
ク２のロウデコーダ２０２ｂに与える。つまり、バンク
１にアクセスするために用いられたロウアドレスおよび
カラムアドレスは、バンク２では、その役割が反対にな
り、それぞれバンク２のカラムアドレスおよびロウアド
レスとなる。バンク２のアレイ２０１ｂ内のアドレスさ
れたセルは、その後データバス２０９を介してアクセス
される。ロウデコーダ２０２ｂ、センスアンプ２０３ｂ
およびカラムデコーダ２０４ｂを含むバンク２ダイナミ
ック回路は、アクセス終了後、電力節約のためにターン
オフされる。そして、／ＲＡＳの立ち上がり時に、バン
ク１およびバンク２の両方がプリチャージに移行する。
【００５８】読み出しの際には、バンク１およびバンク
２からそれぞれアクセスされる各１ビットワードは、イ
ンプット・アウトプットおよび制御用回路２０８を介し
て、ワード直列に出力され得る。この場合、必要となる
のは１データピン（ＤＱ０）のみである。もしくは、２
つの１ビットワードを連結して、レジスタまたはラッチ
を用いて単一の１ビットワードとし、２ピンデータポー
ト（ピンＤＱ０〜ＤＱ２）を介して出力しても良い。同
様に、書き込みの際のインプットは、単一の２ビットワ
ードとして２ピンを介して、あるいは、ワード直列に受
け取った１ビットワードとして１ピンを介して行うこと
ができる。いずれの場合においても、バンク１およびバ
ンク２には、それぞれのアクセスの間に１ビットワード
が逐次送られる。
【００５９】上記のように、図示した実施形態におい
て、各バンク２００は、１メガビット×１のサブシステ
ムとして構成され、各アレイ２０１は、１０２４ロウお
よび１０２４カラムのメモリセルにより構成される。結
果的に、各ビット位置にアクセスするために、１０ロウ
および１０カラムのアドレスビットが必要となる。別の
実施形態においては、×４、×８、×１６、等の他の構
成を用いることも可能である。これらの別の実施形態に
おいては、アレイ２０１ａのロウを全てアドレスするの
に必要なロウアドレスの数と、アレイ２０１ｂのカラム
を全てアドレスするのに必要なカラムアドレスの数とが
等しくなり、かつその逆も等しくなるような非対称アレ
イ２０１を用いるのが好ましい。例えば、各バンク２０
０は、選択されたロウ上の４つのカラムの４つのセルが
カラムアドレス毎にアクセスされる、「×４」サブシス
テムとして構成される。この場合、各アレイ２０１は、
２５６ロウおよび１０２４カラムで構成され得る。する
と、例えば、８アドレスビットを用いて、一方のアレイ
２０１内のいずれか１つのロウ、および他方のアレイ２
０１内のいずれか４つのカラムにアドレスし、これによ
り、１つの４ビットの位置にアクセスできる。つまり、
一方のバンク２００へのロウアドレスは、ビットを他方
のバンク２００へのカラムアドレスのビットにマップす
る。
【００６０】本発明の原理は、上述の「×４」サブシス
テムのような非対称のアレイを有する複数ビット位置サ
ブシステムに限定されるものではない。しかし、複数ビ
ット位置の実施形態に対称アレイを用いた場合、必要と
なるロウおよびカラムアドレスビットの数が等しくなら
ない。説明の便宜上、各バンク２００が「×４」サブシ
ステムバンクとして構成されるものとする。また、各ア
レイ２０１は１０２４ロウおよび１０２４カラムから成
るものとする。この場合、各アレイ２０１を全てアドレ
スするのに１０ロウアドレスビットおよび８カラムビッ
トが必要になる。本発明の原理によれば、アクセスする
カラムを選択するのはその内の８ビットだけであるが、
依然１０ビットがトランスレータ２０６によって各カラ
ムデコーダ２０４に与えられ、デコードされる。１０２
４ロウの内の１つを単独に選択するには、依然１０ビッ
トが必要である。従って、トランスレータ２０３による
トランスレーションの後に、第１のバンク２００内の複
数のロウが、第２のバンク２内の単一の位置（１群のカ
ラム）にマップする。この場合、トランスレーションの
後に第２のバンク２００内の適切なカラムに同時にアク
セスするために、ＣＰＵ１０１およびコアロジック１０
３は、第１のバンク２００へのロウアドレスを生成する
際に、ルックアヘッド（先取り）を行う。ＣＰＵ１０１
は、例えば、バンク１内の複数のロウからアクセスされ
るデータフィールドに関連するデータフィールドを、バ
ンク２内の単一の位置または位置組内に配しても良い。
あるいは、ＣＰＵ１０１は、単に、与えられたロウアド
レスまたはその位置にマップするアドレスの、バンク２
内の対応位置へ、回路２０８を介して、データをインプ
ット・アウトプットする動作を非活動化しても良い。も
しくは、バンク１内の複数のロウアドレスがバンク２内
の同じグループのカラムにマップする場合、特定のロウ
アドレスに関して、バンク１へのロウアドレスビットを
バンク２へのカラムアドレスへトランスレーションする
動作を非活動化しても良い。
【００６１】
【発明の効果】本発明によれば、メモリ２０のような本
発明の原理を具現化するメモリには、従来技術にはなか
った実質的な利点がある。なかでも、各アレイに１つず
つある２つのロウが、単一の／ＲＡＳサイクルでアクセ
スできる。さらに、各ロウおよびカラムアドレス毎に２
つの位置にアクセスできるので、アドレスが「倹約」さ
れる。これは、大きなブロック位置（最大、アレイ２０
１ａおよび２０１ｂの合計メモリスペース全体）をアク
セスする際に特に有利である。なぜなら、アドレスおよ
び／ＲＡＳサイクルが半分で済むからである。さらに、
好適な実施形態におけるアレイ２０１の作動およびアク
セスは、逐次的に行われるため、実質的に消費電力が節
約できる。これは、段階的にプリチャージを行う場合に
特にあてはまる。また、従来の複数バンク装置において
は、ランダムアクセスされる２つのバンクに対して、２
つの／ＲＡＳサイクルおよび２つの外部ロウアドレスが
必要なだけでなく、さらにバンク選択ビットが必要にな
る。これに対して、本発明を具現化するメモリにおいて
は、アクセス中にバンクを切り替えるためのバンク選択
ビットさえも不要である。
【００６２】さらに本発明によれば、メモリ２０のよう
なメモリは、システムメモリ１０５、フレームバッファ
１０８および統一システム／フレームバッファメモリ１
０５を含む様々な用途に使用できる。本発明の原理は、
フレームバッファに見られるような、データのストリー
ムが必要とされる用途において特に有用である。
【００６３】本発明およびその利点を詳細に記載した
が、添付のクレームによって規定される本発明の精神お
よび範囲から離れることなく、様々な改変、代替、およ
び変更が可能であることが理解される。
【図面の簡単な説明】
【図１】本発明の原理を具現化する１つ以上のメモリが
使用され得る情報処理システムの一例を示すハイレベル
機能ブロック図である。
【図２】本発明の原理を具現化する１つ以上のメモリが
使用され得る情報処理システムの一例を示すハイレベル
機能ブロック図である。
【図３】本発明の原理による倹約アドレッシングを用い
たマルチバンクメモリサブシステムを示す機能ブロック
図である。
【図４】図３のマルチバンクメモリシステムによって行
われる操作の一例（読み出し）を示すタイミングチャー
トである。
【符号の説明】
１００ 処理システム １０１ 中央処理装置 １０２ ＣＰＵローカルバス １０３ コアロジック １０４ ディスプレイコントローラ １０５ システムメモリ １０６ デジタル・アナログ変換器 １０７ ディスプレイ １０８ フレームバッファ １０９ システムメモリ １１２ アドレスインテンシブコアロジックチップ １１４ データインテンシブチップ １１５ Ｌ２キャッシュ １１６ ＰＣＩバス ２００ａ、２００ｂ バンク ２０１ａ、２０１ｂ メモリセルアレイ ２０２ａ、２０２ｂ ロウデコーダ ２０３ａ、２０３ｂ センスアンプ ２０４ａ、２０４ｂ カラムデコーダ ２０５ カラムアドレスバッファ ２０６ アドレストランスレータ ２０７ ロウアドレスバッファ ２０８ インプット・アウトプット制御回路 ２０９ データバス
【手続補正書】
【提出日】平成９年１月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ.

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイ、該アレイ内のあるロ
    ウを選択するロウデコーダ、および該アレイ内の少なく
    とも１つのカラムを選択するカラムデコーダを有する第
    １のメモリバンクと、 メモリセルアレイ、該アレイ内のあるロウを選択するロ
    ウデコーダ、および該アレイ内の少なくとも１つのカラ
    ムを選択するカラムデコーダを有する第２のメモリバン
    クと、 第１のアドレスビット組を該第１のバンクの該ロウデコ
    ーダおよび該第２のバンクの該カラムデコーダに与え、
    第２のアドレスビット組を該第１のバンクの該カラムデ
    コーダおよび該第２のバンクの該ロウデコーダに与える
    アドレス制御回路とを備えた、メモリサブシステム。
  2. 【請求項２】 前記アドレス制御回路はアドレストラン
    スレータを備えている、請求項１に記載のメモリサブシ
    ステム。
  3. 【請求項３】 前記アドレス制御回路はトランスレーシ
    ョンルックアヘッドバッファを備えている、請求項２に
    記載のメモリサブシステム。
  4. 【請求項４】 前記メモリセルアレイはダイナミックラ
    ンダムアクセスメモリセルアレイを備えている、請求項
    １に記載のメモリサブシステム。
  5. 【請求項５】 前記メモリセルアレイはスタティックラ
    ンダムアクセスメモリセルアレイを備えている、請求項
    １に記載のメモリサブシステム。
  6. 【請求項６】 メモリセルアレイ、ロウアドレスに応じ
    て該アレイ内のあるロウを選択するロウデコーダ、およ
    びカラムアドレスに応じて、選択されたロウ上の少なく
    とも１つのセルにアクセスするカラムデコーダをそれぞ
    れが含む複数のメモリバンクと、 アドレス制御回路であって、 第１および第２のアドレスビット組を受け取る動作と、 第１の選択されたバンクの該アレイ内の少なくとも１つ
    の選択されたセルにアクセスするために、該第１のアド
    レス組を該第１のバンクの該ロウデコーダに与え、該第
    ２のアドレス組を該第１のバンクの該カラムデコーダに
    与える動作と、 第２の選択されたバンクの該アレイ内の少なくとも１つ
    の選択されたセルにアクセスするために、該第１のアド
    レス組を該第２のバンクの該カラムデコーダに与え、該
    第２のアドレス組を該第２のバンクの該ロウデコーダに
    与える動作とを行わせることができる、アドレス制御回
    路とを備えた、メモリ装置。
  7. 【請求項７】 前記アドレス制御回路はトランスレーシ
    ョンルックアヘッドバッファを備えている、請求項６に
    記載のメモリ装置。
  8. 【請求項８】 前記アドレス制御回路は、 前記第１および第２のアドレスビット組を受け取り・与
    えるアドレストランスレータと、 前記メモリバンクのそれぞれの前記ロウデコーダを用い
    て、該アドレストランスレータとインターフェースをと
    るロウアドレスバッファと、 該メモリバンクのそれぞれの前記カラムデコーダを用い
    て、該アドレストランスレータとインターフェースをと
    るカラムアドレスバッファとを備えている、請求項６に
    記載のメモリ装置。
  9. 【請求項９】 前記アドレス制御回路は、前記アドレス
    ビット組を前記第１および第２のバンクの前記ロウおよ
    びカラムデコーダに与え、これにより、該第１および第
    ２のバンクの逐次アクセスを可能にする、請求項６に記
    載のメモリ装置。
  10. 【請求項１０】 前記第１および第２のメモリバンクは
    ダイナミック回路を含み、該第２のバンクへのアクセス
    中には該第１のバンクの該ダイナミック回路はターンオ
    フされる、請求項９に記載のメモリ装置。
  11. 【請求項１１】 ロウアドレスストロボに応じて前記第
    １のアドレスビット組を入力し、カラムアドレスストロ
    ボに応じて前記第２のアドレスビット組を入力するイン
    プット・アウトプット回路をさらに備えた、請求項６に
    記載のメモリ装置。
  12. 【請求項１２】 外部装置によって、前記第１のバンク
    の前記少なくとも１つのセル、および前記第２のバンク
    の前記少なくとも１つのセルの逐次アクセスを可能にす
    るインプット・アウトプット回路をさらに備えた、請求
    項６に記載のメモリ装置。
  13. 【請求項１３】 外部装置によって、前記第１のバンク
    の前記少なくとも１つのセル、および前記第２のバンク
    の前記少なくとも１つのセルの平行アクセスを可能にす
    るインプット・アウトプット回路をさらに備えた、請求
    項６に記載のメモリ装置。
  14. 【請求項１４】 バスと、 該バスに接続されたプロセッサと、 該バスに接続されたコアロジックと、 該バスに接続されたメモリとを有する処理システムであ
    って、さらに、 該コアロジックからの第１および第２のアドレスビット
    組を該バスを介して受けるように操作できるインプット
    ・アウトプット回路と、 ロウおよびカラムから成る複数のメモリセルアレイと、 該第１のアドレスビット組に応じて、第１の選択された
    該アレイ内のあるロウと、第２の選択された該アレイ内
    の少なくとも１つのカラムとを、また、該第２のアドレ
    スビット組に応じて、該第１のアレイ内の少なくとも１
    つのカラムと、該第２のアレイ内のあるロウとを選択す
    るアドレッシング回路とを備えた、処理システム。
  15. 【請求項１５】 前記インプット・アウトプット回路
    は、前記コアロジックから受け取ったロウアドレススト
    ロボに応じて前記第１のアドレスビット組をラッチし、
    前記コアロジックから受け取ったカラムアドレスストロ
    ボに応じて前記第２のアドレスビット組をラッチするよ
    うに操作できる、請求項１４に記載の処理システム。
  16. 【請求項１６】 前記第１のアドレスビット組は、前記
    コアロジックによって生成された、前記第１のメモリバ
    ンクへのロウアドレスを含み、前記第２のアドレスビッ
    ト組は、該コアロジックによって生成された、該第１の
    バンクへのカラムアドレスを含む、請求項１４に記載の
    処理システム。
  17. 【請求項１７】 前記アドレッシング回路は、 前記第１のアレイ内のあるロウを選択する第１のロウデ
    コーダと、 前記第２のアレイ内のあるロウを選択する第２のロウデ
    コーダと、 該第１のアレイ内の少なくとも１つのカラムを選択する
    第１のカラムデコーダと、 該第２のアレイ内の少なくとも１つのカラムを選択する
    第２のカラムデコーダと、 前記第１のアドレスビット組を該第１のロウデコーダお
    よび該第２のカラムデコーダに送り、前記第２のアドレ
    スビット組を該第２のロウデコーダおよび該第１のカラ
    ムデコーダに送るように操作できるアドレストランスレ
    ータとを備えた、請求項１４に記載の処理システム。
  18. 【請求項１８】 前記アレイはダイナミックランダムア
    クセスメモリセルアレイを備えている、請求項１４に記
    載の処理システム。
  19. 【請求項１９】 前記プロセッサは中央処理装置を備え
    ている、請求項１４に記載の処理システム。
  20. 【請求項２０】 ロウおよびカラムからなるメモリセル
    アレイと付随のアドレッシング回路とをそれぞれが有す
    る第１および第２のメモリバンクを備えたメモリサブシ
    ステム内のデータへのアクセス方法であって、 第１のアドレスビット組を用いて、該第１のバンクのア
    レイ内のあるロウにアドレスするステップと、 第２のアドレスビット組を用いて、該第１のバンクのア
    レイ内のあるカラムにアドレスするステップと、 該第１のバンクのアレイの選択されたロウおよび選択さ
    れたカラムの交点にあるメモリセルにアクセスするステ
    ップと、 該第２のアドレスビット組を用いて、該第２のバンクの
    アレイ内のあるロウにアドレスするステップと、 該第１のアドレスビット組を用いて、該第２のバンクの
    アレイ内のあるカラムにアドレスするステップと、 該第２のバンクのアレイの選択されたロウおよび選択さ
    れたカラムの交点にあるメモリセルにアクセスするステ
    ップとを包含する、アクセス方法。
  21. 【請求項２１】 前記第１のバンクのアレイのメモリセ
    ルにアクセスする前記ステップの後に、該第１のバンク
    の前記アドレッシング回路を非活動化するステップをさ
    らに包含する、請求項２０に記載のアクセス方法。
  22. 【請求項２２】 前記第１のバンクのアレイ内のメモリ
    セルにアクセスする前記ステップと、前記第２のバンク
    のアレイ内のメモリセルにアクセスする前記ステップと
    を逐次的に行う、請求項２０に記載のアクセス方法。
JP8322039A 1995-11-30 1996-12-02 メモリサブシステム、メモリ装置、処理システムおよびアクセス方法 Pending JPH09251421A (ja)

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