JPH09251421A - メモリサブシステム、メモリ装置、処理システムおよびアクセス方法 - Google Patents
メモリサブシステム、メモリ装置、処理システムおよびアクセス方法Info
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- JPH09251421A JPH09251421A JP8322039A JP32203996A JPH09251421A JP H09251421 A JPH09251421 A JP H09251421A JP 8322039 A JP8322039 A JP 8322039A JP 32203996 A JP32203996 A JP 32203996A JP H09251421 A JPH09251421 A JP H09251421A
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- General Physics & Mathematics (AREA)
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
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Abstract
(57)【要約】 (修正有)
【課題】 大容量/広バンド幅メモリ装置およびシステ
ムを実現する。 【解決手段】 メモリサブシステム20は、メモリセル
アレイ201aと、アレイ201a内のあるロウを選択
するロウデコーダ202aと、アレイ201a内の少な
くとも1つのカラムを選択するカラムデコーダ204a
とを有する第1のメモリバンク200aを備え、また、
同様の構成の第2のメモリバンク200bを備えてい
る。アドレス制御回路205、206、および207
は、第1のアドレスビット組を第1のバンク200aの
ロウデコーダ202aに与え、第2のバンク200bの
カラムデコーダ204bに与えるために設けられてい
る。アドレス制御回路205、206、および207
は、さらに、第2のアドレスビット組を第1のバンク2
00aのカラムデコーダ204aに与え、第2のバンク
200bのロウデコーダ202bに与える。
ムを実現する。 【解決手段】 メモリサブシステム20は、メモリセル
アレイ201aと、アレイ201a内のあるロウを選択
するロウデコーダ202aと、アレイ201a内の少な
くとも1つのカラムを選択するカラムデコーダ204a
とを有する第1のメモリバンク200aを備え、また、
同様の構成の第2のメモリバンク200bを備えてい
る。アドレス制御回路205、206、および207
は、第1のアドレスビット組を第1のバンク200aの
ロウデコーダ202aに与え、第2のバンク200bの
カラムデコーダ204bに与えるために設けられてい
る。アドレス制御回路205、206、および207
は、さらに、第2のアドレスビット組を第1のバンク2
00aのカラムデコーダ204aに与え、第2のバンク
200bのロウデコーダ202bに与える。
Description
【0001】
【発明の属する技術分野】本発明は、広くは電子回路お
よびシステムに関し、具体的には、倹約アドレッシング
を用いたメモリ構造、システムおよび方法に関する。
よびシステムに関し、具体的には、倹約アドレッシング
を用いたメモリ構造、システムおよび方法に関する。
【0002】
【従来の技術】ビデオ/グラフィック表示機能を備えた
典型的な処理システムは、中央処理装置(CPU)と、
CPUローカルバスによって(直接および/またはコア
ロジックを介して)CPUに接続されたディスプレイコ
ントローラと、コアロジックを介してCPUローカルバ
スに接続されたシステムメモリと、周辺ローカルバス
(PCIバス等)を介してディスプレイコントローラに
接続されたフレームバッファメモリと、周辺回路(クロ
ックドライバおよび信号変換器、ディスプレイドライバ
回路等)と、ディスプレイ装置とを備えている。
典型的な処理システムは、中央処理装置(CPU)と、
CPUローカルバスによって(直接および/またはコア
ロジックを介して)CPUに接続されたディスプレイコ
ントローラと、コアロジックを介してCPUローカルバ
スに接続されたシステムメモリと、周辺ローカルバス
(PCIバス等)を介してディスプレイコントローラに
接続されたフレームバッファメモリと、周辺回路(クロ
ックドライバおよび信号変換器、ディスプレイドライバ
回路等)と、ディスプレイ装置とを備えている。
【0003】CPUはシステムマスタであり、一般的
に、OSソフトウェアと連関して全体的なシステムの制
御を行う。なかでも、CPUは、コアロジックを介し
て、プログラムの実行に必要な命令およびデータを保持
するシステムメモリと情報のやりとりを行う。一般的に
コアロジックは2〜7個のチップから成り、その中の1
つ以上のチップは「アドレスおよびシステムコントロー
ラインテンシブ」であり、別の1つ以上のチップは「デ
ータパスインテンシブ」である。また、CPUは、ディ
スプレイコントローラによってディスプレイ装置に表示
されるグラフィック画像の内容を、ユーザコマンドおよ
びプログラム命令に応じて制御する。
に、OSソフトウェアと連関して全体的なシステムの制
御を行う。なかでも、CPUは、コアロジックを介し
て、プログラムの実行に必要な命令およびデータを保持
するシステムメモリと情報のやりとりを行う。一般的に
コアロジックは2〜7個のチップから成り、その中の1
つ以上のチップは「アドレスおよびシステムコントロー
ラインテンシブ」であり、別の1つ以上のチップは「デ
ータパスインテンシブ」である。また、CPUは、ディ
スプレイコントローラによってディスプレイ装置に表示
されるグラフィック画像の内容を、ユーザコマンドおよ
びプログラム命令に応じて制御する。
【0004】一般的に、ビデオグラフィック構造(VG
A)コントローラ等のディスプレイコントローラは、C
PUおよびディスプレイドライバ回路とインターフェー
スをとり、表示データ更新の間およびスクリーンリフレ
ッシュ動作の間には、フレームバッファ、CPU、およ
びディスプレイ間のグラフィックおよび/またはビデオ
データのやりとりを管理し、フレームバッファメモリの
操作を制御し、さらにグラフィックまたはビデオデータ
に基本的な処理を行う。例えば、ディスプレイコントロ
ーラは、ラインドローおよび多角形の塗りつぶし等の基
本的な操作を行う能力を持ち得る。ディスプレイコント
ローラは、そのほとんどがCPUのスレーブである。
A)コントローラ等のディスプレイコントローラは、C
PUおよびディスプレイドライバ回路とインターフェー
スをとり、表示データ更新の間およびスクリーンリフレ
ッシュ動作の間には、フレームバッファ、CPU、およ
びディスプレイ間のグラフィックおよび/またはビデオ
データのやりとりを管理し、フレームバッファメモリの
操作を制御し、さらにグラフィックまたはビデオデータ
に基本的な処理を行う。例えば、ディスプレイコントロ
ーラは、ラインドローおよび多角形の塗りつぶし等の基
本的な操作を行う能力を持ち得る。ディスプレイコント
ローラは、そのほとんどがCPUのスレーブである。
【0005】CPUのデータ処理量の増加に伴い、シス
テムメモリ等の付随メモリ資源に対する要求も増大して
いる。このことは、Very Long Instruction Word(VL
IW)およびReduced Instruction Set Computing(R
ISC)プロセッサについて特に当てはまる。これらの
プロセッサは、より普及しているComplex Instruction
Set Computing(CISC)CPUよりも大きなメモリ
容量を必要とするだけでなく、より広いメモリバンド幅
をも必要とする。VLIWおよびRISCプロセッサの
普及に伴うメモリに対する高い要求に応えるためには、
チップ毎の格納ビット数を増大するだけでなく、プロセ
ッサの進歩に伴い必要となるより広いデータパスを直接
サポートし得る新しいメモリ装置の開発が非常に重要で
ある。
テムメモリ等の付随メモリ資源に対する要求も増大して
いる。このことは、Very Long Instruction Word(VL
IW)およびReduced Instruction Set Computing(R
ISC)プロセッサについて特に当てはまる。これらの
プロセッサは、より普及しているComplex Instruction
Set Computing(CISC)CPUよりも大きなメモリ
容量を必要とするだけでなく、より広いメモリバンド幅
をも必要とする。VLIWおよびRISCプロセッサの
普及に伴うメモリに対する高い要求に応えるためには、
チップ毎の格納ビット数を増大するだけでなく、プロセ
ッサの進歩に伴い必要となるより広いデータパスを直接
サポートし得る新しいメモリ装置の開発が非常に重要で
ある。
【0006】
【発明が解決しようとする課題】しかしながら、多重バ
ンクおよび多重アレイ構造を考慮しても、高いビット密
度および/または広いデータポートを持つ低コストの単
一チップメモリ装置を開発するには多くの課題がある。
なかでも、標準実装のピンカウントによってデータポー
トの幅が制限され、アドレスポートを多重化する必要が
生じる。さらに、動作電力を妥当なレベルにとどめてお
くためには、センスアンプおよびクロックの数を最小限
に抑えなければならない。また、多重バンクを使用する
場合には、周辺のオーバーヘッドを制限する必要がある
(即ち、制御信号の数を最小限に抑えなければならな
い)。また、ダイの大きさが許容範囲内(ある程度の歩
留まりが得られる程度(yieldable))でなければならな
い。
ンクおよび多重アレイ構造を考慮しても、高いビット密
度および/または広いデータポートを持つ低コストの単
一チップメモリ装置を開発するには多くの課題がある。
なかでも、標準実装のピンカウントによってデータポー
トの幅が制限され、アドレスポートを多重化する必要が
生じる。さらに、動作電力を妥当なレベルにとどめてお
くためには、センスアンプおよびクロックの数を最小限
に抑えなければならない。また、多重バンクを使用する
場合には、周辺のオーバーヘッドを制限する必要がある
(即ち、制御信号の数を最小限に抑えなければならな
い)。また、ダイの大きさが許容範囲内(ある程度の歩
留まりが得られる程度(yieldable))でなければならな
い。
【0007】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、大容量/広
バンド幅メモリ装置およびシステムを実現する改良型メ
モリ構造を提供することであり、また、これに限定され
るものではないが、具体的には、容量が大きく、且つバ
ンド幅の広い、低コストのダイナミックランダムアクセ
スメモリ装置(DRAM)を実現し得るような構造を提
供することにある。
れたものであり、その目的とするところは、大容量/広
バンド幅メモリ装置およびシステムを実現する改良型メ
モリ構造を提供することであり、また、これに限定され
るものではないが、具体的には、容量が大きく、且つバ
ンド幅の広い、低コストのダイナミックランダムアクセ
スメモリ装置(DRAM)を実現し得るような構造を提
供することにある。
【0008】
【課題を解決するための手段】本発明のメモリサブシス
テムは、メモリセルアレイ、該アレイ内のあるロウを選
択するロウデコーダ、および該アレイ内の少なくとも1
つのカラムを選択するカラムデコーダを有する第1のメ
モリバンクと、メモリセルアレイ、該アレイ内のあるロ
ウを選択するロウデコーダ、および該アレイ内の少なく
とも1つのカラムを選択するカラムデコーダを有する第
2のメモリバンクと、第1のアドレスビット組を該第1
のバンクの該ロウデコーダおよび該第2のバンクの該カ
ラムデコーダに与え、第2のアドレスビット組を該第1
のバンクの該カラムデコーダおよび該第2のバンクの該
ロウデコーダに与えるアドレス制御回路とを備えてお
り、そのことにより上記目的が達成される。
テムは、メモリセルアレイ、該アレイ内のあるロウを選
択するロウデコーダ、および該アレイ内の少なくとも1
つのカラムを選択するカラムデコーダを有する第1のメ
モリバンクと、メモリセルアレイ、該アレイ内のあるロ
ウを選択するロウデコーダ、および該アレイ内の少なく
とも1つのカラムを選択するカラムデコーダを有する第
2のメモリバンクと、第1のアドレスビット組を該第1
のバンクの該ロウデコーダおよび該第2のバンクの該カ
ラムデコーダに与え、第2のアドレスビット組を該第1
のバンクの該カラムデコーダおよび該第2のバンクの該
ロウデコーダに与えるアドレス制御回路とを備えてお
り、そのことにより上記目的が達成される。
【0009】好ましくは、前記アドレス制御回路はアド
レストランスレータを備えている。
レストランスレータを備えている。
【0010】他の実施の形態では、前記アドレス制御回
路はトランスレーションルックアヘッドバッファを備え
ている。
路はトランスレーションルックアヘッドバッファを備え
ている。
【0011】ある実施形態では、前記メモリセルアレイ
はダイナミックランダムアクセスメモリセルアレイを備
えている。
はダイナミックランダムアクセスメモリセルアレイを備
えている。
【0012】さらに他の実施形態では、前記メモリセル
アレイはスタティックランダムアクセスメモリセルアレ
イを備えている。
アレイはスタティックランダムアクセスメモリセルアレ
イを備えている。
【0013】本発明のメモリ装置は、メモリセルアレ
イ、ロウアドレスに応じて該アレイ内のあるロウを選択
するロウデコーダ、およびカラムアドレスに応じて、選
択されたロウ上の少なくとも1つのセルにアクセスする
カラムデコーダをそれぞれが含む複数のメモリバンク
と、アドレス制御回路であって、第1および第2のアド
レスビット組を受け取る動作と、第1の選択されたバン
クの該アレイ内の少なくとも1つの選択されたセルにア
クセスするために、該第1のアドレス組を該第1のバン
クの該ロウデコーダに与え、該第2のアドレス組を該第
1のバンクの該カラムデコーダに与える動作と、第2の
選択されたバンクの該アレイ内の少なくとも1つの選択
されたセルにアクセスするために、該第1のアドレス組
を該第2のバンクの該カラムデコーダに与え、該第2の
アドレス組を該第2のバンクの該ロウデコーダに与える
動作とを行わせることができ、そのことにより上記目的
が達成される。
イ、ロウアドレスに応じて該アレイ内のあるロウを選択
するロウデコーダ、およびカラムアドレスに応じて、選
択されたロウ上の少なくとも1つのセルにアクセスする
カラムデコーダをそれぞれが含む複数のメモリバンク
と、アドレス制御回路であって、第1および第2のアド
レスビット組を受け取る動作と、第1の選択されたバン
クの該アレイ内の少なくとも1つの選択されたセルにア
クセスするために、該第1のアドレス組を該第1のバン
クの該ロウデコーダに与え、該第2のアドレス組を該第
1のバンクの該カラムデコーダに与える動作と、第2の
選択されたバンクの該アレイ内の少なくとも1つの選択
されたセルにアクセスするために、該第1のアドレス組
を該第2のバンクの該カラムデコーダに与え、該第2の
アドレス組を該第2のバンクの該ロウデコーダに与える
動作とを行わせることができ、そのことにより上記目的
が達成される。
【0014】好ましくは、前記アドレス制御回路はトラ
ンスレーションルックアヘッドバッファを備えている。
ンスレーションルックアヘッドバッファを備えている。
【0015】他の実施形態では、前記アドレス制御回路
は、前記第1および第2のアドレスビット組を受け取
り、与えるアドレストランスレータと、前記メモリバン
クのそれぞれの前記ロウデコーダを用いて、該アドレス
トランスレータとインターフェースをとるロウアドレス
バッファと、該メモリバンクのそれぞれの前記カラムデ
コーダを用いて、該アドレストランスレータとインター
フェースをとるカラムアドレスバッファとを備えてい
る。
は、前記第1および第2のアドレスビット組を受け取
り、与えるアドレストランスレータと、前記メモリバン
クのそれぞれの前記ロウデコーダを用いて、該アドレス
トランスレータとインターフェースをとるロウアドレス
バッファと、該メモリバンクのそれぞれの前記カラムデ
コーダを用いて、該アドレストランスレータとインター
フェースをとるカラムアドレスバッファとを備えてい
る。
【0016】ある実施形態では、前記アドレス制御回路
は、前記アドレスビット組を前記第1および第2のバン
クの前記ロウおよびカラムデコーダに与え、これによ
り、該第1および第2のバンクの逐次アクセスを可能に
する。
は、前記アドレスビット組を前記第1および第2のバン
クの前記ロウおよびカラムデコーダに与え、これによ
り、該第1および第2のバンクの逐次アクセスを可能に
する。
【0017】さらに他の実施形態では、前記第1および
第2のメモリバンクはダイナミック回路を含み、該第2
のバンクへのアクセス中には該第1のバンクの該ダイナ
ミック回路はターンオフされる。
第2のメモリバンクはダイナミック回路を含み、該第2
のバンクへのアクセス中には該第1のバンクの該ダイナ
ミック回路はターンオフされる。
【0018】さらに他の実施形態では、ロウアドレスス
トロボに応じて前記第1のアドレスビット組を入力し、
カラムアドレスストロボに応じて前記第2のアドレスビ
ット組を入力するインプット・アウトプット回路をさら
に備えている。
トロボに応じて前記第1のアドレスビット組を入力し、
カラムアドレスストロボに応じて前記第2のアドレスビ
ット組を入力するインプット・アウトプット回路をさら
に備えている。
【0019】さらに他の実施形態では、外部装置によっ
て、前記第1のバンクの前記少なくとも1つのセル、お
よび前記第2のバンクの前記少なくとも1つのセルの逐
次アクセスを可能にするインプット・アウトプット回路
をさらに備えている。
て、前記第1のバンクの前記少なくとも1つのセル、お
よび前記第2のバンクの前記少なくとも1つのセルの逐
次アクセスを可能にするインプット・アウトプット回路
をさらに備えている。
【0020】さらに他の実施形態では、外部装置によっ
て、前記第1のバンクの前記少なくとも1つのセル、お
よび前記第2のバンクの前記少なくとも1つのセルの平
行アクセスを可能にするインプット・アウトプット回路
をさらに備えている。
て、前記第1のバンクの前記少なくとも1つのセル、お
よび前記第2のバンクの前記少なくとも1つのセルの平
行アクセスを可能にするインプット・アウトプット回路
をさらに備えている。
【0021】本発明の処理システムは、バスと、該バス
に接続されたプロセッサと、該バスに接続されたコアロ
ジックと、該バスに接続されたメモリとを有する処理シ
ステムであって、さらに、該コアロジックからの第1お
よび第2のアドレスビット組を該バスを介して受けるよ
うに操作できるインプット・アウトプット回路と、ロウ
およびカラムから成る複数のメモリセルアレイと、該第
1のアドレスビット組に応じて、第1の選択された該ア
レイ内のあるロウと、第2の選択された該アレイ内の少
なくとも1つのカラムとを、また、該第2のアドレスビ
ット組に応じて、該第1のアレイ内の少なくとも1つの
カラムと、該第2のアレイ内のあるロウとを選択するア
ドレッシング回路とを備えており、そのことにより上記
目的が達成される。
に接続されたプロセッサと、該バスに接続されたコアロ
ジックと、該バスに接続されたメモリとを有する処理シ
ステムであって、さらに、該コアロジックからの第1お
よび第2のアドレスビット組を該バスを介して受けるよ
うに操作できるインプット・アウトプット回路と、ロウ
およびカラムから成る複数のメモリセルアレイと、該第
1のアドレスビット組に応じて、第1の選択された該ア
レイ内のあるロウと、第2の選択された該アレイ内の少
なくとも1つのカラムとを、また、該第2のアドレスビ
ット組に応じて、該第1のアレイ内の少なくとも1つの
カラムと、該第2のアレイ内のあるロウとを選択するア
ドレッシング回路とを備えており、そのことにより上記
目的が達成される。
【0022】好ましくは、前記インプット・アウトプッ
ト回路は、前記コアロジックから受け取ったロウアドレ
スストロボに応じて前記第1のアドレスビット組をラッ
チし、前記コアロジックから受け取ったカラムアドレス
ストロボに応じて前記第2のアドレスビット組をラッチ
するように操作できる。
ト回路は、前記コアロジックから受け取ったロウアドレ
スストロボに応じて前記第1のアドレスビット組をラッ
チし、前記コアロジックから受け取ったカラムアドレス
ストロボに応じて前記第2のアドレスビット組をラッチ
するように操作できる。
【0023】ある実施形態では、前記第1のアドレスビ
ット組は、前記コアロジックによって生成された、前記
第1のメモリバンクへのロウアドレスを含み、前記第2
のアドレスビット組は、該コアロジックによって生成さ
れた、該第1のバンクへのカラムアドレスを含む。
ット組は、前記コアロジックによって生成された、前記
第1のメモリバンクへのロウアドレスを含み、前記第2
のアドレスビット組は、該コアロジックによって生成さ
れた、該第1のバンクへのカラムアドレスを含む。
【0024】他の実施形態では、前記アドレッシング回
路は、前記第1のアレイ内のあるロウを選択する第1の
ロウデコーダと、前記第2のアレイ内のあるロウを選択
する第2のロウデコーダと、該第1のアレイ内の少なく
とも1つのカラムを選択する第1のカラムデコーダと、
該第2のアレイ内の少なくとも1つのカラムを選択する
第2のカラムデコーダと、前記第1のアドレスビット組
を該第1のロウデコーダおよび該第2のカラムデコーダ
に送り、前記第2のアドレスビット組を該第2のロウデ
コーダおよび該第1のカラムデコーダに送るように操作
できるアドレストランスレータとを備えている。
路は、前記第1のアレイ内のあるロウを選択する第1の
ロウデコーダと、前記第2のアレイ内のあるロウを選択
する第2のロウデコーダと、該第1のアレイ内の少なく
とも1つのカラムを選択する第1のカラムデコーダと、
該第2のアレイ内の少なくとも1つのカラムを選択する
第2のカラムデコーダと、前記第1のアドレスビット組
を該第1のロウデコーダおよび該第2のカラムデコーダ
に送り、前記第2のアドレスビット組を該第2のロウデ
コーダおよび該第1のカラムデコーダに送るように操作
できるアドレストランスレータとを備えている。
【0025】さらに他の実施形態では、前記アレイはダ
イナミックランダムアクセスメモリセルアレイを備えて
いる。
イナミックランダムアクセスメモリセルアレイを備えて
いる。
【0026】さらに他の実施形態では、前記プロセッサ
は中央処理装置を備えている。
は中央処理装置を備えている。
【0027】本発明のアクセス方法は、ロウおよびカラ
ムからなるメモリセルアレイと付随のアドレッシング回
路とをそれぞれが有する第1および第2のメモリバンク
を備えたメモリサブシステム内のデータへのアクセス方
法であって、第1のアドレスビット組を用いて、該第1
のバンクのアレイ内のあるロウにアドレスするステップ
と、第2のアドレスビット組を用いて、該第1のバンク
のアレイ内のあるカラムにアドレスするステップと、該
第1のバンクのアレイの選択されたロウおよび選択され
たカラムの交点にあるメモリセルにアクセスするステッ
プと、該第2のアドレスビット組を用いて、該第2のバ
ンクのアレイ内のあるロウにアドレスするステップと、
該第1のアドレスビット組を用いて、該第2のバンクの
アレイ内のあるカラムにアドレスするステップと、該第
2のバンクのアレイの選択されたロウおよび選択された
カラムの交点にあるメモリセルにアクセスするステップ
とを包含し、そのことにより上記目的が達成される。
ムからなるメモリセルアレイと付随のアドレッシング回
路とをそれぞれが有する第1および第2のメモリバンク
を備えたメモリサブシステム内のデータへのアクセス方
法であって、第1のアドレスビット組を用いて、該第1
のバンクのアレイ内のあるロウにアドレスするステップ
と、第2のアドレスビット組を用いて、該第1のバンク
のアレイ内のあるカラムにアドレスするステップと、該
第1のバンクのアレイの選択されたロウおよび選択され
たカラムの交点にあるメモリセルにアクセスするステッ
プと、該第2のアドレスビット組を用いて、該第2のバ
ンクのアレイ内のあるロウにアドレスするステップと、
該第1のアドレスビット組を用いて、該第2のバンクの
アレイ内のあるカラムにアドレスするステップと、該第
2のバンクのアレイの選択されたロウおよび選択された
カラムの交点にあるメモリセルにアクセスするステップ
とを包含し、そのことにより上記目的が達成される。
【0028】好ましくは、前記第1のバンクのアレイの
メモリセルにアクセスする前記ステップの後に、該第1
のバンクの前記アドレッシング回路を非活動化するステ
ップをさらに包含する。
メモリセルにアクセスする前記ステップの後に、該第1
のバンクの前記アドレッシング回路を非活動化するステ
ップをさらに包含する。
【0029】他の実施形態では、前記第1のバンクのア
レイ内のメモリセルにアクセスする前記ステップと、前
記第2のバンクのアレイ内のメモリセルにアクセスする
前記ステップとを逐次的に行う。
レイ内のメモリセルにアクセスする前記ステップと、前
記第2のバンクのアレイ内のメモリセルにアクセスする
前記ステップとを逐次的に行う。
【0030】本発明の原理のある実施形態によるメモリ
システムは、メモリセルアレイを有する第1のメモリバ
ンクと、アレイ内のあるロウを選択するロウデコーダ
と、アレイ内の少なくとも1つのカラムを選択するカラ
ムデコーダとを備えている。メモリサブシステムもま
た、メモリセルアレイを有する第2のメモリバンクと、
アレイ内のあるロウを選択するロウデコーダと、アレイ
内の少なくとも1つのカラムを選択するカラムデコーダ
とを備えている。アドレス制御回路は、第1のアドレス
ビット組を第1のバンクのロウデコーダおよび第2のバ
ンクのカラムデコーダに与え、また、第2のアドレスビ
ット組を第1のバンクのカラムデコーダおよび第2のバ
ンクのロウデコーダに与えるものである。
システムは、メモリセルアレイを有する第1のメモリバ
ンクと、アレイ内のあるロウを選択するロウデコーダ
と、アレイ内の少なくとも1つのカラムを選択するカラ
ムデコーダとを備えている。メモリサブシステムもま
た、メモリセルアレイを有する第2のメモリバンクと、
アレイ内のあるロウを選択するロウデコーダと、アレイ
内の少なくとも1つのカラムを選択するカラムデコーダ
とを備えている。アドレス制御回路は、第1のアドレス
ビット組を第1のバンクのロウデコーダおよび第2のバ
ンクのカラムデコーダに与え、また、第2のアドレスビ
ット組を第1のバンクのカラムデコーダおよび第2のバ
ンクのロウデコーダに与えるものである。
【0031】本発明の別の実施形態によるメモリ装置
は、各々メモリセルアレイを有する複数のメモリバンク
と、ロウアドレスに応じてアレイ内のあるロウ上のセル
を選択するロウデコーダと、カラムアドレスに応じて選
択されたロウ上の少なくとも1つのセルにアクセスする
カラムデコーダとを備えている。このメモリ装置は、第
1および第2のアドレスビット組を受け取るように操作
できるアドレス制御回路をさらに備えている。アドレス
制御回路は、第1のアドレスビット組を第1の選択され
たバンクのロウデコーダに与え、第2のアドレスビット
組を第1のバンクのカラムデコーダに与え、これによっ
て第1のバンクのアレイ内の少なくとも1つの選択され
たセルにアクセスする。また、アドレス制御回路は、第
1のアドレスビット組を第2の選択されたバンクのカラ
ムデコーダに与え、第2のアドレスビット組を第2の選
択されたバンクのロウデコーダに与え、これにより第2
のバンクのアレイ内の少なくとも1つのセルにアクセス
する。
は、各々メモリセルアレイを有する複数のメモリバンク
と、ロウアドレスに応じてアレイ内のあるロウ上のセル
を選択するロウデコーダと、カラムアドレスに応じて選
択されたロウ上の少なくとも1つのセルにアクセスする
カラムデコーダとを備えている。このメモリ装置は、第
1および第2のアドレスビット組を受け取るように操作
できるアドレス制御回路をさらに備えている。アドレス
制御回路は、第1のアドレスビット組を第1の選択され
たバンクのロウデコーダに与え、第2のアドレスビット
組を第1のバンクのカラムデコーダに与え、これによっ
て第1のバンクのアレイ内の少なくとも1つの選択され
たセルにアクセスする。また、アドレス制御回路は、第
1のアドレスビット組を第2の選択されたバンクのカラ
ムデコーダに与え、第2のアドレスビット組を第2の選
択されたバンクのロウデコーダに与え、これにより第2
のバンクのアレイ内の少なくとも1つのセルにアクセス
する。
【0032】本発明の原理は、さらに処理システムにお
いても具現化される。この処理システムは、バスと、バ
スに接続されたプロセッサと、バスに接続されたコアロ
ジックと、バスに接続されたメモリとを備えている。メ
モリは、コアロジックからの第1および第2のアドレス
ビット組をバスを介して受け取るように操作できるイン
プット・アウトプット回路を備えている。また、メモリ
は、ロウおよびカラムからなる複数のメモリセルアレイ
を備えている。メモリは、第1のアドレスビット組に応
じて、第1の選択されたアレイ内のあるロウと、第2の
選択されたアレイ内の少なくとも1つのカラムとを、ま
た、第2のアドレスビット組に応じて、第1のアレイ内
の少なくとも1つのカラムと、第2のアレイ内のあるロ
ウとを選択するアドレッシング回路をさらに備えてい
る。
いても具現化される。この処理システムは、バスと、バ
スに接続されたプロセッサと、バスに接続されたコアロ
ジックと、バスに接続されたメモリとを備えている。メ
モリは、コアロジックからの第1および第2のアドレス
ビット組をバスを介して受け取るように操作できるイン
プット・アウトプット回路を備えている。また、メモリ
は、ロウおよびカラムからなる複数のメモリセルアレイ
を備えている。メモリは、第1のアドレスビット組に応
じて、第1の選択されたアレイ内のあるロウと、第2の
選択されたアレイ内の少なくとも1つのカラムとを、ま
た、第2のアドレスビット組に応じて、第1のアレイ内
の少なくとも1つのカラムと、第2のアレイ内のあるロ
ウとを選択するアドレッシング回路をさらに備えてい
る。
【0033】本発明の原理は、さらにメモリサブシステ
ム内のデータにアクセスする方法においても具現化され
る。このメモリサブシステムは第1および第2のメモリ
バンクを備えており、各バンクは、ロウおよびカラムか
らなるメモリセルアレイと、付随するアドレッシング回
路とを備えている。ある方法によれば、第1のアドレス
ビット組を用いて、第1のバンクのアレイ内のあるロウ
をアドレスし、第2のアドレスビット組を用いて、第1
のバンクのアレイ内のカラムをアドレスする。そして、
第1のバンクのアレイの選択されたロウと選択されたカ
ラムとの交点にあるメモリセルにアクセスする。また、
第2のアドレスビット組を用いて、第2のバンクのアレ
イ内のロウをアドレスし、第1のアドレスビット組を用
いて、第2のバンクのアレイ内のカラムをアドレスす
る。そして、第2のバンクのアレイの選択されたロウと
選択されたカラムとの交点にあるメモリセルにアクセス
する。
ム内のデータにアクセスする方法においても具現化され
る。このメモリサブシステムは第1および第2のメモリ
バンクを備えており、各バンクは、ロウおよびカラムか
らなるメモリセルアレイと、付随するアドレッシング回
路とを備えている。ある方法によれば、第1のアドレス
ビット組を用いて、第1のバンクのアレイ内のあるロウ
をアドレスし、第2のアドレスビット組を用いて、第1
のバンクのアレイ内のカラムをアドレスする。そして、
第1のバンクのアレイの選択されたロウと選択されたカ
ラムとの交点にあるメモリセルにアクセスする。また、
第2のアドレスビット組を用いて、第2のバンクのアレ
イ内のロウをアドレスし、第1のアドレスビット組を用
いて、第2のバンクのアレイ内のカラムをアドレスす
る。そして、第2のバンクのアレイの選択されたロウと
選択されたカラムとの交点にあるメモリセルにアクセス
する。
【0034】これまでの記載は、以下に示す発明の詳細
な説明がより良く理解されるように、本発明の特徴およ
び技術的な利点を大まかに説明したものである。本発明
のさらなる特徴および利点を以下に記載し、本発明のク
レームの主題とするものである。ここに開示される概念
および具体的な実施形態は、本発明と同様の目的を達成
する他の構成への改変またはその設計の基礎として容易
に利用できるものであることを当業者は理解する。ま
た、そのような同等の構成が添付のクレームに示された
本発明の思想および範囲を逸脱しないことを、当業者は
認識する。
な説明がより良く理解されるように、本発明の特徴およ
び技術的な利点を大まかに説明したものである。本発明
のさらなる特徴および利点を以下に記載し、本発明のク
レームの主題とするものである。ここに開示される概念
および具体的な実施形態は、本発明と同様の目的を達成
する他の構成への改変またはその設計の基礎として容易
に利用できるものであることを当業者は理解する。ま
た、そのような同等の構成が添付のクレームに示された
本発明の思想および範囲を逸脱しないことを、当業者は
認識する。
【0035】
【発明の実施の形態】本発明およびその利点をより完全
に理解するために、以下に、添付の図面を参照しながら
説明を行う。
に理解するために、以下に、添付の図面を参照しながら
説明を行う。
【0036】図1〜図4に図示された実施形態を参照す
ることによって、本発明の原理およびその利点が最良に
理解される。これらの図面において、同様の構成要素に
は同じ番号が付けられている。本発明の原理を具現化す
るメモリ装置は幅広い用途に有用であるが、説明の便宜
上、パーソナルコンピュータにおいて典型的に用いられ
る基本的な処理システムに関連して、これらのメモリ装
置を説明する。
ることによって、本発明の原理およびその利点が最良に
理解される。これらの図面において、同様の構成要素に
は同じ番号が付けられている。本発明の原理を具現化す
るメモリ装置は幅広い用途に有用であるが、説明の便宜
上、パーソナルコンピュータにおいて典型的に用いられ
る基本的な処理システムに関連して、これらのメモリ装
置を説明する。
【0037】図1は、処理システム100に関するハイ
レベル機能ブロック図である。システム100は、中央
処理装置101と、CPUローカルバス102と、コア
ロジック103と、ディスプレイコントローラ104
と、システムメモリ105と、デジタル・アナログ変換
器(DAC)106と、フレームバッファ108と、デ
ィスプレイ装置107と、オプションディスプレイ装置
107とを備えている。
レベル機能ブロック図である。システム100は、中央
処理装置101と、CPUローカルバス102と、コア
ロジック103と、ディスプレイコントローラ104
と、システムメモリ105と、デジタル・アナログ変換
器(DAC)106と、フレームバッファ108と、デ
ィスプレイ装置107と、オプションディスプレイ装置
107とを備えている。
【0038】CPU101は「マスタ」であり、システ
ム100の全体的な動作を制御する。なかでも、CPU
101は、様々なデータ処理機能を行い、ユーザコマン
ドおよび/またはアプリケーションソフトウェアの実行
に応じて、ディスプレイ装置107に表示されるグラフ
ィックデータの内容を決定する。CPU101は、汎用
パーソナルコンピュータ用の、例えばIntel Pentiumク
ラスの汎用マイクロプロセッサである。CPU101
は、CPUローカルバス102を介してシステム100
のその他の部分と情報のやりとりを行う。CPUローカ
ルバス102は、例えば、専用バス、あるいは(当業界
で一般的な)汎用バスである。
ム100の全体的な動作を制御する。なかでも、CPU
101は、様々なデータ処理機能を行い、ユーザコマン
ドおよび/またはアプリケーションソフトウェアの実行
に応じて、ディスプレイ装置107に表示されるグラフ
ィックデータの内容を決定する。CPU101は、汎用
パーソナルコンピュータ用の、例えばIntel Pentiumク
ラスの汎用マイクロプロセッサである。CPU101
は、CPUローカルバス102を介してシステム100
のその他の部分と情報のやりとりを行う。CPUローカ
ルバス102は、例えば、専用バス、あるいは(当業界
で一般的な)汎用バスである。
【0039】コアロジック103は、CPU101の管
理下で、CPU101、ディスプレイコントローラ10
4、およびシステムメモリ105間でのデータ、アドレ
ス、制御信号および命令のやりとりを制御する。コアロ
ジック103は、システムの他の部分、特にCPU10
1、とコンパチブルに設計されたいかなる汎用コアロジ
ックチップ組であっても良い。図示したシステムにおけ
るチップ112のような1つ以上のコアロジックチップ
は、通常「アドレス/システムコントローラインテンシ
ブ」であり、図1および図2のチップ114のような1
つ以上のコアロジックチップは、「データインテンシ
ブ」である。一般的に、アドレスインテンシブコアロジ
ックチップ112は、CPUバス102のアドレスパス
を用いてCPU101とインターフェースをとり、キャ
ッシュタグ、セットアソシエイティブキャッシュタグ、
およびキャッシュの一貫性を保つのに必要な他のデータ
を含むキャッシュメモリを備え、キャッシュ「バススヌ
ーピング(bus snooping)」を行い、システムメモリまた
はキャッシュ内のDRAMに必要な制御信号を発生し、
一般的な管理処理を制御する。一般的に、データインテ
ンシブチップ114は、CPUバス102のデータパス
を用いてCPU101とインターフェースをとり、アド
レスチップ112またはCPU101にサイクル完結レ
スポンスを送出し、サイクルが非完結である場合はその
動作を中断することもあり、バス102のデータパスの
アービトレーションを行う。
理下で、CPU101、ディスプレイコントローラ10
4、およびシステムメモリ105間でのデータ、アドレ
ス、制御信号および命令のやりとりを制御する。コアロ
ジック103は、システムの他の部分、特にCPU10
1、とコンパチブルに設計されたいかなる汎用コアロジ
ックチップ組であっても良い。図示したシステムにおけ
るチップ112のような1つ以上のコアロジックチップ
は、通常「アドレス/システムコントローラインテンシ
ブ」であり、図1および図2のチップ114のような1
つ以上のコアロジックチップは、「データインテンシ
ブ」である。一般的に、アドレスインテンシブコアロジ
ックチップ112は、CPUバス102のアドレスパス
を用いてCPU101とインターフェースをとり、キャ
ッシュタグ、セットアソシエイティブキャッシュタグ、
およびキャッシュの一貫性を保つのに必要な他のデータ
を含むキャッシュメモリを備え、キャッシュ「バススヌ
ーピング(bus snooping)」を行い、システムメモリまた
はキャッシュ内のDRAMに必要な制御信号を発生し、
一般的な管理処理を制御する。一般的に、データインテ
ンシブチップ114は、CPUバス102のデータパス
を用いてCPU101とインターフェースをとり、アド
レスチップ112またはCPU101にサイクル完結レ
スポンスを送出し、サイクルが非完結である場合はその
動作を中断することもあり、バス102のデータパスの
アービトレーションを行う。
【0040】CPU101は、直接、あるいは外部(L
2)キャッシュ115を介して、コアロジック103と
情報のやりとりを行う。L2キャッシュ115は、例え
ば、256Kバイト高速SRAM装置である。CPU1
01は、通常16Kバイトまでのオンボード(L1)キ
ャッシュを含み得る。
2)キャッシュ115を介して、コアロジック103と
情報のやりとりを行う。L2キャッシュ115は、例え
ば、256Kバイト高速SRAM装置である。CPU1
01は、通常16Kバイトまでのオンボード(L1)キ
ャッシュを含み得る。
【0041】ディスプレイコントローラ104は、いか
なる汎用VGAディスプレイコントローラであっても良
い。例えば、ディスプレイコントローラ104は、Cirr
us Logic CL-GD754xシリーズのディスプレイコントロー
ラの1つであっても良い。これらのコントローラの構成
および動作はCL-GD754x Application Book、Rev. 1.0、
1994年11月22日、およびCL-GD7542 LCD VGA Controller
Preliminary Data Book、Rev. 1.0.2 、1994年6月、
に記載されている。これらは、California、Fremont、C
irrus Logic社から入手可能であり、ここに参考までに
援用する。ディスプレイコントローラ104は、CPU
101からのデータ、命令、および/またはアドレス
を、コアロジック103を介して、あるいはCPU10
1から直接CPUローカルバス102を介して受け取る
ことができる。データ、命令およびアドレスは、ディス
プレイコントローラ104およびシステムメモリ105
の間で、コアロジック103を介してやりとりされる。
また、アドレスおよび命令は、コアロジック103およ
びディスプレイコントローラ104の間で、PCIロー
カルバス等のローカルバス116を介してやりとりされ
る。一般的に、ディスプレイコントローラ104は、ス
クリーンリフレッシュを制御し、ラインドロー、多角形
塗りつぶし、カラースペース変換、ディスプレイデータ
補間およびズーミング、並びにビデオストリーミング等
の限られた種類のグラフィック機能を実行し、かつパワ
ーマネージメント等の他のルーチン処理機能を受け持
つ。最も重要なことは、ディスプレイコントローラ10
4が、スクリーンリフレッシュの間、フレームバッファ
108からディスプレイ装置107へのピクセルデータ
のラスタを制御し、表示データ更新の間は、CPU10
1およびフレームバッファ108とインターフェースを
とることである。ビデオデータは、ディスプレイコント
ローラ104に直接入力され得る。
なる汎用VGAディスプレイコントローラであっても良
い。例えば、ディスプレイコントローラ104は、Cirr
us Logic CL-GD754xシリーズのディスプレイコントロー
ラの1つであっても良い。これらのコントローラの構成
および動作はCL-GD754x Application Book、Rev. 1.0、
1994年11月22日、およびCL-GD7542 LCD VGA Controller
Preliminary Data Book、Rev. 1.0.2 、1994年6月、
に記載されている。これらは、California、Fremont、C
irrus Logic社から入手可能であり、ここに参考までに
援用する。ディスプレイコントローラ104は、CPU
101からのデータ、命令、および/またはアドレス
を、コアロジック103を介して、あるいはCPU10
1から直接CPUローカルバス102を介して受け取る
ことができる。データ、命令およびアドレスは、ディス
プレイコントローラ104およびシステムメモリ105
の間で、コアロジック103を介してやりとりされる。
また、アドレスおよび命令は、コアロジック103およ
びディスプレイコントローラ104の間で、PCIロー
カルバス等のローカルバス116を介してやりとりされ
る。一般的に、ディスプレイコントローラ104は、ス
クリーンリフレッシュを制御し、ラインドロー、多角形
塗りつぶし、カラースペース変換、ディスプレイデータ
補間およびズーミング、並びにビデオストリーミング等
の限られた種類のグラフィック機能を実行し、かつパワ
ーマネージメント等の他のルーチン処理機能を受け持
つ。最も重要なことは、ディスプレイコントローラ10
4が、スクリーンリフレッシュの間、フレームバッファ
108からディスプレイ装置107へのピクセルデータ
のラスタを制御し、表示データ更新の間は、CPU10
1およびフレームバッファ108とインターフェースを
とることである。ビデオデータは、ディスプレイコント
ローラ104に直接入力され得る。
【0042】デジタル・アナログ変換器106は、ディ
スプレイコントローラ104からデジタルデータを受け
取り、これに応じてアナログデータを出力してディスプ
レイ107aおよび107b(使用時)を駆動する。図
示した実施形態において、DAC106は、ディスプレ
イコントローラ104と一体に単一のチップ上に設けら
れている。システム100の個々の実施形態によって
は、DAC106が、カラーパレット、YUV/RGB
フォーマット変換回路、および/またはX、Yズーミン
グ回路等を含み得る。ディスプレイ107は、例えば、
CRT装置、液晶ディスプレイ、エレクトロルミネッセ
ンスディスプレイ、プラズマディスプレイ、あるいは、
複数の画素から成るスクリーン上に画像を表示する他の
種類のディスプレイ装置である。他の実施形態において
は、「ディスプレイ」107が、レーザープリンタ、ま
たは同様の文書表示/印刷機器等の他の種類の出力装置
であり得る。
スプレイコントローラ104からデジタルデータを受け
取り、これに応じてアナログデータを出力してディスプ
レイ107aおよび107b(使用時)を駆動する。図
示した実施形態において、DAC106は、ディスプレ
イコントローラ104と一体に単一のチップ上に設けら
れている。システム100の個々の実施形態によって
は、DAC106が、カラーパレット、YUV/RGB
フォーマット変換回路、および/またはX、Yズーミン
グ回路等を含み得る。ディスプレイ107は、例えば、
CRT装置、液晶ディスプレイ、エレクトロルミネッセ
ンスディスプレイ、プラズマディスプレイ、あるいは、
複数の画素から成るスクリーン上に画像を表示する他の
種類のディスプレイ装置である。他の実施形態において
は、「ディスプレイ」107が、レーザープリンタ、ま
たは同様の文書表示/印刷機器等の他の種類の出力装置
であり得る。
【0043】システム100内のデータパスは、個々の
設計により異なる。例えば、システム100は、「64
ビット」あるいは「72ビット」システムであり得る。
説明の便宜上、64ビットシステムが選択されたものと
する。その場合、CPUバス102およびPCIバス1
16のデータパス、コアロジック103を通ってシステ
ムメモリ109(105)およびディスプレイコントロ
ーラ104に接続されるデータパスを含むデータ接続、
およびディスプレイコントローラ104とフレームバッ
ファ108との間のデータ相互接続は、全て64ビット
幅となる。アドレス相互接続は、メモリの大きさや、デ
ータバイト選択、エラー検出・訂正、および仮想メモリ
操作等をサポートする必要の有無等の要因に依存して異
なる。今日の典型的なCPUプロセッサシステムにおい
ては、CPUバス102およびPCIバス116のアド
レス部は、通常30ビット幅のオーダーである。
設計により異なる。例えば、システム100は、「64
ビット」あるいは「72ビット」システムであり得る。
説明の便宜上、64ビットシステムが選択されたものと
する。その場合、CPUバス102およびPCIバス1
16のデータパス、コアロジック103を通ってシステ
ムメモリ109(105)およびディスプレイコントロ
ーラ104に接続されるデータパスを含むデータ接続、
およびディスプレイコントローラ104とフレームバッ
ファ108との間のデータ相互接続は、全て64ビット
幅となる。アドレス相互接続は、メモリの大きさや、デ
ータバイト選択、エラー検出・訂正、および仮想メモリ
操作等をサポートする必要の有無等の要因に依存して異
なる。今日の典型的なCPUプロセッサシステムにおい
ては、CPUバス102およびPCIバス116のアド
レス部は、通常30ビット幅のオーダーである。
【0044】図2は、本発明の原理を有効に適用し得る
別のシステム構造である。本実施例では、メモリ105
は、「統一」メモリシステムである。なぜなら、システ
ムメモリ109およびフレームバッファ108は、共
に、単一の集積回路または集積回路バンク内に設けられ
ているからである。これは、フレームバッファがシステ
ムメモリから分離され、ディスプレイコントローラを介
して、システムの他の部分とインターフェースを取るよ
うなシステムとは、対称的なものである。好ましくは、
システムメモリ109もまた、CPU101のコマンド
に基づいて、様々な処理機能およびアプリケーションプ
ログラムの実行に必要な、データ、アドレス、および命
令を格納する従来のシステムメモリである。従来のシス
テム同様、フレームバッファ108は、ディスプレイ装
置107のスクリーン上に所望の画像を生成するために
必要なピクセルデータを格納する。
別のシステム構造である。本実施例では、メモリ105
は、「統一」メモリシステムである。なぜなら、システ
ムメモリ109およびフレームバッファ108は、共
に、単一の集積回路または集積回路バンク内に設けられ
ているからである。これは、フレームバッファがシステ
ムメモリから分離され、ディスプレイコントローラを介
して、システムの他の部分とインターフェースを取るよ
うなシステムとは、対称的なものである。好ましくは、
システムメモリ109もまた、CPU101のコマンド
に基づいて、様々な処理機能およびアプリケーションプ
ログラムの実行に必要な、データ、アドレス、および命
令を格納する従来のシステムメモリである。従来のシス
テム同様、フレームバッファ108は、ディスプレイ装
置107のスクリーン上に所望の画像を生成するために
必要なピクセルデータを格納する。
【0045】図3は、本発明の原理を具現化するメモリ
20を示す機能ブロック図である。好適な実施形態にお
いて、メモリ20は単一の集積回路チップ上に作製され
るが、本発明は、単一のチップの実施形態に限定される
ものではない。
20を示す機能ブロック図である。好適な実施形態にお
いて、メモリ20は単一の集積回路チップ上に作製され
るが、本発明は、単一のチップの実施形態に限定される
ものではない。
【0046】図示した実施形態において、メモリ20
は、個別にアドレスできる2つのバンク200aおよび
200b(バンク1およびバンク2)として構成されて
いる。バンク200のそれぞれは、M個のロウおよびN
個のカラムから成るメモリセルアレイ201を含む。好
適な実施形態において、メモリセルはダイナミックラン
ダムアクセスメモリ(DRAM)セルであるが、別の実
施形態においては、スタティックランダムアクセスメモ
リ(SRAM)セル、あるいは強誘電体ランダムアクセ
スメモリ(FRAM)セル等の他のメモリ装置を用いて
も良い。説明の便宜上、各アレイバンク200は、それ
ぞれ1024ロウおよび1024カラムから成るアレイ
201を有する1メガビット×1構成であるものとす
る。
は、個別にアドレスできる2つのバンク200aおよび
200b(バンク1およびバンク2)として構成されて
いる。バンク200のそれぞれは、M個のロウおよびN
個のカラムから成るメモリセルアレイ201を含む。好
適な実施形態において、メモリセルはダイナミックラン
ダムアクセスメモリ(DRAM)セルであるが、別の実
施形態においては、スタティックランダムアクセスメモ
リ(SRAM)セル、あるいは強誘電体ランダムアクセ
スメモリ(FRAM)セル等の他のメモリ装置を用いて
も良い。説明の便宜上、各アレイバンク200は、それ
ぞれ1024ロウおよび1024カラムから成るアレイ
201を有する1メガビット×1構成であるものとす
る。
【0047】各アレイ201の各ロウのセルは、導電ワ
ード線によって制御される。導電ワード線は、付随のロ
ウデコーダ202によって制御される。好ましくは、各
ロウデコーダ202は、対応するワード線を論理ハイに
プリチャージすることによって、アクセスするロウを、
受け取ったロウアドレス毎に、1つ選択する従来のロウ
デコーダである。
ード線によって制御される。導電ワード線は、付随のロ
ウデコーダ202によって制御される。好ましくは、各
ロウデコーダ202は、対応するワード線を論理ハイに
プリチャージすることによって、アクセスするロウを、
受け取ったロウアドレス毎に、1つ選択する従来のロウ
デコーダである。
【0048】各アレイ201のカラムは、少なくとも1
つのビット線(通常、カラム毎に、DRAMセルの場合
は1つ、SRAMセルの場合は2つのビット線)を含
む。好適な実施形態においては、各アレイのビット線
は、従来型センスアンプ203および従来型カラムデコ
ーダ204のバンクに接続されている。アクセスの間、
センスアンプ203は、選択されたロウ上の全てのセル
のデータをラッチする。各カラムデコーダは、アクセス
(読み出しまたは書き込み)するカラムを、受け取った
カラムアドレス毎に、1つ以上選択する。「×1」装置
(by 1 device)を想定した本実施例においては、各バン
ク200のI/Oワード(位置)幅は1ビットである。
従って、選択されたロウ上の1つのカラムの1つのセル
が、対応するカラムデコーダ204を介してアクセスさ
れるカラムアドレスである。読み出しの際には、アクセ
スされている位置のデータが回路208内のデータ読み
出しラッチに送られる。書き込みの際には、回路208
内の書き込みバッファがカラムデコーダ204およびセ
ンスアンプ203を介してデータをアクセスされている
位置へと送る。
つのビット線(通常、カラム毎に、DRAMセルの場合
は1つ、SRAMセルの場合は2つのビット線)を含
む。好適な実施形態においては、各アレイのビット線
は、従来型センスアンプ203および従来型カラムデコ
ーダ204のバンクに接続されている。アクセスの間、
センスアンプ203は、選択されたロウ上の全てのセル
のデータをラッチする。各カラムデコーダは、アクセス
(読み出しまたは書き込み)するカラムを、受け取った
カラムアドレス毎に、1つ以上選択する。「×1」装置
(by 1 device)を想定した本実施例においては、各バン
ク200のI/Oワード(位置)幅は1ビットである。
従って、選択されたロウ上の1つのカラムの1つのセル
が、対応するカラムデコーダ204を介してアクセスさ
れるカラムアドレスである。読み出しの際には、アクセ
スされている位置のデータが回路208内のデータ読み
出しラッチに送られる。書き込みの際には、回路208
内の書き込みバッファがカラムデコーダ204およびセ
ンスアンプ203を介してデータをアクセスされている
位置へと送る。
【0049】好適な実施形態においては、ロウデコーダ
202、センスアンプ203およびカラムデコーダ20
4は、当該分野において公知のダイナミック回路であ
る。"A5-volt Only 64k DRAM"、L.S. White、N.H. Hon
g、D.J. Redwine、およびG.R.Mohan Rao、Internationa
l Solid State Circuit Conference 1980、Digest ofTe
chnical Papers、230頁〜231頁には、ダイナミックデコ
ードおよびセンスを行う典型的な回路、並びに図示した
ダイナミック回路のアクティブおよびプリチャージサイ
クルを制御するクロックスキームが記載されており、こ
こに、参考までに援用する。
202、センスアンプ203およびカラムデコーダ20
4は、当該分野において公知のダイナミック回路であ
る。"A5-volt Only 64k DRAM"、L.S. White、N.H. Hon
g、D.J. Redwine、およびG.R.Mohan Rao、Internationa
l Solid State Circuit Conference 1980、Digest ofTe
chnical Papers、230頁〜231頁には、ダイナミックデコ
ードおよびセンスを行う典型的な回路、並びに図示した
ダイナミック回路のアクティブおよびプリチャージサイ
クルを制御するクロックスキームが記載されており、こ
こに、参考までに援用する。
【0050】また、DRAMの基本動作原理は、以下の
文献にも記載されている。"A 64-kDynamic RAM Needs O
nly One 5-volt Supply to Outstrip 16k Parts"、G.R.
Mohan Rao、およびJohn Hewkin、Electronics、1978年
9月28日、109頁〜116頁;"A 1Mb DRAM With Design-Fo
r-Test Functions"、J.Neal、B. Holland、S. Inoue、
W.K. Loh、H. McAdams、およびK. Poteet、Internation
al Solid State Circuit Conference 1986、Digest of
Technical Papers、264頁〜265頁;"A 4 Mb DRAM With
Half Internal-Voltage Bitline Precharge"、Internat
ional Solid State Circuit Conference 1986、Digest
of Technical Papers、270頁〜271頁;"A Full Bit Pre
fetch Architecture For Synchronous DRAMs"、T. Suna
ga、K. Hosokawa、Y. Nakamura、M. Ichinose、A Moriw
aki、S. Kakimi、およびN. Kato、IEEE Journal of Sol
id State Circuits、Vol 30.、No. 9、1995年9月、994
頁〜1005頁;および"DRAM Macros For ASIC Chips"、IE
EE Journal of Solid State Circuits、Vol 30.、No.
9、1995年9月、1006頁〜1014頁。これらは、ここに参
考までに援用するものである。
文献にも記載されている。"A 64-kDynamic RAM Needs O
nly One 5-volt Supply to Outstrip 16k Parts"、G.R.
Mohan Rao、およびJohn Hewkin、Electronics、1978年
9月28日、109頁〜116頁;"A 1Mb DRAM With Design-Fo
r-Test Functions"、J.Neal、B. Holland、S. Inoue、
W.K. Loh、H. McAdams、およびK. Poteet、Internation
al Solid State Circuit Conference 1986、Digest of
Technical Papers、264頁〜265頁;"A 4 Mb DRAM With
Half Internal-Voltage Bitline Precharge"、Internat
ional Solid State Circuit Conference 1986、Digest
of Technical Papers、270頁〜271頁;"A Full Bit Pre
fetch Architecture For Synchronous DRAMs"、T. Suna
ga、K. Hosokawa、Y. Nakamura、M. Ichinose、A Moriw
aki、S. Kakimi、およびN. Kato、IEEE Journal of Sol
id State Circuits、Vol 30.、No. 9、1995年9月、994
頁〜1005頁;および"DRAM Macros For ASIC Chips"、IE
EE Journal of Solid State Circuits、Vol 30.、No.
9、1995年9月、1006頁〜1014頁。これらは、ここに参
考までに援用するものである。
【0051】好適な実施形態において、アドレスは、カ
ラムアドレスバッファ205、アドレストランスレータ
206、およびカラムアドレスバッファ207を介し
て、ロウデコーダ202およびカラムデコーダ204に
与えられる。これらの回路ブロックについては、後に述
べる。
ラムアドレスバッファ205、アドレストランスレータ
206、およびカラムアドレスバッファ207を介し
て、ロウデコーダ202およびカラムデコーダ204に
与えられる。これらの回路ブロックについては、後に述
べる。
【0052】インプット・アウトプット制御回路208
は、上記システム内のコアロジック103等の外部回路
を用いて、メモリ200とインターフェースをとる。回
路208は、上記のデータ読み出しラッチおよび書き込
みバッファを含む従来型のデータ・アドレスのバッファ
およびラッチと、アドレスレベルトランスレータと、ク
ロック発生回路と、ページモードカラムアドレス加算・
ジャンプ回路とを備えている。好ましくは、回路208
は、それぞれロウアドレスストロボ(/RAS)および
カラムアドレスストロボ(/CAS)に応じて複合アド
レスバスから、ワード直列なロウアドレスおよびカラム
アドレスをラッチする。同期DRAM設計において、基
本的なDRAM動作については、マスタクロックが命令
を出す。
は、上記システム内のコアロジック103等の外部回路
を用いて、メモリ200とインターフェースをとる。回
路208は、上記のデータ読み出しラッチおよび書き込
みバッファを含む従来型のデータ・アドレスのバッファ
およびラッチと、アドレスレベルトランスレータと、ク
ロック発生回路と、ページモードカラムアドレス加算・
ジャンプ回路とを備えている。好ましくは、回路208
は、それぞれロウアドレスストロボ(/RAS)および
カラムアドレスストロボ(/CAS)に応じて複合アド
レスバスから、ワード直列なロウアドレスおよびカラム
アドレスをラッチする。同期DRAM設計において、基
本的なDRAM動作については、マスタクロックが命令
を出す。
【0053】各バンク200が、1024×1024の
アレイ201を有する1メガビット×1構成である本実
施例においては、与えられたバンクの与えられた1ビッ
ト位置へのランダムアクセスのためには10ロウおよび
10カラムのアドレスビットが必要となる(即ち、10
アドレスビットによって1024の中から1つが選択さ
れる)。説明の便宜上、コアロジック103から受け取
ったアドレスビットA0〜A9はロウアドレスビット、
アドレスA10〜A19はカラムアドレスビットである
ものとする。
アレイ201を有する1メガビット×1構成である本実
施例においては、与えられたバンクの与えられた1ビッ
ト位置へのランダムアクセスのためには10ロウおよび
10カラムのアドレスビットが必要となる(即ち、10
アドレスビットによって1024の中から1つが選択さ
れる)。説明の便宜上、コアロジック103から受け取
ったアドレスビットA0〜A9はロウアドレスビット、
アドレスA10〜A19はカラムアドレスビットである
ものとする。
【0054】メモリアレイ201へのアクセス(読み出
しおよび書き込み)は、好ましくは、次にように行われ
る。図4に、タイミング図の一例を示す。/RASがハ
イである間、メモリ20はプリチャージ中である。段階
的にプリチャージを行っても良いが、好ましくは、両バ
ンク200が1度にプリチャージされる。上記ロウデコ
ーダ204、カラムデコーダ202、およびセンスアン
プ203のダイナミック回路等のダイナミック回路内の
様々なノードは、プリチャージの間、所定の電圧とされ
る。つまり、プリチャージの間、センスアンプ203は
等化されている。
しおよび書き込み)は、好ましくは、次にように行われ
る。図4に、タイミング図の一例を示す。/RASがハ
イである間、メモリ20はプリチャージ中である。段階
的にプリチャージを行っても良いが、好ましくは、両バ
ンク200が1度にプリチャージされる。上記ロウデコ
ーダ204、カラムデコーダ202、およびセンスアン
プ203のダイナミック回路等のダイナミック回路内の
様々なノードは、プリチャージの間、所定の電圧とされ
る。つまり、プリチャージの間、センスアンプ203は
等化されている。
【0055】/RASがローに移行するとアクティブ期
間が始まる。ビットA0〜A9から成る、コアロジック
103からのロウアドレスは、/RASの立ち下がり時
に受け取られ、回路208内のアドレスラッチ内にラッ
チされる。次に、ビットA10〜A19から成るカラム
アドレスは、/CASの立ち下がり時に、コアロジック
103から受け取られ、アドレスラッチ内にラッチされ
る。
間が始まる。ビットA0〜A9から成る、コアロジック
103からのロウアドレスは、/RASの立ち下がり時
に受け取られ、回路208内のアドレスラッチ内にラッ
チされる。次に、ビットA10〜A19から成るカラム
アドレスは、/CASの立ち下がり時に、コアロジック
103から受け取られ、アドレスラッチ内にラッチされ
る。
【0056】好ましくはトランスレーションルックアヘ
ッドバッファであるアドレストランスレータ206は、
受け取ったロウアドレスビットA0〜A9を、ロウアド
レスバッファ207を介して、バンク1のロウデコーダ
202aへ与え、一方、受け取ったカラムアドレスビッ
トA10〜A19を、カラムアドレスバッファ205を
介して、バンク1のカラムデコーダ204aへ与える。
本実施例においては、1ビット位置(セル)は、データ
バス209を介してアクセスされる。好ましくは、ロウ
デコーダ202a、センスアンプ203a、およびカラ
ムデコーダ204aのバンク1ダイナミック回路は、バ
ンク1がアクセスされた後、電力節約のためにターンオ
フされる。段階的にプリチャージを行う場合、バンク1
のアクセス中のある時点において、バンク2がまだプリ
チャージ中であっても良い。
ッドバッファであるアドレストランスレータ206は、
受け取ったロウアドレスビットA0〜A9を、ロウアド
レスバッファ207を介して、バンク1のロウデコーダ
202aへ与え、一方、受け取ったカラムアドレスビッ
トA10〜A19を、カラムアドレスバッファ205を
介して、バンク1のカラムデコーダ204aへ与える。
本実施例においては、1ビット位置(セル)は、データ
バス209を介してアクセスされる。好ましくは、ロウ
デコーダ202a、センスアンプ203a、およびカラ
ムデコーダ204aのバンク1ダイナミック回路は、バ
ンク1がアクセスされた後、電力節約のためにターンオ
フされる。段階的にプリチャージを行う場合、バンク1
のアクセス中のある時点において、バンク2がまだプリ
チャージ中であっても良い。
【0057】次に、アドレストランスレータ206は、
アドレスビットA0〜A9をバンク2のカラムデコーダ
204bに与え、アドレスビットA10〜A19をバン
ク2のロウデコーダ202bに与える。つまり、バンク
1にアクセスするために用いられたロウアドレスおよび
カラムアドレスは、バンク2では、その役割が反対にな
り、それぞれバンク2のカラムアドレスおよびロウアド
レスとなる。バンク2のアレイ201b内のアドレスさ
れたセルは、その後データバス209を介してアクセス
される。ロウデコーダ202b、センスアンプ203b
およびカラムデコーダ204bを含むバンク2ダイナミ
ック回路は、アクセス終了後、電力節約のためにターン
オフされる。そして、/RASの立ち上がり時に、バン
ク1およびバンク2の両方がプリチャージに移行する。
アドレスビットA0〜A9をバンク2のカラムデコーダ
204bに与え、アドレスビットA10〜A19をバン
ク2のロウデコーダ202bに与える。つまり、バンク
1にアクセスするために用いられたロウアドレスおよび
カラムアドレスは、バンク2では、その役割が反対にな
り、それぞれバンク2のカラムアドレスおよびロウアド
レスとなる。バンク2のアレイ201b内のアドレスさ
れたセルは、その後データバス209を介してアクセス
される。ロウデコーダ202b、センスアンプ203b
およびカラムデコーダ204bを含むバンク2ダイナミ
ック回路は、アクセス終了後、電力節約のためにターン
オフされる。そして、/RASの立ち上がり時に、バン
ク1およびバンク2の両方がプリチャージに移行する。
【0058】読み出しの際には、バンク1およびバンク
2からそれぞれアクセスされる各1ビットワードは、イ
ンプット・アウトプットおよび制御用回路208を介し
て、ワード直列に出力され得る。この場合、必要となる
のは1データピン(DQ0)のみである。もしくは、2
つの1ビットワードを連結して、レジスタまたはラッチ
を用いて単一の1ビットワードとし、2ピンデータポー
ト(ピンDQ0〜DQ2)を介して出力しても良い。同
様に、書き込みの際のインプットは、単一の2ビットワ
ードとして2ピンを介して、あるいは、ワード直列に受
け取った1ビットワードとして1ピンを介して行うこと
ができる。いずれの場合においても、バンク1およびバ
ンク2には、それぞれのアクセスの間に1ビットワード
が逐次送られる。
2からそれぞれアクセスされる各1ビットワードは、イ
ンプット・アウトプットおよび制御用回路208を介し
て、ワード直列に出力され得る。この場合、必要となる
のは1データピン(DQ0)のみである。もしくは、2
つの1ビットワードを連結して、レジスタまたはラッチ
を用いて単一の1ビットワードとし、2ピンデータポー
ト(ピンDQ0〜DQ2)を介して出力しても良い。同
様に、書き込みの際のインプットは、単一の2ビットワ
ードとして2ピンを介して、あるいは、ワード直列に受
け取った1ビットワードとして1ピンを介して行うこと
ができる。いずれの場合においても、バンク1およびバ
ンク2には、それぞれのアクセスの間に1ビットワード
が逐次送られる。
【0059】上記のように、図示した実施形態におい
て、各バンク200は、1メガビット×1のサブシステ
ムとして構成され、各アレイ201は、1024ロウお
よび1024カラムのメモリセルにより構成される。結
果的に、各ビット位置にアクセスするために、10ロウ
および10カラムのアドレスビットが必要となる。別の
実施形態においては、×4、×8、×16、等の他の構
成を用いることも可能である。これらの別の実施形態に
おいては、アレイ201aのロウを全てアドレスするの
に必要なロウアドレスの数と、アレイ201bのカラム
を全てアドレスするのに必要なカラムアドレスの数とが
等しくなり、かつその逆も等しくなるような非対称アレ
イ201を用いるのが好ましい。例えば、各バンク20
0は、選択されたロウ上の4つのカラムの4つのセルが
カラムアドレス毎にアクセスされる、「×4」サブシス
テムとして構成される。この場合、各アレイ201は、
256ロウおよび1024カラムで構成され得る。する
と、例えば、8アドレスビットを用いて、一方のアレイ
201内のいずれか1つのロウ、および他方のアレイ2
01内のいずれか4つのカラムにアドレスし、これによ
り、1つの4ビットの位置にアクセスできる。つまり、
一方のバンク200へのロウアドレスは、ビットを他方
のバンク200へのカラムアドレスのビットにマップす
る。
て、各バンク200は、1メガビット×1のサブシステ
ムとして構成され、各アレイ201は、1024ロウお
よび1024カラムのメモリセルにより構成される。結
果的に、各ビット位置にアクセスするために、10ロウ
および10カラムのアドレスビットが必要となる。別の
実施形態においては、×4、×8、×16、等の他の構
成を用いることも可能である。これらの別の実施形態に
おいては、アレイ201aのロウを全てアドレスするの
に必要なロウアドレスの数と、アレイ201bのカラム
を全てアドレスするのに必要なカラムアドレスの数とが
等しくなり、かつその逆も等しくなるような非対称アレ
イ201を用いるのが好ましい。例えば、各バンク20
0は、選択されたロウ上の4つのカラムの4つのセルが
カラムアドレス毎にアクセスされる、「×4」サブシス
テムとして構成される。この場合、各アレイ201は、
256ロウおよび1024カラムで構成され得る。する
と、例えば、8アドレスビットを用いて、一方のアレイ
201内のいずれか1つのロウ、および他方のアレイ2
01内のいずれか4つのカラムにアドレスし、これによ
り、1つの4ビットの位置にアクセスできる。つまり、
一方のバンク200へのロウアドレスは、ビットを他方
のバンク200へのカラムアドレスのビットにマップす
る。
【0060】本発明の原理は、上述の「×4」サブシス
テムのような非対称のアレイを有する複数ビット位置サ
ブシステムに限定されるものではない。しかし、複数ビ
ット位置の実施形態に対称アレイを用いた場合、必要と
なるロウおよびカラムアドレスビットの数が等しくなら
ない。説明の便宜上、各バンク200が「×4」サブシ
ステムバンクとして構成されるものとする。また、各ア
レイ201は1024ロウおよび1024カラムから成
るものとする。この場合、各アレイ201を全てアドレ
スするのに10ロウアドレスビットおよび8カラムビッ
トが必要になる。本発明の原理によれば、アクセスする
カラムを選択するのはその内の8ビットだけであるが、
依然10ビットがトランスレータ206によって各カラ
ムデコーダ204に与えられ、デコードされる。102
4ロウの内の1つを単独に選択するには、依然10ビッ
トが必要である。従って、トランスレータ203による
トランスレーションの後に、第1のバンク200内の複
数のロウが、第2のバンク2内の単一の位置(1群のカ
ラム)にマップする。この場合、トランスレーションの
後に第2のバンク200内の適切なカラムに同時にアク
セスするために、CPU101およびコアロジック10
3は、第1のバンク200へのロウアドレスを生成する
際に、ルックアヘッド(先取り)を行う。CPU101
は、例えば、バンク1内の複数のロウからアクセスされ
るデータフィールドに関連するデータフィールドを、バ
ンク2内の単一の位置または位置組内に配しても良い。
あるいは、CPU101は、単に、与えられたロウアド
レスまたはその位置にマップするアドレスの、バンク2
内の対応位置へ、回路208を介して、データをインプ
ット・アウトプットする動作を非活動化しても良い。も
しくは、バンク1内の複数のロウアドレスがバンク2内
の同じグループのカラムにマップする場合、特定のロウ
アドレスに関して、バンク1へのロウアドレスビットを
バンク2へのカラムアドレスへトランスレーションする
動作を非活動化しても良い。
テムのような非対称のアレイを有する複数ビット位置サ
ブシステムに限定されるものではない。しかし、複数ビ
ット位置の実施形態に対称アレイを用いた場合、必要と
なるロウおよびカラムアドレスビットの数が等しくなら
ない。説明の便宜上、各バンク200が「×4」サブシ
ステムバンクとして構成されるものとする。また、各ア
レイ201は1024ロウおよび1024カラムから成
るものとする。この場合、各アレイ201を全てアドレ
スするのに10ロウアドレスビットおよび8カラムビッ
トが必要になる。本発明の原理によれば、アクセスする
カラムを選択するのはその内の8ビットだけであるが、
依然10ビットがトランスレータ206によって各カラ
ムデコーダ204に与えられ、デコードされる。102
4ロウの内の1つを単独に選択するには、依然10ビッ
トが必要である。従って、トランスレータ203による
トランスレーションの後に、第1のバンク200内の複
数のロウが、第2のバンク2内の単一の位置(1群のカ
ラム)にマップする。この場合、トランスレーションの
後に第2のバンク200内の適切なカラムに同時にアク
セスするために、CPU101およびコアロジック10
3は、第1のバンク200へのロウアドレスを生成する
際に、ルックアヘッド(先取り)を行う。CPU101
は、例えば、バンク1内の複数のロウからアクセスされ
るデータフィールドに関連するデータフィールドを、バ
ンク2内の単一の位置または位置組内に配しても良い。
あるいは、CPU101は、単に、与えられたロウアド
レスまたはその位置にマップするアドレスの、バンク2
内の対応位置へ、回路208を介して、データをインプ
ット・アウトプットする動作を非活動化しても良い。も
しくは、バンク1内の複数のロウアドレスがバンク2内
の同じグループのカラムにマップする場合、特定のロウ
アドレスに関して、バンク1へのロウアドレスビットを
バンク2へのカラムアドレスへトランスレーションする
動作を非活動化しても良い。
【0061】
【発明の効果】本発明によれば、メモリ20のような本
発明の原理を具現化するメモリには、従来技術にはなか
った実質的な利点がある。なかでも、各アレイに1つず
つある2つのロウが、単一の/RASサイクルでアクセ
スできる。さらに、各ロウおよびカラムアドレス毎に2
つの位置にアクセスできるので、アドレスが「倹約」さ
れる。これは、大きなブロック位置(最大、アレイ20
1aおよび201bの合計メモリスペース全体)をアク
セスする際に特に有利である。なぜなら、アドレスおよ
び/RASサイクルが半分で済むからである。さらに、
好適な実施形態におけるアレイ201の作動およびアク
セスは、逐次的に行われるため、実質的に消費電力が節
約できる。これは、段階的にプリチャージを行う場合に
特にあてはまる。また、従来の複数バンク装置において
は、ランダムアクセスされる2つのバンクに対して、2
つの/RASサイクルおよび2つの外部ロウアドレスが
必要なだけでなく、さらにバンク選択ビットが必要にな
る。これに対して、本発明を具現化するメモリにおいて
は、アクセス中にバンクを切り替えるためのバンク選択
ビットさえも不要である。
発明の原理を具現化するメモリには、従来技術にはなか
った実質的な利点がある。なかでも、各アレイに1つず
つある2つのロウが、単一の/RASサイクルでアクセ
スできる。さらに、各ロウおよびカラムアドレス毎に2
つの位置にアクセスできるので、アドレスが「倹約」さ
れる。これは、大きなブロック位置(最大、アレイ20
1aおよび201bの合計メモリスペース全体)をアク
セスする際に特に有利である。なぜなら、アドレスおよ
び/RASサイクルが半分で済むからである。さらに、
好適な実施形態におけるアレイ201の作動およびアク
セスは、逐次的に行われるため、実質的に消費電力が節
約できる。これは、段階的にプリチャージを行う場合に
特にあてはまる。また、従来の複数バンク装置において
は、ランダムアクセスされる2つのバンクに対して、2
つの/RASサイクルおよび2つの外部ロウアドレスが
必要なだけでなく、さらにバンク選択ビットが必要にな
る。これに対して、本発明を具現化するメモリにおいて
は、アクセス中にバンクを切り替えるためのバンク選択
ビットさえも不要である。
【0062】さらに本発明によれば、メモリ20のよう
なメモリは、システムメモリ105、フレームバッファ
108および統一システム/フレームバッファメモリ1
05を含む様々な用途に使用できる。本発明の原理は、
フレームバッファに見られるような、データのストリー
ムが必要とされる用途において特に有用である。
なメモリは、システムメモリ105、フレームバッファ
108および統一システム/フレームバッファメモリ1
05を含む様々な用途に使用できる。本発明の原理は、
フレームバッファに見られるような、データのストリー
ムが必要とされる用途において特に有用である。
【0063】本発明およびその利点を詳細に記載した
が、添付のクレームによって規定される本発明の精神お
よび範囲から離れることなく、様々な改変、代替、およ
び変更が可能であることが理解される。
が、添付のクレームによって規定される本発明の精神お
よび範囲から離れることなく、様々な改変、代替、およ
び変更が可能であることが理解される。
【図1】本発明の原理を具現化する1つ以上のメモリが
使用され得る情報処理システムの一例を示すハイレベル
機能ブロック図である。
使用され得る情報処理システムの一例を示すハイレベル
機能ブロック図である。
【図2】本発明の原理を具現化する1つ以上のメモリが
使用され得る情報処理システムの一例を示すハイレベル
機能ブロック図である。
使用され得る情報処理システムの一例を示すハイレベル
機能ブロック図である。
【図3】本発明の原理による倹約アドレッシングを用い
たマルチバンクメモリサブシステムを示す機能ブロック
図である。
たマルチバンクメモリサブシステムを示す機能ブロック
図である。
【図4】図3のマルチバンクメモリシステムによって行
われる操作の一例(読み出し)を示すタイミングチャー
トである。
われる操作の一例(読み出し)を示すタイミングチャー
トである。
100 処理システム 101 中央処理装置 102 CPUローカルバス 103 コアロジック 104 ディスプレイコントローラ 105 システムメモリ 106 デジタル・アナログ変換器 107 ディスプレイ 108 フレームバッファ 109 システムメモリ 112 アドレスインテンシブコアロジックチップ 114 データインテンシブチップ 115 L2キャッシュ 116 PCIバス 200a、200b バンク 201a、201b メモリセルアレイ 202a、202b ロウデコーダ 203a、203b センスアンプ 204a、204b カラムデコーダ 205 カラムアドレスバッファ 206 アドレストランスレータ 207 ロウアドレスバッファ 208 インプット・アウトプット制御回路 209 データバス
【手続補正書】
【提出日】平成9年1月30日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】請求項6
【補正方法】変更
【補正内容】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 595158337 3100 West Warren Aven ue,Fremont,Californ ia 94538,U.S.A.
Claims (22)
- 【請求項1】 メモリセルアレイ、該アレイ内のあるロ
ウを選択するロウデコーダ、および該アレイ内の少なく
とも1つのカラムを選択するカラムデコーダを有する第
1のメモリバンクと、 メモリセルアレイ、該アレイ内のあるロウを選択するロ
ウデコーダ、および該アレイ内の少なくとも1つのカラ
ムを選択するカラムデコーダを有する第2のメモリバン
クと、 第1のアドレスビット組を該第1のバンクの該ロウデコ
ーダおよび該第2のバンクの該カラムデコーダに与え、
第2のアドレスビット組を該第1のバンクの該カラムデ
コーダおよび該第2のバンクの該ロウデコーダに与える
アドレス制御回路とを備えた、メモリサブシステム。 - 【請求項2】 前記アドレス制御回路はアドレストラン
スレータを備えている、請求項1に記載のメモリサブシ
ステム。 - 【請求項3】 前記アドレス制御回路はトランスレーシ
ョンルックアヘッドバッファを備えている、請求項2に
記載のメモリサブシステム。 - 【請求項4】 前記メモリセルアレイはダイナミックラ
ンダムアクセスメモリセルアレイを備えている、請求項
1に記載のメモリサブシステム。 - 【請求項5】 前記メモリセルアレイはスタティックラ
ンダムアクセスメモリセルアレイを備えている、請求項
1に記載のメモリサブシステム。 - 【請求項6】 メモリセルアレイ、ロウアドレスに応じ
て該アレイ内のあるロウを選択するロウデコーダ、およ
びカラムアドレスに応じて、選択されたロウ上の少なく
とも1つのセルにアクセスするカラムデコーダをそれぞ
れが含む複数のメモリバンクと、 アドレス制御回路であって、 第1および第2のアドレスビット組を受け取る動作と、 第1の選択されたバンクの該アレイ内の少なくとも1つ
の選択されたセルにアクセスするために、該第1のアド
レス組を該第1のバンクの該ロウデコーダに与え、該第
2のアドレス組を該第1のバンクの該カラムデコーダに
与える動作と、 第2の選択されたバンクの該アレイ内の少なくとも1つ
の選択されたセルにアクセスするために、該第1のアド
レス組を該第2のバンクの該カラムデコーダに与え、該
第2のアドレス組を該第2のバンクの該ロウデコーダに
与える動作とを行わせることができる、アドレス制御回
路とを備えた、メモリ装置。 - 【請求項7】 前記アドレス制御回路はトランスレーシ
ョンルックアヘッドバッファを備えている、請求項6に
記載のメモリ装置。 - 【請求項8】 前記アドレス制御回路は、 前記第1および第2のアドレスビット組を受け取り・与
えるアドレストランスレータと、 前記メモリバンクのそれぞれの前記ロウデコーダを用い
て、該アドレストランスレータとインターフェースをと
るロウアドレスバッファと、 該メモリバンクのそれぞれの前記カラムデコーダを用い
て、該アドレストランスレータとインターフェースをと
るカラムアドレスバッファとを備えている、請求項6に
記載のメモリ装置。 - 【請求項9】 前記アドレス制御回路は、前記アドレス
ビット組を前記第1および第2のバンクの前記ロウおよ
びカラムデコーダに与え、これにより、該第1および第
2のバンクの逐次アクセスを可能にする、請求項6に記
載のメモリ装置。 - 【請求項10】 前記第1および第2のメモリバンクは
ダイナミック回路を含み、該第2のバンクへのアクセス
中には該第1のバンクの該ダイナミック回路はターンオ
フされる、請求項9に記載のメモリ装置。 - 【請求項11】 ロウアドレスストロボに応じて前記第
1のアドレスビット組を入力し、カラムアドレスストロ
ボに応じて前記第2のアドレスビット組を入力するイン
プット・アウトプット回路をさらに備えた、請求項6に
記載のメモリ装置。 - 【請求項12】 外部装置によって、前記第1のバンク
の前記少なくとも1つのセル、および前記第2のバンク
の前記少なくとも1つのセルの逐次アクセスを可能にす
るインプット・アウトプット回路をさらに備えた、請求
項6に記載のメモリ装置。 - 【請求項13】 外部装置によって、前記第1のバンク
の前記少なくとも1つのセル、および前記第2のバンク
の前記少なくとも1つのセルの平行アクセスを可能にす
るインプット・アウトプット回路をさらに備えた、請求
項6に記載のメモリ装置。 - 【請求項14】 バスと、 該バスに接続されたプロセッサと、 該バスに接続されたコアロジックと、 該バスに接続されたメモリとを有する処理システムであ
って、さらに、 該コアロジックからの第1および第2のアドレスビット
組を該バスを介して受けるように操作できるインプット
・アウトプット回路と、 ロウおよびカラムから成る複数のメモリセルアレイと、 該第1のアドレスビット組に応じて、第1の選択された
該アレイ内のあるロウと、第2の選択された該アレイ内
の少なくとも1つのカラムとを、また、該第2のアドレ
スビット組に応じて、該第1のアレイ内の少なくとも1
つのカラムと、該第2のアレイ内のあるロウとを選択す
るアドレッシング回路とを備えた、処理システム。 - 【請求項15】 前記インプット・アウトプット回路
は、前記コアロジックから受け取ったロウアドレススト
ロボに応じて前記第1のアドレスビット組をラッチし、
前記コアロジックから受け取ったカラムアドレスストロ
ボに応じて前記第2のアドレスビット組をラッチするよ
うに操作できる、請求項14に記載の処理システム。 - 【請求項16】 前記第1のアドレスビット組は、前記
コアロジックによって生成された、前記第1のメモリバ
ンクへのロウアドレスを含み、前記第2のアドレスビッ
ト組は、該コアロジックによって生成された、該第1の
バンクへのカラムアドレスを含む、請求項14に記載の
処理システム。 - 【請求項17】 前記アドレッシング回路は、 前記第1のアレイ内のあるロウを選択する第1のロウデ
コーダと、 前記第2のアレイ内のあるロウを選択する第2のロウデ
コーダと、 該第1のアレイ内の少なくとも1つのカラムを選択する
第1のカラムデコーダと、 該第2のアレイ内の少なくとも1つのカラムを選択する
第2のカラムデコーダと、 前記第1のアドレスビット組を該第1のロウデコーダお
よび該第2のカラムデコーダに送り、前記第2のアドレ
スビット組を該第2のロウデコーダおよび該第1のカラ
ムデコーダに送るように操作できるアドレストランスレ
ータとを備えた、請求項14に記載の処理システム。 - 【請求項18】 前記アレイはダイナミックランダムア
クセスメモリセルアレイを備えている、請求項14に記
載の処理システム。 - 【請求項19】 前記プロセッサは中央処理装置を備え
ている、請求項14に記載の処理システム。 - 【請求項20】 ロウおよびカラムからなるメモリセル
アレイと付随のアドレッシング回路とをそれぞれが有す
る第1および第2のメモリバンクを備えたメモリサブシ
ステム内のデータへのアクセス方法であって、 第1のアドレスビット組を用いて、該第1のバンクのア
レイ内のあるロウにアドレスするステップと、 第2のアドレスビット組を用いて、該第1のバンクのア
レイ内のあるカラムにアドレスするステップと、 該第1のバンクのアレイの選択されたロウおよび選択さ
れたカラムの交点にあるメモリセルにアクセスするステ
ップと、 該第2のアドレスビット組を用いて、該第2のバンクの
アレイ内のあるロウにアドレスするステップと、 該第1のアドレスビット組を用いて、該第2のバンクの
アレイ内のあるカラムにアドレスするステップと、 該第2のバンクのアレイの選択されたロウおよび選択さ
れたカラムの交点にあるメモリセルにアクセスするステ
ップとを包含する、アクセス方法。 - 【請求項21】 前記第1のバンクのアレイのメモリセ
ルにアクセスする前記ステップの後に、該第1のバンク
の前記アドレッシング回路を非活動化するステップをさ
らに包含する、請求項20に記載のアクセス方法。 - 【請求項22】 前記第1のバンクのアレイ内のメモリ
セルにアクセスする前記ステップと、前記第2のバンク
のアレイ内のメモリセルにアクセスする前記ステップと
を逐次的に行う、請求項20に記載のアクセス方法。
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