JPS60245034A - デイスプレイコントロ−ラ - Google Patents
デイスプレイコントロ−ラInfo
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- JPS60245034A JPS60245034A JP59100302A JP10030284A JPS60245034A JP S60245034 A JPS60245034 A JP S60245034A JP 59100302 A JP59100302 A JP 59100302A JP 10030284 A JP10030284 A JP 10030284A JP S60245034 A JPS60245034 A JP S60245034A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/391—Resolution modifying circuits, e.g. variable screen formats
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電子計算機の端末機あるいはテレビゲーム等
に用いられるディスプレイコントローラに関する。
に用いられるディスプレイコントローラに関する。
近年、ＣＰＵ（中央処理装置）の制御の下に、ＣＲＴ（
ブラウン管）表示装置の画面に動画および静止画の表示
を行うディスプレイコントローラが種々開発されている
。第９図はこの種のディスプレイコントローラａを用い
売カラーディスプレイ装置の構成を示すブロック図であ
り、どの図においてｂはＣＰＵ％ＣはＣＰＵ＠ｂにおい
て用いられるプログラムが記憶されたＲＯＭ（リードオ
ンリメモリ）詔よびデータ記憶用のＲＡＭ（ランダムア
クセスメモリ）からなるメモリ、ｄはＶＲＡＭ（ビデオ
ＲＡＭ）、ｅはＣＲＴ表示装置である。このカラーディ
スプレイ装置において、ＣＰＵ・ｂは、まずＣＲＴ表示
表示装置衣示画面に表示させるべき静止画データおよび
動画データをディスプレイコントローラａへ順次出力す
る。ディスプレイコントローラａは供給さＬなデータを
順次ＶＲＡＭ＠ｄへ書き込む。
ブラウン管）表示装置の画面に動画および静止画の表示
を行うディスプレイコントローラが種々開発されている
。第９図はこの種のディスプレイコントローラａを用い
売カラーディスプレイ装置の構成を示すブロック図であ
り、どの図においてｂはＣＰＵ％ＣはＣＰＵ＠ｂにおい
て用いられるプログラムが記憶されたＲＯＭ（リードオ
ンリメモリ）詔よびデータ記憶用のＲＡＭ（ランダムア
クセスメモリ）からなるメモリ、ｄはＶＲＡＭ（ビデオ
ＲＡＭ）、ｅはＣＲＴ表示装置である。このカラーディ
スプレイ装置において、ＣＰＵ・ｂは、まずＣＲＴ表示
表示装置衣示画面に表示させるべき静止画データおよび
動画データをディスプレイコントローラａへ順次出力す
る。ディスプレイコントローラａは供給さＬなデータを
順次ＶＲＡＭ＠ｄへ書き込む。
次に、ＣＰＵ＠ｂが表示指令をディスプレイコントロー
ラａへ出力すると、ディスプレイコントローラａがこの
指令を受け、ＶＲＡＭ−ｄ内の静止画データおよび動画
データを読出し、ＣＲＴ表示表示装置衣示画面に表示さ
せる。
ラａへ出力すると、ディスプレイコントローラａがこの
指令を受け、ＶＲＡＭ−ｄ内の静止画データおよび動画
データを読出し、ＣＲＴ表示表示装置衣示画面に表示さ
せる。
ところで、この種のディスプレ、イコントローラにおい
て、表示面のドツト数を増やして高画質化する場合や、
ドツトの色を指定するカラーコードのビット数を増やし
て表示色を増やす場合などは。
て、表示面のドツト数を増やして高画質化する場合や、
ドツトの色を指定するカラーコードのビット数を増やし
て表示色を増やす場合などは。
それに伴ってＶＲＡＭ内のデータ量が増加するとともに
、これらの多量のデータを表示スピードに対応して読み
出す（あるいは書き込む）必要があるため、ＶＲＡＭの
アクセスを極めて高速に行なう必要が生じる。
、これらの多量のデータを表示スピードに対応して読み
出す（あるいは書き込む）必要があるため、ＶＲＡＭの
アクセスを極めて高速に行なう必要が生じる。
しかしながら、従来のディスプレイコントローラにおい
ては、ＶＲＡＭのアクセスを高速化する処置が特に採ら
れて右らず、このため、アクセスの高速化にはどうして
も限界があり、満足な高速アクセスは望めないという実
情があった。また、高速アクセスを行う場合は、ＶＲＡ
Ｍ、！ｌ−してはアクセス時間の速いＤＲＡＭ（ダイナ
ミックＲ，ＡＭ）を使う必要が生じるが、このようなり
′Ｒ・ＡＭは一般に高価となる問題があった。
ては、ＶＲＡＭのアクセスを高速化する処置が特に採ら
れて右らず、このため、アクセスの高速化にはどうして
も限界があり、満足な高速アクセスは望めないという実
情があった。また、高速アクセスを行う場合は、ＶＲＡ
Ｍ、！ｌ−してはアクセス時間の速いＤＲＡＭ（ダイナ
ミックＲ，ＡＭ）を使う必要が生じるが、このようなり
′Ｒ・ＡＭは一般に高価となる問題があった。
この発明は上述した事情に鑑みてなされたもので、ＶＲ
ＡＭへのアクセスを極めて高速にし得るとともに、ＶＲ
ＡＭとしてアクセス時間の遅いＤＲＡＭを使用すること
ができるディスプレイコントローラを提供することを目
的とする。
ＡＭへのアクセスを極めて高速にし得るとともに、ＶＲ
ＡＭとしてアクセス時間の遅いＤＲＡＭを使用すること
ができるディスプレイコントローラを提供することを目
的とする。
そして、この発明は上述した目的を達成するために上位
アドレスストローブが供給されると上位アドレスをラッ
チし、下位アドレスストローブが供給されると下位アド
レスをラッチし、また、下位アドレスストローブがアク
ティブの時はデータの入出力を行い、下位アドレススト
ローブが非アクティブの時はデータ入出力端をハイイン
ピーダンス状態にするメモリを複数設けて前記表示用メ
モリを構成するとともに、前記各メモリのアドレス入力
端を共通アドレスバスに接続して同一アドレスを共用さ
せ、前記各メモリのデータ入出力端を各々共通データバ
スに接続し、さらに、前記表示用メモリにアクセスする
際に詔いては、前記各メモリに上位アドレスストローブ
を共通に供給するとともに、上位アドレスが確定した後
は、個別の下位アドレスストローブを前記各メモリの各
々に順次１つずつ連続的にアクティブにして供給するイ
ンターフェイス手段を具備することを特徴としている。
アドレスストローブが供給されると上位アドレスをラッ
チし、下位アドレスストローブが供給されると下位アド
レスをラッチし、また、下位アドレスストローブがアク
ティブの時はデータの入出力を行い、下位アドレススト
ローブが非アクティブの時はデータ入出力端をハイイン
ピーダンス状態にするメモリを複数設けて前記表示用メ
モリを構成するとともに、前記各メモリのアドレス入力
端を共通アドレスバスに接続して同一アドレスを共用さ
せ、前記各メモリのデータ入出力端を各々共通データバ
スに接続し、さらに、前記表示用メモリにアクセスする
際に詔いては、前記各メモリに上位アドレスストローブ
を共通に供給するとともに、上位アドレスが確定した後
は、個別の下位アドレスストローブを前記各メモリの各
々に順次１つずつ連続的にアクティブにして供給するイ
ンターフェイス手段を具備することを特徴としている。
以下図面を参照してこの発明の実施例について説明する
。
。
第１図はこの発明の一実施画の構成を示すブロック図で
ある。この図において、１はディスプレイコントローラ
（以下ＶＤＰと略称する）であり、ＶＲＡＭ（ビデオラ
ム）２内の画像データに基づいてＣＲＴ表示装置３に動
画がよび静止画を表示する。また、ＶＤＰＩはＣＰＵ（
中央処理装置）４から供給される各種コマンドや画像デ
ータに基づいて、ＶＲＡＭ２の内容を書き換えたり、あ
るいは、ＶＲＡＭ２の内容の一部を外部へ転送するよう
になっている。５はＣＰＵ４で用いられるプログラムお
よび各種画像データが記憶されているメモリである。
ある。この図において、１はディスプレイコントローラ
（以下ＶＤＰと略称する）であり、ＶＲＡＭ（ビデオラ
ム）２内の画像データに基づいてＣＲＴ表示装置３に動
画がよび静止画を表示する。また、ＶＤＰＩはＣＰＵ（
中央処理装置）４から供給される各種コマンドや画像デ
ータに基づいて、ＶＲＡＭ２の内容を書き換えたり、あ
るいは、ＶＲＡＭ２の内容の一部を外部へ転送するよう
になっている。５はＣＰＵ４で用いられるプログラムお
よび各種画像データが記憶されているメモリである。
次に、ＶＤＰＩの各構成要素ｉこついて説明する。
第１図ピ）に示すタイミング信号発生回路８は、内部に
設けられた水晶振動子によって基本タロツクパルスを発
生し、また、この基本クロックパルスに基づいてドツト
クロックパルスＤＣＰ詔よび同期信号８ＹＮＣを発生す
る。そして、ドツトクロックパルスＤＣＰを水平カウン
タ９のクロック端子ＣＫへ、また、同期信号５ＹＮＣを
ＣＲＴ表示装置５へ各々出力する。ここで、ドツトクロ
ックパルスＤＣＰは、ＣＤ、’Ｉ’表示画面に表示され
る各ドツトに対応するクロックパルスであり、言い換え
れば、画面の水平走査によって順次表示される各ドツト
の表示タイミングに同期して出力されるクロックパルス
である。また、このタイミング信号発生回路８は、画像
データの処理に必要な各種のタイミング信号を発生し１
画像データ処理回路１０へ出力する。
設けられた水晶振動子によって基本タロツクパルスを発
生し、また、この基本クロックパルスに基づいてドツト
クロックパルスＤＣＰ詔よび同期信号８ＹＮＣを発生す
る。そして、ドツトクロックパルスＤＣＰを水平カウン
タ９のクロック端子ＣＫへ、また、同期信号５ＹＮＣを
ＣＲＴ表示装置５へ各々出力する。ここで、ドツトクロ
ックパルスＤＣＰは、ＣＤ、’Ｉ’表示画面に表示され
る各ドツトに対応するクロックパルスであり、言い換え
れば、画面の水平走査によって順次表示される各ドツト
の表示タイミングに同期して出力されるクロックパルス
である。また、このタイミング信号発生回路８は、画像
データの処理に必要な各種のタイミング信号を発生し１
画像データ処理回路１０へ出力する。
水平カウンタ９は画面表示の水平走査開始時点に初期リ
セットされるカウンタであり、ドツトクロックパルスＤ
ＣＰを所定数カウントする毎に信号ＨＰを出力して垂直
カウンタ１１のクロック端子ＣＫへ出力する。垂直カウ
ンタ１１は画面表示の垂直走査開始時に初期リセットさ
れるカウンタであり、この垂直カウンタ１１のカウント
内容は、ＣＲＴ表示装置３の電子ビームが上から何番目
のラインを走査しているかを示している。
セットされるカウンタであり、ドツトクロックパルスＤ
ＣＰを所定数カウントする毎に信号ＨＰを出力して垂直
カウンタ１１のクロック端子ＣＫへ出力する。垂直カウ
ンタ１１は画面表示の垂直走査開始時に初期リセットさ
れるカウンタであり、この垂直カウンタ１１のカウント
内容は、ＣＲＴ表示装置３の電子ビームが上から何番目
のラインを走査しているかを示している。
次に、画像データ処理回路１０は、ＣＰＵ４からインタ
ーフェイス回路１２を介して供給される画イ象データ（
静止画データおよび動画データ）を順次ＶＲＡＭ２内内
の各テーブルに書き込み、ＶＲＡＭ２の書き込みが終了
した後に、Ｃ’ＰＵ４から表示指令が出力されると、Ｖ
ＲＡＭ２内の各画像データに基づいて静止画力よび動画
の表示制御を行う。この表示制御は、水平カウンタ９お
よび垂直カウンタ１１の各カウント内容が示す電子ビー
ムの走査位置に合わせてＶＲＡＭ２からカラーコード（
表示ドツトの色を決定するコードで静止画および動画デ
ータを構成する）を耽み出し、この読み出したカラーコ
ード（２，４あるいは８ビツト）を端子ＴＧから出力す
ることによって行なわれる。なお、動画と静止画とが同
一表示位置に競合する場合は、動画を優先表示するよう
にしており、この結果、動画は静止画より手前に表示さ
れる。
ーフェイス回路１２を介して供給される画イ象データ（
静止画データおよび動画データ）を順次ＶＲＡＭ２内内
の各テーブルに書き込み、ＶＲＡＭ２の書き込みが終了
した後に、Ｃ’ＰＵ４から表示指令が出力されると、Ｖ
ＲＡＭ２内の各画像データに基づいて静止画力よび動画
の表示制御を行う。この表示制御は、水平カウンタ９お
よび垂直カウンタ１１の各カウント内容が示す電子ビー
ムの走査位置に合わせてＶＲＡＭ２からカラーコード（
表示ドツトの色を決定するコードで静止画および動画デ
ータを構成する）を耽み出し、この読み出したカラーコ
ード（２，４あるいは８ビツト）を端子ＴＧから出力す
ることによって行なわれる。なお、動画と静止画とが同
一表示位置に競合する場合は、動画を優先表示するよう
にしており、この結果、動画は静止画より手前に表示さ
れる。
次に、カラーパレット１３は一種のコード変換回路であ
り、２，４あるいは８ビツトのカラーコードを、レッド
カラーデータＲＤグリーンカラーデータＧＤ、ブルーカ
ラーデータＢＤ（これらのカラーデータは各々３ビツト
）に変換してＤＡＣ（ディジタル／アナログ変換器）１
４へ出力する。
り、２，４あるいは８ビツトのカラーコードを、レッド
カラーデータＲＤグリーンカラーデータＧＤ、ブルーカ
ラーデータＢＤ（これらのカラーデータは各々３ビツト
）に変換してＤＡＣ（ディジタル／アナログ変換器）１
４へ出力する。
ＤＡＣ１４はカラーデータＲＤ、ＧＤ、ＢＤを各々アナ
ログ信号に変換してＢ、 Ｑ Ｂ信号を作成し、このＫ
ＧＢ信号をＣＲＴ表示装置３へ出力する。
ログ信号に変換してＢ、 Ｑ Ｂ信号を作成し、このＫ
ＧＢ信号をＣＲＴ表示装置３へ出力する。
１６は画像データ処理回路１０とＶ）（、ＡＭ２との間
に初いてデータの授受を行うＶＲＡＭインターフェイス
であり、画像データ処理回路１０から出力されるＶＲＡ
Ｍアクセス要求信号１’ＬＱとハイスピードリード信号
ＨＥＢに基づいて、ロウアドレスΦストローブ償号ＲＡ
８およびカラムアドレス−ス）ｏ−ブ信号ｃＡｓｏ 、
ＣＡ８１をｖＲＡＭ２へ適宜出力するようになっている
。この場合、ＶＲＡＭインターフェイス１６は、信号）
（８Ｒが供給されない時は、アクセス要求信号ＲＱが供
給されると、信号１４Ａ８を出力した後に信号ＣＡ８０
のみを出力し、信号Ｈ８Ｂが供給されている時は、信号
ＲＱが供給されると信号ＲＡＳを出力した後に、信号Ｃ
Ａ３０．ＣＡ３１を順次続けて出力する。
に初いてデータの授受を行うＶＲＡＭインターフェイス
であり、画像データ処理回路１０から出力されるＶＲＡ
Ｍアクセス要求信号１’ＬＱとハイスピードリード信号
ＨＥＢに基づいて、ロウアドレスΦストローブ償号ＲＡ
８およびカラムアドレス−ス）ｏ−ブ信号ｃＡｓｏ 、
ＣＡ８１をｖＲＡＭ２へ適宜出力するようになっている
。この場合、ＶＲＡＭインターフェイス１６は、信号）
（８Ｒが供給されない時は、アクセス要求信号ＲＱが供
給されると、信号１４Ａ８を出力した後に信号ＣＡ８０
のみを出力し、信号Ｈ８Ｂが供給されている時は、信号
ＲＱが供給されると信号ＲＡＳを出力した後に、信号Ｃ
Ａ３０．ＣＡ３１を順次続けて出力する。
ここで、この実施例における静止画表示モードについて
説明する（なお、動画表示についてはこの発明の要旨と
は直接係わらないので、その説明を省略する）。
説明する（なお、動画表示についてはこの発明の要旨と
は直接係わらないので、その説明を省略する）。
この実施例における静止画モードには、表示面を構成す
る全ドツトを個々に色指定するドツトマツプモードがあ
り、ドツトマツプモードにはＧＩＶ。
る全ドツトを個々に色指定するドツトマツプモードがあ
り、ドツトマツプモードにはＧＩＶ。
ＧＶ 、 ＧＶＩ 、 Ｇ■の４ｆｉのモードがある。
次に、各モードについて説明する。
■ Ｇ■、ＧＶモード
ＧＩＶ、ＧＶモードは、各々カラーコードが４ビツトお
よび２ビツトで構成されており、また、画面構成が２５
６Ｘ１９２ドツトおよび５１２Ｘ１９２ドツトになって
いる（第２図（イ）１第３図（イ）参照）。
よび２ビツトで構成されており、また、画面構成が２５
６Ｘ１９２ドツトおよび５１２Ｘ１９２ドツトになって
いる（第２図（イ）１第３図（イ）参照）。
これらのモードに詔けるＶＲＡＭ２は、共に１アドレス
が８ビツトのダイナミックＲＡＭで構成されており、第
２図（０）および第３図（切に示す順序でカラーコード
が格納されている。また、この場合のＶＲＡＭ２は、信
号Ｂ、Ａ８が供給されるとロウアドレスをラッチし、信
号ＣＡ３０が供給されるとカラムアドレスをラッチする
。すなわち、信号ＲＡ８とＣＡ３０が供給された時点で
アクセスアドレスが確定する。
が８ビツトのダイナミックＲＡＭで構成されており、第
２図（０）および第３図（切に示す順序でカラーコード
が格納されている。また、この場合のＶＲＡＭ２は、信
号Ｂ、Ａ８が供給されるとロウアドレスをラッチし、信
号ＣＡ３０が供給されるとカラムアドレスをラッチする
。すなわち、信号ＲＡ８とＣＡ３０が供給された時点で
アクセスアドレスが確定する。
■ ＧＶＩモード
このモードは、第４図（イ）に示すように、５１２ｘ１
９２ドツトの画面構成になっており、カラーコードはＧ
■モードと同様に４ビツトで構成されている。そして、
このモードにおけるＶＲＡＭ２は、同図（切に示すよう
に２個のダイナミックラムＤＲ，ＡＭ１ 、ＤＲＡＭ２
によって構成されており、表示面の全ドツトに対応する
カラーコードが、ＤＲＡＭＩ 、２の各々に設けられて
いる静止画データエリア２ａ−１，２８−２内に図示の
順に格納されている。この場合、ＤＲＡＭＩ 、２は共
に同一のアドレスに割当てられている。
９２ドツトの画面構成になっており、カラーコードはＧ
■モードと同様に４ビツトで構成されている。そして、
このモードにおけるＶＲＡＭ２は、同図（切に示すよう
に２個のダイナミックラムＤＲ，ＡＭ１ 、ＤＲＡＭ２
によって構成されており、表示面の全ドツトに対応する
カラーコードが、ＤＲＡＭＩ 、２の各々に設けられて
いる静止画データエリア２ａ−１，２８−２内に図示の
順に格納されている。この場合、ＤＲＡＭＩ 、２は共
に同一のアドレスに割当てられている。
■ Ｇ■モード
このモードはカラーコードが８ビツトで構成されており
、表示面上の１ドツトに対し２５６色の色指定を行うこ
とができ、また１画面構成は第５図（イ）に示すように
２５６Ｘ１９２ドツトとなっている。このＧＶＩＩモー
ドにおけるＶＢ、ＡＭ２は、前述したＧＶＩモードと同
様に同一のアドレスに設定されているＤＢ、ＡＭＩ、２
により構成され、（同図（ロ））５１、ＤＲＡＭＩ 、
２内の静止画データエリア２ａ−１，２ａ−２内には図
示の順にカラーコードが格納されている。そして、この
Ｇ■モード詔よび前述したＧＶＩモードにおけるＤＲＡ
ＭＩ、２は信号ＲＡ８が供給されると共にロウアドレス
をラッチし、また、ＤＲＡＭＩは信号ＣＡＳＯが供給さ
れた時にカラムアドレスをラッチし、ＤＢ、ＡＭ２は信
号ＣＡ８１が供給された時にカラムアドレスをラッチす
る。
、表示面上の１ドツトに対し２５６色の色指定を行うこ
とができ、また１画面構成は第５図（イ）に示すように
２５６Ｘ１９２ドツトとなっている。このＧＶＩＩモー
ドにおけるＶＢ、ＡＭ２は、前述したＧＶＩモードと同
様に同一のアドレスに設定されているＤＢ、ＡＭＩ、２
により構成され、（同図（ロ））５１、ＤＲＡＭＩ 、
２内の静止画データエリア２ａ−１，２ａ−２内には図
示の順にカラーコードが格納されている。そして、この
Ｇ■モード詔よび前述したＧＶＩモードにおけるＤＲＡ
ＭＩ、２は信号ＲＡ８が供給されると共にロウアドレス
をラッチし、また、ＤＲＡＭＩは信号ＣＡＳＯが供給さ
れた時にカラムアドレスをラッチし、ＤＢ、ＡＭ２は信
号ＣＡ８１が供給された時にカラムアドレスをラッチす
る。
ここで、ＧＶＩ 、 Ｇ■モードにおけるＤＢ、ＡＭＩ
。
。
２とＶＢＡＭインタフェイス１６との接続関係について
第１図（ロ）を参照してより詳細に説明する。
第１図（ロ）を参照してより詳細に説明する。
図１こ示すＣＡＢは共通アドレスバスであり、ＤＲＡＭ
Ｉ、２の各々のアドレス入力端がこの共通アドレスバス
ＣＡＢに接続されている。共通アドレスバスＣＡＢには
、画像データ処理回路１０からロウアドレスデータおよ
びカラムアドレスデータが交互に送出されるようになっ
ている。次に、ＣＤＢは共通データバスであり、ＩｎＡ
ＭＩ 、２の各々のデータ入出力端が、この共通データ
バスＣＤＢに接続されている。この場合、画像データ処
理回路１０とＤＲＡＭＩ 、２とは、ＶＲＡＭインター
フェイス１６および共通データバスＣＤＢを介してデー
タの授受を行うようになっている。
Ｉ、２の各々のアドレス入力端がこの共通アドレスバス
ＣＡＢに接続されている。共通アドレスバスＣＡＢには
、画像データ処理回路１０からロウアドレスデータおよ
びカラムアドレスデータが交互に送出されるようになっ
ている。次に、ＣＤＢは共通データバスであり、ＩｎＡ
ＭＩ 、２の各々のデータ入出力端が、この共通データ
バスＣＤＢに接続されている。この場合、画像データ処
理回路１０とＤＲＡＭＩ 、２とは、ＶＲＡＭインター
フェイス１６および共通データバスＣＤＢを介してデー
タの授受を行うようになっている。
そして、Ｖ１’ＬＡＭインターフェイス１６が出力する
信号）１．ＡｓはＤＲＡＭＩとＤＢ、人Ｍ２とに共通ζ
こ供給され、また、信号ＣＡ３０がＤＲＡＭＩのみに、
信号ＣＡ Ｓ’ １’がＤＲＡＭ２のみに供給される。
信号）１．ＡｓはＤＲＡＭＩとＤＢ、人Ｍ２とに共通ζ
こ供給され、また、信号ＣＡ３０がＤＲＡＭＩのみに、
信号ＣＡ Ｓ’ １’がＤＲＡＭ２のみに供給される。
ＤＲＡＭＩ、２は信号ＲＡＳの立下りで共にロウアドレ
スをラッチし、また、信号ＣＡ３０゜ＣＡ３１の立下り
で各々カラムアドレスをラッチす郭。そして、ＤＲＡＭ
Ｉ 、２は各々信号ＣＡ３０゜ＣＡＢ １が＃０＃レベ
ルの時にデータの入ｔＷＳを行い、信号ＣＡ３０ 、Ｃ
ＡＳｌが＃１ルベルになると、各々のデータ入力出端を
ノ１イ・インピーダンス状態にする。すなわち％ＤＲＡ
ＭＩ 、２は信号ＣＡ３０ 、ＣＡＳｌが１１＃レベル
の時は、各々のデータ入出力端と共通データバスＣＤＢ
とを電気的に切り離す。この実施例においては、前述の
ようにＶＲＡＭインターフェイス１６か、信号ＣＡ３０
とＣＡ３１．！：を順次続けて′０″レベルにし。
スをラッチし、また、信号ＣＡ３０゜ＣＡ３１の立下り
で各々カラムアドレスをラッチす郭。そして、ＤＲＡＭ
Ｉ 、２は各々信号ＣＡ３０゜ＣＡＢ １が＃０＃レベ
ルの時にデータの入ｔＷＳを行い、信号ＣＡ３０ 、Ｃ
ＡＳｌが＃１ルベルになると、各々のデータ入力出端を
ノ１イ・インピーダンス状態にする。すなわち％ＤＲＡ
ＭＩ 、２は信号ＣＡ３０ 、ＣＡＳｌが１１＃レベル
の時は、各々のデータ入出力端と共通データバスＣＤＢ
とを電気的に切り離す。この実施例においては、前述の
ようにＶＲＡＭインターフェイス１６か、信号ＣＡ３０
とＣＡ３１．！：を順次続けて′０″レベルにし。
また、信号ＣＡＢ１はＣＡ３０を立上げた後に立下げる
ようにしているので、ＤＢ、ＡＭＩとＤＲＡＭ２のデー
タが、共通データバスＣＤＨに混在するということはな
い。
ようにしているので、ＤＢ、ＡＭＩとＤＲＡＭ２のデー
タが、共通データバスＣＤＨに混在するということはな
い。
次に、上述した構成によるこの実施例の動作を説明する
。
。
ｔｆ、ＧＩＶ 、ＧＶモードにおける動作を説明する。
これらのモードにおいて、１水平走査中にＶＲＡＭ２か
ら読み出す静止画データのビット数は、ＧＩＶモードで
は（４ビツト）Ｘ２５６＝１０２４ビツトとなり、ＧＶ
モーＶでは（２ビツト）Ｘ５１２＝１０２４ビツトとな
る。すなわち、どちらのモードも１０２４ビツト（１２
８バイト）の読み出しが必要になる。この場合、１水平
走査において１２８バイト程度の静止画データの読み出
しでは、特に高速のアクセスは要求されないから、この
実施例では従来と同様のＶＲＡＭアクセスを行う。すな
わち、画像データ処理回路１０は水平カウンタ９と垂直
カウンタ１１の内容に基づいて、静止画の描画に必要な
カラーコードの番地を算出し、この番地−こ対応するロ
ウアドレスとカラムアドレスを順次ＶＢ、ＡＭ２へ出力
し、また、ＶＲＡＭインターフェイス１６がロウアドレ
スストローブ信号ＲＡＳとカラムアドレスストローブ信
号ＣＡ３０とを順次ＶＲＡＭ２へ出力する。これによっ
て、ＶＢ、ＡＭ２のアクセスアドレスが確定し、描画に
必要なカラーコードがＶｆ（・ＡＭインターフェイス１
６を介して画像データ処理回路１０に供給される。第６
図（イ）、（ロ）は上述した場合においてＶＲＡＭイン
ターフェイス１６から出力される信号ＲＡＳとＣＡ３０
とを示しており、この図に示すよう番と。
ら読み出す静止画データのビット数は、ＧＩＶモードで
は（４ビツト）Ｘ２５６＝１０２４ビツトとなり、ＧＶ
モーＶでは（２ビツト）Ｘ５１２＝１０２４ビツトとな
る。すなわち、どちらのモードも１０２４ビツト（１２
８バイト）の読み出しが必要になる。この場合、１水平
走査において１２８バイト程度の静止画データの読み出
しでは、特に高速のアクセスは要求されないから、この
実施例では従来と同様のＶＲＡＭアクセスを行う。すな
わち、画像データ処理回路１０は水平カウンタ９と垂直
カウンタ１１の内容に基づいて、静止画の描画に必要な
カラーコードの番地を算出し、この番地−こ対応するロ
ウアドレスとカラムアドレスを順次ＶＢ、ＡＭ２へ出力
し、また、ＶＲＡＭインターフェイス１６がロウアドレ
スストローブ信号ＲＡＳとカラムアドレスストローブ信
号ＣＡ３０とを順次ＶＲＡＭ２へ出力する。これによっ
て、ＶＢ、ＡＭ２のアクセスアドレスが確定し、描画に
必要なカラーコードがＶｆ（・ＡＭインターフェイス１
６を介して画像データ処理回路１０に供給される。第６
図（イ）、（ロ）は上述した場合においてＶＲＡＭイン
ターフェイス１６から出力される信号ＲＡＳとＣＡ３０
とを示しており、この図に示すよう番と。
ＶＲＡＭインターフェイス１６は画像データ処理回路１
０からアクセス要求信号Ｈ，Ｑが出力されると、まず、
信号凡Ａｓを出力し１次いで、所定時間経過後に信号Ｃ
Ａ３０を出力する。そして、ＶＲＡＭ２は信号ＲＡＳの
立下り時にロウアドレスをラッチし、信号ＣＡＳＯの立
下り１時憾カラムアドレスをラッ゛チし、また、信号Ｃ
Ａ３０の文下り時から所定時間経過後に、アクセスされ
たアドレス内のカラーコード（ＧＩＶモードｑ）場合は
２ビツト分、ＧＶモードの場合は４ビツト分）を出力す
る。次に、ＶＢ・ＡＭインターフェイス１６は信号ＣＡ
３０ 、ＲＡＳを停止し、画１象データ処理回路１０が
新たなアドレスデータを出力すると１．上述と同様の動
作をくり返す。なお、この場合、アクセスするデータの
ロウアドレスが変化しない場合は、同図に破線で示すよ
うに、信号Ｂ・Ａｓを出力したままにし、画像データ処
理回路１０から新たなカラムアドレスが出力される毎に
、信号ＣＡ３０を出力するようにする。この実施例の場
合は、４回のアクセスを連続して行うようにしており、
したがって、実際のＣＡＢＯは第８図（ＣＩ）に示すよ
うに４回連続して’１’／’０’をくり返す。
０からアクセス要求信号Ｈ，Ｑが出力されると、まず、
信号凡Ａｓを出力し１次いで、所定時間経過後に信号Ｃ
Ａ３０を出力する。そして、ＶＲＡＭ２は信号ＲＡＳの
立下り時にロウアドレスをラッチし、信号ＣＡＳＯの立
下り１時憾カラムアドレスをラッ゛チし、また、信号Ｃ
Ａ３０の文下り時から所定時間経過後に、アクセスされ
たアドレス内のカラーコード（ＧＩＶモードｑ）場合は
２ビツト分、ＧＶモードの場合は４ビツト分）を出力す
る。次に、ＶＢ・ＡＭインターフェイス１６は信号ＣＡ
３０ 、ＲＡＳを停止し、画１象データ処理回路１０が
新たなアドレスデータを出力すると１．上述と同様の動
作をくり返す。なお、この場合、アクセスするデータの
ロウアドレスが変化しない場合は、同図に破線で示すよ
うに、信号Ｂ・Ａｓを出力したままにし、画像データ処
理回路１０から新たなカラムアドレスが出力される毎に
、信号ＣＡ３０を出力するようにする。この実施例の場
合は、４回のアクセスを連続して行うようにしており、
したがって、実際のＣＡＢＯは第８図（ＣＩ）に示すよ
うに４回連続して’１’／’０’をくり返す。
そして、画ＩＪｉｌｆデータ処理回路１０はＧ■モード
の場合はＶ［ＡＭ２から供給さｎたカラーコードデータ
を、上位４ビツト、下位４ビツトの順でカラーパレット
１３に供給し、また、ＧＶモードの場合は、上位から順
次２ビツトずつカラーパレット１３に供給する。
の場合はＶ［ＡＭ２から供給さｎたカラーコードデータ
を、上位４ビツト、下位４ビツトの順でカラーパレット
１３に供給し、また、ＧＶモードの場合は、上位から順
次２ビツトずつカラーパレット１３に供給する。
次に、ＧＶＩ、Ｇ■モードにおける動作をｇ明する。こ
れらのモードにおいて、１水千走査中にＶＲＡＭ２から
読み出す静止画データのビット数は、ＧＶＩモーＦでは
（４ビツト）Ｘ５１２＝２０４８ビツトとなり、ＧＶｌ
ｌモードでは（８ビツト）×２５６＝２０４８ビット七
なる。すなわち、どちらのモードも２０４８ビツト（２
５６バイト）の読み出しが必要になる。この場合、１水
平ラインの描画に２５６バイト程度の静止画データを読
み出すには、ＶＢ、ＡＭ２に対し極めて高速のアクセス
が要求される。そこで、この実施例では以下に述べる処
理により高速アクセスを実現している。
れらのモードにおいて、１水千走査中にＶＲＡＭ２から
読み出す静止画データのビット数は、ＧＶＩモーＦでは
（４ビツト）Ｘ５１２＝２０４８ビツトとなり、ＧＶｌ
ｌモードでは（８ビツト）×２５６＝２０４８ビット七
なる。すなわち、どちらのモードも２０４８ビツト（２
５６バイト）の読み出しが必要になる。この場合、１水
平ラインの描画に２５６バイト程度の静止画データを読
み出すには、ＶＢ、ＡＭ２に対し極めて高速のアクセス
が要求される。そこで、この実施例では以下に述べる処
理により高速アクセスを実現している。
寥ず一画像データ処理回路１０はＶＲＡＭ２をアクセス
する際に、アクセス要求信号ＲＱ （！： ｔ１イスピ
ードリード信号ＨＥＲとをＶＢ、ＡＭインターフェイス
１６へ出力するとともに、ロウアドレスデータを共通ア
レレスバスＣＡＢへ送出する。次に、ＶＲＡＭインター
フェイス１６が信号１（、ＡＳを立ち下げると（第７図
（イ））、この立下り時にＶＲＡＭ２を構成しているＤ
Ｂ、ＡＭＩ、２が共にロウアドレスをラッチする。そし
て、画像データ処理回路１０がカラムアドレスデータを
出力し、ＶＲＡＭインターフェイス１６が信号ＣＡ３０
を立下げると（第７図（イ））、この信号の立下り時点
でＤＲＡＭｌのアクセスアドレスが確定し、アクセスさ
れた番地内のカラーコードデータ（１バイト分）が、信
号ＣＡＢＯが＃０″となっている間、共通データバスＣ
ＤＢ上に送出される。そして、この共通データバスＣＤ
Ｂ上のデータがＶＩＲ，ＡＭインターフェイス１６を介
してｉ＋！ｊ 像データ処理回路１０に読み込まれる。
する際に、アクセス要求信号ＲＱ （！： ｔ１イスピ
ードリード信号ＨＥＲとをＶＢ、ＡＭインターフェイス
１６へ出力するとともに、ロウアドレスデータを共通ア
レレスバスＣＡＢへ送出する。次に、ＶＲＡＭインター
フェイス１６が信号１（、ＡＳを立ち下げると（第７図
（イ））、この立下り時にＶＲＡＭ２を構成しているＤ
Ｂ、ＡＭＩ、２が共にロウアドレスをラッチする。そし
て、画像データ処理回路１０がカラムアドレスデータを
出力し、ＶＲＡＭインターフェイス１６が信号ＣＡ３０
を立下げると（第７図（イ））、この信号の立下り時点
でＤＲＡＭｌのアクセスアドレスが確定し、アクセスさ
れた番地内のカラーコードデータ（１バイト分）が、信
号ＣＡＢＯが＃０″となっている間、共通データバスＣ
ＤＢ上に送出される。そして、この共通データバスＣＤ
Ｂ上のデータがＶＩＲ，ＡＭインターフェイス１６を介
してｉ＋！ｊ 像データ処理回路１０に読み込まれる。
次いで、ＶＲＡＭインターフェイス１６は信号ＣＡＳＯ
を立上げ、その直後に信号ＣＡ３１を立下げる。信号Ｃ
ＡＢＯか立上ると、ＤＲＡＭＩのデータ入出力端はハイ
インピ−ダンス状態となり、共通データバスＣＤＢとＤ
Ｂ、ＡＭｌ、ｌ！−は電気的に切り離され、この瞬間に
おいて共通データバスＣＪ）Ｂは空き状態となる。そし
て、信号ＣＡ３１が立下ると、ＤＢ、ＡＭ２のアクセス
アドレスが確定し、アクセスされた番地内のカラーコー
ドデータ（１バイト）が、空き状態となっていた共通デ
ータバスＣＤＢ上に送出される。次に、画像データ処理
回路１０は共通データバスＣＤＢ上に送出さｎているＤ
Ｂ、ＡＭ２のデー“りを読み込む。そして、Ｖｌ’ｌ、
ＡＭインターフェイス１６は信号ＣＡＳ１を立上げる。
を立上げ、その直後に信号ＣＡ３１を立下げる。信号Ｃ
ＡＢＯか立上ると、ＤＲＡＭＩのデータ入出力端はハイ
インピ−ダンス状態となり、共通データバスＣＤＢとＤ
Ｂ、ＡＭｌ、ｌ！−は電気的に切り離され、この瞬間に
おいて共通データバスＣＪ）Ｂは空き状態となる。そし
て、信号ＣＡ３１が立下ると、ＤＢ、ＡＭ２のアクセス
アドレスが確定し、アクセスされた番地内のカラーコー
ドデータ（１バイト）が、空き状態となっていた共通デ
ータバスＣＤＢ上に送出される。次に、画像データ処理
回路１０は共通データバスＣＤＢ上に送出さｎているＤ
Ｂ、ＡＭ２のデー“りを読み込む。そして、Ｖｌ’ｌ、
ＡＭインターフェイス１６は信号ＣＡＳ１を立上げる。
この信号ＣＡ３１が立上るき、ＤＲＡＭ２のデータ入出
力端がハイインピーダンスとなり、ＤＲＡＭ２と共通デ
ータバスＣＤＢ（！−が電気的に切り離され、この瞬間
において共通データバスＣＤＢが再び空き状態となる。
力端がハイインピーダンスとなり、ＤＲＡＭ２と共通デ
ータバスＣＤＢ（！−が電気的に切り離され、この瞬間
において共通データバスＣＤＢが再び空き状態となる。
次に、ＶＲＡＭインターフェイス１６は信号Ｈ１λＳを
立上げ、これにより、一連のアクセス処理が終了する。
立上げ、これにより、一連のアクセス処理が終了する。
なお、アクセスするデータのロウアドレスが変化しない
場合は、同図に破線で示すように、信号ＲＡＳ、）１８
Ｂを出力したままにし、画１象データ図（ロ）、（ハ）
に示すタイミングで出力するようにする。
場合は、同図に破線で示すように、信号ＲＡＳ、）１８
Ｂを出力したままにし、画１象データ図（ロ）、（ハ）
に示すタイミングで出力するようにする。
ただし、この実施例においては、削述したように。
通常の読み出し時において４回連続して続き番地のアク
セスを行うようにしており、これに対応して、高速読み
出し時ｌこおける各制御信号は第８図に示すようになる
。すなわち、信号ＣＡＳＯとＣＡ３１とが４回連続して
交互に＃θルベルとなり、一方のカラムアドレスストロ
ーブが非アクティブとなっている間に他方のカラムアド
レスストローブをアクティブにし、これζヒより、フ出
常読み出し時と同じ時間内で、２倍のデータ読ろ出しを
実現している。
セスを行うようにしており、これに対応して、高速読み
出し時ｌこおける各制御信号は第８図に示すようになる
。すなわち、信号ＣＡＳＯとＣＡ３１とが４回連続して
交互に＃θルベルとなり、一方のカラムアドレスストロ
ーブが非アクティブとなっている間に他方のカラムアド
レスストローブをアクティブにし、これζヒより、フ出
常読み出し時と同じ時間内で、２倍のデータ読ろ出しを
実現している。
このように、上述したアクセス処理によると。
第６図に示す従来の１回のアクセス処理と略同じ時間内
で、２回のアクセス（２バイト分）ヲ行つことができる
。しかも、Ｉ）ＲＡＭＩ 、２の各々に要求されるアク
セス時間は従来と同様でよく、高速アクセスのＤＲＡＭ
を使用する必要はない。
で、２回のアクセス（２バイト分）ヲ行つことができる
。しかも、Ｉ）ＲＡＭＩ 、２の各々に要求されるアク
セス時間は従来と同様でよく、高速アクセスのＤＲＡＭ
を使用する必要はない。
そして、＃Ｊ儂データ処理回路１０は、ＧＶＩモードの
場合にはＤＲＡＭＩから供給されたカラーコードデータ
を上位４ビツト、下位４ビツトの順でカラーパレット１
３に供給し、その後に、ＤＲＡＭ２から供給されたカラ
ーコードデータを上位４ビツト、下位４ビツトの順でカ
ラーパレット１３に供給する。また、Ｇ■モードの場合
は、まずＤＢ・ＡＭＩから供給されたカラーコード（８
ビツト）をカラーパレット１３へ供給し、次いで、ＤＲ
ＡＭ２から供給されたカラーコードをカラーパレット１
３へ供給する。
場合にはＤＲＡＭＩから供給されたカラーコードデータ
を上位４ビツト、下位４ビツトの順でカラーパレット１
３に供給し、その後に、ＤＲＡＭ２から供給されたカラ
ーコードデータを上位４ビツト、下位４ビツトの順でカ
ラーパレット１３に供給する。また、Ｇ■モードの場合
は、まずＤＢ・ＡＭＩから供給されたカラーコード（８
ビツト）をカラーパレット１３へ供給し、次いで、ＤＲ
ＡＭ２から供給されたカラーコードをカラーパレット１
３へ供給する。
以上説明したようにこの発明によれば、上位アドレスス
トローブが供給されると上位アドレスをラッチし、下位
アドレスストローブが供給されると下位アドレスをラッ
チし、また、下位アドレスストローブがアクティブの時
はデータの入出力を行い、下位アドレスストローブが非
アクティブの時はデータ入出力端をハイインピーダンス
状態にするメモリを複数設けて前記表示用メモリを構成
するとともに、前記各メモリのアドレス入力端を共通ア
ドレスバスに接続して同一アドレスを共用させ、前記各
メモリのデータ入出力端を各々共通データバスに接続し
、さらに、前記表示用メモリにアクセスする際に射いて
は、前記各メモリに上位アドレスストローブを共通に供
給するとともに。
トローブが供給されると上位アドレスをラッチし、下位
アドレスストローブが供給されると下位アドレスをラッ
チし、また、下位アドレスストローブがアクティブの時
はデータの入出力を行い、下位アドレスストローブが非
アクティブの時はデータ入出力端をハイインピーダンス
状態にするメモリを複数設けて前記表示用メモリを構成
するとともに、前記各メモリのアドレス入力端を共通ア
ドレスバスに接続して同一アドレスを共用させ、前記各
メモリのデータ入出力端を各々共通データバスに接続し
、さらに、前記表示用メモリにアクセスする際に射いて
は、前記各メモリに上位アドレスストローブを共通に供
給するとともに。
上位、アドレスが確定した後は、個別の下位アレレスス
トローブを前記各メモリの各々に１−次１つずつ連続的
にアクティブにして供給するインターフェイス手段を具
備したので、高速のアクセス処理を容易に行うことがで
き、これによって、表示面のドツト数を増やして高画質
化したり、ドツトの表示色を増やして多様な表示を行い
得る利点が得られる。しかも、使用する各メモリには、
アクセス時間の遅いものを使用することができ、設計の
容易化９価格の低廉化を図ることができる。
トローブを前記各メモリの各々に１−次１つずつ連続的
にアクティブにして供給するインターフェイス手段を具
備したので、高速のアクセス処理を容易に行うことがで
き、これによって、表示面のドツト数を増やして高画質
化したり、ドツトの表示色を増やして多様な表示を行い
得る利点が得られる。しかも、使用する各メモリには、
アクセス時間の遅いものを使用することができ、設計の
容易化９価格の低廉化を図ることができる。
第１図（イ）、（ロ）はこの発明の一実施例の構成を示
すブロック図、第２図〜第５図は各々同実施例の表示モ
ードＧ■〜Ｇ［に詔ける表示面のドツトとＶＲＡＭ２内
のカラーコードとの関係を示す図、第６図（イ）、（Ｑ
はＧＩＶ、ＧＶモードにおける信号ＲＡＳ（！−ＣＡ８
０の波形を示す波形図、第７図。 Ｍ８図は各々ＧＶＩ 、 Ｇ■モードにあける信号１％
ＡＳ 。 ＣＡ３０ 、ＣＡ３１ 、Ｈ８Ｂの波形を示す波形図、
第９図はディスプレイコントローラを用いた場合の一般
的なディスプレイ装置の構成を示すブロック図である。 １６・・・・・・ＶＲＡＭインターフェイス（インター
フェイス手段）、ＣＡ３０．ＣＡ３１・・・・・・カラ
ムアルスストロープ（下位アドレスストローブ）、ＲＡ
Ｓ・・・・・・ロウアドレスストローブ（上位アドレス
ストローブ）、Ｄ ＲＡＭ １ 、 Ｄ ＲＡＭ ２−
９−３１．ダイナミックラム（メモリ）。 出願人株式会社アスキー 第１図 （。） 第２図 第４゜ Ｃ勺 第５ （４） 図 （０）
すブロック図、第２図〜第５図は各々同実施例の表示モ
ードＧ■〜Ｇ［に詔ける表示面のドツトとＶＲＡＭ２内
のカラーコードとの関係を示す図、第６図（イ）、（Ｑ
はＧＩＶ、ＧＶモードにおける信号ＲＡＳ（！−ＣＡ８
０の波形を示す波形図、第７図。 Ｍ８図は各々ＧＶＩ 、 Ｇ■モードにあける信号１％
ＡＳ 。 ＣＡ３０ 、ＣＡ３１ 、Ｈ８Ｂの波形を示す波形図、
第９図はディスプレイコントローラを用いた場合の一般
的なディスプレイ装置の構成を示すブロック図である。 １６・・・・・・ＶＲＡＭインターフェイス（インター
フェイス手段）、ＣＡ３０．ＣＡ３１・・・・・・カラ
ムアルスストロープ（下位アドレスストローブ）、ＲＡ
Ｓ・・・・・・ロウアドレスストローブ（上位アドレス
ストローブ）、Ｄ ＲＡＭ １ 、 Ｄ ＲＡＭ ２−
９−３１．ダイナミックラム（メモリ）。 出願人株式会社アスキー 第１図 （。） 第２図 第４゜ Ｃ勺 第５ （４） 図 （０）
Claims (1)
- 【特許請求の範囲】 表示画面の各ドツトに対応して表示用メモリに記憶され
たカラーコードを１表示面の走査に対応して順次読み出
し、この読み出したカラーコードに基づいて前記表示画
面にドツト表示を行うディスプレイコントローラにおい
て、上位アドレスストローブが供給されると上位アドレ
スをラッチし。 下位アドレスストローブが供給されると下位アドレスを
ラッチし、また、下位アドレスストローブがアクティブ
の時はデータの入出力を行い、下位アドレスストローブ
が非アクティブの時はデータ入出力端をハイインピーダ
ンス状態にするメモリを複数設けて前記表示用メモリを
構成するとともに、前記各メモリのアドレス入力端を共
通アドレスバスに接続して同一アドレスを共用させ、前
記各メモリのデータ入出力端を各々共通データバスに接
続し、さらに、前記表示用メモリにアクセスする際にお
いては、前記各メモリに上位アドレスストローブを共通
に供給するとともに、上位アドレスが確定した後は、個
別の下位アドレスストローブを前記各メモリの各々に順
次１つずつ連続的にアクティブにして供給するインター
フェイス手段を具備することを特徴とするディスプレイ
コントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100302A JPS60245034A (ja) | 1984-05-18 | 1984-05-18 | デイスプレイコントロ−ラ |
| US06/735,370 US4628467A (en) | 1984-05-18 | 1985-05-17 | Video display control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59100302A JPS60245034A (ja) | 1984-05-18 | 1984-05-18 | デイスプレイコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245034A true JPS60245034A (ja) | 1985-12-04 |
| JPS6323577B2 JPS6323577B2 (ja) | 1988-05-17 |
Family
ID=14270371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59100302A Granted JPS60245034A (ja) | 1984-05-18 | 1984-05-18 | デイスプレイコントロ−ラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4628467A (ja) |
| JP (1) | JPS60245034A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234367A (ja) * | 1987-02-12 | 1988-09-29 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 図形表示装置 |
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| US5140687A (en) * | 1985-10-22 | 1992-08-18 | Texas Instruments Incorporated | Data processing apparatus with self-emulation capability |
| US5249266A (en) * | 1985-10-22 | 1993-09-28 | Texas Instruments Incorporated | Data processing apparatus with self-emulation capability |
| US4769632A (en) * | 1986-02-10 | 1988-09-06 | Inmos Limited | Color graphics control system |
| US4825386A (en) * | 1986-08-25 | 1989-04-25 | Digital Equipment Corporation | Horizontal line processor of data to be printed dot sequentially |
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|---|---|
| US4628467A (en) | 1986-12-09 |
| JPS6323577B2 (ja) | 1988-05-17 |
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