JPS60245034A - デイスプレイコントロ−ラ - Google Patents
デイスプレイコントロ−ラInfo
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- JPS60245034A JPS60245034A JP59100302A JP10030284A JPS60245034A JP S60245034 A JPS60245034 A JP S60245034A JP 59100302 A JP59100302 A JP 59100302A JP 10030284 A JP10030284 A JP 10030284A JP S60245034 A JPS60245034 A JP S60245034A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/391—Resolution modifying circuits, e.g. variable screen formats
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電子計算機の端末機あるいはテレビゲーム等
に用いられるディスプレイコントローラに関する。
に用いられるディスプレイコントローラに関する。
近年、CPU(中央処理装置)の制御の下に、CRT(
ブラウン管)表示装置の画面に動画および静止画の表示
を行うディスプレイコントローラが種々開発されている
。第9図はこの種のディスプレイコントローラaを用い
売カラーディスプレイ装置の構成を示すブロック図であ
り、どの図においてbはCPU%CはCPU@bにおい
て用いられるプログラムが記憶されたROM(リードオ
ンリメモリ)詔よびデータ記憶用のRAM(ランダムア
クセスメモリ)からなるメモリ、dはVRAM(ビデオ
RAM)、eはCRT表示装置である。このカラーディ
スプレイ装置において、CPU・bは、まずCRT表示
表示装置衣示画面に表示させるべき静止画データおよび
動画データをディスプレイコントローラaへ順次出力す
る。ディスプレイコントローラaは供給さLなデータを
順次VRAM@dへ書き込む。
ブラウン管)表示装置の画面に動画および静止画の表示
を行うディスプレイコントローラが種々開発されている
。第9図はこの種のディスプレイコントローラaを用い
売カラーディスプレイ装置の構成を示すブロック図であ
り、どの図においてbはCPU%CはCPU@bにおい
て用いられるプログラムが記憶されたROM(リードオ
ンリメモリ)詔よびデータ記憶用のRAM(ランダムア
クセスメモリ)からなるメモリ、dはVRAM(ビデオ
RAM)、eはCRT表示装置である。このカラーディ
スプレイ装置において、CPU・bは、まずCRT表示
表示装置衣示画面に表示させるべき静止画データおよび
動画データをディスプレイコントローラaへ順次出力す
る。ディスプレイコントローラaは供給さLなデータを
順次VRAM@dへ書き込む。
次に、CPU@bが表示指令をディスプレイコントロー
ラaへ出力すると、ディスプレイコントローラaがこの
指令を受け、VRAM−d内の静止画データおよび動画
データを読出し、CRT表示表示装置衣示画面に表示さ
せる。
ラaへ出力すると、ディスプレイコントローラaがこの
指令を受け、VRAM−d内の静止画データおよび動画
データを読出し、CRT表示表示装置衣示画面に表示さ
せる。
ところで、この種のディスプレ、イコントローラにおい
て、表示面のドツト数を増やして高画質化する場合や、
ドツトの色を指定するカラーコードのビット数を増やし
て表示色を増やす場合などは。
て、表示面のドツト数を増やして高画質化する場合や、
ドツトの色を指定するカラーコードのビット数を増やし
て表示色を増やす場合などは。
それに伴ってVRAM内のデータ量が増加するとともに
、これらの多量のデータを表示スピードに対応して読み
出す(あるいは書き込む)必要があるため、VRAMの
アクセスを極めて高速に行なう必要が生じる。
、これらの多量のデータを表示スピードに対応して読み
出す(あるいは書き込む)必要があるため、VRAMの
アクセスを極めて高速に行なう必要が生じる。
しかしながら、従来のディスプレイコントローラにおい
ては、VRAMのアクセスを高速化する処置が特に採ら
れて右らず、このため、アクセスの高速化にはどうして
も限界があり、満足な高速アクセスは望めないという実
情があった。また、高速アクセスを行う場合は、VRA
M、!l−してはアクセス時間の速いDRAM(ダイナ
ミックR,AM)を使う必要が生じるが、このようなり
′R・AMは一般に高価となる問題があった。
ては、VRAMのアクセスを高速化する処置が特に採ら
れて右らず、このため、アクセスの高速化にはどうして
も限界があり、満足な高速アクセスは望めないという実
情があった。また、高速アクセスを行う場合は、VRA
M、!l−してはアクセス時間の速いDRAM(ダイナ
ミックR,AM)を使う必要が生じるが、このようなり
′R・AMは一般に高価となる問題があった。
この発明は上述した事情に鑑みてなされたもので、VR
AMへのアクセスを極めて高速にし得るとともに、VR
AMとしてアクセス時間の遅いDRAMを使用すること
ができるディスプレイコントローラを提供することを目
的とする。
AMへのアクセスを極めて高速にし得るとともに、VR
AMとしてアクセス時間の遅いDRAMを使用すること
ができるディスプレイコントローラを提供することを目
的とする。
そして、この発明は上述した目的を達成するために上位
アドレスストローブが供給されると上位アドレスをラッ
チし、下位アドレスストローブが供給されると下位アド
レスをラッチし、また、下位アドレスストローブがアク
ティブの時はデータの入出力を行い、下位アドレススト
ローブが非アクティブの時はデータ入出力端をハイイン
ピーダンス状態にするメモリを複数設けて前記表示用メ
モリを構成するとともに、前記各メモリのアドレス入力
端を共通アドレスバスに接続して同一アドレスを共用さ
せ、前記各メモリのデータ入出力端を各々共通データバ
スに接続し、さらに、前記表示用メモリにアクセスする
際に詔いては、前記各メモリに上位アドレスストローブ
を共通に供給するとともに、上位アドレスが確定した後
は、個別の下位アドレスストローブを前記各メモリの各
々に順次1つずつ連続的にアクティブにして供給するイ
ンターフェイス手段を具備することを特徴としている。
アドレスストローブが供給されると上位アドレスをラッ
チし、下位アドレスストローブが供給されると下位アド
レスをラッチし、また、下位アドレスストローブがアク
ティブの時はデータの入出力を行い、下位アドレススト
ローブが非アクティブの時はデータ入出力端をハイイン
ピーダンス状態にするメモリを複数設けて前記表示用メ
モリを構成するとともに、前記各メモリのアドレス入力
端を共通アドレスバスに接続して同一アドレスを共用さ
せ、前記各メモリのデータ入出力端を各々共通データバ
スに接続し、さらに、前記表示用メモリにアクセスする
際に詔いては、前記各メモリに上位アドレスストローブ
を共通に供給するとともに、上位アドレスが確定した後
は、個別の下位アドレスストローブを前記各メモリの各
々に順次1つずつ連続的にアクティブにして供給するイ
ンターフェイス手段を具備することを特徴としている。
以下図面を参照してこの発明の実施例について説明する
。
。
第1図はこの発明の一実施画の構成を示すブロック図で
ある。この図において、1はディスプレイコントローラ
(以下VDPと略称する)であり、VRAM(ビデオラ
ム)2内の画像データに基づいてCRT表示装置3に動
画がよび静止画を表示する。また、VDPIはCPU(
中央処理装置)4から供給される各種コマンドや画像デ
ータに基づいて、VRAM2の内容を書き換えたり、あ
るいは、VRAM2の内容の一部を外部へ転送するよう
になっている。5はCPU4で用いられるプログラムお
よび各種画像データが記憶されているメモリである。
ある。この図において、1はディスプレイコントローラ
(以下VDPと略称する)であり、VRAM(ビデオラ
ム)2内の画像データに基づいてCRT表示装置3に動
画がよび静止画を表示する。また、VDPIはCPU(
中央処理装置)4から供給される各種コマンドや画像デ
ータに基づいて、VRAM2の内容を書き換えたり、あ
るいは、VRAM2の内容の一部を外部へ転送するよう
になっている。5はCPU4で用いられるプログラムお
よび各種画像データが記憶されているメモリである。
次に、VDPIの各構成要素iこついて説明する。
第1図ピ)に示すタイミング信号発生回路8は、内部に
設けられた水晶振動子によって基本タロツクパルスを発
生し、また、この基本クロックパルスに基づいてドツト
クロックパルスDCP詔よび同期信号8YNCを発生す
る。そして、ドツトクロックパルスDCPを水平カウン
タ9のクロック端子CKへ、また、同期信号5YNCを
CRT表示装置5へ各々出力する。ここで、ドツトクロ
ックパルスDCPは、CD、’I’表示画面に表示され
る各ドツトに対応するクロックパルスであり、言い換え
れば、画面の水平走査によって順次表示される各ドツト
の表示タイミングに同期して出力されるクロックパルス
である。また、このタイミング信号発生回路8は、画像
データの処理に必要な各種のタイミング信号を発生し1
画像データ処理回路10へ出力する。
設けられた水晶振動子によって基本タロツクパルスを発
生し、また、この基本クロックパルスに基づいてドツト
クロックパルスDCP詔よび同期信号8YNCを発生す
る。そして、ドツトクロックパルスDCPを水平カウン
タ9のクロック端子CKへ、また、同期信号5YNCを
CRT表示装置5へ各々出力する。ここで、ドツトクロ
ックパルスDCPは、CD、’I’表示画面に表示され
る各ドツトに対応するクロックパルスであり、言い換え
れば、画面の水平走査によって順次表示される各ドツト
の表示タイミングに同期して出力されるクロックパルス
である。また、このタイミング信号発生回路8は、画像
データの処理に必要な各種のタイミング信号を発生し1
画像データ処理回路10へ出力する。
水平カウンタ9は画面表示の水平走査開始時点に初期リ
セットされるカウンタであり、ドツトクロックパルスD
CPを所定数カウントする毎に信号HPを出力して垂直
カウンタ11のクロック端子CKへ出力する。垂直カウ
ンタ11は画面表示の垂直走査開始時に初期リセットさ
れるカウンタであり、この垂直カウンタ11のカウント
内容は、CRT表示装置3の電子ビームが上から何番目
のラインを走査しているかを示している。
セットされるカウンタであり、ドツトクロックパルスD
CPを所定数カウントする毎に信号HPを出力して垂直
カウンタ11のクロック端子CKへ出力する。垂直カウ
ンタ11は画面表示の垂直走査開始時に初期リセットさ
れるカウンタであり、この垂直カウンタ11のカウント
内容は、CRT表示装置3の電子ビームが上から何番目
のラインを走査しているかを示している。
次に、画像データ処理回路10は、CPU4からインタ
ーフェイス回路12を介して供給される画イ象データ(
静止画データおよび動画データ)を順次VRAM2内内
の各テーブルに書き込み、VRAM2の書き込みが終了
した後に、C’PU4から表示指令が出力されると、V
RAM2内の各画像データに基づいて静止画力よび動画
の表示制御を行う。この表示制御は、水平カウンタ9お
よび垂直カウンタ11の各カウント内容が示す電子ビー
ムの走査位置に合わせてVRAM2からカラーコード(
表示ドツトの色を決定するコードで静止画および動画デ
ータを構成する)を耽み出し、この読み出したカラーコ
ード(2,4あるいは8ビツト)を端子TGから出力す
ることによって行なわれる。なお、動画と静止画とが同
一表示位置に競合する場合は、動画を優先表示するよう
にしており、この結果、動画は静止画より手前に表示さ
れる。
ーフェイス回路12を介して供給される画イ象データ(
静止画データおよび動画データ)を順次VRAM2内内
の各テーブルに書き込み、VRAM2の書き込みが終了
した後に、C’PU4から表示指令が出力されると、V
RAM2内の各画像データに基づいて静止画力よび動画
の表示制御を行う。この表示制御は、水平カウンタ9お
よび垂直カウンタ11の各カウント内容が示す電子ビー
ムの走査位置に合わせてVRAM2からカラーコード(
表示ドツトの色を決定するコードで静止画および動画デ
ータを構成する)を耽み出し、この読み出したカラーコ
ード(2,4あるいは8ビツト)を端子TGから出力す
ることによって行なわれる。なお、動画と静止画とが同
一表示位置に競合する場合は、動画を優先表示するよう
にしており、この結果、動画は静止画より手前に表示さ
れる。
次に、カラーパレット13は一種のコード変換回路であ
り、2,4あるいは8ビツトのカラーコードを、レッド
カラーデータRDグリーンカラーデータGD、ブルーカ
ラーデータBD(これらのカラーデータは各々3ビツト
)に変換してDAC(ディジタル/アナログ変換器)1
4へ出力する。
り、2,4あるいは8ビツトのカラーコードを、レッド
カラーデータRDグリーンカラーデータGD、ブルーカ
ラーデータBD(これらのカラーデータは各々3ビツト
)に変換してDAC(ディジタル/アナログ変換器)1
4へ出力する。
DAC14はカラーデータRD、GD、BDを各々アナ
ログ信号に変換してB、 Q B信号を作成し、このK
GB信号をCRT表示装置3へ出力する。
ログ信号に変換してB、 Q B信号を作成し、このK
GB信号をCRT表示装置3へ出力する。
16は画像データ処理回路10とV)(、AM2との間
に初いてデータの授受を行うVRAMインターフェイス
であり、画像データ処理回路10から出力されるVRA
Mアクセス要求信号1’LQとハイスピードリード信号
HEBに基づいて、ロウアドレスΦストローブ償号RA
8およびカラムアドレス−ス)o−ブ信号cAso 、
CA81をvRAM2へ適宜出力するようになっている
。この場合、VRAMインターフェイス16は、信号)
(8Rが供給されない時は、アクセス要求信号RQが供
給されると、信号14A8を出力した後に信号CA80
のみを出力し、信号H8Bが供給されている時は、信号
RQが供給されると信号RASを出力した後に、信号C
A30.CA31を順次続けて出力する。
に初いてデータの授受を行うVRAMインターフェイス
であり、画像データ処理回路10から出力されるVRA
Mアクセス要求信号1’LQとハイスピードリード信号
HEBに基づいて、ロウアドレスΦストローブ償号RA
8およびカラムアドレス−ス)o−ブ信号cAso 、
CA81をvRAM2へ適宜出力するようになっている
。この場合、VRAMインターフェイス16は、信号)
(8Rが供給されない時は、アクセス要求信号RQが供
給されると、信号14A8を出力した後に信号CA80
のみを出力し、信号H8Bが供給されている時は、信号
RQが供給されると信号RASを出力した後に、信号C
A30.CA31を順次続けて出力する。
ここで、この実施例における静止画表示モードについて
説明する(なお、動画表示についてはこの発明の要旨と
は直接係わらないので、その説明を省略する)。
説明する(なお、動画表示についてはこの発明の要旨と
は直接係わらないので、その説明を省略する)。
この実施例における静止画モードには、表示面を構成す
る全ドツトを個々に色指定するドツトマツプモードがあ
り、ドツトマツプモードにはGIV。
る全ドツトを個々に色指定するドツトマツプモードがあ
り、ドツトマツプモードにはGIV。
GV 、 GVI 、 G■の4fiのモードがある。
次に、各モードについて説明する。
■ G■、GVモード
GIV、GVモードは、各々カラーコードが4ビツトお
よび2ビツトで構成されており、また、画面構成が25
6X192ドツトおよび512X192ドツトになって
いる(第2図(イ)1第3図(イ)参照)。
よび2ビツトで構成されており、また、画面構成が25
6X192ドツトおよび512X192ドツトになって
いる(第2図(イ)1第3図(イ)参照)。
これらのモードに詔けるVRAM2は、共に1アドレス
が8ビツトのダイナミックRAMで構成されており、第
2図(0)および第3図(切に示す順序でカラーコード
が格納されている。また、この場合のVRAM2は、信
号B、A8が供給されるとロウアドレスをラッチし、信
号CA30が供給されるとカラムアドレスをラッチする
。すなわち、信号RA8とCA30が供給された時点で
アクセスアドレスが確定する。
が8ビツトのダイナミックRAMで構成されており、第
2図(0)および第3図(切に示す順序でカラーコード
が格納されている。また、この場合のVRAM2は、信
号B、A8が供給されるとロウアドレスをラッチし、信
号CA30が供給されるとカラムアドレスをラッチする
。すなわち、信号RA8とCA30が供給された時点で
アクセスアドレスが確定する。
■ GVIモード
このモードは、第4図(イ)に示すように、512x1
92ドツトの画面構成になっており、カラーコードはG
■モードと同様に4ビツトで構成されている。そして、
このモードにおけるVRAM2は、同図(切に示すよう
に2個のダイナミックラムDR,AM1 、DRAM2
によって構成されており、表示面の全ドツトに対応する
カラーコードが、DRAMI 、2の各々に設けられて
いる静止画データエリア2a−1,28−2内に図示の
順に格納されている。この場合、DRAMI 、2は共
に同一のアドレスに割当てられている。
92ドツトの画面構成になっており、カラーコードはG
■モードと同様に4ビツトで構成されている。そして、
このモードにおけるVRAM2は、同図(切に示すよう
に2個のダイナミックラムDR,AM1 、DRAM2
によって構成されており、表示面の全ドツトに対応する
カラーコードが、DRAMI 、2の各々に設けられて
いる静止画データエリア2a−1,28−2内に図示の
順に格納されている。この場合、DRAMI 、2は共
に同一のアドレスに割当てられている。
■ G■モード
このモードはカラーコードが8ビツトで構成されており
、表示面上の1ドツトに対し256色の色指定を行うこ
とができ、また1画面構成は第5図(イ)に示すように
256X192ドツトとなっている。このGVIIモー
ドにおけるVB、AM2は、前述したGVIモードと同
様に同一のアドレスに設定されているDB、AMI、2
により構成され、(同図(ロ))51、DRAMI 、
2内の静止画データエリア2a−1,2a−2内には図
示の順にカラーコードが格納されている。そして、この
G■モード詔よび前述したGVIモードにおけるDRA
MI、2は信号RA8が供給されると共にロウアドレス
をラッチし、また、DRAMIは信号CASOが供給さ
れた時にカラムアドレスをラッチし、DB、AM2は信
号CA81が供給された時にカラムアドレスをラッチす
る。
、表示面上の1ドツトに対し256色の色指定を行うこ
とができ、また1画面構成は第5図(イ)に示すように
256X192ドツトとなっている。このGVIIモー
ドにおけるVB、AM2は、前述したGVIモードと同
様に同一のアドレスに設定されているDB、AMI、2
により構成され、(同図(ロ))51、DRAMI 、
2内の静止画データエリア2a−1,2a−2内には図
示の順にカラーコードが格納されている。そして、この
G■モード詔よび前述したGVIモードにおけるDRA
MI、2は信号RA8が供給されると共にロウアドレス
をラッチし、また、DRAMIは信号CASOが供給さ
れた時にカラムアドレスをラッチし、DB、AM2は信
号CA81が供給された時にカラムアドレスをラッチす
る。
ここで、GVI 、 G■モードにおけるDB、AMI
。
。
2とVBAMインタフェイス16との接続関係について
第1図(ロ)を参照してより詳細に説明する。
第1図(ロ)を参照してより詳細に説明する。
図1こ示すCABは共通アドレスバスであり、DRAM
I、2の各々のアドレス入力端がこの共通アドレスバス
CABに接続されている。共通アドレスバスCABには
、画像データ処理回路10からロウアドレスデータおよ
びカラムアドレスデータが交互に送出されるようになっ
ている。次に、CDBは共通データバスであり、InA
MI 、2の各々のデータ入出力端が、この共通データ
バスCDBに接続されている。この場合、画像データ処
理回路10とDRAMI 、2とは、VRAMインター
フェイス16および共通データバスCDBを介してデー
タの授受を行うようになっている。
I、2の各々のアドレス入力端がこの共通アドレスバス
CABに接続されている。共通アドレスバスCABには
、画像データ処理回路10からロウアドレスデータおよ
びカラムアドレスデータが交互に送出されるようになっ
ている。次に、CDBは共通データバスであり、InA
MI 、2の各々のデータ入出力端が、この共通データ
バスCDBに接続されている。この場合、画像データ処
理回路10とDRAMI 、2とは、VRAMインター
フェイス16および共通データバスCDBを介してデー
タの授受を行うようになっている。
そして、V1’LAMインターフェイス16が出力する
信号)1.AsはDRAMIとDB、人M2とに共通ζ
こ供給され、また、信号CA30がDRAMIのみに、
信号CA S’ 1’がDRAM2のみに供給される。
信号)1.AsはDRAMIとDB、人M2とに共通ζ
こ供給され、また、信号CA30がDRAMIのみに、
信号CA S’ 1’がDRAM2のみに供給される。
DRAMI、2は信号RASの立下りで共にロウアドレ
スをラッチし、また、信号CA30゜CA31の立下り
で各々カラムアドレスをラッチす郭。そして、DRAM
I 、2は各々信号CA30゜CAB 1が#0#レベ
ルの時にデータの入tWSを行い、信号CA30 、C
ASlが#1ルベルになると、各々のデータ入力出端を
ノ1イ・インピーダンス状態にする。すなわち%DRA
MI 、2は信号CA30 、CASlが11#レベル
の時は、各々のデータ入出力端と共通データバスCDB
とを電気的に切り離す。この実施例においては、前述の
ようにVRAMインターフェイス16か、信号CA30
とCA31.!:を順次続けて′0″レベルにし。
スをラッチし、また、信号CA30゜CA31の立下り
で各々カラムアドレスをラッチす郭。そして、DRAM
I 、2は各々信号CA30゜CAB 1が#0#レベ
ルの時にデータの入tWSを行い、信号CA30 、C
ASlが#1ルベルになると、各々のデータ入力出端を
ノ1イ・インピーダンス状態にする。すなわち%DRA
MI 、2は信号CA30 、CASlが11#レベル
の時は、各々のデータ入出力端と共通データバスCDB
とを電気的に切り離す。この実施例においては、前述の
ようにVRAMインターフェイス16か、信号CA30
とCA31.!:を順次続けて′0″レベルにし。
また、信号CAB1はCA30を立上げた後に立下げる
ようにしているので、DB、AMIとDRAM2のデー
タが、共通データバスCDHに混在するということはな
い。
ようにしているので、DB、AMIとDRAM2のデー
タが、共通データバスCDHに混在するということはな
い。
次に、上述した構成によるこの実施例の動作を説明する
。
。
tf、GIV 、GVモードにおける動作を説明する。
これらのモードにおいて、1水平走査中にVRAM2か
ら読み出す静止画データのビット数は、GIVモードで
は(4ビツト)X256=1024ビツトとなり、GV
モーVでは(2ビツト)X512=1024ビツトとな
る。すなわち、どちらのモードも1024ビツト(12
8バイト)の読み出しが必要になる。この場合、1水平
走査において128バイト程度の静止画データの読み出
しでは、特に高速のアクセスは要求されないから、この
実施例では従来と同様のVRAMアクセスを行う。すな
わち、画像データ処理回路10は水平カウンタ9と垂直
カウンタ11の内容に基づいて、静止画の描画に必要な
カラーコードの番地を算出し、この番地−こ対応するロ
ウアドレスとカラムアドレスを順次VB、AM2へ出力
し、また、VRAMインターフェイス16がロウアドレ
スストローブ信号RASとカラムアドレスストローブ信
号CA30とを順次VRAM2へ出力する。これによっ
て、VB、AM2のアクセスアドレスが確定し、描画に
必要なカラーコードがVf(・AMインターフェイス1
6を介して画像データ処理回路10に供給される。第6
図(イ)、(ロ)は上述した場合においてVRAMイン
ターフェイス16から出力される信号RASとCA30
とを示しており、この図に示すよう番と。
ら読み出す静止画データのビット数は、GIVモードで
は(4ビツト)X256=1024ビツトとなり、GV
モーVでは(2ビツト)X512=1024ビツトとな
る。すなわち、どちらのモードも1024ビツト(12
8バイト)の読み出しが必要になる。この場合、1水平
走査において128バイト程度の静止画データの読み出
しでは、特に高速のアクセスは要求されないから、この
実施例では従来と同様のVRAMアクセスを行う。すな
わち、画像データ処理回路10は水平カウンタ9と垂直
カウンタ11の内容に基づいて、静止画の描画に必要な
カラーコードの番地を算出し、この番地−こ対応するロ
ウアドレスとカラムアドレスを順次VB、AM2へ出力
し、また、VRAMインターフェイス16がロウアドレ
スストローブ信号RASとカラムアドレスストローブ信
号CA30とを順次VRAM2へ出力する。これによっ
て、VB、AM2のアクセスアドレスが確定し、描画に
必要なカラーコードがVf(・AMインターフェイス1
6を介して画像データ処理回路10に供給される。第6
図(イ)、(ロ)は上述した場合においてVRAMイン
ターフェイス16から出力される信号RASとCA30
とを示しており、この図に示すよう番と。
VRAMインターフェイス16は画像データ処理回路1
0からアクセス要求信号H,Qが出力されると、まず、
信号凡Asを出力し1次いで、所定時間経過後に信号C
A30を出力する。そして、VRAM2は信号RASの
立下り時にロウアドレスをラッチし、信号CASOの立
下り1時憾カラムアドレスをラッ゛チし、また、信号C
A30の文下り時から所定時間経過後に、アクセスされ
たアドレス内のカラーコード(GIVモードq)場合は
2ビツト分、GVモードの場合は4ビツト分)を出力す
る。次に、VB・AMインターフェイス16は信号CA
30 、RASを停止し、画1象データ処理回路10が
新たなアドレスデータを出力すると1.上述と同様の動
作をくり返す。なお、この場合、アクセスするデータの
ロウアドレスが変化しない場合は、同図に破線で示すよ
うに、信号B・Asを出力したままにし、画像データ処
理回路10から新たなカラムアドレスが出力される毎に
、信号CA30を出力するようにする。この実施例の場
合は、4回のアクセスを連続して行うようにしており、
したがって、実際のCABOは第8図(CI)に示すよ
うに4回連続して’1’/’0’をくり返す。
0からアクセス要求信号H,Qが出力されると、まず、
信号凡Asを出力し1次いで、所定時間経過後に信号C
A30を出力する。そして、VRAM2は信号RASの
立下り時にロウアドレスをラッチし、信号CASOの立
下り1時憾カラムアドレスをラッ゛チし、また、信号C
A30の文下り時から所定時間経過後に、アクセスされ
たアドレス内のカラーコード(GIVモードq)場合は
2ビツト分、GVモードの場合は4ビツト分)を出力す
る。次に、VB・AMインターフェイス16は信号CA
30 、RASを停止し、画1象データ処理回路10が
新たなアドレスデータを出力すると1.上述と同様の動
作をくり返す。なお、この場合、アクセスするデータの
ロウアドレスが変化しない場合は、同図に破線で示すよ
うに、信号B・Asを出力したままにし、画像データ処
理回路10から新たなカラムアドレスが出力される毎に
、信号CA30を出力するようにする。この実施例の場
合は、4回のアクセスを連続して行うようにしており、
したがって、実際のCABOは第8図(CI)に示すよ
うに4回連続して’1’/’0’をくり返す。
そして、画IJilfデータ処理回路10はG■モード
の場合はV[AM2から供給さnたカラーコードデータ
を、上位4ビツト、下位4ビツトの順でカラーパレット
13に供給し、また、GVモードの場合は、上位から順
次2ビツトずつカラーパレット13に供給する。
の場合はV[AM2から供給さnたカラーコードデータ
を、上位4ビツト、下位4ビツトの順でカラーパレット
13に供給し、また、GVモードの場合は、上位から順
次2ビツトずつカラーパレット13に供給する。
次に、GVI、G■モードにおける動作をg明する。こ
れらのモードにおいて、1水千走査中にVRAM2から
読み出す静止画データのビット数は、GVIモーFでは
(4ビツト)X512=2048ビツトとなり、GVl
lモードでは(8ビツト)×256=2048ビット七
なる。すなわち、どちらのモードも2048ビツト(2
56バイト)の読み出しが必要になる。この場合、1水
平ラインの描画に256バイト程度の静止画データを読
み出すには、VB、AM2に対し極めて高速のアクセス
が要求される。そこで、この実施例では以下に述べる処
理により高速アクセスを実現している。
れらのモードにおいて、1水千走査中にVRAM2から
読み出す静止画データのビット数は、GVIモーFでは
(4ビツト)X512=2048ビツトとなり、GVl
lモードでは(8ビツト)×256=2048ビット七
なる。すなわち、どちらのモードも2048ビツト(2
56バイト)の読み出しが必要になる。この場合、1水
平ラインの描画に256バイト程度の静止画データを読
み出すには、VB、AM2に対し極めて高速のアクセス
が要求される。そこで、この実施例では以下に述べる処
理により高速アクセスを実現している。
寥ず一画像データ処理回路10はVRAM2をアクセス
する際に、アクセス要求信号RQ (!: t1イスピ
ードリード信号HERとをVB、AMインターフェイス
16へ出力するとともに、ロウアドレスデータを共通ア
レレスバスCABへ送出する。次に、VRAMインター
フェイス16が信号1(、ASを立ち下げると(第7図
(イ))、この立下り時にVRAM2を構成しているD
B、AMI、2が共にロウアドレスをラッチする。そし
て、画像データ処理回路10がカラムアドレスデータを
出力し、VRAMインターフェイス16が信号CA30
を立下げると(第7図(イ))、この信号の立下り時点
でDRAMlのアクセスアドレスが確定し、アクセスさ
れた番地内のカラーコードデータ(1バイト分)が、信
号CABOが#0″となっている間、共通データバスC
DB上に送出される。そして、この共通データバスCD
B上のデータがVIR,AMインターフェイス16を介
してi+!j 像データ処理回路10に読み込まれる。
する際に、アクセス要求信号RQ (!: t1イスピ
ードリード信号HERとをVB、AMインターフェイス
16へ出力するとともに、ロウアドレスデータを共通ア
レレスバスCABへ送出する。次に、VRAMインター
フェイス16が信号1(、ASを立ち下げると(第7図
(イ))、この立下り時にVRAM2を構成しているD
B、AMI、2が共にロウアドレスをラッチする。そし
て、画像データ処理回路10がカラムアドレスデータを
出力し、VRAMインターフェイス16が信号CA30
を立下げると(第7図(イ))、この信号の立下り時点
でDRAMlのアクセスアドレスが確定し、アクセスさ
れた番地内のカラーコードデータ(1バイト分)が、信
号CABOが#0″となっている間、共通データバスC
DB上に送出される。そして、この共通データバスCD
B上のデータがVIR,AMインターフェイス16を介
してi+!j 像データ処理回路10に読み込まれる。
次いで、VRAMインターフェイス16は信号CASO
を立上げ、その直後に信号CA31を立下げる。信号C
ABOか立上ると、DRAMIのデータ入出力端はハイ
インピ−ダンス状態となり、共通データバスCDBとD
B、AMl、l!−は電気的に切り離され、この瞬間に
おいて共通データバスCJ)Bは空き状態となる。そし
て、信号CA31が立下ると、DB、AM2のアクセス
アドレスが確定し、アクセスされた番地内のカラーコー
ドデータ(1バイト)が、空き状態となっていた共通デ
ータバスCDB上に送出される。次に、画像データ処理
回路10は共通データバスCDB上に送出さnているD
B、AM2のデー“りを読み込む。そして、Vl’l、
AMインターフェイス16は信号CAS1を立上げる。
を立上げ、その直後に信号CA31を立下げる。信号C
ABOか立上ると、DRAMIのデータ入出力端はハイ
インピ−ダンス状態となり、共通データバスCDBとD
B、AMl、l!−は電気的に切り離され、この瞬間に
おいて共通データバスCJ)Bは空き状態となる。そし
て、信号CA31が立下ると、DB、AM2のアクセス
アドレスが確定し、アクセスされた番地内のカラーコー
ドデータ(1バイト)が、空き状態となっていた共通デ
ータバスCDB上に送出される。次に、画像データ処理
回路10は共通データバスCDB上に送出さnているD
B、AM2のデー“りを読み込む。そして、Vl’l、
AMインターフェイス16は信号CAS1を立上げる。
この信号CA31が立上るき、DRAM2のデータ入出
力端がハイインピーダンスとなり、DRAM2と共通デ
ータバスCDB(!−が電気的に切り離され、この瞬間
において共通データバスCDBが再び空き状態となる。
力端がハイインピーダンスとなり、DRAM2と共通デ
ータバスCDB(!−が電気的に切り離され、この瞬間
において共通データバスCDBが再び空き状態となる。
次に、VRAMインターフェイス16は信号H1λSを
立上げ、これにより、一連のアクセス処理が終了する。
立上げ、これにより、一連のアクセス処理が終了する。
なお、アクセスするデータのロウアドレスが変化しない
場合は、同図に破線で示すように、信号RAS、)18
Bを出力したままにし、画1象データ図(ロ)、(ハ)
に示すタイミングで出力するようにする。
場合は、同図に破線で示すように、信号RAS、)18
Bを出力したままにし、画1象データ図(ロ)、(ハ)
に示すタイミングで出力するようにする。
ただし、この実施例においては、削述したように。
通常の読み出し時において4回連続して続き番地のアク
セスを行うようにしており、これに対応して、高速読み
出し時lこおける各制御信号は第8図に示すようになる
。すなわち、信号CASOとCA31とが4回連続して
交互に#θルベルとなり、一方のカラムアドレスストロ
ーブが非アクティブとなっている間に他方のカラムアド
レスストローブをアクティブにし、これζヒより、フ出
常読み出し時と同じ時間内で、2倍のデータ読ろ出しを
実現している。
セスを行うようにしており、これに対応して、高速読み
出し時lこおける各制御信号は第8図に示すようになる
。すなわち、信号CASOとCA31とが4回連続して
交互に#θルベルとなり、一方のカラムアドレスストロ
ーブが非アクティブとなっている間に他方のカラムアド
レスストローブをアクティブにし、これζヒより、フ出
常読み出し時と同じ時間内で、2倍のデータ読ろ出しを
実現している。
このように、上述したアクセス処理によると。
第6図に示す従来の1回のアクセス処理と略同じ時間内
で、2回のアクセス(2バイト分)ヲ行つことができる
。しかも、I)RAMI 、2の各々に要求されるアク
セス時間は従来と同様でよく、高速アクセスのDRAM
を使用する必要はない。
で、2回のアクセス(2バイト分)ヲ行つことができる
。しかも、I)RAMI 、2の各々に要求されるアク
セス時間は従来と同様でよく、高速アクセスのDRAM
を使用する必要はない。
そして、#J儂データ処理回路10は、GVIモードの
場合にはDRAMIから供給されたカラーコードデータ
を上位4ビツト、下位4ビツトの順でカラーパレット1
3に供給し、その後に、DRAM2から供給されたカラ
ーコードデータを上位4ビツト、下位4ビツトの順でカ
ラーパレット13に供給する。また、G■モードの場合
は、まずDB・AMIから供給されたカラーコード(8
ビツト)をカラーパレット13へ供給し、次いで、DR
AM2から供給されたカラーコードをカラーパレット1
3へ供給する。
場合にはDRAMIから供給されたカラーコードデータ
を上位4ビツト、下位4ビツトの順でカラーパレット1
3に供給し、その後に、DRAM2から供給されたカラ
ーコードデータを上位4ビツト、下位4ビツトの順でカ
ラーパレット13に供給する。また、G■モードの場合
は、まずDB・AMIから供給されたカラーコード(8
ビツト)をカラーパレット13へ供給し、次いで、DR
AM2から供給されたカラーコードをカラーパレット1
3へ供給する。
以上説明したようにこの発明によれば、上位アドレスス
トローブが供給されると上位アドレスをラッチし、下位
アドレスストローブが供給されると下位アドレスをラッ
チし、また、下位アドレスストローブがアクティブの時
はデータの入出力を行い、下位アドレスストローブが非
アクティブの時はデータ入出力端をハイインピーダンス
状態にするメモリを複数設けて前記表示用メモリを構成
するとともに、前記各メモリのアドレス入力端を共通ア
ドレスバスに接続して同一アドレスを共用させ、前記各
メモリのデータ入出力端を各々共通データバスに接続し
、さらに、前記表示用メモリにアクセスする際に射いて
は、前記各メモリに上位アドレスストローブを共通に供
給するとともに。
トローブが供給されると上位アドレスをラッチし、下位
アドレスストローブが供給されると下位アドレスをラッ
チし、また、下位アドレスストローブがアクティブの時
はデータの入出力を行い、下位アドレスストローブが非
アクティブの時はデータ入出力端をハイインピーダンス
状態にするメモリを複数設けて前記表示用メモリを構成
するとともに、前記各メモリのアドレス入力端を共通ア
ドレスバスに接続して同一アドレスを共用させ、前記各
メモリのデータ入出力端を各々共通データバスに接続し
、さらに、前記表示用メモリにアクセスする際に射いて
は、前記各メモリに上位アドレスストローブを共通に供
給するとともに。
上位、アドレスが確定した後は、個別の下位アレレスス
トローブを前記各メモリの各々に1−次1つずつ連続的
にアクティブにして供給するインターフェイス手段を具
備したので、高速のアクセス処理を容易に行うことがで
き、これによって、表示面のドツト数を増やして高画質
化したり、ドツトの表示色を増やして多様な表示を行い
得る利点が得られる。しかも、使用する各メモリには、
アクセス時間の遅いものを使用することができ、設計の
容易化9価格の低廉化を図ることができる。
トローブを前記各メモリの各々に1−次1つずつ連続的
にアクティブにして供給するインターフェイス手段を具
備したので、高速のアクセス処理を容易に行うことがで
き、これによって、表示面のドツト数を増やして高画質
化したり、ドツトの表示色を増やして多様な表示を行い
得る利点が得られる。しかも、使用する各メモリには、
アクセス時間の遅いものを使用することができ、設計の
容易化9価格の低廉化を図ることができる。
第1図(イ)、(ロ)はこの発明の一実施例の構成を示
すブロック図、第2図〜第5図は各々同実施例の表示モ
ードG■〜G[に詔ける表示面のドツトとVRAM2内
のカラーコードとの関係を示す図、第6図(イ)、(Q
はGIV、GVモードにおける信号RAS(!−CA8
0の波形を示す波形図、第7図。 M8図は各々GVI 、 G■モードにあける信号1%
AS 。 CA30 、CA31 、H8Bの波形を示す波形図、
第9図はディスプレイコントローラを用いた場合の一般
的なディスプレイ装置の構成を示すブロック図である。 16・・・・・・VRAMインターフェイス(インター
フェイス手段)、CA30.CA31・・・・・・カラ
ムアルスストロープ(下位アドレスストローブ)、RA
S・・・・・・ロウアドレスストローブ(上位アドレス
ストローブ)、D RAM 1 、 D RAM 2−
9−31.ダイナミックラム(メモリ)。 出願人株式会社アスキー 第1図 (。) 第2図 第4゜ C勺 第5 (4) 図 (0)
すブロック図、第2図〜第5図は各々同実施例の表示モ
ードG■〜G[に詔ける表示面のドツトとVRAM2内
のカラーコードとの関係を示す図、第6図(イ)、(Q
はGIV、GVモードにおける信号RAS(!−CA8
0の波形を示す波形図、第7図。 M8図は各々GVI 、 G■モードにあける信号1%
AS 。 CA30 、CA31 、H8Bの波形を示す波形図、
第9図はディスプレイコントローラを用いた場合の一般
的なディスプレイ装置の構成を示すブロック図である。 16・・・・・・VRAMインターフェイス(インター
フェイス手段)、CA30.CA31・・・・・・カラ
ムアルスストロープ(下位アドレスストローブ)、RA
S・・・・・・ロウアドレスストローブ(上位アドレス
ストローブ)、D RAM 1 、 D RAM 2−
9−31.ダイナミックラム(メモリ)。 出願人株式会社アスキー 第1図 (。) 第2図 第4゜ C勺 第5 (4) 図 (0)
Claims (1)
- 【特許請求の範囲】 表示画面の各ドツトに対応して表示用メモリに記憶され
たカラーコードを1表示面の走査に対応して順次読み出
し、この読み出したカラーコードに基づいて前記表示画
面にドツト表示を行うディスプレイコントローラにおい
て、上位アドレスストローブが供給されると上位アドレ
スをラッチし。 下位アドレスストローブが供給されると下位アドレスを
ラッチし、また、下位アドレスストローブがアクティブ
の時はデータの入出力を行い、下位アドレスストローブ
が非アクティブの時はデータ入出力端をハイインピーダ
ンス状態にするメモリを複数設けて前記表示用メモリを
構成するとともに、前記各メモリのアドレス入力端を共
通アドレスバスに接続して同一アドレスを共用させ、前
記各メモリのデータ入出力端を各々共通データバスに接
続し、さらに、前記表示用メモリにアクセスする際にお
いては、前記各メモリに上位アドレスストローブを共通
に供給するとともに、上位アドレスが確定した後は、個
別の下位アドレスストローブを前記各メモリの各々に順
次1つずつ連続的にアクティブにして供給するインター
フェイス手段を具備することを特徴とするディスプレイ
コントローラ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59100302A JPS60245034A (ja) | 1984-05-18 | 1984-05-18 | デイスプレイコントロ−ラ |
US06/735,370 US4628467A (en) | 1984-05-18 | 1985-05-17 | Video display control system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59100302A JPS60245034A (ja) | 1984-05-18 | 1984-05-18 | デイスプレイコントロ−ラ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60245034A true JPS60245034A (ja) | 1985-12-04 |
JPS6323577B2 JPS6323577B2 (ja) | 1988-05-17 |
Family
ID=14270371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59100302A Granted JPS60245034A (ja) | 1984-05-18 | 1984-05-18 | デイスプレイコントロ−ラ |
Country Status (2)
Country | Link |
---|---|
US (1) | US4628467A (ja) |
JP (1) | JPS60245034A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63234367A (ja) * | 1987-02-12 | 1988-09-29 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 図形表示装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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US5249266A (en) * | 1985-10-22 | 1993-09-28 | Texas Instruments Incorporated | Data processing apparatus with self-emulation capability |
US5140687A (en) * | 1985-10-22 | 1992-08-18 | Texas Instruments Incorporated | Data processing apparatus with self-emulation capability |
US4769632A (en) * | 1986-02-10 | 1988-09-06 | Inmos Limited | Color graphics control system |
US4825386A (en) * | 1986-08-25 | 1989-04-25 | Digital Equipment Corporation | Horizontal line processor of data to be printed dot sequentially |
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-
1984
- 1984-05-18 JP JP59100302A patent/JPS60245034A/ja active Granted
-
1985
- 1985-05-17 US US06/735,370 patent/US4628467A/en not_active Expired - Lifetime
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Title |
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ELECTRONIC DESIGN=1984 * |
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Also Published As
Publication number | Publication date |
---|---|
US4628467A (en) | 1986-12-09 |
JPS6323577B2 (ja) | 1988-05-17 |
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