JPS63265292A - 表示装置 - Google Patents
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- JPS63265292A JPS63265292A JP62100862A JP10086287A JPS63265292A JP S63265292 A JPS63265292 A JP S63265292A JP 62100862 A JP62100862 A JP 62100862A JP 10086287 A JP10086287 A JP 10086287A JP S63265292 A JPS63265292 A JP S63265292A
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101100328519 Caenorhabditis elegans cnt-2 gene Proteins 0.000 description 1
- 101000741289 Homo sapiens Calreticulin-3 Proteins 0.000 description 1
- 101000969621 Homo sapiens Monocarboxylate transporter 12 Proteins 0.000 description 1
- 102100021444 Monocarboxylate transporter 12 Human genes 0.000 description 1
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- 239000000284 extract Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G1/00—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data
- G09G1/06—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows
- G09G1/14—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible
- G09G1/16—Control arrangements or circuits, of interest only in connection with cathode-ray tube indicators; General aspects or details, e.g. selection emphasis on particular characters, dashed line or dotted line generation; Preprocessing of data using single beam tubes, e.g. three-dimensional or perspective representation, rotation or translation of display pattern, hidden lines, shadows the beam tracing a pattern independent of the information to be displayed, this latter determining the parts of the pattern rendered respectively visible and invisible the pattern of rectangular co-ordinates extending over the whole area of the screen, i.e. television type raster
- G09G1/165—Details of a display terminal using a CRT, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G1/167—Details of the interface to the display terminal specific for a CRT
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- Theoretical Computer Science (AREA)
- Radar, Positioning & Navigation (AREA)
- Remote Sensing (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、メモリから読み出した画像情報を、メモリ中
の画像情報の解像度よりも低い解像度にしてより広い範
囲をＣＲＴなどの表示部に表示することができる表示装
置に関する。
の画像情報の解像度よりも低い解像度にしてより広い範
囲をＣＲＴなどの表示部に表示することができる表示装
置に関する。
〈従来の技術〉
ＣＲＴなどの表示部に情報を表示する方法の一つとして
、表示すべき画像情報をメモリに格納し ゛ておき
、この画像情報を順次読み出してＣＲ’Ｉ”に表示する
方法がある。
、表示すべき画像情報をメモリに格納し ゛ておき
、この画像情報を順次読み出してＣＲ’Ｉ”に表示する
方法がある。
そして、この方法を用いる従来の表示装置は、一画面に
表示できるメモリ内の画像情報領域がＣＲＴの画素数に
よって決まるため、解像度を低くしてより広い領域の画
像情報を表示する場合、上記メモリ内の画像情報を解像
度に応じて間引いて別のメモリに一旦格納し、この別の
メモリ内の間引かれた画像情報を順次味み出してＣｌ
１”に表示するようになっている。
表示できるメモリ内の画像情報領域がＣＲＴの画素数に
よって決まるため、解像度を低くしてより広い領域の画
像情報を表示する場合、上記メモリ内の画像情報を解像
度に応じて間引いて別のメモリに一旦格納し、この別の
メモリ内の間引かれた画像情報を順次味み出してＣｌ
１”に表示するようになっている。
〈発明の解決しようとする問題点〉
ところが、上記従来の表示装置では、メモリ内の全画像
情報を所定間隔で間引いて表示画像情報を作成せねばな
らないため、これに長時間を要するという欠点があり、
さらに、作成された表示画像情報を格納する相当容量の
メモリが別途必要になるという欠点がある。そのため、
普通解像度による通常表示と低解像度による縮小表示の
切り替えか迅速にできず、また表示装置が高価になると
いう問題かあった。
情報を所定間隔で間引いて表示画像情報を作成せねばな
らないため、これに長時間を要するという欠点があり、
さらに、作成された表示画像情報を格納する相当容量の
メモリが別途必要になるという欠点がある。そのため、
普通解像度による通常表示と低解像度による縮小表示の
切り替えか迅速にできず、また表示装置が高価になると
いう問題かあった。
そこで、本発明の目的は、簡素かつ安価な構成てらって
、単一のメモリから間引いて読み出した画像情報を直接
ＣＲｉ”などの表示部に表示でき、迅速な縮小表示を行
なうことができる表示装置を提供することである。
、単一のメモリから間引いて読み出した画像情報を直接
ＣＲｉ”などの表示部に表示でき、迅速な縮小表示を行
なうことができる表示装置を提供することである。
く問題点を解決するだめの手段〉
上記目的を達成するため、本発明の表示装置は、表示す
べき画像を行方向および列方向の位置に対応するアドレ
スに順次画像情報として格納する記憶手段と、上記画像
情報を１行毎またはＭ行毎に読み出す読み出し手段と、
この読み出し手段で読み出された行毎の画像情ｆμを順
次一時記憶し、列方向に順次またはＮ個毎に取り出して
シリアル情報に変換する変換手段と、上記シリアル情報
を受けて表示する表示部とを備えたことを特徴とする。
べき画像を行方向および列方向の位置に対応するアドレ
スに順次画像情報として格納する記憶手段と、上記画像
情報を１行毎またはＭ行毎に読み出す読み出し手段と、
この読み出し手段で読み出された行毎の画像情ｆμを順
次一時記憶し、列方向に順次またはＮ個毎に取り出して
シリアル情報に変換する変換手段と、上記シリアル情報
を受けて表示する表示部とを備えたことを特徴とする。
〈作用〉
いよ、読み出し手段に１行毎の読み出しが、変換手段に
列方向に順次の取り出しが夫々指示されている場合、上
記読み出し手段は、画像の行方向および列方向の位置に
対応４−る記憶手段のアドレスに順次格納された画像情
報を１行毎に読み出し、上記変換手段は、１行毎に読み
出された上記画像情報を一時記憶し、これを列方向に順
次取り出してシリアル情報に変換ずろ。そして、上記シ
リアル情報は、表示部によって皆通解像度による通常画
像として表示される。
列方向に順次の取り出しが夫々指示されている場合、上
記読み出し手段は、画像の行方向および列方向の位置に
対応４−る記憶手段のアドレスに順次格納された画像情
報を１行毎に読み出し、上記変換手段は、１行毎に読み
出された上記画像情報を一時記憶し、これを列方向に順
次取り出してシリアル情報に変換ずろ。そして、上記シ
リアル情報は、表示部によって皆通解像度による通常画
像として表示される。
一方、読み出し手段にＭ行毎の読み出しが、変換手段に
列方向にＮ個おきの取り出しが夫々指示されている場合
、上記読み出し手段は、記憶手段のアドレスに１１り述
の如く格納された画像情報をＭ行毎に読み出し、上記変
換手段は、Ｍ行毎に読み出された上記画像情報を一時記
憶し、これを列方向にＮ個おきに取り出してシリアル情
報に変換する。そして、上記シリアル情報は、」１記表
示部によってＩ／ＭＸＮの低解像度による縦Ｍ×横Ｎ倍
の縮°小画像として表示される。
列方向にＮ個おきの取り出しが夫々指示されている場合
、上記読み出し手段は、記憶手段のアドレスに１１り述
の如く格納された画像情報をＭ行毎に読み出し、上記変
換手段は、Ｍ行毎に読み出された上記画像情報を一時記
憶し、これを列方向にＮ個おきに取り出してシリアル情
報に変換する。そして、上記シリアル情報は、」１記表
示部によってＩ／ＭＸＮの低解像度による縦Ｍ×横Ｎ倍
の縮°小画像として表示される。
〈実施例〉
以下、本発明を図示の実施例により詳細に説明ケる。
第１図は本発明の表示装置の一実施例を示すブロック図
であり、！は各ブロックを制御し、読み出し手段をＪｆ
ＥねるＣＰＵ、２は１２６０ｘ １７ｇ２個の画素から
なり画像を表示する表示部としてのＣＲＴ、３は画像の
行方向および列方向位置に対応するアドレスに順次画像
情報等を格納し、上記ＣＩ） Ｕ １（こアクセスされ
、」＝８己ＣＲ’ｒ ２のビデオリフレッノユを行なう
記憶手段としてのＩＩＡＭ、４はこのＲＡ Ｍ ３のア
ドレスを発生し、これを制御するアＩ・レス制御回路、
５は」１記ＲＡＭ３からの出力データをＣＩ） ［Ｊ
Ｉ側あるいはＣＲＴ ２側に切り替える切替ゲート、６
はこの切替ゲート５のイネーブル信号を出力するゲート
制御回路、７は上記切替ゲート５から出力されるＣ Ｉ
７１’用ビデオデータを一時記憶してタイミングを合わ
せるラッチ、８はこのラッチ７からの複数個の入力デー
タを外部からの表示切替信号に基づいて選択するマルチ
プレクサ、９はこのマルチプレクサ８て選択されたパラ
レルデータをンリアルデータに変換し、ヒデオ信号を生
成して上記ＣｎＴ２へ出力する）くラレルノリアル変換
回路、ｌＯは画像を通常表示するか１／ＭＸＮの低解像
度で縮小表示するかを表わす表示切替信号を上記アドレ
ス制御回路２．ラッチ７、マルチプレクサ８に出力する
！ビットの表示切替レジスタであり、上記ラッチ７とマ
ルチプレクサ８で変換手段を構成している。
であり、！は各ブロックを制御し、読み出し手段をＪｆ
ＥねるＣＰＵ、２は１２６０ｘ １７ｇ２個の画素から
なり画像を表示する表示部としてのＣＲＴ、３は画像の
行方向および列方向位置に対応するアドレスに順次画像
情報等を格納し、上記ＣＩ） Ｕ １（こアクセスされ
、」＝８己ＣＲ’ｒ ２のビデオリフレッノユを行なう
記憶手段としてのＩＩＡＭ、４はこのＲＡ Ｍ ３のア
ドレスを発生し、これを制御するアＩ・レス制御回路、
５は」１記ＲＡＭ３からの出力データをＣＩ） ［Ｊ
Ｉ側あるいはＣＲＴ ２側に切り替える切替ゲート、６
はこの切替ゲート５のイネーブル信号を出力するゲート
制御回路、７は上記切替ゲート５から出力されるＣ Ｉ
７１’用ビデオデータを一時記憶してタイミングを合わ
せるラッチ、８はこのラッチ７からの複数個の入力デー
タを外部からの表示切替信号に基づいて選択するマルチ
プレクサ、９はこのマルチプレクサ８て選択されたパラ
レルデータをンリアルデータに変換し、ヒデオ信号を生
成して上記ＣｎＴ２へ出力する）くラレルノリアル変換
回路、ｌＯは画像を通常表示するか１／ＭＸＮの低解像
度で縮小表示するかを表わす表示切替信号を上記アドレ
ス制御回路２．ラッチ７、マルチプレクサ８に出力する
！ビットの表示切替レジスタであり、上記ラッチ７とマ
ルチプレクサ８で変換手段を構成している。
また、１１は上記ＲＡＭ３と外部装置との間で画像情報
の入出力を行なうインターフェイス回路、１２は原画の
画像濃度を電気信号に変換して人力するスキャナ、１３
は画像情報を記憶する外部記憶装置、１４は画像情報を
記録紙に印字するプリンタである。
の入出力を行なうインターフェイス回路、１２は原画の
画像濃度を電気信号に変換して人力するスキャナ、１３
は画像情報を記憶する外部記憶装置、１４は画像情報を
記録紙に印字するプリンタである。
第２図は、上記ＲＡＭａ内の画像情報の格納状態を示す
メモリマツプである。同図において、Ｉ７は、ＣＲＴ２
に表示すべき画像である原稿の行方向長さに相当するビ
ット数を表わし、スタートヒントからＩ７までの画像情
報を原稿ラインと称し、列方向のＳ、Ｓ＋Ｌ、５−）２
Ｌ、・・・は、各原稿ラインのスタートアドレスを示し
ている。この画像情報は、原稿紙からスキャナ１２によ
って１２本／ｉｘＸ ｌ ２本／■で読み取られ、イン
ターフェイス回路１１を経てＲＡＭ３に入力される一方
、ＲＡＭ３から、６４ビツトの並列ラインで相互に接続
された切替ゲート５．ラッチ７、マルチプレクサ８を経
てパラレルシリアル変換回路９に出力される。読み出し
手段を兼ねる上記ＣＰＵＩは、表示切替レジスタＩＯが
通常表示を表わす０にでツトされ、この表示切替信号を
受けたアドレス制御回路４が、ＩＩ Ａ Ｍ ３の読み
出し開始アドレスを列方向？こ順にＳ、Ｓ十り、Ｓ＋２
Ｌ、・・・と指定すると、これに従ってＩｔ Ａ Ｍ内
の画像情報を一原稿ラインずつ順次６４ビット／単位時
間の速度で読み出し、これを上記６４ビット並列ライン
を経てパラレルシリアル変換回路９に送り、変換回路９
に画像情報を列方向に順次取り出させてシリアルのビデ
オ信号を作成させる。一方、−上記表示切替レジスタ１
０が縮小表示を表わすｌにセットされると、この表示切
替信号を受けたアドレス制御回路４は、ＲＡＭ３の読み
出し開始アドレスを列方向にＭ行おきにＳ 、 Ｓ ＋
Ｍ Ｌ 、 Ｓ ＋ ２ Ｍ Ｌ 、・・・と指定し
、ＣＩ） Ｕ Ｉは、これに従ってＩｔ Ａ Ｍ内の画
像情報をＭ原稿ライン毎に同一速度でＭ回読み出し、こ
れを同様にパラレルシリアル変換回路９に送り、変換回
路９に画像情報を列方向にＮ個毎に取り出さＵ゛てシリ
アルの解像度１／ＭＸＮのビデオ信号を作成されるよう
になっている。また、上記ＣＰＵ１は、上記ＩＮ Ａ
Ｍ ３からの通常表示または縮小表示を表すｃ ｒｔ
’ｒ駆動情報に基づいて表示モードに対応した水平、垂
直偏向周期信号を作成するようになっている。
メモリマツプである。同図において、Ｉ７は、ＣＲＴ２
に表示すべき画像である原稿の行方向長さに相当するビ
ット数を表わし、スタートヒントからＩ７までの画像情
報を原稿ラインと称し、列方向のＳ、Ｓ＋Ｌ、５−）２
Ｌ、・・・は、各原稿ラインのスタートアドレスを示し
ている。この画像情報は、原稿紙からスキャナ１２によ
って１２本／ｉｘＸ ｌ ２本／■で読み取られ、イン
ターフェイス回路１１を経てＲＡＭ３に入力される一方
、ＲＡＭ３から、６４ビツトの並列ラインで相互に接続
された切替ゲート５．ラッチ７、マルチプレクサ８を経
てパラレルシリアル変換回路９に出力される。読み出し
手段を兼ねる上記ＣＰＵＩは、表示切替レジスタＩＯが
通常表示を表わす０にでツトされ、この表示切替信号を
受けたアドレス制御回路４が、ＩＩ Ａ Ｍ ３の読み
出し開始アドレスを列方向？こ順にＳ、Ｓ十り、Ｓ＋２
Ｌ、・・・と指定すると、これに従ってＩｔ Ａ Ｍ内
の画像情報を一原稿ラインずつ順次６４ビット／単位時
間の速度で読み出し、これを上記６４ビット並列ライン
を経てパラレルシリアル変換回路９に送り、変換回路９
に画像情報を列方向に順次取り出させてシリアルのビデ
オ信号を作成させる。一方、−上記表示切替レジスタ１
０が縮小表示を表わすｌにセットされると、この表示切
替信号を受けたアドレス制御回路４は、ＲＡＭ３の読み
出し開始アドレスを列方向にＭ行おきにＳ 、 Ｓ ＋
Ｍ Ｌ 、 Ｓ ＋ ２ Ｍ Ｌ 、・・・と指定し
、ＣＩ） Ｕ Ｉは、これに従ってＩｔ Ａ Ｍ内の画
像情報をＭ原稿ライン毎に同一速度でＭ回読み出し、こ
れを同様にパラレルシリアル変換回路９に送り、変換回
路９に画像情報を列方向にＮ個毎に取り出さＵ゛てシリ
アルの解像度１／ＭＸＮのビデオ信号を作成されるよう
になっている。また、上記ＣＰＵ１は、上記ＩＮ Ａ
Ｍ ３からの通常表示または縮小表示を表すｃ ｒｔ
’ｒ駆動情報に基づいて表示モードに対応した水平、垂
直偏向周期信号を作成するようになっている。
上記構成の表示装置の動作について、第３図を参照しつ
つ次に述べる。ただし、説明簡略化のため、ＲＡＭ３か
らパラレルシリアル変換回路９に至る６４ビット並列ラ
インは５ビヅト並列ラインとし、縮小表示はＭ＝２．Ｎ
＝２の解像度１／４のものとして述べることとする。
つ次に述べる。ただし、説明簡略化のため、ＲＡＭ３か
らパラレルシリアル変換回路９に至る６４ビット並列ラ
インは５ビヅト並列ラインとし、縮小表示はＭ＝２．Ｎ
＝２の解像度１／４のものとして述べることとする。
第３図において、Ｌｌ〜ＬＩＯは第１図のラッチ７を構
成する各ｌビットのラッチ、Ｍｌ−Ｍ４は第１図のマル
チプレクサ８を構成し、夫々図示しないセレクタ端子に
表示切替レジスタ１０からの表示切替信号を受けて、人
力Ａ、Ｂのいずれかを選択し、端子Ｙより出力するマル
チプレクサ、ＰＳＩ−ＰＳ５は第１図の変換回路９の一
部を構成し、ラッチＬ１およびマルチプレクサＭ１〜Ｍ
４の出力を格納するパラレルシリアル変換レジスタであ
る。
成する各ｌビットのラッチ、Ｍｌ−Ｍ４は第１図のマル
チプレクサ８を構成し、夫々図示しないセレクタ端子に
表示切替レジスタ１０からの表示切替信号を受けて、人
力Ａ、Ｂのいずれかを選択し、端子Ｙより出力するマル
チプレクサ、ＰＳＩ−ＰＳ５は第１図の変換回路９の一
部を構成し、ラッチＬ１およびマルチプレクサＭ１〜Ｍ
４の出力を格納するパラレルシリアル変換レジスタであ
る。
いま、表示切替レジスタ１０（第１図参照）が通常表示
を表わす０にセットされている場合、ＣＰＵ１は、アド
レス制御回路２の指定するアドレスに従ってＩＩＡＭａ
内の画像情報を一原稿ラインずつ順次読み出し、読み出
された１回目の画像情報は、上記５ビット並列ラインｂ
ｌ−ｂ５を経てラッチＬ！〜【７５に列方向に順に一時
記憶される。次に、マルチプレクサＭ！〜Ｍ４は、上記
表示切替レジスタ１０からの表示切替信号０を受けて、
入力ＡをＹとして出力し、パラレルシリアル変換レジス
タｐｓｔ〜！〕Ｓ５には、順にＬｌ〜Ｌ５のデータが格
納され、シリアルの通常表示のビデオ信号が作成される
。このビデオ信号は、Ｃｆｌ ’ｌ’ ２へ出力され、
ＣＲ’ｒ駆動情報に基づいて水平、垂直走査されて、Ｃ
Ｒｉ’ ２の画面上に普通解像度による通常画像として
表示される。
を表わす０にセットされている場合、ＣＰＵ１は、アド
レス制御回路２の指定するアドレスに従ってＩＩＡＭａ
内の画像情報を一原稿ラインずつ順次読み出し、読み出
された１回目の画像情報は、上記５ビット並列ラインｂ
ｌ−ｂ５を経てラッチＬ！〜【７５に列方向に順に一時
記憶される。次に、マルチプレクサＭ！〜Ｍ４は、上記
表示切替レジスタ１０からの表示切替信号０を受けて、
入力ＡをＹとして出力し、パラレルシリアル変換レジス
タｐｓｔ〜！〕Ｓ５には、順にＬｌ〜Ｌ５のデータが格
納され、シリアルの通常表示のビデオ信号が作成される
。このビデオ信号は、Ｃｆｌ ’ｌ’ ２へ出力され、
ＣＲ’ｒ駆動情報に基づいて水平、垂直走査されて、Ｃ
Ｒｉ’ ２の画面上に普通解像度による通常画像として
表示される。
一方、表示切替レジスタＩＯから縮小表示を表わすｌに
セットされている場合、ＣＰＵＩは、同様にＲＡＭａ内
の画像情報を１行飛ばし即ら２原稿ライン毎に読み出し
、読み出された２回分の画像情報は、表示切替信号ｌを
受けたラッチ７によって、５ビット並列ラインｂｌ−ｂ
５を経て１回目がラッチＬｌ”−Ｌ５に、２回目がラッ
チし６〜ＬｌＯに夫々列方向に順に一時記憶される。次
に、マルチプレクサＭ１〜Ｍ４は、上記表示切替信号１
を受けて、入力Ｂを出力Ｙより出力し、パラレルシリア
ル変換レジスタＰＳＩ〜ＰＳ５には、順にＬｌ、Ｉ、３
．Ｌ５．Ｌ７．Ｌ９のデータが格納され、列方向に１個
飛ばしのシリアルの縮小表示のビデオ信号が作成されろ
。このビデオ信号は、ＣＲ’ｌ’２へ出力され、ＣＲＴ
駆動情報に基づいて縦横各１／２の領域で水平、垂直走
査されて、ＣＩ？Ｔ ２の画面上に１／４解像度による
縮小画像として表示される。
セットされている場合、ＣＰＵＩは、同様にＲＡＭａ内
の画像情報を１行飛ばし即ら２原稿ライン毎に読み出し
、読み出された２回分の画像情報は、表示切替信号ｌを
受けたラッチ７によって、５ビット並列ラインｂｌ−ｂ
５を経て１回目がラッチＬｌ”−Ｌ５に、２回目がラッ
チし６〜ＬｌＯに夫々列方向に順に一時記憶される。次
に、マルチプレクサＭ１〜Ｍ４は、上記表示切替信号１
を受けて、入力Ｂを出力Ｙより出力し、パラレルシリア
ル変換レジスタＰＳＩ〜ＰＳ５には、順にＬｌ、Ｉ、３
．Ｌ５．Ｌ７．Ｌ９のデータが格納され、列方向に１個
飛ばしのシリアルの縮小表示のビデオ信号が作成されろ
。このビデオ信号は、ＣＲ’ｌ’２へ出力され、ＣＲＴ
駆動情報に基づいて縦横各１／２の領域で水平、垂直走
査されて、ＣＩ？Ｔ ２の画面上に１／４解像度による
縮小画像として表示される。
実際の上記実施例では、普通解像度が１２本／ｚｉＸ
Ｉ ２本／ｙ、データ伝送が６４ビット並列ライン、Ｃ
ｒｔ １’ ２ ノ画素数が１２６０×１７８２テアル
カラ、画面上で通常表示ではＡ４版原稿の１／４の部分
しか一度に見れないが、Ｉ／４解像度（６本７ｍ１１×
６本／ｍｍ）による縮小表示では上記原稿全体を一度に
見ることができ、しかも、その表示切替をＣＰＵ ｌか
らの指令により表示切替レジスタＩＯの内容を変えるだ
けで、簡単かつ瞬時に行なえるという不り点がある。
Ｉ ２本／ｙ、データ伝送が６４ビット並列ライン、Ｃ
ｒｔ １’ ２ ノ画素数が１２６０×１７８２テアル
カラ、画面上で通常表示ではＡ４版原稿の１／４の部分
しか一度に見れないが、Ｉ／４解像度（６本７ｍ１１×
６本／ｍｍ）による縮小表示では上記原稿全体を一度に
見ることができ、しかも、その表示切替をＣＰＵ ｌか
らの指令により表示切替レジスタＩＯの内容を変えるだ
けで、簡単かつ瞬時に行なえるという不り点がある。
なお、本発明の変換手段の構成が第３図に示す実施例に
限られないこと、縮小表示の解像度かＩ／４に限られな
いことはいうまでもない。
限られないこと、縮小表示の解像度かＩ／４に限られな
いことはいうまでもない。
〈発明の効果〉
以上の説明で明らかなように、本発明の表示装置は、記
憶手段の画像の行方向１列方向位置に対応したアドレス
に順次格納された画像情報を、読み出し手段で１行毎あ
るいはＭ行毎に続み出し、読み出された行毎の画像情報
を、変換手段で一時記憶して列方向に順次あるいはＮ個
毎に取り出してシリアル情報に変換し、このシリアル情
報を表示部に表示するようにしているので、表示部に画
像端ｆｌｊを普通解像度で通常表示できると）もに、大
容量の別途メモリを要しない簡素かつ安ｆ＋ｌｌ＋な構
成でらって、ｌ／ＭＸＮの低解像で縮小表示することが
でき、表示装置の機能およびＦｌｌ用価値の向上に大き
く貢献する。
憶手段の画像の行方向１列方向位置に対応したアドレス
に順次格納された画像情報を、読み出し手段で１行毎あ
るいはＭ行毎に続み出し、読み出された行毎の画像情報
を、変換手段で一時記憶して列方向に順次あるいはＮ個
毎に取り出してシリアル情報に変換し、このシリアル情
報を表示部に表示するようにしているので、表示部に画
像端ｆｌｊを普通解像度で通常表示できると）もに、大
容量の別途メモリを要しない簡素かつ安ｆ＋ｌｌ＋な構
成でらって、ｌ／ＭＸＮの低解像で縮小表示することが
でき、表示装置の機能およびＦｌｌ用価値の向上に大き
く貢献する。
第１図は本発明の表示装置の一実施例を示すブロック図
、第２図は第１図のＲＡ Ｍのメモリマツプ、第３図は
第１図のラッチ、マルチプレクサ。 パラレルシリアル変換回路の詳細ブロック図である。 １・・・ＣＰＵ、２・・ＣＲＴ、３・・・【えΔＭ１４
・・アドレス制御回路、７・・・ラッチ、８・・・マル
チプレクサ、 ９・・・パラレルシリアル変換回路、 １０・・・表示切替レジスタ、 １１・・・インターフェイス回路、１２・・・スキャナ
。 第２図 り 第３図
、第２図は第１図のＲＡ Ｍのメモリマツプ、第３図は
第１図のラッチ、マルチプレクサ。 パラレルシリアル変換回路の詳細ブロック図である。 １・・・ＣＰＵ、２・・ＣＲＴ、３・・・【えΔＭ１４
・・アドレス制御回路、７・・・ラッチ、８・・・マル
チプレクサ、 ９・・・パラレルシリアル変換回路、 １０・・・表示切替レジスタ、 １１・・・インターフェイス回路、１２・・・スキャナ
。 第２図 り 第３図
Claims (1)
- （１）表示すべき画像を行方向および列方向の位置に対
応するアドレスに順次画像情報として格納する記憶手段
と、上記画像情報を１行毎またはＭ行毎に読み出す読み
出し手段と、この読み出し手段で読み出された行毎の画
像情報を順次一時記憶し、列方向に順次またはＮ個毎に
取り出してシリアル情報に変換する変換手段と、上記シ
リアル情報を受けて表示する表示部とを備えたことを特
徴とする表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100862A JPS63265292A (ja) | 1987-04-22 | 1987-04-22 | 表示装置 |
| US07/185,144 US4996652A (en) | 1987-04-22 | 1988-04-22 | System for displaying image of extended area |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62100862A JPS63265292A (ja) | 1987-04-22 | 1987-04-22 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63265292A true JPS63265292A (ja) | 1988-11-01 |
Family
ID=14285122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62100862A Pending JPS63265292A (ja) | 1987-04-22 | 1987-04-22 | 表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4996652A (ja) |
| JP (1) | JPS63265292A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341466A (en) * | 1991-05-09 | 1994-08-23 | New York University | Fractal computer user centerface with zooming capability |
| US6873306B2 (en) * | 2001-10-26 | 2005-03-29 | International Business Machines Corporation | Display controller architecture for portable computers |
| JP2017219586A (ja) * | 2016-06-03 | 2017-12-14 | 株式会社ジャパンディスプレイ | 信号供給回路及び表示装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254187A (ja) * | 1984-05-31 | 1985-12-14 | 三菱電機株式会社 | 表示装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4467443A (en) * | 1979-07-30 | 1984-08-21 | Burroughs Corporation | Bit addressable variable length memory system |
| JPS5984289A (ja) * | 1982-11-06 | 1984-05-15 | ブラザー工業株式会社 | 画像信号出力装置 |
| JPS6064386A (ja) * | 1983-09-20 | 1985-04-12 | 株式会社東芝 | 画像表示装置 |
| JPS6067989A (ja) * | 1983-09-26 | 1985-04-18 | 株式会社日立製作所 | 画像表示装置 |
| JPS60245034A (ja) * | 1984-05-18 | 1985-12-04 | Ascii Corp | デイスプレイコントロ−ラ |
| US4663619A (en) * | 1985-04-08 | 1987-05-05 | Honeywell Inc. | Memory access modes for a video display generator |
| US4704697A (en) * | 1985-06-17 | 1987-11-03 | Counterpoint Computers | Multiple station video memory |
| JP2520872B2 (ja) * | 1985-12-10 | 1996-07-31 | オリンパス光学工業株式会社 | 画像表示装置 |
-
1987
- 1987-04-22 JP JP62100862A patent/JPS63265292A/ja active Pending
-
1988
- 1988-04-22 US US07/185,144 patent/US4996652A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254187A (ja) * | 1984-05-31 | 1985-12-14 | 三菱電機株式会社 | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4996652A (en) | 1991-02-26 |
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