JPS58155448A - Ｃｒｔ表示装置 - Google Patents
Ｃｒｔ表示装置Info
- Publication number
- JPS58155448A JPS58155448A JP57036474A JP3647482A JPS58155448A JP S58155448 A JPS58155448 A JP S58155448A JP 57036474 A JP57036474 A JP 57036474A JP 3647482 A JP3647482 A JP 3647482A JP S58155448 A JPS58155448 A JP S58155448A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- refresh memory
- display
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＣＲＴｉｌｌｌｉｒｋＵリフレッシュ用のリ
フレッシュメモリを有するＣＲＴ表示！ｆｌに係り、特
にリフレッシュメモリ内容の誉換え時の表示ｌＩ！１１
曲品質を改善したラスタースキャン方式のＣＲ’Ｉ’表
示装置に関する。
フレッシュメモリを有するＣＲＴ表示！ｆｌに係り、特
にリフレッシュメモリ内容の誉換え時の表示ｌＩ！１１
曲品質を改善したラスタースキャン方式のＣＲ’Ｉ’表
示装置に関する。
ラスタースキャン方式のＣＲＴＦｅ示装皺としては、大
別して第１図と第２図に示す２方式が知られている。
別して第１図と第２図に示す２方式が知られている。
第１図に示す方式は、装置内のプロセッサ１のプログラ
ムを格納したプログラムメモリ領域３の一部がｃＲＴ画
面リフレッシュメモリ４となっており、プロセッサ１は
、画面の謝曽［會このデータ領域としてのリフレッシュ
メモリ４ｔ−書き替よることにより行う。
ムを格納したプログラムメモリ領域３の一部がｃＲＴ画
面リフレッシュメモリ４となっており、プロセッサ１は
、画面の謝曽［會このデータ領域としてのリフレッシュ
メモリ４ｔ−書き替よることにより行う。
画面表示動作としては、Ｌ）ＭＡｌｔｌＪｌｉ４１回路
５がリフレッシュメモリ４から、バス２を介してｌＩ！
ｌｌ向上の一定量のデータ（ｌｉｋｌ素コード）、例え
＃：Ｌ′１行分なりをＤＭＡ動作にて読み出し、ＣＲ’
ｌｌＪ御回路６からのクロック信号ＣＩ、Ｋ及びラスタ
ー情＠ＲＡｓにより、ＤＭＡ動作にて読み出したデータ
ケ１１１１ｉ１木分すつパターン発生（ロ）路７に与え
る。パターン発生回路７は、このｌ！Ｉｌ集コード及び
ＣＲＴ ｆｆｆ制御回鮎６からのラスター情報ＲＡＳに
対応するパターン金発生させ、このパターンは、並直列
変換回ｗ６８に工り並列データから直列データに変換さ
れ、ＣＲＴへビデオ信号ＶＩＤＥＯとして送出される。
５がリフレッシュメモリ４から、バス２を介してｌＩ！
ｌｌ向上の一定量のデータ（ｌｉｋｌ素コード）、例え
＃：Ｌ′１行分なりをＤＭＡ動作にて読み出し、ＣＲ’
ｌｌＪ御回路６からのクロック信号ＣＩ、Ｋ及びラスタ
ー情＠ＲＡｓにより、ＤＭＡ動作にて読み出したデータ
ケ１１１１ｉ１木分すつパターン発生（ロ）路７に与え
る。パターン発生回路７は、このｌ！Ｉｌ集コード及び
ＣＲＴ ｆｆｆ制御回鮎６からのラスター情報ＲＡＳに
対応するパターン金発生させ、このパターンは、並直列
変換回ｗ６８に工り並列データから直列データに変換さ
れ、ＣＲＴへビデオ信号ＶＩＤＥＯとして送出される。
第２図に示す方式は、リフレッシュメモリ４の占める位
置が、プロセッサ１の主メモリ領域であることは同じだ
が、プログラムメモリ３とは切り醸さｔ１プロセッサ１
とのデータのやりとりを行うデータ入出力ポートエ１と
、−面リフレッシュ用にｅｆ’ＬＴ制御回路６に常に読
み出される読み出し専用ボー）Ｉ２の２つのボートｔ−
持ったメモリとなっている。このリフレッシュメモリ４
に対するメモリアドレスＡは、ＣＲＴｆｆ示位置に対位
置るＣＲＴ制＃圓略６からのアドレスＡ２と、プロセッ
サ１からＣＲＴ宍示内示内容み出し及び１１＠替え時の
アドレスＡ１と、アドレス切替回路１０この第２図に示
す方式において、ＣＲＴ六示中のリフレッシュメモリ４
の内容書き替え方法としては、従来、下記に述べる方法
があった。その１つは、プロセッサ１をＣＲＴ表示エク
★先さゼ、表示中においても畜き替えを行うもので、表
示の１画素分又はそｎ以上の期間、アドレス切替回路１
０の選択しているアドレスをプロセッサ側に向ける方法
である。この方法では、リフレッシュメモリ４に対ｆる
プロセッサ力・らのアクセス期間中、表示画面がちらつ
くという欠点がある。
置が、プロセッサ１の主メモリ領域であることは同じだ
が、プログラムメモリ３とは切り醸さｔ１プロセッサ１
とのデータのやりとりを行うデータ入出力ポートエ１と
、−面リフレッシュ用にｅｆ’ＬＴ制御回路６に常に読
み出される読み出し専用ボー）Ｉ２の２つのボートｔ−
持ったメモリとなっている。このリフレッシュメモリ４
に対するメモリアドレスＡは、ＣＲＴｆｆ示位置に対位
置るＣＲＴ制＃圓略６からのアドレスＡ２と、プロセッ
サ１からＣＲＴ宍示内示内容み出し及び１１＠替え時の
アドレスＡ１と、アドレス切替回路１０この第２図に示
す方式において、ＣＲＴ六示中のリフレッシュメモリ４
の内容書き替え方法としては、従来、下記に述べる方法
があった。その１つは、プロセッサ１をＣＲＴ表示エク
★先さゼ、表示中においても畜き替えを行うもので、表
示の１画素分又はそｎ以上の期間、アドレス切替回路１
０の選択しているアドレスをプロセッサ側に向ける方法
である。この方法では、リフレッシュメモリ４に対ｆる
プロセッサ力・らのアクセス期間中、表示画面がちらつ
くという欠点がある。
このちらつきを防ぐため、ＣＲＴ嚢示を優先させ、ＣＲ
Ｔｌｉｉ１１面へ表示期間中はプロセッサ１からのアク
セスを待たせ、ＣＲＴの同期信号による帰線時間帯（Ｃ
ＲＴｌｌｉｌ１面に表示していない時間）にのみプロセ
ッサ１に応答する方法がある。し力・しこの方法では、
プロセッサからのアクセスに時間がかかり、プロセッサ
の処理速度が落ちるという欠点がある。
Ｔｌｉｉ１１面へ表示期間中はプロセッサ１からのアク
セスを待たせ、ＣＲＴの同期信号による帰線時間帯（Ｃ
ＲＴｌｌｉｌ１面に表示していない時間）にのみプロセ
ッサ１に応答する方法がある。し力・しこの方法では、
プロセッサからのアクセスに時間がかかり、プロセッサ
の処理速度が落ちるという欠点がある。
更に、１ｉｌｌｊ素表示期間を基にした表示すイクルの
値数倍のサイグル、例えば４サイクルを更に小路〈分割
し、例えＦ１５つに等分し、前半４サイクルにて４＠索
分のデータｔａみ出し、浅り１サイクルをプロセッサか
らのアクセスのサイクルに当てる１詠もるる。この方法
では、基本サイクルが異なる２徳のクロック（ＣＲＴ六
示用と、リフレツ７ユメモリアクセス用）が必要となり
、又 ５分の４サイクルで耽み出したデータＪｊｒＣＲ
Ｔ表示すイクルに合わせるように４分の５倍に開始びさ
せる回路が必要となり、［ｇｌ略が増える欠点がある。
値数倍のサイグル、例えば４サイクルを更に小路〈分割
し、例えＦ１５つに等分し、前半４サイクルにて４＠索
分のデータｔａみ出し、浅り１サイクルをプロセッサか
らのアクセスのサイクルに当てる１詠もるる。この方法
では、基本サイクルが異なる２徳のクロック（ＣＲＴ六
示用と、リフレツ７ユメモリアクセス用）が必要となり
、又 ５分の４サイクルで耽み出したデータＪｊｒＣＲ
Ｔ表示すイクルに合わせるように４分の５倍に開始びさ
せる回路が必要となり、［ｇｌ略が増える欠点がある。
又、基本サイクルを２分割し、例えば前半をＣＲＴ六示
用、後半をプロセッサに対するアクセス用と時分割する
方法がある。しかしこの方法では、１１１ｉ１１本に相
当する基本クロックをメモリ応答速度の２倍以下に縮め
ることはできないし、又基本クロックが短くなると、リ
フレッシュメモリ周辺の１ｇｌ隋にタイミング的余裕が
なくなってくる。
用、後半をプロセッサに対するアクセス用と時分割する
方法がある。しかしこの方法では、１１１ｉ１１本に相
当する基本クロックをメモリ応答速度の２倍以下に縮め
ることはできないし、又基本クロックが短くなると、リ
フレッシュメモリ周辺の１ｇｌ隋にタイミング的余裕が
なくなってくる。
本発明の目的は、上記した従来技術の欠点金なくシ、リ
フレッシュメモリに対するプロセッサからのアクセスを
、はとんど待たせることなくかつＣＲＴｌｉｋｌｌｌに
影４ｉ１１を与えずに尚速に行うことができるＣＲＴ衆
示装置を提供することにある。
フレッシュメモリに対するプロセッサからのアクセスを
、はとんど待たせることなくかつＣＲＴｌｉｋｌｌｌに
影４ｉ１１を与えずに尚速に行うことができるＣＲＴ衆
示装置を提供することにある。
上記の目的を連枢するために、不発明に於ては、リフレ
ッシュメモリを被数個に分割してそｊＬらに４絖した一
木が格納さ扛るよう画素をインターリーブして格納し、
１つのクロックで被数１１！ｌの＠木をリフレッシュメ
モリからラッテレジスタへ絖み出してこのラッテレジス
タから順次１クロツク毎にＣ）ＬＴへ表示すべｉｍｘｔ
とり出すようにするとともに、ラッテレジスタへの絖出
しクロックの恢の、リフレッシュメモリへのアクセスが
ないクロック期間にプロセッサからの画如史倉のアクセ
ス會行うように横取したことを特徴とするものである。
ッシュメモリを被数個に分割してそｊＬらに４絖した一
木が格納さ扛るよう画素をインターリーブして格納し、
１つのクロックで被数１１！ｌの＠木をリフレッシュメ
モリからラッテレジスタへ絖み出してこのラッテレジス
タから順次１クロツク毎にＣ）ＬＴへ表示すべｉｍｘｔ
とり出すようにするとともに、ラッテレジスタへの絖出
しクロックの恢の、リフレッシュメモリへのアクセスが
ないクロック期間にプロセッサからの画如史倉のアクセ
ス會行うように横取したことを特徴とするものである。
以下、本発明を実施例によりｆＰ祠に睨明する。−纂３
図は本発明の一実施例を示すものでリフレッシュメモリ
４の構成図である。本装置全体の検電は第２凶と同じで
、リフレッシュメモリ４の’Ｐが！３凶としたものが本
発明の装置でめる。また第４図は第３図の実施例の動作
タイムチャートである。
図は本発明の一実施例を示すものでリフレッシュメモリ
４の構成図である。本装置全体の検電は第２凶と同じで
、リフレッシュメモリ４の’Ｐが！３凶としたものが本
発明の装置でめる。また第４図は第３図の実施例の動作
タイムチャートである。
第３図に於て、画面情報の記憶素子４４は、偶数アドレ
スの情＠を格納する記ｔＩ素子４２と奇数アドレスの情
報を格納する記憶素子４３の２系統に分割されている。
スの情＠を格納する記ｔＩ素子４２と奇数アドレスの情
報を格納する記憶素子４３の２系統に分割されている。
そこで令弟４図のクロックＴｌは、ＣＲＴｉ示時のため
読み出しとすると、ＣＲＴｆｉ示回路６によって、絖出
しアドレスＡ２が与えら扛、かつアドレス切替Ｕ略ｌＯ
はこのアドレスＡ２の厳下位ビットＭＡＯｔ−除いたピ
ッ）ＭＡ１〜１１（アドレスＡ２は１２ビツトとしてい
る）を選択して記憶素子４２．４３へ与えへ 従ってク
ロックＴＩでｉ！２１１ｋｌ素分のデータが読み出さｎ
ラッチレジスタ４６．４７に格納される。
読み出しとすると、ＣＲＴｆｉ示回路６によって、絖出
しアドレスＡ２が与えら扛、かつアドレス切替Ｕ略ｌＯ
はこのアドレスＡ２の厳下位ビットＭＡＯｔ−除いたピ
ッ）ＭＡ１〜１１（アドレスＡ２は１２ビツトとしてい
る）を選択して記憶素子４２．４３へ与えへ 従ってク
ロックＴＩでｉ！２１１ｋｌ素分のデータが読み出さｎ
ラッチレジスタ４６．４７に格納される。
次にクロックＴ２になると、アドレスＡ２のビットＭＡ
Ｏは反転するがＭＡＬ〜１ｌｔｉ不変でおる。従ってラ
ッチ切替回＠４１がタイミング（クロックに同１ＩＪ３
）！号Ｄ ’Ｉ’ Ｍに同期してラッチ４７からま丁１
１ｍ１１素を、次いでラッチ４６からクロックＴ３に次
の１１ｉｉｌｉ素ｔ−読み出して、パターン発生ｌ！１
２回路７へｌ１Ｉｉ素信号ＰＧＡＤＲとして送り、以下
、従来と同様にしてＣＲＴに表示さｎる。
Ｏは反転するがＭＡＬ〜１ｌｔｉ不変でおる。従ってラ
ッチ切替回＠４１がタイミング（クロックに同１ＩＪ３
）！号Ｄ ’Ｉ’ Ｍに同期してラッチ４７からま丁１
１ｍ１１素を、次いでラッチ４６からクロックＴ３に次
の１１ｉｉｌｉ素ｔ−読み出して、パターン発生ｌ！１
２回路７へｌ１Ｉｉ素信号ＰＧＡＤＲとして送り、以下
、従来と同様にしてＣＲＴに表示さｎる。
点では記ｍ木子４２．４３は動作していない空時間とな
っていることで、この時間會利用して必責な場合のメモ
リ史ｍｒｔ行う。卸ち、プロセッサ１からリフレッシュ
メモリ４内の偶数アドレス記憶素子４２の内容ｔｉ新す
る時には、プロでツサ１からのアクセス信号によりアド
レス切普回［１０゛が、ＣＲＴ表示用のデータがラッチ
レジスタ４６にセットさｊＬるサイクル、例えばクロッ
クＴ３のＰ：りｔ−横比すると、記憶素子４４に対する
アドレスＡをプロセッサ（Ｍ）’ＵＪ１ｉ１１のアドレ
スＡＩに切替えるとともに、このアドレスＡ１の最下位
ビットＲＡＯとゲート４８．４９から成る切替回路によ
り記憶素子４４内の偶数アドレスの索子４２を活性化し
、奇数アドレス４３ｉ待慎状態にし、プロセッサ１から
のアクセスにクロックＴ４にて対処する。即ち、バス２
．ラッテレジスタ４５倉介して史齋丁内科データが記憶
素子４２にアクセスさｎる。
っていることで、この時間會利用して必責な場合のメモ
リ史ｍｒｔ行う。卸ち、プロセッサ１からリフレッシュ
メモリ４内の偶数アドレス記憶素子４２の内容ｔｉ新す
る時には、プロでツサ１からのアクセス信号によりアド
レス切普回［１０゛が、ＣＲＴ表示用のデータがラッチ
レジスタ４６にセットさｊＬるサイクル、例えばクロッ
クＴ３のＰ：りｔ−横比すると、記憶素子４４に対する
アドレスＡをプロセッサ（Ｍ）’ＵＪ１ｉ１１のアドレ
スＡＩに切替えるとともに、このアドレスＡ１の最下位
ビットＲＡＯとゲート４８．４９から成る切替回路によ
り記憶素子４４内の偶数アドレスの索子４２を活性化し
、奇数アドレス４３ｉ待慎状態にし、プロセッサ１から
のアクセスにクロックＴ４にて対処する。即ち、バス２
．ラッテレジスタ４５倉介して史齋丁内科データが記憶
素子４２にアクセスさｎる。
次のクロックＴ５では、再びＬｌｔＴ制（Ｉｉ１回路６
側にリフレッシュメモリのアドレスは切替えられる。奇
数アドレス記憶素子４３０史耕も同様である。
側にリフレッシュメモリのアドレスは切替えられる。奇
数アドレス記憶素子４３０史耕も同様である。
以上の実施例から明ら力・なように、本発明にょｊＬば
、プロセッサからのリフレッシュメモリ内容の史」がパ
ターン発生回路、しいてはＣＲＴ我示１１ｍ１（３）に
影響を与えることはなく、シρ・も１０セツサからのア
クセスもはとんど喬たさ扛ることなくｊ！軒が可能とな
ム又１ｉｍ素に相当する基本クロックをリフレッシュメ
モリのアクセスタイムに近つけらするという、Ａ速比が
計れる効果がめる。
、プロセッサからのリフレッシュメモリ内容の史」がパ
ターン発生回路、しいてはＣＲＴ我示１１ｍ１（３）に
影響を与えることはなく、シρ・も１０セツサからのア
クセスもはとんど喬たさ扛ることなくｊ！軒が可能とな
ム又１ｉｍ素に相当する基本クロックをリフレッシュメ
モリのアクセスタイムに近つけらするという、Ａ速比が
計れる効果がめる。
１ｇ１図はｌ）ＭＡ開回路用い次ｃＲ，Ｔ表示装置のブ
ロック−１第２図はＤＭ−へｌＰ！回路を用いないＣＲ
。 Ｔ懺示装徽のブロック図、Ｗ２Ｂ図は本発明の一実施例
を示す図、第４図は第３図の＊施例の動作タイムチャー
トである。 １川プロセツサ、４・・・リフレッシュメモリ、６・・
・ＣＲＴ制ａ回路、７・・・パターン発生回路、８・・
・並直列変換［［？Ｊ＊、１０・・・アドレス切替１略
、４４・・・静 Ｚ 図
ロック−１第２図はＤＭ−へｌＰ！回路を用いないＣＲ
。 Ｔ懺示装徽のブロック図、Ｗ２Ｂ図は本発明の一実施例
を示す図、第４図は第３図の＊施例の動作タイムチャー
トである。 １川プロセツサ、４・・・リフレッシュメモリ、６・・
・ＣＲＴ制ａ回路、７・・・パターン発生回路、８・・
・並直列変換［［？Ｊ＊、１０・・・アドレス切替１略
、４４・・・静 Ｚ 図
Claims (1)
- １［数個に分割することによりＣＲＴ画面上の連続した
複数画素を１クロツクで読み出し可能としたリフレッシ
ュメモリと、上記複数画素を格納するラッチレジスタと
、該ラッチレジスタから１クロツク毎に画素をと９出し
てＣＲＴへ表示する表示手段と、上記リフレッシュメモ
リへの表示用画素のアドレス及び核リフレッシュメモリ
と上記表示手段へのクロックを出力する表示制御手段と
、上記リフレッシュメモリの内容更新を指示しかつ史ｔ
アドレスを出力する更新制御手段と、該手段からの更新
指示があった場合に上記リフレッシュメモリから上記１
クロツクで読み出された複数画素が上記ラッチレジスタ
からと９出されている間に上記更新手段からの更新アド
レスを上記リフレッシュメモリに与えてその内容史ｔｈ
ｅ行うように制御する切替手段とを備えたことを％黴と
するＣＲＴ表示殻置装
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036474A JPS58155448A (ja) | 1982-03-10 | 1982-03-10 | Ｃｒｔ表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036474A JPS58155448A (ja) | 1982-03-10 | 1982-03-10 | Ｃｒｔ表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58155448A true JPS58155448A (ja) | 1983-09-16 |
Family
ID=12470807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57036474A Pending JPS58155448A (ja) | 1982-03-10 | 1982-03-10 | Ｃｒｔ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58155448A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4628467A (en) * | 1984-05-18 | 1986-12-09 | Ascii Corporation | Video display control system |
-
1982
- 1982-03-10 JP JP57036474A patent/JPS58155448A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4628467A (en) * | 1984-05-18 | 1986-12-09 | Ascii Corporation | Video display control system |
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