JPH027093A - 表示用アドレス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はビットマツプデイスプレィ用の表示アドレスを
発生する表示用アドレス発生装置に関するものである。

従来の技術 従来の表示用アドレス発生装置としては、例えば特開昭
８１−２３２４８５号公報に示されている。

第３図はこの従来の表示用アドレス発生装置のブロック
図を示すものであり、１は表示用アドレスを保持するレ
ジスタ（ＤＡＤＲ）、２は表示行の先頭アドレスを保持
するレジスタ（ＴＡＲ）、３．４は各々ノンインタレー
ス時、インクレース時の画幅を保持するレジスタ（ＰＣ
Ｈ，２ＰＣＨ）５はデータの同時読み出し語数を保持す
るレジスタ（ＮＲ）、８は表示画面の表示開・始アドレ
スを保持するレジスタ（ＤＳＴＲ）、７は加算器、８は
アドレス出力用レジスタ（ＶＡＲ）、９は表示要求の発
生間隔を保持したレジスタ（ＡＴＲ）、１０は制御回路
でレジスタの読み出し及び書き込みタイミングを制御す
る。

以上のように構成された従来の表示用アドレス発生装置
の動作を第４図を使用して説明する。第４図の２０は画
像メモリのマツプを示している。

２１１は、画像メモリ２０の中で表示する領域を示して
いる。この場合ＤＳＴＲ８には表示開始アドレス”０”
が、ＰＣＨ３には画晦幅ＩＩ　８４　ＩＩが、２ＰＣＨ
４には画幅ｌ′１２８′′が、ＮＲ５には”４゛′が各
々格納されている。表示開始時には、ＤＳＴＲ８の値が
加算器７を通過してＤＡＤＲｌ、ＴＡＲ２、ＶＡＲ８に
格納され、ＶＡＲ８１７）値が表示用アドレスとして使
用される。以降、同一行の間は、ＤＡＤＲｉとＶＡＲ８
の内容はＡ、　Ｔ　Ｒ９で示されたマシンサイクル毎に
ＮＲ５づつ加算された値に更新される。

次の行の先頭ではＴＡＲ２とＰＣＨ３（ノンインタレー
ス時）もしくは２ＰＣＨ４（インタレース時）の間で加
算が行われ結果がＤＡＤＲｌ、ＴＡＲ２、ＶＡＲ８に格
納される。第４図はノンインクレースの場合のアドレス
発生を示している。

発明が解決しようとする課題 しかしながら上記のような構成では、表示要求の発生間
隔とアドレス更新がＡＴＲ９とＮＲ５により固定されて
いるため、第５図に示したような柔軟な表示開始アドレ
スの設定が出来なく、画像用デュアルポートメモリに不
向きという問題点を有していた。

本発明はかかる点に鑑み、柔軟な表示開始アドレスの設
定が行え、画像用デュアルポートメモリで表示画面のス
クロール等が容易に行える表示用アドレス発生装置を提
供することを目的とする。

課題を解決するための手段 本発明は、アドレスを保持する第１のレジスタと、前記
第１のレジスタと共通の書き込み及び読み出しのバスに
接続されいて、表示中の行の先頭アドレスを保持する第
２のレジスタより構成される第１のレジスタファイルと
、表示画面の画幅を保持する第３のレジスタと、前記第
３のレジスタと共通の読み出しのバスに接続されいて、
１マシンサイクル毎にアドレスを更新する値を保持する
第４のレジスタとから構成される第２のレジスタファイ
ルと、前記第１のレジスタファイルの読み出しバスに接
続し、表示画面の表示開・始アドレスを保持する第５の
レジスタと、前記第１、第２レジスタファイルの読み出
しバス上のデータを入力として加算を行い、前記第１の
レジスタファイルの書き込みバスに結果を出力する加算
器と、前記加算器の出力を入力とし、前記第１のレジス
タと同一の内容を保持する第６のレジスタと、アドレス
の特定のビットを指定する第７のレジスタとを備えた表
示用アドレス発生装置である。

作　　　用 本発明は前記した構成により、表示用アドレスを保持す
る第１のレジスタと第６のレジスタには、各マシンサイ
クルで第４のレジスタの値を加算し、第７のレジスタで
指定されたビット位置以上のビットで変化が生じた場合
に表示要求を発生し第６のレジスタの値を表示アドレス
として使用することで表示用アドレス発生を行う。

実施例 第１図は本発明の一実施例における表示用アドレス発生
装置のブロック図を示すものである。第１図において、
１１は表示用アドレスを保持するレジスタ（ＤＡＤＲ）
、１２は表示行の先頭アドレスを保持するレジスタ（Ｔ
ＡＲ）、１３．１４は各々ノンインクレース時、インタ
レース時の画幅を保持するレジスタ（ＰＣｌｌ　２ＰＣ
Ｈ）、１５は１マシンサイクル毎に加算される語数を保
持するレジスタ（ＷＲ）で第３図の同時読み出し語数（
ＮＲ）を表示要求の発生間隔（ＡＴＲ）で除した値を格
納する。１６は表示画面の表示開始アドレスを保持する
レジスタＤＳＴＲ１１７は加算器、１８はアドレス出力
用レジスタ（ＶＡＲ）、１９はアドレスの特定ビットを
ｔｈ定するレジスタ（ＢＩＴ）、１１０は制御回路でレ
ジスタの読み出し及び書き込みタイミングを制御する。

以上のように構成された本実施例の表示用アドレス発生
装置について、以下その動作を第２図も使用して説明す
る。第２図は第５図で示し、た表示例に対応したアドレ
ス発生を示しでいる。この場合ＤＳＴＲ１８には表示開
始アドレス”２゛が、ＰＣＨ１３には画幅”６４″′が
、２ＰＣＨ１４には画幅”１２８”が、ＷＲ１５には１
゛′が各々格納されている。表示開始時には、ＤＳＴＲ
１６の値が加算器１７を通過してＤＡＤＲＩＩ、ＴＡＲ
１２、ＶＡＲｉ、　８に格納され、ＶＡＲｌ８の値が表
示用アドレスとして使用される。以降、同一行の間は、
ＤＡＤＲＩＩとＶＡＲ１８の内容は１マシンサイクル毎
にＷＲ５（”１”）づつ加算された値に更新される。加
算器１７はＢＩＴ１９から指定される特定ビット位置以
上のビットでの、アドレス更新を検出した場合は表示要
求を発生す次の行の先頭ではＴＡＲ！　２とＰＣＨ１３
（ノンインタレース時）もしくは２ＰＣＨ１４（インク
レース時）の間で加算が行われ結果がＤ　Ａ　Ｉ）　Ｒ
１１、ＴＡＲ１２、ＶＡＲｌ　８に格納される。第２図
はノンインタレースの場合のアドレス発生を示している
。

以上のように本実施例によれば、アドレスをマシンサイ
クル毎に更新することで制御回路での更新間隔（ＡＴＲ
）の制御を行わなくてもよく制御回路が簡単になる。

なお、本実施例において特定のビット位置以上でのアド
レス変化を加算器１７の桁上げ信号で検出する場合を示
したが、アドレス比較器を使用してもよい。

発明の詳細 な説明したように、本発明によれば、表示開始アドレス
を柔軟に設定することができ、その実用的効果は大きい
。

【図面の簡単な説明】

第１図は本発明における一実施例の表示用アドレス発生
装置のブロック図、第２図は同実施例の動作説明図、第
３図は従来の表示用アドレス発生装置のブロック図、第
４図は従来の表示用アドレス発生装置の動作説明図、第
５図は従来の表示用アドレス発生装置では発生出来ない
表示アドレス例を示した図である。 １１・・・第１のレジスタ、１２・・・表示行の先頭ア
ドレスレジスタ、１３・・・ノンインタレース時の画幅
レジスタ、１４・・・インクレース時の画８幅レジスタ
、１５・・・１マシンサイクルでの更新語数レジスタ、
１６・・・表示開始アドレスレジスタ、１７・・・加算
器、１８・・・アドレス出力用レジスタ、１９・・・特
定ビット指定レジスタ、１１０・・・制御回路。 代理人の氏名　弁理士　中尾敏男　はか１名第１図 表示用アドレス 第 図 霊の叉ｉと２７ＣＰ）フたか９ ｗ、ｒ＋１−ｆｔ！し−ゴ１１．− 第 図 表示間姑 ン欠の１テの史蹟 第 図 表示用アドレス 第 図 ｍＲＩＩＩ東ゴ１１■−」］−

Claims (1)

【特許請求の範囲】
1. アドレスを保持する第１のレジスタと、前記第１のレジ
   スタと共通の書き込み及び読み出しのバスに接続されい
   て、表示中の行の先頭アドレスを保持する第２のレジス
   タより構成される第１のレジスタファイルと、表示画面
   の画幅を保持する第３のレジスタと、前記第３のレジス
   タと共通の読み出しのバスに接続されいて、１マシンサ
   イクル毎にアドレスを更新する値を保持する第４のレジ
   スタとから構成される第２のレジスタファイルと、前記
   第１のレジスタファイルの読み出しバスに接続し、表示
   画面の表示開始アドレスを保持する第５のレジスタと、
   前記第１、第２レジスタファイルの読み出しバス上のデ
   ータを入力として加算を行い、前記第１のレジスタファ
   イルの書き込みバスに結果を出力する加算器と、前記加
   算器の出力を入力とし、前記第１のレジスタと同一の内
   容を保持する第６のレジスタと、アドレスの特定のビッ
   トを指定する第７のレジスタとを備え、前記加算器によ
   って更新されるアドレスが第７のレジスタで指定された
   ビット位置以上のビットで変化が生じた場合に表示要求
   を発生し、前記第６のレジスタの値を表示アドレスとし
   て使用することを特徴とする表示用アドレス発生装置。