JPS63200188A - 表示用アドレス発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＣＲＴディスプレイ用の表示アドレスを成牛
ずる表示用アドレス発生装置に関するものである。

従来の技術 従来の表示用アドレス発生装置としては、例えば特開昭
６１−２３２４８５号公報に示されている。

第２図はこの従来の表示用アドレス発生装置のブロック
図を示すものであシ、１ｏは表示用アドレスＷＡＲを保
持するレジスタ、１１は各ラスタでの先頭アドレスＴＡ
Ｂを保持するレジスタ、１２はリフレッシュ用アドレス
ＲＦを保持するレジスタ、１３はノンインタレース表示
時の画幅ＰＣＨを保持するレジスタ、１４はインタレー
ス表示を行う場合の画幅２ＰｃＨを保持するレジスタ、
１６は１ラスタ内でのアドレス更新単位ＮＲを保持する
レジスタ、１６は画面の表示開始アドレスＳＡＲを保持
するレジスタ、１７は加算器、１８はアドレス出力用の
レジスタＶＡＲＢであり、このレジスタ１８の出力が外
部へ表示アドレスとして出力される。レジスタ１０〜１
２およびレジスタ１３〜１６は各々、規則性のあるレジ
スタファイル３０．３１として構成され、１９　、２０
は各々レジスタファイル３１．３０またはレジスタ１６
の出力を加算器１７と接続するバス、２１は加算器１７
の出力部とレジスタファイル３０およびレジスタ１８の
入力部を接続するバス、２２はＣＲＴ（Ｄ水平、垂直同
期信号、Ｈ８ＹＮＧ、ＶＳＹＮＣに同期して動作する制
御回路で、制御信号２３〜２６によってレジスタ１０〜
１６および１８の入出力を制御する。２６はレジスタ１
３〜１６に初期値を格納するデータバスである。

以上のように構成された従来の表示用アドレス発生装置
の動作を第３図も使用して説明する。第３図は表示用ア
ドレス発生のためのパラメータ説明図であり、１はＣＲ
Ｔに表示すべき画像データを蓄積しているフレームメモ
リ、２は横ＤＰＲ。

縦ＬＰＦの表示領域をもつＣＲＴ、３はＣＲＴ２に表示
すべきフレームメモリ１の中の領域を示す。

同図でＳＡＲは表示開始アドレスでありＣＲＴ２の左上
隅に表示すべきデータのアドレスを示し、ＴＡＲは各表
示ラスタでの左端に表示すべきデータのアドレスを示し
ている。例えばｉ番目のラスタの左端のアドレスをＴ　
Ａ　Ｂ　（ｉ）で示すとｉ＋１番目のラスタの左端のア
ドレスＴＡＲ（ｉ＋１）は１）ノンインタレース表示の
場合 ＴＡＲ（ｉ＋１　）＝ＴＡＢ（ｉ）＋ＰＣＨ２）インタ
レース表示の場合 ＴＡＢ（ｉ−１＋　）＝Ｔ五Ｒ（ｉ）＋２・ＰＣＩとな
る。ここでＰ（ｊＨはフレームメモリ１の横幅である。

また１ラスタ内のアドレス更新は、各ラスタでのＴＡＢ
を基準に更新幅ＮＲが加算される事で行なわれる。

第２図の従来の表示用アドレス発生装置では、データバ
ス２６によってレジスタ１３〜１６に前記したパラメー
タが格納され、レジスタ１０〜１２には制御回路２２に
よりレジスタ１３〜１６の値がバス１９および２０に読
出され、加算器１７によって必要な演算をほどこされた
結果が格納される。またレジスタ１８へはレジスタ１０
にデータが格納されるときに同時に格納する。制御回路
２２は、表示モードにあわせてレジスタ１０〜１２へ必
要な初期値が格納されるように制御を行う。例えば、ノ
ンインタレースモードの場合は、レジスタ１６の値が加
算器１７を経由して、レジスタ１０．１１および１８に
格納される。

表示が開始されると、１ラスタの間ではレジスタ１８が
表示アドレスを出力するとともに、レジスタ１ｏおよび
レジスタ１６のデータが加算器１７に入力され、加算が
行われる。その結果はレジスタ１０および１Ｂに格納さ
れ、表示アドレスは更新される。

１ラスタが終了すると、Ｈ８ＹＮＯ信号に同期して、ノ
ンインタレース表示の場合はレジスタ１１とレジスタ１
３が、インタレース表示の場合は、レジスタ１１とレジ
スタ１４の値が加算されてレジスタ１１．１０．１８に
格納される。

一画面の操作が終了するとｖｓｙｕｃ信号に同期して、
再びレジスタ１６から、表示先頭アドレスがレジスタ１
０，１１．１８に格納される。

発明が解決しようとする問題点 しかしながら上記のような構成では、表示開始アドレス
を保持するレジスタ１６が１個しか存在していないため
、水平表示分割は行なえず第４図の４で示すようなフレ
ームメモリ１中に表示禁止領域の存在するメモリの表示
の場合、スクロールできる範囲に制限（例えば第４図中
の（３）まで）があった。

本発明はかかる点に鑑み、水平表示分割の機能の実現に
より、表示画面のスクロールが簡単に実現できる表示用
アドレス発生装置を提供することを目的とする。

問題点を解決するための手段 本発明は複数の表示開始アドレスを保持するレジスタフ
ァイルと、表示ラスタ数を保持するレジスタを備えた表
示用アドレス発生装置である。

作用 本発明は前記した構成により、ある表示開始アドレスを
基準とする領域の表示が対応する表示ラスタ数に一致す
ると、別の表示開始アドレスを基準に以降の表示を行う
ことで水平表示分割が実現でき表示禁止領域の存在する
フレームメモリでのスクロールが行える。

実施例 第１図は本発明の一実施例における表示用アドレス発生
装置のブロック図を示すものである。第１図において、
従来とほとんど同様な機能のものは第２図との対応で示
す。第１図１１０〜１１６は第２図１０〜１６に、１１
７〜１２１は１７〜２１に、１２３は２３に、１２５　
、１２６は２６゜２６に、１３ｏ、１３１は３０．３１
に各々対応する。１３２はレジスタ１３３　、１３４か
らなるレジスタファイルで、１３３は第１の表示開始ア
ドレス５ＡＲ１’ｉ保持するレジスタ、１３４は第２の
表示開始アドレス８１Ｒ２を保持するレジスタ、１２９
は第１の表示開始アドレスを基準に表示を行なうラスタ
数Ｎを保持するレジスタ、１２２は水平・垂直同期信号
Ｈ８ＹＮＣ，ＶＳＹＮＣに同期して動作する制御回路で
、従来からの制御信号１２３　、１２５によってレジス
タ１１０〜１１２およびレジスタ１１３〜１１６の入出
力を制御する機能に加え、表示ライン数をカウントしレ
ジスタ１２９の内容とライン数が一致した時、第２の表
示開始アドレス５ＡＲ２を加算器に出力する機能を有す
る。

以上のように構成された本実施例の表示用アドレス発生
装置について以下その動作を説明する。

制御回路１２２は垂直同期信号ＶＳＹＮＣに同期して各
画面表示の最初に第１の表示開始アドレス５ＡＲ１を加
算器１１７に出力し、ノンインタレース表示の場合は加
算を行なわずそのまま５ＡＲ１の値をレジスタ１１０，
１１１，１１８に格納する。インタレース表示の場合は
奇数フレームか偶数フレームかによって画幅レジスタ１
１３の内容を加えるかそのままの値をレジスタ１１０，
１１１　。

１１８に格納する。以降１ラスタ内の表示用アドレス更
新は、表示アドレスレジスタ１１ｏと更新幅レジスタ１
１６の内容を加えることによシ行なう。１ラスタのアド
レス発生が終了すると、　Ｈ８ＹＮＣ信号に同期して、
次うスクの左端のアドレスを求めるためにラスタの先頭
アドレス゛レジスタ１１１ト、画幅レジスタ１１３（ノ
ンインタレース時）が加算器１１７で加算され、結果が
レジスタ１１ｏ。

１１１．１１８に格納される。以降１ラスタ内の表示ア
ドレス更新は前記した通りである。

また制御回路１２２は、水平同期信号Ｈ８ＹＮＣによっ
て何うスク分の表示を行なっているのかカウントする。

表示ラスタ数がレジスタ１２９で示された値Ｎと一致す
ると制御回路１２２は、次うスクの左端のアドレスとし
て第２の表示開始アドレス８ＡＲ２を加算器１１７に出
力し、この値がレジスタ１１０，１１１．１１８に格納
される。

これ以降、このレジスタ１１１の値を基準に各ラスタの
左端のアドレスを算出していく。

第４図は、本発明における一実施例の表示アドレス発生
装置の動作説明図で、１はフレームメモリ、３はＣＲＴ
に表示すべき領域、４はワーク領域などの表示データが
存在しない領域である。また同図で（１）〜（６）は、
垂直方向へスクロールを実現した例を図示したもので、
同図（４）　、　（５）は表示データが存在しない領域
を飛び越して表示を行なっている。この機能は第１図に
示した実施例で５ＡＲ１。

５ＡＲ２、Ｈのパラメータを格納するレジスタ１３３　
、１３４　、１２９を適当に制御する事で簡単に実現で
きる。

以上のように、本実施例によれば、複数の表示開始アド
レスを保持するレジスタファイルと、対応する表示ラス
タ数を保持するレジスタを設け、ラスタ数によって表示
開始アドレスを切り換えることにより表示分割が行なえ
る。

なお、本実施例において、水平２分割の表示例を示した
が、レジスタファイル１３２の中Ｋｔｎ個のレジスタを
持ち、レジスタ１２９を（ｍ−１）個のレジスタから成
るレジスタファイルの構成にし、順番に各レジスタが選
択される機構を付は加えることで、水平筒分割は容易に
実現できる。

また、複数の表示開始アドレスのためのレジスタ群およ
びラスタ数を保持するレジスタ群は規則性の高いメモリ
セル構造で実現できる。

発明の詳細 な説明したように、本発明によれば、レジスタを規則性
の高いメモリセル構造で実現したまま表示の水平分割の
機能を実現することができ、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における一実施例の表示用アドレス発生
装置のブロック図、第２図は従来の表示用アドレス発生
装置のブロック図、第３図は表示用アドレス発生のため
のパラメータの説明図、第４図は本発明における一実施
例の表示アドレス発生装置の動作説明図である。 １１７・・・・・・加算器、１１９・・・・・・バス、
１２０・・・・・・第１の読出しデータバス、１２１・
・・・・・香込みデータバス、１２２・・・・・・制御
回路、１２６・・・・・・第１の書込みデータバス、１
２９・・・・・・第４のレジスタ、１３ｏ・・・・・・
第３のレジスタファイル、１３１・・・・・・第２のレ
ジスタファイル、１３２・・・・・・第１のレジスタフ
ァイル。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 Ａヒ千円アドレス 第２図 ｚ 嬉３図 第４図 ＜５）　　　　　（６）

Claims (1)

【特許請求の範囲】
1. 複数の表示開始アドレスを保持する第１のレジスタファ
   イルと、前記第１のレジスタファイルと共に第１の書込
   みデータバスに接続されている第２のレジスタファイル
   と、前記第１のレジスタファイルと共に第１の読出しデ
   ータバスに接続されている第３のレジスタファイルと、
   前記第１の読出しデータバス上のデータを第１の入力と
   し前記第２のレジスタファイルからのデータを第２の入
   力として加算を行い、前記第３のレジスタファイルの書
   込みデータバスに結果を出力する加算器と、表示ラスタ
   数を保持する第４のレジスタファイルと、前記第１〜第
   ３のレジスタファイル中のレジスタの入出力の制御を行
   なう制御回路を備え、前記制御回路は前記第４のレジス
   タファイルからのデータに従って前記加算器に対する第
   １の入力を切り換える事を特徴とする表示用アドレス発
   生装置。