JPH0736424A - 画像表示用メモリの制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 画像表示用メモリの制御回路において、画像
表示用メモリに記録された画像データを画像表示装置に
画像をちらつきを生じることなく表示しつつ、高速にこ
のメモリに記録された画像データを書き替える。 【構成】 ＣＲＴコントローラ11からのリードアドレス
信号Ｓａ_i とＣＰＵ12からのライトアドレス信号Ｓｂ_i
とを入力されるマルチプレクサ13、ＣＰＵ12からの新た
な画像データＳｄ′_i を入力されるドライバ14、ＶＲＡ
Ｍ20より出力された画像データを一時的に保持する第１
レジスタ23、のそれぞれに対してタイミング信号Ｓ₁ ，
Ｓ₂ ，Ｓ₃ を出力するタイミング制御回路15を設ける。
第１レジスタ23は本来入力されるはずの画像データＳｄ
_i の代わりに、タイミング信号Ｓ₃ の作用により、すで
に入力された１つ手前の画像データＳｄ_i-1 をＶＤＡＣ
16へ出力し、ＣＲＴ30の隣接する２つの表示位置
ａ_i-1 ，ａ_i に同一の画像データｄ_i-1 を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像表示用メモリの制御
回路に関し、詳細にはこのメモリより画像データを読み
出す動作中に、このメモリに新たな画像データを書き込
む動作を制御する回路に関するものである。

【０００２】

【従来の技術】従来よりビデオＲＡＭ（以下ＶＲＡＭと
いう）等の画像表示用メモリ（以下メモリと略す）に記
憶された画像データをＣＲＴ等の画像表示装置に出力し
つつ、すなわちその画像データに応じた画像を画像表示
装置に表示した状態で、メモリの内容を書き替えること
が行われている。

【０００３】この方法としては例えばサイクルスチール
回路を用いた方法が知られており、具体的には、画像表
示用メモリの所定のアドレスに格納された画像データを
このメモリより読み出すために、この読み出そうとする
アドレスを示すリードアドレス信号を出力するＣＲＴコ
ントローラと、このメモリの所定のアドレスに新たな画
像データを書き込む（格納する）ために、この書き込も
うとするアドレスを示すライトアドレス信号および書き
込もうとする画像データを出力するＣＰＵと、この２つ
のアドレス信号を入力して上記メモリへ交互に出力する
ようなタイミング信号が入力されるマルチプレクサと、
ＣＰＵより出力された画像データを入力し、前記マルチ
プレクサが上記メモリへライトアドレス信号を出力する
タイミングに合わせてこの画像データを上記メモリに出
力するドライバと、これらに所定のタイミング信号を出
力するタイミング制御回路とを備えたものである。

【０００４】このサイクルスチール回路は、常にメモリ
を、画像データを読み出す期間であるリードサイクル
と、画像データを記録する（書き込む）期間であるライ
トサイクルとに完全に分離して作動させるため、メモリ
より読み出し中の画像データに書き込もうとする画像デ
ータがメモリ上で重畳することがなく、リードサイクル
とライトサイクルとが交互に繰り返すタイミングのうち
リードサイクルの際に、メモリより画像表示装置に画像
データが出力されることになり、画像表示装置はちらつ
きを起こすことなく画像を表示することができる。また
ライトサイクルにおいてはドライバより出力された画像
データがメモリの所定のアドレスに記録される。

【０００５】一方、上述のサイクルスチール回路を用い
ない方法が知られており、これは上記サイクルスチール
回路においてマルチプレクサへの入出力アドレス信号の
タイミング制御を行わず、リードアドレス信号がメモリ
よりマルチプレクサに入力中であっても、ライトアドレ
ス信号が入力した時点でライトアドレス信号が優先して
マルチプレクサより出力され、ＣＰＵからドライバを介
して出力された画像データは、メモリより出力されてい
た画像データに重畳して画像表示装置に出力される。す
なわち、リードサイクル中にライトサイクルが割り込む
ことによって、サイクルタイムの短縮を図ることができ
る。

【０００６】さらに画像表示用メモリとして２ポートＲ
ＡＭを用い、リードサイクルとライトサイクルとを並行
して、画像を表示しつつ、メモリの内容を書き替える方
法が知られている。

【０００７】

【発明が解決しようとする課題】しかし上記従来の方法
において、例えばサイクルスチール回路を用いる方法に
あっては、ライトアドレス信号の入力の有無に拘らず常
にリードサイクルとライトサイクルとを交互に繰り返す
ためシステム全体の高速化が困難であるという難点があ
る。

【０００８】またサイクルスチールを用いない方法は、
ＣＰＵからドライバを介して出力された画像データがメ
モリより出力されていた画像データに重畳するため、画
像表示装置に表示された画像がちらつくという問題があ
る。

【０００９】一方、２ポートＲＡＭはメモリ容量が小さ
く、特に高速化を実現するものは高価であり実用的でな
い。

【００１０】本発明は上記事情に鑑みなされたものであ
って、画像表示用メモリに記録された画像データを画像
表示装置に画像をちらつきを生じることなく表示しつ
つ、高速にこのメモリに記録された画像データを書き替
える画像表示用メモリの制御回路を提供することを目的
とするものである。

【００１１】

【課題を解決するための手段】本発明の画像表示用メモ
リの制御回路は、画像表示用メモリは通常リードサイク
ルに支配されており、常にＣＲＴコントローラよりマル
チプレクサを介してリードアドレス信号がメモリにアク
セスされ、メモリはアクセスされたリードアドレス信号
が示すアドレスに格納された画像データをレジタに保持
せしめたのち画像表示装置に出力する。一方ライトアド
レス信号がマルチプレクサに入力されたときのみこのメ
モリのサイクルをライトサイクルに切り替えて、新たな
画像データをメモリに書き替え、このメモリの書き替え
中に読み出されるはずであってリードアドレスに格納さ
れていた画像データはメモリに入力されず、その代わり
に、タイミング制御回路により、この読み出されるはず
であった画像データの１つ手前のレジスタに保持された
画像データをレジスタより画像表示装置に出力すること
を特徴とするものである。

【００１２】すなわち請求項１に記載したように、画像
表示装置の画像表示位置毎に対応して付番されたアドレ
スに、該画像表示装置に表示される画像に対応する画像
データが格納された画像表示用メモリに対する、ＣＲＴ
コントローラによって前記アドレスを指定することによ
り、該メモリの該指定されたアドレスに格納された前記
画像データを画像表示装置に出力する読出し動作と、Ｃ
ＰＵにより前記アドレスを指定することにより、該メモ
リの該指定されたアドレスに新たな画像データを格納す
る書込み動作とを制御する画像表示用メモリの制御回路
において、前記ＣＲＴコントローラより出力された前記
アドレスを示すリードアドレス信号と、前記ＣＰＵより
出力された前記アドレスを示すライトアドレス信号との
うち、所定のタイミング信号に応じていずれか一方の信
号を入力して該入力された信号を前記メモリへ出力する
マルチプレクサと、前記ライトアドレス信号が示すアド
レスに格納しようとする、前記ＣＰＵより出力された新
たな画像データを入力し、所定のタイミング信号によっ
て該新たな画像データを前記メモリへ出力するドライバ
と、前記メモリに入力された前記リードアドレス信号に
より、該リードアドレス信号が示すアドレスに格納され
た画像データを、前記画像表示装置に入力する以前に入
力し、所定のタイミング信号に応じて、該入力された画
像データのうち所定のアドレスに対応する画像データと
して該所定のアドレスの１つ手前のアドレスに対応する
画像データを出力するレジスタと、前記マルチプレクサ
と前記ドライバと前記レジスタとにそれぞれ所定のタイ
ミング信号を出力するタイミング制御回路とを備え、前
記読出し動作中に該メモリに新たなデータの格納をする
際、前記タイミング制御装置より所定のタイミング信号
を前記マルチプレクサに出力することにより、前記マル
チプレクサより前記メモリへ前記ライトアドレス信号を
出力して該メモリの所定のアドレスを指定し、前記タイ
ミング制御装置より所定のタイミング信号を前記ドライ
バに出力することにより、該ドライバより該メモリへ該
画像データを出力して該メモリの前記指定されたアドレ
スに該画像データを格納し、一方、前記レジスタは前記
タイミング制御装置より出力される所定のタイミング信
号により、該ライトアドレス信号が前記マルチプレクサ
に入力された際該マルチプレクサに入力しようとしてい
たリードアドレス信号が示すアドレスに格納された画像
データの代わりに、該レジスタに入力された、該レジス
タより該リードアドレス信号が示すアドレスの１つ手前
のアドレスに格納された画像データを前記画像表示装置
に出力することを特徴とするものである。

【００１３】

【作用および発明の効果】本発明の画像表示用メモリの
制御回路によれば、リードサイクル中は、ＣＲＴコント
ローラよりマルチプレクサを介してリードアドレス信号
が画像表示用メモリにアクセスされ、メモリはアクセス
されたリードアドレス信号が示すアドレスに格納された
画像データをレジスタに保持せしめたのち画表示装置に
出力する。一方、このメモリの所望のアドレスに新たな
画像データを記録する際は、ライトアドレス信号がマル
チプレクサに入力されたとき、タイミング制御回路から
所定のタイミング信号がマルチプレクサに入力され、そ
れによりマルチプレクサは入力されたリードアドレス信
号、ライトアドレス信号のうちライトアドレス信号をメ
モリに出力し、リードアドレス信号を読み捨て、メモリ
はライトサイクルに切り替えられる。

【００１４】一方、マルチプレクサへのタイミング信号
に同期してタイミング制御回路から所定のタイミング信
号がドライバへ入力され、ライトサイクル中のメモリに
ドライバからの新たな画像データが入力されて、メモリ
の所定のアドレスに新たな画像データが格納される。

【００１５】このように、リードサイクル中にメモリの
所望のアドレスに新たな画像データを記録することがで
きる。

【００１６】一方、ライトアドレス信号に割り込まれる
ことによって本来メモリに入力されるはずのリードアド
レス信号はメモリに入力されないため、このリードアド
レス信号が示すアドレスに記録されていた画像データは
画像表示装置に出力されないことになるが、ライトアド
レス信号に割り込まれる直前にメモリに入力されたリー
ドアドレス信号が示すアドレスに格納された画像データ
はレジスタに保持されており、ライトアドレス信号がメ
モリに割り込むのに同期して、所定のタイミング信号が
タイミング制御回路からこのレジスタに入力されて、こ
のレジスタに保持された画像データを続けて画像表示装
置に出力する。

【００１７】これによって、画像表示装置の連続する２
つの画素に同一の画像データが出力されることになる。

【００１８】ここで画像表示装置に表示される画像の画
素数は通常水平方向で数百程度であり、各画素の階調は
１６〜２５６程度であり、階調が２５６程度の画像にお
いて隣接する２つの画素の階調は極端な差異がないた
め、人間の目視では、正規に出力された画素と、階調の
類似した一つ手前の画素を疑似的に出力した画像との識
別は不可能であるから、表示された画像が不自然に認識
されることもない。

【００１９】このように本発明の画像表示用メモリの制
御回路によれば、画像表示用メモリに記録された画像デ
ータを画像表示装置に画像をちらつきを生じることなく
表示しつつ、高速にこのメモリに記録された画像データ
を書き替えることができる。

【００２０】

【実施例】以下、図面を用いて本発明の実施例について
説明する。

【００２１】図１は本発明にかかる画像表示用メモリの
制御回路の実施例を示すブロック図、図２は本実施例の
制御タイミングを示すタイミングチャートである。図３
および図４は画像表示装置（以下ＣＲＴと略す）の画像
表示状態を示す概念図である。

【００２２】図示の画像表示用メモリの制御回路は、Ｃ
ＲＴ30の画像表示位置毎に対応して付番されたアドレス
ａ_i に、ＣＲＴ30に表示される画像ｄ_i に対応する画像
データＳｄ_i が格納されたビデオＲＡＭ（以下ＶＲＡＭ
という）20に対する、ＣＲＴコントローラ（以下ＣＲＴ
Ｃという）11によってアドレスａ_i を指定することによ
り、このＶＲＡＭ20の指定されたアドレスａ_i に格納さ
れた画像データＳｄ_iをＣＲＴ30に出力する読出し動作
（リードサイクル）と、ＣＰＵ12によりアドレスｂ_i を
指定することにより、ＶＲＡＭ20の指定されたアドレス
に新たな画像データＳｄ′_i を格納する書込み動作（ラ
イトサイクル）とを制御するＶＲＡＭ20の制御回路にお
いて、ＣＲＴＣ11より出力されたアドレスａ_i を示すリ
ードアドレス信号Ｓａ_i と、ＣＰＵ12より出力されたア
ドレスｂ_i を示すライトアドレス信号Ｓｂ_i とのうち、
後述のタイミング制御回路15より出力された第１のタイ
ミング信号Ｓ₁ に応じていずれか一方のアドレス信号Ｓ
ａ_i （あるいはＳｂ_i ）を入力して、この入力された信
号Ｓａ_i （あるいはＳｂ_i ）をＶＲＡＭ20へ出力するマ
ルチプレクサ13と、前記ライトアドレス信号Ｓｂ_i が示
すアドレスｂ_i に格納しようとする、ＣＰＵ12より出力
された新たな画像データＳｄ′_i を入力し、前記タイミ
ング制御回路15より出力された第２のタイミング信号Ｓ
₂ によってこの新たな画像データＳｄ′_i をＶＲＡＭ20
へ出力するドライバ14とを備えている。

【００２３】さらにＶＲＡＭ20に入力されたリードアド
レス信号Ｓａ_i により、このリードアドレス信号Ｓａ_i
が示すアドレスａ_i に格納された画像データＳｄ_i を、
ＣＲＴ30に入力する以前に入力し、タイミング制御回路
15より出力された第３のタイミング信号Ｓ₃ に応じて、
画像データＳｄ_i あるいはこの画像データＳｄ_i より先
に入力された１つ手前の画像データＳｄ_i-1 を出力する
第１レジスタ23と、ＣＰＵからの制御信号Ｓにより前記
マルチプレクサ13と前記ドライバ14と前記第１レジスタ
23とにそれぞれ第１のタイミング信号Ｓ₁ 、第２のタイ
ミング信号Ｓ₂ 、第３のタイミング信号Ｓ₃ を出力する
タイミング制御回路15とを備えてなる。

【００２４】またＣＰＵ12より出力されたライトアドレ
ス信号Ｓｂ_i および新たな画像データＳｄ′_i をそれぞ
れ一時的に記憶する第２レジスタ21、第３レジスタ22
と、上記第１レジスタ23より出力された画像データＳｄ
_i あるいは画像データＳｄ_i-1をＤ／Ａ変換して画像デ
ータｄ_i あるいは画像データｄ_i-1 としてＣＲＴ30へ出
力するビデオＤ／Ａコンバータ（以下ＶＤＡＣ）16とを
備えている。

【００２５】次に本実施例の制御回路の作用について説
明する。

【００２６】ＶＲＡＭ20より画像データＳｄ_i を読み出
すリードサイクルにおいては、ＣＲＴＣ11より出力され
たリードアドレス信号Ｓａ_i はマルチプレクサ13に入力
し、タイミング制御回路15より出力される例えば２値化
された第１のタイミング信号Ｓ₁ の信号値に応じてＶＲ
ＡＭアドレスバスを通してＶＲＡＭ20にアクセスされ、
ＶＲＡＭ20はアクセスされたリードアドレス信号Ｓａ_i
が示すアドレスａ_i に格納された画像データＳｄ_i をＶ
ＲＡＭデータバスを通して第１レジスタ23に一時的に保
持せしめたのち、ＶＤＡＣ16を介して画像データｄ_i と
してＣＲＴ30に出力し、ＣＲＴ30の所定の表示位置ａ_i
に画像ｄ_i を表示する。

【００２７】図２（Ａ）はこのリードサイクルにおける
作用を具体的に説明する図、図３はリードサイクル中に
ＣＲＴ30の表示位置（Ｐ，Ｑ）に表示されるビデオデー
タの様子を示す図である。ＶＲＡＭアドレスバスにより
ＶＲＡＭ20にアクセスされたリードアドレス信号Ｓ
ａ₁ ，Ｓａ₂ ，Ｓａ₃ ，…，Ｓａ_P が示すアドレス
ａ₁ ，ａ₂ ，ａ₃ ，…，ａ_P をそれぞれＣＲＴ30の表示
位置（１，６），（２，６），（３，６），…，（Ｐ，
６）に対応するものとすると、ＶＲＡＭ20より出力され
た画像データＳｄ₁ ，Ｓｄ₂ ，Ｓｄ₃ ，…，Ｓｄ_P はＶ
ＲＡＭデータバスを通して第１レジスタ23に入力され、
第１レジスタ23に一時的に保持され、時間遅れを伴って
ビデオデータＳｄ₁ ，Ｓｄ₂ ，Ｓｄ₃ ，…，Ｓｄ_P とし
てＶＤＡＣ16を介してＣＲＴ30に出力され、ＣＲＴ30の
所定の表示位置（１，６），（２，６），（３，６），
…，（Ｐ，６）に出力される（図３参照）。

【００２８】一方、リードサイクル中にＶＲＡＭ20の所
望のアドレスｂ_i に新たな画像データＳｄ′_i を記録す
る際は、ライトアドレス信号Ｓｂ_i がマルチプレクサ13
に入力されたとき、タイミング制御回路15から２値化さ
れた第１のタイミング信号Ｓ₁ がマルチプレクサ13に入
力され、それによりマルチプレクサ13は入力されたリー
ドアドレス信号Ｓａ_i 、ライトアドレス信号Ｓｂ_i のう
ちライトアドレス信号Ｓｂ_i をメモリに出力し、リード
アドレス信号Ｓａ_i を読み捨て、ＶＲＡＭ20はライトサ
イクルに切り替えられる。

【００２９】ここで第１のタイミング信号Ｓ₁ に同期し
て、マルチプレクサ13へタイミング制御回路15から２値
化された第２のタイミング信号Ｓ₂ がドライバ14へ入力
され、ライトサイクル中のＶＲＡＭ20にドライバ14から
の新たな画像データＳｄ′_iが入力されて、ＶＲＡＭ20
の所定のアドレスｂ_i に新たな画像データＳｄ′_i が格
納される。

【００３０】このように、リードサイクル中のＶＲＡＭ
20の所望のアドレスｂ_i に新たな画像データＳｄ′_i を
記録することができる。

【００３１】一方、リードサイクル中のＶＲＡＭ20がラ
イトアドレス信号Ｓｂ_i に割り込まれることによって本
来リードサイクルによりＶＲＡＭ20に入力されるはずの
リードアドレス信号Ｓａ_i はＶＲＡＭ20に入力されない
ため、このリードアドレス信号Ｓａ_i が示すアドレスａ
_i に記録されていた画像データＳｄ_i はＣＲＴ30に出力
されないことになるが、ライトアドレス信号Ｓｂ_i に割
り込まれる直前にＶＲＡＭ20に入力されたリードアドレ
ス信号Ｓａ_i-1 が示すアドレスａ_i-1 に格納された画像
データＳｄ_i-1 は第１レジスタ23に保持されており、ラ
イトアドレス信号Ｓｂ_i がＶＲＡＭ20に割り込むのに同
期して、タイミング制御回路15から２値化された第３の
タイミング信号Ｓ₃ が第１レジスタ23に入力され、この
第１レジスタ23に保持された画像データＳｄ_i-1 はＶＤ
ＡＣ16を介して画像データｄ_i-1を続けてＣＲＴ30に出
力する。

【００３２】これによって、ＣＲＴ30の連続する２つの
画像表示位置（画素）に同一の画像ｄ_i-1 が出力される
ことになる。

【００３３】すなわち具体的には図２（Ｂ）に示すよう
に、ＶＲＡＭアドレスバスによりＶＲＡＭ20にリードア
ドレス信号Ｓａ₁ ，Ｓａ₂ ，Ｓａ₃ ，…，Ｓａ_P がアク
セスされており、Ｓａ₆ がアクセスされる直前にライト
アドレス信号Ｓｂ₈ （このライトアドレス信号Ｓｂ₈ が
示すＶＲＡＭ20におけるアドレスはｂ₈ であり、このア
ドレスｂ₈ はＣＲＴ30の表示位置（７，３）に対応する
ものとする）が割り込んだ場合、マルチプレクサ13がＶ
ＲＡＭ20に出力するアドレス信号はＳａ₁ ，Ｓａ₂ ，Ｓ
ａ₃ ，Ｓａ₄ ，Ｓａ₅ ，Ｓｂ₈ ，Ｓａ₇ ，…，Ｓａ_P と
なる。このためＶＲＡＭデータバスを通して第１レジス
タ23に入力される画像データはＳｄ₁ ，Ｓｄ₂ ，…，Ｓ
ｄ₅ ，Ｓｄ′₈ ，Ｓｄ₇ ，…，Ｓｄ_P となる。このため
本来ＶＲＡＭ20に入力されるはずであったアドレス信号
Ｓａ₆ に記憶され第１レジスタ23に出力されるはずであ
った画像データＳｄ₆ は出力されない。第１レジスタ23
は入力された画像データＳｄ₁ ，Ｓｄ₂ ，…，Ｓｄ₅ ，
Ｓｄ′₈ ，Ｓｄ₇ ，…，Ｓｄ_P を順次ＶＤＡＣ16へ出力
することになるが、Ｓｄ₅ の次に出力される画像データ
Ｓｄ′₈ はＣＲＴ30に出力すべき画像データではない。
ここでライトアドレス信号Ｓｂ_i がＶＲＡＭ20に割り込
むのに同期して、タイミング制御回路15から２値化され
た第３のタイミング信号Ｓ₃ が第１レジスタ23に入力さ
れ、それによって画像データＳｄ₅ の次には本来出力す
べき画像データＳｄ₆ の代わりに再度画像データＳｄ₅
を出力する。すなわち第１レジスタ23からＶＤＡＣ16へ
出力される画像データは、Ｓｄ₁ ，…，Ｓｄ₅ ，Ｓ
ｄ₅ ，Ｓｄ₇ ，…，Ｓｄ_P となり、ＣＲＴ30の隣接する
画像表示位置ａ₅ ，ａ₆ に同一の画像ｄ₅ を表示する。

【００３４】すなわちＶＤＡＣ16より出力された画像デ
ータｄ₁ ，…，ｄ₅ ，ｄ₅ ，ｄ₇ ，…，ｄ_P はＣＲＴ30
へ入力され、ＣＲＴ30の所定の表示位置（１，６），
…，（５，６），（６，６），（７，６），…，（Ｐ，
６）に画像ｄ₁ ，…，ｄ₅ ，ｄ₅ ，ｄ₇ ，…，ｄ_P が出
力される。（図４参照）。

【００３５】ここで例えば、ＣＲＴ30に表示される画像
の画素数は水平方向５１２程度とすると、各画素の階調
は通常２５６程度であり、隣接する２つの画像（画素）
ｄ₅，ｄ₆ の階調は極端な差異がないため、人間の目視
では、正規に出力された画素ｄ₆ と、階調の類似した一
つ手前の画素を疑似的に出力した画像ｄ₅ との識別は不
可能であるから、表示された画像は不自然に色調が変化
したものと認識することもない。

【００３６】このように本発明の画像表示用メモリの制
御回路によれば、疑似的にサイクルスチールを行い、画
像表示用メモリに記録された画像データを画像表示装置
にちらつきを生じることなく表示しつつ、高速にこのメ
モリに記録された画像データを書き替えることができ
る。

【００３７】なお詳細に説明した図１の実施例は、１つ
のＶＲＡＭを用いた制御回路であるが、以下に説明する
第２の実施例のように、２つのＶＲＡＭを用いる構成を
採ることもできる。

【００３８】図５は、本発明にかかる画像表示用メモリ
の制御回路の第２の実施例を示すブロック図、図６，
７，８は制御タイミングを示すタイミングチャートであ
る。図示の画像表示用メモリの制御回路は前記第１の実
施例の制御回路において、ＶＲＡＭと第１レジスタとド
ライバとをそれぞれ２つずつ備え、マルチプレクサを３
つ備えた構成である。

【００３９】本実施例の画像表示用メモリの制御回路
は、通常のリードサイクル期間中は図６のタイミングチ
ャートに示すように、ＣＲＴＣ41からのリードアドレス
信号Ｓａ_i ，…が第１のマルチプレクサ43および第２の
マルチプレクサ44に出力され、タイミング制御回路48よ
り出力される第１のタイミング信号Ｓ₁ の信号値に応じ
て各ＶＲＡＭ51,52 のアドレスバスを通して各ＶＲＡＭ
51,52 に交互にアクセスされる。すなわち図６におい
て、第１マルチプレクサ43より、リードアドレス信号
…，Ｓａ₄ ，Ｓａ₆ ，…が第１ＶＲＡＭ51に出力され、
第２マルチプレクサ44より、リードアドレス信号…，Ｓ
ａ₅ ，Ｓａ₇ ，…が第２ＶＲＡＭ52に出力される。

【００４０】各ＶＲＡＭ51,52 はアクセスされたリード
アドレス信号Ｓａ_i ，…が示すアドレスａ_i ，…に格納
された画像データＳｄ_i ，…を各ＶＲＡＭ51,52 のデー
タバスを通して第１および第２のレジスタ53,54 にそれ
ぞれ一時的に保持せしめる。第１および第２のレジスタ
53,54 は、それぞれ順次１つずつ画像データ（ビデオデ
ータ）を第３マルチプレクサ45に出力する。すなわち第
３マルチプレクサ45には、ｄ₂ とｄ₃ ，ｄ₄ とｄ₅ ，
…，ｄ_2iとｄ_2i+1，…とが同時に入力される。

【００４１】第３マルチプレクサ45はこれら同時に入力
される２つの画像データｄ_2iとｄ_2i+1とを１ワードの画
像データずつ順次、ＶＤＡＣ16に出力する。この２ワー
ドの画像データより１ワードずつ順次、出力する作用
は、ＣＲＴＣ41より出力されるリードアドレス信号の最
下位ビットの値に応じた、出力の切り替えによって行わ
れる。ＶＤＡＣ16に入力された画像データ…，ｄ_i ，…
はＣＲＴ30により、その所定の表示位置…，ａ_i ，…に
出力される。

【００４２】またリードサイクル中に第１のＶＲＡＭ51
の所望のアドレスｂ_i に新たな画像データＳｄ′_i を記
録する場合は、ライトアドレス信号Ｓｂ_i が第３レジス
タ55に入力され、そのライトアドレス信号Ｓｂ_i は第１
のマルチプレクサ43および第２のマルチプレクサ44に出
力され、タイミング制御回路48より出力される第１のタ
イミング信号Ｓ₁ の信号により第１のＶＲＡＭ51にアク
セスされる。すなわち図７において、第１マルチプレク
サ43より、リードアドレス信号Ｓａ₆ の代わりにライト
アドレス信号Ｓｂ₈ が第１ＶＲＡＭ51に出力され、第１
ＶＲＡＭ51はライトサイクルに切り替えられる。このと
きリードアドレス信号Ｓａ₆ は読み捨てられる。これに
より、第１マルチプレクサ43より出力されるアドレス信
号は、…，Ｓａ₄ ，Ｓｂ₈ ，Ｓａ₈ ，Ｓａ₁₀，…とな
る。また第２マルチプレクサ44より出力されるアドレス
信号は、…，Ｓａ₅ ，Ｓａ₇ ，Ｓａ₉ ，Ｓａ₁₁，…とな
る。

【００４３】一方、ＣＰＵ42より出力されたライトデー
タＳｄ′₈ は、第４レジスタ56を介して第１，第２ドラ
イバ46,47 の両者に入力され、タイミング制御回路48の
第１のタイミング信号Ｓ₁ に同期した第２のタイミング
信号Ｓ₂ が第１ドライバ46に出力されることにより、ラ
イトデータＳｄ′₈ がライトサイクル中の第１ＶＲＡＭ
51のデータバスに出力される。これにより第１ＶＲＡＭ
51のデータバス上のデータは、…，Ｓｄ₄ ，Ｓｄ′₈ ，
Ｓｄ₈ ，Ｓｄ₁₀，…となり、本来再生されるべきデータ
Ｓｄ₆ は失われる。また、第２ＶＲＡＭ52のデータバス
上のデータは、…，Ｓｄ₅ ，Ｓｄ₇ ，Ｓｄ₉ ，Ｓｄ₁₁，
…となる。

【００４４】このように各ＶＲＡＭ51,52 のデータバス
にのった画像データ…，Ｓｄ₄ ，Ｓｄ′₈ ，Ｓｄ₈ ，Ｓ
ｄ₁₀，…および…，Ｓｄ₅ ，Ｓｄ₇ ，Ｓｄ₉ ，Ｓｄ₁₁，
…は、第１および第２のレジスタ53,54 にそれぞれ一時
的に保持せしめられる。

【００４５】第１および第２のレジスタ53,54 は、それ
ぞれ順次１つずつ画像データ（ビデオデータ）を第３マ
ルチプレクサ45に出力する。すなわち第３マルチプレク
サ45には、…，ｄ₄ とｄ₅ ，ｄ′₈ とｄ₇ ，…，ｄ_2iと
ｄ_2i+1，…とが順次に入力される。

【００４６】第３マルチプレクサ45はこれら同時に入力
される２つの画像データｄ_2iとｄ_2i+1とを１ワードの画
像データずつ順次、ＶＤＡＣ16に出力する。この２ワー
ドの画像データより１ワードずつ順次、出力する作用
は、上述のとうりであるが、ここでｄ′₈ が第１レジス
タ53より出力される際に、タイミング制御回路48より第
３のタイミング信号Ｓ₃ が第１レジスタ53および第２レ
ジスタ54に出力され、第１レジスタ53から画像データ
ｄ′₈ は出力されず、第２レジスタ54より画像データｄ
₇ が２回連続して出力される。これにより第３マルチプ
レクサ45には、…，ｄ₄ とｄ₅ ，ｄ₇ とｄ₇ ，…，ｄ_2i
とｄ_2i+1，…とが順次に入力され、以下、リードサイク
ル期間中の場合と同様の作用により、ＶＤＡＣ16を介し
て画ＣＲＴ30の所定の位置に、画像データ…，ｄ₄ ，ｄ
₅ ，ｄ₇ ，ｄ₇ ，…，ｄ_2i，ｄ_2i+1，…が順次出力され
る。

【００４７】ＣＲＴ30に表示される、隣接する２つの画
像（画素）ｄ₅ ，ｄ₆ の階調は極端な差異がないため、
人間の目視では、正規に出力された画素ｄ₆ と、階調の
類似した一つ後の画素を疑似的に出力した画像ｄ₇ との
識別は不可能であるから、表示された画像は不自然に色
調が変化したものと認識することもなく、画像表示用メ
モリに記録された画像データを画像表示装置にちらつき
を生じることなく表示しつつ、高速にこのメモリに記録
された画像データを書き替えることができる。図８は、
リードサイクル中に第２のＶＲＡＭ52の所望のアドレス
ｂ₇ に新たな画像データＳｄ′₇ を記録する場合のタイ
ミングチャートを示す図である。作用は、前述の図７に
示す第１ＶＲＡＭ51に対するライトサイクルの割り込み
作用と同様であるため省略する。

【００４８】上述のように本実施例の画像表示用メモリ
の制御回路は、２つのＶＲＡＭを並列的に使用すること
により、ビデオデータの出力サイクルの２倍の速度で、
リードサイクル中の画像表示用メモリに記録された画像
データを書き替えることができる。 このように本発明
の画像表示用メモリの制御回路によれば、疑似的にサイ
クルスチールを行い、画像表示用メモリに記録された画
像データを画像表示装置にちらつきを生じることなく表
示しつつ、高速にこのメモリに記録された画像データの
書き替えが可能である。

【図面の簡単な説明】

【図１】本発明にかかる画像表示用メモリの制御回路の
第１の実施例を示すブロック図

【図２】第１の実施例の制御タイミングを示すタイミン
グチャート

【図３】リードサイクルにおけるＣＲＴの画像表示状態
を示す概念図

【図４】リードサイクル中にライトサイクルが割り込ん
だ場合におけるＣＲＴの画像表示状態を示す概念図

【図５】本発明にかかる画像表示用メモリの制御回路の
第２の実施例を示すブロック図

【図６】リードサイクル中の制御タイミングを示すタイ
ミングチャート

【図７】ライトサイクル中の制御タイミングを示すタイ
ミングチャート

【図８】ライトサイクル中の制御タイミングを示すタイ
ミングチャート

【符号の説明】

11，41 ＣＲＴコントローラ 12，42 ＣＰＵ 13，43，44，45 マルチプレクサ 14，46，47 ドライバ 15，48 タイミング制御回路 16 ビデオＤ／Ａコンバータ 20，51，52 ビデオＲＡＭ 21，22，23，53，54，55，56 レジスタ 30 ＣＲＴ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 画像表示装置の画像表示位置毎に対応し
   て付番されたアドレスに、該画像表示装置に表示される
   画像に対応する画像データが格納された画像表示用メモ
   リに対する、ＣＲＴコントローラによって前記アドレス
   を指定することにより、該メモリの該指定されたアドレ
   スに格納された前記画像データを画像表示装置に出力す
   る読出し動作と、ＣＰＵにより前記アドレスを指定する
   ことにより、該メモリの該指定されたアドレスに新たな
   画像データを格納する書込み動作とを制御する画像表示
   用メモリの制御回路において、 前記ＣＲＴコントローラより出力されたアドレスを示す
   リードアドレス信号と、前記ＣＰＵより出力されたアド
   レスを示すライトアドレス信号とのうち、所定のタイミ
   ング信号に応じていずれか一方の信号を入力して該入力
   された信号を前記メモリへ出力するマルチプレクサと、 前記ライトアドレス信号が示すアドレスに格納しようと
   する、前記ＣＰＵより出力された新たな画像データを入
   力し、所定のタイミング信号によって該新たな画像デー
   タを前記メモリへ出力するドライバと、 前記メモリに入力された前記リードアドレス信号によ
   り、該リードアドレス信号が示すアドレスに格納された
   画像データを、前記画像表示装置に入力する以前に入力
   し、所定のタイミング信号に応じて、該入力された画像
   データのうち所定のアドレスに対応する画像データとし
   て該所定のアドレスの１つ手前のアドレスに対応する画
   像データを出力するレジスタと、 前記マルチプレクサと前記ドライバと前記レジスタとに
   それぞれ所定のタイミング信号を出力するタイミング制
   御回路とを備え、 前記読出し動作中に該メモリに新たなデータの格納をす
   る際、 前記タイミング制御装置より所定のタイミング信号を前
   記マルチプレクサに出力することにより、前記マルチプ
   レクサより前記メモリへ前記ライトアドレス信号を出力
   して該メモリの所定のアドレスを指定し、前記タイミン
   グ制御装置より所定のタイミング信号を前記ドライバに
   出力することにより、該ドライバより該メモリへ該画像
   データを出力して該メモリの前記指定されたアドレスに
   該画像データを格納し、 一方、前記レジスタは前記タイミング制御装置より出力
   される所定のタイミング信号により、該ライトアドレス
   信号が前記マルチプレクサに入力された際該マルチプレ
   クサに入力しようとしていたリードアドレス信号が示す
   アドレスに格納された画像データの代わりに、該レジス
   タに入力された、該レジスタより該リードアドレス信号
   が示すアドレスの１つ前のアドレスに格納された画像デ
   ータを前記画像表示装置に出力することを特徴とする画
   像表示用メモリの制御回路。