JPH0736424A - 画像表示用メモリの制御回路 - Google Patents
画像表示用メモリの制御回路Info
- Publication number
- JPH0736424A JPH0736424A JP5182493A JP18249393A JPH0736424A JP H0736424 A JPH0736424 A JP H0736424A JP 5182493 A JP5182493 A JP 5182493A JP 18249393 A JP18249393 A JP 18249393A JP H0736424 A JPH0736424 A JP H0736424A
- Authority
- JP
- Japan
- Prior art keywords
- address
- image data
- memory
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 画像表示用メモリの制御回路において、画像
表示用メモリに記録された画像データを画像表示装置に
画像をちらつきを生じることなく表示しつつ、高速にこ
のメモリに記録された画像データを書き替える。 【構成】 CRTコントローラ11からのリードアドレス
信号Sai とCPU12からのライトアドレス信号Sbi
とを入力されるマルチプレクサ13、CPU12からの新た
な画像データSd′i を入力されるドライバ14、VRA
M20より出力された画像データを一時的に保持する第1
レジスタ23、のそれぞれに対してタイミング信号S1 ,
S2 ,S3 を出力するタイミング制御回路15を設ける。
第1レジスタ23は本来入力されるはずの画像データSd
i の代わりに、タイミング信号S3 の作用により、すで
に入力された1つ手前の画像データSdi-1 をVDAC
16へ出力し、CRT30の隣接する2つの表示位置
ai-1 ,ai に同一の画像データdi-1 を出力する。
表示用メモリに記録された画像データを画像表示装置に
画像をちらつきを生じることなく表示しつつ、高速にこ
のメモリに記録された画像データを書き替える。 【構成】 CRTコントローラ11からのリードアドレス
信号Sai とCPU12からのライトアドレス信号Sbi
とを入力されるマルチプレクサ13、CPU12からの新た
な画像データSd′i を入力されるドライバ14、VRA
M20より出力された画像データを一時的に保持する第1
レジスタ23、のそれぞれに対してタイミング信号S1 ,
S2 ,S3 を出力するタイミング制御回路15を設ける。
第1レジスタ23は本来入力されるはずの画像データSd
i の代わりに、タイミング信号S3 の作用により、すで
に入力された1つ手前の画像データSdi-1 をVDAC
16へ出力し、CRT30の隣接する2つの表示位置
ai-1 ,ai に同一の画像データdi-1 を出力する。
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は画像表示用メモリの制御
回路に関し、詳細にはこのメモリより画像データを読み
出す動作中に、このメモリに新たな画像データを書き込
む動作を制御する回路に関するものである。
回路に関し、詳細にはこのメモリより画像データを読み
出す動作中に、このメモリに新たな画像データを書き込
む動作を制御する回路に関するものである。
【0002】
【従来の技術】従来よりビデオRAM(以下VRAMと
いう)等の画像表示用メモリ(以下メモリと略す)に記
憶された画像データをCRT等の画像表示装置に出力し
つつ、すなわちその画像データに応じた画像を画像表示
装置に表示した状態で、メモリの内容を書き替えること
が行われている。
いう)等の画像表示用メモリ(以下メモリと略す)に記
憶された画像データをCRT等の画像表示装置に出力し
つつ、すなわちその画像データに応じた画像を画像表示
装置に表示した状態で、メモリの内容を書き替えること
が行われている。
【0003】この方法としては例えばサイクルスチール
回路を用いた方法が知られており、具体的には、画像表
示用メモリの所定のアドレスに格納された画像データを
このメモリより読み出すために、この読み出そうとする
アドレスを示すリードアドレス信号を出力するCRTコ
ントローラと、このメモリの所定のアドレスに新たな画
像データを書き込む(格納する)ために、この書き込も
うとするアドレスを示すライトアドレス信号および書き
込もうとする画像データを出力するCPUと、この2つ
のアドレス信号を入力して上記メモリへ交互に出力する
ようなタイミング信号が入力されるマルチプレクサと、
CPUより出力された画像データを入力し、前記マルチ
プレクサが上記メモリへライトアドレス信号を出力する
タイミングに合わせてこの画像データを上記メモリに出
力するドライバと、これらに所定のタイミング信号を出
力するタイミング制御回路とを備えたものである。
回路を用いた方法が知られており、具体的には、画像表
示用メモリの所定のアドレスに格納された画像データを
このメモリより読み出すために、この読み出そうとする
アドレスを示すリードアドレス信号を出力するCRTコ
ントローラと、このメモリの所定のアドレスに新たな画
像データを書き込む(格納する)ために、この書き込も
うとするアドレスを示すライトアドレス信号および書き
込もうとする画像データを出力するCPUと、この2つ
のアドレス信号を入力して上記メモリへ交互に出力する
ようなタイミング信号が入力されるマルチプレクサと、
CPUより出力された画像データを入力し、前記マルチ
プレクサが上記メモリへライトアドレス信号を出力する
タイミングに合わせてこの画像データを上記メモリに出
力するドライバと、これらに所定のタイミング信号を出
力するタイミング制御回路とを備えたものである。
【0004】このサイクルスチール回路は、常にメモリ
を、画像データを読み出す期間であるリードサイクル
と、画像データを記録する(書き込む)期間であるライ
トサイクルとに完全に分離して作動させるため、メモリ
より読み出し中の画像データに書き込もうとする画像デ
ータがメモリ上で重畳することがなく、リードサイクル
とライトサイクルとが交互に繰り返すタイミングのうち
リードサイクルの際に、メモリより画像表示装置に画像
データが出力されることになり、画像表示装置はちらつ
きを起こすことなく画像を表示することができる。また
ライトサイクルにおいてはドライバより出力された画像
データがメモリの所定のアドレスに記録される。
を、画像データを読み出す期間であるリードサイクル
と、画像データを記録する(書き込む)期間であるライ
トサイクルとに完全に分離して作動させるため、メモリ
より読み出し中の画像データに書き込もうとする画像デ
ータがメモリ上で重畳することがなく、リードサイクル
とライトサイクルとが交互に繰り返すタイミングのうち
リードサイクルの際に、メモリより画像表示装置に画像
データが出力されることになり、画像表示装置はちらつ
きを起こすことなく画像を表示することができる。また
ライトサイクルにおいてはドライバより出力された画像
データがメモリの所定のアドレスに記録される。
【0005】一方、上述のサイクルスチール回路を用い
ない方法が知られており、これは上記サイクルスチール
回路においてマルチプレクサへの入出力アドレス信号の
タイミング制御を行わず、リードアドレス信号がメモリ
よりマルチプレクサに入力中であっても、ライトアドレ
ス信号が入力した時点でライトアドレス信号が優先して
マルチプレクサより出力され、CPUからドライバを介
して出力された画像データは、メモリより出力されてい
た画像データに重畳して画像表示装置に出力される。す
なわち、リードサイクル中にライトサイクルが割り込む
ことによって、サイクルタイムの短縮を図ることができ
る。
ない方法が知られており、これは上記サイクルスチール
回路においてマルチプレクサへの入出力アドレス信号の
タイミング制御を行わず、リードアドレス信号がメモリ
よりマルチプレクサに入力中であっても、ライトアドレ
ス信号が入力した時点でライトアドレス信号が優先して
マルチプレクサより出力され、CPUからドライバを介
して出力された画像データは、メモリより出力されてい
た画像データに重畳して画像表示装置に出力される。す
なわち、リードサイクル中にライトサイクルが割り込む
ことによって、サイクルタイムの短縮を図ることができ
る。
【0006】さらに画像表示用メモリとして2ポートR
AMを用い、リードサイクルとライトサイクルとを並行
して、画像を表示しつつ、メモリの内容を書き替える方
法が知られている。
AMを用い、リードサイクルとライトサイクルとを並行
して、画像を表示しつつ、メモリの内容を書き替える方
法が知られている。
【0007】
【発明が解決しようとする課題】しかし上記従来の方法
において、例えばサイクルスチール回路を用いる方法に
あっては、ライトアドレス信号の入力の有無に拘らず常
にリードサイクルとライトサイクルとを交互に繰り返す
ためシステム全体の高速化が困難であるという難点があ
る。
において、例えばサイクルスチール回路を用いる方法に
あっては、ライトアドレス信号の入力の有無に拘らず常
にリードサイクルとライトサイクルとを交互に繰り返す
ためシステム全体の高速化が困難であるという難点があ
る。
【0008】またサイクルスチールを用いない方法は、
CPUからドライバを介して出力された画像データがメ
モリより出力されていた画像データに重畳するため、画
像表示装置に表示された画像がちらつくという問題があ
る。
CPUからドライバを介して出力された画像データがメ
モリより出力されていた画像データに重畳するため、画
像表示装置に表示された画像がちらつくという問題があ
る。
【0009】一方、2ポートRAMはメモリ容量が小さ
く、特に高速化を実現するものは高価であり実用的でな
い。
く、特に高速化を実現するものは高価であり実用的でな
い。
【0010】本発明は上記事情に鑑みなされたものであ
って、画像表示用メモリに記録された画像データを画像
表示装置に画像をちらつきを生じることなく表示しつ
つ、高速にこのメモリに記録された画像データを書き替
える画像表示用メモリの制御回路を提供することを目的
とするものである。
って、画像表示用メモリに記録された画像データを画像
表示装置に画像をちらつきを生じることなく表示しつ
つ、高速にこのメモリに記録された画像データを書き替
える画像表示用メモリの制御回路を提供することを目的
とするものである。
【0011】
【課題を解決するための手段】本発明の画像表示用メモ
リの制御回路は、画像表示用メモリは通常リードサイク
ルに支配されており、常にCRTコントローラよりマル
チプレクサを介してリードアドレス信号がメモリにアク
セスされ、メモリはアクセスされたリードアドレス信号
が示すアドレスに格納された画像データをレジタに保持
せしめたのち画像表示装置に出力する。一方ライトアド
レス信号がマルチプレクサに入力されたときのみこのメ
モリのサイクルをライトサイクルに切り替えて、新たな
画像データをメモリに書き替え、このメモリの書き替え
中に読み出されるはずであってリードアドレスに格納さ
れていた画像データはメモリに入力されず、その代わり
に、タイミング制御回路により、この読み出されるはず
であった画像データの1つ手前のレジスタに保持された
画像データをレジスタより画像表示装置に出力すること
を特徴とするものである。
リの制御回路は、画像表示用メモリは通常リードサイク
ルに支配されており、常にCRTコントローラよりマル
チプレクサを介してリードアドレス信号がメモリにアク
セスされ、メモリはアクセスされたリードアドレス信号
が示すアドレスに格納された画像データをレジタに保持
せしめたのち画像表示装置に出力する。一方ライトアド
レス信号がマルチプレクサに入力されたときのみこのメ
モリのサイクルをライトサイクルに切り替えて、新たな
画像データをメモリに書き替え、このメモリの書き替え
中に読み出されるはずであってリードアドレスに格納さ
れていた画像データはメモリに入力されず、その代わり
に、タイミング制御回路により、この読み出されるはず
であった画像データの1つ手前のレジスタに保持された
画像データをレジスタより画像表示装置に出力すること
を特徴とするものである。
【0012】すなわち請求項1に記載したように、画像
表示装置の画像表示位置毎に対応して付番されたアドレ
スに、該画像表示装置に表示される画像に対応する画像
データが格納された画像表示用メモリに対する、CRT
コントローラによって前記アドレスを指定することによ
り、該メモリの該指定されたアドレスに格納された前記
画像データを画像表示装置に出力する読出し動作と、C
PUにより前記アドレスを指定することにより、該メモ
リの該指定されたアドレスに新たな画像データを格納す
る書込み動作とを制御する画像表示用メモリの制御回路
において、前記CRTコントローラより出力された前記
アドレスを示すリードアドレス信号と、前記CPUより
出力された前記アドレスを示すライトアドレス信号との
うち、所定のタイミング信号に応じていずれか一方の信
号を入力して該入力された信号を前記メモリへ出力する
マルチプレクサと、前記ライトアドレス信号が示すアド
レスに格納しようとする、前記CPUより出力された新
たな画像データを入力し、所定のタイミング信号によっ
て該新たな画像データを前記メモリへ出力するドライバ
と、前記メモリに入力された前記リードアドレス信号に
より、該リードアドレス信号が示すアドレスに格納され
た画像データを、前記画像表示装置に入力する以前に入
力し、所定のタイミング信号に応じて、該入力された画
像データのうち所定のアドレスに対応する画像データと
して該所定のアドレスの1つ手前のアドレスに対応する
画像データを出力するレジスタと、前記マルチプレクサ
と前記ドライバと前記レジスタとにそれぞれ所定のタイ
ミング信号を出力するタイミング制御回路とを備え、前
記読出し動作中に該メモリに新たなデータの格納をする
際、前記タイミング制御装置より所定のタイミング信号
を前記マルチプレクサに出力することにより、前記マル
チプレクサより前記メモリへ前記ライトアドレス信号を
出力して該メモリの所定のアドレスを指定し、前記タイ
ミング制御装置より所定のタイミング信号を前記ドライ
バに出力することにより、該ドライバより該メモリへ該
画像データを出力して該メモリの前記指定されたアドレ
スに該画像データを格納し、一方、前記レジスタは前記
タイミング制御装置より出力される所定のタイミング信
号により、該ライトアドレス信号が前記マルチプレクサ
に入力された際該マルチプレクサに入力しようとしてい
たリードアドレス信号が示すアドレスに格納された画像
データの代わりに、該レジスタに入力された、該レジス
タより該リードアドレス信号が示すアドレスの1つ手前
のアドレスに格納された画像データを前記画像表示装置
に出力することを特徴とするものである。
表示装置の画像表示位置毎に対応して付番されたアドレ
スに、該画像表示装置に表示される画像に対応する画像
データが格納された画像表示用メモリに対する、CRT
コントローラによって前記アドレスを指定することによ
り、該メモリの該指定されたアドレスに格納された前記
画像データを画像表示装置に出力する読出し動作と、C
PUにより前記アドレスを指定することにより、該メモ
リの該指定されたアドレスに新たな画像データを格納す
る書込み動作とを制御する画像表示用メモリの制御回路
において、前記CRTコントローラより出力された前記
アドレスを示すリードアドレス信号と、前記CPUより
出力された前記アドレスを示すライトアドレス信号との
うち、所定のタイミング信号に応じていずれか一方の信
号を入力して該入力された信号を前記メモリへ出力する
マルチプレクサと、前記ライトアドレス信号が示すアド
レスに格納しようとする、前記CPUより出力された新
たな画像データを入力し、所定のタイミング信号によっ
て該新たな画像データを前記メモリへ出力するドライバ
と、前記メモリに入力された前記リードアドレス信号に
より、該リードアドレス信号が示すアドレスに格納され
た画像データを、前記画像表示装置に入力する以前に入
力し、所定のタイミング信号に応じて、該入力された画
像データのうち所定のアドレスに対応する画像データと
して該所定のアドレスの1つ手前のアドレスに対応する
画像データを出力するレジスタと、前記マルチプレクサ
と前記ドライバと前記レジスタとにそれぞれ所定のタイ
ミング信号を出力するタイミング制御回路とを備え、前
記読出し動作中に該メモリに新たなデータの格納をする
際、前記タイミング制御装置より所定のタイミング信号
を前記マルチプレクサに出力することにより、前記マル
チプレクサより前記メモリへ前記ライトアドレス信号を
出力して該メモリの所定のアドレスを指定し、前記タイ
ミング制御装置より所定のタイミング信号を前記ドライ
バに出力することにより、該ドライバより該メモリへ該
画像データを出力して該メモリの前記指定されたアドレ
スに該画像データを格納し、一方、前記レジスタは前記
タイミング制御装置より出力される所定のタイミング信
号により、該ライトアドレス信号が前記マルチプレクサ
に入力された際該マルチプレクサに入力しようとしてい
たリードアドレス信号が示すアドレスに格納された画像
データの代わりに、該レジスタに入力された、該レジス
タより該リードアドレス信号が示すアドレスの1つ手前
のアドレスに格納された画像データを前記画像表示装置
に出力することを特徴とするものである。
【0013】
【作用および発明の効果】本発明の画像表示用メモリの
制御回路によれば、リードサイクル中は、CRTコント
ローラよりマルチプレクサを介してリードアドレス信号
が画像表示用メモリにアクセスされ、メモリはアクセス
されたリードアドレス信号が示すアドレスに格納された
画像データをレジスタに保持せしめたのち画表示装置に
出力する。一方、このメモリの所望のアドレスに新たな
画像データを記録する際は、ライトアドレス信号がマル
チプレクサに入力されたとき、タイミング制御回路から
所定のタイミング信号がマルチプレクサに入力され、そ
れによりマルチプレクサは入力されたリードアドレス信
号、ライトアドレス信号のうちライトアドレス信号をメ
モリに出力し、リードアドレス信号を読み捨て、メモリ
はライトサイクルに切り替えられる。
制御回路によれば、リードサイクル中は、CRTコント
ローラよりマルチプレクサを介してリードアドレス信号
が画像表示用メモリにアクセスされ、メモリはアクセス
されたリードアドレス信号が示すアドレスに格納された
画像データをレジスタに保持せしめたのち画表示装置に
出力する。一方、このメモリの所望のアドレスに新たな
画像データを記録する際は、ライトアドレス信号がマル
チプレクサに入力されたとき、タイミング制御回路から
所定のタイミング信号がマルチプレクサに入力され、そ
れによりマルチプレクサは入力されたリードアドレス信
号、ライトアドレス信号のうちライトアドレス信号をメ
モリに出力し、リードアドレス信号を読み捨て、メモリ
はライトサイクルに切り替えられる。
【0014】一方、マルチプレクサへのタイミング信号
に同期してタイミング制御回路から所定のタイミング信
号がドライバへ入力され、ライトサイクル中のメモリに
ドライバからの新たな画像データが入力されて、メモリ
の所定のアドレスに新たな画像データが格納される。
に同期してタイミング制御回路から所定のタイミング信
号がドライバへ入力され、ライトサイクル中のメモリに
ドライバからの新たな画像データが入力されて、メモリ
の所定のアドレスに新たな画像データが格納される。
【0015】このように、リードサイクル中にメモリの
所望のアドレスに新たな画像データを記録することがで
きる。
所望のアドレスに新たな画像データを記録することがで
きる。
【0016】一方、ライトアドレス信号に割り込まれる
ことによって本来メモリに入力されるはずのリードアド
レス信号はメモリに入力されないため、このリードアド
レス信号が示すアドレスに記録されていた画像データは
画像表示装置に出力されないことになるが、ライトアド
レス信号に割り込まれる直前にメモリに入力されたリー
ドアドレス信号が示すアドレスに格納された画像データ
はレジスタに保持されており、ライトアドレス信号がメ
モリに割り込むのに同期して、所定のタイミング信号が
タイミング制御回路からこのレジスタに入力されて、こ
のレジスタに保持された画像データを続けて画像表示装
置に出力する。
ことによって本来メモリに入力されるはずのリードアド
レス信号はメモリに入力されないため、このリードアド
レス信号が示すアドレスに記録されていた画像データは
画像表示装置に出力されないことになるが、ライトアド
レス信号に割り込まれる直前にメモリに入力されたリー
ドアドレス信号が示すアドレスに格納された画像データ
はレジスタに保持されており、ライトアドレス信号がメ
モリに割り込むのに同期して、所定のタイミング信号が
タイミング制御回路からこのレジスタに入力されて、こ
のレジスタに保持された画像データを続けて画像表示装
置に出力する。
【0017】これによって、画像表示装置の連続する2
つの画素に同一の画像データが出力されることになる。
つの画素に同一の画像データが出力されることになる。
【0018】ここで画像表示装置に表示される画像の画
素数は通常水平方向で数百程度であり、各画素の階調は
16〜256程度であり、階調が256程度の画像にお
いて隣接する2つの画素の階調は極端な差異がないた
め、人間の目視では、正規に出力された画素と、階調の
類似した一つ手前の画素を疑似的に出力した画像との識
別は不可能であるから、表示された画像が不自然に認識
されることもない。
素数は通常水平方向で数百程度であり、各画素の階調は
16〜256程度であり、階調が256程度の画像にお
いて隣接する2つの画素の階調は極端な差異がないた
め、人間の目視では、正規に出力された画素と、階調の
類似した一つ手前の画素を疑似的に出力した画像との識
別は不可能であるから、表示された画像が不自然に認識
されることもない。
【0019】このように本発明の画像表示用メモリの制
御回路によれば、画像表示用メモリに記録された画像デ
ータを画像表示装置に画像をちらつきを生じることなく
表示しつつ、高速にこのメモリに記録された画像データ
を書き替えることができる。
御回路によれば、画像表示用メモリに記録された画像デ
ータを画像表示装置に画像をちらつきを生じることなく
表示しつつ、高速にこのメモリに記録された画像データ
を書き替えることができる。
【0020】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【0021】図1は本発明にかかる画像表示用メモリの
制御回路の実施例を示すブロック図、図2は本実施例の
制御タイミングを示すタイミングチャートである。図3
および図4は画像表示装置(以下CRTと略す)の画像
表示状態を示す概念図である。
制御回路の実施例を示すブロック図、図2は本実施例の
制御タイミングを示すタイミングチャートである。図3
および図4は画像表示装置(以下CRTと略す)の画像
表示状態を示す概念図である。
【0022】図示の画像表示用メモリの制御回路は、C
RT30の画像表示位置毎に対応して付番されたアドレス
ai に、CRT30に表示される画像di に対応する画像
データSdi が格納されたビデオRAM(以下VRAM
という)20に対する、CRTコントローラ(以下CRT
Cという)11によってアドレスai を指定することによ
り、このVRAM20の指定されたアドレスai に格納さ
れた画像データSdiをCRT30に出力する読出し動作
(リードサイクル)と、CPU12によりアドレスbi を
指定することにより、VRAM20の指定されたアドレス
に新たな画像データSd′i を格納する書込み動作(ラ
イトサイクル)とを制御するVRAM20の制御回路にお
いて、CRTC11より出力されたアドレスai を示すリ
ードアドレス信号Sai と、CPU12より出力されたア
ドレスbi を示すライトアドレス信号Sbi とのうち、
後述のタイミング制御回路15より出力された第1のタイ
ミング信号S1 に応じていずれか一方のアドレス信号S
ai (あるいはSbi )を入力して、この入力された信
号Sai (あるいはSbi )をVRAM20へ出力するマ
ルチプレクサ13と、前記ライトアドレス信号Sbi が示
すアドレスbi に格納しようとする、CPU12より出力
された新たな画像データSd′i を入力し、前記タイミ
ング制御回路15より出力された第2のタイミング信号S
2 によってこの新たな画像データSd′i をVRAM20
へ出力するドライバ14とを備えている。
RT30の画像表示位置毎に対応して付番されたアドレス
ai に、CRT30に表示される画像di に対応する画像
データSdi が格納されたビデオRAM(以下VRAM
という)20に対する、CRTコントローラ(以下CRT
Cという)11によってアドレスai を指定することによ
り、このVRAM20の指定されたアドレスai に格納さ
れた画像データSdiをCRT30に出力する読出し動作
(リードサイクル)と、CPU12によりアドレスbi を
指定することにより、VRAM20の指定されたアドレス
に新たな画像データSd′i を格納する書込み動作(ラ
イトサイクル)とを制御するVRAM20の制御回路にお
いて、CRTC11より出力されたアドレスai を示すリ
ードアドレス信号Sai と、CPU12より出力されたア
ドレスbi を示すライトアドレス信号Sbi とのうち、
後述のタイミング制御回路15より出力された第1のタイ
ミング信号S1 に応じていずれか一方のアドレス信号S
ai (あるいはSbi )を入力して、この入力された信
号Sai (あるいはSbi )をVRAM20へ出力するマ
ルチプレクサ13と、前記ライトアドレス信号Sbi が示
すアドレスbi に格納しようとする、CPU12より出力
された新たな画像データSd′i を入力し、前記タイミ
ング制御回路15より出力された第2のタイミング信号S
2 によってこの新たな画像データSd′i をVRAM20
へ出力するドライバ14とを備えている。
【0023】さらにVRAM20に入力されたリードアド
レス信号Sai により、このリードアドレス信号Sai
が示すアドレスai に格納された画像データSdi を、
CRT30に入力する以前に入力し、タイミング制御回路
15より出力された第3のタイミング信号S3 に応じて、
画像データSdi あるいはこの画像データSdi より先
に入力された1つ手前の画像データSdi-1 を出力する
第1レジスタ23と、CPUからの制御信号Sにより前記
マルチプレクサ13と前記ドライバ14と前記第1レジスタ
23とにそれぞれ第1のタイミング信号S1 、第2のタイ
ミング信号S2 、第3のタイミング信号S3 を出力する
タイミング制御回路15とを備えてなる。
レス信号Sai により、このリードアドレス信号Sai
が示すアドレスai に格納された画像データSdi を、
CRT30に入力する以前に入力し、タイミング制御回路
15より出力された第3のタイミング信号S3 に応じて、
画像データSdi あるいはこの画像データSdi より先
に入力された1つ手前の画像データSdi-1 を出力する
第1レジスタ23と、CPUからの制御信号Sにより前記
マルチプレクサ13と前記ドライバ14と前記第1レジスタ
23とにそれぞれ第1のタイミング信号S1 、第2のタイ
ミング信号S2 、第3のタイミング信号S3 を出力する
タイミング制御回路15とを備えてなる。
【0024】またCPU12より出力されたライトアドレ
ス信号Sbi および新たな画像データSd′i をそれぞ
れ一時的に記憶する第2レジスタ21、第3レジスタ22
と、上記第1レジスタ23より出力された画像データSd
i あるいは画像データSdi-1をD/A変換して画像デ
ータdi あるいは画像データdi-1 としてCRT30へ出
力するビデオD/Aコンバータ(以下VDAC)16とを
備えている。
ス信号Sbi および新たな画像データSd′i をそれぞ
れ一時的に記憶する第2レジスタ21、第3レジスタ22
と、上記第1レジスタ23より出力された画像データSd
i あるいは画像データSdi-1をD/A変換して画像デ
ータdi あるいは画像データdi-1 としてCRT30へ出
力するビデオD/Aコンバータ(以下VDAC)16とを
備えている。
【0025】次に本実施例の制御回路の作用について説
明する。
明する。
【0026】VRAM20より画像データSdi を読み出
すリードサイクルにおいては、CRTC11より出力され
たリードアドレス信号Sai はマルチプレクサ13に入力
し、タイミング制御回路15より出力される例えば2値化
された第1のタイミング信号S1 の信号値に応じてVR
AMアドレスバスを通してVRAM20にアクセスされ、
VRAM20はアクセスされたリードアドレス信号Sai
が示すアドレスai に格納された画像データSdi をV
RAMデータバスを通して第1レジスタ23に一時的に保
持せしめたのち、VDAC16を介して画像データdi と
してCRT30に出力し、CRT30の所定の表示位置ai
に画像di を表示する。
すリードサイクルにおいては、CRTC11より出力され
たリードアドレス信号Sai はマルチプレクサ13に入力
し、タイミング制御回路15より出力される例えば2値化
された第1のタイミング信号S1 の信号値に応じてVR
AMアドレスバスを通してVRAM20にアクセスされ、
VRAM20はアクセスされたリードアドレス信号Sai
が示すアドレスai に格納された画像データSdi をV
RAMデータバスを通して第1レジスタ23に一時的に保
持せしめたのち、VDAC16を介して画像データdi と
してCRT30に出力し、CRT30の所定の表示位置ai
に画像di を表示する。
【0027】図2(A)はこのリードサイクルにおける
作用を具体的に説明する図、図3はリードサイクル中に
CRT30の表示位置(P,Q)に表示されるビデオデー
タの様子を示す図である。VRAMアドレスバスにより
VRAM20にアクセスされたリードアドレス信号S
a1 ,Sa2 ,Sa3 ,…,SaP が示すアドレス
a1 ,a2 ,a3 ,…,aP をそれぞれCRT30の表示
位置(1,6),(2,6),(3,6),…,(P,
6)に対応するものとすると、VRAM20より出力され
た画像データSd1 ,Sd2 ,Sd3 ,…,SdP はV
RAMデータバスを通して第1レジスタ23に入力され、
第1レジスタ23に一時的に保持され、時間遅れを伴って
ビデオデータSd1 ,Sd2 ,Sd3 ,…,SdP とし
てVDAC16を介してCRT30に出力され、CRT30の
所定の表示位置(1,6),(2,6),(3,6),
…,(P,6)に出力される(図3参照)。
作用を具体的に説明する図、図3はリードサイクル中に
CRT30の表示位置(P,Q)に表示されるビデオデー
タの様子を示す図である。VRAMアドレスバスにより
VRAM20にアクセスされたリードアドレス信号S
a1 ,Sa2 ,Sa3 ,…,SaP が示すアドレス
a1 ,a2 ,a3 ,…,aP をそれぞれCRT30の表示
位置(1,6),(2,6),(3,6),…,(P,
6)に対応するものとすると、VRAM20より出力され
た画像データSd1 ,Sd2 ,Sd3 ,…,SdP はV
RAMデータバスを通して第1レジスタ23に入力され、
第1レジスタ23に一時的に保持され、時間遅れを伴って
ビデオデータSd1 ,Sd2 ,Sd3 ,…,SdP とし
てVDAC16を介してCRT30に出力され、CRT30の
所定の表示位置(1,6),(2,6),(3,6),
…,(P,6)に出力される(図3参照)。
【0028】一方、リードサイクル中にVRAM20の所
望のアドレスbi に新たな画像データSd′i を記録す
る際は、ライトアドレス信号Sbi がマルチプレクサ13
に入力されたとき、タイミング制御回路15から2値化さ
れた第1のタイミング信号S1 がマルチプレクサ13に入
力され、それによりマルチプレクサ13は入力されたリー
ドアドレス信号Sai 、ライトアドレス信号Sbi のう
ちライトアドレス信号Sbi をメモリに出力し、リード
アドレス信号Sai を読み捨て、VRAM20はライトサ
イクルに切り替えられる。
望のアドレスbi に新たな画像データSd′i を記録す
る際は、ライトアドレス信号Sbi がマルチプレクサ13
に入力されたとき、タイミング制御回路15から2値化さ
れた第1のタイミング信号S1 がマルチプレクサ13に入
力され、それによりマルチプレクサ13は入力されたリー
ドアドレス信号Sai 、ライトアドレス信号Sbi のう
ちライトアドレス信号Sbi をメモリに出力し、リード
アドレス信号Sai を読み捨て、VRAM20はライトサ
イクルに切り替えられる。
【0029】ここで第1のタイミング信号S1 に同期し
て、マルチプレクサ13へタイミング制御回路15から2値
化された第2のタイミング信号S2 がドライバ14へ入力
され、ライトサイクル中のVRAM20にドライバ14から
の新たな画像データSd′iが入力されて、VRAM20
の所定のアドレスbi に新たな画像データSd′i が格
納される。
て、マルチプレクサ13へタイミング制御回路15から2値
化された第2のタイミング信号S2 がドライバ14へ入力
され、ライトサイクル中のVRAM20にドライバ14から
の新たな画像データSd′iが入力されて、VRAM20
の所定のアドレスbi に新たな画像データSd′i が格
納される。
【0030】このように、リードサイクル中のVRAM
20の所望のアドレスbi に新たな画像データSd′i を
記録することができる。
20の所望のアドレスbi に新たな画像データSd′i を
記録することができる。
【0031】一方、リードサイクル中のVRAM20がラ
イトアドレス信号Sbi に割り込まれることによって本
来リードサイクルによりVRAM20に入力されるはずの
リードアドレス信号Sai はVRAM20に入力されない
ため、このリードアドレス信号Sai が示すアドレスa
i に記録されていた画像データSdi はCRT30に出力
されないことになるが、ライトアドレス信号Sbi に割
り込まれる直前にVRAM20に入力されたリードアドレ
ス信号Sai-1 が示すアドレスai-1 に格納された画像
データSdi-1 は第1レジスタ23に保持されており、ラ
イトアドレス信号Sbi がVRAM20に割り込むのに同
期して、タイミング制御回路15から2値化された第3の
タイミング信号S3 が第1レジスタ23に入力され、この
第1レジスタ23に保持された画像データSdi-1 はVD
AC16を介して画像データdi-1を続けてCRT30に出
力する。
イトアドレス信号Sbi に割り込まれることによって本
来リードサイクルによりVRAM20に入力されるはずの
リードアドレス信号Sai はVRAM20に入力されない
ため、このリードアドレス信号Sai が示すアドレスa
i に記録されていた画像データSdi はCRT30に出力
されないことになるが、ライトアドレス信号Sbi に割
り込まれる直前にVRAM20に入力されたリードアドレ
ス信号Sai-1 が示すアドレスai-1 に格納された画像
データSdi-1 は第1レジスタ23に保持されており、ラ
イトアドレス信号Sbi がVRAM20に割り込むのに同
期して、タイミング制御回路15から2値化された第3の
タイミング信号S3 が第1レジスタ23に入力され、この
第1レジスタ23に保持された画像データSdi-1 はVD
AC16を介して画像データdi-1を続けてCRT30に出
力する。
【0032】これによって、CRT30の連続する2つの
画像表示位置(画素)に同一の画像di-1 が出力される
ことになる。
画像表示位置(画素)に同一の画像di-1 が出力される
ことになる。
【0033】すなわち具体的には図2(B)に示すよう
に、VRAMアドレスバスによりVRAM20にリードア
ドレス信号Sa1 ,Sa2 ,Sa3 ,…,SaP がアク
セスされており、Sa6 がアクセスされる直前にライト
アドレス信号Sb8 (このライトアドレス信号Sb8 が
示すVRAM20におけるアドレスはb8 であり、このア
ドレスb8 はCRT30の表示位置(7,3)に対応する
ものとする)が割り込んだ場合、マルチプレクサ13がV
RAM20に出力するアドレス信号はSa1 ,Sa2 ,S
a3 ,Sa4 ,Sa5 ,Sb8 ,Sa7 ,…,SaP と
なる。このためVRAMデータバスを通して第1レジス
タ23に入力される画像データはSd1 ,Sd2 ,…,S
d5 ,Sd′8 ,Sd7 ,…,SdP となる。このため
本来VRAM20に入力されるはずであったアドレス信号
Sa6 に記憶され第1レジスタ23に出力されるはずであ
った画像データSd6 は出力されない。第1レジスタ23
は入力された画像データSd1 ,Sd2 ,…,Sd5 ,
Sd′8 ,Sd7 ,…,SdP を順次VDAC16へ出力
することになるが、Sd5 の次に出力される画像データ
Sd′8 はCRT30に出力すべき画像データではない。
ここでライトアドレス信号Sbi がVRAM20に割り込
むのに同期して、タイミング制御回路15から2値化され
た第3のタイミング信号S3 が第1レジスタ23に入力さ
れ、それによって画像データSd5 の次には本来出力す
べき画像データSd6 の代わりに再度画像データSd5
を出力する。すなわち第1レジスタ23からVDAC16へ
出力される画像データは、Sd1 ,…,Sd5 ,S
d5 ,Sd7 ,…,SdP となり、CRT30の隣接する
画像表示位置a5 ,a6 に同一の画像d5 を表示する。
に、VRAMアドレスバスによりVRAM20にリードア
ドレス信号Sa1 ,Sa2 ,Sa3 ,…,SaP がアク
セスされており、Sa6 がアクセスされる直前にライト
アドレス信号Sb8 (このライトアドレス信号Sb8 が
示すVRAM20におけるアドレスはb8 であり、このア
ドレスb8 はCRT30の表示位置(7,3)に対応する
ものとする)が割り込んだ場合、マルチプレクサ13がV
RAM20に出力するアドレス信号はSa1 ,Sa2 ,S
a3 ,Sa4 ,Sa5 ,Sb8 ,Sa7 ,…,SaP と
なる。このためVRAMデータバスを通して第1レジス
タ23に入力される画像データはSd1 ,Sd2 ,…,S
d5 ,Sd′8 ,Sd7 ,…,SdP となる。このため
本来VRAM20に入力されるはずであったアドレス信号
Sa6 に記憶され第1レジスタ23に出力されるはずであ
った画像データSd6 は出力されない。第1レジスタ23
は入力された画像データSd1 ,Sd2 ,…,Sd5 ,
Sd′8 ,Sd7 ,…,SdP を順次VDAC16へ出力
することになるが、Sd5 の次に出力される画像データ
Sd′8 はCRT30に出力すべき画像データではない。
ここでライトアドレス信号Sbi がVRAM20に割り込
むのに同期して、タイミング制御回路15から2値化され
た第3のタイミング信号S3 が第1レジスタ23に入力さ
れ、それによって画像データSd5 の次には本来出力す
べき画像データSd6 の代わりに再度画像データSd5
を出力する。すなわち第1レジスタ23からVDAC16へ
出力される画像データは、Sd1 ,…,Sd5 ,S
d5 ,Sd7 ,…,SdP となり、CRT30の隣接する
画像表示位置a5 ,a6 に同一の画像d5 を表示する。
【0034】すなわちVDAC16より出力された画像デ
ータd1 ,…,d5 ,d5 ,d7 ,…,dP はCRT30
へ入力され、CRT30の所定の表示位置(1,6),
…,(5,6),(6,6),(7,6),…,(P,
6)に画像d1 ,…,d5 ,d5 ,d7 ,…,dP が出
力される。(図4参照)。
ータd1 ,…,d5 ,d5 ,d7 ,…,dP はCRT30
へ入力され、CRT30の所定の表示位置(1,6),
…,(5,6),(6,6),(7,6),…,(P,
6)に画像d1 ,…,d5 ,d5 ,d7 ,…,dP が出
力される。(図4参照)。
【0035】ここで例えば、CRT30に表示される画像
の画素数は水平方向512程度とすると、各画素の階調
は通常256程度であり、隣接する2つの画像(画素)
d5,d6 の階調は極端な差異がないため、人間の目視
では、正規に出力された画素d6 と、階調の類似した一
つ手前の画素を疑似的に出力した画像d5 との識別は不
可能であるから、表示された画像は不自然に色調が変化
したものと認識することもない。
の画素数は水平方向512程度とすると、各画素の階調
は通常256程度であり、隣接する2つの画像(画素)
d5,d6 の階調は極端な差異がないため、人間の目視
では、正規に出力された画素d6 と、階調の類似した一
つ手前の画素を疑似的に出力した画像d5 との識別は不
可能であるから、表示された画像は不自然に色調が変化
したものと認識することもない。
【0036】このように本発明の画像表示用メモリの制
御回路によれば、疑似的にサイクルスチールを行い、画
像表示用メモリに記録された画像データを画像表示装置
にちらつきを生じることなく表示しつつ、高速にこのメ
モリに記録された画像データを書き替えることができ
る。
御回路によれば、疑似的にサイクルスチールを行い、画
像表示用メモリに記録された画像データを画像表示装置
にちらつきを生じることなく表示しつつ、高速にこのメ
モリに記録された画像データを書き替えることができ
る。
【0037】なお詳細に説明した図1の実施例は、1つ
のVRAMを用いた制御回路であるが、以下に説明する
第2の実施例のように、2つのVRAMを用いる構成を
採ることもできる。
のVRAMを用いた制御回路であるが、以下に説明する
第2の実施例のように、2つのVRAMを用いる構成を
採ることもできる。
【0038】図5は、本発明にかかる画像表示用メモリ
の制御回路の第2の実施例を示すブロック図、図6,
7,8は制御タイミングを示すタイミングチャートであ
る。図示の画像表示用メモリの制御回路は前記第1の実
施例の制御回路において、VRAMと第1レジスタとド
ライバとをそれぞれ2つずつ備え、マルチプレクサを3
つ備えた構成である。
の制御回路の第2の実施例を示すブロック図、図6,
7,8は制御タイミングを示すタイミングチャートであ
る。図示の画像表示用メモリの制御回路は前記第1の実
施例の制御回路において、VRAMと第1レジスタとド
ライバとをそれぞれ2つずつ備え、マルチプレクサを3
つ備えた構成である。
【0039】本実施例の画像表示用メモリの制御回路
は、通常のリードサイクル期間中は図6のタイミングチ
ャートに示すように、CRTC41からのリードアドレス
信号Sai ,…が第1のマルチプレクサ43および第2の
マルチプレクサ44に出力され、タイミング制御回路48よ
り出力される第1のタイミング信号S1 の信号値に応じ
て各VRAM51,52 のアドレスバスを通して各VRAM
51,52 に交互にアクセスされる。すなわち図6におい
て、第1マルチプレクサ43より、リードアドレス信号
…,Sa4 ,Sa6 ,…が第1VRAM51に出力され、
第2マルチプレクサ44より、リードアドレス信号…,S
a5 ,Sa7 ,…が第2VRAM52に出力される。
は、通常のリードサイクル期間中は図6のタイミングチ
ャートに示すように、CRTC41からのリードアドレス
信号Sai ,…が第1のマルチプレクサ43および第2の
マルチプレクサ44に出力され、タイミング制御回路48よ
り出力される第1のタイミング信号S1 の信号値に応じ
て各VRAM51,52 のアドレスバスを通して各VRAM
51,52 に交互にアクセスされる。すなわち図6におい
て、第1マルチプレクサ43より、リードアドレス信号
…,Sa4 ,Sa6 ,…が第1VRAM51に出力され、
第2マルチプレクサ44より、リードアドレス信号…,S
a5 ,Sa7 ,…が第2VRAM52に出力される。
【0040】各VRAM51,52 はアクセスされたリード
アドレス信号Sai ,…が示すアドレスai ,…に格納
された画像データSdi ,…を各VRAM51,52 のデー
タバスを通して第1および第2のレジスタ53,54 にそれ
ぞれ一時的に保持せしめる。第1および第2のレジスタ
53,54 は、それぞれ順次1つずつ画像データ(ビデオデ
ータ)を第3マルチプレクサ45に出力する。すなわち第
3マルチプレクサ45には、d2 とd3 ,d4 とd5 ,
…,d2iとd2i+1,…とが同時に入力される。
アドレス信号Sai ,…が示すアドレスai ,…に格納
された画像データSdi ,…を各VRAM51,52 のデー
タバスを通して第1および第2のレジスタ53,54 にそれ
ぞれ一時的に保持せしめる。第1および第2のレジスタ
53,54 は、それぞれ順次1つずつ画像データ(ビデオデ
ータ)を第3マルチプレクサ45に出力する。すなわち第
3マルチプレクサ45には、d2 とd3 ,d4 とd5 ,
…,d2iとd2i+1,…とが同時に入力される。
【0041】第3マルチプレクサ45はこれら同時に入力
される2つの画像データd2iとd2i+1とを1ワードの画
像データずつ順次、VDAC16に出力する。この2ワー
ドの画像データより1ワードずつ順次、出力する作用
は、CRTC41より出力されるリードアドレス信号の最
下位ビットの値に応じた、出力の切り替えによって行わ
れる。VDAC16に入力された画像データ…,di ,…
はCRT30により、その所定の表示位置…,ai ,…に
出力される。
される2つの画像データd2iとd2i+1とを1ワードの画
像データずつ順次、VDAC16に出力する。この2ワー
ドの画像データより1ワードずつ順次、出力する作用
は、CRTC41より出力されるリードアドレス信号の最
下位ビットの値に応じた、出力の切り替えによって行わ
れる。VDAC16に入力された画像データ…,di ,…
はCRT30により、その所定の表示位置…,ai ,…に
出力される。
【0042】またリードサイクル中に第1のVRAM51
の所望のアドレスbi に新たな画像データSd′i を記
録する場合は、ライトアドレス信号Sbi が第3レジス
タ55に入力され、そのライトアドレス信号Sbi は第1
のマルチプレクサ43および第2のマルチプレクサ44に出
力され、タイミング制御回路48より出力される第1のタ
イミング信号S1 の信号により第1のVRAM51にアク
セスされる。すなわち図7において、第1マルチプレク
サ43より、リードアドレス信号Sa6 の代わりにライト
アドレス信号Sb8 が第1VRAM51に出力され、第1
VRAM51はライトサイクルに切り替えられる。このと
きリードアドレス信号Sa6 は読み捨てられる。これに
より、第1マルチプレクサ43より出力されるアドレス信
号は、…,Sa4 ,Sb8 ,Sa8 ,Sa10,…とな
る。また第2マルチプレクサ44より出力されるアドレス
信号は、…,Sa5 ,Sa7 ,Sa9 ,Sa11,…とな
る。
の所望のアドレスbi に新たな画像データSd′i を記
録する場合は、ライトアドレス信号Sbi が第3レジス
タ55に入力され、そのライトアドレス信号Sbi は第1
のマルチプレクサ43および第2のマルチプレクサ44に出
力され、タイミング制御回路48より出力される第1のタ
イミング信号S1 の信号により第1のVRAM51にアク
セスされる。すなわち図7において、第1マルチプレク
サ43より、リードアドレス信号Sa6 の代わりにライト
アドレス信号Sb8 が第1VRAM51に出力され、第1
VRAM51はライトサイクルに切り替えられる。このと
きリードアドレス信号Sa6 は読み捨てられる。これに
より、第1マルチプレクサ43より出力されるアドレス信
号は、…,Sa4 ,Sb8 ,Sa8 ,Sa10,…とな
る。また第2マルチプレクサ44より出力されるアドレス
信号は、…,Sa5 ,Sa7 ,Sa9 ,Sa11,…とな
る。
【0043】一方、CPU42より出力されたライトデー
タSd′8 は、第4レジスタ56を介して第1,第2ドラ
イバ46,47 の両者に入力され、タイミング制御回路48の
第1のタイミング信号S1 に同期した第2のタイミング
信号S2 が第1ドライバ46に出力されることにより、ラ
イトデータSd′8 がライトサイクル中の第1VRAM
51のデータバスに出力される。これにより第1VRAM
51のデータバス上のデータは、…,Sd4 ,Sd′8 ,
Sd8 ,Sd10,…となり、本来再生されるべきデータ
Sd6 は失われる。また、第2VRAM52のデータバス
上のデータは、…,Sd5 ,Sd7 ,Sd9 ,Sd11,
…となる。
タSd′8 は、第4レジスタ56を介して第1,第2ドラ
イバ46,47 の両者に入力され、タイミング制御回路48の
第1のタイミング信号S1 に同期した第2のタイミング
信号S2 が第1ドライバ46に出力されることにより、ラ
イトデータSd′8 がライトサイクル中の第1VRAM
51のデータバスに出力される。これにより第1VRAM
51のデータバス上のデータは、…,Sd4 ,Sd′8 ,
Sd8 ,Sd10,…となり、本来再生されるべきデータ
Sd6 は失われる。また、第2VRAM52のデータバス
上のデータは、…,Sd5 ,Sd7 ,Sd9 ,Sd11,
…となる。
【0044】このように各VRAM51,52 のデータバス
にのった画像データ…,Sd4 ,Sd′8 ,Sd8 ,S
d10,…および…,Sd5 ,Sd7 ,Sd9 ,Sd11,
…は、第1および第2のレジスタ53,54 にそれぞれ一時
的に保持せしめられる。
にのった画像データ…,Sd4 ,Sd′8 ,Sd8 ,S
d10,…および…,Sd5 ,Sd7 ,Sd9 ,Sd11,
…は、第1および第2のレジスタ53,54 にそれぞれ一時
的に保持せしめられる。
【0045】第1および第2のレジスタ53,54 は、それ
ぞれ順次1つずつ画像データ(ビデオデータ)を第3マ
ルチプレクサ45に出力する。すなわち第3マルチプレク
サ45には、…,d4 とd5 ,d′8 とd7 ,…,d2iと
d2i+1,…とが順次に入力される。
ぞれ順次1つずつ画像データ(ビデオデータ)を第3マ
ルチプレクサ45に出力する。すなわち第3マルチプレク
サ45には、…,d4 とd5 ,d′8 とd7 ,…,d2iと
d2i+1,…とが順次に入力される。
【0046】第3マルチプレクサ45はこれら同時に入力
される2つの画像データd2iとd2i+1とを1ワードの画
像データずつ順次、VDAC16に出力する。この2ワー
ドの画像データより1ワードずつ順次、出力する作用
は、上述のとうりであるが、ここでd′8 が第1レジス
タ53より出力される際に、タイミング制御回路48より第
3のタイミング信号S3 が第1レジスタ53および第2レ
ジスタ54に出力され、第1レジスタ53から画像データ
d′8 は出力されず、第2レジスタ54より画像データd
7 が2回連続して出力される。これにより第3マルチプ
レクサ45には、…,d4 とd5 ,d7 とd7 ,…,d2i
とd2i+1,…とが順次に入力され、以下、リードサイク
ル期間中の場合と同様の作用により、VDAC16を介し
て画CRT30の所定の位置に、画像データ…,d4 ,d
5 ,d7 ,d7 ,…,d2i,d2i+1,…が順次出力され
る。
される2つの画像データd2iとd2i+1とを1ワードの画
像データずつ順次、VDAC16に出力する。この2ワー
ドの画像データより1ワードずつ順次、出力する作用
は、上述のとうりであるが、ここでd′8 が第1レジス
タ53より出力される際に、タイミング制御回路48より第
3のタイミング信号S3 が第1レジスタ53および第2レ
ジスタ54に出力され、第1レジスタ53から画像データ
d′8 は出力されず、第2レジスタ54より画像データd
7 が2回連続して出力される。これにより第3マルチプ
レクサ45には、…,d4 とd5 ,d7 とd7 ,…,d2i
とd2i+1,…とが順次に入力され、以下、リードサイク
ル期間中の場合と同様の作用により、VDAC16を介し
て画CRT30の所定の位置に、画像データ…,d4 ,d
5 ,d7 ,d7 ,…,d2i,d2i+1,…が順次出力され
る。
【0047】CRT30に表示される、隣接する2つの画
像(画素)d5 ,d6 の階調は極端な差異がないため、
人間の目視では、正規に出力された画素d6 と、階調の
類似した一つ後の画素を疑似的に出力した画像d7 との
識別は不可能であるから、表示された画像は不自然に色
調が変化したものと認識することもなく、画像表示用メ
モリに記録された画像データを画像表示装置にちらつき
を生じることなく表示しつつ、高速にこのメモリに記録
された画像データを書き替えることができる。図8は、
リードサイクル中に第2のVRAM52の所望のアドレス
b7 に新たな画像データSd′7 を記録する場合のタイ
ミングチャートを示す図である。作用は、前述の図7に
示す第1VRAM51に対するライトサイクルの割り込み
作用と同様であるため省略する。
像(画素)d5 ,d6 の階調は極端な差異がないため、
人間の目視では、正規に出力された画素d6 と、階調の
類似した一つ後の画素を疑似的に出力した画像d7 との
識別は不可能であるから、表示された画像は不自然に色
調が変化したものと認識することもなく、画像表示用メ
モリに記録された画像データを画像表示装置にちらつき
を生じることなく表示しつつ、高速にこのメモリに記録
された画像データを書き替えることができる。図8は、
リードサイクル中に第2のVRAM52の所望のアドレス
b7 に新たな画像データSd′7 を記録する場合のタイ
ミングチャートを示す図である。作用は、前述の図7に
示す第1VRAM51に対するライトサイクルの割り込み
作用と同様であるため省略する。
【0048】上述のように本実施例の画像表示用メモリ
の制御回路は、2つのVRAMを並列的に使用すること
により、ビデオデータの出力サイクルの2倍の速度で、
リードサイクル中の画像表示用メモリに記録された画像
データを書き替えることができる。 このように本発明
の画像表示用メモリの制御回路によれば、疑似的にサイ
クルスチールを行い、画像表示用メモリに記録された画
像データを画像表示装置にちらつきを生じることなく表
示しつつ、高速にこのメモリに記録された画像データの
書き替えが可能である。
の制御回路は、2つのVRAMを並列的に使用すること
により、ビデオデータの出力サイクルの2倍の速度で、
リードサイクル中の画像表示用メモリに記録された画像
データを書き替えることができる。 このように本発明
の画像表示用メモリの制御回路によれば、疑似的にサイ
クルスチールを行い、画像表示用メモリに記録された画
像データを画像表示装置にちらつきを生じることなく表
示しつつ、高速にこのメモリに記録された画像データの
書き替えが可能である。
【図1】本発明にかかる画像表示用メモリの制御回路の
第1の実施例を示すブロック図
第1の実施例を示すブロック図
【図2】第1の実施例の制御タイミングを示すタイミン
グチャート
グチャート
【図3】リードサイクルにおけるCRTの画像表示状態
を示す概念図
を示す概念図
【図4】リードサイクル中にライトサイクルが割り込ん
だ場合におけるCRTの画像表示状態を示す概念図
だ場合におけるCRTの画像表示状態を示す概念図
【図5】本発明にかかる画像表示用メモリの制御回路の
第2の実施例を示すブロック図
第2の実施例を示すブロック図
【図6】リードサイクル中の制御タイミングを示すタイ
ミングチャート
ミングチャート
【図7】ライトサイクル中の制御タイミングを示すタイ
ミングチャート
ミングチャート
【図8】ライトサイクル中の制御タイミングを示すタイ
ミングチャート
ミングチャート
11,41 CRTコントローラ 12,42 CPU 13,43,44,45 マルチプレクサ 14,46,47 ドライバ 15,48 タイミング制御回路 16 ビデオD/Aコンバータ 20,51,52 ビデオRAM 21,22,23,53,54,55,56 レジスタ 30 CRT
Claims (1)
- 【請求項1】 画像表示装置の画像表示位置毎に対応し
て付番されたアドレスに、該画像表示装置に表示される
画像に対応する画像データが格納された画像表示用メモ
リに対する、CRTコントローラによって前記アドレス
を指定することにより、該メモリの該指定されたアドレ
スに格納された前記画像データを画像表示装置に出力す
る読出し動作と、CPUにより前記アドレスを指定する
ことにより、該メモリの該指定されたアドレスに新たな
画像データを格納する書込み動作とを制御する画像表示
用メモリの制御回路において、 前記CRTコントローラより出力されたアドレスを示す
リードアドレス信号と、前記CPUより出力されたアド
レスを示すライトアドレス信号とのうち、所定のタイミ
ング信号に応じていずれか一方の信号を入力して該入力
された信号を前記メモリへ出力するマルチプレクサと、 前記ライトアドレス信号が示すアドレスに格納しようと
する、前記CPUより出力された新たな画像データを入
力し、所定のタイミング信号によって該新たな画像デー
タを前記メモリへ出力するドライバと、 前記メモリに入力された前記リードアドレス信号によ
り、該リードアドレス信号が示すアドレスに格納された
画像データを、前記画像表示装置に入力する以前に入力
し、所定のタイミング信号に応じて、該入力された画像
データのうち所定のアドレスに対応する画像データとし
て該所定のアドレスの1つ手前のアドレスに対応する画
像データを出力するレジスタと、 前記マルチプレクサと前記ドライバと前記レジスタとに
それぞれ所定のタイミング信号を出力するタイミング制
御回路とを備え、 前記読出し動作中に該メモリに新たなデータの格納をす
る際、 前記タイミング制御装置より所定のタイミング信号を前
記マルチプレクサに出力することにより、前記マルチプ
レクサより前記メモリへ前記ライトアドレス信号を出力
して該メモリの所定のアドレスを指定し、前記タイミン
グ制御装置より所定のタイミング信号を前記ドライバに
出力することにより、該ドライバより該メモリへ該画像
データを出力して該メモリの前記指定されたアドレスに
該画像データを格納し、 一方、前記レジスタは前記タイミング制御装置より出力
される所定のタイミング信号により、該ライトアドレス
信号が前記マルチプレクサに入力された際該マルチプレ
クサに入力しようとしていたリードアドレス信号が示す
アドレスに格納された画像データの代わりに、該レジス
タに入力された、該レジスタより該リードアドレス信号
が示すアドレスの1つ前のアドレスに格納された画像デ
ータを前記画像表示装置に出力することを特徴とする画
像表示用メモリの制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5182493A JPH0736424A (ja) | 1993-07-23 | 1993-07-23 | 画像表示用メモリの制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5182493A JPH0736424A (ja) | 1993-07-23 | 1993-07-23 | 画像表示用メモリの制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0736424A true JPH0736424A (ja) | 1995-02-07 |
Family
ID=16119256
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5182493A Withdrawn JPH0736424A (ja) | 1993-07-23 | 1993-07-23 | 画像表示用メモリの制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0736424A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100319640B1 (ko) * | 1999-12-28 | 2002-01-05 | 박종섭 | 디스플레이 장치의 데이터 처리 방법 |
JP2006091242A (ja) * | 2004-09-22 | 2006-04-06 | Mitsubishi Electric Corp | 透過型表示装置 |
-
1993
- 1993-07-23 JP JP5182493A patent/JPH0736424A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100319640B1 (ko) * | 1999-12-28 | 2002-01-05 | 박종섭 | 디스플레이 장치의 데이터 처리 방법 |
JP2006091242A (ja) * | 2004-09-22 | 2006-04-06 | Mitsubishi Electric Corp | 透過型表示装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH08202318A (ja) | 記憶性を有する表示装置の表示制御方法及びその表示システム | |
JPH0528838B2 (ja) | ||
JPH07104722A (ja) | 画像表示システム | |
JP2004274219A (ja) | 映像信号のフレームレート変換装置 | |
JPH05297827A (ja) | 液晶表示装置 | |
US6236392B1 (en) | Display control circuit | |
JPH0736424A (ja) | 画像表示用メモリの制御回路 | |
JP2000122030A (ja) | マトリクス型液晶表示パネル駆動方法およびこの方法を実施する装置 | |
JPS59140487A (ja) | 反転表示制御装置 | |
US4857909A (en) | Image display apparatus | |
JPH06110411A (ja) | 単純マトリクス駆動型液晶表示装置 | |
JP3694622B2 (ja) | 画像表示データの生成方法 | |
JPS61190624A (ja) | グラフイツク表示画面のハ−ドコピ−方式 | |
JPS604988A (ja) | 画像表示装置 | |
JP3265791B2 (ja) | Ohp用表示装置 | |
JPS62113193A (ja) | 記憶回路 | |
JP3019543B2 (ja) | 画像表示システム | |
JPH0562345B2 (ja) | ||
JPH06161409A (ja) | ルックアップテーブルメモリ書換え方法およびルックアップテーブルメモリを持つディスプレイ装置 | |
JPH05197359A (ja) | 表示用ルックアップテーブル回路 | |
JP2897223B2 (ja) | デイスプレイコントローラ | |
JPH1091133A (ja) | Crt表示/lcd表示変換回路 | |
JPH06118918A (ja) | 表示信号出力回路 | |
JPS58102982A (ja) | 画像表示装置 | |
JPH09244595A (ja) | 表示制御方法および装置ならびに表示システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |