JP2006091242A - 透過型表示装置 - Google Patents

Abstract

【課題】間欠点灯方式のバックライトを採用する場合であっても、動画のチラツキを感じさせない透過型表示装置を実現する。
【解決手段】一般的なテレビジョン画像に採用されている６０Hzのフレームレートの動画の画像信号Ｓ２を、より高いフレームレート（例えば７０Hz）に対応したドットクロック信号DCLK(o)に基づいて読み出すことにより、入力時のフレームレートよりも高いフレームレート（例えば７０Hz）の画像信号Ｓ３として液晶パネル４に送出し、タイミングコントローラ７に、高いフレームレートに同期してバックライト１および液晶パネル４の各動作タイミングを制御させる。
【選択図】図１

Description

この発明は、バックライトからの光の透過率を制御することによって画像表示を行う透過型表示装置に関し、特に液晶表示装置に関する。

従来の液晶表示装置においては、バックライトが常時、連続して点灯していた。このようなバックライトの点灯方式は、ホールド型と称される。

さて、ホールド型の点灯方式では、次フレームへと画像内容が更新されたことに基づき液晶が応答している最中にも、画像は表示されたままである。そのため、動画を表示する際に前フレームの残像が表示されやすく、動画の輪郭がぼやけるとういう問題があった。

そこで、動画の輪郭を鮮明にするために、例えば下記特許文献１の実施の形態３（図５）に記載されているように、バックライトを常時ではなく間欠的に、しかも、次フレームの画像内容に更新されたゲートライン部分近傍を順次、点灯してゆく間欠点灯方式が考案された。加えて、同文献の実施の形態１に記載されているように、現フレーム画像の表示後、次フレーム画像の描画前に一旦、黒画面を挿入する処理も考案された。

なお、本願に関する文献として特許文献１以外に下記非特許文献１もある。

特開２００２−１７５０５７号公報 福田忠彦「運動知覚における中心視と周辺視の機能差」テレビジョン学会誌３３（６）号４７９頁−４８８頁（１９７９年）

上記特許文献１に記載の間欠点灯方式を、４０インチ大画面の液晶表示装置に適用してみたところ、動作条件によっては画質が悪化することがわかった。

すなわち、一般的なテレビジョン画像に採用されている６０Hzのフレームレートの動画を４００cd/m²の輝度で表示する場合、間欠点灯方式では、従来のホールド型点灯方式の場合に比べて動画の輪郭は鮮明にはなるものの、ホールド型点灯方式の場合に比べて画像周辺部におけるチラツキ（フリッカ）を感じるようになり、画質が悪化することが判明した。

この発明は上記の事情に鑑みてなされたもので、間欠点灯方式のバックライトを採用する場合であっても、動画のチラツキを感じさせない透過型表示装置を提供する。

本発明は、間欠点灯方式のバックライトと、前記バックライトからの光の透過率を制御することによって画像表示を行う表示パネルと、前記バックライトの動作タイミングと前記表示パネルの動作タイミングとを司どるタイミングコントローラと、フレームレート変換部とを備え、前記フレームレート変換部は、フレームメモリ、書き込み制御回路、および、読み出し制御回路を含み、前記フレームレート変換部には、第１フレームレートの画像信号が与えられ、前記書き込み制御回路は、前記画像信号を前記フレームメモリに記録し、前記読み出し制御回路は、前記フレームメモリに記録された前記画像信号を、前記第１フレームレートよりも高い第２フレームレートに対応したクロック信号に基づいて読み出すことにより、前記第２フレームレートの画像信号として前記表示パネルに送出し、前記タイミングコントローラは、前記第２フレームレートに同期して前記バックライトおよび前記表示パネルの各動作タイミングを制御する透過型表示装置である。

本発明によれば、読み出し制御回路は、フレームメモリに記録された画像信号を、第１フレームレートよりも高い第２フレームレートに対応したクロック信号に基づいて読み出すことにより、第２フレームレートの画像信号として表示パネルに送出し、タイミングコントローラは、第２フレームレートに同期してバックライトおよび表示パネルの各動作タイミングを制御する。よって、入力された画像信号よりも高いフレームレートで表示パネルに画像を表示することができる。一般的なテレビジョン画像に採用されている６０Hzのフレームレートの動画を７０Hz程度に高めると、チラツキ（フリッカ）を感じにくくなるため、間欠点灯方式のバックライトを採用する場合であっても、動画のチラツキを感じさせない透過型表示装置を実現できる。

＜実施の形態１＞
本実施の形態は、画像信号のフレームレートを高めて画像表示を行うことにより、間欠点灯方式のバックライトを採用する場合であっても、動画のチラツキを感じさせないようにした透過型表示装置である。

図１は、本発明に係る透過型表示装置の構成の一例を示す図である。具体的には、図１は液晶表示装置である。

図１に示すように、この液晶表示装置は、間欠点灯方式のバックライト１（冷陰極管ランプ等の光源２を含む）、光源２の点灯制御装置３、バックライト１からの光の透過率を制御することによって画像表示を行う表示パネルたる液晶パネル４、液晶パネル４の各ソースラインＳＬを駆動するソースドライバ５、液晶パネル４の各ゲートラインＧＬを駆動するゲートドライバ６、バックライト１の動作タイミングと液晶パネル４の動作タイミングとを司どるタイミングコントローラ７、フレームレート変換部８（その内部にフレームメモリ９を含む）、テレビジョン信号の受信機等の画像データ発生器１０、および、解像度変換やガンマ補正を行う画質調整器１１を含んでいる。

次に、この液晶表示装置の動作について説明する。

画像データ発生器１０では、一般的なテレビジョン画像に採用されている６０Hzのフレームレートの動画が、画像信号Ｓ１として生成される。画像信号Ｓ１は、画質調整器１１に入力されて解像度変換やガンマ補正を受ける。画質調整器１１から出力された画像信号Ｓ２は、フレームレート変換部８に入力される。

フレームレート変換部８は、６０Hzのフレームレートの画像信号Ｓ２を、それよりも高いフレームレート（例えば７０Hz）の画像信号Ｓ３に変換して、ソースドライバ５に送る。ソースドライバ５は、一ゲートライン分ずつ画像データを受け取り、各ソースラインＳＬに信号を送る。

図２は、本実施の形態におけるフレームレート変換部８の詳細構成８ａを示す図である。このフレームレート変換部８ａは、フレームメモリ９、判定回路１０１、書き込み制御回路１０２、および、読み出し制御回路１０３を含む。

書き込み制御回路１０２は、画像信号Ｓ２を受ける。画像信号Ｓ２には、垂直同期信号VD(i)、水平同期信号HD(i)、データイネーブル信号DENA(i)、ドットクロック信号DCLK(i)、赤色画像信号R(i)、緑色画像信号G(i)および青色画像信号B(i)が含まれる。

書き込み制御回路１０２内には、フレームレート６０Hzの画像信号Ｓ２のドットクロック信号DCLK(i)に対応したクロック信号を発生するＰＬＬ（Phase Locked Loop）回路（図示せず）が設けられており、書き込み制御回路１０２はそのクロック信号で動作する。

書き込み制御回路１０２は、垂直同期信号VD(i)、水平同期信号HD(i)、データイネーブル信号DENA(i)、ドットクロック信号DCLK(i)の各信号（いずれも６０Hzのフレームレートに対応している）に基づいたタイミングで、赤色画像信号R(i)、緑色画像信号G(i)および青色画像信号B(i)を一ゲートラインずつ、赤色画像信号R(w)、緑色画像信号G(w)および青色画像信号B(w)を含む書き込み信号RGBwとしてフレームメモリ９に書き込む。

なお、フレームメモリ９内の書き込み先は、書き込み制御回路１０２から出力される書き込み先アドレスの情報addr(i)により指定される。ここでいうアドレスとは、一ゲートライン分の画像データを一まとまりとして一つ与えられるフレームメモリ９内の番地情報であり、例えば水平走査線（＝ゲートライン）が７６９本の場合には、７６９個のアドレスがフレームメモリ９内に存する。また、書き込み先アドレスの情報addr(i)は、書き込み制御回路１０２から判定回路１０１に対しても送信される。

読み出し制御回路１０３は、フレームメモリ９に記録された画像信号を、赤色画像信号R(r)、緑色画像信号G(r)および青色画像信号B(r)を含む読み出し信号RGBrとして読み出す。そして、読み出し信号RGBrを、入力時のフレームレート６０Hzよりも高い出力フレームレート（例えば７０Hz）の画像信号Ｓ３（赤色画像信号R(o)、緑色画像信号G(o)および青色画像信号B(o)を含む）として、液晶パネル４のソースドライバ５に、一ゲートライン分ずつ液晶パネル４の上方から下方に移行するように順次、送出する。

なお、フレームメモリ９内の読み出し元は、読み出し制御回路１０３から出力される読み出し元アドレスの情報addr(o)により指定される。また、読み出し元アドレスの情報addr(o)は、読み出し制御回路１０３から判定回路１０１に対しても送信される。

読み出し制御回路１０３内には、画像信号Ｓ２のフレームレート（６０Hz）よりも高い出力フレームレート（例えば７０Hz）に対応したドットクロック信号DCLK(o)を発生するクロック回路（図示せず）が設けられている。読み出し制御回路１０３は、そのドットクロック信号DCLK(o)に基づいて動作する。なお、書き込み制御回路１０２と読み出し制御回路１０３とは、同期して動作しても、あるいは、非同期で動作してもよい。

また、読み出し制御回路１０３は、画像信号Ｓ３のフレームレートに対応した、垂直同期信号VD(o)、水平同期信号HD(o)、データイネーブル信号DENA(o)をも生成し、これらにドットクロック信号DCLK(o)も加えて、タイミング信号Ｓ４としてタイミングコントローラ７へと送出する。

タイミングコントローラ７は、画像信号Ｓ３のフレームレート（すなわち、高められた例えば７０Hzのレート）に同期して、バックライト１および液晶パネル４の各動作タイミングを制御する。具体的には、タイミングコントローラ７は、点灯制御装置３に対して、タイミング信号Ｓ４に基づいたバックライトタイミング信号Ｓ７を送出し、ソースドライバ５に対して、タイミング信号Ｓ４に基づいたソースドライブタイミング信号Ｓ６を送出し、ゲートドライバ６に対して、タイミング信号Ｓ４に基づいたゲートドライブタイミング信号Ｓ５を送出する。

ソースドライバ５は、読み出し制御回路１０３から与えられた一ゲートライン分ずつの画像情報に基づいて、ソースドライブタイミング信号Ｓ６に同期しつつ、複数のソースラインＳＬのうち活性化すべきラインに駆動信号を順次送る。ゲートドライバ６も、タイミングコントローラ７から送られてくるゲートドライブタイミング信号Ｓ５に同期しつつ、順次、複数のゲートラインＧＬのうち上から順に活性化すべきラインを選択する。

これにより、ソースドライバ５により活性化されたソースラインと、ゲートドライバ６により活性化されたゲートラインとの交点に位置する画素の液晶が応答して、画像を形成する。

このとき、点灯制御装置３は、タイミングコントローラ７から送出されたバックライトタイミング信号Ｓ７に基づいて、光源２のうち点灯すべき箇所を点灯させる。図１の場合、光源２は四本の冷陰極管ランプ２ａ〜２ｄを有している。なお、冷陰極管ランプ２ａ〜２ｄは、ゲートラインＧＬと平行に配置されている。

各冷陰極管ランプ２ａ〜２ｄの点灯・消灯は、点灯制御装置３からの信号Ｓ８ａ〜Ｓ８ｄによりそれぞれ制御される。すなわち、ゲートドライバ６によりゲートラインＧＬが画面上方から順に活性化されてゆくのにしたがって、活性化された近傍の冷陰極管ランプ２ａ〜２ｄがゲートラインの活性化に同期して順次、点灯・消灯されてゆくのである。例えば図１では、冷陰極管ランプ２ｃのみが点灯している様子が記されているが、これは冷陰極管ランプ２ｂの消灯後に冷陰極管ランプ２ｃが点灯したためである。

ただし、ゲートラインの活性化と、冷陰極管ランプ２ａ〜２ｄの点灯・消灯とは、互いにずれた位相関係となっている。これは、ゲートライン活性化直後の液晶の応答反応が不十分であるため、ゲートライン活性化からしばらく遅れて冷陰極管ランプ２ａ〜２ｄの点灯を行うのが望ましいからである。

これにより、６０Hzのフレームレートのテレビジョン画像信号を、例えば７０Hzとの高いフレームレートで液晶パネル４に書き込み、これと同期してバックライト１を間欠点灯させることができる。

さて、判定回路１０１は、書き込み先アドレスaddr(i)と読み出し元アドレスaddr(o)とが同じ場合に、書き込みと読み出しの衝突が生じたと判定し、読み出し制御回路１０３に、衝突が生じた読み出し元アドレス近傍のアドレスに記録された画像信号を読み出させる回路である。

書き込みと読み出しの衝突が生じると、書き込みが優先されるため読み出しができなくなり、データがないために白点や黒点が表示されて、不自然な画像表示がなされてしまう。判定回路１０１は、この事態を避けるために設けられているのである。

判定回路１０１では、書き込み制御回路１０２がアクセスしているフレームメモリ９内のアドレスの値と、読み出し制御回路１０３がアクセスしているフレームメモリ９内のアドレスの値とが比較される。

両アドレスの値が異なる場合、判定回路１０１は、現在アクセスしているフレームメモリ９内のアドレスに読み出し制御回路１０３が引き続きアクセスすることを許可する。一方、両アドレスの値が同じである場合には、判定回路１０１は、現在アクセスしているフレームメモリ９内のアドレスではなく、衝突が生じた読み出し元アドレス近傍のアドレス、例えば一ゲートライン分先（画面上方）のアドレス、にアクセスするよう読み出し制御回路１０３に指示する。

このことをより具体的に示すのが、図３のタイミングチャートである。図３においては、縦軸をデータのフレームメモリ９内のゲートライン位置（アドレス）とし、横軸を時間としている。また、説明を簡略化するために、図３においては１フレーム内のゲートライン数を実際の数（数百本ないし千本程度）よりも大幅に減じて１２本としている。

図３においては、書き込み制御回路１０２が書き込みを行うゲートライン位置を符号Ｗ１〜Ｗ１２で示し、読み出し制御回路１０３が読み出しを行うゲートライン位置を符号Ｒ１〜Ｒ１２で示している。なお、ここでは、書き込みは、画面内最下段の１２番目のアドレス（Ｗ１２）から行われるのに対し、読み出しは、画面内最上段の１番目のアドレス（Ｒ１）から行われるものとする。

図３に示すように、アドレスＷ１２のゲートラインのフレームメモリ９への書き込みが行われた後は、アドレスＷ１１のゲートラインのフレームメモリ９への書き込みが行われ、その後、アドレスＷ１のゲートラインまで順次、書き込みが行われる。

アドレスＷ１２〜Ｗ１の各ゲートラインの書き込みが完了すれば、１フレームの画像情報がフレームメモリ９に書き込まれたこととなるので、書き込み制御回路１０２は、次フレームのアドレスＷ１２のゲートラインの情報をフレームメモリ９に書き込み、再度、アドレスＷ１１〜Ｗ１の各ゲートラインの書き込みを繰り返す。このようにして順次、フレームの内容がフレームメモリ９に書き込まれる。なお、アドレスＷ１２〜Ｗ１のゲートライン書き込み時間の総計が、１フレームのデータ書き込みに要する入力フレーム期間Ｄｉである。

一方、アドレスＲ１のゲートラインのフレームメモリ９からの読み出しが行われた後は、アドレスＲ２のゲートラインのフレームメモリ９からの読み出しが行われ、その後、アドレスＲ１２のゲートラインまで順次、読み出しが行われる。この場合は、アドレスＲ1〜Ｒ１２のゲートライン読み出し時間の総計が、１フレームのデータ読み出しに要する出力フレーム期間Ｄｏである。

図３に示すように、入力フレーム期間Ｄｉの期間内に書き込まれるゲートライン数が１２本であるのに対して、同じ入力フレーム期間Ｄｉの期間内に読み出されるゲートライン数は１４本となっている。これは、６０Hzの入力フレームレートに対して、出力フレームレートが７０Hzとなっていることを間接的に示している。

ここで、アドレスＲ７のデータ読み出しについて注目する。アドレスＲ７のデータを読み出す際には、すでにアドレスＷ７のゲートライン書き込みが行われている。すなわち、この場合は、書き込み先アドレスaddr(i)と読み出し元アドレスaddr(o)とが同じであり、判定回路１０１により書き込みと読み出しの衝突ＢＴが生じたと判定される。

この場合、判定回路１０１は、現在アクセスしているアドレスＲ７ではなく、一ゲートライン分先のアドレスＲ８にアクセスするよう、読み出し制御回路１０３に指示する。すなわち、図３に示すように、アドレスＲ７のデータは読み出されず、アドレスＲ８のデータが二回連続して読み出されることとなる。画像データ発生器１０からのデータの解像度が十分に大きい場合には、現在のアドレスの画像データの内容と、一ゲートライン分手前のアドレスの画像データの内容とは大きく異なることは少ないと言えるため、出力画像への影響は少ないと考えられる。また、アドレスＲ８のデータはすでに書き込みの完了したものであり、読み出し中に再度、書き込みとの衝突ＢＴが生じることはない。

これにより、フレームメモリ９内で同一アドレスの画像信号に対して書き込みと読み出しとが同時に行われた場合であっても、書き込み側、読み出し側の双方からのアクセスによる衝突が回避され、本来の読み出し元アドレスの画像信号と近い画像信号を表示することが可能になり、黒点や白点等の表示不良の発生を防ぐことが出来る。

本実施の形態に係る透過型表示装置によれば、読み出し制御回路１０３は、フレームメモリ９に記録された画像信号を、画像信号Ｓ３のフレームレート（例えば７０Hz）に対応したドットクロック信号DCLK(o)に基づいて読み出すことにより、入力時のフレームレート（例えば６０Hz）よりも高いフレームレート（例えば７０Hz）の画像信号Ｓ３として液晶パネル４に送出し、タイミングコントローラ７は、高いフレームレートに同期してバックライト１および液晶パネル４の各動作タイミングを制御する。よって、入力された画像信号よりも高いフレームレートで液晶パネル４に画像を表示することができる。

一般的なテレビジョン画像に採用されている６０Hzのフレームレートの動画を７０Hz程度に高めると、チラツキ（フリッカ）を感じにくくなるため、間欠点灯方式のバックライトを採用する場合であっても、動画のチラツキを感じさせない透過型表示装置を実現できる。

なお、図４は、人間の右目についてのフリッカが見えなくなる周波数（臨界融合周波数ＣＦＦ：Critical Fusion Frequency）と、網膜上の中心からの偏位角との関係を示した上記非特許文献１に記載のグラフである。図４によれば、例えば３０cd/m²の画面輝度の場合には、網膜中心付近のＣＦＦは４５Hzであるが、３００cd/m²の場合は５５Hzに高まる。さらに、網膜周辺部のＣＦＦは鼻側で高く、３００cd/m²の場合は６８Hz（図４の点Ｐ１）である。

したがって、網膜周辺部にも映像が映る大画面で３００cd/m²以上の画面輝度の画像につきフレームレート６０Hzの間欠点灯を行なうと、人間はチラツキを感じることになるが、フレームレート７０Hzでの間欠点灯であれば、人間はチラツキを感じずに、滑らかな動画と認識することとなる。

ここで、液晶パネル４へと読み出すフレームレートを例として７０Hzで説明したが、これに限るものではない。入力フレームレートたる６０Hzよりも高い数値であれば、大きな値となるほどチラツキは改善されると考えられる。ただし、フレームレートを大きくしすぎ、例えば２倍や３倍とすると、図３に示した衝突ＢＴの回数が増えて、アドレスＲ８のデータのように、同じ画像データの内容を複数回読み出す回数が大きくなる。よって、動画の滑らかな移動感が損なわれないようにするためには、出力フレームレートは、おおむね６６〜９０Hz程度の範囲が望ましい。

また、本実施の形態においては、書き込みと読み出しとの衝突に関し、ゲートライン単位でアドレスを指定するとした。このほかにも例えば、画素単位でアドレスを指定する構成を採用してもよい。すなわち、この場合のアドレスとは、一画素に一つ与えられるフレームメモリ９内の番地情報であり、例えば総画素数が１２８０×７６９個の場合には、同数の１２８０×７６９個のアドレスがフレームメモリ９内に存する。そして、書き込み画素と読み出し画素とが同じ場合には、隣接する一つ手前の画素のデータを再度表示するとの構成を採用してもよい。

＜実施の形態２＞
本実施の形態は、実施の形態１に係る透過型表示装置の変形例であって、実施の形態１におけるフレームレート変換部８の詳細構成を変更し、一フレーム内で連続した画像を出力可能としたものである。なお、本実施の形態も、図１と同じ構成の透過型表示装置である。

図５は、本実施の形態におけるフレームレート変換部８の詳細構成８ｂを示す図である。このフレームレート変換部８ｂは、フレームメモリ９、判定回路１１１、書き込み制御回路１１２、および、読み出し制御回路１１３を含む。なお、読み出し制御回路１１３内には、分配回路１１７、第１および第２ラインメモリ１１５，１１６、並びに、選択回路１１４が設けられている。

書き込み制御回路１１２は、図２の書き込み制御回路１０２の場合と同様、画像信号Ｓ２を受ける。書き込み制御回路１１２内には、フレームレート６０Hzの画像信号Ｓ２のドットクロック信号DCLK(i)に対応したクロック信号を発生するＰＬＬ回路（図示せず）が設けられており、書き込み制御回路１１２はそのクロック信号で動作する。

書き込み制御回路１１２は、垂直同期信号VD(i)、水平同期信号HD(i)、データイネーブル信号DENA(i)、ドットクロック信号DCLK(i)の各信号に基づいたタイミングで、赤色画像信号R(i)、緑色画像信号G(i)および青色画像信号B(i)を一ゲートラインずつ、書き込み信号RGBwとしてフレームメモリ９に書き込む。

なお、フレームメモリ９内の書き込み先は、書き込み制御回路１１２から出力される書き込み先アドレスの情報addr(i)により指定される。ここでいうアドレスとは、一ゲートライン分の画像データを一まとまりとして一つ与えられるフレームメモリ９内の番地情報であり、例えば水平走査線（＝ゲートライン）が７６９本の場合には、７６９個のアドレスがフレームメモリ９内に存する。また、書き込み先アドレスの情報addr(i)は、書き込み制御回路１１２から判定回路１１１に対しても送信される。

読み出し制御回路１１３は、フレームメモリ９に記録された画像信号を読み出し信号RGBrとして読み出す。そして、読み出し信号RGBrを、入力時のフレームレート６０Hzよりも高い出力フレームレート（例えば７０Hz）の画像信号Ｓ３として、液晶パネル４のソースドライバ５に、一ゲートライン分ずつ液晶パネル４の上方から下方に移行するように順次、送出する。

ただし、読み出し制御回路１１３では、図２の読み出し制御回路１０３の場合と異なり、出力するゲートラインの画像情報を、分配回路１１７、第１および第２ラインメモリ１１５，１１６、並びに、選択回路１１４によって制御する。このことにつき、後述する。

なお、フレームメモリ９内の読み出し元は、読み出し制御回路１１３から出力される読み出し元アドレスの情報addr(o)により指定される。また、読み出し元アドレスの情報addr(o)は、読み出し制御回路１１３から判定回路１１１に対しても送信される。

読み出し制御回路１１３内には、画像信号Ｓ２のフレームレート（６０Hz）よりも高い出力フレームレート（例えば７０Hz）に対応したドットクロック信号DCLK(o)を発生するクロック回路（図示せず）が設けられている。読み出し制御回路１１３は、そのドットクロック信号DCLK(o)に基づいて動作する。なお、書き込み制御回路１１２と読み出し制御回路１１３とは、同期して動作しても、あるいは、非同期で動作してもよい。

また、読み出し制御回路１１３は、画像信号Ｓ３のフレームレートに対応した、垂直同期信号VD(o)、水平同期信号HD(o)、データイネーブル信号DENA(o)をも生成し、これらにドットクロック信号DCLK(o)も加えて、タイミング信号Ｓ４としてタイミングコントローラ７へと送出する。

判定回路１１１は、書き込み先アドレスaddr(i)と読み出し元アドレスaddr(o)とが同じ場合に、書き込みと読み出しの衝突が生じたと判定し、衝突が生じた場合であっても読み出し制御回路１１３に、一フレーム内で連続した画像を出力させるための回路である。

書き込みと読み出しの衝突が生じると、書き込みが優先されて画像データの読み出しができなくなり、不自然な画像表示がなされてしまう。判定回路１１１は、この事態を避けるために設けられている。判定回路１１１では、書き込み制御回路１１２がアクセスしているフレームメモリ９内のアドレスの値と、読み出し制御回路１１３がアクセスしているフレームメモリ９内のアドレスの値とが比較される。

ここで、読み出し制御回路１１３から出力するゲートライン情報の制御につき説明する。実施の形態１の場合は、衝突が生じた読み出し元アドレス近傍のアドレス、例えば一ゲートライン分手前（画面上方）のアドレスに読み出し制御回路１０３がアクセスするよう、判定回路１０１は指示していた。

しかし、このような処理では、本来のデータではない画像を一ゲートライン分だけ表示することになるため、画質の劣化が生じる場合がある。具体的には、表示画面内に不連続なラインが発生して、違和感のある画像となる場合がある。

よって、本実施の形態においては、読み出し制御回路１１３に、画像信号の情報をフレームメモリ９から順次、一ゲートライン分ずつ読み出させ、分配回路１１７を介して第１および第２ラインメモリ１１５，１１６のいずれかに記憶させて順次、その記憶内容を更新する。そして、判定回路１１１によって、衝突が生じていない場合には、第１および第２ラインメモリ１１５，１１６にて更新されゆく画像信号の情報を順次、選択回路１１４を介して画像信号Ｓ３として読み出し制御回路１１３に出力させる。

また、衝突が生じた場合には、第１および第２ラインメモリ１１５，１１６内に蓄積された画像信号の情報を画像信号Ｓ３として読み出し制御回路１１３に出力させつつ、衝突が生じた読み出し元アドレスに記録された画像信号を再度、読み出させる。

このことをより具体的に示すのが、図６のタイミングチャートである。図６においても図３の場合と同様、縦軸をデータのフレームメモリ９内のゲートライン位置（アドレス）とし、横軸を時間としている。また、説明を簡略化するために、図６においても１フレーム内のゲートライン数を実際の数（数百本ないし千本程度）よりも大幅に減じて１２本としている。

図６においても、書き込み制御回路１１２が書き込み信号RGBwとして書き込みを行うゲートライン位置を符号Ｗ１〜Ｗ１２で示し、読み出し制御回路１１３が読み出し信号RGBrの読み出しを行うゲートライン位置を符号Ｒ１〜Ｒ１２で示している。ただし、図６では符号Ｒ１〜Ｒ１２に加えて、読み出し制御回路１１３が実際に画像信号Ｓ３の出力を行うゲートライン位置をも符号Ｔ１〜Ｔ１２で示している。なお、ここでも、書き込みは、画面内最下段の１２番目のアドレス（Ｗ１２）から行われるのに対し、読み出しは、画面内最上段の１番目のアドレス（Ｒ１）から行われるものとする。

図６に示すように、アドレスＷ１２のゲートラインのフレームメモリ９への書き込みが行われた後は、アドレスＷ１１のゲートラインのフレームメモリ９への書き込みが行われ、その後、アドレスＷ１のゲートラインまで順次、書き込みが行われる。

アドレスＷ１２〜Ｗ１の各ゲートラインの書き込みが完了すれば、１フレームの画像情報がフレームメモリ９に書き込まれたこととなるので、書き込み制御回路１１２は、次フレームのアドレスＷ１２のゲートラインの情報をフレームメモリ９に書き込み、再度、アドレスＷ１１〜Ｗ１の各ゲートラインの書き込みを繰り返す。このようにして順次、フレームの内容がフレームメモリ９に書き込まれる。

一方、アドレスＲ１のゲートラインのフレームメモリ９からの読み出しが行われた後は、アドレスＲ２のゲートラインのフレームメモリ９からの読み出しが行われ、その後、アドレスＲ１２のゲートラインまで順次、読み出しが行われる。

ただし、アドレスＲ１およびＲ２のゲートラインの情報を読み出した段階では、判定回路１１１は、まだ読み出し制御回路１１３に画像信号Ｓ３の出力を行わせない。

すなわち、判定回路１１１は、読み出し元アドレスaddr(o)がＲ１を示している場合には、まず読み出し制御回路１１３に、フレームメモリ９からアドレスＲ１の画像信号の情報を読み出し信号RGBrとして読み出させる。判定回路１１１は、信号Ｓｌａにより分配回路１１７に第１ラインメモリ１１５を出力先として選択するよう指示する。

これにより、分配回路１１７は、アドレスＲ１の画像信号の情報を信号RGBaとして第１ラインメモリ１１５に送る。第１ラインメモリ１１５は、アドレスＲ１の画像信号の情報を記憶する。なお、判定回路１１１は、信号Ｓｌｂにより選択回路１１４に、第１ラインメモリ１１５に記録された情報をまだ出力しないよう指示する。

したがって、読み出し元アドレスaddr(o)がＲ１を示している場合には、データはソースドライバ５にはまだ送られず、液晶パネル４へのデータ書き込みは開始しない。

次に、読み出し元アドレスaddr(o)がＲ２に移行する。判定回路１１１は、読み出し制御回路１１３に、フレームメモリ９からアドレスＲ２の画像信号の情報を読み出し信号RGBrとして読み出させる。判定回路１１１は、信号Ｓｌａにより分配回路１１７に第２ラインメモリ１１６を出力先として選択するよう指示する。

これにより、分配回路１１７は、アドレスＲ２の画像信号の情報を信号RGBbとして第２ラインメモリ１１６に送る。第２ラインメモリ１１６は、アドレスＲ２の画像信号の情報を記憶する。この場合も判定回路１１１は、信号Ｓｌｂにより選択回路１１４に、第１および第２ラインメモリ１１５，１１６に記録されたいずれのデータをも、まだ出力しないよう指示する。

したがって、読み出し元アドレスaddr(o)がＲ２を示している場合にも、まだデータはソースドライバ５には送られず、液晶パネル４へのデータ書き込みは開始しない。

次に、読み出し元アドレスaddr(o)がＲ３に移行する。この場合には、判定回路１１１は、信号Ｓｌｂにより選択回路１１４に対して第１ラインメモリ１１５に記憶されたデータを信号RGB1として選択し、画像信号Ｓ３としてソースドライバ５に出力するよう指示する。このときの出力が、図６におけるデータＴ１である。

なお、データＴ１の出力と同時に、判定回路１１１は、読み出し制御回路１１３に、フレームメモリ９からアドレスＲ３の画像信号の情報を読み出し信号RGBrとして読み出させる。そして、判定回路１１１は、信号Ｓｌａにより分配回路１１７に第１ラインメモリ１１５を出力先として選択するよう指示する。

これにより、分配回路１１７は、アドレスＲ３の画像信号の情報を信号RGBaとして第１ラインメモリ１１５に送る。第１ラインメモリ１１５は、アドレスＲ３の画像信号の情報を記憶する。すなわち、第１ラインメモリ１１５では、記憶していたデータの読み出しに引き続いてアドレスＲ３の画像信号の情報の書き込みが並行して行われる。

次に、読み出し元アドレスaddr(o)がＲ４に移行する。この場合には、判定回路１１１は、信号Ｓｌｂにより選択回路１１４に対して第２ラインメモリ１１６に記憶されたデータを信号RGB2として選択し、画像信号Ｓ３としてソースドライバ５に出力するよう指示する。このときの出力が、図６におけるデータＴ２である。

なお、データＴ２の出力と同時に、判定回路１１１は、読み出し制御回路１１３に、フレームメモリ９からアドレスＲ４の画像信号の情報を読み出し信号RGBrとして読み出させる。そして、判定回路１１１は、信号Ｓｌａにより分配回路１１７に第２ラインメモリ１１６を出力先として選択するよう指示する。

これにより、分配回路１１７は、アドレスＲ４の画像信号の情報を信号RGBbとして第２ラインメモリ１１６に送る。第２ラインメモリ１１６は、アドレスＲ４の画像信号の情報を記憶する。すなわち、第２ラインメモリ１１６では、記憶していたデータの読み出しに引き続いてアドレスＲ４の画像信号の情報の書き込みが並行して行われる。

上記の動作を繰り返すことにより、読み出し制御回路１１３は、画像信号の情報をフレームメモリ９から順次、一ライン分ずつ読み出し、第１および第２ラインメモリ１１５，１１６に記憶させて順次、その記憶内容を更新する。そして、判定回路１１１は、書き込みと読み出しの衝突が生じていない場合には、第１および第２ラインメモリ１１５，１１６にて更新されゆく画像信号の情報を順次、画像信号Ｓ３として読み出し制御回路１１３に出力させる。

一方、図３の場合と同様、アドレスＲ７のデータを読み出す際には、書き込みと読み出しの衝突ＢＴが生じる。この場合、判定回路１１１は、衝突するアドレスＲ７のデータの読み出しを中止し、第１および第２ラインメモリ１１５，１１６内に蓄積された画像信号の情報を画像信号Ｓ３として読み出し制御回路１１３に出力させる。そして、次のタイミングで、衝突が生じた読み出し元アドレスに記録された画像信号を、読み出させる。

具体的には、アドレスＲ７における衝突ＢＴが生じた場合、判定回路１１１は、フレームメモリ９からの読み出しを中止し、信号Ｓｌａにより分配回路１１７にデータ出力先としていずれも選択しないよう指示する。このとき、第１ラインメモリ１１５に記憶されたアドレスＲ５のデータが、データＴ５としてソースドライバ５に出力されている。この段階では、第２ラインメモリ１１６にはアドレスＲ６のデータが記憶されており、画像信号の情報が第２ラインメモリ１１６内に蓄積されている。

そして、次のタイミングステップにおいて、データＴ５の出力後、判定回路１１１は、その蓄積分たるアドレスＲ６のデータをデータＴ６として読み出し制御回路１１３に出力させつつ、衝突ＢＴが生じた読み出し元アドレスＲ７に記録された画像信号を再度、読み出させる。そして、読み出したアドレスＲ７のデータを第１ラインメモリ１１５に記憶させる。

この後、アドレスＲ３〜Ｒ６の読み出し時と同様に、読み出し制御回路１１３は、画像信号の情報をフレームメモリ９から順次、一ライン分ずつ読み出し、第１および第２ラインメモリ１１５，１１６に記憶させて順次、その記憶内容を更新する。ただし、データＴ６の出力時以降は、第１および第２ラインメモリ１１５，１１６のいずれか一方にはデータが書き込まれ、他方にはデータが未記憶の状態となる。

そして、判定回路１１１は、書き込みと読み出しの再度の衝突が生じない間はふたたび、第１および第２ラインメモリ１１５，１１６にて更新されゆく画像信号の情報を順次、画像信号Ｓ３として読み出し制御回路１１３に出力させる。その後、アドレスＲ１２までの読み出しが完了する。

さて、次フレームの画面内最上段の１番目のアドレスＲ１のデータを読み出そうとすると、図６の最右端に示すように書き込みと読み出しの衝突ＢＴが再度、生じてしまう。よって、この場合、判定回路１１１は、読み出し制御回路１１３にアドレスＲ１のデータではなくアドレスＲ２のデータから読み出させる。そして、読み出したアドレスＲ２のデータを第１ラインメモリ１１５に記憶させる。ただし、アドレスＲ２のゲートラインの情報を読み出した段階では、判定回路１１１は、まだ読み出し制御回路１１３に画像信号Ｓ３の出力を行わせない。

このように、アドレスＲ１のデータを省略して、アドレスＲ２のデータから次フレームの読み出しを始めたとしても、画面内最上段の１番目のラインデータを省略するに過ぎないので、視覚上なんら違和感はない。

次に、判定回路１１１は、読み出し制御回路１１３に、フレームメモリ９からアドレスＲ３の画像信号の情報を読み出させる。判定回路１１１は、信号Ｓｌａにより分配回路１１７に第２ラインメモリ１１６を出力先として選択するよう指示する。

これにより、分配回路１１７は、アドレスＲ３の画像信号の情報を第２ラインメモリ１１６に送る。第２ラインメモリ１１６は、アドレスＲ３の画像信号の情報を記憶する。このとき、判定回路１１１は、信号Ｓｌｂにより選択回路１１４に、第１および第２ラインメモリ１１５，１１６に記録されたいずれのデータをも、まだ出力しないよう指示する。

次に、判定回路１１１は、第１ラインメモリ１１５に記憶されたデータをソースドライバ５に出力するよう選択回路１１４に指示する（図６のデータＴ２に相当）。そして、判定回路１１１は、読み出し制御回路１１３にフレームメモリ９からのアドレスＲ４のデータ（図６では図示せず）の読み出しを行わせる。

上記の動作を繰り返すことにより、図６中の、アドレスＲ２の読み込みからアドレスＲ１２の読み込みまで、および、データＴ２の出力からデータＴ１２の出力まで、が繰り返される。

本実施の形態に係る透過型表示装置によれば、判定回路１１１は、衝突ＢＴが生じた場合には、第１および第２ラインメモリのいずれかの内に蓄積された画像信号の情報を画像信号Ｓ３として読み出し制御回路１１３に出力させつつ、衝突が生じた読み出し元アドレスに記録された画像信号を再度、読み出させる。

よって、フレームメモリ９内で、同一アドレスの画像信号に対して書き込みと読み出しとが同時に行われた場合であっても、一フレーム内で連続した画像を出力可能であり、表示画面内にデータ欠如による不連続なラインが発生することを防ぎ、良好な画質の動画を表示することができる。すなわち、図６中のデータＴ５およびＴ６の出力段階において、同じデータが二度表示されることはなく、違和感のある画像とはなりにくい。

なお、ゲートライン単位でアドレスを指定する場合、上述のような第１および第２ラインメモリ１１５，１１６の二つに限らず、複数のラインメモリを設けることや、一つのラインメモリだけを設けることも、本実施の形態において許容される。

＜実施の形態３＞
本実施の形態も、実施の形態１に係る透過型表示装置の変形例であって、実施の形態１におけるフレームレート変換部８の詳細構成を変更し、一フレーム内で連続した画像を出力可能としたものである。なお、本実施の形態も、図１と同じ構成の透過型表示装置である。また、本実施の形態においても、実施の形態１の場合と同様、６０Hzの入力フレームレートを７０Hzの出力フレームレートに変換する例を採用する。

実施の形態１や２の場合のように、ゲートライン単位でフレームレート変換を行う場合に画像を表示し続けていると、図７に示すように、あるラインを継ぎ目として前フレーム画像と後フレーム画像とが一画面中に混在してしまうことがある。特に、画面内のオブジェクトが高速に移動する動画の場合には、このような現象は目立ちやすい。

しかし、ゲートライン単位ではなく、フレーム単位でフレームレート変換を行えば、このような現象は生じない。本実施の形態は、フレーム単位でフレームレート変換を行うことにより、一フレーム内で連続した画像を出力可能としたものである。

図８は、本実施の形態におけるフレームレート変換部８の詳細構成８ｃを示す図である。フレームレート変換部８ｃは、フレームメモリ９、第１および第２タイミング調整回路２０１，２０２、書き込み制御回路２０３、クロック生成回路２０４、出力同期信号生成回路２０５、読み出し制御回路２０６、および、内挿フレーム判定回路２０７を含む。

書き込み制御回路２０３は、画像信号Ｓ２中の垂直同期信号VD(i)、水平同期信号HD(i)、データイネーブル信号DENA(i)、ドットクロック信号DCLK(i)を受ける。また、第１タイミング調整回路２０１は、画像信号Ｓ２中の赤色画像信号R(i)、緑色画像信号G(i)および青色画像信号B(i)を受ける。

第１タイミング調整回路２０１は、ドットクロック信号DCLK(i)に基づいて、赤色画像信号R(i)、緑色画像信号G(i)および青色画像信号B(i)の各タイミングを調整した後、赤色画像信号R(i)、緑色画像信号G(i)および青色画像信号B(i)を書き込み信号RGBwとしてフレームメモリ９へと送る。なお、第１タイミング調整回路２０１は、ラッチ回路で構成され、ドットクロック信号DCLK(i)に対する位相や極性の調整を行う。

書き込み制御回路２０３は、垂直同期信号VD(i)、水平同期信号HD(i)、データイネーブル信号DENA(i)、ドットクロック信号DCLK(i)の各信号（いずれも６０Hzのフレームレートに対応している）に基づいたタイミングで、書き込み先アドレス等の書き込み制御信号ＷＲを生成する。

第１タイミング調整回路２０１から出力された書き込み信号RGBwは、書き込み制御回路２０３からの書き込み制御信号ＷＲに基づいて、フレームメモリ９内に書き込まれる。なお、フレームメモリ９へのフレーム単位の書き込みフレームレートは、入力フレームレートたる６０Hzと同じ値である。

クロック生成回路２０４にはドットクロック信号DCLK(i)が与えられ、出力フレームレート（ここでは７０Hz）に応じたドットクロック信号DCLK(o)が生成される。ここでは、入力されたドットクロック信号DCLK(i)を、例えば（７／６）倍の周波数に逓倍して、出力すべきドットクロック信号DCLK(o)の周波数とする。クロック生成回路２０４は、例えばＰＬＬ(Phase Locked Loop)回路を用いた周波数逓倍器で構成すればよい。

なお、生成されたドットクロック信号DCLK(o)は、出力同期信号生成回路２０５、読み出し制御回路２０６および第２タイミング調整回路２０２の各部に与えられる。

出力同期信号生成回路２０５には、ドットクロック信号DCLK(i)および垂直同期信号VD(i)が入力される。出力同期信号生成回路２０５は、これらの信号に基づいて、入力フレームレート（６０Hz）に対して（７／６）倍のフレームレート（７０Hz）に対応した垂直同期信号VD(o)、水平同期信号HD(o)、データイネーブル信号DENA(o)を生成する。

そして、出力同期信号生成回路２０５は、垂直同期信号VD(o)を読み出し制御回路２０６および内挿フレーム判定回路２０７に与える。また、読み出し制御回路２０６に対しては、水平同期信号HD(o)およびデータイネーブル信号DENA(o)をも与える。

出力同期信号生成回路２０５は、例えば垂直同期信号VD(i)の６周期ごとにリセットがかかり、ドットクロック信号DCLK(o)をカウントするカウンタ回路で構成すればよい。あるいは、ドットクロック信号DCLK(o)のカウント値をデコードして水平同期信号HD(o)および垂直同期信号VD(o)を生成する論理回路などにより、出力同期信号生成回路２０５を構成することもできる。

読み出し制御回路２０６は、垂直同期信号VD(o)、水平同期信号HD(o)、データイネーブル信号DENA(o)、ドットクロック信号DCLK(o)の各信号（いずれも７０Hzのフレームレートに対応している）に基づいたタイミングで、フレームメモリ９の読み出し元アドレス等の読み出し制御信号ＲＤを生成する。

第２タイミング調整回路２０２は、ドットクロック信号DCLK(o)に基づいて、フレームメモリ９に記録された画像信号を、赤色画像信号R(r)、緑色画像信号G(r)および青色画像信号B(r)を含む読み出し信号RGBrとして読み出す。そして、読み出し信号RGBrを、フレームレート７０Hzの画像信号Ｓ３（赤色画像信号R(o)、緑色画像信号G(o)および青色画像信号B(o)を含む）として、液晶パネル４のソースドライバ５に、一ゲートライン分ずつ液晶パネル４の上方から下方に移行するように順次、送出する。なお、第２タイミング調整回路２０２は、ラッチ回路で構成され、ドットクロック信号DCLK(o)に対する位相や極性の調整を行う。

内挿フレーム判定回路２０７は、フレーム単位でフレームレート変換を行うために、過去に表示したフレームをいつ内挿すべきか判定する回路である。

さて、図９は、フレームレート変換部８ｃにおける入力画像データおよび出力画像データの各フレームの時間的位置を示すタイミングチャートである。

本実施の形態においても、６０Hzの入力フレームレートを７０Hzの出力フレームレートに変換する例が採用されている。この場合、入力画像データ６フレーム分のフレームメモリ９への書き込みに要する時間に対して、出力画像データ７フレーム分のフレームメモリ９からの読み出しに要する時間を等しくすれば、入力画像データと出力画像データとの同期をとることが可能である。

さて、本願では、入力画像データにおける連続するフレームの一群を入力フレーム群と称し、それに対応する出力画像データにおける連続するフレームの一群を出力フレーム群と称する。

入力フレームレートの値と出力フレームレートの値との最小の自然数比をｎ１：ｎ２（ｎ１＜ｎ２）としたとき、入力フレームレートが６０Hzで出力フレームレートが７０Hzならば、ｎ１：ｎ２＝６：７となる。また、入力フレームレートが６０Hzで出力フレームレートが８０Hzならば、ｎ１：ｎ２＝３：４となる。

そして、上述の入力フレーム群に含まれるフレーム数をｎ１とし、出力フレーム群に含まれるフレーム数をｎ２とする。図９においては、入力フレーム群は６フレームで、出力フレーム群は７フレームで、それぞれ構成される。これにより、各入力フレーム群の期間と各出力フレーム群の期間とは互いに等しい期間となる。従って、入力フレームのフレームメモリ９への書き込みに要する時間、および、出力フレームのフレームメモリ９からの読み出しに要する時間をそれぞれｔｆ(i)およびｔｆ(o)とすると、ｔｆ(o)＝（ｎ１／ｎ２）・ｔｆ(i)という関係を満たす。

図９に示すように、第ｎ番目の入力フレーム群（ｎ）の先頭フレームｆｉ１は、所定の時間ｔｄ（この時間はｔｆ(o)と同期間である）だけ遅れて、第ｎ番目の出力フレーム群（ｎ）の先頭フレームｆｏ１となる。そして、同様にして、入力フレーム群（ｎ）の第２番目のフレームｆｉ２は、出力フレーム群（ｎ）の第２番目のフレームｆｏ２に、入力フレーム群（ｎ）の第３番目のフレームｆｉ３は、出力フレーム群（ｎ）の第３番目のフレームｆｏ３に、…、入力フレーム群（ｎ）の第６番目のフレームｆｉ６は、出力フレーム群（ｎ）の第６番目のフレームｆｏ６にと順次、入力フレームが出力フレームに変換されてゆく。

そして、出力フレーム群（ｎ）では、最後のフレームｆｉ６のみ２回繰り返され、２回目のフレームｆｉ６がフレームｆｏ７となる。このようにして、各出力フレーム群は、各入力フレーム群の構成フレームを順次、変換し、最後のフレームだけ２個分内挿することにより構成可能である。続く入力フレーム群（ｎ＋１）および出力フレーム群（ｎ＋１）においても、同様の変換処理が繰り返される。同様の変換処理を、後続するフレーム群単位で順次繰り返す。

このような出力フレーム群生成処理は、読み出し制御回路２０６により行われる。読み出し制御回路２０６は、出力同期信号生成回路２０５からの垂直同期信号VD(o)に基づいて、出力フレーム群内の全フレームのフレームメモリ９からの読み出しに要する時間（＝７・ｔｆ(o)）を、入力フレーム群内の全フレームのフレームメモリ９への書き込みに要する時間（＝６・ｔｆ(i)）と等しくする。具体的には、垂直同期信号VD(o)に基づいて、ｔｆ(o)＝（６／７）・ｔｆ(i)の時間で、一枚の出力フレームをフレームメモリ９から読み出す。

これと同時に、読み出し制御回路２０６は、出力フレーム群（ｎ）内の第ｎ１（＝６）番目のフレームｆｏ６の読み出し完了時を、入力フレーム群（ｎ）内の第ｎ１（＝６）番目のフレームｆｉ６の書き込み完了時に同期させる。すなわち、入力フレーム群（ｎ）内の第１番目の入力フレームｆｉ１のフレームメモリ９への書き込み開始時から、時間ｔｄ（この時間はｔｆ(o)と同期間である）だけ遅れて、出力フレーム群（ｎ）内の第１番目の出力フレームｆｏ１のフレームメモリ９からの読み出しを開始する。

また、内挿フレーム判定回路２０７は、垂直同期信号VD(o)を計数することにより、読み出し制御回路２０６に、出力フレーム群（ｎ）内の第ｎ１（＝６）番目のフレームの読み出し完了後に、入力フレーム群（ｎ）内の第ｎ１（＝６）番目のフレームｆｉ６を（ｎ２−ｎ１）（＝７−６＝１）個分だけ再び読み出させ、出力フレームｆｏ７を生成させる。

図１０は、フレームメモリ９に対する書き込み／読み出しのアドレッシングの様子を示す図である。入力フレームｆｉ１の入力フレーム期間Ｄｉ内に、フレームメモリ９のメモリ空間に対して、入力フレームレート６０Hzに応じたレートで書き込みを行うことにより、入力フレームｆｉ１の画像データがフレームメモリ９に書き込まれてゆく。なお、フレームメモリ９の記憶容量は、例えば１フレーム画像データ分とし、交互に入力フレームのデータを書き込んでゆけばよい。

そして、所定の時間ｔｄだけ遅れたタイミングで、このフレームメモリ９のメモリ空間に対して、出力フレームレート７０Hzに応じたレートで読み出しを行うことにより、入力フレームｆｉ１の画像データを出力フレームｆｏ１として読み出し、画像信号Ｓ３として出力することができる。

続いて、出力フレームｆｏ１の読み出し期間中に入力フレームｆｉ２の書き込みが開始される。このとき、出力フレームｆｏ１の読み出しの方が、ｔｆ(o)＝（６／７）・ｔｆ(i)の時間で入力フレームｆｉ２の書き込みよりも高速に行われるため、入力フレームｆｉ２の書き込みが出力フレームｆｏ１の読み出しに追いつくことはない。

このようにして、書き込みアドレッシングと読み出しアドレッシングとが、それぞれ順次、行われていく。

なお、読み出し制御回路２０６により、出力フレームｆｏ６の読み出し完了時を入力フレームｆｉ６の書き込み完了時に同期させたのは、入力フレームｆｉ６の書き込みが少なくとも出力フレームｆｏ６の読み出し終了以前に完了しておかなければ、それ以前に書き込まれた入力フレームｆｉ５の内容を、出力フレームｆｏ６中に誤って読み出してしまうことを考慮したものである。また、出力フレームｆｏ７（＝入力フレームｆｉ６）の読み出しが、次の入力フレーム♯１（ｎ＋１）の入力前に完了していなければならないことも考慮している。

このようにすれば、フレーム単位でフレームレート変換を行え、図１１に示すように、図７に記した継ぎ目が表示画面上に発生することがない。

なお、上記においては、内挿すべきフレームを（ｎ２−ｎ１）個分だけ再び読み出させるとした。この内挿フレームは、内挿直前の入力フレームと同じとすべきである。直前の入力フレームを繰り返すのであれば、画像の連続性が保たれ、視覚上の違和感が生じないからである。

また、（ｎ２−ｎ１）≧２となる場合は、内挿フレームが２枚以上繰り返されることとなる。この場合は、フレームメモリ９が複数のフレームを記憶可能である必要がある。内挿フレームの出力中にも次の入力フレームの書き込みが開始し、内挿すべきデータを保持できないからである。

なお、内挿フレームが２枚以上繰り返されて同画像が連続すると、画像が静止したように見える。そのため、動画を表示する際には、（ｎ２−ｎ１）の値は小さい方が望ましい。よって、フリッカの許容度等をも勘案して、フレーム変換処理を簡便にするために、（ｎ２−ｎ１）＝１となるように、出力フレームレートの値を選択してもよい。

また、クロック生成回路２０４では、入出力フレームレートの比ｎ２：ｎ１にクロック周波数を逓倍し、出力フレームを入力フレームに対して、時間的にｎ２：ｎ１の比でスケーリングして処理を行うように構成した。しかしながら、必ずしも処理の基準となるドットクロック信号DCLK(o)をこのような比に合わせる必要はない。

すなわち、処理しやすい比となるようにクロック周波数を逓倍し、これに合わせてフレームメモリ９からの読み出し等の画像信号の出力処理を行う一方で、垂直同期信号VD(o)および水平同期信号HD(o)については、入出力フレームレート比ｎ２：ｎ１を維持するように生成して、ブランキング期間においてドットクロックおよび同期信号双方のレートを調整するようにしてもよい。

本実施の形態に係る透過型表示装置によれば、読み出し制御回路２０６は、出力フレーム群の読み出し時間を入力フレーム群の書き込み時間と等しくし、かつ、出力フレーム群内の第ｎ１番目のフレームの読み出し完了時を入力フレーム群内の第ｎ１番目のフレームの書き込み完了時に同期させ、内挿フレーム判定回路２０７は、読み出し制御回路２０６に、出力フレーム群内の第ｎ１番目のフレームの読み出し完了後に、入力フレーム群内の第ｎ１番目のフレームを（ｎ２−ｎ１）個分だけ再び読み出させる。

よって、フレーム群単位でフレームレートの変換を行うことができ、フレームメモリ９内で同一アドレスの画像信号に対して書き込みと読み出しとが同時に行われることはない。その結果、一フレーム内で連続した画像を出力可能であり、表示画面内に不連続なラインが発生することを防ぎ、良好な画質の動画を表示することができる。

本発明に係る透過型表示装置の構成の一例を示す図である。 実施の形態１におけるフレームレート変換部の詳細構成を示す図である。 書き込みと読み出しの衝突が生じた場合を示すタイミングチャートである。 人間の右目についてのフリッカが見えなくなる周波数と、網膜上の中心からの偏位角との関係を示したグラフである。 実施の形態２におけるフレームレート変換部の詳細構成を示す図である。 書き込みと読み出しの衝突が生じた場合を示すタイミングチャートである。 ゲートライン単位でフレームレート変換を行って、前フレーム画像と後フレーム画像とが一画面中に混在した場合の画面例を示す図である。 実施の形態３におけるフレームレート変換部の詳細構成を示す図である。 フレームレート変換部８ｃにおける入力画像データおよび出力画像データの各フレームの時間的位置を示すタイミングチャートである。 フレームメモリ９に対する書き込み・読み出しのアドレッシングの様子を示す図である。 実施の形態３の効果を示す図である。

符号の説明

１ バックライト、２ 光源、３ 光源点灯制御装置、４ 液晶パネル、５ ソースドライバ、６ ゲートドライバ、７ タイミングコントローラ、８ フレームレート変換部、９ フレームメモリ、１０ 画像データ発生器、１０１，１１１ 判定回路、１０２，１１２，２０３ 書き込み制御回路、１０３，１１３，２０６ 読み出し制御回路、１１４ 選択回路、１１５，１１６ ラインメモリ、１１７ 分配回路、２０７ 内挿フレーム判定回路。

Claims (4)

1. 間欠点灯方式のバックライトと、
   前記バックライトからの光の透過率を制御することによって画像表示を行う表示パネルと、
   前記バックライトの動作タイミングと前記表示パネルの動作タイミングとを司どるタイミングコントローラと、
   フレームレート変換部と
   を備え、
   前記フレームレート変換部は、
   フレームメモリ、書き込み制御回路、および、読み出し制御回路
   を含み、
   前記フレームレート変換部には、第１フレームレートの画像信号が与えられ、
   前記書き込み制御回路は、前記画像信号を前記フレームメモリに記録し、
   前記読み出し制御回路は、前記フレームメモリに記録された前記画像信号を、前記第１フレームレートよりも高い第２フレームレートに対応したクロック信号に基づいて読み出すことにより、前記第２フレームレートの画像信号として前記表示パネルに送出し、
   前記タイミングコントローラは、前記第２フレームレートに同期して前記バックライトおよび前記表示パネルの各動作タイミングを制御する
   透過型表示装置。
2. 請求項１に記載の透過型表示装置であって、
   前記フレームレート変換部は、
   前記書き込み制御回路から前記フレームメモリ内の書き込み先アドレスの情報を受け、前記読み出し制御回路から前記フレームメモリ内の読み出し元アドレスの情報を受ける判定回路
   をさらに含み、
   前記判定回路は、前記書き込み先アドレスと前記読み出し元アドレスとが同じ場合に、書き込みと読み出しの衝突が生じたと判定し、前記読み出し制御回路に、衝突が生じた読み出し元アドレス近傍のアドレスに記録された前記画像信号を読み出させる
   透過型表示装置。
3. 請求項１に記載の透過型表示装置であって、
   前記フレームレート変換部は、
   前記書き込み制御回路から前記フレームメモリ内の書き込み先アドレスの情報を受け、前記読み出し制御回路から前記フレームメモリ内の読み出し元アドレスの情報を受ける判定回路
   をさらに含み、
   前記読み出し制御回路は、
   少なくとも一つのラインメモリ
   を含み、
   前記読み出し制御回路は、前記画像信号の情報を前記フレームメモリから順次、一ライン分ずつ読み出し、前記少なくとも一つのラインメモリに記憶させて順次、その記憶内容を更新し、
   前記判定回路は、前記書き込み先アドレスと前記読み出し元アドレスとが同じ場合に、書き込みと読み出しの衝突が生じたと判定し、
   前記判定回路は、前記衝突が生じていない場合には、前記少なくとも一つのラインメモリにて更新されゆく前記画像信号の情報を順次、前記第２フレームレートの画像信号として前記読み出し制御回路に出力させ、
   前記判定回路は、前記衝突が生じた場合には、前記少なくとも一つのラインメモリ内に蓄積された前記画像信号の情報を前記第２フレームレートの画像信号として前記読み出し制御回路に出力させつつ、衝突が生じた読み出し元アドレスに記録された前記画像信号を再度、読み出させる
   透過型表示装置。
4. 請求項１に記載の透過型表示装置であって、
   前記フレームレート変換部は、
   出力同期信号生成回路と、
   内挿フレーム判定回路と
   をさらに含み、
   前記出力同期信号生成回路は、前記第２フレームレートに対応した同期信号を生成して、前記同期信号を前記読み出し制御回路および前記内挿フレーム判定回路に与え、
   前記第１フレームレートの値と前記第２フレームレートの値との最小の自然数比をｎ１：ｎ２（ｎ１＜ｎ２）としたとき、前記第１フレームレートの画像信号内の連続するフレームの一群たる入力フレーム群に含まれるフレーム数は前記ｎ１であり、前記第２フレームレートの画像信号内の連続するフレームの一群たる出力フレーム群に含まれるフレーム数は前記ｎ２であって、
   前記読み出し制御回路は、前記同期信号に基づいて、前記出力フレーム群内の全フレームの前記フレームメモリからの読み出しに要する時間を、前記入力フレーム群内の全フレームの前記フレームメモリへの書き込みに要する時間と等しくし、かつ、前記出力フレーム群内の第ｎ１番目のフレームの読み出し完了時を前記入力フレーム群内の第ｎ１番目のフレームの書き込み完了時に同期させ、
   前記内挿フレーム判定回路は、前記同期信号に基づいて、前記読み出し制御回路に、前記出力フレーム群内の第ｎ１番目のフレームの読み出し完了後に、前記入力フレーム群内の第ｎ１番目のフレームを（ｎ２−ｎ１）個分だけ再び読み出させる
   透過型表示装置。
   

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