KR920702512A - 메모리 억세스 시스템 - Google Patents
메모리 억세스 시스템Info
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 그 기본사이클이 2클록의 캐슈메모리의 버스타이밍도, 제2도는 그 2클록을 기본사이클로 하는 마이크로 프로세서와 4클록동작의 기억장치와의 접속도, 제3도는 제2도의 구성의 버스타이밍도.
Claims (18)
- 데이타를 처리하는 데이타 처리수단과, 주기억을 억세스하기 위한 어드레스를 발생하는 어드레스 발생수단과, 통상 억세스모드와 어드레스ㆍ데이타ㆍ파이프라인 억세스모드를 판별하는 수단을 구비하고 상기 어드레스 발생수단은 상기 어드레스ㆍ데이타ㆍ파이프라인 억세스모드동안은 상기 통상 억세스모드동안 보다도 짧은 주기로 어드레스를 갱신하는 것을 특징으로 하는 마이크로 프로세서.
- 제1항에 있어서, 상기 어드레스.데이타.파이프라인 억세스모드로 이행한 것을 나타내는 신호를 외부로 출력하는 수단을 더 갖는 것을 특징으로 하는 마이크로 프로세서.
- 제1항에 있어서, 상기 어드레스 발생수단은 상기 어드레스ㆍ데이타ㆍ 파이프라인 억세스모드에 있어서 사전에 설정된 개수이어 드레스를 선출하는 것을 특징으로 하는 마이크로 프로세서.
- 제3항에 있어서, 상기 어드레스 발생수단은 상기 어드레스ㆍ데이타ㆍ파이프라인 억세스모드에 있어서, 사전에 설정된 개수의 어드레스를 선출시킨후에 주기억으로부터 억세스완료를 나타내는 신호를 수신할때까지 어드레스 갱신을 정지하는 것을 특징으로 하는 마이크로 프로세서.
- 제1항에 있어서, 상기 데이타 처리수단은 벡터 데이타를 처리하는 것을 특징으로 하는 마이크로 프로세서.
- 주기억의 뱅크에 대한 데이타 억세스를 파이프라인적으로 실행하는 메모리 억세스 장치에 있어서, 상기 파이프라인 동작의 개시를 검지하는 파이프라인 동작 검지수단과, 파이프라인의 동작의 개시직후부터 적어도 파이프라인의 어드레스 선출수에 상당하는 사이클수만 계속하는 제어신호를 발생하는 제어신호 발생수단과, 상기 뱅크에대한 데이타 억세스의 완료를 표시하는 표시신호를 발생하는 표시 신호발생수단과, 제어신호 또는 표시신호중의 어느 한쪽이 발생되고 있는 동안에 클록신호에 동기되어 어드레스 래치신호를 발생하는 래치신호 발생수단과, 상기 어드레스 래치신호를 각 뱅크에 배분하는 배분수단, 을 구비한 것을 특징으로 하는 메모리 억세스장치.
- 제6항에 있어서, 상기 배분수단에 의한 어드레스 래치신호의 배분을 어드레스 데이타의 내용에 준하여 행하는 것을 특징으로 하는 메모리 억세스장치.
- 주기억의 어드레스 공간을 수정의 데이타폭으로 등간격으로 구분하고, 이 구분된 블록을 n블록마다 어드레스 연결하여 n개의 뱅크를 구성하는 동시에 각 뱅크에 대한 데이타 억세스를 파이프라인적으로 실행 가능한 데이타처리 시스템이고, 파이프라인 버스요구의 전용 입력신호인 파이프라인 이 네이블신호의 발생수단, 파이프라인 동작의 개시를 검출하고 파이프 라인의 개시직후부터 적어도 파이프라인의 어드레스 선출수에 상당하는 사이클수만 계속하는 제어신호를 발생하는 데이타 처리수단, 상기 뱅크에 대한 데이타 억세스 완료를 표시하는 데이타 콤플래트신호를 발생하는 표시 신호발생수단, 상기 제어신호 또는 데이타 콤플리트신호중의 어느 한쪽이 발생되고 있는 동안에 클록신호에 동기되어 어드레스 래치신호를 발생하는 래치신호 발생수단, 및 상기 어드레스 래치신호를 각 뱅크에 배분하는 배분수단을 구비하고 상기 데이타 처리수단이, 주기억의 뱅크수, 어드레스 생성의 스트라이드치등의 뱅크정보가 통지되는 입력단자를 구비하고 이 입력신호에 응하여 데이타의 어드레스를 나타내는 신호를 생성하는 어드레스 생성수단, 상기 파이프라인 이 네이블신호, 상기 데이타 콜플리트신호가 입력되고 파이프라인 동작의 개시를 나타내는 버스스타트신호, 파이프라인 동작을 종료를 나타내는 데이터 스트로브신호,기입/독출을 나타내는 리이드/라이트 표시신호, 파이프라인 사이클로 들어가 파이프 라인 어드레스가 확정되어 있는 것을 나타내는 어드레스 밸리드신호를 출력하는 버스제어수단, 1클록으로 동작가능하고 벡터연산을 행할 수 있는 벡터연산수단, 상기 벡터 연산수단에 내부 데이타버스로 접속되고 1클록으로 상기 벡터연산수단과 데이타의 주고 받기를 행하는 로오드/스토어 파이프수단,을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
- 제8항에 있어서, 상기 데이타의 어드레스를 나타내는 신호가 어드레스 신호, 버스콘트롤신호, 버스억세스타입 신호인 것을 특징으로 하는 데이타 처리 시스템.
- 주기억의 어드레스 공간을 수정의 데이타폭으로 등간격으로 구분하고, 이 구분된 블록을 n블록마다 어드레스 연결하여 n개의 뱅크를 구성하는 동시에 각 뱅크에 대한 데이타 억세스를 파이프라인적으로 실행하는 파이프라인 처리를 사용한 데이타 처리방법이고, 파이프라인 버스요구의 전용 입력신호인 파이프라인 이네이블신호의 어사트에 의해서 파이프라인 동작을 개시시키는 단계, 파이프라인 동작에 들어가고 파이프라인 어드레스가 확정되어 있는 것을 나타내는 전용 어드레스 밸리드신호를 발생시키는 단계, 파이프라인 동작의 개시직후보터 적어도 파이프라인의 어드레스 선출수에 상당하는 사이클수만 계속하는 버스스타스신호를 발생시키는 단계, 상기 뱅크에 대한 데이타 억세스의 완료를 표시하는 데이타 콤플리트신호를 발생하는 표시신호 발생단계, 상기 전용신호와 상기표시신호가 동시에 존재하는지 또는 상기 제어신호가 존재할때에 클록신호에 동기되어 어드레스 래치신호를 발생하는 래치신호 발생단계, 및 상기어드레스 래치신호를 각 뱅크에 배분되는 배분 단계를 구비한 파이프라인 처리를 사용한 데이타 처리방법.
- 제10항에 있어서, 상기 배분단계에 있어서의 어드레스 래치신호의 배분이 어드레스 데이타의 내용에 준하여 행해지는 것을 특징으로 하는 파이프라인 처리를 사용한 데이타 처리방법.
- 제10항에 있어서, 상기 어드레스밸리드신호가 어사트되어 있을때에 데이타콤플리트신호가 반송되어오면 이 데이타 콤플리트신호를 어드레스의 갱신신호나 외부 회로의 래치신호로서 사용하는 것을 특징으로 하는 파이프라인 처리를 사용한 데이타 처리방법.
- 제10항에 있어서, 상기 파이프라인의 수가 1이고 웨이트가 없는 경우에 상기 파이프라인 이네이블 신호의 어사트에 의해서 파이프라인 동작의 개시가 검지되고 이에 응답하여 어드레스 밸리드 신호가 어사트되는 동시에 버스스타트 신호가 어드레스 선출수만 어사트되고 파이프라인동작 개시직후의 어드레스데이타가 버스스타트신호에 의해서 1클록으로 래치되고 파이프라인 동작중의 어드레스 데이타는 어드레스 밸리드신호와 데이타콤플리트 신호에 의해서 1클록마다 래치되는 파이프 라인 처리를 사용한 데이타 처리방법.
- 제10항에 있어서, 상기 파이프라인의 수가 1이고 데이타콤플리트신호가 1클록 늦게 발생되는 1웨이트의 경우에 상기 파이프라인 이네이블신호의 어사트에 의해서 파이프라인 동작의 개시가 검지되고 이에 응답하여 어드레스 밸리드신호만 어사트되고 파이프라인 동작중의 2번째 이후의 어드레스 데이타는 어드레스 밸리신호와 데이타콤플리트신호에 의해서 래치되고 3번째의 어드레스 이후는 클록마다 래치되는 파이프라인 처리를 사용한 데이타 처리방법.
- 제10항에 있어서, 상기 파이프라인의 수가 2이고 웨이트가 없는 경우에 상기 파이프라인 이네이블신호의 어사트에 의해서 파이프라인 동작이 개시되고 개시직후부터 2클록동안만 버스스타트 신호가 어사트되고 파이프라인 동작중의 2개의 어드레스 데이타가 버스스타신호에 의해서 1클록마다 래치되고 4번째의 어드레스 데이타 이후의 나머지 어드레스 데이타가 데이타 콤플리트신호에 의해서 1클록마다 래치되는 파이프라인 처리를 사용한 데이타 처리방법.
- 제1항에 있어서, 상기 파이프라인의 수가 2이고 웨이트가 1인 경우에 상기 파이프라인 이네이블 신호의 어사트에 의해서 파이프라인 동작의 개시가 검지되고 이에 응답하여 어드레스 밸리드 신호가 어사트되는 동시에 버스스타트 신호가 선출한 어드레스를 데이타콤플리트 신호와 어드레스 밸리드신호로는 래치할 수 없는 분만 어사트되고 파이프라인 동작 직후의 어드레스 데이타는 버스스타트신호(BS)에 의해서 1클록으로 래치되고 3번째와 5번째의 어드레스 데이타는 어드레스 밸리드신호와 데이타 콤플리트신호에 의해서 1클록마다 래치되고 4번째와 6번째의 어드레스 데이타의 래치는 어드레스 밸리드 신호와 데이타콤플리트신호에 의해서 2클록마다 행해지는 파이프라인 처리를 사용한 데이타 처리방법.
- 제10항에 있어서, 상기 파이프라인의 수가 4이고 웨이트가 없는 경우에, 파이프라인 동작의 개시직후부터 4클록동안 버스스타트 신호가 어사트되고, 이 버스스타트신호에 의해서 2번째∼5번째의 어드레스 데이타가 1클록마다 래치되고 나머지 어드레스 데이타는 데이타콜플리트 신호에 의해서 1클록마다 래치되는 파이프라인 처리를 사용한 데이타 처리방법.
- 제10항에 있어서, 상기 파이프라인의 수가 4이고 웨이트가 1인 경우에, 6번째의 어드레스 데이타를 제외한 어드레스데이타의 래치가 1클록마다 행해지는 파이프라인 처리를 사용한 데이타 처리 방법.※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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US5784705A (en) * | 1996-07-15 | 1998-07-21 | Mosys, Incorporated | Method and structure for performing pipeline burst accesses in a semiconductor memory |
US6212611B1 (en) | 1998-11-03 | 2001-04-03 | Intel Corporation | Method and apparatus for providing a pipelined memory controller |
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US7051264B2 (en) * | 2001-11-14 | 2006-05-23 | Monolithic System Technology, Inc. | Error correcting memory and method of operating same |
US6824936B1 (en) | 2003-08-05 | 2004-11-30 | Eastman Kodak Company | Hindered amine light stabilizer for improved yellow dark stability |
US7246215B2 (en) * | 2003-11-26 | 2007-07-17 | Intel Corporation | Systolic memory arrays |
US7392456B2 (en) * | 2004-11-23 | 2008-06-24 | Mosys, Inc. | Predictive error correction code generation facilitating high-speed byte-write in a semiconductor memory |
KR101645003B1 (ko) * | 2010-02-12 | 2016-08-03 | 삼성전자주식회사 | 메모리 제어기 및 그 메모리 제어기가 탑재된 컴퓨팅 장치 |
Family Cites Families (12)
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---|---|---|---|---|
JPS6057090B2 (ja) * | 1980-09-19 | 1985-12-13 | 株式会社日立製作所 | データ記憶装置およびそれを用いた処理装置 |
JPS6057447A (ja) * | 1983-09-09 | 1985-04-03 | Nec Corp | メモリアクセス制御方式 |
JPS618785A (ja) * | 1984-06-21 | 1986-01-16 | Fujitsu Ltd | 記憶装置アクセス制御方式 |
JPS61294581A (ja) * | 1985-06-22 | 1986-12-25 | Nec Corp | メモリアクセス制御装置 |
US4791552A (en) * | 1986-01-29 | 1988-12-13 | Digital Equipment Corporation | Apparatus and method for addressing semiconductor arrays in a main memory unit on consecutive system clock cycles |
JPH0731669B2 (ja) * | 1986-04-04 | 1995-04-10 | 株式会社日立製作所 | ベクトル・プロセツサ |
US4851990A (en) * | 1987-02-09 | 1989-07-25 | Advanced Micro Devices, Inc. | High performance processor interface between a single chip processor and off chip memory means having a dedicated and shared bus structure |
JPS63308656A (ja) * | 1987-06-10 | 1988-12-16 | Fujitsu Ltd | ブロックアクセス制御装置 |
JPH01152547A (ja) * | 1987-12-09 | 1989-06-15 | Fujitsu Ltd | 記憶装置の読み出し制御回路 |
JPH0619737B2 (ja) * | 1988-05-13 | 1994-03-16 | 株式会社東芝 | メモリアクセス装置 |
US5125084A (en) * | 1988-05-26 | 1992-06-23 | Ibm Corporation | Control of pipelined operation in a microcomputer system employing dynamic bus sizing with 80386 processor and 82385 cache controller |
JPH0657447A (ja) * | 1992-08-10 | 1994-03-01 | Sumitomo Metal Ind Ltd | 耐チッピング性に優れた自動車外装用鋼板 |
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