JPS6057447A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS6057447A JPS6057447A JP16595583A JP16595583A JPS6057447A JP S6057447 A JPS6057447 A JP S6057447A JP 16595583 A JP16595583 A JP 16595583A JP 16595583 A JP16595583 A JP 16595583A JP S6057447 A JPS6057447 A JP S6057447A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- bank
- access
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
。 発明の属する技術分野
本発明は、情報処理装置における複数ノくンクで構成さ
、れたメモリに一定間隔で配置されたデータのアクセス
制御方式に関する。
、れたメモリに一定間隔で配置されたデータのアクセス
制御方式に関する。
従来技術
従来、複数バンクから構成されるメモリに対するアクセ
スを制御する方式として、アクセスしようとＬ℃いるバ
ンクが使用中であるか否かを判断するために、バンクが
使用中であることを表示するフリップ７０ツブを少なく
ともバンクの数設け、該フリップフロップの状態により
アクセスしようとしているバンクが使用中でないことを
確認し。
スを制御する方式として、アクセスしようとＬ℃いるバ
ンクが使用中であるか否かを判断するために、バンクが
使用中であることを表示するフリップ７０ツブを少なく
ともバンクの数設け、該フリップフロップの状態により
アクセスしようとしているバンクが使用中でないことを
確認し。
メモリに対してアクセス要求を送出しくいる。また、他
の方式として使用したバンクのアドレス情報を登録し、
バンクアクセスサイクル時間保持し。
の方式として使用したバンクのアドレス情報を登録し、
バンクアクセスサイクル時間保持し。
アクセスしようとしているバンクのアドレス情報と登録
されて（・るアドレス情報とを比較することによりアク
セスしようとしている）（ンクが使用中でたいことを確
認し、メモリに対してアクセス要求を送出している。
されて（・るアドレス情報とを比較することによりアク
セスしようとしている）（ンクが使用中でたいことを確
認し、メモリに対してアクセス要求を送出している。
しかし、これらの方式では多数のバンクで構成されてい
るようなメモリでは、バンクが使用中であることを示す
ためのハードウェア量が増大するという欠点がある。特
に、メモリ上の複数のデータの連続アクセスを高速に行
なうためには、バンクアクセスサイクル時間内に同一バ
ンクに対するアクセス要求の発生をなるべく避けるよう
に多数のバンクでメモリを構成することが一般的であり
、前述の欠点が顕在化してきている。
るようなメモリでは、バンクが使用中であることを示す
ためのハードウェア量が増大するという欠点がある。特
に、メモリ上の複数のデータの連続アクセスを高速に行
なうためには、バンクアクセスサイクル時間内に同一バ
ンクに対するアクセス要求の発生をなるべく避けるよう
に多数のバンクでメモリを構成することが一般的であり
、前述の欠点が顕在化してきている。
発明の目的
本発明の目的は上述の欠点を除去し、少ない）・−ドウ
エア量でバンク管理を行なえるようにしたメモリアクセ
ス制御方式を提供することにある。
エア量でバンク管理を行なえるようにしたメモリアクセ
ス制御方式を提供することにある。
発明の構成
本発明の方式は、互（・に独立にアクセス可能な複数の
バンクから構成されバンク類に番地付けがなされたメモ
リに対する複数のデータがメモリ上に一定間隔で配置さ
れたデータのアクセスを制御する方式であって、 データの間隔を解読する手段と、 前記メモリのバンク数を知らしめる手段と。
バンクから構成されバンク類に番地付けがなされたメモ
リに対する複数のデータがメモリ上に一定間隔で配置さ
れたデータのアクセスを制御する方式であって、 データの間隔を解読する手段と、 前記メモリのバンク数を知らしめる手段と。
前記メモリのバンクアクセスサイクル時間を知らしめる
手段と。
手段と。
前記解読手段によって解読された間隔情報と、前記メモ
リのバンク数と、前記メモリの）くンクアクセスサイク
ル時間とにもとづいて前記メモリの同一バンクに対して
前記バンクアクセスサイクル時間内にアクセス要求が送
出されないように前記メモリに対するアクセス要求を送
出する周期を決定する手段とを含む。
リのバンク数と、前記メモリの）くンクアクセスサイク
ル時間とにもとづいて前記メモリの同一バンクに対して
前記バンクアクセスサイクル時間内にアクセス要求が送
出されないように前記メモリに対するアクセス要求を送
出する周期を決定する手段とを含む。
発明の実施例
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると、本発明の一実施例は、要素間圧１
ｌＪＩＶジスタ１．デコーダ回路２２周期決定回路３．
カウントレジスタ４．減算回路５．検出回路６．レジス
タ、およびオア回路８から構成されている。ベクトルデ
ータの乗素間距離を保持するレジスタｌＫは結線１０１
を介してベクトルデータの要素間距離が供給され、結線
１１０が論理＋１１の）−欠に訪要素間距離がストロー
ブされ。
ｌＪＩＶジスタ１．デコーダ回路２２周期決定回路３．
カウントレジスタ４．減算回路５．検出回路６．レジス
タ、およびオア回路８から構成されている。ベクトルデ
ータの乗素間距離を保持するレジスタｌＫは結線１０１
を介してベクトルデータの要素間距離が供給され、結線
１１０が論理＋１１の）−欠に訪要素間距離がストロー
ブされ。
出力は結線１０２を介してデコード回路２に導かれる。
デコード回路２は結線１０２から与えられたベクトルデ
ータの要素間距離を解読し、解読された要素間距離情報
は結線１０３を介して回路３に樽かれる。
ータの要素間距離を解読し、解読された要素間距離情報
は結線１０３を介して回路３に樽かれる。
回路３は結線１０３を介して与えられた要素間−距離情
報と、結１１０４を介して与えられたメモリのバンク数
情報と、結ａ １０５を介し℃与えられたバンクアクセ
スサイクル時間情報とに基いて、メモリに対するアクセ
ス要求信号を送出する周期を決定する回路であり、決定
された周期は結線１０６を介してレジスタ４に導かれる
。レジスタ４は、結線１０６を介して供給されるアクセ
ス要求信号を送出する周期と結線１０８を介して供給さ
れる減算回Ｍ５の出力とを、結線１１２の論理値により
選択的に格納するレジスタであｐ、格納された値は結線
１０７を介して減算回路５に供給される。
報と、結１１０４を介して与えられたメモリのバンク数
情報と、結ａ １０５を介し℃与えられたバンクアクセ
スサイクル時間情報とに基いて、メモリに対するアクセ
ス要求信号を送出する周期を決定する回路であり、決定
された周期は結線１０６を介してレジスタ４に導かれる
。レジスタ４は、結線１０６を介して供給されるアクセ
ス要求信号を送出する周期と結線１０８を介して供給さ
れる減算回Ｍ５の出力とを、結線１１２の論理値により
選択的に格納するレジスタであｐ、格納された値は結線
１０７を介して減算回路５に供給される。
減算回路５は、結線１０７を介し℃供給される前記レジ
スタ４の内容から１を減じる回路であり、減算結果は結
ｉ！Ｊ１０８を介して前記レジスタ４および検出回路６
に与、えられる。検出回路６は結線１０８を介して供給
される前記減算回路５の出力が全ビット０であることを
検出する回路であり、検出結果は結線１０９を介してオ
ア回路８に供給されるとともに、メモリに対する要求信
号を有効とする。
スタ４の内容から１を減じる回路であり、減算結果は結
ｉ！Ｊ１０８を介して前記レジスタ４および検出回路６
に与、えられる。検出回路６は結線１０８を介して供給
される前記減算回路５の出力が全ビット０であることを
検出する回路であり、検出結果は結線１０９を介してオ
ア回路８に供給されるとともに、メモリに対する要求信
号を有効とする。
フリップフロッグ７は結線１１０を介し″′Ｃ供給され
る前記レジスタｌのストローブ信号を１クロツクサイク
ル保持するフリップフロッグであり、保持内容は結線１
１１を介してオア回路８に導かれる。オア回路８は結線
１１１を介して供給される前記フリップフロップ７の保
持内容と、結＆ １０９を介して供給される前記検出口
ｊ！８６の出力との論理和をとり、論理和結果は結線１
１２を介して前記レジスタ４に導かれる。
る前記レジスタｌのストローブ信号を１クロツクサイク
ル保持するフリップフロッグであり、保持内容は結線１
１１を介してオア回路８に導かれる。オア回路８は結線
１１１を介して供給される前記フリップフロップ７の保
持内容と、結＆ １０９を介して供給される前記検出口
ｊ！８６の出力との論理和をとり、論理和結果は結線１
１２を介して前記レジスタ４に導かれる。
餓２図を参照すると、前記周期決定回路３は、選択回路
２１．切上げ回路２２．およびシフト回路２３から構成
されている。
２１．切上げ回路２２．およびシフト回路２３から構成
されている。
線１ｏａ−ｏないし１０３−５には１ｉＫ１図における
デコード回路２の出力である要素間距離情報が伝送され
、それぞれ要素間距離が３．２ｍ、ｔ６（２Ｆ１１−１
）、 ８−（２ｍ−１）、 ４−（２ｎ＞−１）＋ｚ−
（ｚｍ−１）、２ｍ−１（ただしｍは正の整数）である
ことを示している。前記選択回路２１は！２要素間距離
情報を結線１０４を介し℃供給されるメ−ｅ ＩＪのバ
ンク数情報により切替える回路で、出力は結＃２０１−
０ないし２０１−４によりシフト回路２３に導かれる。
デコード回路２の出力である要素間距離情報が伝送され
、それぞれ要素間距離が３．２ｍ、ｔ６（２Ｆ１１−１
）、 ８−（２ｍ−１）、 ４−（２ｎ＞−１）＋ｚ−
（ｚｍ−１）、２ｍ−１（ただしｍは正の整数）である
ことを示している。前記選択回路２１は！２要素間距離
情報を結線１０４を介し℃供給されるメ−ｅ ＩＪのバ
ンク数情報により切替える回路で、出力は結＃２０１−
０ないし２０１−４によりシフト回路２３に導かれる。
本実施例では、メモリのバンク数として１Ｇバンクなら
ひに３２バンクによる構成が可能であると仮定し、１６
バンク構成時には前記結線２０１−０ないし２（１１−
４には結線１０３−１ないし１０３−５の内容が３２バ
ンク構成時には結線２０Ｊ、−０ないし２０１−４に結
線１０３−０ないし１０３−４の内容がそれぞれ対応し
て該選択口１ｆｉ２１で選択′されて出力される。結線
１０５を介し′て与えられる情報はバンクアクセスサイ
クル時間を表わす。本実施例では１６クロツクサイクル
以内のバンクアクセスサイクル時間を仮定する。該結線
１０５０時間値は回路２２に供給される。回路２２では
前記バンクアクセスサイクル時間を２のべき乗にガるよ
うに切上げて、結線２０２を介してシフト回路２３に供
給する。シフト回路２３では、結線２０２を介してシフ
ト数情報が供給され、結線２０１−０〜１，２０１−４
の内容が下位桁方向に桁移動され。
ひに３２バンクによる構成が可能であると仮定し、１６
バンク構成時には前記結線２０１−０ないし２（１１−
４には結線１０３−１ないし１０３−５の内容が３２バ
ンク構成時には結線２０Ｊ、−０ないし２０１−４に結
線１０３−０ないし１０３−４の内容がそれぞれ対応し
て該選択口１ｆｉ２１で選択′されて出力される。結線
１０５を介し′て与えられる情報はバンクアクセスサイ
クル時間を表わす。本実施例では１６クロツクサイクル
以内のバンクアクセスサイクル時間を仮定する。該結線
１０５０時間値は回路２２に供給される。回路２２では
前記バンクアクセスサイクル時間を２のべき乗にガるよ
うに切上げて、結線２０２を介してシフト回路２３に供
給する。シフト回路２３では、結線２０２を介してシフ
ト数情報が供給され、結線２０１−０〜１，２０１−４
の内容が下位桁方向に桁移動され。
余ったピット位置には０が埋められ、その結果は結線１
．０６−０〜１０６−４を介して第１図のレジスタ４に
与えられる。桁移動数は、結線２０２の値が１６、すな
わちバンクアクセスサイクル時間が９クロツクサイクル
〜１６クロツクサイクルの時のビット、結線２０２の値
が８、すなわちバンクアクセスサイクル時間が５クロツ
クサイクル乃至８クロツクサイクルの時１ビツト、結線
２０２の値が４．すなわちバンクアクセスサイクル時間
が３クロ、クサイクルならびに４クロツクサイクルの時
２ビ、トというようにして与えられる。
．０６−０〜１０６−４を介して第１図のレジスタ４に
与えられる。桁移動数は、結線２０２の値が１６、すな
わちバンクアクセスサイクル時間が９クロツクサイクル
〜１６クロツクサイクルの時のビット、結線２０２の値
が８、すなわちバンクアクセスサイクル時間が５クロツ
クサイクル乃至８クロツクサイクルの時１ビツト、結線
２０２の値が４．すなわちバンクアクセスサイクル時間
が３クロ、クサイクルならびに４クロツクサイクルの時
２ビ、トというようにして与えられる。
次に第３Ａ図および第３Ｂ図のタイムチャートを参照し
て本発明の動作を詳細に説明する。
て本発明の動作を詳細に説明する。
第３Ａ図に示す例も第３Ｂ図に示す例も（・ずれもメモ
リの構成は１６バンク構成であり、メモリの番地付けは
第４図のようになされているものとする。また、バンク
アクセスサイクル時間は、−・ずれも１６クロツクサイ
クルであるとする。
リの構成は１６バンク構成であり、メモリの番地付けは
第４図のようになされているものとする。また、バンク
アクセスサイクル時間は、−・ずれも１６クロツクサイ
クルであるとする。
第３Ａ図ｔｉｔ要素間距離Ｄ（以下夢素間距離のことを
単に距離りと称する）が１の時の動作例である。
単に距離りと称する）が１の時の動作例である。
時刻１−８でレジスタｌのストローブ信１）ｔｔ。
が論理１１′になると、時刻ｔ０にお〜・て前記レジス
タｌに距離り、すなわちｌが取込まれ、動作が開始され
る。距離Ｄ＝１のときはデコード回路２からは距離Ｄ＝
１である旨の信号が出力され、線１０３−５が論理１１
１になり線１０３−０ガいし１０３−４は（・ずれも論
理′０１になる。メモリのバンク数が１６バンク構成で
あふから選択口１２１の出力である２０１−０ないし２
０１−４は２進表示で００００１となってシフト回路２
３に供給される。線１０５を介して与えられるバンクア
クセスサイクル時間ｔｃ（以下バンクアクセスサイクル
時間を単に時間ｔｃと称する）２進表示で’１ｏｏｏｏ
’であり、線２０２の回路２２の出力も２進表示で’１
００００’ 、すなわちｌＯ進表示で１６であり、前記
シフト回路２３のシフト数はＯビットとなり、該シフト
回路２３の出力１０６−０〜１０６−４はピット表示で
’０００（Ｈ’、すなわち回路３の出力であるメモリに
対するアクセス要求信号を送出する周期は１となり線１
０６を介してレジスタ４に供給される。距離Ｄ＝１のと
きに、周期１すなわち毎クロツクサイクルメモリに対し
てアクセス要求信号を送出すると、１６バンク構成のメ
モリでは同一バンクに対してアクセス要求信号が送出さ
れるのは１６クロツクサイクル後であり、時間ｔ。が１
６クロツクサイクルであると時間ｔ。内に同一のバンク
に対するアクセス要求信号は送出され力（・。時刻１−
１で前記線１１０が論理“１′であるから時刻１ｏでは
フリップフロップ７の状態は論理１１１であるからオア
回路８の出力は論理１１１になりレジスタ４には前記回
路３の出力である＋１１が取込まれる。時刻ｔ、では、
減算回路５で前記レジスタ４に保持されている値１から
１を減じるための出力が０になる。検出回路６に＋ ０
１が供給されるため該回路６の出力は論理ＩＩ＋になり
、メモリに対するアクセス要求信号は有効になる。また
前記線１１０はｌりｐツクサイクルだけ論理１１１にな
る信号であるから時刻ｔ。では前記線１１０は論理′０
′になり、前記レジスタ１は距離り、すなわち、＋１１
が引続いて保持される。時刻ｔ、で線１０７が論理＋
１ ＋になるため、前記オア回路８の出力は論理１１１
になり、前記レジスタ４には前記線１０６が取込まれる
。時刻ｔ、において前記レジスタ１の値は時刻ｔ０にお
ける値と同じ値であるため時刻ｔ１における前記線１０
６は時刻ｔ。と同じく１１１になっ℃いる。したがって
時刻ｔ、以降は時刻ｔ、における動作と同様の動作が行
なわれ、前記レジスタｌに異なった距離りがストローブ
されるまで続けられる。
タｌに距離り、すなわちｌが取込まれ、動作が開始され
る。距離Ｄ＝１のときはデコード回路２からは距離Ｄ＝
１である旨の信号が出力され、線１０３−５が論理１１
１になり線１０３−０ガいし１０３−４は（・ずれも論
理′０１になる。メモリのバンク数が１６バンク構成で
あふから選択口１２１の出力である２０１−０ないし２
０１−４は２進表示で００００１となってシフト回路２
３に供給される。線１０５を介して与えられるバンクア
クセスサイクル時間ｔｃ（以下バンクアクセスサイクル
時間を単に時間ｔｃと称する）２進表示で’１ｏｏｏｏ
’であり、線２０２の回路２２の出力も２進表示で’１
００００’ 、すなわちｌＯ進表示で１６であり、前記
シフト回路２３のシフト数はＯビットとなり、該シフト
回路２３の出力１０６−０〜１０６−４はピット表示で
’０００（Ｈ’、すなわち回路３の出力であるメモリに
対するアクセス要求信号を送出する周期は１となり線１
０６を介してレジスタ４に供給される。距離Ｄ＝１のと
きに、周期１すなわち毎クロツクサイクルメモリに対し
てアクセス要求信号を送出すると、１６バンク構成のメ
モリでは同一バンクに対してアクセス要求信号が送出さ
れるのは１６クロツクサイクル後であり、時間ｔ。が１
６クロツクサイクルであると時間ｔ。内に同一のバンク
に対するアクセス要求信号は送出され力（・。時刻１−
１で前記線１１０が論理“１′であるから時刻１ｏでは
フリップフロップ７の状態は論理１１１であるからオア
回路８の出力は論理１１１になりレジスタ４には前記回
路３の出力である＋１１が取込まれる。時刻ｔ、では、
減算回路５で前記レジスタ４に保持されている値１から
１を減じるための出力が０になる。検出回路６に＋ ０
１が供給されるため該回路６の出力は論理ＩＩ＋になり
、メモリに対するアクセス要求信号は有効になる。また
前記線１１０はｌりｐツクサイクルだけ論理１１１にな
る信号であるから時刻ｔ。では前記線１１０は論理′０
′になり、前記レジスタ１は距離り、すなわち、＋１１
が引続いて保持される。時刻ｔ、で線１０７が論理＋
１ ＋になるため、前記オア回路８の出力は論理１１１
になり、前記レジスタ４には前記線１０６が取込まれる
。時刻ｔ、において前記レジスタ１の値は時刻ｔ０にお
ける値と同じ値であるため時刻ｔ１における前記線１０
６は時刻ｔ。と同じく１１１になっ℃いる。したがって
時刻ｔ、以降は時刻ｔ、における動作と同様の動作が行
なわれ、前記レジスタｌに異なった距離りがストローブ
されるまで続けられる。
第３Ｂ図は距離りが２である場合の動作例である。
時刻１ｔ−□でレジスタｌのストローブ信号が論理１１
１になると、時刻ｔ０において、前記レジスタ１に距離
り、すなわち、２が取込まれて動作が開始される。
１になると、時刻ｔ０において、前記レジスタ１に距離
り、すなわち、２が取込まれて動作が開始される。
距離Ｄ＝２のときは、デコード回路２から距離Ｄ＝２で
ある旨の・適帰、すなわち線１０３−４が論理１１＋に
なり線１０３−０〜ｌ ０３−３ならびに１０３−５が
論理′０′に６って選択回路２１に供給される。メモリ
のバンク数は１６〕くンク楢成になっているから前記選
択回路２１の出力である２０１−０〜２０１−４は２進
表示で’０００１０’となってシフト回路２３に供給さ
れる。線１０５を介して与えられる時間ｔ。は２進表示
で’１００００’であり、回路２２の出力２０２も２進
表示で’１００００’＊すなわち１０進表示で１６であ
るから前記シフト回路２３のシフト数は０ビツトとカリ
、該シフト回路２３の出力１０６−０〜１０６−４はビ
ット表示で’０００１０’ 、す力わち回路３の出力で
あるメモリに対するアクセス要求信号を送出する周期１
０６は２となりレジスタ４に供給される。距＃Ｄ＝２の
ときに周期２．すなわち２クロツクサイクルに１回ずつ
メモリに対してアクセス要求信号を送出すると、１６ノ
（ンク構成のメモリでは同一バンクに対してアクセス要
求信号が送出されるのは８要素後の猥素である。したが
って８に２を乗じた値である１６クロツクサイクル後で
あり、時間ｔＣが１６クロックーン゛イクルであると時
間ｔ。内に同一のバンクに対するアクセス要求信号は送
出されない１時刻１．で前記線１１０が論理＋１１であ
る力・ら時刻ｔ０ではフリップフロップ７の状態は論理
＋１１であり、オア回路８の出力は論理１１１になりレ
ジスタ４には前記回路３の出力である＋２１が取込まれ
る。
ある旨の・適帰、すなわち線１０３−４が論理１１＋に
なり線１０３−０〜ｌ ０３−３ならびに１０３−５が
論理′０′に６って選択回路２１に供給される。メモリ
のバンク数は１６〕くンク楢成になっているから前記選
択回路２１の出力である２０１−０〜２０１−４は２進
表示で’０００１０’となってシフト回路２３に供給さ
れる。線１０５を介して与えられる時間ｔ。は２進表示
で’１００００’であり、回路２２の出力２０２も２進
表示で’１００００’＊すなわち１０進表示で１６であ
るから前記シフト回路２３のシフト数は０ビツトとカリ
、該シフト回路２３の出力１０６−０〜１０６−４はビ
ット表示で’０００１０’ 、す力わち回路３の出力で
あるメモリに対するアクセス要求信号を送出する周期１
０６は２となりレジスタ４に供給される。距＃Ｄ＝２の
ときに周期２．すなわち２クロツクサイクルに１回ずつ
メモリに対してアクセス要求信号を送出すると、１６ノ
（ンク構成のメモリでは同一バンクに対してアクセス要
求信号が送出されるのは８要素後の猥素である。したが
って８に２を乗じた値である１６クロツクサイクル後で
あり、時間ｔＣが１６クロックーン゛イクルであると時
間ｔ。内に同一のバンクに対するアクセス要求信号は送
出されない１時刻１．で前記線１１０が論理＋１１であ
る力・ら時刻ｔ０ではフリップフロップ７の状態は論理
＋１１であり、オア回路８の出力は論理１１１になりレ
ジスタ４には前記回路３の出力である＋２１が取込まれ
る。
時刻ｔ１で減算回路５は前記レジスタ４に保持されてい
る値りから１を減じるため出力は１となる。
る値りから１を減じるため出力は１となる。
検出回路６には１が供給されＯが供給されな（・ため、
該回路６の出力は論理１０１となり、メモリに対するア
クセス要求信号を有効とはしない。また前記線１１０は
１クロックサイクルだけ論理ｌ １１になるから時刻ｔ
０では前記線１１０は論理’Ｏ’になり前記レジスタ１
には距離り、すなわち＋２１が引続いて保持される。前
記フリップフロップ７の状態が論理１０′になり、また
前記検出回路６の出力も論理１０ Ｉであるため、前記
オア回路８の出力は論理１０１で前記レジスタ４には前
記減算回路５の出力である＋ １１が取込まれる。
該回路６の出力は論理１０１となり、メモリに対するア
クセス要求信号を有効とはしない。また前記線１１０は
１クロックサイクルだけ論理ｌ １１になるから時刻ｔ
０では前記線１１０は論理’Ｏ’になり前記レジスタ１
には距離り、すなわち＋２１が引続いて保持される。前
記フリップフロップ７の状態が論理１０′になり、また
前記検出回路６の出力も論理１０ Ｉであるため、前記
オア回路８の出力は論理１０１で前記レジスタ４には前
記減算回路５の出力である＋ １１が取込まれる。
時刻１．では、前記レジスタ４に保持されて（・る値が
１１′であり、かＪ記減尊１回路５は１１“からＩｌ＋
を減じて＋ □ ＋を出力して前記検出回路６に供給さ
れる。該回路６の出力は論理Ｉｌ＋になり、結線１０９
を介してメモリに対するアクセス要求信号を有効とする
とともに前記オア回路８の出力を論理＋１１にして前記
レジスタ４に前記回路３の出力を選択し℃取込ませる。
１１′であり、かＪ記減尊１回路５は１１“からＩｌ＋
を減じて＋ □ ＋を出力して前記検出回路６に供給さ
れる。該回路６の出力は論理Ｉｌ＋になり、結線１０９
を介してメモリに対するアクセス要求信号を有効とする
とともに前記オア回路８の出力を論理＋１１にして前記
レジスタ４に前記回路３の出力を選択し℃取込ませる。
前記レジスタ１には１２′が引続（・て保持されており
、前記回路３の出力は１２′となって前記レジスタ４に
供給される。
、前記回路３の出力は１２′となって前記レジスタ４に
供給される。
時刻ｔ３における状態は時刻ｔ、における状態と同じで
あるため、時刻ｔ、は時刻ｔ１における動作と同様の動
作を行なう。したがって時刻ｔ４における状態は時刻ｔ
、における状態と同じ状態に力るため時＃＋１＋におけ
る動作は時刻ｔ、における動作と同様になる。したがっ
て、時刻ｔ、以降は時刻ｔ□、ｔｔの動作が繰返して行
なわれ、前記レジスタ１に異なった距離りがストローブ
されるまで続けられる。
あるため、時刻ｔ、は時刻ｔ１における動作と同様の動
作を行なう。したがって時刻ｔ４における状態は時刻ｔ
、における状態と同じ状態に力るため時＃＋１＋におけ
る動作は時刻ｔ、における動作と同様になる。したがっ
て、時刻ｔ、以降は時刻ｔ□、ｔｔの動作が繰返して行
なわれ、前記レジスタ１に異なった距離りがストローブ
されるまで続けられる。
発明の効果
本発明には、複数のデータの間隔を解読し、バンクアク
セスサイクル時間内に同一のバンクにアクセス要求が送
出されな−・ようにアクセス要求を送出する周期を決定
する手段を設けることにより、少ないハードウェア量で
ベクトルデータのメモリアクセスにおけるメモリのバン
ク管理ができるという効果がある。
セスサイクル時間内に同一のバンクにアクセス要求が送
出されな−・ようにアクセス要求を送出する周期を決定
する手段を設けることにより、少ないハードウェア量で
ベクトルデータのメモリアクセスにおけるメモリのバン
ク管理ができるという効果がある。
第１図は本発明の一実施例を示す図、第２図は第１図に
示した回路３を詳細に示す図、第３Ａ図および第３Ｂ図
は動作を説明するためのタイムチャートおよび第４図は
メモリのバンク構成と番地付けを示した図である。 第１図から第４図において、１・・・・・・要素間距離
レジスタ、２・・・・・・デコード回路、３・・・・・
・周期決定回路、４・・・・・・カウント・レジスタ、
５・・・・・・減算回路、６・・・・・・検出回路、７
・・・・・・フリップフロップ、８・・・・・・オア回
路、１０１・・・・・・要素間距離、１１０・・・・・
・要素間距離レジスタストローブ信号、１０４・・・・
・・メモリバンク数情１１．ｘｏ５・・・・・・バンク
アクセスサイクル時間情報、１０９・・・・・・メモリ
アクセス要求有効信号、１０２，１０３ｔ１０６〜１０
８．ｌ１ｌｓ１１２・・・・・・結線、２１・・・・・
・選択回路、２２・・・・・・切上げ回路、２３・・・
・・・シフト回路、２０１，２０２・・・・・・結線。 笠 ／ 図 筒 ２ 図 ｚ３Ａ図 篤 、３８ 図 ｚ４図 手続補正書（自発） ５！″！、’ｉＬ、−・０ ■８和 イ［で４月 日 特許庁長官 殿 １、事件の表示 昭和５８年特 許 願第１６５９５５
号２、発明の名称 メモリアクセス制御方式３、補正を
する者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田ビ
ル日本電気株式会社内 ５ 補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書の発明の詳細な説明の欄を下記のように訂正しま
す。 記 １、第８頁第１行目および第２行″目の記載「・・・１
６（２ｍ−１）、８−（２ｍ−１）、４−（２ｍ−１）
、２−（２ｍ−」を「・・・１６ｘ（２ｍ−ｘ）、ｓｘ
（２ｍ−１）、４ｘ（２ｍ−１）、２Ｘ（２ｒｎ−Ｊと
訂正します。 ２ 第９頁第４行目の記載［〜１，２０１−４Ｊを「〜
２０１−４Ｊと訂正します。 ３ 同頁第９行目の記載「・・・の時の」を「・・・の
時０」と訂正します。 ４、第１０頁第１８行目の記載「・・・と称する）２進
」を［・・・と称する）は２進」と訂正し゛ます。 、′−２・ 代理人 弁１士 内 原 晋 （九−；゛・ミー。
示した回路３を詳細に示す図、第３Ａ図および第３Ｂ図
は動作を説明するためのタイムチャートおよび第４図は
メモリのバンク構成と番地付けを示した図である。 第１図から第４図において、１・・・・・・要素間距離
レジスタ、２・・・・・・デコード回路、３・・・・・
・周期決定回路、４・・・・・・カウント・レジスタ、
５・・・・・・減算回路、６・・・・・・検出回路、７
・・・・・・フリップフロップ、８・・・・・・オア回
路、１０１・・・・・・要素間距離、１１０・・・・・
・要素間距離レジスタストローブ信号、１０４・・・・
・・メモリバンク数情１１．ｘｏ５・・・・・・バンク
アクセスサイクル時間情報、１０９・・・・・・メモリ
アクセス要求有効信号、１０２，１０３ｔ１０６〜１０
８．ｌ１ｌｓ１１２・・・・・・結線、２１・・・・・
・選択回路、２２・・・・・・切上げ回路、２３・・・
・・・シフト回路、２０１，２０２・・・・・・結線。 笠 ／ 図 筒 ２ 図 ｚ３Ａ図 篤 、３８ 図 ｚ４図 手続補正書（自発） ５！″！、’ｉＬ、−・０ ■８和 イ［で４月 日 特許庁長官 殿 １、事件の表示 昭和５８年特 許 願第１６５９５５
号２、発明の名称 メモリアクセス制御方式３、補正を
する者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田ビ
ル日本電気株式会社内 ５ 補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書の発明の詳細な説明の欄を下記のように訂正しま
す。 記 １、第８頁第１行目および第２行″目の記載「・・・１
６（２ｍ−１）、８−（２ｍ−１）、４−（２ｍ−１）
、２−（２ｍ−」を「・・・１６ｘ（２ｍ−ｘ）、ｓｘ
（２ｍ−１）、４ｘ（２ｍ−１）、２Ｘ（２ｒｎ−Ｊと
訂正します。 ２ 第９頁第４行目の記載［〜１，２０１−４Ｊを「〜
２０１−４Ｊと訂正します。 ３ 同頁第９行目の記載「・・・の時の」を「・・・の
時０」と訂正します。 ４、第１０頁第１８行目の記載「・・・と称する）２進
」を［・・・と称する）は２進」と訂正し゛ます。 、′−２・ 代理人 弁１士 内 原 晋 （九−；゛・ミー。
Claims (1)
- 【特許請求の範囲】 １、互いに独立にアクセス可能な複数のバンクから構成
されバンク類に番地付けがなされたメモリに対するメ複
数のデータがメモリ上に一定間隔で配置された／または
されるデータのアクセスを制御する方式であって、 データの間隔を解読する手段と、 前記メモリのバンク数を知らしめる手段と、前記メモリ
のバンクアクセスサイクル時間を知らしめる手段と、 前記解読手段により解読された間隔情報と、前記メモリ
のバンク数と、前記メモリのバンクアクセスサイクル時
間とに基づいてアクセスしようとするバンクを予測しバ
ンクの管理を行なう手段とを合すぐと左を戚微に寸ふメ
モリアクセス制御方式２、互いに独立にアクセス可能な
複数のバンクから構成されバンク類に番地付けがなされ
たメモリに対する複数のデータがメモリ上に一定間隔で
配置された、またはされるデータのアクセスを制御する
方式であって。 データの間隔を解読する手段と、 前記メモリのバンク数を知らしめる手段と、前記メモリ
のバンクアクセスサイクル時間を知らしめる手段と、 前記解読手段により解読された間隔情報と、前記メモリ
のバンク数と、前記メモリのバンクアクセスサイクル時
間にもとづ（・て前記メモリの同一バンクに対して前記
バンクアクセスサイクル時間内にアクセス要求が送出さ
れないように前記メモリに対するアクセス要求を送出す
る周期を決定する手段とを含むことを特徴とするメモリ
アクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16595583A JPS6057447A (ja) | 1983-09-09 | 1983-09-09 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16595583A JPS6057447A (ja) | 1983-09-09 | 1983-09-09 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057447A true JPS6057447A (ja) | 1985-04-03 |
| JPH0139136B2 JPH0139136B2 (ja) | 1989-08-18 |
Family
ID=15822188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16595583A Granted JPS6057447A (ja) | 1983-09-09 | 1983-09-09 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057447A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992003791A1 (en) * | 1990-08-24 | 1992-03-05 | Fujitsu Limited | Memory access system |
| US5251309A (en) * | 1988-11-07 | 1993-10-05 | Nec Corporation | System for measuring the efficiency of accessing vector elements using interelement distance of vector data or bank conflicts |
-
1983
- 1983-09-09 JP JP16595583A patent/JPS6057447A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5251309A (en) * | 1988-11-07 | 1993-10-05 | Nec Corporation | System for measuring the efficiency of accessing vector elements using interelement distance of vector data or bank conflicts |
| WO1992003791A1 (en) * | 1990-08-24 | 1992-03-05 | Fujitsu Limited | Memory access system |
| US5586282A (en) * | 1990-08-24 | 1996-12-17 | Fujitsu Limited | Memory system employing pipeline process for accessing memory banks |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0139136B2 (ja) | 1989-08-18 |
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