JP2763407B2

JP2763407B2 - 多重化装置

Info

Publication number: JP2763407B2
Application number: JP1571991A
Authority: JP
Inventors: 平明長瀬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-01-17
Filing date: 1991-01-17
Publication date: 1998-06-11
Anticipated expiration: 2013-06-11
Also published as: JPH04243333A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、多数のノードから出
力されたデータを多重化するとともに、多重化されたデ
ータを分離して各ノードに供給する多重化装置に関する
ものである。

【０００２】

【従来の技術】図７は従来の多重化装置を示すブロック
図である。図において、１２はアドレコントロールメモ
リ（ＡＣＭ）やクロック信号を供給する部分を有する共
通制御部３２が実装された基本段、２２は共通制御部３
２を含まない増設段である。

【０００３】また、６２Ａ，６２Ｂは基本段１２内のノ
ード、６２Ｃ，６２Ｄは増設段２２内のノードである。
そして、共通制御部３２から引き出されたクロック信号
線７およびＡＣＭ出力線８とデータ線７とは、レピータ
４１，５１およびバスレピータ用ケーブル２００を介し
て増設段２２内のクロック信号線７１、ＡＣＭ出力線８
１およびデータ線９１に接続される。なお、以下、クロ
ック信号線７，７１、ＡＣＭ出力線８，８１における信
号も、クロック信号７，７１、ＡＣＭ出力８，８１のよ
うに記載する。

【０００４】次に動作について図９のタイミング図を参
照して説明する。共通制御部３２に設けられているＡＣ
Ｍは、例えば図８に示すような構造となっている。図８
において、アドレス＃１〜＃Ｎには、それぞれ、データ
を送信すべきノードと受信すべきノードを示すアドレス
データが格納されている。図８中で、Ａ〜Ｄはそれぞれ
ノード６２Ａ〜６２Ｄを示している。そして、共通制御
部３２は、クロック信号７に同期して、ＡＣＭの内容を
１ワード（図８のＡＣＭにはＮワードが設定されている
ことになる。）ずつＡＣＭ出力８として出力する。な
お、ＡＣＭの＃Ｎの内容の出力されると、次は＃１の内
容が出力される。このＡＣＭ出力８は、レピータ４，
５、バスレピータ用ケーブル２００を介してＡＣＭ出力
８１として増設段２２にも供給される。

【０００５】図９のタイミング図に示すように、ＡＣＭ
出力８，８１を入力した各ノード６Ａ〜６Ｄは、ＡＣＭ
出力８，８１の送信ノードを示す部分が自身を示してい
るときに、クロック信号７，７１の立下りに同期してデ
ータを、１クロックサイクルの期間、出力する。また、
各ノード６Ａ〜６Ｄは、ＡＣＭ出力８１，８１の受信ノ
ードを示す部分が自身を示しているときには、データ線
９，９１からクロック信号７，７１の立上りに同期して
データを取り込む。このようにして各ノード６Ａ〜６Ｄ
の間で、データ線９，９１を多重化使用してデータの送
受信が可能になる。

【０００６】ここで、基本段１２からみた増設段２２に
おけるクロック信号７１、ＡＣＭ出力８１およびデータ
線９１上のデータの遅延時間をｔ_dとする。（増設段２
２からみると基本段１２においても同様に遅延する。）
この遅延時間ｔ_dは、バスの物理的長さやレピータ４，
５に用いられる素子の動作遅延時間等にもとづく。特
に、レピータ４，５に用いられる素子による影響は大き
い。

【０００７】クロック信号７，７１の１サイクル時間を
ｔ_cとすると、ｔ_c≦４×ｔ_d ・・・（１）のとき、基本段１２のノード６Ａ，６Ｂと増設段２２の
ノード６Ｃ，６Ｄとの間のデータ送受信は不可能にな
る。例えば、ノード６Ｃからノード６Ａにデータを送信
する場合、およびノード６Ｂからノード６Ｄに送信する
場合に、データの送受信ができない。図９（ｅ），
（ｆ）において、＊で示した受信は不能であることを示
している。また、図９（ｅ），（ｆ）中の斜線はデータ
の衝突を示している。

【０００８】

【発明が解決しようとする課題】従来の多重化装置は以
上のように構成されているので、レピータ４，５による
信号の遅延に起因して、クロック信号７の速度が、最も
条件が悪い場合であっても送受信が可能になる速度に抑
えられ、データ送受信の高速化を阻害するという課題が
あった。特に、増設段２２が多数にわたる多段中継が行
われる場合には、レピータ４，５の数が増加し、この問
題はより顕著になる。

【０００９】この発明は上記のような課題を解消するた
めになされたもので、レピータの影響を受けない同一段
内のノード間のデータ送受信についてはクロック信号を
高速化し、全体としてデータ送受信の速度を高速化しう
る多重化装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係る多重化装
置は、共通制御部に、データの送信元と受信先とを示す
アドレスデータおよびその送信元と受信先とが異なる段
に存在することを示すデータ、つまりウェイト制御を指
示するデータが設定されるＡＣＭを設け、共通制御部ま
たは各ノードに、アドレスデータが出力されたときにウ
ェイト制御を指示する有意なデータが出力された場合
に、クロック信号の速度を実質的に低下させるウェイト
制御手段を設けたものである。

【００１１】

【作用】この発明におけるウェイト制御手段は、各ノー
ドに与えられるクロック信号の速度を実質的に低下さ
せ、各ノードがデータを出力している期間をクロック信
号が低下していないときに比べて長くすることを可能に
し、その結果、データ送受信を保証しうるクロック信号
の速度を全体として上げることを可能にする。

【００１２】

【実施例】以下、この発明の一実施例を図について説明
する。図１において、１は基本段、２は増設段、３は図
２に示す構造のＡＣＭを有する共通制御部、４，５はレ
ピータ、６Ａ〜６Ｄはウェイト制御信号１０，１０１に
応じてウェイト制御を行うウェイト制御部６０が付加さ
れたノードであり、その他のものは同一符号を付して図
７に示したものと同一のものである。この場合には、各
ノード６Ａ〜６Ｄに設けられたウェイト制御部６０がウ
ェイト制御手段となる。

【００１３】次に動作について説明する。この場合に
は、ＡＣＭは、図２に示すように、送信ノードを示すア
ドレスデータおよび受信ノードを示すアドレスデータに
加えて、ウェイト制御を指示するデータが設定される。
また、ウェイト制御を指示する場合には、同一アドレス
データが連続した２ワードに設定される。そして、共通
制御部３は、クロック信号７に同期してアドレスデータ
をＡＣＭ出力８として出力するとともに、ウェイト制御
を指示するデータをウェイト制御信号１０として出力す
る。

【００１４】ＡＣＭ出力８，８１によって送信ノードに
指定された各ノード６Ａ〜６Ｄにおいて、ウェイト制御
部６０は、ウェイト制御信号を検出すると、送信データ
のウェイト制御を行う。この場合には、図３に示すよう
に、クロック信号７，７１の２クロックサイクルにわた
って送信データをデータ出力線９，９１に出力する。Ａ
ＣＭには、同一段内のノード６Ａ，６Ｂ（または、ノー
ド６Ｃ，６Ｄ）間のデータ送受信が行われる場合に、ウ
ェイト制御を指示するデータが設定されていないので、
そのようなデータ送受信が行われる場合には、ウェイト
制御信号１０，１０１はオフ状態である。例えば、ノー
ド６Ａとノード６Ｂとの間のデータ送受信やノード６Ｃ
とノード６Ｄとの間のデータ送受信が行われる場合に
は、ウェイト制御信号１０，１０１はオフ状態である。
よって、その場合には、従来の場合と同様にデータの送
受信が行われる。

【００１５】一方、ノード６Ａ，６Ｂとノード６Ｃ，６
Ｄとの間のデータ送受信が行われる場合には、ウェイト
制御を指示するデータが設定され、かつ、同一のアドレ
スデータが２ワードにわたって設定されている。よっ
て、ノード６Ａ，６Ｂとノード６Ｃ，６Ｄとの間のデー
タ送受信が行われる場合には、ウェイト制御信号１０，
１０１はオン状態となり、かつ、ＡＣＭ出力８，８１は
２クロックサイクルにわたって同一状態に維持される。

【００１６】ＡＣＭ出力８，８１の内容によって送信ノ
ードに指定されたノード６Ａ〜６Ｄは、クロック信号
７，７１の立下りに同期してデータをデータ出力線９，
９１に送出するが、このとき、ウェイト制御信号１０，
１０１がオン状態であることを検出したウェイト制御部
６０は、２クロックサイクルにわたって、そのデータの
データ出力線９，９１に対する出力状態を維持する。す
なわち、ウェイト制御部６０に処理によって、そのウェ
イト制御部６０を含むノード６Ａ〜６Ｄは、クロック信
号７，７１の速度の半分の速度のクロック信号に応じて
データを出力していることと等価な動作を行っているこ
とになる。そして、ＡＣＭ出力８，８１の内容によって
受信ノードに指定されたノード６Ａ〜６Ｄは、クロック
信号７，７１の立上りに同期してデータ出力線９，９１
からデータを引き取る。

【００１７】異なる段に存在する各ノード間のデータ送
受信時には、データ送受信に２クロックが割り当てられ
ることから、ｔ_c＞２×ｔ_d ・・・（２）であれば、全てのノード６Ａ〜６Ｄ間でデータの送受信
が可能である。従来の場合には、（１）式より、ｔ_c＞４×ｔ_d ・・・（３）のときに、全てのノード６２Ａ〜６２Ｄ間でデータの送
受信が可能であった。（２）式と（３）式とを比較する
と、ｔ_dは同一の値であるから、本実施例によれば、従
来の場合に比べてクロックの１サイクル時間ｔ_cを半分
にできる。すなわちクロック信号７の速度を２倍にでき
る。

【００１８】異なる段に存在する各ノード間のデータ送
受信には２クロックが割り当てられていることから、そ
の場合には、１回のデータ送受信に要する時間は従来の
場合と同じであるが、同一段に存在する各ノード間の１
回のデータ送受信に要する時間は従来の場合の半分であ
る。よって、全体として、データ送受信に要する時間
は、従来の場合に比べて、１／２〜１倍の間の値とな
る。すなわち、多重化容量を、１〜２倍にすることがで
きる。

【００１９】なお、上記実施例では、ウェイト制御信号
１０，１０１を各ノード６Ａ〜６Ｄに与えて、ノード６
Ａ〜６Ｄ側でウェイト制御を実行するようにしたものに
ついて説明したが、共通制御部３側でウェイト制御を実
行することもできる。

【００２０】図４は、ウェイト制御を実行する共通制御
部３１を設けたこの発明の他の実施例による多重化装置
を示すブロック図である。図において、１１は基本段、
２１は増設段を示し、６２Ａ〜６２Ｄは図７に示したも
のと同一のノードである。また、共通制御部３１は、図
２に示すＡＣＭに加えて例えば図５（ａ）に示すクロッ
ク生成回路を備えている。この場合には、クロック生成
回路がウェイト制御手段となる。なお、ウェイト制御信
号は、共通制御部３１から出力されない。

【００２１】次に動作について図６のタイミング図を参
照して説明する。共通制御部３１において、クロック生
成回路は、図５（ａ）に示すように構成されているの
で、ウェイト制御信号がオフ状態のときには、基準クロ
ック信号をそのままクロック信号７として出力する。ま
た、ウェイト制御信号がオン状態になると、基準クロッ
ク信号の１パルス分がゲートされる。よって、図５
（ｄ）に破線で示すように、基準クロック信号から１パ
ルス抜かれた信号がクロック信号７として出力される。

【００２２】また、共通制御部３１は、このようにして
作成されたクロック信号７に同期して、ＡＣＭ内のアド
レスデータをＡＣＭ出力８として出力する。同時に出力
されるウェイト制御を指示するデータは、クロック生成
回路に与えられるウェイト制御信号となる。このように
して作成されたクロック信号７を用いれば、図６に示す
ように、異なる段に存在する各ノード間のデータ送受信
に基準クロック信号の２クロックが割り当てられたこと
と等価であり、データ出力線９，９１におけるデータの
様子は第１の実施例の場合と同様になる。なお、上記各
実施例では、増設段２，２１を１つ設けたものについて
説明したが、２つ以上設けたものであってもよく、上記
各実施例と同様の効果を奏する。

【００２３】

【発明の効果】以上のように、この発明によれば、多重
化装置を、データの送信元のノードと受信先のノードと
が異なる段に存在する場合には、ウェイト制御手段によ
りウェイト制御を行うように構成したので、同一段に存
在するノード間のデータ送受信についてはクロック信号
の速度を相対的に向上させることができ、全体としてデ
ータ送受信に要する時間が低減でき、多重化容量を向上
させたものが得られる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による多重化装置を示すブ
ロック図である。

【図２】ＡＣＭの構造を示す説明図である。

【図３】図１に示した装置の動作を説明するためのタイ
ミング図である。

【図４】この発明の他の実施例による多重化装置を示す
ブロック図である。

【図５】図５（ａ）はクロック生成回路の一例を示す回
路であり、図５（ｂ），（ｃ），（ｄ）はその動作を説
明するためのタイミング図である。

【図６】図４に示した装置の動作を説明するためのタイ
ミング図である。

【図７】従来の多重化装置を示すブロック図である。

【図８】従来のＡＣＭの構造を示す説明図である。

【図９】図７に示したものの動作を説明するためのタイ
ミング図である。

【符号の説明】

１基本段２増設段３共通制御部４，５レピータ６Ａ〜６Ｄノード６０ウェイト制御部（ウェイト制御手段）なお、図中、同一符号は同一、または相当部分を示す。

Claims

(57)【特許請求の範囲】

【請求項１】データの送信元と受信元とを示すアドレ
スデータが設定されたアドレスコントロールメモリを有
し、かつ、クロック信号およびこのクロック信号に同期
した前記アドレスデータを出力する共通制御部（３）、
および前記アドレスデータによって指定され前記クロッ
ク信号に同期して前記データを送受信する複数のノード
（６Ａ），（６Ｂ）を有する基本段（１）と、前記基本
段にレピータ（４），（５）を介して接続されるととも
に、前記アドレスデータによって指定された前記クロッ
ク信号に同期して前記データを送受信する複数のノード
（６Ｃ），（６Ｄ）を有する１つまたは複数の増設段
（２）と、前記レピータ（４），（５）を通過するとと
もに、前記各ノード（６Ａ）〜（６Ｄ）が送受信する前
記データが伝送されるデータ線（９），（９１）と、前
記レピータ（４），（５）を通過するとともに、前記各
ノードに前記アドレスデータを供給するアドレスコント
ロールメモリ出力線（８），（８１）と、前記レピータ
（４），（５）を通過するとともに、前記各ノードに前
記クロック信号を供給するクロック信号線（７），（７
１）とを備えた多重化装置において、前記アドレスコン
トロールメモリに、前記データの送信元のノードと受信
先のノードとが異なる段に存在する場合に有意となると
ともに前記アドレスデータとともに出力されるデータで
あってウェイト制御を指示するデータが設定される領域
を設け、前記共通制御部または前各ノードに、前記アド
レスデータが出力されたときに前記ウェイト制御を指示
する有意なデータが出力された場合に、前記クロック信
号の速度を実質的に低下させるウェイト制御手段（６
０）を設けたことを特徴とする多重化装置。