JPH1065661A - フレーム同期保護回路 - Google Patents
フレーム同期保護回路Info
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- JPH1065661A JPH1065661A JP8222387A JP22238796A JPH1065661A JP H1065661 A JPH1065661 A JP H1065661A JP 8222387 A JP8222387 A JP 8222387A JP 22238796 A JP22238796 A JP 22238796A JP H1065661 A JPH1065661 A JP H1065661A
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Abstract
(57)【要約】
【課題】 従来は、最初のフレームのフレーム同期信号
が確定する1フレーム後までメモリ等を使用してデータ
を遅延させる必要がある。 【解決手段】 フレーム同期パターン検出回路10は、
同期ワードに続いてフレーム番号ワードと、フレーム番
号ワードの値に対し所定の関係に設定された値のフレー
ム番号誤り検出ワードと、データワードとが時系列的に
合成されたフレームフォーマットの入力データ信号aを
入力信号として受け、同期ワードが既知のフレーム同期
パターンと一致するかどうか検出してフレーム同期パタ
ーン検出信号cを出力する。フレーム番号誤り検出回路
20は、入力データ信号aを入力信号として受け、フレ
ーム番号誤り検出信号dを出力する。AND回路40は
フレーム番号誤り検出信号dとシフトレジスタ30によ
り遅延されたフレーム同期パターン信号eとの一致を検
出して、フレーム同期信号fを出力する。
が確定する1フレーム後までメモリ等を使用してデータ
を遅延させる必要がある。 【解決手段】 フレーム同期パターン検出回路10は、
同期ワードに続いてフレーム番号ワードと、フレーム番
号ワードの値に対し所定の関係に設定された値のフレー
ム番号誤り検出ワードと、データワードとが時系列的に
合成されたフレームフォーマットの入力データ信号aを
入力信号として受け、同期ワードが既知のフレーム同期
パターンと一致するかどうか検出してフレーム同期パタ
ーン検出信号cを出力する。フレーム番号誤り検出回路
20は、入力データ信号aを入力信号として受け、フレ
ーム番号誤り検出信号dを出力する。AND回路40は
フレーム番号誤り検出信号dとシフトレジスタ30によ
り遅延されたフレーム同期パターン信号eとの一致を検
出して、フレーム同期信号fを出力する。
Description
【0001】
【発明の属する技術分野】本発明はフレーム同期保護回
路に係り、特にフレーム番号ワードとフレーム番号誤り
検出ワードとを持つ入力データ信号からのフレーム同期
信号を検出するフレーム同期保護回路に関する。
路に係り、特にフレーム番号ワードとフレーム番号誤り
検出ワードとを持つ入力データ信号からのフレーム同期
信号を検出するフレーム同期保護回路に関する。
【0002】
【従来の技術】従来より、入力データ信号中のフレーム
同期信号の検出は、予め定められたフレーム同期信号パ
ターンとの一致により、あるいは所定のビット数までの
誤りならばフレーム同期信号であると判断することによ
って行われている。しかし、フレーム同期信号以外の部
分の入力データ信号が伝送系のビット誤りによってフレ
ーム同期パターンと偶然に一致した時、そのデータをフ
レーム同期ワードであると誤検出してしまうことにな
る。
同期信号の検出は、予め定められたフレーム同期信号パ
ターンとの一致により、あるいは所定のビット数までの
誤りならばフレーム同期信号であると判断することによ
って行われている。しかし、フレーム同期信号以外の部
分の入力データ信号が伝送系のビット誤りによってフレ
ーム同期パターンと偶然に一致した時、そのデータをフ
レーム同期ワードであると誤検出してしまうことにな
る。
【0003】そこで、従来のフレーム同期保護回路で
は、誤ったフレーム同期信号を検出しないように、フレ
ーム同期信号の発生の周期性を利用することが行われ
る。例えば、あるフレームから検出されたフレーム同期
信号を1フレーム遅延させて次のフレームで検出される
フレーム同期信号との論理積をとった信号を出力フレー
ム同期信号とすることが行われている。
は、誤ったフレーム同期信号を検出しないように、フレ
ーム同期信号の発生の周期性を利用することが行われ
る。例えば、あるフレームから検出されたフレーム同期
信号を1フレーム遅延させて次のフレームで検出される
フレーム同期信号との論理積をとった信号を出力フレー
ム同期信号とすることが行われている。
【0004】
【発明が解決しようとする課題】しかるに、上記の従来
のフレーム同期保護回路では、あるフレームから検出さ
れたフレーム同期信号を1フレーム遅延させて次のフレ
ームで検出されるフレーム同期信号との論理積をとった
信号を出力フレーム同期信号とする構成であるため、最
初に検出された同期パターンに続くデータを正しく検出
するためには、この最初のフレームのフレーム同期信号
が確定する1フレーム後までメモリ等を使用してデータ
を遅延させる必要がある。
のフレーム同期保護回路では、あるフレームから検出さ
れたフレーム同期信号を1フレーム遅延させて次のフレ
ームで検出されるフレーム同期信号との論理積をとった
信号を出力フレーム同期信号とする構成であるため、最
初に検出された同期パターンに続くデータを正しく検出
するためには、この最初のフレームのフレーム同期信号
が確定する1フレーム後までメモリ等を使用してデータ
を遅延させる必要がある。
【0005】本発明は上記の点に鑑みなされたもので、
メモリ等を使用しなくとも、最初に検出された同期パタ
ーンに続くデータを検出するための同期保護を行い得る
フレーム同期保護回路を提供することを目的とする。
メモリ等を使用しなくとも、最初に検出された同期パタ
ーンに続くデータを検出するための同期保護を行い得る
フレーム同期保護回路を提供することを目的とする。
【0006】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、同期ワードに続いてフレーム番号ワード
と、フレーム番号ワードの値に対し所定の関係に設定さ
れた値のフレーム番号誤り検出ワードと、データワード
とが時系列的に合成されたフレームフォーマットの入力
データ信号を入力信号として受け、同期ワードが既知の
フレーム同期パターンと一致するかどうか検出してフレ
ーム同期パターン検出信号を出力するフレーム同期パタ
ーン検出回路と、入力データ信号を入力信号として受
け、フレーム番号ワードとフレーム番号誤り検出ワード
とからフレーム番号ワードの誤りの有無を示すフレーム
番号誤り検出信号を出力するフレーム番号誤り検出回路
と、フレーム番号誤り検出回路による検出に要する時間
分、フレーム同期パターン検出信号を遅延する遅延回路
と、フレーム番号誤り検出信号と遅延回路の出力信号と
の一致を検出して、両信号が一致するときフレーム同期
信号を出力する論理回路とを有する構成としたものであ
る。
め、本発明は、同期ワードに続いてフレーム番号ワード
と、フレーム番号ワードの値に対し所定の関係に設定さ
れた値のフレーム番号誤り検出ワードと、データワード
とが時系列的に合成されたフレームフォーマットの入力
データ信号を入力信号として受け、同期ワードが既知の
フレーム同期パターンと一致するかどうか検出してフレ
ーム同期パターン検出信号を出力するフレーム同期パタ
ーン検出回路と、入力データ信号を入力信号として受
け、フレーム番号ワードとフレーム番号誤り検出ワード
とからフレーム番号ワードの誤りの有無を示すフレーム
番号誤り検出信号を出力するフレーム番号誤り検出回路
と、フレーム番号誤り検出回路による検出に要する時間
分、フレーム同期パターン検出信号を遅延する遅延回路
と、フレーム番号誤り検出信号と遅延回路の出力信号と
の一致を検出して、両信号が一致するときフレーム同期
信号を出力する論理回路とを有する構成としたものであ
る。
【0007】また、本発明におけるフレーム番号誤り検
出ワードの値は、フレーム番号ワードの値の1の補数形
式の値であり、フレーム番号誤り検出回路は、入力デー
タ信号を直並列変換する、フレーム番号ワードとフレー
ム番号誤り検出ワードの合計ビット数分の容量を持つシ
フトレジスタと、シフトレジスタの並列出力を2分割し
たとき上位側の並列出力と下位側の並列出力の一方を論
理反転して論理反転していない方の出力と一致をとりフ
レーム番号誤り検出信号を出力する一致回路とからなる
ことを特徴とする。
出ワードの値は、フレーム番号ワードの値の1の補数形
式の値であり、フレーム番号誤り検出回路は、入力デー
タ信号を直並列変換する、フレーム番号ワードとフレー
ム番号誤り検出ワードの合計ビット数分の容量を持つシ
フトレジスタと、シフトレジスタの並列出力を2分割し
たとき上位側の並列出力と下位側の並列出力の一方を論
理反転して論理反転していない方の出力と一致をとりフ
レーム番号誤り検出信号を出力する一致回路とからなる
ことを特徴とする。
【0008】本発明では、フレーム同期パターン検出回
路により入力データ信号中のフレーム同期パターンを検
出して得たフレーム同期パターン検出信号と、フレーム
番号誤り検出回路により入力データ信号中の同期ワード
に続くフレーム番号ワードの誤りの有無を検出して得た
フレーム番号誤り検出信号とに基づいて、フレーム番号
ワードに誤りがないときにはフレーム同期信号を出力す
る。従って、フレーム同期パターンが最初に検出された
フレームからフレーム同期信号を出力することができ
る。
路により入力データ信号中のフレーム同期パターンを検
出して得たフレーム同期パターン検出信号と、フレーム
番号誤り検出回路により入力データ信号中の同期ワード
に続くフレーム番号ワードの誤りの有無を検出して得た
フレーム番号誤り検出信号とに基づいて、フレーム番号
ワードに誤りがないときにはフレーム同期信号を出力す
る。従って、フレーム同期パターンが最初に検出された
フレームからフレーム同期信号を出力することができ
る。
【0009】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
て図面と共に説明する。
【0010】図1は本発明になるフレーム同期保護回路
の一実施の形態の回路図を示す。この実施の形態は、入
力端子1、2を介して入力データ信号a、データシフト
クロックbが入力されるフレーム同期パターン検出回路
10と、入力端子1、2を介して入力データ信号a、デ
ータシフトクロックbが入力されるフレーム番号誤り検
出回路20と、フレーム同期パターン検出回路10から
フレーム同期パターン検出信号cと上記データシフトク
ロックbが入力されるシリアル入力シリアル出力シフト
レジスタ30と、フレーム番号誤り検出回路20からの
フレーム番号誤り検出信号d及びシフトレジスタ30か
らの遅延フレーム同期パターン検出信号eがそれぞれ入
力される2入力AND回路40から構成され、出力端子
3へフレーム同期信号を出力する構成である。
の一実施の形態の回路図を示す。この実施の形態は、入
力端子1、2を介して入力データ信号a、データシフト
クロックbが入力されるフレーム同期パターン検出回路
10と、入力端子1、2を介して入力データ信号a、デ
ータシフトクロックbが入力されるフレーム番号誤り検
出回路20と、フレーム同期パターン検出回路10から
フレーム同期パターン検出信号cと上記データシフトク
ロックbが入力されるシリアル入力シリアル出力シフト
レジスタ30と、フレーム番号誤り検出回路20からの
フレーム番号誤り検出信号d及びシフトレジスタ30か
らの遅延フレーム同期パターン検出信号eがそれぞれ入
力される2入力AND回路40から構成され、出力端子
3へフレーム同期信号を出力する構成である。
【0011】フレーム同期パターン検出回路10は、1
6ビットシリアル入力パラレル出力シフトレジスタ1
1、16個の2入力排他的論理和(EXOR)回路1
2、フレーム同期パターン発生回路13及び16入力N
OR回路14から構成されており、入力データ信号aと
フレーム同期パターンとが所定の一致条件を満足する度
にフレーム同期パターン検出信号cを出力する。
6ビットシリアル入力パラレル出力シフトレジスタ1
1、16個の2入力排他的論理和(EXOR)回路1
2、フレーム同期パターン発生回路13及び16入力N
OR回路14から構成されており、入力データ信号aと
フレーム同期パターンとが所定の一致条件を満足する度
にフレーム同期パターン検出信号cを出力する。
【0012】また、フレーム番号誤り検出回路20は、
16ビットシリアル入力パラレル出力シフトレジスタ2
1、8個のインバータ22、8個の2入力EXOR回路
23及び8入力NOR回路24から構成されており、入
力データ信号aから検出したフレーム番号の誤りを検出
する。
16ビットシリアル入力パラレル出力シフトレジスタ2
1、8個のインバータ22、8個の2入力EXOR回路
23及び8入力NOR回路24から構成されており、入
力データ信号aから検出したフレーム番号の誤りを検出
する。
【0013】この実施の形態の入力端子1に入力される
入力データ信号aは、図2に示す如きフォーマットとさ
れている。この入力データ信号aは1ワード8ビットの
最上位ビット(MSB)ファーストのシリアルデータで
あり、第1の同期ワード51、第2の同期ワード52、
フレーム番号ワード53、フレーム番号誤り検出ワード
54、及び複数ワードのデータワード55が時系列的に
合成された構成である。
入力データ信号aは、図2に示す如きフォーマットとさ
れている。この入力データ信号aは1ワード8ビットの
最上位ビット(MSB)ファーストのシリアルデータで
あり、第1の同期ワード51、第2の同期ワード52、
フレーム番号ワード53、フレーム番号誤り検出ワード
54、及び複数ワードのデータワード55が時系列的に
合成された構成である。
【0014】同期ワード51及び52は既知の16ビッ
トフレーム同期パターンに設定されている。フレーム番
号ワード53はフレーム毎に付加された、フレームの順
番を示すフレーム番号が配置されるワードである。フレ
ーム番号誤り検出ワード54はフレーム番号ワード53
の値の1の補数形式の値に設定される。
トフレーム同期パターンに設定されている。フレーム番
号ワード53はフレーム毎に付加された、フレームの順
番を示すフレーム番号が配置されるワードである。フレ
ーム番号誤り検出ワード54はフレーム番号ワード53
の値の1の補数形式の値に設定される。
【0015】次に、図1の実施の形態の動作について説
明する。図2及び図3に示すフォーマットの入力データ
信号aは、入力端子1を介してフレーム同期パターン検
出回路10内の16ビットシリアル入力パラレル出力シ
フトレジスタ11にシリアルに入力され、ここで入力端
子2より入力される図3に示す波形のデータシフトクロ
ックbに同期して右方向へシフトされていくと共に、直
並列変換されて16ビット並列出力端子より16個の2
入力EXOR回路12の一方の入力端子に入力される。
明する。図2及び図3に示すフォーマットの入力データ
信号aは、入力端子1を介してフレーム同期パターン検
出回路10内の16ビットシリアル入力パラレル出力シ
フトレジスタ11にシリアルに入力され、ここで入力端
子2より入力される図3に示す波形のデータシフトクロ
ックbに同期して右方向へシフトされていくと共に、直
並列変換されて16ビット並列出力端子より16個の2
入力EXOR回路12の一方の入力端子に入力される。
【0016】2入力EXOR回路12の他方の入力端子
には、フレーム同期パターン発生回路13よりパラレル
出力されている既知の16ビットのフレーム同期パター
ンの各ビットが入力されており、2入力EXOR回路1
2はその入力フレーム同期パターンの1ビットの値と入
力データ信号aの1ビットの値とが一致するときローレ
ベルの信号を出力する。
には、フレーム同期パターン発生回路13よりパラレル
出力されている既知の16ビットのフレーム同期パター
ンの各ビットが入力されており、2入力EXOR回路1
2はその入力フレーム同期パターンの1ビットの値と入
力データ信号aの1ビットの値とが一致するときローレ
ベルの信号を出力する。
【0017】16入力NOR回路14はこれら16個の
2入力OR回路12の出力信号がすべてローレベルのと
き、すなわち、16ビットシリアル入力パラレル出力シ
フトレジスタ11からパラレル出力される入力データ信
号aの16ビットの値がフレーム同期パターンとすべて
一致するときのみ、図3に示すようにハイレベルとなる
フレーム同期パターン検出信号cを出力する。ここでは
入力データ信号aが第1の同期ワード51及び第2の同
期ワード52の計16ビットが16ビットシリアル入力
パラレル出力シフトレジスタ11の全段に保持されて出
力されたときに、ハイレベルのフレーム同期パターン検
出信号cが出力されている。
2入力OR回路12の出力信号がすべてローレベルのと
き、すなわち、16ビットシリアル入力パラレル出力シ
フトレジスタ11からパラレル出力される入力データ信
号aの16ビットの値がフレーム同期パターンとすべて
一致するときのみ、図3に示すようにハイレベルとなる
フレーム同期パターン検出信号cを出力する。ここでは
入力データ信号aが第1の同期ワード51及び第2の同
期ワード52の計16ビットが16ビットシリアル入力
パラレル出力シフトレジスタ11の全段に保持されて出
力されたときに、ハイレベルのフレーム同期パターン検
出信号cが出力されている。
【0018】一方、上記入力データ信号aはまた、入力
端子1を介してフレーム番号誤り検出回路20内の16
ビットシリアル入力パラレル出力シフトレジスタ21に
シリアルに入力され、ここで入力端子2より入力される
図3に示す波形のデータシフトクロックbに同期して右
方向へシフトされていくと共に、直並列変換されて16
ビット並列出力端子より出力される。
端子1を介してフレーム番号誤り検出回路20内の16
ビットシリアル入力パラレル出力シフトレジスタ21に
シリアルに入力され、ここで入力端子2より入力される
図3に示す波形のデータシフトクロックbに同期して右
方向へシフトされていくと共に、直並列変換されて16
ビット並列出力端子より出力される。
【0019】この16ビットシリアル入力パラレル出力
シフトレジスタ21の16ビットパラレル出力データの
うち、下位8ビットの各出力データはそれぞれインバー
タ22により論理が反転された後、8個の2入力EXO
R回路23の一方の入力端子に入力される。16ビット
シリアル入力パラレル出力シフトレジスタ21の16ビ
ットパラレル出力データのうち、上位8ビットの各出力
データはそれぞれ直接に8個の2入力EXOR回路23
の他方の入力端子に入力される。
シフトレジスタ21の16ビットパラレル出力データの
うち、下位8ビットの各出力データはそれぞれインバー
タ22により論理が反転された後、8個の2入力EXO
R回路23の一方の入力端子に入力される。16ビット
シリアル入力パラレル出力シフトレジスタ21の16ビ
ットパラレル出力データのうち、上位8ビットの各出力
データはそれぞれ直接に8個の2入力EXOR回路23
の他方の入力端子に入力される。
【0020】2入力EXOR回路23は入力データ信号
aの上位8ビットの値と下位8ビットの論理反転値とを
対応するビット同士(すなわち、mビット目(ただし、
mは1〜8)とm+8ビット目同士)で比較し、両者が
共に同一値のときにローレベルの一致信号を出力する。
これら8個の2入力EXOR回路23の出力信号は、そ
れぞれ8入力NOR回路24に供給されて否定論理和を
とられる。従って、8個の2入力EXOR回路23の出
力信号がすべてローレベルのときにのみ、8入力NOR
回路24からはハイレベルのフレーム番号誤り検出信号
dが取り出される。
aの上位8ビットの値と下位8ビットの論理反転値とを
対応するビット同士(すなわち、mビット目(ただし、
mは1〜8)とm+8ビット目同士)で比較し、両者が
共に同一値のときにローレベルの一致信号を出力する。
これら8個の2入力EXOR回路23の出力信号は、そ
れぞれ8入力NOR回路24に供給されて否定論理和を
とられる。従って、8個の2入力EXOR回路23の出
力信号がすべてローレベルのときにのみ、8入力NOR
回路24からはハイレベルのフレーム番号誤り検出信号
dが取り出される。
【0021】ここで、16ビットシリアル入力パラレル
出力シフトレジスタ21の16ビットパラレル出力のう
ち、上位8ビットのパラレル出力にフレーム番号ワード
53が現れたとき、同時に下位8ビットパラレル出力に
フレーム番号誤り検出ワード54が現れる。フレーム番
号誤り検出ワード54はフレーム番号ワード53の1の
補数形式としているので、フレーム番号ワード53とビ
ット反転させたフレーム番号誤り検出ワード54が一致
したとき、フレーム番号ワード53の誤りがないことが
検出される。
出力シフトレジスタ21の16ビットパラレル出力のう
ち、上位8ビットのパラレル出力にフレーム番号ワード
53が現れたとき、同時に下位8ビットパラレル出力に
フレーム番号誤り検出ワード54が現れる。フレーム番
号誤り検出ワード54はフレーム番号ワード53の1の
補数形式としているので、フレーム番号ワード53とビ
ット反転させたフレーム番号誤り検出ワード54が一致
したとき、フレーム番号ワード53の誤りがないことが
検出される。
【0022】従って、図3に示すようにフレーム番号誤
り検出信号dがハイレベルのときはフレーム番号ワード
に誤りがなく、ローレベルのときはフレーム番号ワード
に誤りがあることを示している。このフレーム番号誤り
検出信号dは、2入力AND回路40の一方の入力端子
に入力される。
り検出信号dがハイレベルのときはフレーム番号ワード
に誤りがなく、ローレベルのときはフレーム番号ワード
に誤りがあることを示している。このフレーム番号誤り
検出信号dは、2入力AND回路40の一方の入力端子
に入力される。
【0023】一方、前記フレーム同期パターン検出信号
cは、データシフトクロックbと共にシリアル入力シリ
アル出力シフトレジスタ30に入力され、ここでフレー
ム番号誤り検出回路20でフレーム番号ワードとフレー
ム番号誤り検出ワードから得られるフレーム番号誤り検
出信号dが検出されるまでに必要な16クロック分遅延
され、図3に示すような遅延フレーム同期パターン検出
信号eとされてAND回路40の他方の入力端子に入力
される。
cは、データシフトクロックbと共にシリアル入力シリ
アル出力シフトレジスタ30に入力され、ここでフレー
ム番号誤り検出回路20でフレーム番号ワードとフレー
ム番号誤り検出ワードから得られるフレーム番号誤り検
出信号dが検出されるまでに必要な16クロック分遅延
され、図3に示すような遅延フレーム同期パターン検出
信号eとされてAND回路40の他方の入力端子に入力
される。
【0024】AND回路40は上記のフレーム番号誤り
検出信号dと遅延フレーム同期パターン検出信号eとの
論理積をとり、両信号d及びeが共にハイレベルのとき
にのみ、図3に示すようにハイレベルとなるフレーム同
期信号fを出力端子3へ出力する。すなわち、入力デー
タ信号aの同期ワード51及び52がそれぞれ所定のフ
レーム同期パターンに一致し、かつ、フレーム番号ワー
ド53に誤りがないときにのみハイレベルのフレーム同
期信号fが出力端子3へ出力される。
検出信号dと遅延フレーム同期パターン検出信号eとの
論理積をとり、両信号d及びeが共にハイレベルのとき
にのみ、図3に示すようにハイレベルとなるフレーム同
期信号fを出力端子3へ出力する。すなわち、入力デー
タ信号aの同期ワード51及び52がそれぞれ所定のフ
レーム同期パターンに一致し、かつ、フレーム番号ワー
ド53に誤りがないときにのみハイレベルのフレーム同
期信号fが出力端子3へ出力される。
【0025】従って、この実施の形態によれば、メモリ
を使用しなくとも入力データ信号aのうち最初に検出さ
れたフレーム同期パターンに続くデータワードを容易に
検出できるフレーム同期信号の保護ができる。
を使用しなくとも入力データ信号aのうち最初に検出さ
れたフレーム同期パターンに続くデータワードを容易に
検出できるフレーム同期信号の保護ができる。
【0026】なお、本発明は以上の実施の形態に限定さ
れるものではなく、例えばフレーム同期パターンの長さ
は16ビットのものに限定されるものではなく、また、
フレーム番号誤り検出ワード54の値はフレーム番号ワ
ード53の値と所定の演算式から生成されるような特定
の関係にあればよく、1の補数形式の値に限定されるも
のではない。
れるものではなく、例えばフレーム同期パターンの長さ
は16ビットのものに限定されるものではなく、また、
フレーム番号誤り検出ワード54の値はフレーム番号ワ
ード53の値と所定の演算式から生成されるような特定
の関係にあればよく、1の補数形式の値に限定されるも
のではない。
【0027】
【発明の効果】以上説明したように、本発明によれば、
フレーム同期パターン検出信号と、フレーム番号ワード
の誤りの有無を検出して得たフレーム番号誤り検出信号
とに基づいて、フレーム番号ワードに誤りがないときに
はフレーム同期信号を出力する構成とすることにより、
フレーム同期パターンが最初に検出されたフレームから
フレーム同期信号を出力することができるようにしたた
め、メモリを使用しなくともフレーム同期パターンが最
初に検出されたフレームのデータを容易に検出でき、メ
モリを有する従来装置に比し安価な構成によりフレーム
同期保護ができ、フレーム同期信号が確定する1フレー
ムを待たなくともフレーム同期保護が迅速にできる。
フレーム同期パターン検出信号と、フレーム番号ワード
の誤りの有無を検出して得たフレーム番号誤り検出信号
とに基づいて、フレーム番号ワードに誤りがないときに
はフレーム同期信号を出力する構成とすることにより、
フレーム同期パターンが最初に検出されたフレームから
フレーム同期信号を出力することができるようにしたた
め、メモリを使用しなくともフレーム同期パターンが最
初に検出されたフレームのデータを容易に検出でき、メ
モリを有する従来装置に比し安価な構成によりフレーム
同期保護ができ、フレーム同期信号が確定する1フレー
ムを待たなくともフレーム同期保護が迅速にできる。
【図1】本発明の一実施の形態の回路図である。
【図2】本発明の位置実施の形態における信号フォーマ
ットを示す図である。
ットを示す図である。
【図3】図1の各部の信号のタイミングチャートであ
る。
る。
1 データ信号入力端子 2 データシフトクロック入力端子 3 フレーム同期信号出力端子 10 フレーム同期パターン検出回路 11、21 16ビットシリアル入力パラレル出力シフ
トレジスタ 12、23 2入力排他的論理和(EXOR)回路 13 フレーム同期パターン発生回路 14 16入力NOR回路 20 フレーム番号誤り検出回路 22 インバータ 24 8入力NOR回路 30 シリアル入力シリアル出力シフトレジスタ 40 2入力AND回路 51、52 同期ワード 53 フレーム番号ワード 54 フレーム番号誤り検出ワード 55 データワード a 入力データ信号 b データシフトクロック c フレーム同期パターン検出信号 d フレーム番号誤り検出信号 e 遅延フレーム同期パターン検出信号 f フレーム同期信号
トレジスタ 12、23 2入力排他的論理和(EXOR)回路 13 フレーム同期パターン発生回路 14 16入力NOR回路 20 フレーム番号誤り検出回路 22 インバータ 24 8入力NOR回路 30 シリアル入力シリアル出力シフトレジスタ 40 2入力AND回路 51、52 同期ワード 53 フレーム番号ワード 54 フレーム番号誤り検出ワード 55 データワード a 入力データ信号 b データシフトクロック c フレーム同期パターン検出信号 d フレーム番号誤り検出信号 e 遅延フレーム同期パターン検出信号 f フレーム同期信号
Claims (2)
- 【請求項1】 同期ワードに続いてフレーム番号ワード
と、該フレーム番号ワードの値に対し所定の関係に設定
された値のフレーム番号誤り検出ワードと、データワー
ドとが時系列的に合成されたフレームフォーマットの入
力データ信号を入力信号として受け、前記同期ワードが
既知のフレーム同期パターンと一致するかどうか検出し
てフレーム同期パターン検出信号を出力するフレーム同
期パターン検出回路と、 前記入力データ信号を入力信号として受け、前記フレー
ム番号ワードと前記フレーム番号誤り検出ワードとから
前記フレーム番号ワードの誤りの有無を示すフレーム番
号誤り検出信号を出力するフレーム番号誤り検出回路
と、 前記フレーム番号誤り検出回路による検出に要する時間
分、前記フレーム同期パターン検出信号を遅延する遅延
回路と、 前記フレーム番号誤り検出信号と前記遅延回路の出力信
号との一致を検出して、両信号が一致するときフレーム
同期信号を出力する論理回路とを有することを特徴とす
るフレーム同期保護回路。 - 【請求項2】 前記フレーム番号誤り検出ワードの値
は、前記フレーム番号ワードの値の1の補数形式の値で
あり、前記フレーム番号誤り検出回路は、前記入力デー
タ信号を直並列変換する、前記フレーム番号ワードとフ
レーム番号誤り検出ワードの合計ビット数分の容量を持
つシフトレジスタと、該シフトレジスタの並列出力を2
分割したとき上位側の並列出力と下位側の並列出力の一
方を論理反転して論理反転していない方の出力と一致を
とり前記フレーム番号誤り検出信号を出力する一致回路
とからなることを特徴とする請求項1記載のフレーム同
期保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8222387A JP3052848B2 (ja) | 1996-08-23 | 1996-08-23 | フレーム同期保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8222387A JP3052848B2 (ja) | 1996-08-23 | 1996-08-23 | フレーム同期保護回路 |
Publications (2)
Publication Number | Publication Date |
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JPH1065661A true JPH1065661A (ja) | 1998-03-06 |
JP3052848B2 JP3052848B2 (ja) | 2000-06-19 |
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ID=16781573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP8222387A Expired - Fee Related JP3052848B2 (ja) | 1996-08-23 | 1996-08-23 | フレーム同期保護回路 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012109707A (ja) * | 2010-11-16 | 2012-06-07 | Mitsubishi Electric Corp | データ位相同期装置およびデータ位相同期方法 |
CN112698366A (zh) * | 2020-11-26 | 2021-04-23 | 成都国星通信有限公司 | 一种卫星定位接收机帧同步方法 |
-
1996
- 1996-08-23 JP JP8222387A patent/JP3052848B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2012109707A (ja) * | 2010-11-16 | 2012-06-07 | Mitsubishi Electric Corp | データ位相同期装置およびデータ位相同期方法 |
CN112698366A (zh) * | 2020-11-26 | 2021-04-23 | 成都国星通信有限公司 | 一种卫星定位接收机帧同步方法 |
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